KR20220150922A - 패터닝된 유기막의 제조 방법, 패터닝된 유기막의 제조 장치, 그것에 의해 제작된 유기 반도체 디바이스, 및 유기 반도체 디바이스를 포함하는 집적 회로 - Google Patents

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준이치 다케야
슌이치로 와타나베
šœ이치로 와타나베
마리 사사키
다츠유키 마키타
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고쿠리츠다이가쿠호우진 도쿄다이가쿠
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Abstract

본 개시는, 유기 반도체막에 데미지를 주지 않고 패터닝할 수 있는 것, 하지의 기판이나 절연막 등에 데미지를 주지 않는 것, 폭넓은 종류의 유기 재료, 특히 유기 반도체 재료에 적용 가능한 것, 및 저비용인 것이 가능한 패터닝 수법을 제공한다. 본 개시는, 도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 소수성의 유기막을 형성하는 것, 상기 제 1 기판 상에 형성된 유기막을, 볼록부 및 오목부를 갖는 스탬프의 상기 볼록부에 가압하는 것, 상기 제 1 기판과 상기 유기막의 계면에 물 또는 수용액을 적용하여, 상기 볼록부에 상기 유기막을 전사하는 것, 그리고 상기 볼록부에 전사된 유기막을 제 2 기판에 가압하여, 상기 제 2 기판에 상기 유기막을 전사하여 패터닝된 유기막을 얻는 것을 포함하고, 상기 유기막 및 상기 제 2 기판 중 적어도 일방은 유기 반도체인, 패터닝된 유기막의 제조 방법에 관한 것이다.

Description

패터닝된 유기막의 제조 방법, 패터닝된 유기막의 제조 장치, 그것에 의해 제작된 유기 반도체 디바이스, 및 유기 반도체 디바이스를 포함하는 집적 회로
본 개시는, 패터닝된 유기막의 제조 방법 및 제조 장치, 그리고 그것에 의해 제작된 유기 반도체 디바이스 및 유기 반도체 디바이스를 포함하는 집적 회로에 관한 것이다.
최근, 유기 반도체에 대한 관심이 높아지고 있다. 유기 반도체의 특징으로는, 종래의 아모르퍼스 실리콘이나 다결정 실리콘의 무기 반도체와는 달리, 유연성이 우수한 점이나, roll to roll 프로세스로 저렴하게 대면적화가 가능한 점 등을 들 수 있고, 유기 반도체는 포스트 실리콘 반도체로서 차세대형의 전자 디바이스에 대한 응용이 검토되고 있다.
또, 유기 반도체는 저비용인 용액 프로세스에서의 디바이스 제작이 가능하여, Internet of Things (IoT) 사회에 있어서 중요한 차세대 전자 디바이스의 기본 소자로서 주목받고 있다. 산업화를 향한 회로 응용, 특히 유기 전계 효과 트랜지스터의 논리 회로 응용에 있어서는, 유기 반도체막 (이하, 반도체막이라고도 한다) 의 패터닝이 필수이다.
지금까지 보고되어 있는 반도체막 패터닝 수법의 대표예로는, 필요한 장소에만 반도체막을 제막하는 수법, 또는 전체면에 제막한 후에 포토리소그래피 프로세스 등을 사용하여 에칭하는 수법을 들 수 있다.
반도체막의 패터닝 수법으로서, 레이저 에칭, 포토리소그래피 (플라즈마를 사용한 드라이 에칭), 및 포토리소그래피 (웨트 에칭) 를 들 수 있다.
또, 미세한 전극 등의 패터닝 수법으로서, Nanotransfer printing (nTP) 이 제안되어 있다 (비특허문헌 1).
J. A. Rogers et al., Appl. Phys. Lett. 81, 562 (2002).
반도체막을 레이저로 에칭하는 레이저 에칭은, 고비용이며, 레이저에 의해 하지의 절연막 등에 데미지를 주기 쉽다.
플라즈마를 사용한 드라이 에칭을 실시하는 포토리소그래피는, 높은 해상도가 얻어지고 신뢰성도 높지만, 고비용이며, 플라즈마에 의해 하지가 깎이는 등의 데미지를 줄 가능성이 있다.
용제를 사용한 웨트 에칭을 실시하는 포토리소그래피는, 높은 해상도가 얻어지고 신뢰성도 비교적 높지만, 고비용이며, 하지가 팽윤할 가능성이 있고, 포토리소그래피 후에 남기고자 하는 지점이 흘러가버리는 경우도 있다. 또, 반도체의 재료에 따라 적절한 용제를 선정하는 것이 어렵다.
nTP 에서는, 요철이 있는 스탬프 전체면에 Au/Ti (Ti 가 위) 를 증착하고, 전사처인 유리 기판과 Au/Ti 의 양방에 플라즈마 처리 등을 하여 표면에 수산기를 형성하고, 수산기를 형성한 상태에서 밀착시킨다. 수산기끼리가 화학 결합하고, 스탬프의 볼록부의 Au/Ti 패턴이 유리 기판 상에 전사된다.
nTP 에서는, 몰드만 제작하면, 고가의 포토리소그래피용 장치나 레지스트가 불필요해진다. 그러나, 수산기끼리의 축합 반응을 이용하고 있기 때문에 표면에 수산기가 형성되는 재료로 한정되어, 범용성은 없고, 유기 반도체의 전사에 사용할 수 없다.
필요한 장소에만 제막하는 경우에는, 고성능인 전기 특성을 얻기 위해서 중요한 결정 성장 방향의 제어가 곤란하다는 문제가 있다.
전체면에 제막한 후에 에칭하는 경우에는, 고성능인 반도체막을 사용한 회로 제작이 가능하기는 하지만, 에칭 수법으로서 플라즈마나 유기 용매를 사용하기 때문에, 반도체막에서 하층으로의 데미지의 우려나, 유기 반도체 재료마다의 유기 용매의 선정이 필요해진다.
이들을 감안하여, 패터닝 수법으로서, 유기 반도체막에 데미지를 주지 않고 패터닝할 수 있는 것, 하지의 기판이나 절연막 등에 데미지를 주지 않는 것, 폭넓은 종류의 유기 재료, 특히 유기 반도체 재료에 적용 가능한 것, 및 저비용인 것이 요구되고 있다.
본 발명자는, 요철이 패턴된 스탬프의 볼록부 상에 필름 상의 유기막을 전사한 후, 목적으로 하는 기판 상에 스탬프를 가압함으로써, 볼록부의 유기막만이 목적으로 하는 기판에 전사되어, 패터닝을 실시하는 방법을 알아냈다.
본 발명의 요지는 이하와 같다.
(1) 도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 소수성의 유기막을 형성하는 것,
상기 제 1 기판 상에 형성된 유기막을, 볼록부 및 오목부를 갖는 스탬프의 상기 볼록부에 가압하는 것,
상기 제 1 기판과 상기 유기막의 계면에 물 또는 수용액을 적용하여, 상기 볼록부에 상기 유기막을 전사하는 것, 그리고
상기 볼록부에 전사된 유기막을 제 2 기판에 가압하여, 상기 제 2 기판에 상기 유기막을 전사하여 패터닝된 유기막을 얻는 것,
을 포함하고,
상기 유기막 및 상기 제 2 기판 중 적어도 일방은 유기 반도체인,
패터닝된 유기막의 제조 방법.
(2) 상기 볼록부의 최상부 및 상기 오목부의 최저부의 사이의 거리가 2 ∼ 100 ㎛ 인, 상기 (1) 에 기재된 제조 방법.
(3) 상기 패터닝된 유기막은 10 개 이상의 유기막을 포함하고, 각각의 유기막이, 두께가 2 ㎚ 이상, 폭이 500 ㎚ 이상, 및 길이가 500 ㎚ 이상을 갖고, 이웃하는 유기막끼리의 간격이 1 ㎛ 이상인, 상기 (1) 또는 (2) 에 기재된 제조 방법.
(4) 볼록부 및 오목부를 갖는 스탬프를 배치하도록 구성된 스탬프 배치부,
유기막을 표면에 갖는 친수성 또한 비수용성의 제 1 기판을 배치 가능하게 구성된 제 1 기판 배치부,
제 2 기판을 배치 가능하게 구성된 제 2 기판 배치부,
상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하여 상기 유기막을 상기 볼록부 상에 배치 및 상기 볼록부 상에 배치된 유기막으로부터 상기 제 1 기판을 이간시키도록, 상기 제 1 기판 및 상기 스탬프 중 적어도 일방을 이동 가능하게 구성된 제 1 구동부,
상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하는 힘을 제어하도록 구성된 제 1 제어부,
상기 유기막과 상기 제 1 기판의 계면에 물 또는 수용액을 공급하도록 구성된 물 또는 수용액의 공급부,
상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하여 패터닝된 유기막을 상기 제 2 기판 상에 배치, 및 상기 제 2 기판 상에 배치된 패터닝된 유기막으로부터 상기 스탬프를 이간시키도록, 상기 스탬프 및 상기 제 2 기판 중 적어도 일방을 이동 가능하게 구성된 제 2 구동부, 그리고
상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하는 힘을 제어하도록 구성된 제 2 제어부,
를 포함하는, 패터닝된 유기막의 제조 장치.
(5) 상기 제 1 제어부가, 상기 유기막을 상기 볼록부에 가압할 때의, 상기 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있는, 상기 (4) 에 기재된 제조 장치.
(6) 상기 제 2 제어부가, 상기 유기막을 상기 제 2 기판에 가압할 때의, 상기 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있는, 상기 (4) 또는 (5) 에 기재된 제조 장치.
(7) 상기 제조 장치가, 상기 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 양을 조절 가능하게 구성된 물 또는 수용액의 양 조정부를 구비하는, 상기 (4) ∼ (6) 중 어느 하나에 기재된 제조 장치.
(8) 상기 제조 장치가, 상기 물 또는 수용액을 공급하는 상기 계면의 위치를 인식하고, 상기 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 위치를 조정 가능한 공급 위치 조정부를 구비하는, 상기 (4) ∼ (7) 중 어느 하나에 기재된 제조 장치.
(9) 상기 제조 장치가, 상기 유기막을 상기 볼록부에 가압하는 위치를 제어하는 제 1 얼라인먼트부를 구비하는, 상기 (4) ∼ (8) 중 어느 하나에 기재된 제조 장치.
(10) 상기 제조 장치가, 상기 스탬프의 볼록부 상의 유기막을 상기 제 2 기판에 가압하는 위치를 제어하는 제 2 얼라인먼트부를 구비하는, 상기 (4) ∼ (9) 중 어느 하나에 기재된 제조 장치.
(11) 기판, 및
상기 기판 상의 패터닝된 유기막
을 포함하고,
상기 유기막이 소수성이며,
상기 유기막 및 상기 기판 중 적어도 일방은 유기 반도체이며,
상기 기판은, 상기 유기막의 패터닝에 수반되는 데미지가 없는,
유기 반도체 디바이스.
(12) 상기 패터닝된 유기막은 10 개 이상의 유기막을 포함하고, 각각의 유기막이, 두께가 2 ㎚ 이상, 폭이 500 ㎚ 이상, 및 길이가 500 ㎚ 이상을 갖고, 이웃하는 유기막끼리의 간격이 1 ㎛ 이상인, 상기 (11) 에 기재된 유기 반도체 디바이스.
(13) 상기 패터닝된 유기막이 0.0001 ㎟ 이상의 싱글 도메인을 갖는 유기 반도체 단결정막인, 상기 (11) 또는 (12) 에 기재된 유기 반도체 디바이스.
(14) 상기 기판과 상기 유기막의 사이의 적어도 일부, 상기 유기막에 대해 상기 기판과는 반대측의 적어도 일부, 또는 그들의 양방에 전극을 포함하는, 상기 (11) ∼ (13) 중 어느 하나에 기재된 유기 반도체 디바이스.
(15) 상기 기판과 상기 유기막과 상기 전극의 사이에 공간을 포함하는, 상기 (14) 에 기재된 유기 반도체 디바이스.
(16) 상기 (11) ∼ (15) 중 어느 하나에 기재된 유기 반도체 디바이스를 포함하는 집적 회로.
본 개시 방법에 의하면, 저비용으로, 유기막 및 그 하지에 유기 용매나 플라즈마 등에 의한 데미지를 주지 않고, 유기막의 패터닝을 실시할 수 있다. 또, 본 개시 방법은, 요철을 이용한 물리적인 패터닝 수법이기 때문에, 폭넓은 종류의 유기 재료, 특히 유기 반도체 재료에 대해 적용 가능하다.
도 1 은, 제 1 기판 상의 유기막을 스탬프의 볼록부에 가압하는 공정을 나타내는 단면 모식도이다.
도 2 는, 제 1 기판과 유기막의 계면에 물 또는 수용액을 적용하는 공정을 나타내는 단면 모식도이다.
도 3 은, 스탬프의 볼록부 상에 전사된 유기막의 단면 모식도이다.
도 4 는, 볼록부에 전사된 유기막을 제 2 기판에 가압하는 공정을 나타내는 단면 모식도이다.
도 5 는, 제 2 기판에 전사된 패터닝된 유기막의 단면 모식도이다.
도 6 은, 몰드를 제작 공정에 있어서의, 유리 기판 상에 형성된 포토레지스트, 및 유리 기판 상 및 포토레지스트 상에 형성된 자기 조직화 단분자막의 단면 모식도이다.
도 7 은, 몰드를 사용한 스탬프 제작 공정의 단면 모식도이다.
도 8 은, 스탬프의 단면 모식도이다.
도 9 는, PDMS 스탬프 상에 전사된 반도체막의 편광 현미경 이미지이다.
도 10 은, PDMS 스탬프 상에 전사된 반도체막의 주사형 전자 현미경 (SEM) 이미지이다.
도 11 은, 제 2 기판 상에 전사된 패터닝된 유기 반도체막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 12 는, 파릴렌/SiO2/n-doped Si 기판 상에 배치한 유기 반도체 단결정막 및 Au 전극의 단면 모식도이다.
도 13 은, 제작한 BGTC 형 OFET 의 상면으로부터 관찰한 편광 현미경 이미지이다.
도 14 는, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 15 는, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 16 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 17 은, CYTOP (등록상표)/SiO2/n-doped Si 기판 상에 배치한 유기 반도체 단결정막 및 Au 전극의 단면 모식도이다.
도 18 은, 제작한 BGTC 형 OFET 의 상면으로부터 관찰한 편광 현미경 이미지이다.
도 19 는, 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 20 은, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프이다.
도 21 은, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 22 는, 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 23 은, 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다.
도 24 는, 본 개시의 유기 반도체 디바이스의 단면 모식도이다.
도 25 는, 기판과 유기막의 사이에 전극을 구비하는 유기 반도체 디바이스의 단면 모식도이다.
도 26 은, 기판과 유기막과 전극의 사이에 공간을 구비하는 유기 반도체 디바이스의 단면 모식도이다.
도 27 은, 기판과는 반대측의 유기막의 면 상에 전극을 구비하는 유기 반도체 디바이스의 단면 모식도이다.
도 28 은, 본 개시의 제조 장치에, 스탬프, 제 1 기판 및 그 위에 배치된 유기막, 그리고 제 2 기판을 배치했을 때의 단면 모식도이다.
도 29 는, 톱 게이트/톱 콘택트 구조의 단면 모식도이다.
도 30 은, 톱 게이트/보텀 컨택트 구조의 단면 모식도이다.
도 31 은, 보텀 게이트/톱 콘택트 구조의 단면 모식도이다.
도 32 는, 보텀 게이트/보텀 컨택트 구조의 단면 모식도이다.
도 33 은, 패터닝된 반도체 유기막을 갖는 4 인치 웨이퍼의 외관 사진이다.
도 34 는, 본 개시 방법으로 전사 및 패터닝된 700 ㎛ × 500 ㎛ 의 유기 반도체 단결정막이 8 × 8 로 나열된 어레이의 레이저 공초점 현미경 이미지이다.
도 35 는, 도 34 의 파선부로 둘러싼 부분의 in-planeX 선 회절 측정 결과이다.
도 36 은, 도 35 의 파선부로 둘러싼 C9-DNBDT-NW 유기 반도체 단결정의 020 회절선의 확대도이다.
도 37 은, 실시예에서 제작한 n 형 유기 반도체를 포함하는 BGTC 형 OFET 의 단면 모식도이다.
도 38 은, 제작한 BGTC 형 OFET 의 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 및 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프이다.
도 39 는, 본 개시의 제조 장치의 일례의 외관 사진이다.
도 40 은, 제 2 기판 상에 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 41 은, 제 2 기판 상에 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 42 는, 제 2 기판 상에 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 43 은, 제 2 기판 상에 전사된 유기 반도체 단결정막을 상면으로부터 관찰한 편광 현미경 이미지이다.
도 44 는, 실시예에서 제작한 DFF 회로의 회로도이다.
도 45 는, 네거티브 에지 트리거형 DFF 의 진리값 표이다.
도 46 은, VDD = 10 V 에서의 동작 확인 결과이다.
도 47 은, VDD = 5 V 에서의 동작 확인 결과이다.
도 48 은, 실시예에서 제작한, p 형 유기 트랜지스터 및 n 형 유기 트랜지스터를 구비하는 유기 상보형 반도체 디바이스의 단면 모식도이다.
도 49 는, 플렉시블한 폴리에틸렌나프탈레이트 (PEN) 기판 상에 제작한 NOT, NOR, NAND, 및 DFF 회로를 나타내는 도면이다.
본 개시는, 도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 소수성의 유기막을 형성하는 것, 상기 제 1 기판 상에 형성된 유기막을, 볼록부 및 오목부를 갖는 스탬프의 상기 볼록부에 가압하는 것, 상기 제 1 기판과 상기 유기막의 계면에 물 또는 수용액을 적용하여, 상기 볼록부에 상기 유기막을 전사하는 것, 그리고 상기 볼록부에 전사된 유기막을 제 2 기판에 가압하여, 상기 제 2 기판에 상기 유기막을 전사하여 패터닝된 유기막을 얻는 것을 포함하고, 상기 유기막 및 상기 제 2 기판 중 적어도 일방은 유기 반도체인, 패터닝된 유기막의 제조 방법을 대상으로 한다.
본 개시의 제조 방법은, 주로 이하의 현저한 효과를 갖는다. 몰드를 제작해 두면 포토리소그래피가 불필요하고 저비용이다. 스탬프에 대한 전사와 동시에 유기막의 패터닝을 실시할 수 있기 때문에, 패터닝을 단시간에 실시할 수 있다. 스탬프의 요철을 이용하여 유기막의 패터닝을 물리적으로 실시하므로, 용제나 레이저를 사용할 필요가 없고, 여러 가지 유기 재료의 패터닝을 실시할 수 있어, 범용성이 높다. 제 2 기판에는 스탬프를 가압할 뿐이기 때문에, 제 2 기판에 용매 등의 데미지를 주는 경우가 없다. 예를 들어, 제 2 기판이 유기 재료를 용해시키는 용제에 용해성인 경우에도, 패터닝된 유기막을 형성할 수 있다. 스탬프에는 물 또는 수용액밖에 접촉하지 않고, 용매의 접촉이나 가열될 필요가 없기 때문에, 용매나 열에 의한 스탬프의 팽윤 또는 수축이 실질적으로 없다. 예를 들어, 미리 도포하여 단결정으로 된 막을 패터닝할 수 있다. nTP 와 달리, 전사처 기판과의 수산기에 의한 결합을 필요로 하지 않는다.
또, 종래, 반도체막을 포토리소그래피로 형성하는 경우에는, 에칭하는 재료의 위에 마스크가 필요하고, 패터닝된 전극을 포토리소그래피의 마스크로서 사용하는 경우가 많다. 그러나, 패터닝된 전극이 반도체막의 하측에 배치되는 경우, 전극을 마스크로서 사용할 수 없어, 반도체막에 데미지를 주지 않는 마스크를 별도 준비할 필요가 있다. 본 개시 방법에 의하면, 패터닝된 전극이 반도체막의 하측에 배치되는 경우에도, 추가 공정을 필요로 하지 않고, 전극 상에 패터닝된 반도체막을 얻을 수 있다.
또, 종래의 필요한 부분에만 반도체막을 제막하는 수법과 비교하여, 본 개시의 제조 방법에 의하면, 결정 성장 방향이 정렬된 단결정성 도메인을 사용하는 것이 가능하기 때문에, 높은 캐리어 전도 특성을 나타내는 것을 기대할 수 있다. 또한, 포토리소그래피 프로세스 등을 사용한 경우와 비교하여, 본 개시의 제조 방법은 저비용으로 작업시간도 짧다는 효과를 기대할 수 있다.
본 개시의 제조 방법은, 유기 반도체 단결정이나 유기 반도체 폴리머 등의 유기막의 고성능인 전기적 특성을 유지하면서, 많은 반도체 재료 및 하지층 상에 적용 가능하고, 프린티드 엘렉트로닉스 산업에 있어서, 양산 프로세스에서의 이용가치가 높은 것이다.
본 개시의 제조 방법에 있어서는, 도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 내수성의 유기막을 형성한다. 도포법은, 유기 재료를 유기 용매에 용해시켜 유기 용액을 조제하고, 기판 상에 유기 용액을 도포하고, 유기 용매를 증발시켜 막을 형성하는 방법이다. 유기 용매로는, 종래, 도포법에 이용되고 있는 유기 용매를 사용할 수 있고, 예를 들어 톨루엔, 디클로로벤젠 등을 사용할 수 있다.
도포법으로는, 종래부터 이용되고 있는 방법을 이용할 수 있고, 예를 들어, 에지 캐스트법, 연속 에지 캐스트법, 드롭 캐스트법, 스핀 코팅법, 인쇄법 (잉크젯법이나 그라비어 인쇄법), 디스펜서법, 및 스프레이법, 딥 코트법, 다이 코터법, 롤 코터법, 바 코터법, 블레이드 코팅법 등을 이용할 수 있다.
제 1 기판은, 물의 접촉각이 바람직하게는 20 도 이하, 보다 바람직하게는 10 도 이하의 친수성 기판이다. 제 1 기판은, 표면이 친수성의 기판 또는 표면을 친수화 처리한 기판일 수 있고, 유리 기판 또는 마이카가 바람직하고, 보다 바람직하게는 유리 기판이다. 유리 기판은, 바람직하게는 Eagle 유리이다. 친수화 처리는, 유리 기판에 UV/O3 처리를 함으로써 실시할 수 있다.
제 1 기판은 비수용성이며, 예를 들어 운모 또는 유리일 수 있다. 제 1 기판이 비수용성이기 때문에, 제 1 기판과 유기막의 계면에 물 또는 수용액을 적용할 때에, 제 1 기판의 성분이 용출되어 유기막에 부착하거나 반응하는 경우가 없고, 고순도의 유기막을 얻을 수 있다. 또, 제 1 기판과 유기막의 계면에 물 또는 수용액을 적용할 때에, 제 1 기판의 형상이 무너지는 경우 없이 유지되기 때문에, 유기막의 형상을 변형시키는 경우 없이 제 1 기판으로부터 유기막을 분리시킬 수 있다. 비수용성이란, 물 또는 수용액에 실질적으로 용해, 분해, 또는 팽윤하지 않는 것을 말한다. 유리는, 바람직하게는, 표면에 UV·오존 처리 또는 친수성 코팅 재료 등에 의해 친수화 처리된 것이다. 제 1 기판은 유연성을 가져도 된다.
본 개시의 제조 방법에 있어서는, 제 1 기판과 유기막의 계면에 물 또는 수용액을 적용하여, 유기막을 제 1 기판으로부터 분리시킨다. 유기막은, 소수성의 유기막이면, 원하는 유기막일 수 있다. 친수성의 제 1 기판과 소수성의 유기막의 분자와의 사이에 물 또는 수용액이 들어가, 유기막을 제 1 기판으로부터 분리시킬 수 있다.
유기막을 제 1 기판으로부터 분리시키기 위해서, 물 또는 수용액이 사용되고, 바람직하게는 수용액이 사용된다. 수용액은, 제 1 기판과 유기막의 계면에 물보다 침입하기 쉽고, 유기막과 제 1 기판의 분리가 보다 촉진된다. 수용액은, 스탬프를 팽윤 또는 수축시키기 어려운 것일 수 있고, 물과, 바람직하게는, 에탄올, 메탄올, 또는 아세토니트릴 등의 극성 용매와의 혼합액이다. 수용액 중의 에탄올, 메탄올, 또는 아세토니트릴 등의 극성 용매의 농도는, 바람직하게는 5 ∼ 50 ％, 보다 바람직하게는 10 ∼ 45 ％, 더욱 바람직하게는 15 ∼ 40 ％ 이다.
친수성의 제 1 기판의 물의 접촉각은, 소수성의 유기막의 물의 접촉각보다 작고, 제 1 기판과 유기막의 물의 접촉각의 차는, 바람직하게는 40 도 이상, 보다 바람직하게는 50 도 이상, 더욱 바람직하게는 60 도 이상, 더욱더 바람직하게는 70 도 이상, 더욱더 바람직하게는 80 도 이상, 더욱더 바람직하게는 90 도 이상이다. 유기막의 접촉각은, 바람직하게는 60 도 이상, 보다 바람직하게는 70 도 이상, 더욱 바람직하게는 80 도 이상, 더욱더 바람직하게는 100 ∼ 120 도이다. 친수성의 제 1 기판과 소수성의 유기막의 접촉각의 차가, 상기 바람직한 범위임으로써, 보다 안정적으로 제 1 기판으로부터 유기막을 박리시킬 수 있다.
제 1 기판과 유기막의 계면에 물 또는 수용액을 적용하는 방법은 특별히 한정되지 않고, 제 1 기판과 유기막의 계면에 스포이트 등의 물 공급기를 사용하여 물 또는 수용액을 적하하는 것, 유기막을 형성한 제 1 기판을 수중에 침지하는 것 등의 방법일 수 있다.
본 명세서에 있어서, 소수성이란, 바람직하게는 50 도 이상의 접촉각, 보다 바람직하게는 60 도 이상의 접촉각, 더욱 바람직하게는 70 도 이상의 접촉각, 더욱더 바람직하게는 80 도 이상의 접촉각, 보다 바람직하게는 90 도 이상의 접촉각, 더욱 바람직하게는 100 도 이상, 더욱더 바람직하게는 110 도 이상, 더욱더 바람직하게는 150 도 이상의 접촉각을 가질 수 있다.
제 1 기판 상에 형성하는 유기막의 면적은, 바람직하게는 2 ㎟ 이상, 보다 바람직하게는 10 ㎟ 이상, 더욱 바람직하게는 100 ㎟ 이상, 더욱더 바람직하게는 1000 ㎟ 이상, 더욱더 바람직하게는 10000 ㎟ 이상이다. 유기막의 면적의 상한은, 특별히 한정되지 않고, 제조 설비의 크기에 의해 제한되고, 예를 들어 10 ㎡ 로 해도 된다. 반도체 디바이스에 사용하는 경우에는, 상기 바람직한 면적을 갖는 유기막을, 예를 들어 0.000025 ∼ 2.0 ㎟ 미만, 0.0001 ∼ 1.5 ㎟ 미만, 0.0004 ∼ 1.0 ㎟, 0.0009 ㎟ ∼ 0.5 ㎟, 0.0016 ∼ 0.2 ㎟, 0.0025 ∼ 0.1 ㎟, 또는 0.005 ㎟ ∼ 0.05 ㎟ 의 면적으로 분리하여 사용해도 된다.
스탬프의 볼록부의 최상부와 오목부의 최저부의 사이의 거리는, 바람직하게는 2 ∼ 100 ㎛, 보다 바람직하게는 5 ∼ 50 ㎛, 더욱 바람직하게는 7 ∼ 40 ㎛, 더욱더 바람직하게는 10 ∼ 30 ㎛ 이다. 스탬프의 볼록부의 최상부와 오목부의 최저부의 사이의 거리가 상기 바람직한 범위임으로써, 스탬프와 유기막을 가압할 때에 오목부가 유기막에 접촉하는 것을 억제하고 또한 볼록부가 꺾이는 것을 억제하면서, 물리적으로 패터닝을 실시할 수 있다.
유기막을 스탬프의 볼록부에 가압할 때의 볼록부의 면적당의 압력은, 오목부가 유기막에 접촉하지 않고 또한 볼록부가 꺾이지 않는 범위로 적절히 조정하면 되는데, 예를 들어 5 ∼ 200 ㎪, 10 ∼ 100 ㎪, 또는 50 ∼ 80 ㎪ 일 수 있다.
스탬프의 볼록부에 전사된 유기막을 제 2 기판에 가압할 때의 볼록부의 면적당의 압력은, 유기막이 제 2 기판에 전사되고 또한 볼록부가 꺾이지 않는 범위로 적절히 조정하면 되는데, 예를 들어 5 ∼ 200 ㎪, 10 ∼ 100 ㎪, 또는 50 ∼ 80 ㎪일 수 있다.
스탬프의 구성 재료는, 바람직하게는 수지, 바람직하게는 폴리디메틸실록산 (PDMS) 또는 폴리메틸메타크릴레이트 (PMMA), 더욱 바람직하게는 PDMS 이다. 스탬프의 구성 재료는, PDMS 또는 PMMA 를 주요한 구성 요소로 해도 된다. 이와 같은 재료로 구성된 스탬프를 사용함으로써, 유기막을 스탬프의 볼록부에 전사하는 것, 및 스탬프의 볼록부로부터 제 2 기판에 유기막을 전사하는 것을 양호하게 실시할 수 있다. 스탬프는 소수성이어도 된다. 스탬프는, 유리 또는 필름의 지지 기판을 구비해도 된다.
지지 기판은, 바람직하게는, 유리 기판, 폴리에틸렌나프탈레이트 (PEN) 기판, 또는 폴리에틸렌테레프탈레이트 (PET) 기판이다.
유리 기판, PEN 기판, 또는 PET 기판 (스탬프 제작시의 열처리 온도에 의한) 은, 경화 전의 스탬프 재료의 압착 및 열경화 후에 스탬프 제작용 몰드로부터의 박리 용이함에 기초하여 선택할 수 있다. 스탬프의 기재에 플렉시블 기판을 사용함으로써, 박리가 용이해진다.
스탬프의 표면에는 박리층을 형성해도 된다. 박리층은, 바람직하게는 CYTOP 또는 자기 조직화 단분자막 (SAM) 이며, 보다 바람직하게는 CYTOP 이다. 자기 조직화 단분자막은, 예를 들어, 데실트리메톡시실란 (DTS), 트리에톡시-1H,1H,2H,2H-헵타데카플루오로데실실란 (F-SAM), 또는 트리메톡시(2-페닐에틸)실란 (β-PTS) 이다. DTS 는 약 101 도의 접촉각을 갖고, F-SAM 은 약 110 도의 접촉각을 갖고, β-PTS 는 약 80 도의 접촉각을 가지므로, 제 2 기판에 유기막을 전사할 때에, 유기막을 스탬프로부터 보다 용이하게 박리하여 전사하기 쉬워진다. SAM 처리는, 기상법 또는 액상법으로 실시할 수 있다.
패터닝된 유기막은, 바람직하게는, 10 개 이상의 유기막을 포함하고, 각각의 유기막이, 두께가 2 ㎚ 이상, 폭이 500 ㎚ 이상, 및 길이가 500 ㎚ 이상을 갖고, 이웃하는 유기막끼리의 간격은 1 ㎛ 이상이다.
패터닝된 유기막에 포함되는 유기막의 개수는, 보다 바람직하게는 50 개 이상, 더욱 바람직하게는 100 개 이상이다. 유기막의 폭 및 길이는 각각, 보다 바람직하게는 10 ㎛ 이상, 더욱 바람직하게는 15 ㎛ 이상, 더욱더 바람직하게는 20 ㎛ 이상, 더욱더 바람직하게는 30 ㎛ 이상, 더욱더 바람직하게는 45 ㎛ 이상, 더욱더 바람직하게는 50 ㎛ 이상일 수 있다. 유기막의 두께는, 보다 바람직하게는 2 ∼ 100 ㎚, 더욱 바람직하게는 7 ∼ 20 ㎚ 이다. 이웃하는 유기막끼리의 간격은, 보다 바람직하게는 5 ㎛ 이상, 더욱 바람직하게는 10 ㎛ 이상, 더욱더 바람직하게는 20 ㎛ 이상, 더욱더 바람직하게는 25 ㎛ 이상이다.
유기막의 폭의 상한은 특별히 제한되지 않지만, 예를 들어 500 ㎛ 이하이다. 유기막에 있어서의 유기막끼리의 간격의 상한은 특별히 제한되지 않는다.
도 22 에, 패터닝된 유기막의 일례로서 5 세트의 유기막의 상면 사진을 나타낸다. 도 23 에, 패터닝된 유기막의 다른 예로서 5 세트의 유기막의 상면 사진을 나타낸다. 도 33 에, 패터닝된 반도체 유기막을 갖는 4 인치 실리콘 웨이퍼의 외관 사진을 나타낸다.
패터닝된 유기막과 접하는 제 2 기판의 면의 적어도 일부는, 소수성, 용제 가용성, 비내열성, 또는 그들의 조합의 특성을 가져도 된다. 바람직하게는, 유기막과 접하는 제 2 기판의 면의 전체가, 소수성, 용제 가용성, 비내열성, 또는 그들의 조합의 특성을 갖고, 보다 바람직하게는, 제 2 기판 전체가, 소수성, 용제 가용성, 비내열성, 또는 그들의 조합의 특성을 갖는다.
제 2 기판의 재료는, 고체이면 특별히 한정되지 않는다. 제 2 기판은, 지지 기판, 전극, 절연막 등의 복수의 층을 포함해도 된다. 제 2 기판은, 플렉시블 기판이어도 된다. 플렉시블 기판으로는, 폴리에틸렌나프탈레이트 (PEN) 기판, 폴리이미드 기판, 폴리페닐렌술파이드 기판, 실리콘 기판 등을 들 수 있다.
유기막과 접하는 제 2 기판의 면의 적어도 일부, 바람직하게는 유기막과 접하는 제 2 기판의 면의 전체, 보다 바람직하게는 제 2 기판 전체가 상기 바람직한 범위의 소수성을 나타내도 된다. 제 2 기판이 이와 같은 소수성을 나타냄으로써, 소수성 기판 상에 배치한 패터닝된 유기막을 사용하여 디바이스를 제작하는 경우에, 기판 상에 부착할 수 있는 수분 (흡착 분자) 을 저감 또는 없앨 수 있어, 수분의 영향이 없는 양호한 특성을 갖는 디바이스를 제작할 수 있다.
소수성을 나타내는 재료로는, 예를 들어, 파릴렌 (접촉각 80 ∼ 90 도 정도), 불소계 폴리머의 CYTOP (등록상표) (접촉각 110 도) 등을 들 수 있다.
유기막과 접하는 제 2 기판의 면의 적어도 일부, 바람직하게는 유기막과 접하는 제 2 기판의 면의 전체, 보다 바람직하게는 제 2 기판 전체는, 용제 가용성이어도 된다. 그 때문에, 유기막과 접하는 제 2 기판의 면의 적어도 일부, 바람직하게는 제 2 기판의 유기막과 접하는 면의 전체, 보다 바람직하게는 제 2 기판 전체는, p 형 유기 반도체막 혹은 n 형 유기 반도체막이어도 되고, 또는 p 형 유기 반도체막 및 n 형 유기 반도체막을 포함하는 적층체여도 된다. 따라서, 제 2 기판은, 유기 반도체막에 의한 pn 접합 구조, pnp 접합 구조, 또는 npn 접합 구조를 포함할 수 있다.
본원에 있어서 용제 가용성이란, 유기 용매에 실질적으로 용해, 분해, 또는 팽윤하는 것을 말하고, 예를 들어 톨루엔, 디클로로벤젠 등의, 도포법으로 종래 사용되는 유기 용매에 대해, 실질적으로 용해, 분해, 또는 팽윤하는 것을 말한다.
유기막과 접하는 제 2 기판의 면의 적어도 일부, 바람직하게는 유기막과 접하는 제 2 기판의 면의 전체, 보다 바람직하게는 제 2 기판 전체는, 비내열성이어도 된다. 그 때문에, 유기막과 접하는 제 2 기판의 면의 적어도 일부, 바람직하게는 유기막과 접하는 제 2 기판의 면의 전체, 보다 바람직하게는 제 2 기판 전체는, 예를 들어 펜타플루오로벤젠티올 (PFBT) 등의 자기 조직화 단분자층 (SAM : self-assembled monolayer) 으로 수식한 Au 등의 전극막을 갖는 기판이어도 된다. 이와 같은 PFBT 등의 내열성이 낮은 수식 재료의 위에, 유기막을 배치할 수 있다.
본원에 있어서 비내열성이란, 바람직하게는, 유리 전이점이 90 ℃ 이하이거나, 또는 90 ℃ 이하에서 승화, 융해, 혹은 분해하는 것을 말하고, 보다 바람직하게는, 유리 전이점이 120 ℃ 이하이거나, 또는 120 ℃ 이하에서 승화, 융해, 혹은 분해하는 것을 말한다.
본 개시의 제조 방법을, 도면을 참조하면서 설명한다.
도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 소수성의 유기막의 도포를 실시한다. 이어서, 도 1 에 나타내는 바와 같이, 제 1 기판 (10) 상의 유기막 (20) 을 스탬프 (30) 의 볼록부 (31) 에 가압한다. 스탬프 (30) 는 볼록부 (31) 및 오목부 (32) 를 갖는다.
도 2 에 나타내는 바와 같이, 제 1 기판 (10) 상의 유기막 (20) 을 스탬프 (30) 의 볼록부에 밀착시키면서, 제 1 기판 (10) 과 유기막 (20) 의 계면에 물 또는 수용액을 적용한다. 도 2 는, 스포이트 등의 물 또는 수용액의 공급기 (80) 를 사용하여, 제 1 기판 (10) 과 유기막 (20) 의 계면에 물 또는 수용액을 적용하는 양태를 나타내고 있다.
이로써, 친수성의 유리 기판과 고발수성의 유기막의 사이에 물 또는 수용액이 침입하여, 유기막이 기판으로부터 박리되고, 도 3 에 나타내는 바와 같이 스탬프 (30) 의 볼록부 상에 유기막 (21) 이 전사된다. 스탬프의 볼록부 상에 유기막을 전사할 때, 도 3 에 예시하는 바와 같이 오목부에 유기막 (22) 이 전사되어도 된다.
이어서, 도 4 에 나타내는 바와 같이, 볼록부에 전사된 유기막 (21) 을 제 2 기판 (40) 에 가압하여, 도 5 에 나타내는 바와 같이, 제 2 기판 (40) 에 유기막 (21) 을 전사하여 패터닝된 유기막이 얻어진다. 제 2 기판 (40) 은, 소수성 막 (42) 을 가져도 된다.
(몰드 제작)
본 개시의 제조 방법에 있어서 사용하는 스탬프는, 몰드를 사용하여 제작할 수 있다. 스탬프를 제작하기 위한 몰드는, 종래의 방법으로 제작할 수 있다. 몰드의 제작 방법의 일례를 이하에 나타낸다.
기판을 준비한다. 기판은, 표면이 친수화 처리된 기판일 수 있고, 유리 기판이 바람직하다. 표면이 친수성임으로써, 포토레지스트의 부착성을 향상시킬 수 있다. 유리 기판은, 바람직하게는 Eagle 유리이다. 친수화 처리는, 유리 기판에 UV/O3 처리 또는 플라즈마 처리를 함으로써 실시할 수 있다.
도 6 에 나타내는 바와 같이, 표면이 친수성인 유리 기판 (52) 상에, 포토레지스트 용액을 스핀 코트한 후, 열처리하고, 소정의 패턴의 마스크를 하여 노광한다. 포토레지스트는, 바람직하게는 SU-8 이다. SU-8 은, 10 ㎛ 이상의 높이 및 1 ㎛ 이하 또는 100 ㎚ 이하의 간격의 포토레지스트를 형성할 수 있다.
노광 후에, 저온에서 열처리를 실시하고, 현상하고, 고온에서 열처리를 실시한다. 이어서, 기상법에 의한 F-SAM 처리 등을 실시하여 박리층을 형성해도 되고, 박리층 (56) 을 구비한 포토레지스트 (54) 를 형성한 유리 기판 (52) 의 몰드 (50) 를 제작할 수 있다.
(스탬프 제작)
본 개시의 제조 방법에 있어서 사용하는 스탬프는, 제작한 몰드 (50) 를 사용하여 다음과 같이 제작할 수 있다. 이하에, 스탬프의 제작 방법의 일례를 이하에 나타낸다.
도 7 에 나타내는 바와 같이, 액상의 스탬프 재료 (33) 를 몰드 (50) 상에 적하하고, 지지 기판 (57) 을 사이에 끼우고 추 (58) 를 얹어 정치하고, 열경화시킨 후, 몰드를 박리하여, 도 8 에 나타내는 바와 같은 스탬프 (30) 를 제작할 수 있다. 스탬프 재료는, 몰드에 적하하기 전에, 교반·탈포해도 된다.
유기막의 박리성을 향상시키기 위해, 도 8 에 나타내는 바와 같이, 제작한 스탬프의 표면에 CYTOP 등의 박리층 (34) 을 형성해도 된다. 박리층의 형성은, 박리층의 재료를 포함하는 용액을 스핀 코트하고, 이어서 열처리를 실시함으로써 실시된다.
유기막은, 예를 들어 PMMA 등의 유기막, 유기 반도체막, 유기 반도체 단결정막, 또는 유기 반도체 폴리머막일 수 있다. 유기막은, 바람직하게는 유기 반도체막이며, 보다 바람직하게는 유기 반도체 단결정막 또는 유기 반도체 폴리머막이며, 더욱 바람직하게는 유기 반도체 단결정막이다. 유기 반도체는, p 형 유기 반도체, n 형 유기 반도체, 또는 그들의 조합이 포함된다.
유기막이 유기 반도체 단결정막인 경우, 유기 반도체 단결정막의 평균 막두께는, 2 ∼ 100 ㎚ 이며, 바람직하게는 4 ∼ 20 ㎚ 이다. 유기 반도체 단결정막의 평균 막두께가 상기 범위에 있음으로써, 양호한 디바이스 특성을 얻을 수 있다. 유기 반도체 단결정막의 평균 막두께의 측정은, 촉침식 표면 형상 측정기 또는 원자간력 현미경을 사용하여 실시할 수 있다.
유기 반도체 단결정막은 두께 방향으로, 바람직하게는 1 분자층 ∼ 50 분자층, 보다 바람직하게는 1 분자층 ∼ 10 분자층, 더욱 바람직하게는 1 분자층 ∼ 5 분자층을 갖는다. 유기 반도체 단결정막은, 1 분자층을 갖는 것이 가장 바람직하지만, 두께 방향으로 2 분자층 이상을 가져도 된다. 유기 반도체 단결정막의 분자층수는 원자간력 현미경으로 측정할 수 있다.
유기 반도체 단결정막의 1 분자층의 두께는, 바람직하게는 2 ∼ 6 ㎚, 보다 바람직하게는 2 ∼ 4 ㎚ 이다. 유기 반도체 단결정막의 1 분자층의 두께는 단결정 X 선 구조 해석과 원자간력 현미경 관찰을 조합함으로써 측정할 수 있다.
유기 반도체 단결정막은, 싱글 도메인 또는 멀티 도메인으로 이루어지고, 바람직하게는 싱글 도메인으로 이루어진다. 유기 반도체 단결정막의 도메인은, 단결정 X 선 회절로 측정할 수 있다. 유기 반도체 단결정막은, 바람직하게는 0.0001 ㎟ 이상, 보다 바람직하게는 0.0004 ㎟ 이상, 더욱더 바람직하게는 0.0009 ㎟ 이상, 더욱더 바람직하게는 0.0016 ㎟ 이상, 더욱더 바람직하게는 0.0025 ㎟ 이상, 더욱더 바람직하게는 0.005 ㎟ 이상, 더욱더 바람직하게는 0.5 ㎟ 이상, 더욱더 바람직하게는 2.0 ㎟ 이상, 더욱더 바람직하게는 4.0 ㎟ 이상, 더욱더 바람직하게는 100 ㎟ 이상, 더욱더 바람직하게는 1000 ㎟ 이상, 더욱더 바람직하게는 10000 ㎟ 이상의 연속 면적의 싱글 도메인을 갖는다. 상기 바람직한 면적을 갖는 유기 반도체 단결정막이 싱글 도메인을 갖는 것은, 상기 바람직한 면적을 갖는 유기 반도체 단결정막의 전체에 X 선을 조사하는 in-plane X 선 회절 측정으로 확인할 수 있다. 유기 반도체 단결정층의 면적은, 상기 싱글 도메인의 면적과 동일해도 된다. 싱글 도메인이란, 결정 방위가 정렬된 연속한 영역이다. 싱글 도메인 중에 있어서 분자층수가 동일하게 되어 있는 것이 바람직하지만, 결정 방위가 정렬되어 있으면 상이한 분자층의 영역이 포함되어 있어도 된다. 예를 들어, 결정 방위가 정렬된 2 분자층의 영역의 일부 상에 결정 방위가 정렬된 층이 수상 (樹狀) 으로 성장한 3 분자층의 영역이 포함되는 경우, 상기 2 분자층 및 3 분자층의 연속 영역이 싱글 도메인이 된다.
당연히 이해되어야 할 것이지만, 유기 반도체 단결정막에는, 상기 바람직한 연속 면적의 싱글 도메인을 갖는 유기 반도체 단결정막이 분리된 것이 삽입되어 있어도 된다. 예를 들어, 상기 바람직한 연속 면적의 싱글 도메인을 갖는 유기 반도체 단결정막이, 복수편의 유기 반도체 단결정막으로 분리되어 유기 반도체 디바이스에 삽입된 것이어도 된다. 유기 반도체 디바이스 내에서 각 유기 반도체 단결정막이 분리되어 있음으로써, 다른 소자와 전기적으로 고립시킬 수 있다. 분리된 각 유기 반도체 단결정막이, 결정축의 방향이 정렬된 단결정막으로부터 얻어져 있는 것은, 단결정 X 선 회절, 전자선 회절로 측정하는 것이나 편광 현미경에 의한 관찰에 의해 확인할 수 있다.
도 34 에, 본 방법으로 전사 및 패터닝된 700 ㎛ × 500 ㎛ 의 유기 반도체 단결정막이 8 × 8 로 나열된 어레이의 레이저 공초점 현미경 이미지를 나타낸다. 사각의 프레임으로 둘러싼 부분이 700 ㎛ × 500 ㎛ 의 유기 반도체 단결정막 하나이며, 현미경 이미지의 전체에 유기 반도체 단결정막이 8 × 8 로 정렬되어 있다. 유기 반도체 단결정막의 간격은 횡방향으로 500 ㎛, 세로 방향으로 300 ㎛ 이다. in-plane X 선 회절 측정은, 예를 들어, 도 34 에 나타내는 유기 반도체 단결정막을 유지하는 기판을 360 도 회전시키면서 파선부로 둘러싼 부분에 X 선을 조사하여, 실시할 수 있다. 도 35 에 일례로서 나타내는 바와 같이, in-plane X 선 회절 측정에 의해 180 도 주기로 피크가 관측되면, X 선을 조사한 파선부로 둘러싸인 부분에 위치하는 각 유기 반도체 단결정막이, 실질적으로 모두 같은 방향을 향한 단결정막이라고 판정된다. 결정의 방향에 유의한 편차가 존재하는 경우에는, 회절 피크는 하나로 되지 않고, 복수의 피크가 관측된다. 본 방법을 이용하여 전사 및 패터닝된 유기 단결정막을, 상기 방법으로 측정했을 때, 회절 피크의 반치폭은, 바람직하게는 ±1 도 이내, 보다 바람직하게는 ±0.5 도 이내이다.
유기 반도체 단결정막은, 바람직하게는 0.1 ㎠/V·s 이상, 보다 바람직하게는 0.5 ㎠/V·s 이상, 더욱 바람직하게는 1.0 ㎠/V·s 이상, 더욱더 바람직하게는 3.0 ㎠/V·s 이상, 더욱더 바람직하게는 2.0 ㎠/V·s 이상, 더욱더 바람직하게는 5.0 ㎠/V·s 이상, 더욱더 바람직하게는 7.5 ㎠/V·s 이상, 더욱더 바람직하게는 10 ㎠/V·s 이상의 이동도를 나타낸다. 유기 반도체 단결정막의 이동도는, 유기 전계 효과 트랜지스터의 측정 결과로부터 산출할 수 있다.
유기 반도체 단결정막을 구성하는 유기 반도체의 종류에 대해서는 특별히 제한은 없지만, 예를 들어, 4 고리 이상의 다고리 방향족 화합물이나, 1 개 또는 복수의 불포화의 5 원 복소 고리형 화합물과 복수의 벤젠 고리에 의한 4 고리 이상의 다고리 화합물을 사용할 수 있다.
또, 유기 반도체 단결정막을 구성하는 유기 반도체는, 자기 응축 기능이 높은 재료인 것이 바람직하고, 예를 들어, 고이동도를 나타내는 다음 식 (1) 의 p 형 유기 반도체 Cn-DNBDT-NW 등을 들 수 있다.
[화학식 1]
Figure pct00001
식 (1) 에 있어서, n 은 1 ∼ 14 일 수 있다. 자기 응축 기능이란, 분자가 용매로부터 석출할 때에, 자발적으로 응집하여, 결정화하기 쉬운 경향을 의미한다.
유기 반도체 단결정막을 구성하는 유기 반도체의 다른 예를, 다음 식 (2) ∼ 다음 식 (6) 에 나타낸다.
[화학식 2]
Figure pct00002
식 (2) 로 나타내는 폴리티오펜 반도체에 있어서, R1 및 R2 는 각각 독립적으로 수소 원자 또는 탄소수가 4 ∼ 10 의 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 된다. 또, R1 및 R2 는 하나가 되어 고리를 형성할 수도 있다. 자기 응집능의 이유에 의해, 바람직하게는, R1 및 R2 는 각각 독립적으로 수소 원자 또는 탄소수가 5 ∼ 8 인 알킬기이다. 보다 바람직하게는 R1 및 R2 는 각각 독립적으로 수소 원자 또는 헥실기이다.
n 은 5 ∼ 100 의 정수를 나타낸다. n 은 폴리티오펜 반도체 중의 티오펜 모노머 단위의 평균수, 즉 폴리티오펜 사슬의 길이를 나타낸다. 단결정막을 형성하는 관점에서는, n 은 50 이하인 것이 바람직하다.
[화학식 3]
Figure pct00003
식 (3) 중, R3, R4, R5 및 R6 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R4 = R5 인 것이 바람직하고, R3 = R6 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R4 및 R5 가 수소 원자이며, R3 및 R6 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R3 및 R6 이 수소 원자이며, R4 및 R5 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R3 및 R6 이 수소 원자이며, R4 및 R5 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 4 ∼ 12 이며, 보다 바람직하게는 6 ∼ 10 이다.
[화학식 4]
Figure pct00004
식 (4) 중, R7, R8, R9 및 R10 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R7 = R9 인 것이 바람직하고, R8 = R10 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R7 및 R9 가 수소 원자이며, R8 및 R10 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R8 및 R10 이 수소 원자이며, R7 및 R9 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R8 및 R10 이 수소 원자이며, R7 및 R9 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 6 ∼ 13 이며, 보다 바람직하게는 8 ∼ 10 이다.
[화학식 5]
Figure pct00005
식 (5) 중, R11, R12, R13 및 R14 는 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R11 = R13 인 것이 바람직하고, R12 = R14 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R11 및 R13 이 수소 원자이며, R12 및 R14 가 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R12 및 R14 가 수소 원자이며, R11 및 R13 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R12 및 R14 가 수소 원자이며, R11 및 R13 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 5 ∼ 12 이며, 보다 바람직하게는 8 ∼ 10 이다.
[화학식 6]
Figure pct00006
식 (6) 중, R15, R16, R17 및 R18 은 각각 독립적으로, 수소 원자 또는 탄소수가 1 ∼ 14 인 알킬기이다. 알킬기는 헤테로 원자 (전형적으로는 산소 원자 및 황 원자에서 선택된다.) 를 포함해도 되고, 알킬기 중의 수소 원자는 할로겐 원자 등의 치환기로 치환되어 있어도 된다. 자기 응집능의 이유에 의해, R15 = R17 인 것이 바람직하고, R16 = R18 인 것이 바람직하다. 용해성의 관점에서, 바람직하게는, R16 및 R18 이 수소 원자이며, R15 및 R17 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이거나, 또는, R15 및 R17 이 수소 원자이며, R16 및 R18 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 보다 바람직하게는, R16 및 R18 이 수소 원자이며, R15 및 R17 이 각각 독립적으로 탄소수가 1 ∼ 14 인 알킬기이다. 자기 응집능의 이유에 의해, 알킬기의 바람직한 탄소수는 5 ∼ 12 이며, 보다 바람직하게는 8 ∼ 10 이다.
유기 반도체 단결정막을 구성하는 유기 반도체의 또 다른 예를, 다음 식 (7) ∼ 다음 식 (15) 에 나타낸다. 식 (7) ∼ 식 (15) 중, R 은, 직사슬 알킬, 분기 알킬, 불소화 직사슬·분기 알킬, 트리이소프로필실릴에티닐, 페닐 등을 사용할 수 있다.
[화학식 7]
Figure pct00007
[화학식 8]
Figure pct00008
[화학식 9]
Figure pct00009
[화학식 10]
Figure pct00010
[화학식 11]
Figure pct00011
[화학식 12]
Figure pct00012
[화학식 13]
Figure pct00013
[화학식 14]
Figure pct00014
[화학식 15]
Figure pct00015
유기 반도체의 또 다른 예를, 다음 식 (16) ∼ 식 (19) 에 나타낸다. 식 (16) ∼ (19) 에 나타내는 NDI, PDI, BTDI, 및 BQQDI 의 n 형 유기 반도체는, 주사슬의 장축 방향은 정렬되어 있지만, 분자층마다 비틀어진 적층 구조를 갖는다. R 은, 직사슬 알킬, 분기 알킬, 불소화 직사슬·분기 알킬, 트리이소프로필실릴에티닐, 페닐 등을 사용할 수 있다.
[화학식 16]
Figure pct00016
[화학식 17]
Figure pct00017
[화학식 18]
Figure pct00018
[화학식 19]
Figure pct00019
식 (20) ∼ (26) 에, 측사슬의 다른 예를 나타낸다. 식 (20) ∼ (26) 에 있어서는, 주사슬은 n 형 유기 반도체인 BQQDI 이지만, 주사슬은 BQQDI 이외여도 되고, 예를 들어 NDI 나 PDI 등이어도 되고, 식 (7) ∼ (15) 에 기재된 주사슬이어도 된다. 식 (20) 은 측사슬이 페닐에틸기의 예이며, 식 (21) 은 측사슬이 지방족 알킬기의 예이며, 식 (22) 는 측사슬이 지방족 고리형 알킬기의 예이며, 식 (23) 은 측사슬이 지방족 사슬형 ＋ 고리형 알킬기의 예이며, 식 (24) 는 측사슬이 방향족기의 예이며, 식 (25) 는 측사슬이 알킬 ＋ 방향족 (＋ 할로겐) 기의 예이며, 식 (26) 은 측사슬이 알킬 ＋ 할로겐기이며 또한 BQQDI 코어에도 관능기가 부가된 예이다.
[화학식 20]
Figure pct00020
[화학식 21]
Figure pct00021
[화학식 22]
Figure pct00022
[화학식 23]
Figure pct00023
[화학식 24]
Figure pct00024
[화학식 25]
Figure pct00025
[화학식 26]
Figure pct00026
유기 반도체 단결정막은, 투과형 전자 현미경 (TEM) 으로 관찰함으로써, 단결정인지의 여부를 확인할 수 있다.
유기막이 유기 반도체 폴리머막인 경우, 유기 반도체 폴리머막의 평균 막두께는, 1 ㎚ ∼ 1 ㎛ 이며, 바람직하게는 3 ∼ 200 ㎚ 이다. 유기 반도체 폴리머막의 평균 막두께가 상기 범위에 있음으로써, 양호한 디바이스 특성을 얻을 수 있다. 유기 반도체 폴리머막의 평균 막두께의 측정은, 촉침식 표면 형상 측정기 또는 원자간력 현미경을 사용하여 실시할 수 있다.
유기 반도체 폴리머막은, 바람직하게는 0.005 ㎠/V·s 이상, 보다 바람직하게는 0.05 ㎠/V·s 이상, 더욱 바람직하게는 0.5 ㎠/V·s 이상, 더욱더 바람직하게는 5 ㎠/V·s 이상, 더욱더 바람직하게는 10 ㎠/V·s 이상의 이동도를 나타낸다. 유기 반도체 폴리머막의 이동도는, 유기 전계 효과 트랜지스터의 측정 결과로부터 산출할 수 있다.
유기 반도체 폴리머막을 P 형의 반도체로 하는 경우에는, P 형의 고분자 반도체를 용매에 용해하고, N 형의 반도체로 하는 경우에는, N 형의 고분자 반도체를 용매에 용해하여 제작한다. P 형의 고분자 반도체로는, 티오펜, 티아디아졸, 디케토피롤로피롤 등이 중합 또는 공중합한 것을 사용할 수 있다. 또, N 형의 고분자 반도체로는, 나프탈렌디이미드, 페릴렌디이미드, 티오펜 등이 중합 또는 공중합한 것을 사용할 수 있다. 용매로는, 디클로로벤젠, 톨루엔, 아세토니트릴, 아세트산부틸, 플루오로알코올 등을 사용할 수 있다.
본 개시는 또, 볼록부 및 오목부를 갖는 스탬프를 배치하도록 구성된 스탬프 배치부, 유기막을 표면에 갖는 친수성 또한 비수용성의 제 1 기판을 배치 가능하게 구성된 제 1 기판 배치부, 제 2 기판을 배치 가능하게 구성된 제 2 기판 배치부, 상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하여 상기 유기막을 상기 볼록부 상에 배치 및 상기 볼록부 상에 배치된 유기막으로부터 상기 제 1 기판을 이간시키도록, 상기 제 1 기판 및 상기 스탬프 중 적어도 일방을 이동 가능하게 구성된 제 1 구동부, 상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하는 힘을 제어하도록 구성된 제 1 제어부, 상기 유기막과 상기 제 1 기판의 계면에 물 또는 수용액을 공급하도록 구성된 물 또는 수용액의 공급부, 상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하여 패터닝된 유기막을 상기 제 2 기판 상에 배치, 및 상기 제 2 기판 상에 배치된 패터닝된 유기막으로부터 상기 스탬프를 이간시키도록, 상기 스탬프 및 상기 제 2 기판 중 적어도 일방을 이동 가능하게 구성된 제 2 구동부, 그리고 상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하는 힘을 제어하도록 구성된 제 2 제어부를 포함하는, 패터닝된 유기막의 제조 장치를 대상으로 한다.
도 28 에, 본 개시의 제조 장치 (100) 에, 스탬프 (30), 제 1 기판 (10) 및 그 위에 배치된 유기막 (20), 그리고 제 2 기판 (40) 을 배치했을 때의 단면 모식도를 나타낸다. 스탬프 (30) 는, 스탬프 배치부 (90) 에 배치되고, 제 1 기판 (10) 은, 제 1 기판 배치부 (91) 에 배치되고, 제 2 기판 (40) 은, 제 2 기판 배치부 (92) 에 배치되어 있다. 제 1 기판 배치부 (91) 및 제 2 기판 배치부 (92) 는, 별개여도 되고 일체여도 된다. 제 1 기판 배치부 (91) 는, 제조 장치 (100) 와 일체여도 되고, 또는 제조 장치 (100) 로부터 분리되어 있어도 된다. 제 2 기판 배치부 (92) 는, 제조 장치 (100) 와 일체여도 되고, 또는 제조 장치 (100) 로부터 분리되어 있어도 된다.
제조 장치 (100) 는, 제 1 구동부 (93) 를 구비한다. 제 1 구동부 (93) 는, 제 1 기판 (10) 상의 유기막 (20) 을 스탬프 (30) 의 볼록부에 가압하여 유기막 (20) 을 볼록부 상에 배치 및 볼록부 상에 배치된 유기막으로부터 제 1 기판 (10) 을 이간시키도록, 제 1 기판 (10) 및 스탬프 (30) 중 적어도 일방을 이동 가능하게 구성되어 있다. 도 28 은, 제 1 구동부 (93) 가, 제 1 기판 (10) 및 스탬프 (30) 의 양방을 이동 가능한 일례이다.
제조 장치 (100) 는, 제 1 구동부 (93) 가 제 1 기판 (10) 상의 유기막 (20) 을 스탬프 (30) 의 볼록부에 가압하는 힘을 제어하도록 구성된 제 1 제어부 (94) 를 구비한다.
제조 장치 (100) 는, 유기막 (20) 과 제 1 기판 (10) 의 계면에 물 또는 수용액을 공급하도록 구성된 물 또는 수용액의 공급부 (80) 를 구비한다.
제조 장치 (100) 는, 제 2 구동부 (95) 를 구비한다. 제 2 구동부 (95) 는, 스탬프 (30) 의 볼록부 상의 유기막을 제 2 기판 (40) 에 가압하여 패터닝된 유기막을 제 2 기판 (40) 상에 배치, 및 제 2 기판 (40) 상에 배치된 패터닝된 유기막으로부터 스탬프를 이간시키도록, 스탬프 (30) 및 제 2 기판 (40) 중 적어도 일방을 이동 가능하게 구성되어 있다. 도 28 은, 제 2 구동부 (95) 가, 스탬프 (30) 및 제 2 기판 (40) 의 양방을 이동 가능한 일례이다.
제조 장치 (100) 는, 제 2 구동부 (95) 가 스탬프 (30) 의 볼록부 상의 유기막을 제 2 기판 (40) 에 가압하는 힘을 제어하도록 구성된 제 2 제어부 (96) 를 구비한다.
스탬프 배치부 (90) 와, 제 1 기판 배치부 (91) 및 제 2 기판 배치부 (92) 는, 적어도 일방이, 상기 가압 방향에 대해 수직 방향으로 이동 가능하다. 제 1 구동부 (93) 및 제 2 구동부 (95) 중 적어도 일방이, 스탬프 배치부 (90) 와 제 1 기판 배치부 (91) 및 제 2 기판 배치부 (92) 중 적어도 일방을 이동시키는 구동부여도 되고, 혹은, 제조 장치 (100) 가, 제 1 구동부 (93) 및 제 2 구동부 (95) 와는 별도로, 스탬프 배치부 (90) 와 제 1 기판 배치부 (91) 및 제 2 기판 배치부 (92) 중 적어도 일방을 이동시키는 구동부를 구비해도 된다. 제 1 구동부 (93) 및 제 2 구동부 (95) 는 일체여도 별개여도 된다. 제 1 제어부 (94) 및 제 2 제어부 (96) 는 일체여도 별개여도 된다.
바람직하게는, 제 1 제어부가, 제 1 기판 상의 유기막을 볼록부에 가압할 때의, 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있다. 바람직하게는, 제 2 제어부가, 스탬프의 볼록부 상에 배치된 유기막을 제 2 기판에 가압할 때의, 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있다.
바람직하게는, 제조 장치 (100) 는, 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 양을 조절 가능하게 구성된 물 또는 수용액의 양 조정부를 구비한다. 물 또는 수용액의 양 조정부는, 유량 설정치에 맞추어 밸브 개도를 자동 조절해도 된다.
바람직하게는, 제조 장치 (100) 는, 물 또는 수용액을 공급하는 유기막과 제 1 기판의 계면의 위치를 인식하고, 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 위치를 조정 가능한 공급 위치 조정부를 구비한다. 유기막과 제 1 기판의 계면의 위치의 인식은, 카메라에 의한 2 치화 처리 등의 화상 처리에 의해 실시해도 된다.
바람직하게는, 제조 장치 (100) 는, 제 1 기판 상의 유기막을 스탬프의 볼록부에 가압하는 위치를 제어하는 제 1 얼라인먼트부를 구비한다. 제 1 얼라인먼트부에 있어서의 얼라인먼트는, 제 1 기판의 가장자리 또는 유기막의 가장자리와 스탬프의 가장자리를 기준으로 하는 얼라인먼트, 제 1 기판 상 또는 유기막 상의 마킹과 스탬프 상의 마킹을 기준으로 하는 얼라인먼트, 그들의 조합 등일 수 있다. 기준 위치의 검출은, 2 치화 등의 화상 처리에 의한 검지, 기계적인 접촉 검지 등일 수 있다.
바람직하게는, 제조 장치 (100) 는, 스탬프의 볼록부 상의 유기막을 제 2 기판에 가압하는 위치를 제어하는 제 2 얼라인먼트부를 구비한다. 제 2 얼라인먼트부에 있어서의 얼라인먼트는, 스탬프의 가장자리 또는 유기막의 가장자리와 제 2 기판의 가장자리를 기준으로 하는 얼라인먼트, 스탬프 상 또는 유기막 상의 마킹과 제 2 기판 상의 마킹을 기준으로 하는 얼라인먼트, 그들의 조합 등일 수 있다. 기준 위치의 검출은, 2 치화 등의 화상 처리에 의한 검지, 기계적인 접촉 검지 등일 수 있다. 제 1 얼라인먼트부 및 제 2 얼라인먼트부는 공통이어도 된다. 제 1 얼라인먼트부 및 제 2 얼라인먼트부는, 카메라, 처리부, 기억부, 데이터의 송수신이 가능한 통신부 등, 종래 이용되고 있는 얼라인먼트 장치의 구성을 구비할 수 있다.
도 39 에, 본 개시의 제조 장치의 일례의 외관 사진을 나타낸다. 제조 장치는, 스탬프 배치부 (90), 제 1 기판 배치부 (91), 제 2 기판 배치부 (92), 및 얼라인먼트용 카메라를 구비한다. 도 39 의 제조 장치에 구비되어 있는 4 개의 얼라인먼트용 카메라는, 제 1 얼라인먼트부 및 제 2 얼라인먼트부의 카메라로서 기능한다.
본 개시의 제조 장치에 있어서의 유기막의 구성에 대해서는, 상기 패터닝된 유기막의 제조 방법에 있어서의 유기막에 관한 내용을 적용할 수 있다. 본 개시의 제조 장치에 있어서의 스탬프, 제 1 기판, 및 제 2 기판의 구성에 대해서는 각각, 상기 패터닝된 유기막의 제조 방법에 있어서의 스탬프, 제 1 기판, 및 제 2 기판에 관한 내용을 적용할 수 있다.
본 개시는 또, 기판, 및 상기 기판 상의 패터닝된 유기막을 포함하고, 상기 유기막이 소수성이며, 상기 유기막 및 상기 기판 중 적어도 일방은 유기 반도체인, 유기 반도체 디바이스를 대상으로 한다.
유기 반도체 디바이스에 있어서의 기판은, 바람직하게는, 유기막의 패터닝에 수반되는 데미지가 없다.
도 24 에, 본 개시의 유기 반도체 디바이스에 포함되는 기판 (40) 및 기판 상의 패터닝된 유기막 (21) 의 단면 모식도를 나타낸다. 본 개시의 유기 반도체 디바이스에 포함되는 기판 및 기판 상의 패터닝된 유기막을 사용하여, 전계 효과 트랜지스터, 예를 들어 도 12 및 도 17 에 예시하는 보텀 게이트/톱 콘택트형의 전계 효과 트랜지스터를 제작할 수 있다.
유기막의 패터닝에 수반되는 데미지가 없다는 것은, 종래 행해지고 있는 기판 상에 있어서의 유기막의 패터닝에 수반되는 데미지가 없는 것을 의미한다. 종래 기술에 있어서 유기막의 패터닝을 실시하고자 하는 경우에는 기판 상에서 패터닝을 실시하게 되는데, 유기막을 에칭할 때의 플라즈마 처리, 레이저 에칭, 에칭 용매 처리 등에 의해, 기판 표면이 변질 또는 분해될 수 있다. 한편, 본 개시의 유기 반도체 디바이스에 있어서는, 상기 패터닝된 유기막의 제조 방법에 관해서 설명한 바와 같이, 패터닝된 유기막을 기판 상에 전사하기 때문에, 본 개시의 유기 반도체 디바이스에 있어서의 기판은, 유기막의 패터닝에 수반되는 변질 또는 분해가 실질적으로 발생하지 않는다.
변질 또는 분해가 실질적으로 발생하지 않는다는 것은, 종래 기술에 있어서의 유기막의 포토리소그래피 프로세스시에 사용하는 포토레지스트, 현상액, 에칭액, 박리액 등에 의해 기판이 실질적으로 용해 또는 팽윤하지 않는 것, 종래 기술에 있어서의 유기막의 에칭시의 플라즈마 처리 등에 의해, 기판 표면이 변질 또는 분해되지 않는 것, 종래 기술에 있어서의 유기막의 포토리소그래피 프로세스시의 열처리 등에 의해 기판이 팽창 또는 수축하지 않는 것 등을 들 수 있다. 바람직하게는, 패터닝된 유기막도, 유기막의 패터닝에 수반되는 데미지가 없다. 즉, 바람직하게는, 패터닝된 유기막에 대해서도, 유기막의 패터닝에 수반되는 상기 변질 또는 분해가 실질적으로 발생하지 않는다.
본 개시의 유기 반도체 디바이스는, 바람직하게는, 기판과 유기막의 사이의 적어도 일부, 유기막에 대해 기판과는 반대측의 적어도 일부, 또는 그들의 양방에 전극을 포함한다. 도 25 에, 기판 (40) 과 유기막 (21) 의 사이에 전극 (60) 을 구비하는 유기 반도체 디바이스의 단면 모식도를 나타낸다. 도 27 에, 유기막 (21) 에 대해 기판 (40) 과는 반대측에 전극 (60) 을 구비하는 유기 반도체 디바이스의 단면 모식도를 나타낸다. 전극의 두께는 바람직하게는 10 ∼ 50 ㎚ 이다. 도 29 ∼ 32 에, 본 개시의 유기 반도체 디바이스가 취할 수 있는 대표적인 트랜지스터 구조를 나타낸다. 도 29 는, 톱 게이트/톱 콘택트 구조의 단면 모식도이다. 도 30 은, 톱 게이트/보텀 컨택트 구조의 단면 모식도이다. 도 31 은, 보텀 게이트/톱 콘택트 구조의 단면 모식도이다. 도 32 는, 보텀 게이트/보텀 컨택트 구조의 단면 모식도이다. 본 개시의 유기 반도체 디바이스가 취할 수 있는 구조는, 도 29 ∼ 32 에 나타내는 구성에 한정되지 않고, 예를 들어, 도 29 ∼ 32 에 나타내는 구조의 최상층 상에 봉지막 등의 층이 추가로 존재해도 된다.
본 개시의 유기 반도체 디바이스는, 바람직하게는, 기판과 유기막과 전극의 사이에 공간을 포함한다. 도 26 에, 기판 (40) 과 유기막 (21) 과 전극 (60) 의 사이에 공간 (70) 을 구비하는 유기 반도체 디바이스의 단면 모식도를 나타낸다. 도 26 에 나타내는 바와 같은 가교 구조를 함으로써, 트랜지스터의 절연층으로서 기능시킬 수 있다.
공간의 폭은, 바람직하게는 500 ㎚ ∼ 5 ㎛ 이다.
본 개시의 유기 반도체 디바이스는, 유기 EL (일렉트로루미네선스) 소자, 유기 태양 전지 소자, 유기 광전 변환 소자, 유기 트랜지스터 소자, 유기 전계 효과 트랜지스터 소자, p 형 유기 트랜지스터 및 n 형 유기 트랜지스터를 구비하는 유기 상보형 반도체 디바이스 (유기 CMOS 또는 유기 CMOS 논리 회로), 유기 트랜지스터 및 무기 트랜지스터를 구비하는 무기 유기 하이브리드 상보형 반도체 디바이스 등일 수 있다.
본 개시의 유기 반도체 디바이스에 있어서의 유기막의 구성에 대해서는, 상기 패터닝된 유기막의 제조 방법에 있어서의 유기막에 관한 내용을 적용할 수 있다. 본 개시의 유기 반도체 디바이스에 있어서의 기판의 구성에 대해서는, 상기 패터닝된 유기막의 제조 방법에 있어서의 제 2 기판에 관한 내용을 적용할 수 있다.
본 개시의 유기 반도체 디바이스를 사용하여 집적 회로를 얻을 수 있다. 집적 회로에는, 트랜지스터가 바람직하게는 10 개 이상, 보다 바람직하게는 100 개 이상, 더욱 바람직하게는 1000 개 이상, 더욱더 바람직하게는 10000 개 이상 포함될 수 있다. 집적 회로에는, AND, OR, NOT, NAND, NOR, XOR, 및 XNOR 의 논리 게이트가 포함된다. 집적 회로의 일례로서, 과거의 입력을 기억하여 출력을 결정하는 순서 회로의 1 종인 D 플립 플롭 (DFF) 회로를 들 수 있다.
실시예
(실시예 1)
(몰드 제작)
Eagle 유리 기판에 10 분간의 UV/O3 처리를 하여 친수화 처리를 실시하였다. 이어서, 친수화 처리한 유리 기판 상에, 포토레지스트인 SU-8 을 스핀 코트하였다.
SU-8 을 스핀 코트한 유리 기판을, 95 ℃ 에서 6 분간 열처리하고, 소정의 패턴의 마스크를 하여 UV 노광하고, 추가로 95 ℃ 에서, 3 분간 열처리를 실시하였다. 이어서, 프로필렌글리콜모노메틸아세테이트 (PGMEA) 를 사용하여 SU-8 을 3 분간 현상하고, 170 ℃ 에서 30 분간, 열처리를 실시하였다.
SU-8 을 현상 및 열처리한 유리 기판에, 기상법으로 F-SAM 처리를 3.5 시간 실시하여 자기 조직화 단분자막을 형성하고, 표면에 자기 조직화 단분자막을 구비한 포토레지스트를 갖는 유리의 몰드를 제작하였다.
(PDMS 스탬프 제작)
PDMS (주제 : SIM-360, 경화제 : CAT-360, 신에츠 화학공업 주식회사 제조) 액을, 아와토리렌타로를 사용하여 교반·탈포하였다. 제작한 몰드 상에 교반·탈포한 PDMS 액을 적하하고, PDMS 상에 Eagle 유리 기판을 배치하고, Eagle 유리 기판 상에 추를 얹어 정치하고, PDMS 를 150 ℃ 에서 30 분간 열경화시켰다.
이어서, PDMS 로부터 몰드를 박리하여, 스탬프를 제작하였다. 제작한 스탬프는 100 개의 볼록부를 가지고 있고, 볼록부의 폭은 500 ㎛, 볼록부의 길이는 700 ㎛, 이웃하는 볼록부간의 거리는 500 ㎛, 및 볼록부의 최상부 및 오목부의 최저부의 사이의 거리가 7 ㎛ 였다.
(패터닝된 유기 반도체막의 제작)
유기 반도체로서, 고이동도를 나타내는 하기 식 (27) :
[화학식 27]
Figure pct00027
의 p 형 유기 반도체 C9-DNBDT-NW 의 분말을 준비하였다. 용제로서 3-클로로티오펜을 사용하고, 용제 중에 유기 반도체 분말을 용해시켜, 유기 반도체 용액을 조제하였다.
제 1 기판으로서, 표면을 UV/O3 처리에 의해 친수화한 Eagle 유리 기판 (이하, 유리 기판이라고도 한다) 을 준비하였다. 90 ℃ 로 가열한 유리 기판 상에, 조제한 유기 반도체 용액을 연속 에지 캐스트법으로 도포하고, 평균 두께가 12 ㎚, 면적이 80 ㎠, 싱글 도메인의 면적이 1000 ㎟ 인 유기 반도체 단결정막을 제막하였다. 유기 반도체 단결정막 표면의 물의 접촉각은 108 도였다.
제 2 기판으로서, 파릴렌 (diX-SR (등록상표)) 을 제막한 파릴렌/SiO2/n-doped Si 기판을 준비하였다.
도 28 에 모식적으로 나타내는 제조 장치를 사용하여, 패터닝된 유기 반도체 단결정막을 제작하였다. 스탬프 배치부에 스탬프를 배치하고, 제 1 기판 배치부에, 유기 반도체 단결정막 (이하, 반도체막이라고도 한다) 을 제막한 제 1 기판을 배치하고, 제 2 기판 배치부에 제 2 기판을 배치하였다.
도 1 에 나타내는 바와 같이, 스탬프의 볼록부와 반도체막이 접하도록, 제작한 스탬프에 제 1 기판을 가압하였다. 도 2 에 나타내는 바와 같이, 스탬프에 제 1 기판을 스탬프의 볼록부의 면적당 50 ㎪ 의 압력으로 가압 후, 제 1 기판과 반도체막의 계면에 물을 적하하고, 도 3 에 나타내는 바와 같이, 반도체막을 스탬프의 볼록부 상에 배치하고, 볼록부 상에 배치한 반도체막으로부터 제 1 기판을 이간시켰다. 도 9 에, PDMS 스탬프 상에 전사된 반도체막의 편광 현미경 이미지를 나타낸다. 도 9 에서는, PDMS 스탬프의 볼록부 상 및 오목부 상에 반도체막이 전사되어 있다. 도 10 에, PDMS 스탬프의 볼록부 상 및 오목부 상에 전사된 반도체막을 비스듬하게 상방으로부터 관찰한 주사형 전자 현미경 (SEM) 이미지를 나타낸다.
스탬프의 볼록부 상에 전사된 반도체막과 제 2 기판 상의 파릴렌이 접하도록, 도 4 에 나타내는 바와 같이 제 2 기판에 스탬프를 스탬프의 볼록부의 면적당 100 ㎪ 의 압력으로 가압하여 패터닝된 반도체막을 제 2 기판 상에 배치하고, 제 2 기판 상에 배치한 반도체막으로부터 스탬프를 이간시켜, 도 5 에 모식적으로 나타내는 패터닝된 유기 반도체 단결정막 (21) 을 얻었다.
도 11 에, 전사된 유기 반도체막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ㎚ 이며, 폭이 500 ㎛ 및 반도체막끼리의 간격은 500 ㎛ 인 100 개의 패턴이었다.
도 12 에 나타내는 바와 같이, 파릴렌/SiO2/n-doped Si 기판 상에 배치한 C9-DNBDT-NW 의 유기 반도체 단결정막 상에, 메탈 마스크를 사용하여 S/D 전극 (소스/드레인 전극) 으로서 세로 0.4 ㎜, 가로 2 ㎜, 및 높이 40 ㎚ 의 Au 전극을 진공 증착에 의해 형성하고, 보텀 게이트 톱 콘택트 (BGTC) 형 유기 전계 효과 트랜지스터 (OFET) 를 제작하였다. 채널 길이 L 은 100 ㎛, 채널 폭 W 는 500 ㎛ 였다. 채널 길이란 2 개의 전극 (S/D 전극) 의 사이의 거리이다. 도 13 에, 제작한 BGTC 형 OFET 의 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다.
도 14 에, 제작한 BGTC 형 OFET 의 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 15 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 16 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 10.7 ㎠/V·s, 선형 영역에 있어서의 이동도는 9.92 ㎠/V·s 를 나타내고, 매우 큰 이동도를 나타냈다.
(실시예 2)
제 2 기판으로서, 파릴렌/SiO2/n-doped Si 기판 대신에, CYTOP (등록상표)/SiO2/n-doped Si 기판을 사용한 것 이외에는, 실시예 1 과 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
얻어진 유기 반도체 단결정막 (21) 은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ㎚ 이며, 폭이 500 ㎛ 및 반도체막끼리의 간격이 500 ㎛ 인 100 개의 패턴이었다.
도 17 에 나타내는 바와 같이, CYTOP (등록상표)/SiO2/n-doped Si 기판 상에 배치한 C9-DNBDT-NW 의 유기 반도체 단결정막 상에, 메탈 마스크를 사용하여 S/D 전극 (소스/드레인 전극) 으로서 세로 0.4 ㎜, 가로 2 ㎜, 및 높이 40 ㎚ 인 Au 전극을 진공 증착에 의해 형성하고, 보텀 게이트 톱 콘택트 (BGTC) 형 유기 전계 효과 트랜지스터 (OFET) 를 제작하였다. 채널 길이 L 은 100 ㎛, 채널 폭 W 는 500 ㎛ 였다. 도 18 에, 제작한 BGTC 형 OFET 의 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다.
도 19 에, 제작한 BGTC 형 OFET 의 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 20 에, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 도 21 에, 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 7.18 ㎠/V·s, 선형 영역에 있어서의 이동도는 16.8 ㎠/V·s 를 나타내고, 매우 큰 이동도를 나타냈다.
(실시예 3)
제 2 기판으로서, 파릴렌/SiO2/n-doped Si 기판 대신에 트리메톡시(2-페닐에틸)실란 (β-PTS)/SiO2/n-doped Si 기판을 사용한 것, 그리고 볼록부의 폭이 20 ㎛, 40 ㎛, 50 ㎛, 100 ㎛, 및 150 ㎛ 인 스탬프를 사용한 것 이외에는, 실시예 1 과 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 22 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ㎚ 이며, 폭이 15 ㎛, 35 ㎛, 45 ㎛, 95 ㎛, 및 145 ㎛, 길이가 800 ㎛, 그리고 반도체막끼리의 간격은 100 ㎛ 인 패턴이었다.
(실시예 4)
제 2 기판으로서, 파릴렌/SiO2/n-doped Si 기판 대신에 β-PTS/SiO2/n-doped Si 기판을 사용한 것, 그리고 볼록부와 볼록부의 간격이 5 ㎛, 10 ㎛, 20 ㎛, 및 30 ㎛ 인 스탬프를 사용한 것 이외에는, 실시예 1 과 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 23 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ㎚ 이며, 폭이 200 ㎛, 길이가 800 ㎛, 그리고 반도체막끼리의 간격이 10 ㎛, 15 ㎛, 25 ㎛, 및 35 ㎛ 인 패턴이었다.
(실시예 5)
제 2 기판으로서, 직경이 4 인치인 파릴렌/SiO2/n-doped Si 기판을 사용하고, 두께가 4 ∼ 20 ㎚, 폭이 50 ∼ 9000 ㎛, 길이가 10 ∼ 1300 ㎛, 및 반도체막끼리의 간격이 2 ∼ 10000 ㎛ 인 패터닝된 유기 반도체 단결정막을 4700 개 형성한 것 이외에는, 실시예 1 과 동일한 방법으로, 패터닝된 유기 반도체 단결정막을 얻었다. 도 33 에, 얻어진 패터닝된 반도체 유기막을 갖는 4 인치 웨이퍼의 외관 사진을 나타낸다.
(실시예 6)
제 2 기판으로서 Si 기판을 사용하고, Si 기판 상에, 700 ㎛ × 500 ㎛ 의 유기 반도체 단결정막을, 가로 방향으로 500 ㎛, 세로 방향으로 300 ㎛ 의 간격으로 8×8 의 어레이로 하여 패터닝된 유기 반도체 단결정막을 64 개 형성한 것 이외에는, 실시예 1 과 동일한 방법으로, 패터닝된 유기 반도체 단결정막을 얻었다.
도 34 에, 얻어진 8 × 8 로 나열된 유기 반도체 단결정막 어레이의 레이저 공초점 현미경 이미지를 나타낸다. 사각의 프레임으로 둘러싼 부분이 700 ㎛ × 500 ㎛ 의 유기 반도체 단결정막 하나이며, 현미경 이미지의 전체에 유기 반도체 단결정막이 8 × 8 로 정렬되어 있다.
도 35 에, 도 34 의 파선부로 둘러싼 부분에 X 선을 조사하면서, 유기 반도체 단결정막을 유지하는 기판을 360 도 회전시켜 측정한 in-plane X 선 회절 (SmartLab, 주식회사 리가쿠, 선원 CuKα (파장 λ = 1.54056 Å)) 측정 결과를 나타낸다. 180 도 주기로 1 개의 회절 피크가 보이고, 파선부 내의 유기 반도체 단결정막은, 실질적으로 모두 같은 방향을 향한 단결정막인 것을 알 수 있다. 도 34 의 파선부로 둘러싼 부분에 위치하는 유기 반도체 단결정막의 결정의 방향이, ±1 도 이내로 포함되어 있는 것이 시사되었다. 도 36 에, 도 35 의 파선부로 둘러싼 C9-DNBDT-NW 유기 반도체 단결정의 020 회절선의 확대도를 나타낸다. 도 36 의 피크의 반치폭을 산출한 결과, 0.535 도이며, 매우 샤프한 피크가 얻어져 있었다.
(실시예 7)
(n 형 TFT 의 제작)
기판으로서, 두께 125 ㎛ 의 폴리에틸렌나프탈레이트 (poly(ethylene 2,6-naphthalate) : PEN) 기판 (테오넥스 Q65HA, 테이진듀폰 필름 주식회사) 을 사용하였다. PEN 기판으로부터 보호 필름을 박리한 후, 전처리로서 150 ℃ 의 핫 플레이트 상에서 3 시간 가열하고, 아세톤 및 2-프로판올로 각각 10 분간씩 초음파 세정을 실시하였다.
열처리 및 세정을 실시한 PEN 기판의 전체면에, 두께가 30 ㎚ 인 Al 막을 전자선 증착에 의해 형성하였다. 형성한 Al 막에 대해, 포토리소그래피 프로세스에 의해 게이트 전극의 패터닝을 실시하였다. 포토리소그래피 프로세스는, 이하의 순서로 실시했다.
Al 막 상에, 포지티브형 포토레지스트인 AZ 5214 E (MicroChemicals) 를, 슬로프 1 초간, 500 rpm 으로 5 초간, 3000 rpm 으로 40 초간, 및 5000 rpm 으로 2 초간의 조건으로 스핀 코트하고, 스핀 코트한 PEN 기판을 105 ℃ 의 핫 플레이트 상에서 70 초간 열처리하였다.
AZ 5214 E 를 스핀 코트한 PEN 기판에, 마스크리스 노광기 (MLA 150 Maskless Aligner, Heidelberg Instruments) 로 자외광 (λ = 375 ㎚) 을 조사한 후, 현상액 (NMD-3, 2.38 ％, 도쿄 오카 공업 주식회사) 및 초순수에 차례로 침지하여 현상을 실시하였다.
현상한 레지스트를 갖는 PEN 기판을, 혼산 Al 에칭액 (칸토 화학 주식회사) 에 침지하여 Al 막의 웨트 에칭을 실시하고, AZ (등록상표) 100 Remover 를 사용하여 레지스트를 박리하였다. 5 분간의 UV/O3 처리에 의해 레지스트 잔류물을 제거하고, CVD 법에 의해 두께 120 ㎚ 인 파릴렌 (diX-SR (등록상표)) 을 제막하여 게이트 절연막을 형성하였다.
실시예 1 과 동일한 방법으로, n 형 반도체용의 패턴을 갖는 가로세로 10 ㎝ 의 PDMS 스탬프를 제작하였다.
유기 반도체로서, 상기 식 (20) 의 n 형 유기 반도체 PhC2-BQQDI 의 분말을 준비하고, 실시예 1 과 동일한 방법으로, 유기 반도체 용액을 조제하고, 제 1 기판 상에 평균 두께가 10 ㎚, 면적이 15 ㎠, 및 싱글 도메인의 면적이 10 ㎟ 인 유기 반도체 단결정막을 제막하였다.
도 39 에 나타내는 제조 장치를 사용하여, 패터닝된 유기 반도체 단결정막을 제작하였다. 스탬프 배치부에 제작한 PDMS 스탬프를 배치하고, 제 1 기판 배치부에, 유기 반도체 단결정막 (이하, 반도체막이라고도 한다) 을 제막한 제 1 기판을 배치하고, 제 2 기판 배치부에 제 2 기판을 배치하였다.
스탬프의 볼록부와 반도체막이 접하도록, 제작한 스탬프에 제 1 기판을 스탬프의 볼록부의 면적당 10 ㎪ 의 압력으로 가압하였다. 이어서, 스탬프에 제 1 기판을 가압 후, 제 1 기판과 반도체막의 계면에 30 wt％ 의 에탄올 수용액을 적하하고, 반도체막을 스탬프의 볼록부 상에 배치하고, 볼록부 상에 배치한 반도체막으로부터 제 1 기판을 이간시켰다.
도 39 의 제 2 기판 배치부에, 게이트 전극 및 게이트 절연막을 형성한 PEN 기판을 배치하고, 스탬프 배치부에 반도체막을 전사한 PDMS 스탬프를 배치하였다.
스탬프 흡착 스테이지의 네 코너에 설치된 카메라에 의해, 게이트 전극층 및 PDMS 스탬프의 각각에 배치한 얼라인먼트용의 마크를 관찰하면서, 제 2 기판의 위치를 적절한 위치로 이동시켰다. 이어서, 로드 셀을 사용하여 스탬프의 볼록부의 면적당 50 ㎪ 의 하중을 가하면서, PDMS 스탬프의 볼록부 상에 전사된 반도체막과 제 2 기판 상의 파릴렌이 접하도록 제 2 기판에 스탬프를 30 초간 가압하여, 패터닝된 반도체막을 제 2 기판 상에 배치하고, 제 2 기판 상에 배치한 반도체막으로부터 스탬프를 이간시켜, 패터닝된 유기 반도체 단결정막 (21) 을 얻었다. 80 ℃ 의 진공 오븐으로 10 시간 건조를 실시하였다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 6 ∼ 20 ㎚ 이며, 폭이 250 ㎛, 길이가 120 ∼ 200 ㎛ 및 반도체막끼리의 간격은 20 ∼ 200 ㎛ 인 264 개의 패턴이었다.
이어서, 전체면에 Au 를 50 ㎚ 진공 증착하고, 포토리소그래피 프로세스에 의해 S/D 전극의 패터닝을 실시하고, 보텀 게이트 톱 콘택트 (BGTC) 형 유기 전계 효과 트랜지스터 (OFET) 를 제작하였다. 도 37 에, 얻어진 BGTC 형 OFET 의 단면 모식도를 나타낸다.
도 38 에, 제작한 BGTC 형 OFET 의 포화 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 선형 영역에 있어서의 게이트 전압과 드레인 전류의 관계를 나타내는 전달 특성의 그래프, 및 게이트 전압에 의한 드레인 전압과 드레인 전류의 관계를 나타내는 출력 특성의 그래프를 나타낸다. 포화 영역에 있어서의 이동도는 0.18 ㎠/V·s, 선형 영역에 있어서의 이동도는 0.22 ㎠/V·s 를 나타냈다.
(실시예 8)
볼록부의 폭이 20 ㎛, 40 ㎛, 50 ㎛, 100 ㎛, 150 ㎛, 및 200 ㎛ 인 스탬프를 사용하고, 제 1 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 10 ㎪, 제 2 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 50 ㎪ 로 한 것 이외에는, 실시예 3 과 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 40 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗하게 패터닝되어 형성되어 있고, 두께가 12 ㎚ 이며, 폭이 20 ㎛, 40 ㎛, 50 ㎛, 100 ㎛, 150 ㎛, 및 200 ㎛, 길이가 800 ㎛, 그리고 반도체막끼리의 간격은 100 ㎛ 인 패턴이었다.
(실시예 9)
볼록부와 볼록부의 간격이 1 ㎛, 2 ㎛, 5 ㎛, 10 ㎛, 및 20 ㎛ 인 스탬프를 사용하고, 제 1 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 10 ㎪, 제 2 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 50 ㎪ 로 한 것 이외에는, 실시예 4 와 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 41 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 12 ㎚ 이며, 폭이 800 ㎛, 길이가 200 ㎛, 그리고 반도체막끼리의 간격이 1 ㎛, 2 ㎛, 5 ㎛, 10 ㎛, 및 20 ㎛ 인 패턴이었다.
(실시예 10)
볼록부가, 가로세로 60 ㎛, 가로세로 80 ㎛, 가로세로 100 ㎛, 가로세로 300 ㎛, 및 가로세로 500 ㎛ 인 스탬프를 사용하고, 제 1 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 10 ㎪, 제 2 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 50 ㎪ 로 한 것 이외에는, 실시예 4 와 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 42 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ∼ 12 ㎚ 이며, 가로세로 60 ㎛, 가로세로 80 ㎛, 가로세로 100 ㎛, 가로세로 300 ㎛, 및 가로세로 500 ㎛ 인 패턴이었다.
(실시예 11)
볼록부가, 가로세로 30 ㎛, 가로세로 40 ㎛, 및 가로세로 50 ㎛ 인 스탬프를 사용하고, 제 1 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 10 ㎪, 제 2 기판에 대한 스탬프의 가압 압력을 스탬프의 볼록부의 면적당 50 ㎪ 로 한 것 이외에는, 실시예 4 와 동일한 방법으로 패터닝된 유기 반도체 단결정막을 얻었다.
도 43 에, 제 2 기판 상에 전사된 유기 반도체 단결정막 (21) 을 상면으로부터 관찰한 편광 현미경 이미지를 나타낸다. 얻어진 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ∼ 12 ㎚ 이며, 가로세로 30 ㎛, 가로세로 40 ㎛, 및 가로세로 50 ㎛ 인 패턴이었다.
(실시예 12)
(CMOS 논리 회로 : NOT, NOR, NAND, 및 DFF 회로의 제작)
실시예 7 과 동일한 방법으로, PEN 기판 상에, 두께가 30 ㎚ 인 Al 게이트 전극 및 두께 120 ㎚ 의 파릴렌 (diX-SR (등록상표)) 의 게이트 절연막을 형성하였다.
게이트 절연막 상에, 실시예 7 과 동일한 방법으로, p 형 유기 반도체 C9-DNBDT-NW 막을 p 형의 스탬프로 전사하고, 이어서, 동일 레이어에, n 형 유기 반도체 PhC2-BQQDI 막을 n 형의 스탬프로 전사하였다. 얻어진 p 형 유기 반도체 단결정막은 깨끗이 패터닝되어 형성되어 있고, 두께가 8 ∼ 12 ㎚, 폭이 80 ㎛, 및 길이가 124 ∼ 200 ㎛ 였다. 얻어진 n 형 유기 반도체 단결정막도 깨끗이 패터닝되어 형성되어 있고, 두께가 10 ∼ 12 ㎚, 폭이 250 ㎛, 및 길이가 120 ∼ 200 ㎛ 였다.
YAG 레이저를 사용하여 게이트 절연막을 에칭하고, 일부의 게이트 전극을 노출시킨 (Via (Vertical Interconnect Access) 개구) 후, 전체면에 Au 를 50 ㎚ 증착하여, 노출시킨 게이트 전극과 소스/드레인 전극층을 전기적으로 접속하였다. 이어서, 실시예 7 과 동일한 방법으로, p 형 유기 반도체 C9-DNBDT-NW 막 상 및 n 형 유기 반도체 PhC2-BQQDI 막 상에 Au 의 소스·드레인 전극을 패터닝하고, p 형 유기 트랜지스터 (p-TFT) 및 n 형 유기 트랜지스터 (n-TFT) 를 구비하는 유기 상보형 반도체 디바이스를 제작하였다. p-TFT 의 L/W 는 12 ㎛/80 ㎛ 이며, n-TFT 의 L/W 는 8 ㎛/500 ㎛ 였다. 도 48 에, 제작한 디바이스의 단면 모식도를 나타낸다.
도 49 에 나타내는 바와 같이, 플렉시블 PEN 기판 상의 3 ㎜ × 5 ㎜ 의 면적 내에, 도 48 에 나타내는 유기 상보형 반도체 디바이스로 구성된 NOT, NOR, NAND, 및 2 to 1 의 셀렉터를 사용한 D 플립플롭 (DFF) 회로를 제작하였다. 도 44 에, 제작한 DFF 회로의 회로도를 나타낸다.
도 45 에 네거티브 에지 트리거형 DFF 의 진리값 표를 나타낸다. 도 46 에 VDD = 10 V 에서의 동작 확인 결과를 나타낸다. 도 46 에 나타내는 바와 같이, Clock 신호가 H 에서 L 로 바뀌는 타이밍에서만 Data 신호가 출력 Q 에 판독되고, L 에서 H 로의 전환시나 그 이외의 타이밍에서는 출력 Q 에 Data 신호가 반영되지 않고 유지되어 있는 동작을 확인할 수 있었다. 또, 출력 QB 는 출력 Q 를 반전한 신호가 얻어졌다. 따라서, 플렉시블 기판인 PEN 기판 상에서의 네거티브 에지 트리거형 DFF 의 제작에 성공하였다고 할 수 있다.
또한, 동 소자를 VDD = 5 V 로 동작시킨 결과, 도 47 에 나타내는 바와 같이, 도 46 과 동일한 파형으로 H 일 때의 전압이 5 V 가 되는 출력이 얻어져, 저전압으로 구동시킬 수 있었다.
10 : 제 1 기판
20 : 유기막
21 : 패터닝된 유기막
22 : 오목부 상의 유기막
30 : 스탬프
31 : 스탬프의 볼록부
32 : 스탬프의 오목부
33 : 액상의 스탬프 재료
40 : 제 2 기판
42 : 소수성 막
50 : 몰드
52 : 몰드 제작용 기판
54 : 포토레지스트
56 : 박리층
57 : 지지 기판
58 : 추
60 : 전극
70 : 공간
80 : 물 혹은 수용액의 공급기, 또는 물 혹은 수용액의 공급부
82 : 물 또는 수용액
90 : 스탬프 배치부
91 : 제 1 기판 배치부
92 : 제 2 기판 배치부
93 : 제 1 구동부
94 : 제어부
95 : 제 2 구동부
96 : 제 2 제어부
100 : 제조 장치

Claims (16)

  1. 도포법을 이용하여, 친수성 또한 비수용성의 제 1 기판 상에, 소수성의 유기막을 형성하는 것,
    상기 제 1 기판 상에 형성된 유기막을, 볼록부 및 오목부를 갖는 스탬프의 상기 볼록부에 가압하는 것,
    상기 제 1 기판과 상기 유기막의 계면에 물 또는 수용액을 적용하여, 상기 볼록부에 상기 유기막을 전사하는 것, 그리고
    상기 볼록부에 전사된 유기막을 제 2 기판에 가압하여, 상기 제 2 기판에 상기 유기막을 전사하여 패터닝된 유기막을 얻는 것을 포함하고,
    상기 유기막 및 상기 제 2 기판 중 적어도 일방은 유기 반도체인, 패터닝된 유기막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 볼록부의 최상부 및 상기 오목부의 최저부의 사이의 거리가 2 ∼ 100 ㎛ 인, 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 패터닝된 유기막은 10 개 이상의 유기막을 포함하고, 각각의 유기막이, 두께가 2 ㎚ 이상, 폭이 500 ㎚ 이상, 및 길이가 500 ㎚ 이상을 갖고, 이웃하는 유기막끼리의 간격이 1 ㎛ 이상인, 제조 방법.
  4. 볼록부 및 오목부를 갖는 스탬프를 배치하도록 구성된 스탬프 배치부,
    유기막을 표면에 갖는 친수성 또한 비수용성의 제 1 기판을 배치 가능하게 구성된 제 1 기판 배치부,
    제 2 기판을 배치 가능하게 구성된 제 2 기판 배치부,
    상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하여 상기 유기막을 상기 볼록부 상에 배치 및 상기 볼록부 상에 배치된 유기막으로부터 상기 제 1 기판을 이간시키도록, 상기 제 1 기판 및 상기 스탬프 중 적어도 일방을 이동 가능하게 구성된 제 1 구동부,
    상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하는 힘을 제어하도록 구성된 제 1 제어부,
    상기 유기막과 상기 제 1 기판의 계면에 물 또는 수용액을 공급하도록 구성된 물 또는 수용액의 공급부,
    상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하여 패터닝된 유기막을 상기 제 2 기판 상에 배치, 및 상기 제 2 기판 상에 배치된 패터닝된 유기막으로부터 상기 스탬프를 이간시키도록, 상기 스탬프 및 상기 제 2 기판 중 적어도 일방을 이동 가능하게 구성된 제 2 구동부, 그리고
    상기 스탬프의 볼록부 상에 배치된 유기막을 상기 제 2 기판에 가압하는 힘을 제어하도록 구성된 제 2 제어부를 포함하는, 패터닝된 유기막의 제조 장치.
  5. 제 4 항에 있어서,
    상기 제 1 제어부가, 상기 유기막을 상기 볼록부에 가압할 때의, 상기 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있는, 제조 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 제어부가, 상기 유기막을 상기 제 2 기판에 가압할 때의, 상기 유기막의 면 내의 가압하는 힘의 분포를 제어하도록 구성되어 있는, 제조 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제조 장치가, 상기 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 양을 조절 가능하게 구성된 물 또는 수용액의 양 조정부를 구비하는, 제조 장치.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제조 장치가, 상기 물 또는 수용액을 공급하는 상기 계면의 위치를 인식하고, 상기 물 또는 수용액의 공급부가 공급하는 물 또는 수용액의 위치를 조정 가능한 공급 위치 조정부를 구비하는, 제조 장치.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제조 장치가, 상기 제 1 기판 상의 유기막을 상기 스탬프의 상기 볼록부에 가압하는 위치를 제어하는 제 1 얼라인먼트부를 구비하는, 제조 장치.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제조 장치가, 상기 스탬프의 볼록부 상의 유기막을 상기 제 2 기판에 가압하는 위치를 제어하는 제 2 얼라인먼트부를 구비하는, 제조 장치.
  11. 기판, 및
    상기 기판 상의 패터닝된 유기막을 포함하고,
    상기 유기막이 소수성이며,
    상기 유기막 및 상기 기판 중 적어도 일방은 유기 반도체이며,
    상기 기판은, 상기 유기막의 패터닝에 수반되는 데미지가 없는, 유기 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 패터닝된 유기막은 10 개 이상의 유기막을 포함하고, 각각의 유기막이, 두께가 2 ㎚ 이상, 폭이 500 ㎚ 이상, 및 길이가 500 ㎚ 이상을 갖고, 이웃하는 유기막끼리의 간격이 1 ㎛ 이상인, 유기 반도체 디바이스.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 패터닝된 유기막이 0.0001 ㎟ 이상의 싱글 도메인을 갖는 유기 반도체 단결정막인, 유기 반도체 디바이스.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 기판과 상기 유기막의 사이의 적어도 일부, 상기 유기막에 대해 상기 기판과는 반대측의 적어도 일부, 또는 그들의 양방에 전극을 포함하는, 유기 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 기판과 상기 유기막과 상기 전극의 사이에 공간을 포함하는, 유기 반도체 디바이스.
  16. 제 11 항 내지 제 15 항 중 어느 한 항에 기재된 유기 반도체 디바이스를 포함하는 집적 회로.
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