KR20220144410A - 광자 디바이스들을 위한 제작 방법 - Google Patents

광자 디바이스들을 위한 제작 방법 Download PDF

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KR20220144410A
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닉킬 쿠마르
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사이퀀텀, 코퍼레이션
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Abstract

스위치 또는 위상 시프터 등의 전기-광학 디바이스들 및 전기-광학 디바이스들을 구성하기 위한 방법들이 개시된다. 기판 층 상에 전극 층이 퇴적되고, 전극 층 상에 도파관 구조물이 퇴적되고, 도파관 구조물 상에 제1 클래딩 층이 퇴적되고, 제1 클래딩 층이 평탄화되어 웨이퍼에 본딩된다. 기판 층이 제거되고 전극 층이 에칭되어 전극 층을 제2 전극으로부터 분리된 제1 전극으로 분할한다. 제2 클래딩 층이 에칭된 전극 층 상에 퇴적된다. 제1 및 제2 전극들은 큰 유전 상수를 갖는 재료로 구성될 수 있거나, 이들은 큰 전자 이동도를 갖는 재료로 구성될 수 있다. 디바이스는, 전기-광학 층이 2개의 스트립 도파관 사이에 배치되는 샌드위치 도파관 아키텍쳐를 나타낼 수 있다.

Description

광자 디바이스들을 위한 제작 방법
우선권 주장
본 출원은, 전체내용이 마치 본 명세서에 완전히 개시된 것처럼, 참조에 의해 본 명세서에 포함되는, 2020년 3월 3일에 출원된 발명의 명칭이 “FABRICATION METHOD FOR PHOTONIC DEVICES"인 미국 가출원 번호 제62/984,759호에 대한 우선권을 주장한다.
기술 분야
본 명세서의 실시예들은 대체로 위상 시프터들 및 스위치들 등의 전기-광학 디바이스들을 제작하는 것에 관한 것이다.
전기-광학(EO) 변조기들 및 스위치들은 광학 분야들에서 이용되어 왔다. 일부 EO 변조기는, 예를 들어 EO 변조기들 또는 스위치를 통해 전파되는 빛의 위상을 변경하기 위해, 자유 캐리어 전기 굴절, 자유 캐리어 전기 흡수, Pockel 효과 또는 DC Kerr 효과를 이용하여 동작 동안에 광학적 속성들을 수정한다. 한 예로서, 광학 위상 변조기들은, 통합된 광학 시스템, 도파관 구조물들, 및 통합된 광전자공학에서 이용될 수 있다.
EO 변조기들 및 스위치들 분야에서 이루어진 진보에도 불구하고, EO 변조기들 및 스위치들에 대한 제작 및 아키텍쳐들과 관련된 개선된 방법들 및 시스템들에 대한 필요성이 본 기술분야에 존재한다.
여기서 설명된 일부 실시예는, 광자 디바이스들, 및 전기-광학 스위치들 및 위상 시프터들 등의 광자 디바이스들을 제작하기 위한 방법에 관한 것이다.
일부 실시예에서, 디바이스는, 제1 클래딩 층, 제1 전극, 제2 전극, 제1 재료를 포함하는 도파관 구조물, 및 제2 클래딩 층을 포함한다. 도파관 구조물은 제1 전극 및 제2 전극에 결합된다. 일부 실시예에서, 제1 전극 및 제2 전극은 실리콘보다 높은 전자 이동도를 갖는 제2 재료로 구성된다.
일부 실시예에서, 디바이스는, 제1 클래딩 층, 제1 전극, 제2 전극, 제2 클래딩 층, 및 도파관 구조물을 포함한다. 도파관 구조물은, 제1 재료로 구성된 전기-광학 층, 제2 재료로 구성된 제1 스트립 도파관 부분, 및 제3 재료로 구성된 제2 스트립 도파관 부분을 포함할 수 있다. 전기-광학 층은 제1 스트립 도파관 부분과 제2 스트립 도파관 부분 사이에 배치될 수 있다. 전기-광학 층은 제1 전극 및 제2 전극에 결합될 수 있다.
일부 실시예에서, 디바이스를 제작하기 위한 방법이 설명된다.
예를 들어, 일부 실시예에서, 시드 층이 기판 층 상에 퇴적되고, 전기-광학 층이 시드 층 상에 퇴적되고, 제1 클래딩 층이 전기-광학 층 상에 퇴적된다. 일부 실시예에서, 적층된 기판 층, 시드 층, 전기-광학 층, 및/또는 제1 클래딩 층을 포함하는 미리제작된 제1 웨이퍼는 추가 제작 단계들을 위한 시작점으로서 수신될 수 있다.
일부 실시예에서, 제1 클래딩 층은 평탄화되고 제2 웨이퍼에 본딩된다. 기판 층이 제거되고 시드 층이 에칭되어 시드 층을 제2 전극으로부터 분리된 제1 전극으로 분할한다. 제2 클래딩 층이 에칭된 시드 층 상에 퇴적된다. 일부 실시예에서, 제2 클래딩 층은 에칭되어 제1 전극의 제1 부분 및 제2 전극의 제2 부분을 노출시킨다. 제1 리드는 노출된 제1 부분을 통해 제1 전극 상에 퇴적되고, 제2 리드는 노출된 제2 부분을 통해 제2 전극 상에 퇴적된다.
일부 실시예에서, 시드 층이 기판 층 상에 퇴적되고, 전기-광학 층이 시드 층 상에 퇴적되고, 전극 층이 전기-광학 층 상에 퇴적된다. 일부 실시예에서, 적층된 기판 층, 시드 층, 전기-광학 층, 및/또는 전극 층을 포함하는 미리제작된 제1 웨이퍼는 추가 제작 단계들을 위한 시작점으로서 수신될 수 있다.
일부 실시예에서, 전극 층은 에칭되어 전기-광학 층의 일부를 노출시키고 전극 층을 제2 전극으로부터 분리된 제1 전극으로 분할한다. 전기-광학 층의 노출된 부분과 제1 및 제2 전극들 상에 제1 클래딩 층이 퇴적된다. 제1 클래딩 층은 평탄화되고 제2 웨이퍼에 본딩된다. 기판 층 및 시드 층이 제거되고, 기판 층 및 시드 층을 제거한 후, 전기-광학 층이 에칭되어 제1 두께보다 작은 제2 두께를 갖는 제1 및 제2 슬래브 층들 사이에 배치된 제1 두께를 갖는 융기 도파관(ridge waveguide)을 생성한다. 제2 클래딩 층이 제1 및 제2 슬래브 층들 및 융기 도파관 구조물 상에 퇴적된다.
일부 실시예에서, 시드 층이 기판 층 상에 퇴적되고, 전기-광학 층이 시드 층 상에 퇴적되고, 제1 클래딩 층이 전기-광학 층 상에 퇴적된다. 일부 실시예에서, 적층된 기판 층, 시드 층, 전기-광학 층, 및/또는 제1 클래딩 층을 포함하는 미리제작된 제1 웨이퍼는 추가 제작 단계들을 위한 시작점으로서 수용될 수 있다.
일부 실시예에서, 제1 클래딩 층은 평탄화되고 웨이퍼에 본딩된다. 기판 층 및 시드 층이 제거되고, 기판 층 및 시드 층을 제거한 후, 전기-광학 층이 에칭되어 제1 슬래브 층과 제2 슬래브 층 사이에 배치된 제1 두께를 갖는 융기 도파관을 생성하고, 여기서 제1 및 제2 슬래브 층은 제1 두께보다 작은 제2 두께를 갖는다. 제1 및 제2 전극은, 융기 도파관 구조물의 좌측 및 우측에 각각 퇴적된다. 그 다음, 제2 클래딩 층이 제1 및 제2 전극들과 융기 도파관 구조물 상에 퇴적된다.
이 요약은 본 문서에서 설명된 주제 중 일부에 대한 간략한 개요를 제공하기 위한 것이다. 따라서, 전술된 피처들은 단지 예들일 뿐이며, 어떤 식으로든 여기서 설명된 주제의 범위 또는 사상을 협소화하는 것으로 해석되어서는 안 된다는 것을 이해할 것이다. 본 명세서에서 설명된 주제의 다른 피처들, 양태들 및 이점들은, 이하의 상세한 설명, 도면들, 및 청구항들부터 명백해질 것이다.
설명된 다양한 실시예들의 더 양호한 이해를 위해, 이하의 도면들과 연계하여 이하의 상세한 설명을 참조할 것이며, 도면들에서 유사한 참조 번호들은 도면들 전체에 걸쳐 대응하는 부분들을 나타낸다.
도 1은 일부 실시예에 따른 광학 스위치를 나타내는 단순화된 개략도이다;
도 2는 일부 실시예에 따른 도파관 융기부 반대편에 배치된 하이-κ 전극들을 포함하는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 3은 일부 실시예에 따라 관통 리드들을 갖는 도파관 융기부 반대편에 배치된 하이-κ 전극들을 포함하는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 4는 일부 실시예에 따른 도파관 융기부와 동일한 측에 배치된 하이-κ 전극들을 포함하는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 5는 일부 실시예에 따른 하이-κ 전극들을 포함하고 샌드위치 구조를 나타내는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 6은 일부 실시예에 따른 하이-κ 재료들을 포함하는 수직 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 7은 일부 실시예에 따른 전극들이 도파관 구조물과 일렬을 이루는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 8은 일부 실시예에 따른 융기형 프로파일들을 나타내는 전극들을 갖는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 9는 일부 실시예에 따른 도파관 구조물의 평면도를 보여주는 단순화된 개략도이다;
도 10은 일부 실시예에 따른 하이브리드 양자 컴퓨팅 디바이스와 인터페이스하는 사용자의 예시이다;
도 11은 일부 실시예에 따른 유도된 전기장의 방향을 보여주는 도파관 구조물의 단면을 나타내는 단순화된 개략도이다;
도 12a 내지 도 12g는 일부 실시예에 따른 전극들 반대편에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도들이다;
도 13a 내지 도 13e는 일부 실시예에 따른 도파관을 통해 관통하는 리드들을 갖는 전극들과 반대 측에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도들이다;
도 14a 내지 도 14e는 일부 실시예에 따른 전극들과 동일한 측에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도들이다;
도 15a 내지 도 15e는, 일부 실시예에 따른, 샌드위치 아키텍쳐를 나타내는 광자 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도들이다;
도 16은 일부 실시예에 따른 적층된 층들을 포함하는 미리제작된 웨이퍼의 개략도이다;
본 명세서에 설명된 피처들은 다양한 수정들 및 대안적인 형태들에 영향을 받기 쉬울 수 있지만, 그 특정한 실시예들은 도면들에 예로서 도시되고 본 명세서에서 상세히 설명된다. 그러나, 도면들과 그에 대한 상세한 설명은 개시된 특정한 형태로 제한하기 위함이 아니고, 오히려, 첨부된 청구항들에 의해 정의된 본 주제의 사상과 범위 내에 드는 모든 수정, 균등물, 및 대안을 포괄하기 위한 것임을 이해하여야 한다.
이제 실시예들을 상세히 참조할 것이며, 그 예들은 첨부된 도면들에 나타나 있다. 이하의 상세한 설명에서, 다양한 설명되는 실시예들의 철저한 이해를 제공하기 위하여 수 많은 구체적인 상세사항이 개시된다. 그러나, 다양한 설명되는 실시예들은 이들 구체적인 상세사항 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 사례에서, 공지된 방법, 프로시져, 컴포넌트, 회로, 및 네트워크는 실시예들의 양태를 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다.
용어들, 제1, 제2 등이, 일부 경우에는, 다양한 요소들을 설명하기 위해 사용될 수도 있지만, 이들 요소들은 이들 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어들은 한 요소를 또 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 다양한 설명된 실시예의 범위를 벗어나지 않고, 제1 전극 층은 제2 전극 층으로 명명될 수 있고, 유사하게, 제2 전극 층은 제1 전극 층으로 명명될 수 있다. 제1 전극 층과 제2 전극 층은 양쪽 모두 전극 층들이지만, 이들은 동일한 전극 층은 아니다.
상기의 설명은, 설명의 목적을 위해, 구체적인 실시예들을 참조하여 기술되었다. 그러나, 상기의 예시적 논의는, 철저히 남김없이 드러내거나 청구항들의 범위를 정확히 개시된 형태 그대로로 제한하기 위한 것이 아니다. 상기 교시들에 비추어 많은 수정과 변형이 가능하다. 실시예들은, 청구항들 및 그 실제적인 응용의 기저 원리를 최상으로 설명하고, 본 기술분야의 통상의 기술자가 고려중인 특정한 용도에 적합하게 다양한 수정을 가하여 실시예들을 최상으로 이용할 수 있게 하기 위하여 선택되었다.
본 발명의 실시예들은 광학 시스템들에 관한 것이다. 더 구체적으로, 본 발명의 실시예들은 동작 동안 전력 소비를 감소시키기 위해 광학 변조기들 및 스위치들에서 높은 유전 상수 재료들(즉, 하이-κ 재료들)을 이용한다. 본 명세서에서 사용될 때, "높은 유전 상수 재료"는 광학 변조기 또는 스위치의 동작 컴포넌트들 내의 다른 재료들에 비해, 특히 도파관을 구성하기 위해 이용된 재료에 비해, 높은 유전율을 갖는 재료를 지칭하기 위한 것이라는 점에 유의한다. 단지 예로서, 본 발명의 실시예들은 능동 광학 디바이스들을 포함하는 통합 광학 시스템들의 정황에서 제공되지만, 본 발명은 이 예로 제한되지 않고 다양한 광학 및 광전자 시스템에 광범위하게 적용될 수 있다.
일부 실시예에 따르면, 본 명세서에 설명된 능동 광자 디바이스는, 광학 신호들의 변조 및/또는 스위칭을 구현하기 위해, 반도체에서의 자유 캐리어 유도된 굴절률 변화, Pockels 효과, 및/또는 DC Kerr 효과 등의 전기-광학적 효과들을 이용한다. 따라서, 본 발명의 실시예들은, 투과된 광이 ON 또는 OFF로 변조되거나, 투과율에서의 부분적 변화에 의해 변조되는 변조기들뿐만 아니라, 및 투과된 광이 제1 출력(예를 들어, 도파관) 또는 제2 출력(예를 들어, 도파관)에서 출력되는 광학 스위치들 또는 2개보다 많은 출력들과 하나보다 많은 입력을 갖는 광학 스위치 양쪽 모두에 적용가능하다. 따라서, 본 발명의 실시예들은, 여기서 논의된 방법들, 디바이스들, 및 기술들을 이용하는 M(입력) x N(출력) 시스템들을 포함하는 다양한 설계에 적용가능하다. 일부 실시예는 또한, 스위치들 또는 변조기들 내에서 채용될 수 있는, 여기서는 위상 조정 섹션들이라고도 하는, 전기-광학 위상 시프터 디바이스들에 관한 것이다.
도 1은 본 발명의 한 실시예에 따른 광학 스위치를 나타내는 단순화된 개략도이다. 도 1을 참조하면, 스위치(100)는 2개의 입력: 입력 1 및 입력 2뿐만 아니라 2개의 출력: 출력 1 및 출력 2를 포함한다. 한 예로서, 스위치(100)의 입력들 및 출력들은 단일 모드 또는 다중모드 광학 빔들을 지원하도록 동작가능한 광학 도파관들로서 구현될 수 있다. 한 예로서, 스위치(100)는 각각 한 세트의 50/50 빔 분할기들(105 및 107)과 통합된 Mach-Zehnder 간섭계로서 구현될 수 있다. 도 1에 나타낸 바와 같이, 입력 1 및 입력 2는, 입력 1 또는 입력 2로부터 광을 수신하고, 50/50 빔 분할기 내의 소멸성 결합을 통해, 입력 1로부터의 입력 광의 50%를 도파관(110) 내로 향하게 하고 입력 1로부터의 입력 광의 50%를 도파관(112) 내로 향하게 하고, 지향성 결합기라고도 하는, 제1 50/50 빔 분할기(105)에 광학적으로 결합된다. 동시에, 제1 50/50 빔 분할기(105)는 입력 2로부터의 입력 광의 50%를 도파관(110) 내로 향하게 하고 입력 2로부터의 입력 광의 50%를 도파관(112) 내로 향하게 한다. 입력 1로부터의 입력 광만을 고려하면, 입력 광은 도파관들(110 및 112) 사이에서 균등하게 분할된다.
Mach-Zehnder 간섭계(120)는 위상 조정 섹션(122)을 포함한다. 전압 V0은, 위상 조정 섹션(122)에서 제어가능하게 변하는 굴절률을 가질 수 있도록 위상 조정 섹션(122)의 도파관을 가로질러 인가될 수 있다. 도파관들(110 및 112) 내의 광은 제1 50/50 빔 분할기(105)를 통해 전파된 후 명료하게 정의된 위상 관계(예를 들어, 이들은 동위상, 180° 위상차 등일 수 있다)를 여전히 갖기 때문에, 위상 조정 섹션(122)에서의 위상 조정은 도파관들(130 및 132)에서 전파하는 광들 사이에 미리결정된 위상차를 도입할 수 있다. 본 기술분야의 통상의 기술자에게 명백한 바와 같이, 도파관들(130 및 132)에서 전파하는 광들 사이의 위상 관계는, 출력 광이 출력 1(예를 들어, 광 빔들이 동위상임)에 또는 출력 2(예를 들어, 광 빔들이 위상이 어긋남)에 존재하게 할 수 있어서, 위상 조정 섹션(122)에서 인가된 전압 V0의 함수로서 광이 출력 1 또는 출력 2로 향할 때 스위치 기능을 제공한다. 단일의 활성 아암이 도 1에 예시되어 있지만, Mach-Zehnder 간섭계의 양쪽 아암들 모두는 위상 조정 섹션들을 포함할 수 있다는 것을 이해할 것이다.
도 1에 나타낸 바와 같이, 전기-광학 스위치 기술들은, 광학-단독적 스위치 기술들에 비해, 스위치의 활성 영역을 가로지른 전기적 바이어스(예를 들어, 도 1의 V0)의 인가를 이용하여 광학적 변화를 생성한다. 이 전압 바이어스의 인가로부터 발생하는 전기장 및/또는 전류는, 굴절률 또는 흡광도 등의, 활성 영역의 하나 이상의 광학적 속성의 변화를 생성한다.
Mach-Zehnder 간섭계 구현이 도 1에 예시되어 있지만, 본 발명의 실시예들은 이 특정한 스위치 아키텍쳐로 제한되지 않으며, 링 공진기 설계들, Mach-Zehnder 변조기들, 일반화된 Mach-Zehnder 변조기 등을 포함한, 다른 위상 조정 디바이스들이 본 발명의 범위 내에 포함된다. 본 기술분야의 통상의 기술자라면, 많은 변형들, 수정들, 및 대안들을 인식할 것이다.
일부 실시예에서, 여기서 설명된 광학 위상 시프터 디바이스들은, 도 10에 도시된 하이브리드 양자 컴퓨팅 시스템 등의 양자 컴퓨팅 시스템 내에서 이용될 수 있다. 대안으로서, 이들 광학 위상 시프터 디바이스들은 다른 유형들의 광학 시스템들에서 이용될 수 있다. 예를 들어, 다른 계산, 통신 및/또는 기술 시스템들은 시스템 또는 네트워크 내에서 광학 신호들(예를 들어, 단일 광자들 또는 연속파(CW) 광학 신호들)을 지향시키기 위해 광자 위상 시프터들을 이용할 수 있으며, 여기서 설명된 위상 시프터 아키텍쳐들은, 다양한 실시예에서 이들 시스템들 내에서 이용될 수 있다.
도 2 내지 도 8 ― 광자 위상 시프터들의 단면들
도 2 내지 도 8은 다양한 실시예에 따른 광자 위상 시프터에 대한 다양한 아키텍쳐를 나타내는 단순화된 단면도이다. 도 2 내지 도 8에 도시된 아키텍쳐들은 개략도들이며, 반드시 축적비율에 맞게 그려진 것은 아니라는 점에 유의한다. 도 2 내지 도 8에 도시된 아키텍쳐들은 몇 가지 중요한 설계 피처들에 있어서 상이하지만, 몇 가지 공통된 피처들도 공유한다. 예를 들어, 아래에서 더 상세히 설명되는 바와 같이, 도 2 내지 도 8 각각은 2개의 전기 컨택트를 나타내며 각각의 전기 컨택트는, 전극(240, 340, 440, 540, 640, 740, 840뿐만 아니라, 242, 342, 442, 542, 642, 742 및 842)에 접속된 리드(230, 330, 430, 530, 630, 730, 830뿐만 아니라, 232, 332, 432, 532, 632, 732, 및 832)를 포함한다. 본 명세서에서 사용될 때, 용어 "전극"은, (예를 들어, 도파관 구조물을 가로지른 전압 강하를 변경하고 광자 스위치를 작동시키기 위해) 도파관 구조물에 직접 결합하는 디바이스 컴포넌트를 지칭한다는 점에 유의한다. 또한, 용어 "리드"는 전극들을 디바이스의 다른 컴포넌트들에 결합하는 백엔드 구조물을 지칭하지만(예를 들어, 리드들은 전극들을 제어가능한 전압 소스에 결합할 수 있다), 리드들은 도파관 구조물로부터 절연되어 있고 직접 결합하지 않는다. 일부 실시예에서, 리드들은, 금속(예를 들어, 구리, 금 등)으로, 또는 대안으로서, 반도체 재료로 구성될 수 있다.
전극들은 도파관에서의 광학 모드의 위치에 매우 근접하게 연장되도록 구성되고, 광자 위상 시프터는 제어가능한 전압 차이가 2개의 전극(예를 들어, 일부 실시예에서는 유전체 전극들) 양단에 도입되어 도파관을 통해 이동하는 광자 모드의 누적된 위상을 변경할 수 있도록 구성된다. 예를 들어, 전극들은, 제어가능한 전압 차이를 부과하는 전압 소스에 리드들을 통해 결합될 수 있다.
일부 실시예에서, 전극들은, 전극들이 도파관 및/또는 슬래브 층의 재료보다 더 큰 유전 상수를 갖도록 큰 유전 상수를 갖는 하이-κ 유전 재료로 구성될 수 있다. 본 명세서에 사용될 때, κ는 비유전율의 실수 성분을 가리키는 유전 상수 κ=Re(ε r ) = Re(ε/ε 0 )를 나타내는데 이용되며, 여기서 ε r 은 복소값의 비유전율이고, ε는 재료의 절대 유전율이고, ε 0 은 자유 공간의 유전율이다. 명료성을 위해 ε r 의 허수 성분은 재료의 전도도와 관련된 반면, 실수 성분 κ는 재료의 유전 분극성과 관련되어 있다는 점에 유의한다.
재료의 유전 상수는, (AC) 전압에 비해 직류(DC) 전압의 존재시에 상이한 값을 가질 수 있으며, AC 전압에서 재료의 유전 상수는 주파수의 함수 κ(ω)이다. 따라서, 일부 실시예에서, 전극들, 슬래브 층, 및/또는 융기 도파관을 위한 재료를 선택할 때, 광자 위상 시프터의 동작 주파수에서 재료의 유전 상수가 고려될 수 있다.
전극들은 제1 전극과 제2 전극을 분리하는 방향(예를 들어, 도 2 내지 도 5와, 도 7 및 도 8의 x-방향 또는 도 6의 y-방향)을 따라 슬래브 층의 제1 재료보다 높은 유전 상수를 갖는 재료로 구성될 수 있다. 예를 들어, 이방성 매체에서, 유전율 텐서 ε 는 전기장 E를 전기 변위 D와 관련시키는 다음과 같은 행렬로 표현될 수 있다.
Figure pct00001
(1)
여기서, 성분들 ε xx , ε xy 등은 유전율 텐서의 개개의 성분들을 나타낸다. 일부 실시예에서, 제1 및 제2 전극들의 재료는, 전극들을 분리하는 방향을 따른 유전율 텐서의 대각선 성분이 슬래브 층 및/또는 융기 부분의 재료의 유전율 텐서의 대응하는 대각선 성분보다 크도록 선택될 수 있다.
Figure pct00002
표 1-다양한 재료에 대한 χ (3) 굴절률 및 유전 상수 값들
표 1은 다양한 재료에 대한 χ(3), 굴절률 및 유전 상수 값을 나타낸다. 표 1에 도시된 바와 같이, STO는 10K 미만의 온도들에서 극히 높은 유전 상수를 가지므로, 일부 실시예에서, STO는 전극들에 이용하기에 바람직한 재료가 될 수 있는 반면, BTO는 도파관의 슬래브 층 및/또는 융기 부분에 이용될 수 있다.
예시된 바와 같이, 도 2 내지 도 8 각각에 도시된 아키텍쳐들은, 제1 및 제2 클래딩 층들을 포함하는 광자 디바이스를 나타낸다. 예를 들어, 210, 310, 410, 510, 610, 710 및 810으로 마킹된 영역들은 도파관의 한 측상의 제1 클래딩 층을 나타내는 반면, 212, 312, 412, 512, 612, 712 및 812로 마킹된 영역들은 도파관의 다른 측 상의 제2 클래딩 층을 나타낸다. "제1" 및 "제2"라는 용어들은 단순히 2개의 클래딩 층을 구별하기 위한 것이며, 예를 들어 "제1 클래딩 층"이라는 용어는 도파관의 어느 한 측 상의 클래딩 층을 지칭할 수 있다는 점에 유의한다. 일부 실시예에서, 제1 및 제2 클래딩 층들의 굴절률은 도파관 구조물의 굴절률보다 낮을 수 있다.
도 2 내지 도 8은, 제1 전극(240, 340, 440, 540, 640, 740, 및 840)에 결합된 제1 리드(230, 330, 430, 530, 630, 730, 및 830)를 포함하는 제1 전기 컨택트, 및 제2 전극(242, 342, 442, 542, 642, 742, 및 842)에 결합된 제2 리드(232, 332, 432, 532, 632, 732, 및 842)를 포함하는 제2 전기 컨택트를 를 더 보여준다. 제1 및 제2 리드들은 금속 등의 전도성 재료로 구성될 수 있거나, 대안으로서 이들은 반도체 재료로 구성될 수 있다. 다양한 실시예에서, 제1 전극 및 제2 전극은, 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlxG1-xAs)/GaAs 헤테로구조, 인듐 갈륨 비소(InGaAs)/GaAs 헤테로구조, 아연 산화물(ZnO), 아연 황화물(ZnS), 인듐 산화물(InO), 도핑된 실리콘, 스트론튬 티타네이트(STO), 도핑된 STO, 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 하프늄 산화물, 리튬 니오바이트, 지르코늄 산화물, 티타늄 산화물, 그래핀 산화물, 탄탈 산화물, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 스트론튬 바륨 니오베이트(SBN), 알루미늄 산화물, 알루미늄 산화물, 이들의 도핑된 변형체 또는 고용체들, 또는 2차원 전자 가스 중에서 하나 이상으로 구성된다. 제1 및 제2 전극들이 도핑된 STO로 구성되는 실시예들의 경우, STO는 다양한 실시예에 따라 니오븀 도핑, 란탄 도핑, 또는 공석 도핑(vacancy dope)될 수 있다.
도 2 내지 도 8은 제1 재료를 포함하는 슬래브 층(220, 320, 420, 520, 651, 754, 및 851)을 포함하는 도파관 구조물을 나타내며, 여기서 슬래브 층은 제1 전기 컨택트의 제1 전극 및 제2 전기 컨택트의 제2 전극에 결합된다. 일부 실시예에서, 도파관 구조물은 제1 재료(또는 상이한 재료)로 구성되고 슬래브 층에 결합된 융기 부분(251, 351, 451, 및 551)을 더 포함하고, 여기서 융기 부분은 제1 전기 컨택트 및 제2 전기 컨택트 사이에 배치된다. 다양한 실시예에서, 제1 재료는, 스트론튬 티타네이트(STO), 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 하프늄 산화물, 리튬 니오바이트, 지르코늄 산화물, 티타늄 산화물, 그래핀 산화물, 탄탈 산화물, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 스트론튬 바륨 니오베이트(SBN), 알루미늄 산화물, 알루미늄 산화물, 또는 이들의 도핑된 변형체들 또는 고용체들 중 하나이다. 일부 실시예에서, 제1 재료는, 제1 및 제2 클래딩 층들의 굴절률보다 큰 굴절률을 갖는 투명 재료일 수 있다.
일부 실시예에서, 제1 및 제2 전극들을 구성하는 제2 재료는, 슬래브 층 및/또는 도파관 구조물을 구성하는 제1 재료에 기초하여 선택될 수 있다. 예를 들어, 제2 재료는, 제2 재료가 제1 재료의 유전 상수보다 더 큰 유전 상수를 갖도록 선택될 수 있다. 한 예로서, 제1 재료가 BTO인 경우, 제2 재료는, 광자 디바이스가 동작하도록 의도된 극저온 온도들(예를 들어, 4K)에서 BTO보다 더 큰 유전 상수를 갖는 STO이도록 선택될 수 있다. 유리하게는, 전극들의 큰 유전 상수는, 도파관으로부터 전극들로의 주어진 허용가능한 수준의 손실에 대해, 전극들이 금속 전극들에 비해 도파관에 더 근접하게 배치될 수 있게 할 수 있다. 예를 들어, 금속 전극의 높은 전도도는, 도파관으로부터 동일한 분리 거리에 있는 전극의 흡수에 비해, 도파관으로부터의 더 큰 정도의 광자 흡수(즉, 손실)를 초래할 것이다. 따라서, 전극들은 주어진 손실 허용오차에 대해 금속 전극들보다 도파관에 더 근접하게 배치될 수 있다. 전극들의 높은 유전 상수는 유전 재료의 높은 분극률에 대응하며, 이것은 결국 도파관 구조물 내에서 전기장을 조정하는 에너지-효율적인 제어 메커니즘을 생성한다.
일부 실시예에서, 전극들 및 도파관 구조물에 대해 이용되는 재료들은, 그들의 유효 유전 상수들에 기초하여 선택될 수 있다. 예를 들어, 재료의 유전 상수(또는 이방성 재료들의 경우 유전 텐서)는 고유한 재료 속성인 반면, 구조물의 유효 유전 상수는 그 유전 상수에 비례하지만 구조물의 형상과 치수에도 의존한다. 이들 실시예에서, 제1 및 제2 전극들에 이용되는 재료는, 제1 및 제2 전극의 유효 유전 상수가 도파관 구조물의 유효 유전 상수보다 크도록 선택될 수 있다.
일부 실시예에서, 도 10에 도시된 크라이오스탯(1113) 등의 극저온 디바이스는, 제1 전기 컨택트, 제2 전기 컨택트, 및 도파관 구조물을, 극저온 온도, 예를 들어 77 Kelvin또는 그 이하에 유지하도록 구성될 수 있다.
일부 실시예에서, 제1 전기 컨택트 및 제2 전기 컨택트는, 하나 이상의 방향을 따라, 예를 들어, 도파관 구조물에서 x-방향을 따라 전기장을 생성하도록 구성되고, 도파관 구조물은, 전기장의 방향을 따라 정렬된 0이 아닌 값을 갖는 전기-광학 계수(예를 들어, χ(2), Pockel 계수, 또는 χ(3), Kerr 계수)를 특징으로 할 수 있다. 예를 들어, 리드들은 제어가능한(예를 들어, 프로그램가능한) 전압 차이를 부과하는 전압 소스에 결합됨으로써, 도 10에 나타낸 바와 같이 도파관 구조물에 전기장을 생성할 수 있다. 추가적으로 또는 대안으로서, 도파관 구조물에 의해 지지되는 가이디드 모드(guided mode)는 x-방향과 정렬된 편광 방향을 가질 수 있다.
일부 실시예에서, 제1 전극 및 제2 전극은, 슬래브 층과 동일 평면에 있고 슬래브 층의 제1 측면에 인접하게 배치된 제2 층으로서 구성된다. 예를 들어, 제1 및 제2 전극들은, 제1 및 제2 유전체 층들이 슬래브 층에 직접 결합되도록, 슬래브 층의 제1 측면 상에 (예를 들어, 에피택시, 또는 금속 유기 화학 기상 퇴적, 분자 빔 에피택시, 물리적 기상 퇴적, 졸-겔 등의 또 다른 방법을 이용하여) 성장될 수 있다. 대안으로서, 일부 실시예에서, 슬래브 층과 제1 및 제2 유전체 층이 간접적으로 결합되도록, 슬래브 층과 제1 및 제2 유전체 층 사이에 개재 층이 배치될 수 있다. 일부 실시예에서, 개재 층은 산화물 재료로 구성될 수 있다.
제1 전극과 제2 전극은, 갭 영역, 예를 들어, 갭 영역(243 또는 343)에 의해 분리될 수 있다. 일부 실시예에서, 갭 영역은 에칭될 수 있고, 클래딩 재료로 채워질 수 있다. 일부 실시예에서, 제1 및 제2 전극 양쪽 모두는 슬래브 층 위의 단일의 제2 층으로서 성장될 수 있고, 제1 및 제2 전극을 분리하기 위해 영역이 후속적으로 에칭될 수 있다. 이 에칭된 영역은 후속해서 클래딩 재료로 채워질 수 있다. 대안으로서, 에칭된 영역은 비어 있을 수 있다(즉, 공기 또는 진공으로 채워질 수 있음).
일부 실시예에서, 제1 전극 및 제2 전극은 제1 전극과 제2 전극들을 분리하는 방향으로 제1 재료의 유전 상수보다 더 큰 유전 상수를 갖는다. 제1 전극 및 제2 전극의 유전 상수는, 1mK 초과, 77K 미만, 150K 미만, 및/또는 또 다른 온도 범위 내인 제1 온도에서 도파관 구조물의 유전 상수보다 클 수 있다. 일부 실시예에서, 제1 재료는 제1 및 제2 클래딩 층들의 굴절률보다 큰 굴절률을 갖는 투명 재료이다. 일부 실시예에서, 제1 및 제2 전극들의 유전 상수와 제1 재료의 유전 상수 사이의 비율은 2 이상이다.
투명 전극들
재료의 전기 전도도는, 그 캐리어 이동도(예를 들어, 전자 이동도 또는 정공 이동도)와 캐리어 농도(예를 들어, 자유 전자 밀도 또는 정공 밀도)에 양쪽 모두 비례한다. 광자 위상 시프터 디바이스의 전극들의 증가된 전도도는 바람직할 수 있는데, 이것은 더 높은 주파수들에서 및/또는 전극들의 감소된 가열에서 디바이스의 증가된 제어를 가능케할 수 있기 때문이다. 그러나, 전극들의 큰 자유 전자 밀도는 바람직하지 않을 수 있는데, 이것은, 큰 자유 전자 밀도를 갖는 전극은 전극의 자유 전자들에 의해 흡수될 도파관 구조물 내의 광자들에 대한 큰 흡수 저장소를 제공할 수 있기 때문이다(예를 들어, 이에 의해 도파관 구조물 밖으로 탈출하여 전극으로 들어감). 달리 말하면, 전극들에 대해 선택된 재료의 자유 전자 밀도를 증가시킴으로써 전극들의 전도도를 증가시키는 것은, 디바이스의 광자 손실률을 증가시킬 수 있기 때문에 바람직하지 않을 수 있다.
이들 및 다른 문제들을 해결하기 위해, 일부 실시예에서, 전극들은, 그 높은 캐리어 농도 때문이 아니라, 그 높은 캐리어 이동도로 인해 높은 전도도를 갖도록 선택되는 제2 재료로 구성될 수 있다. 유리하게는, 높은 캐리어 이동도 재료는 높은 광자 흡수를 도입하지 않고 비례적으로 높은 전도도를 생성할 수 있다. 높은 캐리어 이동도 재료는, 그 비교적 낮은 (예를 들어, 유사한 전도도 및 낮은 캐리어 이동도를 갖는 재료에 비해 낮은) 캐리어 농도로 인해 도파관 내의 광학 모드들에 대한 투명도를 유지하면서 바람직한 전도도 속성들을 나타낼 수 있다. 전통적인 Drude 이론은 자유 캐리어 흡수가 도핑 레벨에 비례하고 광학적 이동도에 반비례한다고 예측한다. 따라서, 이동도가 높은 재료들은 감소된 저항과 자유 캐리어 흡수 양쪽 모두를 나타낼 수 있다.
예를 들어, 일부 실시예에서 제1 전극 및 제2 전극은 제2 재료로 구성되며, 여기서 제2 재료는 높은 캐리어 이동도(예를 들어, 높은 전자 이동도 또는 높은 정공 이동도)를 갖는다. 한 예로서, 제2 재료는, 그 전자 이동도가 실리콘보다 높도록 선택될 수 있다. 일부 실시예에서, 제2 재료는 디바이스의 동작 주파수보다 큰 밴드 갭을 갖도록 선택될 수 있다.
일부 실시예에서, 제2 재료는, 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlxG1-xAs)/GaAs 헤테로구조, 인듐 갈륨 비소(InGaAs)/GaAs 헤테로구조, 아연 산화물(ZnO), 아연 황화물(ZnS), 인듐 산화물(InO), 도핑된 실리콘, 2차원 전자 가스, 또는 도핑된 스트론튬 산화물(STO) 중 하나를 포함한다. 제2 재료가 도핑된 STO를 포함하는 실시예들의 경우, 도핑된 STO는, 다른 가능성들 중에서도 특히, 니오븀 도핑, 란탄 도핑, 또는 공석 도핑될 수 있다. 예를 들어, 벌크 GaAs는 8500 cm2/Vs의 전자 이동도를 가지며, 이것은 실리콘의 전자 이동도보다 6배 더 높다. InGaAs/GaAs의 헤테로구조들은 4 Kelvin에서 41000 cm2/Vs의 이동도에 도달할 수 있고 AlxG1-xAs/GaAs 헤테로구조들은 최대 180,000 cm2/Vs의 이동도에 도달할 수 있다. 이에 비해, Si는 1500 cm2/Vs의 이동도를 갖는다. 도핑된 STO는 또한, 캐리어 농도에 따라, 10,000 cm2/Vs 내지 53,000 cm2/Vs의 높은 전자 이동도를 나타낼 수 있다.
제2 재료가 도핑된 재료인 실시예들의 경우, 도핑 농도는 결과적인 도핑된 재료의 흡수 속성들에 기초하여 선택될 수 있다. 예를 들어, 도핑된 재료의 흡수는 복수의 도핑 농도 각각에 대해 전자-광자 디바이스의 동작 주파수 또는 주파수들에서 분석될 수 있고, 동작 주파수 또는 주파수들에서 낮은 흡수를 나타내는 도핑 농도가 선택될 수 있다.
이하의 단락들은 도 2 내지 도 8에 도시된 아키텍쳐들 사이에서 상이한 다양한 설계 피처들을 설명한다.
도 2는 도파관 구조물(251)의 융기 부분이 슬래브 층의 하단에 배치되고 제1 클래딩 층(210) 내로 연장되는 아키텍쳐를 나타낸다. 도 2에 나타낸 바와 같이, 융기 부분과 슬래브 층의 조합은 슬래브 층 단독(220)의 제2 두께(260)보다 큰 제1 두께(262)를 갖고, 제2 두께에 관한 제1 두께의 초과부는 슬래브 층의 하단 면 상의 클래딩 층(210) 내로 연장된다. 도 2에 나타낸 바와 같이, 제1 전극(240)과 제2 전극(242)은 하단 면과 반대편의 슬래브 층의 상단 면 상에서 슬래브 층(220)에 결합된다. 또한, 제1 전기 컨택트(230) 및 제2 전기 컨택트(232)는 슬래브 층(220)의 상단 면 상에 배치된다. "상단" 및 "하단"이라는 용어들은 도면들에 나타낸 관점에 관하여 명료성을 위해 사용된 것이며, 전체 디바이스에 관하여 반드시 임의의 특정한 방향을 나타내는 것은 아니라는 점에 유의해야 한다.
도 3은, 도파관 구조물(351)의 융기 부분이 슬래브 층의 상단 면 상에 배치되고 제1 클래딩 층(312) 내로 연장되며, 제1 전극 및 제2 전극이 상단 면의 반대편의 슬래브 층의 하단 면 상에서 슬래브 층에 결합되는 아키텍쳐를 나타낸다. 나타낸 바와 같이, 융기 부분과 슬래브 층의 조합은 슬래브 층 단독(320)의 제2 두께(360)보다 큰 제1 두께(362)를 갖고, 제2 두께에 관한 제1 두께의 초과부는 슬래브 층(320)의 상단 면 상의 제1 클래딩 층(312) 내로 연장된다. 도 3에 나타낸 바와 같이, 제1 전극(340)과 제2 전극(342)은 상단 면과 반대편의 슬래브 층의 하단 면 상에서 슬래브 층(320)에 결합된다. 또한, 제1 전기 컨택트(330)는 슬래브 층의 상단 면으로부터 슬래브 층의 하단 면까지 슬래브 층(320)을 관통함으로써 제1 전극(340)에 결합되고, 제2 전기 컨택트(332)는 슬래브 층의 상단 면으로부터 슬래브 층의 하단 면까지 슬래브 층(320)을 관통함으로써 제2 전극(342)에 결합된다.
도 4는, 슬래브 층과 도파관 구조물(451)의 융기 부분의 조합이 슬래브 층(420)의 제2 두께(460)보다 큰 제1 두께(462)를 갖고, 제2 두께에 관한 제1 두께의 초과분은 슬래브 층의 상단 면 상의 제1 클래딩 층(412) 내로 연장되는 아키텍쳐를 나타낸다. 도 4에 나타낸 바와 같이, 제1 전극(440) 및 제2 전극(442)은 슬래브 층의 상단 면 상의 제1 재료(420)에 결합된다. 또한, 제1 전극(440) 및 제2 전극(442)은 도파관 구조물(451)의 융기 부분과 인접한다.
도 5는, 도파관 구조물이 제1 스트립 도파관 부분(554) 및 제2 스트립 도파관 부분(556)을 포함하는 아키텍쳐를 나타내며, 여기서 제1 및 제2 도파관 부분들은 제2 재료로 구성되고, 슬래브 층(520)이 제1 도파관 부분(554)과 제2 도파관 부분(556) 사이에 배치된다. 제1 전극(540) 및 제2 전극(542)은 전기-광학 층(520) 상에 배치되고, 제1 리드(530)는 제1 전극에 결합되고, 제2 리드(532)는 제2 전극에 결합된다. 도 5에 나타낸 디바이스 아키텍쳐는 일부 실시예에 따라 도 15를 참조하여 설명된 방법에 의해 제작될 수 있다.
일부 실시예에서, 제1 스트립 도파관 부분은 실리콘 질화물(Si3N4)로 구성되고 제2 스트립 도파관 부분은 실리콘으로 구성된다. 다른 실시예들에서, 제1 및 제2 스트립 도파관 부분 양쪽 모두는 실리콘 질화물(Si3N4)로 구성된다. 대안으로서, 제1 및 제2 도파관 부분들 각각은, Si3N4, 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 또는 다른 재료로 별개로 구성될 수 있다.
도 5에 나타낸 바와 같이, 제1 전극 및 제2 전극은 제1 스트립 도파관에 인접하고, 제1 전기 전극 및 제2 전극은 제1 두께(562)를 갖는다. 일부 실시예에서, 제1 전극 및 제2 전극은, 전기-광학 층과 동일 평면에 있고 전기-광학 층의 제1 측면에 인접하게 배치된 제2 층을 포함한다.
일부 실시예에서, 제1 및 제2 스트립 도파관 부분들은 전기-광학 층 내에서 광학 모드의 최대 강도 부분을 집중시키도록 구성된다. 다시 말해서, 슬래브 층(520)의 한 측면 상에는 제1 스트립 도파관 부분(554) 및 다른 측면 상에는 클래딩 층만을 갖거나(즉, 제2 스트립 도파관 부분(556) 없이), 또는 슬래브 층(520)의 한 측면 상에는 제2 스트립 도파관 부분(556) 및 다른 측면 상에는 클래딩 층만을 갖는 것(즉, 제1 스트립 도파관 부분(554) 없이)은 수직 오프셋 및/또는 덜 집중된 광학 모드를 초래할 수 있다. 일부 실시예에서, 제1 스트립 도파관 부분은 슬래브 층과 인접하고 제2 스트립 도파관 부분은 슬래브 층으로부터 작은 거리(예를 들어, 수 나노미터 또는 또 다른 거리)만큼 분리된다. 대안으로서, (도 5에 도시되지 않았지만), 제1 및 제2 스트립 도파관 부분들 양쪽 모두는 슬래브 층에 인접할 수 있다.
도 6은 제1 전극(642)이 슬래브 층의 상단 면에서 슬래브 층(651)에 결합되고 제2 전극(640)이 상단 면과는 반대편의 슬래브 층의 하단 면에서 슬래브 층(651)에 결합되는 수직 도파관 아키텍쳐를 나타낸다. 다시 말해서, 제1 및 제2 전극들은, 도파관 구조물 내의 유도된 전기장이 y-방향을 따라 배향되도록 도파관 구조물의 상단 및 하단 면들에 결합된다.
도 7은 제1 전극(740) 및 제2 전극(742) 각각이 도파관 구조물(754)과 일렬로 배치되는 도파관 아키텍쳐를 나타낸다. 즉, 제1 및 제2 전극들과 도파관 구조물 각각은 단일 폭을 갖는 단일 층 내에 배치된다.
도 8은 제1 전극(840) 및 제2 전극(842)이 도파관 구조물(851)과 융기형 프로파일을 공유하는 도파관 아키텍쳐를 나타내며, 여기서 융기형 프로파일은 제1 클래딩 층(812) 내로 연장된다. 예를 들어, 제1 전극(840)은 제1 전극의 나머지 부분의 두께(860)보다 두꺼운 두께(862)를 갖는 융기 부분(844)을 포함할 수 있고, 제2 전극(842)은 제2 전극의 나머지 부분의 두께(860)보다 두꺼운 두께(862)를 갖는 융기 부분(846)을 포함할 수 있다. 또한, 제1 및 제2 전극들의 융기 부분들은 도파관 구조물(851)과 동일한 두께를 나타낼 수 있다.
도 9 ― 광자 위상-시프터의 평면도
도 9는 일부 실시예에 따른 광자 위상 시프터 아키텍쳐의 평면도이다. 예시된 바와 같이, 위상 시프터는, 제1 리드(930) 및 제2 리드(932), 제1 전극(940) 및 제2 전극(942), 슬래브(예를 들어, 도파관) 층(920), 및 도파관 구조물(951)의 융기 부분을 포함할 수 있다.
도 10 ― 하이브리드 양자 컴퓨팅 시스템
도 10은 일부 실시예에 따른 하이브리드 양자 컴퓨팅 시스템과의 크라이오스탯을 갖춘 전기-광학 스위치의 통합을 나타내는 단순화된 시스템 다이어그램이다. 낮은 온도, 예를 들어 액체 헬륨 온도들에서 동작하기 위해, 본 발명의 실시예들은 냉각 시스템들을 포함하는 시스템 내에 본 명세서에서 논의된 전기-광학 스위치들을 통합한다. 따라서, 본 발명의 실시예들은, 예를 들어 도 8에 나타낸 바와 같이, 하이브리드 컴퓨팅 시스템 내에서 이용될 수 있는 광학 위상 시프터를 제공한다. 하이브리드 컴퓨팅 시스템(1101)은, 하이브리드 양자 컴퓨팅(QC) 서브시스템(1105)에 통신가능하게 결합된 사용자 인터페이스 디바이스(1103)를 포함한다. 사용자 인터페이스 디바이스(1103)는, 임의의 유형의 사용자 인터페이스 디바이스, 예를 들어 디스플레이, 키보드, 마우스, 터치스크린 등을 포함하는 단말기일 수 있다. 또한, 사용자 인터페이스 디바이스는 그 자체가, 개인용 컴퓨터(PC), 랩탑, 태블릿 컴퓨터 등의 컴퓨터일 수 있다. 일부 실시예에서, 사용자 인터페이스 디바이스(1103)는, 사용자가 하이브리드 QC 서브시스템(1105)과 상호작용할 수 있는 인터페이스를 제공한다. 예를 들어, 사용자 인터페이스 디바이스(1103)는, 텍스트 편집기, 대화형 개발 환경(IDE), 커맨드 프롬프트, 그래픽 사용자 인터페이스 등의 소프트웨어를 실행하여, 사용자가 QC 서브시스템을 프로그래밍하거나 이와 상호작용하여 하나 이상의 양자 알고리즘을 실행할 수 있게 할 수 있다. 다른 실시예들에서, QC 서브시스템(1105)은 미리프로그래밍될 수 있고, 사용자 인터페이스 디바이스(1103)는, 단순히, 사용자가 양자 계산을 개시하고, 진행을 모니터링하고, 하이브리드 QC 서브시스템(1105)으로부터 결과를 수신할 수 있는 인터페이스일 수 있다. 하이브리드 QC 서브시스템(1105)은 하나 이상의 양자 컴퓨팅 칩(1109)에 결합된 고전적 컴퓨팅 시스템(1107)을 더 포함한다. 일부 예에서, 고전적 컴퓨팅 시스템(1107) 및 양자 컴퓨팅 칩(1109)은, 다른 전자 컴포넌트들(1111), 예를 들어 펄스 펌프 레이저들, 마이크로파 발진기들, 전원들, 네트워킹 하드웨어 등에 결합될 수 있다.
극저온 동작을 이용하는 일부 실시예에서, 양자 컴퓨팅 시스템(1109)은 크라이오스탯, 예를 들어 크라이오스탯(1113) 내에 수용될 수 있다. 일부 실시예에서, 양자 컴퓨팅 칩(1109)은, 하나 이상의 구성요소 칩, 예를 들어 하이브리드 전자 칩(1115) 및 집적 광자 칩(integrated photonics chip, 1117)을 포함할 수 있다. 신호들은, 예를 들어 광학 인터커넥트들(1119)을 통해 및 다른 전자적 인터커넥터들(1121)을 통해 임의의 수의 방식으로 온칩 및 오프칩 라우팅될 수 있다.
도 11 ― 광자 위상 시프터에서의 유도된 전기장
도 11은 도 2에 도시된 도파관 구조물의 단면을 나타내는 단순화된 개략도이며, 여기서 유도된 전기장의 방향은 일부 실시예에 따라 화살표들로 예시되어 있다. 도시된 바와 같이, 작은 화살표들은, 일반적으로 디바이스의 전극을 통해 양의 x-방향을 따라 가리키는 유도된 전기장 방향을 도시한다. 전기장은, 예시된 바와 같이, 전극들 위와 아래 양쪽 모두에서 볼록한 방식으로 만곡된다. 또한, 양의 x-방향을 가리키는 큰 화살표(1150)는, 슬래브 층 및 도파관을 통해 이동할 수 있는 광학 모드의 편광의 방향을 나타낸다.
도 12 내지 도 15 ― 전기-광학 디바이스들의 제작 방법들
최근의 기술 발전은 복잡한 분자 빔 에피택시(MBE) 기술들을 이용하여 평면 Si 기판들 상에서의 강유전성 박막들의 성공적인 성장을 입증했으며, 이것은 반도체 처리 기술들을 이용하여 전기-광학 디바이스들에서 다양한 복합 산화물들의 모놀리식 통합을 가능케한다. BaTiO3 또는 BTO는, 높은 Pockels 계수, 높은 대역폭, 및 낮은 유전 손실로 인해 차세대 전기-광학 스위치들을 위해 선택되는 재료로 간주된다. 일부 실시예에서, 블랭킷 BTO 박막은, 버퍼로서 SrTiO3를 이용하여 실리콘 기판 상에서 에피택셜 성장될 수 있다. 그 다음, 실리콘 이산화물(SiO2) 본딩 층이 BTO 박막 상에 오버레이될 수 있다. 또 다른 실리콘 웨이퍼 상에서, 실리콘 도파관이 형성되고 평평한 상단 표면을 갖는 실리콘 이산화물 클래딩 층으로 둘러싸이며, 이것은 예를 들어 실리콘 도파관 위에 실리콘 이산화물 층을 블랭킷 퇴적한 후 화학적 기계적 연마에 의해 획득될 수 있다. 표면 상에 블랭킷 BTO 막이 형성된 제1 웨이퍼는 웨이퍼-대-웨이퍼 본딩을 통해 제2 웨이퍼에 본딩되어, 블랭킷 BTO 막이 제2 웨이퍼 상의 실리콘 이산화물 클래딩의 평평한 상단 표면으로 전사된다. 이 제1 웨이퍼는 후속해서 제거되고(예를 들어, 연삭 및/또는 화학적 기계적 연마에 의해), 전극들 또는 컨택트들이 BTO 막에 형성되어 컨택트들을 가로질러 전기장의 인가를 허용한다. 이 프로세스는 BTO 막을 기판으로부터 또 다른 기판으로 전사하는 것을 포함하므로, 비효율적이고 비용이 많이 들며 기저 디바이스 아키텍쳐에 관해 제한을 둔다. 도 12 내지 도 15는 다양한 실시예에 따른 다양한 전기-광학 디바이스 아키텍쳐의 제작 프로세스를 위한 개선된 방법들을 나타낸다.
도 12a 내지 도 12g는 일부 실시예에 따른 전극들 반대편에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도들이다.
도 12a는, 기판 층(1202) 상에 시드 층(1204)을 퇴적하는 단계, 및 시드 층(1204) 상에 전기-광학 층(1206)을 퇴적하는 단계를 포함한, 디바이스를 구성하기 위한 초기 단계들을 나타낸다. 순차적인 층들은 에피택셜 퇴적될 수 있거나, 또 다른 기술을 이용하여 퇴적될 수 있다. 일부 실시예에서, 제1 층 스택을 포함하는 제1 웨이퍼가 수신될 수 있고, 여기서 제1 층 스택은 예시된 기판 층(1202), 시드 층(1204), 및 전기-광학 층(1206)을 포함한다. 다시 말해서, 도 12a에 나타낸 것에 대응하는 미리제작된 웨이퍼가 제조자로부터 수신될 수 있다. 대안으로서, 시드 층(1204), 기판 층(1202), 및/또는 전기-광학 층(1206) 중 하나 이상을 포함하는 부분적으로 완성된 웨이퍼가 수신될 수 있고, 나머지 층들이 웨이퍼를 완성하기 위해 퇴적될 수 있다.
일부 실시예에서, 기판 층은 SOI(silicon-on-insulator) 웨이퍼이고, 기판 층의 제1 부분은 시드 층과 접촉하는 SOI 웨이퍼의 상단 실리콘 층이다. SOI 웨이퍼는, 반도체(예를 들어, 실리콘 또는 Si) 베이스, 반도체 베이스 기판 상의 산화물 층(예를 들어, 실리콘 이산화물 또는 SiO2), 및 산화물 층 상의 반도체 층(예를 들어, 실리콘)을 포함할 수 있다. 실리콘 베이스 기판 상의 실리콘 이산화물 층 상에 실리콘 층을 갖는 실리콘-기반의 SOI 기판이 여기서는 SOI 기판의 예로서 이용되지만, SOI 기판은 다른 유형들의 반도체들(예를 들어, 게르마늄 또는 갈륨 비소)에 기초할 수 있다. SOI 기판 상의 실리콘 층 및 SiO2 층의 두께는 다양한 실시예에 따라 달라질 수 있다. 일부 실시예에서, SOI 기판 상의 실리콘 층의 두께는 150nm 이하이고, SiO2 층의 두께는 0.5 내지 4 μm의 범위일 수 있고, 실리콘 베이스의 두께는 100 μm 내지 2 mm의 범위일 수 있다.
일부 실시예에서, 시드 층은, 스트론튬 티타네이트(STO), 바륨 스트론튬 티타네이트(BST), 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 그래핀 산화물, 탄탈 산화물, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 스트론튬 바륨 니오베이트(SBN), 마그네슘 산화물(MgO), 게르마늄(Ge) 등 중에서 하나로 구성된다. 일부 실시예에서, 시드 층은 30 nm보다 얇을 수 있고, 전기-광학 층을 기판 층에 부착하기 위한 상호연동 층으로서 역할할 수 있다. 이들 실시예에서, 시드 층 및 상호연동 층은 궁극적으로 후속 제작 단계에서 제거될 수 있다. 대안으로서, 일부 실시예에서, 시드 층은 더 두꺼울 수 있고(예를 들어, 두께가 4 nm 내지 300 nm), 이후에 더 상세히 설명되는 바와 같이, 시드 층을 제2 전극으로부터 분리된 제1 전극으로 분할하도록 후속해서 에칭될 수 있다.
일부 실시예에서, 전기-광학 층은, 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 리튬 니오바이트, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 알루미늄 산화물, 알루미늄 질화물, 또는 스트론튬 바륨 니오베이트(SBN) 중 하나로 구성된다. 일부 실시예에서, 제1 클래딩 층은, 실리콘 이산화물, 또는 다른 재료로 구성될 수 있다.
일부 실시예에서, 기판 층 상에 시드 층을 퇴적하는 것은, 깨끗한 실리콘 표면(예를 들어, Si [001] 2x1 재구성된 표면)을 갖는 SOI 기판을 획득하는 것, 및 종래 기술들을 이용하여 실리콘 표면을 패시베이션하는 것을 포함한다. 실리콘 표면이 패시베이션된 후, SrTiO3 버퍼 층은 실리콘 층 상에 에피택셜 성장될 수 있다. 박막(~ 3 nm 내지 30 nm) 에피택셜 성장된 SrTiO3 층은, 후속 퇴적된 BaTiO3 층의 에피택셜 성장을 촉진하기 위해 초기에 버퍼 층으로서 성장될 수 있다. 일부 실시예에서, SrTiO3의 처음 몇개의 ML(1 내지 3개의 ML)은, 예를 들어, 실리콘 표면에서 산화를 피하기 위해, 10-8 내지 1.5 x10-6 Torr의 산소 압력 하에서 더 낮은 온도(예를 들어, 100 내지 300 ℃)에서 성장될 수 있다. 이들 소수의 SrTiO3 ML들은 대부분 비정질이므로 초고진공 조건들(예를 들어, 압력 < 5 x 10-9 Torr)에서 더 높은 온도(예를 들어, 500 내지 750 ℃)에서 어닐링 프로세스가 수행되어 실리콘 표면 상에서 성장된 SrTiO3를 결정화할 수 있다. 더 많은 SrTiO3는 더 높은 온도(예를 들어, 500 내지 600 ℃)에서 성장되거나, 더 낮은 온도(예를 들어, 300 내지 500 ℃)에서 성장된 다음 후속해서 SrTiO3 버퍼 층의 원하는 두께가 달성될 때까지 더 높은 온도(예를 들어, 550 내지 750 ℃)에서의 어닐링이 뒤따를 수 있다.
도 12b는 융기 도파관 구조물(1224)을 구성하기 위해 전기-광학 층이 어떻게 에칭되는지를 나타낸다. 전기-광학 층을 에칭한 후에, 제1 클래딩 층(1208)이 전기-광학 층(1206) 상에 퇴적된다. 예를 들어, 제1 클래딩 층을 퇴적하기 전에, 균일한 전기-광학 층으로부터 융기 구조물이 형성될 수 있다. 일부 실시예에서, 융기 도파관 구조물은, 예를 들어, 200 내지 350 nm 두께를 갖는 전기-광학 층을 획득하고, 융기 도파관 구조물이 위치해야 하는 전기-광학 층 상의 영역을 마스킹하고, 전기-광학 층의 마스킹되지 않은 부분을 예를 들어 150 nm 미만으로 얇게 하기 위해 이방성 에칭(예를 들어, RIE) 프로세스를 이용하여 SOI 기판 상의 전기-광학 층을 에칭함으로써 형성될 수 있다. 제1 클래딩 층은, 그 다음, 융기 도파관 구조물과 얇게 된 전기-광학 층 부분 상에 퇴적된다.
도 12c는 제1 클래딩 층(1210)의 평탄화를 나타낸다. 예를 들어, 도 12a에 도시된 제1 클래딩 층의 상위 표면이 충분히 평평하지 않을 수 있고, 제1 클래딩 층은 제1 클래딩 층의 두께 변화를 감소시키기 위해 평탄화될 수 있다.
도 12d는 평탄화된 제1 클래딩 층(1210)을 웨이퍼(1212)에 본딩하는 것을 나타낸다. 일부 실시예에서, 제1 클래딩 층의 상위 표면은 웨이퍼에 본딩될 수 있다. 일부 실시예에서, 웨이퍼(1212)는 광학 인터포저를 포함하거나, 웨이퍼는 디바이스의 또 다른 유형의 회로 컴포넌트일 수 있다. 일반적으로, 웨이퍼는 융기 도파관에 근접하게 구성되는 다양한 상이한 유형들의 컴포넌트들 중 임의의 것을 포함할 수 있다.
도 12e는 이제 디바이스의 상위 표면으로서 도시된 것으로부터 기판 층(1202)을 제거하는 것을 나타낸다. 기판 층을 제거하는 것은 시드 층을 노출시킬 수 있다.
도 12f는 시드 층을 제2 전극(1216)으로부터 분리된 제1 전극(1214)으로 분할하기 위해 시드 층을 에칭하는 것을 나타낸다. 시드 층을 에칭하는 것은 전기-광학 층의 일부를 노출시키기 위해 수행될 수 있다. 이 방법은 에칭된 시드 층 및 전기-광학 층의 노출된 부분 상에 제2 클래딩 층(1218)을 계속 퇴적할 수 있다.
도 12g는, 제1 전극의 제1 부분을 노출시키기 위해 제2 클래딩 층을 에칭하는 것, 제2 전극의 제2 부분을 노출시키기 위해 제2 클래딩 층을 에칭하는 것, 노출된 제1 부분을 통해 제1 전극(1214) 상에 제1 리드(1220)를 퇴적하는 것, 및 노출된 제2 부분을 통해 제2 전극(1216) 상에 제2 리드(1222)를 퇴적하는 것을 나타낸다. 제1 및 제2 리드는 금속(예를 들어, 구리, 금 등) 등의 전도성 재료로 구성될 수 있거나, 대안으로서 이들은 반도체로 구성될 수 있다. 최종 디바이스는 예를 들어 도 2에 나타낸 디바이스와 구조적으로 유사할 수 있다.
도 13a 내지 도 13e는 일부 실시예에 따른 도파관의 슬래브 층을 관통하는 리드들을 갖는 전극들과 반대 측에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도이다. 도 13a 내지 도 13e에 도시된 방법 단계들은, 예를 들어 도 3에 도시된 디바이스와 유사한 디바이스를 구성하는데 이용될 수 있다.
도 13a는, 기판 층(1302) 상에 시드 층(1304)을 퇴적하고, 시드 층(1304) 상에 전기-광학 층(1306)을 퇴적하고, 전기-광학 층(1306) 상에 전극 층(1308)을 퇴적하는 것을 포함한, 디바이스를 제작하기 위한 초기 단계들을 나타낸다. 순차적인 층들은 에피택셜 퇴적될 수 있거나, 또 다른 기술을 이용하여 퇴적될 수 있다. 대안으로서, 도 13a에 도시된 것 등의 완성된 웨이퍼가 제조자로부터 수신될 수 있다. 대안으로서, 시드 층(1304), 기판 층(1302), 및/또는 전기-광학 층(1306) 중 하나 이상을 포함하는 부분적으로 완성된 웨이퍼가 수신될 수 있고, 나머지 층들이 웨이퍼를 완성하기 위해 퇴적될 수 있다.
일부 실시예에서, 시드 층은, 스트론튬 티타네이트(STO), 바륨 스트론튬 티타네이트(BST), 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 그래핀 산화물, 탄탈 산화물, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 스트론튬 바륨 니오베이트(SBN), 마그네슘 산화물(MgO), 게르마늄 등 중에서 하나로 구성된다.
일부 실시예에서, 전기-광학 층은, 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 리튬 니오바이트, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 알루미늄 산화물, 알루미늄 질화물, 또는 스트론튬 바륨 니오베이트(SBN) 중 하나로 구성된다.
도 13b는 전극 층(1308)을 에칭하여 전기-광학 층의 일부를 노출시키고 전극 층을 제2 전극(1312)으로부터 분리된 제1 전극(1310)으로 분할하는 것을 나타낸다. 에칭을 수행한 후, 전기-광학 층의 노출된 부분과 제1 및 제2 전극들 상에 제1 클래딩 층(1314)이 퇴적된다.
도 13c는 제1 클래딩 층을 평탄화하고 평탄화된 제1 클래딩 층(1314)을 웨이퍼(1316)에 본딩하는 것을 나타낸다. 예를 들어, 제1 클래딩 층은 그 두께 균일성을 증가시키고 웨이퍼에 대한 본딩을 개선하기 위해 평탄화될 수 있다. 평탄화된 제1 클래딩 층이 이제 웨이퍼에 본딩하기 위해 디바이스의 하단에 있도록, 디바이스는 웨이퍼에 본딩하기 전에 거꾸로 뒤집힐 수 있다. 일부 실시예에서, 웨이퍼(1316)는 광학 인터포저를 포함하거나, 웨이퍼는 디바이스의 또 다른 유형의 회로 컴포넌트일 수 있다. 일반적으로, 웨이퍼는 전극들에 근접하게 구성되는 다양한 상이한 유형들의 컴포넌트들 중 임의의 것을 포함할 수 있다.
도 13d는, 기판 층(1302) 및 시드 층(1304)을 제거하고, 기판 층 및 시드 층을 제거한 후 전기-광학 층(1306)을 에칭하여 제1 두께(1326)보다 작은 제2 두께(1328)를 갖는 제1(1320) 및 제2(1322) 슬래브 층들 사이에 배치된 제1 두께(1326)를 갖는 융기 도파관(1318)을 생성하는 것을 나타낸다. 일부 실시예에서, 융기 도파관 근처의 영역에서 전기-광학 계수를 더욱 개선하기 위해, 기판 층(1302) 및 시드 층(1304)이 제거될 뿐만 아니라 전기-광학 층(1306)의 일부도 제거되어 시드 층에 가까운 영역에서 성장된 임의의 c축 전기-광학 재료를 제거한다(예를 들어, STO 시드 및 BTO 전기-광학 층의 경우). 융기 도파관을 에칭한 후, 제1 및 제2 슬래브 층들과 융기 도파관 구조물 상에 제2 클래딩 층(1324)이 퇴적될 수 있다.
도 13e는, 제1 전극의 제1 부분을 노출시키기 위해 제2 클래딩 층(1324) 및 제1 슬래브 층을 통해 에칭하는 것, 제2 전극의 제2 부분을 노출시키기 위해 제2 클래딩 층 및 제2 슬래브 층을 통해 에칭하는 것, 노출된 제1 부분을 통해 제1 전극(1310) 상에 제1 리드(1330)를 퇴적하는 것, 및 노출된 제2 부분을 통해 제2 전극(1312) 상에 제2 리드(1332)를 퇴적하는 것을 나타낸다. 제1 및 제2 리드들은 금속 등의 전도성 재료로 구성될 수 있거나, 대안으로서 이들은 반도체로 구성될 수 있다.
도 14a 내지 도 14e는 일부 실시예에 따른 전극들과 동일한 측에 위치한 융기 도파관을 갖는 전기-광학 디바이스를 구성하기 위한 제작 방법을 나타내는 개략도이다. 도 14a 내지 도 14e에 도시된 방법 단계들은, 예를 들어 도 4에 도시된 디바이스와 유사한 디바이스를 구성하는데 이용될 수 있다.
도 14a는, 기판 층(1402) 상에 시드 층(1404)을 퇴적하고, 시드 층(1404) 상에 전기-광학 층(1406)을 퇴적하고, 전기-광학 층(1406) 상에 제1 클래딩 층(1408)을 퇴적하는 것을 포함한, 디바이스를 제작하기 위한 초기 단계들을 나타낸다. 순차적인 층들은 에피택셜 퇴적될 수 있거나, 또 다른 기술을 이용하여 퇴적될 수 있다. 대안으로서, 도 14a에 도시된 것 등의 완성된 웨이퍼가 제조자로부터 수신될 수 있다. 대안으로서, 시드 층(1404), 기판 층(1402), 전기-광학 층(1406), 및/또는 제1 클래딩 층(1408) 중 하나 이상을 포함하는 부분적으로 완성된 웨이퍼가 수신될 수 있고, 나머지 층들은 웨이퍼를 완성하기 위해 퇴적될 수 있다.
일부 실시예에서, 전기-광학 층은, 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 리튬 니오바이트, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 알루미늄 산화물, 알루미늄 질화물, 또는 스트론튬 바륨 니오베이트(SBN) 중 하나로 구성된다.
도 14b는 제1 클래딩 층(1408)을 평탄화하여 제1 클래딩 층의 두께 균일성을 증가시키고 평탄화된 제1 클래딩 층(1408)을 웨이퍼(1410)에 본딩하는 것을 나타낸다. 평탄화된 제1 클래딩 층이 이제 웨이퍼에 본딩하기 위해 디바이스의 하단에 있도록, 디바이스는 웨이퍼에 본딩하기 전에 거꾸로 뒤집힐 수 있다. 일부 실시예에서, 웨이퍼(1410)는 광학 인터포저를 포함하거나, 웨이퍼는 디바이스의 또 다른 유형의 회로 컴포넌트일 수 있다. 일반적으로, 웨이퍼는 시드 층에 근접하게 구성되는 다양한 상이한 유형들의 컴포넌트들 중 임의의 것을 포함할 수 있다.
도 14c는, 기판 층(1402) 및 시드 층(1404)을 제거하고, 기판 층 및 시드 층을 제거한 후 전기-광학 층을 에칭하여 제1 슬래브 층(1414)과 제2 슬래브 층(1416) 사이에 배치된 제1 두께(1418)를 갖는 융기 도파관(1412)을 생성하는 것을 나타내며, 여기서, 제1 및 제2 슬래브 층들은 제1 두께(1418)보다 작은 제2 두께(1420)를 갖는다. 일부 실시예에서, 융기 도파관 근처의 영역에서 전기-광학 계수를 더욱 개선하기 위해, 기판 층(1402) 및 시드 층(1404)이 제거될 뿐만 아니라 전기-광학 층(1406)의 일부도 제거되어 시드 층에 가까운 영역에서 성장된 임의의 c축 전기-광학 재료를 제거한다(예를 들어, STO 시드 및 BTO 전기-광학 층의 경우).
도 14d는, 융기 도파관 구조물(1412)의 좌측 및 우측에 각각 제1 전극(1422) 및 제2 전극(1424)을 퇴적하고, 제1 및 제2 전극들과 융기 도파관 구조물 상에 제2 클래딩 층(1426)을 퇴적하는 것을 나타낸다. 일부 실시예에서, 제1 및 제2 전극들은, 스트론튬 티타네이트(STO), 바륨 스트론튬 티타네이트(BST), 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 그래핀 산화물, 탄탈 산화물, 납 지르코늄 티타네이트(PZT), 납 란탄 지르코늄 티타네이트(PLZT), 또는 스트론튬 바륨 니오베이트(SBN) 중에서 하나로 구성된다.
도 14e는, 제1 전극의 제1 부분을 노출시키기 위해 제2 클래딩 층을 통해 에칭하는 것, 제2 전극의 제2 부분을 노출시키기 위해 제2 클래딩 층을 통해 에칭하는 것, 노출된 제1 부분을 통해 제1 전극(1422) 상에 제1 리드(1428)를 퇴적하는 것, 및 노출된 제2 부분을 통해 제2 전극(1424) 상에 제2 리드(1430)를 퇴적하는 것을 나타낸다. 제1 및 제2 리드들은 금속 등의 전도성 재료로 구성될 수 있거나, 대안으로서 이들은 반도체로 구성될 수 있다.
도 15a 내지 도 15e는 일부 실시예에 따른 샌드위치 아키텍쳐를 나타내는 광자 디바이스를 제작하기 위한 방법들을 나타낸다. 도 15a 내지 도 15e에 도시된 방법 단계들은, 예를 들어 도 5에 도시된 디바이스와 유사한 디바이스를 구성하는데 이용될 수 있다.
도 15a는, 제1 기판 층(1506) 상에 배치된 전극 층(1504) 및 전극 층(1504) 상에 배치된 전기-광학 층(1502)을 포함하는 제1 웨이퍼(1500)의 단면을 나타낸다. 대안으로서, 일부 실시예에서 전기-광학 층(1502)은 시드 층(미도시) 상에 배치된다. 제1 웨이퍼는, 일부 실시예에서, 도 15c 내지 도 15e에 설명된 바와 같이 추가 제작 단계들을 위해 웨이퍼 제조자에 의해 미리제작되어 수신될 수 있다. 대안으로서, 제1 웨이퍼는 내부적으로 제작될 수 있다. 예를 들어, 전극 층 및 전기-광학 층은, 본 개시내용 전체에 걸쳐 다양하게 설명된 바와 같이, 에피택셜 퇴적 또는 임의의 다양한 다른 퇴적 기술을 이용하여 제1 기판 층 상에 순차적으로 퇴적될 수 있다.
도 15b는, 제2 클래딩 층(1510) 아래에 배치된 제2 기판 층(1512)과, 제2 클래딩 층 내로서 제2 클래딩 층의 상위 표면 근처에 배치된 제2 스트립 도파관 구조물(1508)을 포함하는 제2 웨이퍼(1501)의 단면을 나타낸다. 제2 웨이퍼(1501)는, 일부 실시예에서, 도 15c 내지 도 15e에 설명된 바와 같이, 추가 제작 단계들을 위해 웨이퍼 제조자에 의해 미리제작되어 수신될 수 있다. 대안으로서, 제2 웨이퍼는, 원한다면, 내부적으로 제작될 수 있다.
일부 실시예에서, 제1 웨이퍼(1500)가 거꾸로 뒤집히고, 제1 웨이퍼의 전기-광학 층(1502)의 노출된 표면이 제2 웨이퍼의 제2 클래딩 층(1510)의 노출된 표면에 본딩된다. 따라서, 제1 및 제2 웨이퍼가 함께 본딩된다.
도 15c는, 일부 실시예에서, 제1 웨이퍼를 제2 웨이퍼에 본딩한 후, 제1 클래딩 층(1506)이 제거되고, 전극 층(1504)이 에칭되어 전극 층을 제2 전극(1516)으로부터 분리된 제1 전극(1514)으로 분할하는 방법을 나타낸다. 다른 실시예들에서, 전극 층(1504)은 궁극적으로 제거되는 비교적 얇은 시드 층으로서 역할한다. 시드 층의 표면 근처의 영역에서 전기-광학 계수를 더욱 개선하기 위해, 기판 층(1506) 및 전극/시드 층(1504)에 추가하여 전기-광학 층(1502)의 일부가 제거될 수 있다. 이들 실시예에서, 시드 층의 이러한 제거, 또는 임의의 부분적 제거 단계 후에, 새로운 전극 층이 전술된 바와 같이 퇴적되고 에칭될 수 있다.
도 15d는 제1 스트립 도파관 구조물(1520)이 제1 전극(1514)과 제2 전극(1516) 사이에 어떻게 퇴적되는지를 나타낸다. 일부 실시예에서, 퇴적 프로세스에 후속하여, 예를 들어 리소그래피 패터닝 또는 화학적 기계적 연마(CMP)에 의해 전극들 위의 영역으로부터 과잉 재료를 제거하기 위한 평탄화 단계가 뒤따른다. 일부 실시예에서, 스트립 도파관 구조물들(1520) 및/또는 (1508)에 이용되는 재료는 도 5를 참조하여 전술된 바와 같고, 예를 들어, 실리콘 질화물일 수 있다. 후속해서, 제1 클래딩 층(1518)이 제1 및 제2 전극들과 제1 스트립 도파관 구조물 상에 퇴적된다.
마지막으로, 도 15e는, 제1 전극(1514)의 일부와 제2 전극(1516)의 일부를 노출시키기 위해 제1 클래딩 층(1518)이 어떻게 에칭되는지를 나타낸다. 그 다음, 제1 리드(1522)는 제1 전극의 노출된 부분 상에 퇴적되고, 제2 리드(1524)는 제2 전극의 노출된 부분 상에 퇴적된다. 도 15e는 리드가 제1 및 제2 전극들의 상위 표면에 퇴적되는 한 실시예를 나타낸다. 그러나, 다른 실시예들에서, 제1 및 제2 전극들의 노출된 부분들 자체가 에칭되어, 제1 및 제2 리드들이 제1 및 제2 전극들의 단면 내에서 어떤 거리 내에, 또는 잠재적으로 전기-광학 층(1502)의 상위 표면 상에 퇴적되게 한다.
도 16은, 다양한 실시예에 따른, 여기서 설명된 다양한 디바이스를 위한 제작 프로세스의 일부로서 수용될 수 있는 층 스택을 포함하는 제1 웨이퍼의 단면을 나타낸다. 예시된 바와 같이, 제1 절연 기판 층(1502)은, (선택사항으로서) 제2 절연 기판 층(1510) 아래에 배치된, (선택사항으로서) 전극 층(1508) 아래에 배치된, 전기-광학 층(1506) 아래에 배치된, (선택사항으로서) 시드 층(1504) 아래에 배치될 수 있다. 원한다면, 시드 층, 전극 층, 및 제2 기판 층이 선택사항으로서 존재하거나 존재하지 않을 수 있기 때문에, 제1 웨이퍼는 채용될 특정한 제작 방법에 따라 다양한 유형일 수 있다는 점에 유의한다.
일부 실시예에서, 시드 층(1504)은 후속해서 에칭되어 제2 전극으로부터 분리된 제1 전극을 형성할 수 있다. 대안으로서, 일부 실시예에서, 시드 층은 단순히 전기-광학 층과 제1 기판 층 사이에 상호연동 층을 제공하는 역할을 하고, 시드 층은 궁극적으로 제작 프로세스 동안 제거된다. 이들 실시예에서, 전극 층(1508)은 에칭되어 제1 및 제2 전극을 형성할 수 있다.
여기서의 다양한 설명된 실시예들의 설명에서 사용된 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 제한하기 위한 것이 아니다. 다양한 설명되는 실시예들의 설명 및 첨부된 청구항들에서 사용될 때, 단수 형태, "한(a)", "하나의(an)", 그 하나의(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 포함하는 것을 의도한 것이다. 본 명세서에서 사용될 때 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 임의의 조합 및 모든 가능한 조합을 지칭하며 포괄한다는 것도 이해해야 한다. 용어 "포함한다(includes, comprises)", 및/또는 "포함하는(including, comprising)"은, 본 명세서에서 사용될 때, 진술된 피처들, 완전체들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 피처, 완전체, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
여기서 사용될 때, 용어 "만일"은, 선택사항으로서, 문맥에 따라 "~할 때", 또는 "~시에" 또는 "~라고 결정하는 것에 응답하여" 또는 "~를 검출하는 것에 응답하여", 또는 "~라는 결정에 따라"를 의미하는 것으로 해석된다.
상기의 설명은, 설명의 목적을 위해, 구체적인 실시예들을 참조하여 기술되었다. 그러나, 상기의 예시적 논의는, 철저히 남김없이 드러내거나 청구항들의 범위를 정확히 개시된 형태 그대로로 제한하기 위한 것이 아니다. 상기 교시들에 비추어 많은 수정과 변형이 가능하다. 실시예들은, 청구항들 및 그 실제적인 응용의 기저 원리를 최상으로 설명하고, 본 기술분야의 통상의 기술자가 고려중인 특정한 용도에 적합하게 다양한 수정을 가하여 실시예들을 최상으로 이용할 수 있게 하기 위하여 선택되었다.
여기서 설명된 예들 및 실시예들은 단지 예시적 목적을 위한 것이며, 이에 비추어 다양한 수정 또는 변경이 본 기술분야의 통상의 기술자에게 제안될 것이며 본 출원의 사상 및 범위와 첨부된 청구항들의 범위 내에 포함되어야 한다는 것도 역시 이해할 것이다.

Claims (20)

  1. 디바이스를 구성하기 위한 방법으로서,
    제1 층 스택을 포함하는 제1 웨이퍼를 수신하는 단계,
    ―상기 제1 층 스택은 :
    기판 층;
    상기 기판 층 상에 배치된 시드 층; 및
    상기 시드 층 상에 배치된 전기-광학 층
    을 포함함―;
    제2 웨이퍼를 수신하는 단계;
    상기 제1 층 스택을 상기 제2 웨이퍼에 본딩하는 단계;
    상기 기판 층을 제거하는 단계;
    상기 시드 층에서 상기 제2 전극으로부터 분리된 제1 전극을 형성하기 위해 상기 시드 층을 에칭하는 단계; 및
    상기 제1 전극 및 상기 제2 전극 상에 제2 클래딩 층을 퇴적하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 층 스택은 상기 전기-광학 층 상에 배치된 제1 클래딩 층을 더 포함하고,
    상기 제1 층 스택을 상기 제2 웨이퍼에 본딩하는 단계는, 상기 제1 클래딩 층의 표면을 상기 제2 웨이퍼에 본딩하는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    제1 클래딩 층의 표면을 상기 제2 웨이퍼에 본딩하기 전에, 상기 제1 클래딩 층을 평탄화하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 제1 전극의 제1 부분을 노출시키기 위해 상기 제2 클래딩 층을 에칭하는 단계;
    상기 제2 전극의 제2 부분을 노출시키기 위해 상기 제2 클래딩 층을 에칭하는 단계;
    상기 노출된 제1 부분을 통해 상기 제1 전극 상에 제1 리드를 퇴적하는 단계; 및
    상기 노출된 제2 부분을 통해 상기 제2 전극 상에 제2 리드를 퇴적하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 전기-광학 층은 융기 도파관 구조물을 포함하는, 방법.
  6. 제5항에 있어서,
    상기 기판 층은 SOI(silicon-on-insulator) 웨이퍼를 포함하고,
    상기 SOI 웨이퍼의 실리콘 층은 상기 시드 층과 접촉하는, 방법.
  7. 제1항에 있어서,
    상기 제2 웨이퍼는 광학 인터포저를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 시드 층은,
    스트론튬 티타네이트;
    바륨 스트론튬 티타네이트;
    하프늄 산화물;
    지르코늄 산화물;
    티타늄 산화물;
    그래핀 산화물;
    탄탈 산화물;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    마그네슘 산화물;
    게르마늄; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성되고,
    상기 전기-광학 층은,
    바륨 티타네이트;
    바륨 스트론튬 티타네이트;
    리튬 니오바이트;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    알루미늄 산화물;
    알루미늄 질화물; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성된, 방법.
  9. 디바이스를 구성하기 위한 방법으로서,
    제1 층 스택을 포함하는 제1 웨이퍼를 수신하는 단계,
    ―상기 제1 층 스택은 :
    기판 층 상에 배치된 시드 층;
    상기 시드 층 상에 배치된 전기-광학 층; 및
    상기 전기-광학 층 상에 배치된 전극 층을 포함함―;
    상기 전기-광학 층의 일부를 노출시키고 상기 전극 층을 제2 전극과 분리된 제1 전극으로 분할하기 위해 상기 전극 층을 에칭하는 단계;
    상기 전기-광학 층의 상기 노출된 부분과 상기 제1 및 제2 전극들 상에 제1 클래딩 층을 퇴적하는 단계;
    상기 제1 클래딩 층의 표면을 제2 웨이퍼에 본딩하는 단계;
    상기 기판 층 및 상기 시드 층을 제거하는 단계;
    상기 기판 층 및 상기 시드 층을 제거한 후, 제1 두께보다 작은 제2 두께를 갖는 제1 및 제2 슬래브 층들 사이에 배치된 상기 제1 두께를 갖는 융기 도파관을 생성하기 위해 상기 전기-광학 층을 에칭하는 단계; 및
    상기 제1 및 제2 슬래브 층들과 상기 융기 도파관 구조물 상에 제2 클래딩 층을 퇴적하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 클래딩 층을 상기 제2 웨이퍼에 본딩하기 전에, 상기 제1 클래딩 층을 평탄화하는 단계를 더 포함하는 방법.
  11. 제9항에 있어서,
    상기 제1 전극의 제1 부분을 노출시키기 위해 상기 제2 클래딩 층 및 상기 제1 슬래브 층을 통해 에칭하는 단계;
    상기 제2 전극의 제2 부분을 노출시키기 위해 상기 제2 클래딩 층 및 상기 제2 슬래브 층을 통해 에칭하는 단계;
    상기 노출된 제1 부분을 통해 상기 제1 전극 상에 제1 리드를 퇴적하는 단계; 및
    상기 노출된 제2 부분을 통해 상기 제2 전극 상에 제2 리드를 퇴적하는 단계
    를 더 포함하는 방법.
  12. 제9항에 있어서,
    상기 기판 층은 SOI(silicon-on-insulator) 웨이퍼를 포함하고,
    상기 SOI 웨이퍼의 실리콘 층은 상기 시드 층과 접촉하는 것을 더 포함하는, 방법.
  13. 제9항에 있어서,
    상기 제2 웨이퍼는 광학 인터포저를 포함하는, 방법.
  14. 제9항에 있어서,
    상기 시드 층은,
    스트론튬 티타네이트;
    바륨 스트론튬 티타네이트;
    하프늄 산화물;
    지르코늄 산화물;
    티타늄 산화물;
    그래핀 산화물;
    탄탈 산화물;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    마그네슘 산화물;
    게르마늄; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성되고,
    상기 전기-광학 층은,
    바륨 티타네이트;
    바륨 스트론튬 티타네이트;
    리튬 니오바이트;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    알루미늄 산화물;
    알루미늄 질화물; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성된, 방법.
  15. 디바이스를 구성하기 위한 방법으로서,
    제1 층 스택을 포함하는 제1 웨이퍼를 수신하는 단계,
    ―상기 제1 층 스택은 :
    기판 층 상에 배치된 시드 층;
    상기 시드 층 상에 배치된 전기-광학 층; 및
    상기 전기-광학 층 상에 배치된 제1 클래딩 층을 포함함―;
    상기 제1 클래딩 층을 제2 웨이퍼에 본딩하는 단계;
    상기 기판 층 및 상기 시드 층을 제거하는 단계;
    상기 기판 층 및 상기 시드 층을 제거한 후, 제1 슬래브 층과 제2 슬래브 층 사이에 배치된 제1 두께를 갖는 융기 도파관을 생성하기 위해 상기 전기-광학 층이 에칭하는 단계, ―상기 제1 및 제2 슬래브 층들은 상기 제1 두께보다 작은 제2 두께를 가짐―;
    상기 융기 도파관 구조물의 좌측 및 우측에 각각 제1 및 제2 전극을 퇴적하는 단계; 및
    상기 제1 및 제2 전극들과 상기 융기 도파관 구조물 상에 제2 클래딩 층을 퇴적하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 제1 클래딩 층을 상기 제2 웨이퍼에 본딩하기 전에, 상기 제1 클래딩 층을 평탄화하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 제1 전극의 제1 부분을 노출시키기 위해 상기 제2 클래딩 층을 통해 에칭하는 단계;
    상기 제2 전극의 제2 부분을 노출시키기 위해 상기 제2 클래딩 층을 통해 에칭하는 단계;
    상기 노출된 제1 부분을 통해 상기 제1 전극 상에 제1 리드를 퇴적하는 단계; 및
    상기 노출된 제2 부분을 통해 상기 제2 전극 상에 제2 리드를 퇴적하는 단계
    를 더 포함하는 방법.
  18. 제15항에 있어서,
    상기 기판 층은 SOI(silicon-on-insulator) 웨이퍼를 포함하고, 상기 방법은,
    상기 시드 층과 접촉하는 상기 SOI 웨이퍼의 상단 실리콘 층을 산화시키는 단계를 더 포함하는 방법.
  19. 제15항에 있어서,
    상기 제2 웨이퍼는 광학 인터포저를 포함하는, 방법.
  20. 제16항에 있어서,
    상기 시드 층은,
    스트론튬 티타네이트;
    바륨 스트론튬 티타네이트;
    하프늄 산화물;
    지르코늄 산화물;
    티타늄 산화물;
    그래핀 산화물;
    탄탈 산화물;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    마그네슘 산화물;
    게르마늄; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성되고,
    상기 전기-광학 층은,
    바륨 티타네이트;
    바륨 스트론튬 티타네이트;
    리튬 니오바이트;
    납 지르코늄 티타네이트;
    납 란탄 지르코늄 티타네이트;
    알루미늄 산화물;
    알루미늄 질화물; 또는
    스트론튬 바륨 니오베이트
    중 하나로 구성된, 방법.
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