KR20220141727A - Display panel and display device including the same - Google Patents

Display panel and display device including the same Download PDF

Info

Publication number
KR20220141727A
KR20220141727A KR1020210155709A KR20210155709A KR20220141727A KR 20220141727 A KR20220141727 A KR 20220141727A KR 1020210155709 A KR1020210155709 A KR 1020210155709A KR 20210155709 A KR20210155709 A KR 20210155709A KR 20220141727 A KR20220141727 A KR 20220141727A
Authority
KR
South Korea
Prior art keywords
trench
support member
connection wiring
trenches
pads
Prior art date
Application number
KR1020210155709A
Other languages
Korean (ko)
Inventor
정부기
박만금
Original Assignee
주식회사 에이맵플러스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에이맵플러스 filed Critical 주식회사 에이맵플러스
Priority to KR1020210155709A priority Critical patent/KR20220141727A/en
Publication of KR20220141727A publication Critical patent/KR20220141727A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays

Abstract

In accordance with an embodiment of the present invention, a display panel manufacturing method includes: a first step of, when a circuit board having a TFT unit placed on a support member and upper pads placed on the upper surface of an edge side and lower pads placed on the lower surface of the same is provided, individually forming trenches concave from the upper surface to the lower surface, on a side of the circuit board; a second step of forming a plurality of side connection wires on the surface of each of the upper pads, inside each of the trenches, and on the surface of each of the lower pads; and a third step of covering the surfaces of the plurality of side connection wires and forming a plurality of passivation layers in each of the trenches, wherein the trenches are individually placed outside each of the upper pads and outside each of the lower pads, and each of the trenches has roughness in the inner surface, and has a width smaller than that of each of the upper pads. Therefore, the present invention is capable of reducing wiring resistance.

Description

디스플레이 패널 및 이를 포함하는 디스플레이 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME

발명의 실시 예는 디스플레이 패널 및 디스플레이 장치에 관한 것이다. 발명의 실시 예는 광원 모듈을 갖는 디스플레이 패널 또는 디스플레이 장치의 제조방법에 관한 것이다. 발명의 실시 예는 마이크로미터 이하의 크기를 갖는 발광다이오드 칩들을 패키징한 패널의 제조방법에 관한 것이다. 발명의 실시 예는 디스플레이 패널을 갖는 디스플레이 장치에 관한 것이다.An embodiment of the invention relates to a display panel and a display device. An embodiment of the present invention relates to a method of manufacturing a display panel or a display device having a light source module. An embodiment of the present invention relates to a method of manufacturing a panel in which light emitting diode chips having a size of micrometers or less are packaged. An embodiment of the invention relates to a display device having a display panel.

종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.Conventional display devices are mainly composed of a display panel composed of a liquid crystal display (LCD) and a backlight, but recently, a semiconductor device such as a light emitting diode (LED) is used as a pixel as it is. A display device using such an LED is being developed in a form that does not require a separate backlight. In addition, a display device using such an LED can be made compact, and a high-brightness display with superior light efficiency compared to a conventional LCD can be realized. In addition, since the aspect ratio of the display screen can be freely changed and implemented in a large area, it can be provided in various types of large displays.

공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.In advertising or screen display in public places, the demand for large screens is increasing, and LEDs are used as display means of large screens. This is because it is easy to enlarge the display unit using a conventional liquid crystal light emitting panel, consumes less electrical energy, and has a long lifespan with low maintenance cost. Recently, large display means using LEDs are used in various places such as TVs, monitors, electric signs for stadiums, outdoor advertisements, indoor advertisements, public signs, and information display boards, and the configuration methods are also various.

발명의 실시 예는 기판의 일면(또는 상면)에 TFT부 및 복수의 발광 다이오드 칩을 배치하고, 기판의 측면에 배치된 복수의 연결배선을 통해 일면과 타면(또는 하면)을 서로 연결시킨 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.An embodiment of the present invention is a display device in which a TFT unit and a plurality of light emitting diode chips are disposed on one surface (or upper surface) of a substrate, and one surface and the other surface (or lower surface) are connected to each other through a plurality of connection wires disposed on the side surface of the substrate , a display panel and a method for manufacturing the same.

발명의 실시 예는 기판의 측면에 복수의 트렌치를 구비하여, 각 트렌치 내부에 연결배선들을 각각 매립시키고 페시베이션층으로 보호하는 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.An embodiment of the present invention provides a display device, a display panel, and a method of manufacturing the same in which a plurality of trenches are provided on a side surface of a substrate, connecting wires are respectively buried in each trench and protected with a passivation layer.

발명의 실시 예는 기판의 측면에 연결배선을 형성한 다음 소결하는 공정, 및 상기 소결된 연결배선 상에 페시베이션층을 형성한 다음 소결하는 공정을 진행하는 디스플레이 패널 제조방법을 제공한다.An embodiment of the present invention provides a method of manufacturing a display panel in which a process of sintering after forming a connection wiring on a side surface of a substrate, and a process of sintering after forming a passivation layer on the sintered connection wiring.

발명의 실시 예에 따른 디스플레이 패널은, 지지부재, 상기 지지부재 상부에 복수의 LED 칩 및 TFT부, 및 상기 지지부재의 적어도 한 측면에 인접한 에지측 상면에 복수의 상부 패드 및 하면에 복수의 하부 패드를 갖는 회로 기판; 상기 회로기판의 적어도 한 측면에 상기 상면에서 하면까지 내측을 향해 오목한 복수의 트렌치; 상기 트렌치들 각각의 내부, 상기 상부 및 하부 패드들 각각 및 상기 하부 패드들 각각의 표면에 형성된 복수의 측면 연결배선; 및 상기 복수의 측면 연결배선 각각의 위와 상기 상부 및 하부 패드들 각각의 위에 배치되는 복수의 페시베이션층을 포함하며, 상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며, 상기 트렌치들 각각은 내측면이 거칠기를 갖고, 상기 상부 패드들 각각의 폭보다 작은 폭을 가질 수 있다.A display panel according to an embodiment of the present invention includes a support member, a plurality of LED chips and TFT units on an upper portion of the support member, and a plurality of upper pads on an upper surface of an edge side adjacent to at least one side of the support member, and a plurality of lower portions on a lower surface of the support member circuit board with pads; a plurality of trenches concave inwardly from the upper surface to the lower surface in at least one side surface of the circuit board; a plurality of side connection wirings formed inside each of the trenches, each of the upper and lower pads, and a surface of each of the lower pads; and a plurality of passivation layers disposed on each of the plurality of side connection wirings and on each of the upper and lower pads, wherein the trenches are respectively disposed outside each of the upper pads and each of the lower pads, , each of the trenches may have an inner surface roughness and a width smaller than a width of each of the upper pads.

발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 회로기판의 상면에 거칠기를 갖는 상부 면과, 상기 회로기판의 하면에 거칠기를 갖는 하부 면을 포함하며, 상기 측면 연결배선 각각은 상기 트렌치들의 내측면, 상부 면 및 하부 면의 형성되며, 거칠기를 가질 수 있다. 상기 트렌치들 각각의 상부 면과 하부 면은 경사질 수 있다. 상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되며, 상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않을 수 있다. According to an embodiment of the present invention, each of the trenches includes an upper surface having a roughness on the upper surface of the circuit board and a lower surface having a roughness on the lower surface of the circuit board, and each of the side connection wirings is formed within the trenches. The side surface, the upper surface and the lower surface are formed, and may have a roughness. An upper surface and a lower surface of each of the trenches may be inclined. Each of the side connection wirings may be buried in each of the trenches and disposed inside the side surface of the circuit board, and each of the passivation layers may be buried in each of the trenches and may not protrude from the side surface of the circuit board .

발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 각 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격될 수 있다. 상기 트렌치들 각각은 하부 중심 폭이 상부 중심 폭보다 좁을 수 있다. 상기 측면 연결배선은 구리-그래핀계 화합물을 포함할 수 있다.According to an embodiment of the present invention, each of the trenches may be spaced apart from the upper pad adjacent to each trench and the lower pad. Each of the trenches may have a lower center width smaller than an upper center width. The side connection wiring may include a copper-graphene-based compound.

발명의 실시 예에 따른 디스플레이 패널 제조방법은 지지부재 상에 TFT부 및 에지 측 상면에 상부 패드들 및 하면에 하부 패드들이 배치된 회로 기판이 제공되면, 상기 회로기판의 측면에 상기 상면에서 하면까지 오목한 트렌치들을 각각 형성하는 제1단계; 상기 상부 패드들 각각의 표면, 상기 트렌치들 각각의 내부, 및 상기 하부 패드들 각각의 표면에 복수의 측면 연결배선을 형성하는 제2단계; 및 상기 복수의 측면 연결배선의 표면을 덮고 상기 트렌치들 각각에 복수의 페시베이션층을 형성하는 제3단계를 포함하며, 상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며, 상기 트렌치들 각각은 내측면이 거칠기를 갖고, 상기 상부 패드들 각각의 폭보다 작은 폭을 가질 수 있다.In the display panel manufacturing method according to an embodiment of the present invention, when a circuit board having a TFT unit on a support member and upper pads on an upper surface of an edge side and lower pads on a lower surface are provided on a support member, from the upper surface to the lower surface on the side of the circuit board a first step of forming each of the concave trenches; a second step of forming a plurality of side connection wirings on a surface of each of the upper pads, an interior of each of the trenches, and a surface of each of the lower pads; and a third step of covering the surfaces of the plurality of side connection wirings and forming a plurality of passivation layers in each of the trenches, wherein the trenches are respectively disposed outside each of the upper pads and each of the lower pads Each of the trenches may have an inner surface roughened and a width smaller than a width of each of the upper pads.

발명의 실시 예에 의하면, 상기 제2단계는 점도를 갖는 도전성 재질을 각 트렌치를 따라 디스펜싱하고 제1소결 과정을 통해 복수의 측면 연결배선을 형성할 수 있다.According to an embodiment of the present invention, in the second step, a conductive material having a viscosity may be dispensed along each trench and a plurality of side connection wirings may be formed through the first sintering process.

발명의 실시 예에 의하면, 상기 제3단계는 점도를 갖는 절연 재질을 상기 측면 연결배선의 표면으로 디스펜싱하고, 제2소결 과정을 거쳐 페시베이션층을 형성할 수 있다. According to an embodiment of the present invention, in the third step, an insulating material having a viscosity may be dispensed to the surface of the side connection wiring, and a passivation layer may be formed through a second sintering process.

발명의 실시 예에 의하면, 상기 제1소결 과정에 의해 상기 상부 패드 및 상기 하부 패드의 표면에 형성된 금속 산화물 층이 소결될 수 있다.According to an embodiment of the present invention, the metal oxide layer formed on the surfaces of the upper pad and the lower pad may be sintered by the first sintering process.

발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 회로기판의 상면에 거칠기를 갖는 경사진 상부 면과, 상기 회로기판의 하면에 거칠기를 갖는 경사진 하부 면이 형성되며, 상기 측면 연결배선 각각의 표면은 거칠기를 가질 수 있다.According to an embodiment of the present invention, each of the trenches has an inclined upper surface having a roughness on the upper surface of the circuit board, and an inclined lower surface having a roughness on the lower surface of the circuit board, and each of the side connection wirings The surface may have a roughness.

발명의 실시 예에 의하면, 상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되며, 상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않을 수 있다.According to an embodiment of the invention, each of the side connection wirings is buried in each of the trenches and disposed inside the side surface of the circuit board, and each of the passivation layers is buried in each of the trenches, and the It may not protrude from the side.

발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 각 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격되며, 상기 상부 패드들 각각은 상기 페시베이션층과 중첩되는 않는 영역의 면적이 상기 페시베이션층과 중첩되는 영역의 면적보다 클 수 있다.According to an embodiment of the invention, each of the trenches is spaced apart from the upper pad and the lower pad adjacent to the respective trenches, and each of the upper pads has an area of a region that does not overlap the passivation layer with the passivation layer. It may be larger than the area of the overlapping region.

발명의 실시 예에 의하면, 상기 측면 연결배선은 구리 및 그래핀 중 적어도 하나를 갖는 도전성 잉크가 수지에 30wt% 내지 85wt%의 범위로 첨가될 수 있다.According to an embodiment of the present invention, in the side connection wiring, a conductive ink having at least one of copper and graphene may be added to the resin in a range of 30 wt% to 85 wt%.

발명의 실시 예에 의하면, 상기 디스플레이 패널 상에 LED 칩들을 탑재하는 제4단계를 포함하며, 상기 LED 칩들 각각은 상기 상부 패드, 상기 측면 연결배선 및 상기 하부 패드에 전기적으로 연결될 수 있다.According to an embodiment of the invention, a fourth step of mounting LED chips on the display panel is included, and each of the LED chips may be electrically connected to the upper pad, the side connection wiring, and the lower pad.

발명의 실시 예에 따른 디스플레이 장치는 상기의 디스플레이 패널을 가질 수 있다. The display device according to an embodiment of the present invention may have the above display panel.

발명의 실시 예는 베젤 리스(Bezel-less) 디스플레이 패널을 구현할 수 있다.An embodiment of the invention may implement a bezel-less display panel.

발명의 실시 예는 베젤 리스(Bezel-less) 디스플레이 패널들을 서로 밀착시켜 대형 디스플레이 장치를 구현할 수 있다.According to an embodiment of the present invention, a large-sized display device may be realized by closely adhering bezel-less display panels to each other.

발명의 실시 예는 기판의 측면에 매립된 연결배선을 매립시켜, 산화 문제를 제거할 수 있다. 또한 연결배선을 디스펜서를 이용하여 형성해 줌으로써, 별도의 시드 층(Seed layer) 없이 형성할 수 있는 효과가 있다. According to an embodiment of the present invention, the oxidation problem can be eliminated by embedding the connection wiring buried in the side surface of the substrate. In addition, by forming the connection wiring using the dispenser, there is an effect that can be formed without a separate seed layer.

발명의 실시 예는 연결배선을 소결 공정을 진행함으로써, 도전성 재료 내의 휘발성 물질이 제거될 수 있고, 기판 상의 도전성 재료(들)의 밀도나 기공의 크기 및 분포를 조절할 수 있어, 산화 방지 효과를 줄 수 있다. 또한 도전성 재료의 연결배선을 소결 공정을 진행함으로써, 배선 저항을 낮출 수 있는 효과가 있다. In an embodiment of the present invention, by performing the sintering process of the connecting wiring, volatile substances in the conductive material can be removed, and the density of the conductive material(s) on the substrate or the size and distribution of pores can be adjusted, thereby reducing the antioxidant effect. can In addition, by performing the sintering process of the connecting wiring of the conductive material, there is an effect of lowering the wiring resistance.

발명의 실시 예는 연결배선을 페시베이션층으로 덮은 다음, 소결 공정을 진행함으로써, 페시베이션층이 기판의 표면과 연결배선에 밀착될 수 있다.In an embodiment of the present invention, the passivation layer may be in close contact with the surface of the substrate and the connecting wiring by covering the connecting wiring with a passivation layer and then performing a sintering process.

발명의 실시 예는 디스플레이 패널의 제조 공정이 간단해질 수 있다. According to an embodiment of the present invention, a manufacturing process of a display panel may be simplified.

발명의 실시 예는 박막트랜지스터부를 갖는 회로 기판의 측면에 연결배선들을 형성한 다음, 상기 회로 기판의 일면에 발광 다이오드칩들이 탑재시켜 줌으로써, 하나 또는 복수의 디스플레이 패널을 갖는 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있다. 발명의 실시 예에 따른 서로 동일한 컬러의 광을 발광하는 LED 칩들을 사용하거나, 적어도 2종류 또는 3종류의 광을 발광하는 LED 칩들을 배열한 발광 셀, 디스플레이 패널 및 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있는 기술적 효과가 있다.An embodiment of the invention improves the reliability of a display device having one or a plurality of display panels by forming connection wires on a side surface of a circuit board having a thin film transistor unit and then mounting light emitting diode chips on one surface of the circuit board. can give Using LED chips emitting light of the same color or arranging LED chips emitting at least two or three types of light according to an embodiment of the present invention, a display panel and a display device to improve reliability There are possible technical effects.

도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이다.
도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이다.
도 4는 도 3의 복수의 LED칩을 갖는 픽셀들의 예를 나타낸 도면이다.
도 5는 도 3의 디스플레이 장치를 나타내는 블록도이다.
도 6은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩의 연결 예를 나타낸 도면이다.
도 7은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩을 연결한 다른 예를 나타낸 도면이다.
도 8a 및 도 8b은 발명의 실시 예에 따른 디스플레이 장치에서 LED 칩들과 회로 기판의 측면 연결배선을 나타낸 도면이다.
도 9의 (A)-(D)는 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정을 설명한 도면이다.
도 10의 (A)-(D)은 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정의 다른 예를 설명한 도면이다.
도 11의 (A)-(C)은 도 9 및 도 10의 회로 기판의 측면의 연결배선의 형성 과정을 설명한 측 단면도의 예이다.
도 12는 도 9 내지 도 11의 회로 기판의 측면에 나타낸 트렌치들을 나타낸 도면이다.
도 13의 (A)(B)는 발명의 회로 기판의 측면에 트렌치를 갖는 탑뷰 및 사시도를 나타낸 도면이다.
도 14의 (A)(B)는 발명에서 회로 기판의 측면 배선 공정에서의 문제를 설명하기 위한 도면이다.
도 15는 발명의 실시 예에 따른 디스플레이 패널들을 배열한 예이다.
도 16은 발명의 실시 예에 따른 디스플레이 패널 제조 과정을 나타낸 흐름도이다.
도 17은 비교 예에서 회로 기판의 상부 패드가 소결 공정이 없는 경우, 표면 상태를 나타낸 도면이다.1 and 2 are examples of cutting a circuit board having a thin film transistor unit in a panel unit according to an embodiment of the present invention.
3 is a view showing an example of a display device having a plurality of LED chips according to an embodiment of the present invention.
4 is a diagram illustrating an example of pixels having a plurality of LED chips of FIG. 3 .
5 is a block diagram illustrating the display device of FIG. 3 .
6 is a diagram illustrating an example of a connection between a TFT unit and an LED chip on a circuit board according to an embodiment of the present invention.
7 is a view showing another example in which a TFT unit and an LED chip are connected on a circuit board according to an embodiment of the present invention.
8A and 8B are diagrams illustrating side connection wiring between LED chips and a circuit board in a display device according to an embodiment of the present invention.
9(A)-(D) are views for explaining a process of forming a connection wiring on a side surface of a circuit board according to an embodiment of the present invention.
10(A)-(D) are views for explaining another example of a process of forming a connection wiring on a side surface of a circuit board according to an embodiment of the present invention.
11(A)-(C) are examples of side cross-sectional views illustrating a process of forming a connection wiring on the side surface of the circuit board of FIGS. 9 and 10 .
12 is a view illustrating trenches shown on a side surface of the circuit board of FIGS. 9 to 11 .
13A and 13B are views showing a top view and a perspective view having a trench on the side surface of the circuit board of the present invention.
14A and 14B are diagrams for explaining a problem in the side wiring process of the circuit board in the present invention.
15 is an example in which display panels are arranged according to an embodiment of the present invention.
16 is a flowchart illustrating a display panel manufacturing process according to an embodiment of the present invention.
17 is a view showing the surface state of the upper pad of the circuit board in the comparative example when there is no sintering process.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative and the present invention is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the case in which the plural is included is included unless specifically stated otherwise. In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description. In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal relationship is described as 'after', 'following', 'after', 'before', etc. It may include cases that are not continuous unless this is used. Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be

이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이며, 도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이고, 도 4는 도 3의 복수의 LED칩을 갖는 픽셀들의 예를 나타낸 도면이며, 도 5는 도 3의 디스플레이 장치를 나타내는 블록도이고, 도 6은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩의 연결 예를 나타낸 도면이며, 도 7은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩을 연결한 다른 예를 나타낸 도면이고, 도 8a 및 도 8b은 발명의 실시 예에 따른 디스플레이 장치에서 LED 칩들과 회로 기판의 측면 연결배선을 나타낸 도면이며, 도 9의 (A)-(D)는 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정을 설명한 도면이며, 도 10의 (A)-(D)은 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정의 다른 예를 설명한 도면이고, 도 11의 (A)-(C)은 도 9 및 도 10의 회로 기판의 측면의 연결배선의 형성 과정을 설명한 측 단면도의 예이며, 도 12는 도 9 내지 도 11의 회로 기판의 측면에 나타낸 트렌치들을 나타낸 도면이며, 도 13의 (A)(B)는 발명의 회로 기판의 측면에 트렌치를 갖는 탑뷰 및 사시도를 나타낸 도면이다.1 and 2 are examples of cutting a circuit board having a thin film transistor unit in a panel unit in an embodiment of the invention, and FIG. 3 is a view showing an example of a display device having a plurality of LED chips according to an embodiment of the invention, 4 is a view showing an example of pixels having a plurality of LED chips of FIG. 3 , FIG. 5 is a block diagram showing the display device of FIG. 3 , and FIG. 6 is a TFT unit and an LED chip on a circuit board in an embodiment of the invention 7 is a view showing another example in which a TFT unit and an LED chip are connected on a circuit board in an embodiment of the present invention, and FIGS. 8A and 8B are LEDs in a display device according to an embodiment of the present invention. It is a view showing the side connection wiring between the chips and the circuit board, and FIGS. 9(A)-(D) are views for explaining the process of forming the connection wiring on the side surface of the circuit board according to an embodiment of the present invention, (A)-(D) are views for explaining another example of a process of forming a connection wiring on a side surface of a circuit board according to an embodiment of the present invention, and (A)-(C) of FIG. 11 are FIGS. 9 and 10 It is an example of a side cross-sectional view explaining the formation process of the connection wiring on the side of the circuit board of It is a view showing a top view and a perspective view having a trench on the side of the circuit board of the invention.

도 1, 도 2 및 도 4를 참조하면, 지지부재(1)의 일면(또는 상면)에는 개별 발광 영역(A1)에 TFT(Thin film transistor)부 및 배선 패턴이 배치되며, 지지부재(1)의 타면(또는 배면)에는 일면의 발광 영역(A1)에 탑재되는 발광 소자 예컨대, LED 칩들 구동하기 위한 구동부들이 배치될 수 있다. 1, 2 and 4 , a thin film transistor (TFT) unit and a wiring pattern are disposed in an individual light emitting area A1 on one surface (or an upper surface) of the support member 1 , and the support member 1 . On the other surface (or rear surface) of the light emitting device mounted on the light emitting area A1 of one surface, for example, driving units for driving LED chips may be disposed.

상기 지지부재(1)를 커팅 라인(C1,C2)을 따라 단위 크기로 커팅한 후, 각 지지부재(1)의 측면(Sc)에 연결배선(도 8a의 313)을 형성한 다음, 지지부재(1)의 일면에 LED 칩(2A,2B,2C)들을 탑재하여 픽셀들을 형성할 수 있다. 도 4와 같이, 상기 LED 칩(2A,2B,2C)의 크기는 한 변의 길이가 50㎛ 이하, 100㎛ 이하 또는 1000㎛ 이하일 수 있다. 여기서, 상기 LED 칩(2A,2B,2C)이나 TFT를 구동하기 위한 드라이버 IC나 각종 부품과 같은 구동부는 상기 지지부재(1)의 타면에 배치되거나 반대로 일면에 배치될 수 있다. 여기서, 상기 배선 패턴을 갖는 개별 지지부재(1)는 회로기판(20)으로 정의될 수 있다. After the support member 1 is cut to a unit size along the cutting lines C1 and C2, a connection wire (313 in FIG. 8A) is formed on the side surface Sc of each support member 1, and then the support member The pixels may be formed by mounting the LED chips 2A, 2B, and 2C on one surface of (1). 4 , the size of the LED chips 2A, 2B, and 2C may be 50 μm or less, 100 μm or less, or 1000 μm or less in length on one side. Here, a driving unit such as a driver IC or various components for driving the LED chips 2A, 2B, and 2C or TFT may be disposed on the other surface of the support member 1 or, conversely, on one surface. Here, the individual support member 1 having the wiring pattern may be defined as the circuit board 20 .

상기 지지부재(1)는 회로기판(20)의 지지 층을 포함하며, 투명한 재질로 형성될 수 있으며, 플라스틱 재질, 글라스 재질, 세라믹 재질, 또는 투명 절연 필름 중 적어도 하나를 포함할 수 있다. 상기 지지부재(1)는 상부에 패턴이 형성된 투명한 연성 기판이거나 비 연성의 기판일 수 있다. 여기서, 상기 지지부재(1)는 하부 패턴이 외곽 둘레에 형성되거나 형성되지 않을 수 있다.The support member 1 includes a support layer of the circuit board 20 and may be formed of a transparent material, and may include at least one of a plastic material, a glass material, a ceramic material, and a transparent insulating film. The support member 1 may be a transparent flexible substrate having a pattern formed thereon or a non-flexible substrate. Here, the support member 1 may or may not have a lower pattern formed around the periphery.

상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 손목시계, 휴대폰 단말기, 혹은 타일링방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 2인치(inch) 이상이거나, 마이크로 이하의 LED 칩들을 갖는 디스플레이의 사이즈일 수 있으며, 이에 한정되는 것은 아니다.The size of each of the display panels 11, 12, 13, and 14 may be implemented in a size suitable for various application fields, such as a wrist watch, a mobile phone terminal, or a tiling-type monitor or TV, or a large TV or a single panel of a billboard. . For example, the size of each of the display panels 11 , 12 , 13 , and 14 may be 2 inches or more or the size of a display having LED chips of micro or less, but is not limited thereto.

여기서, 인접한 디스플레이 패널(11,12,13,14) 사이의 경계 부분은 지지부재(1)가 개별 패널 크기로 싱귤레이션(Singulation) 공정에 의해 커팅되는 부분으로서, 레이저 빔에 의해 상기 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이에 따라 개별 지지부재(1)의 에지 영역(A2,A3)에 열 충격이 최소화되고 TFT와 각종 부품이나 배선의 열화를 줄여줄 수 있다. 커팅 시 주변의 열 손해(HAZ)를 최소화시켜 줄 수 있고, 상기 열 손해 영역을 커팅 라인(C1,C2)으로부터 30㎛ 이하의 영역으로 줄여줄 수 있다. 따라서, 디스플레이 패널이나 기판에 대해 열에 대한 신뢰성을 개선시켜 줄 수 있다. Here, the boundary portion between the adjacent display panels 11, 12, 13, and 14 is a portion in which the support member 1 is cut into individual panel sizes by a singulation process, and the cutting line ( C1, C2) will be cut. Accordingly, thermal shock to the edge regions A2 and A3 of the individual support member 1 is minimized, and deterioration of the TFT and various components or wiring can be reduced. It is possible to minimize the heat damage (HAZ) around the cutting, and it is possible to reduce the heat damage area to an area of 30 µm or less from the cutting lines C1 and C2. Accordingly, thermal reliability of the display panel or substrate may be improved.

도 2의 (A)(B)와 같이, 커팅된 디스플레이 패널(11)은 중앙의 발광 영역(A1)과 비 발광 영역인 에지 영역(A2,A3)으로 구분될 수 있다. 상기 에지 영역(A2,A3)은 상면(Sa)에 상부 패드(31) 또는 에지측 패턴들이 배치될 수 있으며, 이 경우에는 발광 영역(A1)을 제외한 영역에 상기 상부 패드(31)들이 에지를 따라 배열될 수 있다. 상기 상부 패드(31) 또는 에지 패턴들은 도전성 리드로서, 일부는 테스트 단자로 사용될 수 있다. 도 2의 (B)와 같이, 상부 패드(31)는 단위 패널의 에지 부분을 지나는 커팅 라인 보다 내측에 배치되고, 외측에 테스트 라인(TL1)이 연결될 수 있다. As shown in (A) (B) of FIG. 2 , the cut display panel 11 may be divided into a central light emitting area A1 and edge areas A2 and A3 which are non-emission areas. In the edge areas A2 and A3 , the upper pad 31 or edge-side patterns may be disposed on the upper surface Sa. In this case, the upper pads 31 may form an edge in an area excluding the light emitting area A1. can be arranged accordingly. The upper pad 31 or the edge patterns may be conductive leads, and some may be used as test terminals. As shown in FIG. 2B , the upper pad 31 may be disposed inside the cutting line passing through the edge portion of the unit panel, and the test line TL1 may be connected to the outside.

상기 지지부재(1)의 하면측 에지를 따라 하부 패드(32)들이 배치되며, 하부 패드(32)의 외측에 테스트 라인이 연결될 수 있다. 이러한 디스플레이 패널(11)은 상부 패드(31)들과 하부 패드(32)들이 서로 전기적으로 이격된 상태이다. 후술하는 바와 같이, 상부 패드(31)들 각각과 하부 패드(32)들 각각을 연결하기 위해, 도 8a와 같이 기판 측면(Sc)에 트렌치(311)들을 형성한 다음 그 내부에 연결배선(313)들을 형성하여 상기 지지부재(1)의 상부 패드(31)와 하부 패드(32)를 연결하게 된다. 상기 트렌치(311)들 각각의 탑뷰 형상은 반구 형상이거나, 반 타원 형상일 수 있다.Lower pads 32 are disposed along an edge of the lower surface of the support member 1 , and a test line may be connected to the outside of the lower pad 32 . In the display panel 11 , the upper pads 31 and the lower pads 32 are electrically spaced apart from each other. As will be described later, in order to connect each of the upper pads 31 and each of the lower pads 32 , trenches 311 are formed in the side surface Sc of the substrate as shown in FIG. 8A , and then the connection wiring 313 therein. ) to connect the upper pad 31 and the lower pad 32 of the support member 1 . The top view shape of each of the trenches 311 may be a hemispherical shape or a semi-elliptical shape.

종래에는 상부 패드와 하부 패드를 연결하기 위해 패널의 측면(Sc) 외측으로 트렌치 없이 측면 연결배선을 형성하거나 기판을 관통하는 연결배선을 형성하게 된다. 이때 측면 외측으로 연결배선을 형성할 경우, 연결배선과 이를 보호하는 페시베이션층의 두께로 인해 인접한 두 패널들이 밀착될 수 없는 문제가 있다. 또는 패널을 관통한 연결배선을 형성하기 위해, 각 에지 영역에 수백 개 이상의 패드마다 비아 홀을 가공하고, 그 비아 홀들 각각에 금속 물질을 주입하여 비아를 형성하는 복잡한 문제가 있다.Conventionally, in order to connect the upper pad and the lower pad, a side connection wiring is formed outside the side Sc of the panel without a trench, or a connection wiring passing through the substrate is formed. In this case, when the connecting wiring is formed on the outside of the side, there is a problem that two adjacent panels cannot be in close contact due to the thickness of the connecting wiring and the passivation layer protecting the same. Alternatively, there is a complicated problem in that a via hole is formed in each of hundreds or more pads in each edge region in order to form a connection wiring passing through the panel, and a metal material is injected into each of the via holes to form a via.

도 3, 도 4 및 도 6과 같이, 디스플레이 패널은 개별 지지부재(1)의 일면(또는 상면)(Sa)에 TFT부(50)와 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 여기서, 도 3의 (A)(B)(C)와 같이, 발명의 실시 예는 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3) 또는 시트를 제공하고, 상기 블록들(D1,D2,D3) 또는 시트들 각각은 종류별 또는 컬러별로 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있다. 3, 4 and 6, the display panel is a unit having a TFT unit 50 and a plurality of LED chips 2A, 2B, 2C on one surface (or upper surface) Sa of the individual support member 1 . Pixels may be arranged in a matrix form. Here, as shown in (A) (B) (C) of Figure 3, the embodiment of the present invention provides a block (D1, D2, D3) or a sheet having previously provided LED chips (2A, 2B, 2C), and the In each of the blocks D1, D2, and D3 or the sheets, 10 or more or 100 or more LED chips may be arranged at preset intervals for each type or color. Here, the preset interval may be an interval for mounting the LED chips on the display panel.

상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다. 상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 다른 예로서, LED칩(2A,2B,2C)들은 모두 동일한 컬러를 발광하는 LED칩을 포함할 수 있다.In each of the first to third blocks D1, D2, and D3, a plurality of first to third LED chips 2A, 2B, and 2C may be arranged at preset intervals in the horizontal and vertical directions. Each of the blocks D1, D2, and D3 is, for example, a first block D1 in which the first LED chips 2A are arranged, a second block D2 in which the second LED chips 2B are arranged, and a third A third block D3 in which the LED chips 2C are arranged may be included. For example, the LED chips 2A, 2B, and 2C may include red (R), green (G) and blue (B) LED chips. As another example, the LED chips 2A, 2B, and 2C may all include LED chips emitting the same color.

이러한 각 블록(D1,D2,D3)별을 순차적으로, 지지부재(1) 상에 정해진 영역에 각각 접착시킨 후, 전기적으로 각 블록의 LED 칩들을 연결해 줌으로서, 지지부재(1) 상에 LED 칩(2A,2B,2C)들이 구동될 수 있다. 상기 LED칩(2A,2B,2C)를 갖는 픽셀 영역(2)은 도 4와 같이 다양한 형태로 배열될 수 있다. 상기 LED 칩(2A,2B,2C)들 각각은 수평형 칩, 수직형 칩 또는 플립 칩 방식으로 탑재될 수 있다. 상기 LED 칩(2A,2B,2C)에 의해 방출된 광은 지지부재(1)의 상부로 방출되거나, 반대로 하부로 방출될 수 있다. 다른 예로서, 여기서, 상기 LED칩(2A,2B,2C)들이 동일한 컬러(예: 청색)를 발광한 경우, 각 컬러별 블록으로 구분하지 않고, 패널에 필요한 전체 LED 칩을 하나의 블록에 배열한 후, 지지부재(1)에 탑재하고, 청색 광의 출사 측에 형광체층 예컨대, 적색 및 녹색 형광체층을 배치하거나, 백색 광의 출사 측에 청색, 녹색, 적색 형광체층을 배치할 수 있다. Each of these blocks (D1, D2, D3) is sequentially adhered to a predetermined area on the support member 1, and then the LED chips of each block are electrically connected to the LED on the support member 1 Chips 2A, 2B, 2C may be driven. The pixel region 2 having the LED chips 2A, 2B, and 2C may be arranged in various shapes as shown in FIG. 4 . Each of the LED chips 2A, 2B, and 2C may be mounted in a horizontal chip, a vertical chip, or a flip chip method. The light emitted by the LED chips 2A, 2B, and 2C may be emitted to the upper portion of the support member 1 or, conversely, to the lower portion. As another example, here, when the LED chips 2A, 2B, and 2C emit the same color (eg, blue), the entire LED chip required for the panel is arranged in one block without dividing each color into blocks. After this, it may be mounted on the support member 1, and a phosphor layer, for example, red and green phosphor layers, may be disposed on the blue light emission side, or blue, green, and red phosphor layers may be disposed on the white light emission side.

이때 상기 지지부재(1) 상에는 LED 칩(2A,2B,2C)을 보호하는 커버부재(7)가 배치될 수 있다. 도 6과 같이, 상기 광이 패널 상부로 방출될 경우, 상기 커버부재(7)는 투명한 재질이거나 불투명한 재질일 수 있으며, 예컨대 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 도 7과 같이, 광이 패널 하부를 통해 방출될 경우, 상기 커버부재(7)는 광 흡수 물질 또는 차단 물질일 수 있다.In this case, a cover member 7 for protecting the LED chips 2A, 2B, and 2C may be disposed on the support member 1 . As shown in FIG. 6 , when the light is emitted to the upper portion of the panel, the cover member 7 may be made of a transparent material or an opaque material, for example, a glass material or a soft or rigid plastic material, and a protective layer or protection It may be a cover. 7 , when light is emitted through the lower part of the panel, the cover member 7 may be a light absorbing material or a blocking material.

또한 도 15와 같이, 디스플레이 장치(200)를 위해 여러 개의 디스플레이 패널(100a,100b)들이 밀착될 경우, 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널(100a,100b)들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널(100a,100b)들을 갖는 디스플레이 장치(200)의 사이즈는 상기 디스플레이 패널의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치(200)에서 각 패널(100a,100b)들은 결합, 분리 또는 제거가 가능한 구조이다.Also, as shown in FIG. 15 , when a plurality of display panels 100a and 100b are closely attached for the display apparatus 200, they may be closely coupled so as not to be distinguished from the outside. That is, the display panels 100a and 100b may have an arrangement structure or a combination structure in which dark lines are not generated at the boundary portion. The size of the display apparatus 200 including the display panels 100a and 100b may vary according to the number of the display panels combined and the size of each panel. In addition, in the display apparatus 200, each panel 100a, 100b has a structure that can be combined, separated, or removed.

도 3, 도 4 및 도 6과 같이, 상기 디스플레이 패널의 회로기판(20, 도 6)은 복수의 LED칩(2A,2B,2C)을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 즉, 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동하기 위한 박막트랜지스터(TFT)부(50)와 각종 배선들이 형성되어 있으며, 상기 박막트랜지스터가 턴-온되면, 배선을 통해 외부로부터 입력된 구동신호가 LED칩(2A,2B,2C)에 인가되고 각 LED칩이 발광하게 되어 화상을 구현하게 된다. 상기 회로기판(20)은 각 픽셀 영역(2)에 배치된 서브 픽셀 예컨대, LED칩(2A,2B,2C)들이 각각 독립적으로 구동되도록 구성된 회로 예컨대, 박막 트랜지스터를 포함할 수 있다.3, 4 and 6, the circuit board 20 (FIG. 6) of the display panel uses a TFT array substrate capable of driving a plurality of LED chips 2A, 2B, and 2C. That is, the circuit board 20 is formed with a thin film transistor (TFT) unit 50 and various wirings for driving the plurality of LED chips 2A, 2B, and 2C. When the thin film transistor is turned on, the wiring A driving signal input from the outside is applied to the LED chips 2A, 2B, and 2C, and each LED chip emits light to realize an image. The circuit board 20 may include a circuit, for example, a thin film transistor, configured to independently drive sub-pixels, for example, the LED chips 2A, 2B, and 2C, disposed in each pixel region 2 .

상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다. In each pixel area 2 of the circuit board 20, at least three LED chips 2A, 2B, and 2C emitting monochromatic light of red, green, and blue are arranged, and LEDs are emitted by signals applied from the outside. Lights of red, green and blue colors are emitted from the chip to display an image.

상기 LED칩(2A,2B,2C)들은 측면 배선 공정 후 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다. 여기서, 상기 박막트랜지스터를 갖는 회로기판(20)과 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 이에 연결되는 박막트랜지스터부(50)를 포함할 수 있다. The LED chips 2A, 2B, and 2C may be mounted through a separate bonding process or a reflow process after the side wiring process. Here, the configuration of the circuit board 20 having the thin film transistor and the plurality of LED chips 2A, 2B, and 2C may be defined as a light source module. The circuit board 20 may include the LED chips 2A, 2B, and 2C and a thin film transistor unit 50 connected thereto.

도 5와 같이, 하나의 픽셀 영역(2)은 R, G, B 서브 픽셀을 각각 구동하기 위한 3개의 픽셀 구동 회로(137)를 포함하는 것으로 정의할 수도 있다. 패널 구동부(90)는 COG(Chip on Class) 본딩 또는 FOG(Film on Glass) 본딩 방식으로 TFT부(50)에 연결될 수 있다. 이와 같은 패널 구동부(90)는 다수의 픽셀 구동 회로(80)를 구동하여 다수의 픽셀 구동 회로(80) 각각에 전기적으로 연결된 다수의 LED 칩(2A,2B,2C)의 발광을 제어할 수 있다. 패널 구동부(90)는 제1 구동부(91)와 제2 구동부(93)를 통해 다수의 픽셀 구동 회로를 라인별로 제어할 수 있다. 제1 구동부(91)는 TFT 기판의 전면에 형성된 다수의 가로 라인들을 영상 프레임당 하나의 라인씩 순차적으로 제어하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 해당 라인에 각각 연결된 픽셀 구동 회로에 전송할 수 있다. 이러한 제1 구동부(91)는 게이트 드라이버(gate driver)로 지칭될 수 있다. As shown in FIG. 5 , one pixel region 2 may be defined as including three pixel driving circuits 137 for driving R, G, and B sub-pixels, respectively. The panel driver 90 may be connected to the TFT unit 50 by a chip on class (COG) bonding method or a film on glass (FOG) bonding method. The panel driver 90 may control the light emission of the plurality of LED chips 2A, 2B, and 2C electrically connected to each of the plurality of pixel driving circuits 80 by driving the plurality of pixel driving circuits 80 . . The panel driver 90 may control a plurality of pixel driving circuits for each line through the first driver 91 and the second driver 93 . The first driver 91 generates a control signal for sequentially controlling a plurality of horizontal lines formed on the front surface of the TFT substrate, one line per image frame, and transmits the generated control signal to a pixel driving circuit connected to the corresponding line, respectively. can be transmitted This first driver 91 may be referred to as a gate driver.

제2 구동부(93)는 TFT 기판의 전면에 형성된 다수의 세로라인들을 영상 프레임당 하나의 라인씩 순차적으로 제어하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 해당 라인에 연결된 각각 연결된 픽셀 구동 회로(80)로 전송할 수 있다. 아울러, 제2 구동부(93)는 데이터 드라이버(data driver)로 지칭될 수 있다.The second driver 93 generates a control signal for sequentially controlling a plurality of vertical lines formed on the front surface of the TFT substrate, one line per image frame, and applies the generated control signal to each connected pixel driving circuit connected to the corresponding line. It can be sent to (80). In addition, the second driver 93 may be referred to as a data driver.

도 6과 같이, 상기 LED칩(2A,2B,2C)이 배치된 회로 기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.As shown in FIG. 6 , a light-transmitting cover 7 may be disposed on the circuit board 20 on which the LED chips 2A, 2B, and 2C are disposed, and the light-transmitting cover 7 includes the LED chips 2A, The light emitted from 2B, 2C) can be emitted. A transparent layer 7A may be disposed between the LED chips 2A, 2B, and 2C and the light-transmitting cover 7, and the transparent layer 7A may include a transparent resin material such as silicone or epoxy, or air It can be a gap.

상기 회로 기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다. In the circuit board 20 , the thin film transistor unit 50 includes a gate electrode 51 , a semiconductor layer 53 , a source electrode 55 , and a drain electrode 57 . A gate electrode 51 is formed on the circuit board 20 , a gate insulating layer 49 is formed over the entire area of the circuit board 110 to cover the gate electrode 51 , and a semiconductor layer 53 is formed with the gate It is formed on the insulating layer 49 , and a source electrode 55 and a drain electrode 57 are formed on the semiconductor layer 53 .

상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.The gate electrode 51 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy or an alloy thereof, and the gate insulating layer 49 is made of an inorganic insulating material such as SiOx or SiNx. It may be made of a single layer made of or a plurality of layers made of SiOx and SiNx. The semiconductor layer 53 may be made of an amorphous semiconductor such as amorphous silicon, or an oxide semiconductor such as Indium Gallium Zinc Oxide (IGZO), TiO2, ZnO, WO 3 , SnO 2 . When the semiconductor layer 53 is formed of an oxide semiconductor, the size of the thin film transistor (TFT) may be reduced, driving power may be reduced, and electric mobility may be improved. Of course, in the present invention, the semiconductor layer of the thin film transistor is not limited to a specific material, and all kinds of semiconductor materials currently used in the thin film transistor may be used.

소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.The source electrode 55 and the drain electrode 57 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy or an alloy thereof. In this case, the drain electrode 57 may be used as a first connection electrode for applying a signal to the LED chips 2A, 2B, and 2C. On the other hand, in the drawing, the thin film transistor unit 50 is a bottom gate type thin film transistor, but the present invention is not limited to a thin film transistor having such a specific structure, but various structures such as a top gate type thin film transistor. A thin film transistor may be applied.

상기 표시영역인 발광영역(A1)의 제1절연층(41) 위에는 제2연결 전극(59)이 형성된다. 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있다. A second connection electrode 59 is formed on the first insulating layer 41 of the light emitting area A1 which is the display area. The second connection electrode 59 may be formed of a metal such as Cr, Mo, Ta, Cu, Ti, Al, or an Al alloy or an alloy thereof.

박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 표시영역의 제1 절연층(41) 위에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.A first insulating layer 41 is formed on the circuit board 20 on which the thin film transistor unit 50 is formed, and LED chips 2A, 2B, and 2C are disposed on the first insulating layer 41 of the display area. At this time, in the drawing, a portion of the first insulating layer 114 is removed and the LED chips 2A, 2B, and 2C may be arranged on the removed area. The first insulating layer 41 may be formed of an organic layer such as a polyimide (PI) film or photoacrylic, or may have a multilayer structure such as an inorganic layer/organic layer or an inorganic layer/organic layer/inorganic layer.

상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다.First and second pads 61 and 63 may be disposed in the area where the first insulating layer 41 is opened. The first pad 61 may be disposed on the first connection electrode 57 or may be a part of the material of the first connection electrode 57 . The second pad 63 may be disposed on the second connection electrode 59 or may be a part of the second connection electrode 59 .

도 7은 패널의 다른 예로서, 각각의 LED 칩 탑재 영역(50A)에서 각 LED칩(2A,2B,2C)의 제1 전극(K1)와 TFT부의 제1패드(61)에는 제1연결부(161)의 양단(P2,P4)이 연결되며, 제2 전극(K2)과 TFT부의 제2패드(63)에는 제2연결부(162)의 양단(P1,P3)이 연결될 수 있다. 상기 제1 및 제2연결 전극(57,59)는 지지부재(1)의 상면에 형성될 수 있다. 다른 예로서, 지지부재(1)의 상면에 형성된 게이트 절연층(49)이 제거된 영역에 상기 수지부재(151) 및 접착층(B10)이 배치될 수 있다. 다른 예로서, 상기 게이트 절연층(49)는 수지부재(151) 및 접착층(B10)의 하면에 연장될 수 있다. 상기 접착층(B10)은 투명한 실리콘 또는 에폭시 재질일 수 있다.7 is another example of a panel, in each LED chip mounting area 50A, the first electrode K1 of each LED chip 2A, 2B, 2C and the first connection part 61 of the TFT part Both ends P2 and P4 of the 161 may be connected, and both ends P1 and P3 of the second connection unit 162 may be connected to the second electrode K2 and the second pad 63 of the TFT unit. The first and second connection electrodes 57 and 59 may be formed on the upper surface of the support member 1 . As another example, the resin member 151 and the adhesive layer B10 may be disposed in a region from which the gate insulating layer 49 formed on the upper surface of the support member 1 is removed. As another example, the gate insulating layer 49 may extend on the lower surface of the resin member 151 and the adhesive layer B10 . The adhesive layer B10 may be made of a transparent silicone or epoxy material.

상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다. 이후, 디스플레이 패널 상에 각 컬러별 LED 칩들이 실장되면, 클리닝 공정을 수행할 수 있으며, 상기 클리닝 공정을 통해 플럭스와 같은 비정상적인 부분을 제거할 수 있다. The first and second pads 61 and 63 may include at least two or more of Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, and Au. The first and second pads 61 and 63 may be formed in multiple layers. Thereafter, when the LED chips for each color are mounted on the display panel, a cleaning process may be performed, and an abnormal portion such as flux may be removed through the cleaning process.

상기 수지부재(151) 및 절연층(155) 중 적어도 하나 또는 모두는 상기 TFT부(50)의 표면 상에 더 연장되어 배치될 수 있어, TFT부(50)의 표면을 보호할 수 있다. 상기 수지부재(151)는 지지부재(1)의 상부, 및 제 1내지 제3 LED칩(2A,2B,2C)들을 몰딩하게 된다. 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)을 통해 방출된 광을 흡수, 반사 또는 차단하는 재질을 포함할 수 있다. 상기 수지부재(151)는 빛 샘을 방지할 수 있다. 상기 수지부재(151)는 바인더 수지, 광중합 개시제, 블랙 안료, 용제 중 적어도 하나를 포함할 수 있으며, 예컨대, 바인더 수지는 에폭시계 수지, 아크릴계 수지, 폴리이미드 수지, 페널 수지, 실리콘계 수지, 또는 카도계 수지 재료를 포함할 수 있다. 상기 수지부재(151)는 레진계 또는 에폭시계의 블랙 재질일 수 있으며, 내부에 차광성, 반사성 또는 흡수성의 첨가제를 포함할 수 있다. At least one or both of the resin member 151 and the insulating layer 155 may be further extended on the surface of the TFT unit 50 to protect the surface of the TFT unit 50 . The resin member 151 molds the upper portion of the support member 1 and the first to third LED chips 2A, 2B, and 2C. The resin member 151 may include a material that absorbs, reflects, or blocks the light emitted through the LED chips 2A, 2B, and 2C. The resin member 151 may prevent light leakage. The resin member 151 may include at least one of a binder resin, a photopolymerization initiator, a black pigment, and a solvent. For example, the binder resin may include an epoxy resin, an acrylic resin, a polyimide resin, a panel resin, a silicone resin, or a car It may include a dog-based resin material. The resin member 151 may be made of a resin-based or epoxy-based black material, and may include a light-shielding, reflective, or absorptive additive therein.

상기 수지부재(151)는 LED칩(2A,2B,2C)들의 상부, LED칩(2A,2B,2C)의 측면, 인접한 LED칩(2A,2B,2C)들의 사이, LED칩(2A,2B,2C)과 패드(61,63)들 사이에, 전극(K1,K2) 사이에 각각 배치될 수 있다. 또한 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)의 측면에 접착될 수 있으며, 예컨대 발광구조물(105)의 측면, 투광성 기판(101)의 측면, 전극(K1,K2)의 측면에 접착될 수 있다. 또한 수지부재(151)는 LED칩(2A,2B,2C)의 상면에 접착될 수 있으며, 전극(K1,K2)의 상면보다 높게 배치될 수 있다. 여기서, 상기 LED칩(2A,2B,2C)과 패드(61,63) 사이의 최소 간격은 2㎛ 이상 예컨대, 2㎛ 내지 5㎛의 범위로 제공될 수 있다. 상기 절연층(155)은 상기 제1 및 제2연결부(161,162)의 상면 및 노출된 수지부재(151)의 표면 상에 형성될 수 있다. 상기 절연층(155)은 실리콘 또는 에폭시와 같은 재질의 층이거나, 방열 특성의 절연재질일 수 있다. The resin member 151 is disposed on top of the LED chips 2A, 2B, and 2C, on the sides of the LED chips 2A, 2B, and 2C, between adjacent LED chips 2A, 2B, and 2C, between the LED chips 2A, 2B. , 2C) and the pads 61 and 63 and between the electrodes K1 and K2, respectively. In addition, the resin member 151 may be adhered to the side surfaces of the LED chips 2A, 2B, and 2C, for example, the side surface of the light emitting structure 105, the side surface of the light-transmitting substrate 101, and the electrodes K1 and K2. It can be glued to the side. In addition, the resin member 151 may be adhered to the upper surfaces of the LED chips 2A, 2B, and 2C, and may be disposed higher than the upper surfaces of the electrodes K1 and K2. Here, the minimum distance between the LED chips 2A, 2B, and 2C and the pads 61 and 63 may be 2 μm or more, for example, in the range of 2 μm to 5 μm. The insulating layer 155 may be formed on the upper surfaces of the first and second connection parts 161 and 162 and the exposed surface of the resin member 151 . The insulating layer 155 may be a layer made of a material such as silicon or epoxy, or an insulating material having heat dissipation characteristics.

발명의 실시 예에서 회로기판(20)의 측면 연결배선의 형성 공정은 LED 칩(2A,2B,2C)을 탑재 공정 전에 진행될 수 있다. 반대로 LED 칩의 탑재 후 측면 연결배선을 진행할 수 있으나, 공정이 복잡해지고 LED 칩들이 공정 중 손해 또는 오픈 불량이 발생될 수 있다. In an embodiment of the present invention, the process of forming the side connection wiring of the circuit board 20 may be performed before the mounting process of the LED chips 2A, 2B, and 2C. Conversely, after mounting the LED chip, side connection wiring may be performed, but the process becomes complicated and damage or open defects may occur during the process of the LED chips.

도 8a 및 도 8b와 같이, 회로기판(20)에는 LED 칩(2A,2B,2C)들이 복수의 상부 패드(31) 각각에 연결된 라인 배선(La)으로 연결될 수 있다. 상기 복수의 상부 패드(31) 각각은 공통 단자 또는 양의 단자를 포함할 수 있다. 상기 상부 패드(31)들은 회로기판(20)의 측면(Sc) 중 적어도 한 측면, 예컨대, 두 측면, 세 측면 또는 모든 측면을 따라 배치될 수 있다. 상기 상부 패드(31)들은 상기 측면(Sc)들로부터 소정 간격(G0)으로 이격될 수 있으며, 40㎛ 이하 예컨대, 20㎛ 내지 30㎛ 범위일 수 있다. 상기 간격(G0)이 상기 범위보다 작은 경우, 레이저 커팅 공정 시 상기 상부 패드(31)에 손해를 줄 수 있고, 상기 범위보다 큰 경우 인접한 패널 간의 밀착 시 암선, 경계부 또는 베젤이 나타나는 문제가 있다. As shown in FIGS. 8A and 8B , the LED chips 2A, 2B, and 2C may be connected to the circuit board 20 by a line wire La connected to each of the plurality of upper pads 31 . Each of the plurality of upper pads 31 may include a common terminal or a positive terminal. The upper pads 31 may be disposed along at least one side of the side surface Sc of the circuit board 20 , for example, two sides, three sides, or all sides. The upper pads 31 may be spaced apart from the side surfaces Sc at a predetermined distance G0, and may be 40 μm or less, for example, 20 μm to 30 μm. If the gap G0 is smaller than the above range, damage to the upper pad 31 may be caused during the laser cutting process.

도 8b와 같이, 상기 회로기판(20)의 측면(Sc)에는 복수의 트렌치(311)가 배치되며, 상기 복수의 트렌치(311) 각각에는 상기 복수의 상부 패드(31)에 인접하거나 가까운 위치에 배치될 수 있다. 즉, 상기 복수의 상부 패드(31) 각각의 중심은 상기 트렌치(311)의 중심과 같은 직선 상에 배치될 수 있다. 상기 트렌치(311)의 폭(또는 직경)(D11)은 최대 폭으로서, 상기 상부 패드(31) 또는 하부 패드(32)의 폭(B2)보다 작을 수 있다. 상기 트렌치(311)의 폭(D11)은 양의 단자인 상부 패드(31)의 폭(B2)의 50% 이상 예컨대, 50% 내지 95%의 범위 또는 60% 내지 85%의 범위로 배치될 수 있다. 이러한 트렌치(311)의 폭(D11)은 50㎛ 이하 예컨대, 5㎛ 내지 50㎛의 범위 또는 25㎛ 내지 50㎛의 범위일 수 있다. 상기 트렌치(311)의 폭(D11)이 상기 범위보다 큰 경우, 인접한 트렌치(311)들 간의 간격이 좁아지고 측면 연결배선(313) 형성이 어려운 문제가 있고, 상기 범위보다 작은 경우 측면 연결배선(313)이 오픈되거나 들뜨는 문제가 있다. As shown in FIG. 8B , a plurality of trenches 311 are disposed on the side surface Sc of the circuit board 20 , and each of the plurality of trenches 311 is adjacent to or close to the plurality of upper pads 31 . can be placed. That is, the center of each of the plurality of upper pads 31 may be disposed on the same straight line as the center of the trench 311 . The width (or diameter) D11 of the trench 311 is the maximum width and may be smaller than the width B2 of the upper pad 31 or the lower pad 32 . The width D11 of the trench 311 may be arranged to be 50% or more of the width B2 of the upper pad 31, which is the positive terminal, for example, in the range of 50% to 95%, or in the range of 60% to 85%. have. The width D11 of the trench 311 may be 50 μm or less, for example, in the range of 5 μm to 50 μm or in the range of 25 μm to 50 μm. When the width D11 of the trench 311 is larger than the above range, the gap between the adjacent trenches 311 is narrowed and there is a problem in that it is difficult to form the side connecting wiring 313, and when it is smaller than the above range, the side connecting wiring ( 313) has a problem of being opened or floating.

상기 트렌치(311)의 깊이(D12)는 상기 회로기판(20)의 측면(Sc)과 상기 상부 패드(31) 사이의 간격(G0) 보다 작을 수 있으며, 상기 간격(G0)의 70% 이상 예컨대, 70% 내지 95%의 범위 또는 80% 내지 95%의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 트렌치(311)의 폭(D11)보다 작을 수 있으며, 30㎛ 이하 예컨대, 20㎛ 내지 30㎛의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 간격(G0)보다 클 경우 상부 패드(31) 또는 하부 패드(32)에 레이저에 의한 손해를 줄 수 있으며, 상기 간격(G0)의 70% 미만인 경우 트렌치(311)의 크기가 작아질 수 있고 상부 패드(또는 하부 패드)(31,32)와의 간격이 멀어지는 문제가 있다.The depth D12 of the trench 311 may be smaller than the gap G0 between the side surface Sc of the circuit board 20 and the upper pad 31, and 70% or more of the gap G0, for example. , in the range of 70% to 95% or in the range of 80% to 95%. The depth D12 of the trench 311 may be smaller than the width D11 of the trench 311 , and may be 30 μm or less, for example, in the range of 20 μm to 30 μm. If the depth D12 of the trench 311 is greater than the gap G0, damage may be caused to the upper pad 31 or the lower pad 32 by the laser, and when it is less than 70% of the gap G0 There is a problem in that the size of the trench 311 may be reduced and the distance from the upper pad (or lower pad) 31 and 32 increases.

상기 트렌치(311) 각각에는 측면 연결배선(313)이 각각 배치될 수 있다. 상기 측면 연결배선(313)은 상부 패드(31)에서 트렌치(311) 내부로 연장되고, 상기 트렌치(311)의 내부 하단에서 하부 패드(32)로 연장될 수 있다. 상기 측면 연결배선(313)들 각각은 상기 상부 패드(31)들 각각을 하부 패드(32)들 각각에 연결해 준다.A side connection wiring 313 may be disposed in each of the trenches 311 . The side connection wiring 313 may extend from the upper pad 31 into the trench 311 , and may extend from the inner lower end of the trench 311 to the lower pad 32 . Each of the side connection wirings 313 connects each of the upper pads 31 to each of the lower pads 32 .

상기 측면 연결배선(313)은 상기 트렌치(311)의 내측 면에 접촉되며, 상기 회로기판(20)의 상면(Sa) 및 하면(Sb)에 접촉될 수 있고, 상기 제거되지 않은 테스트 단자(TL1) 상에 접촉될 수 있다. The side connection wiring 313 is in contact with the inner surface of the trench 311 , and may be in contact with the upper surface Sa and the lower surface Sb of the circuit board 20 , and the test terminal TL1 that is not removed. ) can be in contact with the

상기 측면 연결배선(313)은 상기 상부 패드(31) 및 하부 패드(32)와 수직 방향으로 중첩될 수 있다. 여기서, 오버랩되는 폭(B5)은 전기적인 접합을 위해, 적어도 30㎛ 이상 예컨대, 30㎛ 내지 70㎛의 범위일 수 있다.The side connection wiring 313 may vertically overlap the upper pad 31 and the lower pad 32 . Here, the overlapping width B5 may be at least 30 μm or more, for example, in the range of 30 μm to 70 μm for electrical bonding.

상기 회로기판(20)의 상면(또는 하면)(Sa)에서 상기 측면 연결배선(313)의 폭(B3)은 상기 트렌치(311)의 폭(D11)보다 작고 상기 상부 패드(또는 하부 패드)(31,32)의 폭(B2)보다 작을 수 있다. 상기 회로기판(20)의 상면(또는 하면)에서 상기 측면 연결배선(313)의 길이(B4)는 상기 연결배선(313)의 폭(B3)과 같거나 클 수 있으며, 30㎛ 이상 예컨대, 30㎛ 내지 55㎛의 범위일 수 있다. 상기 측면 연결배선(313)의 길이(B4)가 상기 범위보다 작으면 상, 하부 패드(32)와의 중첩된 영역의 폭(B5)가 줄어들 수 있고, 상기 범위보다 큰 경우 전도성 개선 효과가 미미할 수 있다.The width B3 of the side connection wiring 313 on the upper surface (or lower surface) Sa of the circuit board 20 is smaller than the width D11 of the trench 311 and the upper pad (or lower pad) ( 31 and 32) may be smaller than the width B2. The length B4 of the side connection wiring 313 on the upper surface (or the lower surface) of the circuit board 20 may be the same as or greater than the width B3 of the connection wiring 313 , 30 μm or more, for example, 30 It may be in the range of μm to 55 μm. If the length B4 of the side connection wiring 313 is smaller than the above range, the width B5 of the area overlapped with the upper and lower pads 32 may be reduced. have.

상기 측면 연결배선(313)은 상기 트렌치(311) 내부에 배치되며, 상기 회로기판(20)의 측면(Sc)보다 내측에 배치될 수 있다. 상기 측면 연결배선(313)과 상기 회로기판(20)의 측면(Sc) 사이의 간격(G2)은 10㎛ 이하 예컨대, 3㎛ 내지 10㎛ 범위 또는 5㎛ 내지 10㎛의 범위일 수 있다. 상기 간격(G2)이 상기 범위보다 작은 경우, 페시베이션층(315)의 두께가 더 얇아지거나 상기 회로기판(20)의 측면(Sc) 외측으로 돌출될 수 있고, 상기 범위보다 큰 경우 측면 연결배선(313)의 두께 확보가 어려울 수 있다.The side connection wiring 313 may be disposed inside the trench 311 , and may be disposed inside the side surface Sc of the circuit board 20 . The distance G2 between the side connection wiring 313 and the side surface Sc of the circuit board 20 may be 10 μm or less, for example, 3 μm to 10 μm, or 5 μm to 10 μm. When the gap G2 is smaller than the above range, the passivation layer 315 may have a thinner thickness or may protrude to the outside of the side surface Sc of the circuit board 20. If it is larger than the above range, the side connection wiring It may be difficult to secure the thickness of (313).

상기 측면 연결배선(313)은 도전성 잉크재료 또는 도전성 페이스트를 포함할 수 있다. 상기 측면 연결배선(313)은 예컨대 도전성 구리계 페이스트, 카본 페이스트, 도전성 은계 잉크, 도전성 구리계 잉크, 메탈 옥사이드 페이스트, 메탈 옥사이드 잉크, 은 나노 와이어 잉크 중 적어도 하나를 포함할 수 있다. 상기 도전성 잉크재료는 비산화물질로서, 도전성 분말 또는 도전성 잉크 및 결합제를 포함할 수 있다. 상기 도전성 분말 또는 잉크는 금속 재료일 수 있으며, Cu계 화합물, 그래핀(Graphene)계 화합물, 구리-그래핀(CuGr: Copper + Graphene)계의 화합물 중에서 선택될 수 있으며, 예컨대 구리 및 그래핀 중 적어도 하나를 갖는 화합물 또는 구리-그래핀계 화합물로 제공될 수 있다. 다른 예로서, 상기 도전성 분말은 Cu, Ni, Au 중 적어도 하나, 또는 Cu/Ni, SnAg, SnPb, SnAg, Pure tin, Ni/Au 등의 합성 물질 중에서 선택될 수 있다. 상기 결합제는 페놀,아크릴,에폭시,멜라민 우레탄 등 중에서 선택될 수 있다.The side connection wiring 313 may include a conductive ink material or a conductive paste. The side connection wiring 313 may include, for example, at least one of a conductive copper-based paste, a carbon paste, a conductive silver-based ink, a conductive copper-based ink, a metal oxide paste, a metal oxide ink, and a silver nanowire ink. The conductive ink material is a non-oxide material, and may include conductive powder or conductive ink and a binder. The conductive powder or ink may be a metal material, and may be selected from a Cu-based compound, a graphene-based compound, and a copper-graphene (CuGr: Copper + Graphene)-based compound, for example, copper and graphene. It may be provided as a compound having at least one or a copper-graphene-based compound. As another example, the conductive powder may be selected from at least one of Cu, Ni, and Au, or a synthetic material such as Cu/Ni, SnAg, SnPb, SnAg, Pure tin, and Ni/Au. The binder may be selected from phenol, acryl, epoxy, melamine urethane, and the like.

상기 도전성 분말 또는 잉크는 상기 도전성 잉크재료의 수지에 비해 30wt% 내지 85wt%의 범위 또는 30wt% 내지 70wt%의 범위로 첨가될 수 있다. 이러한 도전성 분말의 함량에 따라 저항은 낮추고 트렌치(311) 내에서의 전기 도전성을 개선시키고 트렌치(311) 내측 면과의 접착력을 개선시켜 줄 수 있다. The conductive powder or ink may be added in a range of 30 wt% to 85 wt% or 30 wt% to 70 wt% compared to the resin of the conductive ink material. According to the content of the conductive powder, resistance may be lowered, electrical conductivity within the trench 311 may be improved, and adhesion to the inner surface of the trench 311 may be improved.

상기 구리-그래핀 계 화합물을 갖는 도전성 분말을 이용하여 측면 연결배선(313)을 형성할 경우, 다른 금속 재료보다는 전기 도전성이 높을 수 있다. 또한 상기 측면 연결배선(313)을 디스펜싱을 통해 형성해 줌으로써, 비도금 방식으로 도전성 잉크재료를 형성할 수 있어, 도금 공정보다는 단순화되고, 시간적 및 경제적으로 효율적일 수 있다. 또한 회로기판(20)의 측면(Sc)에 배치된 트렌치(311)의 내측면(S31, 도 13)이 거칠기를 갖고 있어, 측면 연결배선(313)의 접착력이 강화될 수 있다. 이러한 측면 연결배선(313)이 형성된 후 제1소결(sintering) 공정이 진행됨으로써, 분말 입자들이 열적 활성화 과정을 거쳐 일체의 구조물로 제공될 수 있고, 각각의 배선당 저항 값이 낮아질 수 있으며, 예컨대, 저항 값은 0.5옴 이하 또는 0.1옴 내지 0.5옴의 범위를 가질 수 있다.When the side connection wiring 313 is formed using the conductive powder having the copper-graphene-based compound, electrical conductivity may be higher than that of other metal materials. In addition, by forming the side connection wiring 313 through dispensing, the conductive ink material can be formed in a non-plating method, which is simpler than the plating process, and can be time-efficient and economically efficient. In addition, since the inner surface S31 ( FIG. 13 ) of the trench 311 disposed on the side surface Sc of the circuit board 20 has a roughness, the adhesive force of the side connection wiring 313 may be strengthened. After the side connection wiring 313 is formed, a first sintering process is performed, so that the powder particles can be provided as an integral structure through a thermal activation process, and the resistance value per each wiring can be lowered, for example, , the resistance value may be less than or equal to 0.5 ohms or in the range of 0.1 ohms to 0.5 ohms.

상기 측면 연결배선(313)의 두께는 10㎛ 이하 예컨대, 0.1㎛ 내지 10㎛의 범위 또는 0.5㎛ 내지 5㎛ 범위일 수 있으며, 상기 범위보다 작은 경우 전기 전도성이 저하되고 상기 범위보다 큰 경우 제조 시간이 증가되고 인접한 배선과의 간섭이 발생될 수 있다. 상기 측면 연결배선(313)은 디스펜싱 공정에 의해 형성되므로, 스텝 커버리지가 20㎛ 이상의 폭을 갖고 70% 이상으로 제공될 수 있다. The thickness of the side connection wiring 313 may be 10 μm or less, for example, in the range of 0.1 μm to 10 μm or in the range of 0.5 μm to 5 μm, and when it is smaller than the range, electrical conductivity is lowered, and when it is larger than the range, the manufacturing time This increases and interference with adjacent wiring may occur. Since the side connection wiring 313 is formed by a dispensing process, the step coverage may have a width of 20 μm or more and 70% or more may be provided.

상기 페시베이션층(315)은 상기 측면 연결배선(313) 상에 형성될 수 있다. 상기 페시베이션층(315)은 상기 측면 연결배선(313) 상에 형성될 수 있다. 상기 페시베이션층(315)은 상기 상,하부 패드(31,32)의 표면, 회로기판(20)의 상, 하면(Sa,Sb)에서 측면 연결배선(313)의 표면, 상기 트렌치(311) 내에서 상기 측면 연결배선(313)의 외면에 배치될 수 있다. 상기 페시베이션층(315)은 상기 측면 연결배선(313)의 표면을 덮을 수 있도록, 상기 측면 연결배선(313)의 면적보다 더 넓은 면적으로 형성될 수 있다. 상기 페시베이션층(315)은 상기 회로기판(20)의 상면(Sa)에서 상부 패드(31) 위 및 상기 측면 연결배선(313) 위에 배치되고, 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내부에 배치되며, 상기 회로기판(20)의 하면(Sb)에서 하부 패드(32) 아래 및 상기 측면 연결배선(313) 아래에 각각 배치될 수 있다. 상기 페시베이션층(315)은 TiO2, SiO2, SiON, Al2O3 중 적어도 하나를 포함하거나, 산화막, 질화물 또는 유전율 막으로 형성될 수 있다.The passivation layer 315 may be formed on the side connection wiring 313 . The passivation layer 315 may be formed on the side connection wiring 313 . The passivation layer 315 is formed on the surface of the upper and lower pads 31 and 32, the surface of the side connection wiring 313 on the upper and lower surfaces Sa and Sb of the circuit board 20, and the trench 311. It may be disposed on the outer surface of the side connection wiring 313 in the. The passivation layer 315 may have a larger area than that of the side connection wiring 313 so as to cover the surface of the side connection wiring 313 . The passivation layer 315 is disposed on the upper pad 31 and on the side connection wiring 313 on the upper surface Sa of the circuit board 20, and on the side Sc of the circuit board 20 It is disposed inside the trench 311 , and may be disposed under the lower pad 32 and below the side connection wiring 313 on the lower surface Sb of the circuit board 20 , respectively. The passivation layer 315 may include at least one of TiO 2 , SiO 2 , SiON, and Al 2 O 3 , or may be formed of an oxide layer, a nitride layer, or a dielectric constant layer.

상기 페시베이션층(315)이 상기 측면 연결배선(313)의 표면을 커버하게 되므로, 인접한 배선들 간의 간섭이나, 쇼트 문제, 또는 습기 침투를 차단할 수 있다.Since the passivation layer 315 covers the surface of the side connection wiring 313 , interference between adjacent wirings, a short circuit problem, or moisture penetration can be prevented.

상기 페시베이션층(315)의 최대 폭(D11)은 상기 상,하부 패드(31,32)의 폭(B2)과 같거나 작을 수 있으며, 상기 측면 연결배선(313)의 폭(B3)보다 클 수 있다. 상기 회로기판(20)의 상면(Sa)에서 상기 페시베이션층(315)의 길이(D32)는 상기 측면 연결배선(313)의 길이(B4)보다 클 수 있으며, 예컨대 상기 측면 연결배선(313)의 길이(B4)의 120% 내지 150% 범위로 클 수 있다. 여기서, 상기 상,하부 패드(31,32)의 길이(B1)는 페시베이션층(315)으로부터 노출될 수 있는 길이를 가지며, 예컨대 페시베이션층(315)과 중첩된 면적보다 더 면적이 노출될 수 있다.The maximum width D11 of the passivation layer 315 may be equal to or smaller than the width B2 of the upper and lower pads 31 and 32 , and may be greater than the width B3 of the side connection wiring 313 . can The length D32 of the passivation layer 315 on the upper surface Sa of the circuit board 20 may be greater than the length B4 of the side connection wiring 313, for example, the side connection wiring 313. It can be large in the range of 120% to 150% of the length (B4) of the. Here, the length B1 of the upper and lower pads 31 and 32 has a length that can be exposed from the passivation layer 315 , for example, an area that is more exposed than an area overlapped with the passivation layer 315 . can

상기 트렌치(311)에 배치된 상기 측면 연결배선(313)은 상기 회로기판(20)의 측면(Sa)보다 외측으로 돌출되지 않고, 상기 트렌치(311) 내부에 매립될 수 있다. 따라서, 도 15와 같이 인접한 두 디스플레이 패널(100a,100b)을 밀착시켜 줄 수 있어, 패널들 사이의 경계 부분에서 암부가 발생되지 않을 수 있다. The side connection wiring 313 disposed in the trench 311 may be buried in the trench 311 without protruding outward from the side surface Sa of the circuit board 20 . Accordingly, as shown in FIG. 15 , the two adjacent display panels 100a and 100b can be brought into close contact, and a dark portion may not be generated at the boundary between the panels.

도 9의 (A)-(D)는 발명의 실시 예에 따른 회로기판의 측면에 연결배선을 형성하는 과정의 일 예를 나타낸 도면이다. 여기서, 상기 측면 연결배선(313)의 형성은 LED 칩이 탑재하지 않는 상태에서 진행될 수 있다. 9(A)-(D) are views showing an example of a process of forming a connection wiring on a side surface of a circuit board according to an embodiment of the present invention. Here, the formation of the side connection wiring 313 may be performed in a state in which the LED chip is not mounted.

도 9의 (A)와 같이, 지지 부재(1)는 도 1에 개시된 지지부재의 싱귤레이션 공정에 의해 개별 크기의 제공될 수 있다. 개별 지지부재(1)는 상부 패드(31), 라인 배선(La), 하부 패드(32), 테스트 단자(TL1), TFT부 등을 갖는 회로 기판(20)일 수 있다. 상기 회로기판(20)의 측면(Sc)은 다이싱된 평탄 면으로 제공될 수 있다. As shown in FIG. 9A , the support member 1 may be provided in individual sizes by the singulation process of the support member illustrated in FIG. 1 . The individual support member 1 may be a circuit board 20 having an upper pad 31 , a line wiring La, a lower pad 32 , a test terminal TL1 , a TFT unit, and the like. The side surface Sc of the circuit board 20 may be provided as a diced flat surface.

도 9의 (B) 및 도 11의 (A)와 같이, 싱귤레이션 공정 후 제1단계는 상기 회로기판(20)의 측면(Sc)에 복수의 트렌치(311)를 형성하게 된다(도 16의 S101). 상기 트렌치(311)는 상기 회로기판(20)의 상면 에지 측에서 하면 에지측을 향해 레이저를 조사하여 형성하게 된다. 도 14의 (B)와 같이, 상기 트렌치(311)는 상기 회로기판(20)의 측면(Sc)에서 내측으로 오목하게 형성되며, 거칠기를 갖는 표면(S31,S33,S35)으로 형성될 수 있다. 상기 거칠기를 갖는 표면(S31,S33,S35)은 상기 트렌치(311)의 내측면보다 외측면이 더 높은 거칠기를 가질 수 있다. 도 13의 (B)와 같이, 상기 거칠기를 갖는 내측면(S31)은 요부와 철부를 포함하며, 상기 요부 또는 철부는 상기 트렌치(311)의 내측에서 상기 회로기판(20)의 측면(Sc) 방향으로 연장될 수 있다. 상기 요부 또는 철부가 연장되는 형태는 수직한 방향보다는 수평한 방향으로 연장될 수 있다. As shown in FIGS. 9B and 11A , in the first step after the singulation process, a plurality of trenches 311 are formed in the side surface Sc of the circuit board 20 (see FIG. 16 ). S101). The trench 311 is formed by irradiating a laser from the upper surface edge side to the lower surface edge side of the circuit board 20 . As shown in (B) of FIG. 14 , the trench 311 is concave inwardly from the side surface Sc of the circuit board 20 and may be formed of surfaces S31 , S33 , and S35 having roughness. . The roughness surfaces S31 , S33 , and S35 may have an outer surface higher than an inner surface of the trench 311 . As shown in (B) of FIG. 13 , the inner surface S31 having the roughness includes a concave portion and a convex portion, and the concave or convex portion is a side surface Sc of the circuit board 20 inside the trench 311 . direction can be extended. The shape in which the concave portion or the convex portion extends may be extended in a horizontal direction rather than a vertical direction.

상기 트렌치(311)의 상부 및 하부 면(S31,S33)은 상기 회로기판(20)의 측면(Sc)을 지나는 수직한 직선에 대해 경사진 면을 가지며, 거칠기를 가질 수 있다. 상기 트렌치(311)의 상부 및 하부 면(S33,S35)은 상기 상,하부 패드(31,32)로부터 이격될 수 있다. The upper and lower surfaces S31 and S33 of the trench 311 may have surfaces inclined with respect to a straight line passing through the side surface Sc of the circuit board 20 and may have roughness. Upper and lower surfaces S33 and S35 of the trench 311 may be spaced apart from the upper and lower pads 31 and 32 .

상기 트렌치(311)의 최대 폭(D11)은 100㎛ 이하 예컨대, 20㎛ 내지 100㎛의 범위 또는 25㎛ 내지 50㎛의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내측까지의 깊이로서, 상기 트렌치(311)의 최대 폭(D11)보다 작을 수 있으며, 30㎛ 이하 예컨대, 20㎛ 내지 30㎛의 범위일 수 있다. 상기 트렌치(311)의 상부 및 하부에서의 최대 깊이는 25㎛ 이상일 수 있으며, 예컨대 25㎛ 내지 35㎛의 범위일 수 있다. 상기 트렌치(311)들 간의 간격(G31, 도 8a)은 30㎛ 이상 예컨대, 30㎛ 내지 150㎛의 범위일 수 있으며, 상기 패드들의 사이즈 또는 LED 칩 사이즈에 따라 다를 수 있다. The maximum width D11 of the trench 311 may be 100 μm or less, for example, in the range of 20 μm to 100 μm or in the range of 25 μm to 50 μm. The depth D12 of the trench 311 is a depth from the side Sc of the circuit board 20 to the inside of the trench 311, and may be smaller than the maximum width D11 of the trench 311. , 30 μm or less, for example, may be in the range of 20 μm to 30 μm. The maximum depth at the top and bottom of the trench 311 may be 25 μm or more, for example, in the range of 25 μm to 35 μm. The distance G31 ( FIG. 8A ) between the trenches 311 may be 30 μm or more, for example, in the range of 30 μm to 150 μm, and may vary depending on the size of the pads or the size of the LED chip.

도 9의 (C) 및 도 11의 (B)와 같이, 제2단계는 측면 연결배선(313)을 형성하는 공정을 수행한다(도 16의 S102). 상기 측면 연결배선(313)은 디스펜싱 공정을 통해 상부 패드(31)의 상면, 트렌치(311)의 내측, 하부 패드(32)의 하면에 형성될 수 있다. 상기 트렌치(311)들 각각은 상기 상부 패드(31) 및 하부 패드(32) 각각의 외측에 배치될 수 있다. 상기 측면 연결배선(313)은 다른 예로서, 스프레이 공정으로 진행될 수 있다. As shown in FIGS. 9C and 11B , the second step performs a process of forming the side connection wiring 313 ( S102 in FIG. 16 ). The side connection wiring 313 may be formed on the upper surface of the upper pad 31 , the inner side of the trench 311 , and the lower surface of the lower pad 32 through a dispensing process. Each of the trenches 311 may be disposed outside each of the upper pad 31 and the lower pad 32 . As another example, the side connection wiring 313 may be formed by a spray process.

상기 측면 연결배선(313)의 재질은 도전성 잉크재료 또는 도전성 페이스트를 포함할 수 있다. 상기 측면 연결배선(313)은 예컨대 도전성 구리계 페이스트, 카본 페이스트, 도전성 은계 잉크, 도전성 구리계 잉크, 메탈 옥사이드 페이스트, 메탈 옥사이드 잉크, 은 나노 와이어 잉크 중 적어도 하나를 포함할 수 있다. 상기 도전성 잉크재료는 비산화물질로서, 도전성 분말 또는 도전성 잉크 및 결합제를 포함할 수 있다. 상기 도전성 분말 또는 잉크는 금속 재료일 수 있으며, Cu계 화합물, 그래핀(Graphene)계 화합물, 구리-그래핀(CuGr: Copper + Graphene)계의 화합물 중에서 선택될 수 있으며, 예컨대 구리-그래핀계 화합물로 제공될 수 있다. 이러한 상기 측면 연결배선(313)의 재료의 점도는 1000 cp 이하로서, 낮은 점도에서 낮은 저항 값으로 구현할 수 있다. The material of the side connection wiring 313 may include a conductive ink material or a conductive paste. The side connection wiring 313 may include, for example, at least one of a conductive copper-based paste, a carbon paste, a conductive silver-based ink, a conductive copper-based ink, a metal oxide paste, a metal oxide ink, and a silver nanowire ink. The conductive ink material is a non-oxide material, and may include conductive powder or conductive ink and a binder. The conductive powder or ink may be a metal material, and may be selected from a Cu-based compound, a graphene-based compound, and a copper-graphene (CuGr: Copper + Graphene)-based compound, for example, a copper-graphene-based compound. can be provided as The viscosity of the material of the side connection wiring 313 is 1000 cp or less, which can be implemented with a low resistance value at a low viscosity.

상기 디스펜싱 공정에 의해 형성되는 측면 연결배선(313)은 상기 상,하부 패드(31,32) 및 트렌치(311)의 표면에 소정 두께로 형성될 수 있으며, 예컨대 10㎛ 이하로 형성될 수 있고, 그 폭은 100㎛ 이하 예컨대, 20㎛ 내지 100㎛ 범위로 형성될 수 있다. 상기 측면 연결배선(313) 공정은 챔버 없이 또는 시드층 없이 형성될 수 있다. 또한 상기 디스센싱 공정에 의해 형성되는 측면 연결배선(313)은 스텝 커버리지가 20㎛ 이상의 폭이 70% 이상으로 형성될 수 있다. The side connection wiring 313 formed by the dispensing process may be formed to a predetermined thickness on the surfaces of the upper and lower pads 31 and 32 and the trench 311, and may be formed to have a thickness of, for example, 10 μm or less. , the width may be formed in the range of 100 μm or less, for example, 20 μm to 100 μm. The side connection wiring 313 process may be formed without a chamber or without a seed layer. In addition, the side connection wiring 313 formed by the dissensing process may have a step coverage of 20 μm or more and a width of 70% or more.

이에 따라 측면 연결배선(313)의 신뢰성을 개선시켜 줄 수 있다. 상기 측면 연결배선(313)이 상기 트렌치(311) 내부에 매립됨으로써, 베젤 리스(bezel-less) 패널을 제공할 수 있으며, 회로기판(20)의 측면(Sc)에 연결배선(313)을 형성한 구조에서 발생될 수 있는 오버버든(overburden)이 발생되지 않을 수 있으며, 박리 문제를 제거할 수 있다. 기존에는 회로기판(20)의 측면(Sc)에 연결배선(313)을 트렌치(311) 없이 형성할 경우, 회로기판(20)의 측면(Sc) 및 모서리의 표면 상에서 연결배선(313)이 돌출(overburden)되는 문제가 있다. 또한 발명은 매립 구조의 배선에 의해 산화 문제를 제거할 수 있고, 비산화 특성의 재질로 인해 산화를 억제할 수 있는 효과가 있다. Accordingly, the reliability of the side connection wiring 313 may be improved. Since the side connection wiring 313 is buried in the trench 311 , a bezel-less panel can be provided, and the connection wiring 313 is formed on the side Sc of the circuit board 20 . Overburden, which may occur in one structure, may not occur, and the peeling problem may be eliminated. Conventionally, when the connection wiring 313 is formed on the side Sc of the circuit board 20 without the trench 311 , the connection wiring 313 protrudes on the surface of the side Sc and corners of the circuit board 20 . There is an overburdened problem. In addition, the invention has the effect of eliminating the oxidation problem by the wiring of the buried structure, and inhibiting oxidation due to the non-oxidizing material.

상기 제2단계에서, 상기 측면 연결배선(313)을 디스펜싱한 다음, 제1소결 공정을 진행하게 된다. 상기 제1소결 공정은 소프트 베이킹, 광 소결, 또는 진공 소결 중 적어도 하나로 진행될 수 있다. 상기 소프트 베이킹 공정은 100도 내지 130도의 범위 내에서 진행하여, 상기 도전성 잉크 또는 페이스트 재료 내의 휘발성 물질을 제거할 수 있다. 상기 광 소결은 배선 재료인 구리(Cu)의 산화를 방지하기 위해 광 램프, 광학 렌즈, 또는 광 케이블로 이용할 수 있으며, 광의 침투 효율이 배선 두께가 10㎛ 이하일 때 효과적으로 진행될 수 있고, 재료 내의 휘발성 물질(예: solvent)을 제거할 수 있다. 상기 진공 소결은 배선 재료인 구리(Cu)의 산화를 방지하기 위해 진행될 수 있으며, 배선 두께가 10㎛ 이하일 때 효과적일 수 있다. 여기서, 상기 제1소결 공정은 상기 측면 연결배선(313)과 상기 상부/하부 패드와 같은 노출된 회로 패턴에 대해 진행될 수 있다. 그리고 제1소결 과정에서 부품들은 보호하기 위해 차폐한 상태로 진행될 수 있다. 상기 상/하부 패드는 제1소결 공정에 의해, 표면에 형성된 전도층 즉, 금속 산화물인 예컨대, ITO를 소결함으로써, 고밀도의 ITO소결체를 제공할 수 있다. 이에 따라 도 17의 비교 예와 같이, (A)의 상부 패드 또는 (B)의 공통 단자의 표면에 형성된 ITO 층이 벗겨지는 문제가 있으나, 이를 방지할 수 있다. 또한 제1소결 공정으로 낮은 점도를 갖는 측면 연결배선(313)을 소결시켜 줌으로써, 트렌치(311)의 내측과 상,하부 패드(31,32)의 표면과의 접착력이 개선될 수 있고, 배선당 저항 값이 0.5옴 이하로 제공할 수 있다.In the second step, after dispensing the side connection wiring 313 , a first sintering process is performed. The first sintering process may be performed by at least one of soft baking, optical sintering, and vacuum sintering. The soft baking process may be performed within a range of 100 degrees to 130 degrees to remove volatile substances in the conductive ink or paste material. The optical sintering can be used as a light lamp, an optical lens, or an optical cable to prevent oxidation of copper (Cu), which is a wiring material, and can be effectively carried out when the penetration efficiency of light is 10 μm or less, and the volatility in the material Substances (eg solvent) can be removed. The vacuum sintering may be performed to prevent oxidation of copper (Cu), which is a wiring material, and may be effective when the wiring thickness is 10 μm or less. Here, the first sintering process may be performed on exposed circuit patterns such as the side connection wiring 313 and the upper/lower pads. And in the first sintering process, the components may be shielded to protect them. The upper/lower pad may provide a high-density ITO sintered body by sintering the conductive layer formed on the surface of the upper/lower pad, ie, a metal oxide, for example, ITO by the first sintering process. Accordingly, as in the comparative example of FIG. 17 , there is a problem in that the ITO layer formed on the surface of the upper pad of (A) or the common terminal of (B) is peeled off, but this can be prevented. In addition, by sintering the side connection wiring 313 having a low viscosity in the first sintering process, the adhesion between the inner side of the trench 311 and the surfaces of the upper and lower pads 31 and 32 can be improved, and per wiring Resistance values of 0.5 ohms or less can be provided.

도 9의 (D) 및 도 11의 (C)와 같이, 제3단계는 페시베이션층(315)을 형성하게 된다(도 16의 S103). 상기 페시베이션층(315)은 점도를 갖는 절연 재질을 이용하여 디스펜싱 공정에 의해 진행될 수 있으며, 다른 예로서 스프레이 또는 프린팅 공정으로 진행될 수 있다. 상기 페시베이션층(315)은 실리콘 또는 에폭시와 같은 수지 재질을 포함할 수 있다. 상기 제3단계에서, 상기 페시베이션층(315)의 형성 후, 제2소결 과정을 진행하게 된다. 상기 제2소결 과정은 베이킹 공정(온도: 100도 ~ 150도)을 통해 재료 내의 휘발성 물질(예: solvent)을 제거할 수 있으며, 또는 열 혹은 UV 공정으로 진행될 수 있다. As shown in FIGS. 9(D) and 11(C), the third step forms the passivation layer 315 (S103 of FIG. 16). The passivation layer 315 may be processed by a dispensing process using an insulating material having a viscosity, or may be processed by a spraying or printing process as another example. The passivation layer 315 may include a resin material such as silicone or epoxy. In the third step, after the passivation layer 315 is formed, a second sintering process is performed. In the second sintering process, volatile substances (eg, solvent) in the material may be removed through a baking process (temperature: 100°C to 150°C), or a heat or UV process may be performed.

이러한 제2소결 공정을 통해 상기 페시베이션층(315)은 상,하부 패드(31,32), 측면 연결배선(313), 및 배선이 없이 노출된 트렌치(311)의 표면(S31,S33,S35)과의 접착력이 개선될 수 있다. Through this second sintering process, the passivation layer 315 is formed on the surfaces S31, S33, and S35 of the trench 311 exposed without the upper and lower pads 31 and 32, the side connection wiring 313, and the wiring. ) and adhesion can be improved.

제4단계로서 상기 회로기판(20) 상에 LED 칩들을 탑재하게 된다(도 16의 S104). 이후의 공정은 LED 칩들을 커버 또는 보호하는 공정이 진행될 수 있으며, 이에 대해 한정하지는 않는다. As a fourth step, LED chips are mounted on the circuit board 20 (S104 of FIG. 16). A subsequent process may include a process of covering or protecting the LED chips, but is not limited thereto.

다른 예로서, 도 10의 (A)(B)와 도 11의 (A)와 같이, 제1단계에서 트렌치(311) 공정을 진행할 때, 상기 트렌치(311) 상부 또는 하부는 경사진 면(S33,S35)을 포함할 수 있다. 상기 경사진 면(S33,S35)은 회로기판(20)의 측면(Sc) 상부 및 하부에서 패드 방향으로 경사질 수 있으며, 회로기판(20)의 상면 에지 영역 및 하면 에지 영역에 각각 노출될 수 있다. 상기 경사진 면(S33,S35)에 의해 상부 및 하부에서의 깊이(D12,D14)는 서로 다른 깊이로 나타날 수 있다.As another example, as shown in FIGS. 10 (A) (B) and 11 (A), when the trench 311 process is performed in the first step, the upper or lower portion of the trench 311 is an inclined surface S33 , S35) may be included. The inclined surfaces S33 and S35 may be inclined in the pad direction from the upper and lower sides of the side surface Sc of the circuit board 20 , and may be exposed to the upper edge region and the lower edge region of the circuit board 20 , respectively. have. Due to the inclined surfaces S33 and S35, the depths D12 and D14 at the upper and lower portions may be different from each other.

도 10의 (C)와 도 11의 (B)와 같이, 제2단계에서 상기 경사진 면(S33,S35)으로 측면 연결배선(313)이 형성됨으로써, 측면 연결배선(313)은 트렌치(311)의 상부 및 하부에서 보다 넓은 면적으로 접촉될 수 있다. 이때 상기 측면 연결배선(313)의 표면은 상기 트렌치(311)의 내측면(S31), 상부 면(S33), 하부 면(S33)의 거칠기를 따라 거칠기를 가질 수 있다. As shown in FIGS. 10 (C) and 11 (B), in the second step, the side connection wiring 313 is formed on the inclined surfaces S33 and S35, so that the side connection wiring 313 is a trench 311. ) can be contacted over a larger area at the top and bottom. In this case, the surface of the side connection wiring 313 may have a roughness along the roughness of the inner surface S31 , the upper surface S33 , and the lower surface S33 of the trench 311 .

도 10의 (D)와 도 11의 (C)와 같이, 제3단계에서 상기 트렌치(311)의 경사진 면(S33,S35) 위에 측면 연결배선(313)과 페시베이션층(315)이 형성될 수 있다. As shown in FIGS. 10 (D) and 11 (C), in the third step, the side connection wiring 313 and the passivation layer 315 are formed on the inclined surfaces S33 and S35 of the trench 311. can be

한편, 도 12 및 도 13의 (A)(B)와 같이, 제1단계에서, 상기 트렌치(311)를 형성할 때, 외측의 최대 폭(D11)은 상기 트렌치들 중 적어도 하나가 상기 범위 내에서 서로 다를 수 있다. 상기 외측 최대 폭(D11)은 중심 폭(D15)보다 클 수 있으며, 상기 중심 폭(D15)은 하부 중심폭(D18)이 상부 중심폭(D18)보다 작을 수 있다. 상기 중심 폭(D15)은 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내측면(S31)까지의 깊이(D12, 도 9)의 40% 내지 60%의 범위 또는 45% 내지 55%의 범위에서의 폭일 수 있다. 상기 상부 중심폭(D16)은 17㎛ 이상이며, 하부 중심폭(D18)은 16㎛ 이하일 수 있으며, 상부 중심폭(D16)과 하부 중심폭(D18)의 차이는 5㎛ 이하일 수 있다. 상기 상부 중심폭(D16)은 트렌치(311)의 폭(D11)의 50% 이상이며, 하부 중심폭(D18)은 상기 트렌치(311)의 폭(D11)의 50% 미만일 수 있다. 이러한 트렌치(311)의 상부 중심폭(D16)과 하부 중심폭(D18)의 차이로 인해, 매립되는 측면 연결배선(313)이 디스펜싱될 때 일정 이상 폭을 갖고 밀착될 수 있다. On the other hand, as shown in FIGS. 12 and 13 (A) (B), in the first step, when the trench 311 is formed, the outer maximum width D11 is at least one of the trenches within the above range. may be different from each other in The outer maximum width D11 may be greater than the center width D15, and the center width D15 may have a lower center width D18 smaller than an upper center width D18. The central width D15 is in the range of 40% to 60% or 45% of the depth D12 ( FIG. 9 ) from the side surface Sc of the circuit board 20 to the inner surface S31 of the trench 311 . to 55% of the width. The upper central width D16 may be 17 μm or more, the lower central width D18 may be 16 μm or less, and the difference between the upper central width D16 and the lower central width D18 may be 5 μm or less. The upper central width D16 may be greater than or equal to 50% of the width D11 of the trench 311 , and the lower central width D18 may be less than 50% of the width D11 of the trench 311 . Due to the difference between the upper central width D16 and the lower central width D18 of the trench 311 , the buried side connection wiring 313 may have a width greater than a predetermined width and may be closely contacted when dispensed.

도 13의 (A)(B)와 같이, 상기 트렌치(311)의 상부는 상기 회로기판(20)의 측면(Sc)에서 내측 방향으로 점차 좁아지는 내부 폭(D13)을 가질 수 있다. 상기 트렌치(311)의 상단 내부 폭(D13)은 상기 상부 중심폭(D15)보다 작을 수 있으며, 하부 중심폭(D18)과 같거나 클 수 있다. 상기 상단 내부 폭(D13)은 14㎛ 이상 예컨대, 14㎛ 내지 17㎛의 범위일 수 있다. 상기 상부 패드(31)의 중심 폭(D17)은 상기 상단 내부 폭(D13)보다 클 수 있다. 상기 상단 내부 폭(D13)은 상부 패드(31)에 경사진 구조로 연장된 폭으로서, 상부 패드(31)에 손해를 주지 않고 점차 좁아지는 폭을 갖고 연장됨으로써, 측면 연결배선(313)이 트렌치(311) 내측에서 상부 패드(31)까지 연장될 때, 모서리 또는 각진 부분을 제공하지 않을 수 있어 배선의 오픈 불량을 방지할 수 있다. 13A and 13B , the upper portion of the trench 311 may have an inner width D13 gradually narrowing inward from the side surface Sc of the circuit board 20 . The upper inner width D13 of the trench 311 may be smaller than the upper central width D15, and may be equal to or greater than the lower central width D18. The upper inner width D13 may be 14 μm or more, for example, 14 μm to 17 μm. The central width D17 of the upper pad 31 may be greater than the upper inner width D13. The upper inner width D13 is a width extending in a structure inclined to the upper pad 31 , and has a gradually narrower width without damaging the upper pad 31 , so that the side connection wiring 313 is a trench. (311) When extending from the inside to the upper pad 31, it is possible not to provide a corner or an angled portion, it is possible to prevent an open defect of the wiring.

도 14와 같이, 제3단계의 페시베이션층(315)을 형성한 다음, 도 14의 (A)와 같이 회로기판(20)의 측면(Sc)에서 바라볼 때, 트렌치(311) 상부인 측면(Sc)과 상면(Sa) 사이의 모서리 부분에 돌출되는 부분(overburden)이 발생되지 않음을 알 수 있다. 도 14의 (B)와 같이, 회로기판의 측면(Sc)에서 트렌치(311) 하부인 페시베이션층(315)가 외부로 돌출되지 않음을 알 수 있다. As shown in FIG. 14, after forming the passivation layer 315 of the third step, when viewed from the side Sc of the circuit board 20 as shown in FIG. 14A, the side surface that is the upper part of the trench 311 It can be seen that an overburden does not occur in the corner portion between (Sc) and the upper surface (Sa). As shown in (B) of FIG. 14 , it can be seen that the passivation layer 315 under the trench 311 does not protrude outward from the side surface Sc of the circuit board.

도 15와 같이, 복수의 디스플레이 패널(100a,100b)들을 서로 밀착할 때, 상기 트렌치(311) 내부에 연결배선(313) 및 페시베이션층(315)을 밀착시켜 줌으로써, 경계부에서의 암부가 발생되지 않고 밀착시켜 줄 수 있다. As shown in FIG. 15 , when the plurality of display panels 100a and 100b are brought into close contact with each other, the connection wiring 313 and the passivation layer 315 are brought into close contact with the inside of the trench 311 , thereby generating a dark portion at the boundary. It can be attached without being sticky.

상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to the preferred embodiment of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention described in the claims below. You will understand that it can be done.

또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the reference numbers described in the claims of the present invention are only described for clarity and convenience of description, and are not limited thereto, and in the process of describing the embodiment, the thickness of the lines shown in the drawings or the size of components, etc. may be exaggerated for clarity and convenience of explanation, and the above-mentioned terms are terms defined in consideration of functions in the present invention, which may vary depending on the intention or custom of the user or operator, so the interpretation of these terms should be made based on the content throughout this specification.

1: 지지부재
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
31: 상부 패드
32: 하부 패드
50: 박막트랜지스터부
311: 트렌치
313: 측면 연결배선
315: 페시베이션층
Sa: 상면
Sb: 하면
Sc: 측면1: support member
2: Pixel area
2A, 2B, 2C: LED chip
11,12,13,14: display panel
20: circuit board
31: upper pad
32: lower pad
50: thin film transistor unit
311: trench
313: side connection wiring
315: passivation layer
Sa: top
Sb: If
Sc: side

Claims (10)

지지부재, 상기 지지부재 상에 복수의 LED 칩 및 상기 지지부재의 측면에 인접한 상면과 하면에 각각 복수의 상부 패드와 복수의 하부 패드를 갖는 회로 기판;
상기 지지부재의 상측에서 하측까지 내측을 향해 오목한 복수의 트렌치;
상기 트렌치들 각각의 내부에 형성되며, 상기 상부 패드 및 상기 하부 패드 각각을 전기적으로 연결하는 복수의 측면 연결배선; 및
상기 복수의 측면 연결배선 및 상기 상부 패드들 및 상기 하부 패드들 상에 배치되는 복수의 페시베이션층;을 포함하며,
상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며,
상기 트렌치들 각각은,
상기 지지부재의 측면에 배치되는 측면 트렌치;
상기 지지부재 상측 에지로부터 상기 측면 트렌치의 상부와 연결되며 상기 지지부재의 상면에 배치되며 상기 상부 패드 방향으로 연장되는 상면 트렌치; 및
상기 지지부재 하측 에지로부터 상기 측면 트렌치의 하부와 연결되며 상기 지지부재의 하면에 배치되며 상기 하부 패드 방향으로 연장되는 하면 트렌치;를 포함하는, 디스플레이 패널. a circuit board having a support member, a plurality of LED chips on the support member, and a plurality of upper pads and a plurality of lower pads respectively on upper and lower surfaces adjacent to side surfaces of the support member;
a plurality of trenches concave inwardly from the upper side to the lower side of the support member;
a plurality of side connecting wires formed inside each of the trenches and electrically connecting the upper pad and the lower pad respectively; and
and a plurality of passivation layers disposed on the plurality of side connection wirings and the upper pads and the lower pads;
The trenches are respectively disposed outside each of the upper pads and each of the lower pads,
Each of the trenches,
a side trench disposed on a side surface of the support member;
an upper surface trench connected to an upper portion of the side trench from the upper edge of the support member and disposed on the upper surface of the support member and extending in the direction of the upper pad; and
and a lower surface trench connected to a lower portion of the side trench from the lower edge of the support member and disposed on a lower surface of the support member and extending in the direction of the lower pad. 제1항에 있어서,
상기 복수의 측면 연결배선 각각은,
상기 지지부재의 측면 트렌치에 배치되는 제1 연결배선; 및
상기 제1 연결배선 상부와 연결되며 상기 상면 트렌치에 배치되고 상기 지지부재의 에지측 상면에서 상기 상부 패드 방향으로 연장되는 제2 연결배선;을 포함하는 것을 특징으로 하는, 디스플레이 패널.According to claim 1,
Each of the plurality of side connecting wires,
a first connection wire disposed in a side trench of the support member; and
and a second connection wiring connected to the upper portion of the first connection wiring and disposed in the upper surface trench and extending from the upper surface of the edge side of the support member in the direction of the upper pad. 제2항에 있어서,
상기 복수의 측면 연결배선 각각은,
상기 제1 연결배선 하부와 연결되며 상기 하면 트렌치에 배치되고 상기 지지부재의 에지측 하면에서 상기 하부 패드 방향으로 연장되는 제3 연결배선;을 더 포함하는 것을 특징으로 하는, 디스플레이 패널.3. The method of claim 2,
Each of the plurality of side connecting wires,
and a third connection wiring connected to a lower portion of the first connection wiring and disposed in the lower surface trench and extending from an edge-side lower surface of the support member in the direction of the lower pad. 제1항에 있어서,
상기 지지부재의 측면 트렌치에 배치되는 상기 제1 연결배선의 수평 폭은,
상기 상면 트렌치 또는 상기 하면 트렌치에 각각 배치되는 상기 제2 연결배선 또는 상기 제3 연결배선의 수평 폭에 비해 큰 것을 특징으로 하며,
상기 상면 트렌치와 상기 하면 트렌치 각각은 경사진, 디스플레이 패널. According to claim 1,
The horizontal width of the first connection wiring disposed in the side trench of the support member is,
It is characterized in that it is larger than the horizontal width of the second connection wiring or the third connection wiring respectively disposed in the upper surface trench or the lower surface trench,
Each of the upper trench and the lower trench is inclined, a display panel. 제1항에 있어서,
상기 트렌치들 각각은 내측면이 거칠기를 갖는, 디스플레이 패널.According to claim 1,
Each of the trenches has an inner surface roughness, the display panel. 제1항에 있어서,
상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않는, 디스플레이 패널.According to claim 1,
Each of the passivation layers is buried in each of the trenches and does not protrude from a side surface of the circuit board. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 트렌치들 각각은 상기 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격되는, 디스플레이 패널.7. The method according to any one of claims 1 to 6,
and each of the trenches is spaced apart from an upper pad adjacent to the trench and the lower pad. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 트렌치들 각각은 하부 중심 폭이 상부 중심 폭보다 좁은, 디스플레이 패널.7. The method according to any one of claims 1 to 6,
wherein each of the trenches has a lower center width narrower than an upper center width. 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 측면 연결배선은 구리-그래핀계 화합물인, 디스플레이 패널.7. The method according to any one of claims 1 to 6,
The side connection wiring is a copper-graphene-based compound, the display panel. 제1항 제6항 중 어느 한 항의 디스플레이 패널을 갖는, 디스플레이 장치.A display device having a display panel according to any one of claims 1 to 6.
KR1020210155709A 2021-04-13 2021-11-12 Display panel and display device including the same KR20220141727A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210155709A KR20220141727A (en) 2021-04-13 2021-11-12 Display panel and display device including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210047941A KR102328078B1 (en) 2021-04-13 2021-04-13 Display panel, display device and manufacturing method thereof
KR1020210155709A KR20220141727A (en) 2021-04-13 2021-11-12 Display panel and display device including the same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210047941A Division KR102328078B1 (en) 2021-04-13 2021-04-13 Display panel, display device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
KR20220141727A true KR20220141727A (en) 2022-10-20

Family

ID=78717250

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020210047941A KR102328078B1 (en) 2021-04-13 2021-04-13 Display panel, display device and manufacturing method thereof
KR1020210155709A KR20220141727A (en) 2021-04-13 2021-11-12 Display panel and display device including the same

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020210047941A KR102328078B1 (en) 2021-04-13 2021-04-13 Display panel, display device and manufacturing method thereof

Country Status (1)

Country Link
KR (2) KR102328078B1 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107006096B (en) 2014-11-27 2019-03-01 夏普株式会社 Light-emitting component, display panel, display device, the manufacturing method of light-emitting component
KR102640288B1 (en) 2017-10-19 2024-02-23 엘지디스플레이 주식회사 Display device and method of manufacturing of the same
KR102151099B1 (en) 2018-07-04 2020-09-02 삼성전자주식회사 Display panel and large format display apparatus using the same
KR20200136138A (en) 2019-05-27 2020-12-07 정부기 Substrate wiring method for micro-led

Also Published As

Publication number Publication date
KR102328078B1 (en) 2021-11-18

Similar Documents

Publication Publication Date Title
CN108039418B (en) Display device and method for manufacturing the same
WO2014050876A1 (en) Display device and method for manufacturing display device
CN108267901A (en) Display device and the multi-display apparatus using the display device
KR102655727B1 (en) Display device and method of manufacturing of the same
CN102737578A (en) Pixel chip, display panel, lighting panel, display unit, and lighting unit
CN103872077A (en) Display device and method of manufacturing same
KR102635781B1 (en) Wiring film and display device including the same
KR20200145985A (en) Display device and method of manufacturing display device
KR20210122729A (en) Light source module, display panel and manufacturing method thereof
US20220199879A1 (en) Micro-led board and display device
US20220246594A1 (en) Light emitter board and display device
KR102328078B1 (en) Display panel, display device and manufacturing method thereof
KR102620391B1 (en) Display panel, forming method of pattern thereof and manufacturing appartus for the forming method of pattern thereof
KR20200064399A (en) Transparent led panel
JP7418568B2 (en) Display devices and composite display devices
US10998511B2 (en) Display module, display device, and method of manufacturing the display module
KR102345741B1 (en) Display panel, manufactuing method of panel, and forming method of pattern thereof
KR102620389B1 (en) Display panel and forming method of pattern thereof
KR102313606B1 (en) Conducitive carrier and manufactruing method of a display panel
KR102235292B1 (en) Light source module, display panel and display apparatus including the same
KR20210094907A (en) Display panel, display device and manufacturing method thereof
US20240038954A1 (en) Display device and composite display device
CN113167458B (en) Display module, display device including the same, and method of manufacturing the same
US20230005962A1 (en) Display device
KR20210038512A (en) Light source module, display panel and display apparatus including the same

Legal Events

Date Code Title Description
A201 Request for examination