KR20220139477A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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진태하
김슬기
지선범
김동환
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에서 제1 방향으로 연장된 제1 전극, 상기 기판 상에서 상기 제1 전극과 나란하게 배치된 제2 전극, 상기 기판 상에서 전극 분리부에 의해 상기 제1 전극으로부터 분리된 제3 전극, 상기 제1 내지 제3 전극 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제1 절연막, 상기 제1 절연막 상에서 상기 제1 및 제2 전극 사이에 배치된 제1 발광 소자, 상기 제1 발광 소자의 일부 및 상기 제1 절연막 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제2 절연막, 상기 전극 분리부에 의해 분리되어 서로 마주하는 상기 제1 및 제3 전극 각각의 일단을 덮는 전극 절연부, 및 상기 제2 절연막 및 상기 전극 절연부를 덮는 제3 절연막을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 소자는 유기물을 형광 물질로 이용하는 유기 발광 다이오드 및 무기물을 형광 물질로 이용하는 무기 발광 다이오드일 수 있다.
본 발명이 해결하고자 하는 과제는 전극 사이의 기생 전류가 흐르는 것을 방지하여 출광 효율을 향상시킬 수 있는 표시 장치 및 이의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 기판, 상기 기판 상에서 제1 방향으로 연장된 제1 전극, 상기 기판 상에서 상기 제1 전극과 나란하게 배치된 제2 전극, 상기 기판 상에서 전극 분리부에 의해 상기 제1 전극으로부터 분리된 제3 전극, 상기 제1 내지 제3 전극 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제1 절연막, 상기 제1 절연막 상에서 상기 제1 및 제2 전극 사이에 배치된 제1 발광 소자, 상기 제1 발광 소자의 일부 및 상기 제1 절연막 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제2 절연막, 상기 전극 분리부에 의해 분리되어 서로 마주하는 상기 제1 및 제3 전극 각각의 일단을 덮는 전극 절연부, 및 상기 제2 절연막 및 상기 전극 절연부를 덮는 제3 절연막을 포함한다.
상기 전극 절연부는 상기 전극 분리부에 대응되게 패터닝된 상기 제1 절연막의 양단을 덮을 수 있다.
상기 전극 절연부는 상기 전극 분리부에 대응되게 패터닝된 상기 제2 절연막의 양단을 덮을 수 있다.
상기 전극 절연부는 상기 제1 발광 소자와 평면 상에서 이격될 수 있다.
상기 표시 장치는 상기 기판 상에 배치된 박막 트랜지스터, 및 상기 박막 트랜지스터의 상단을 평탄화시키며 상기 제1 내지 제3 전극을 지지하는 비아층을 더 포함하고, 상기 전극 절연부는 상기 전극 분리부에 의해 노출된 상기 비아층의 상면을 직접 덮을 수 있다.
상기 표시 장치는 상기 비아층의 상면으로부터 돌출되어 상기 제1 내지 제3 전극을 지지하는 제1 뱅크를 더 포함하고, 상기 전극 절연부는 상기 제1 뱅크와 평면 상에서 이격될 수 있다.
상기 표시 장치는 상기 제1 절연막 상에 배치되어 상기 제1 발광 소자 및 상기 제1 뱅크를 이격되게 둘러싸는 제2 뱅크를 더 포함하고, 상기 전극 절연부는 상기 제2 뱅크와 평면 상에서 이격될 수 있다.
상기 표시 장치는 상기 제1 발광 소자의 일단 및 상기 제1 전극을 접속시키는 제1 접촉 전극, 및 상기 제1 발광 소자의 타단 및 상기 제2 전극을 접속시키는 제2 접촉 전극을 더 포함하고, 상기 제1 및 제2 접촉 전극은 상기 전극 절연부에 의해 상기 제1 내지 제3 전극으로부터 절연될 수 있다.
상기 제3 절연막은 상기 제1 전극 상에서 상기 전극 절연부의 일단을 덮고, 상기 제2 전극 상에서 상기 전극 절연부의 타단을 덮을 수 있다.
상기 표시 장치는 상기 기판 상에서 상기 전극 분리부에 의해 상기 제2 전극으로부터 분리된 제4 전극을 더 포함하고, 상기 전극 절연부는 상기 전극 분리부에 의해 서로 마주하는 상기 제2 및 제4 전극 각각의 일단을 덮을 수 있다.
상기 표시 장치는 상기 제1 절연막 상에서 상기 제3 및 제4 전극 사이에 배치된 제2 발광 소자, 및 상기 제2 접촉 전극의 일부와 나란하게 배치된 제3 접촉 전극을 더 포함하고, 상기 제2 접촉 전극은 상기 제2 전극의 상부에서부터 상기 제3 전극의 상부까지 연장되어 상기 제2 발광 소자의 일단 및 상기 제3 전극을 접속시키며, 상기 제3 접촉 전극은 상기 제2 발광 소자의 타단 및 상기 제4 전극을 접속시킬 수 있다.
상기 전극 절연부는 상기 제2 발광 소자와 평면 상에서 이격될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 방법은 기판 상에 제1 방향으로 연장된 제1 정렬 전극을 형성하는 단계, 상기 기판 상에 상기 제1 정렬 전극과 나란한 제2 정렬 전극을 형성하는 단계, 상기 제1 및 제2 정렬 전극 상에 제1 절연막을 형성하는 단계, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자를 정렬하는 단계, 상기 발광 소자의 일부 및 상기 제1 절연막 상에 상기 제2 절연막을 형성하는 단계, 상기 제1 및 제2 절연막을 패터닝하는 단계, 상기 제1 정렬 전극을 전극 분리부를 따라 절단하여 제1 및 제2 전극을 마련하고, 상기 제2 정렬 전극을 상기 전극 분리부를 따라 절단하여 제3 및 제4 전극을 마련하는 단계, 상기 전극 분리부에 의해 분리되어 서로 마주하는 상기 제1 및 제2 전극 각각의 일단을 덮고, 상기 제3 및 제4 전극 각각의 일단을 덮는 전극 절연부를 형성하는 단계, 및 상기 제2 절연막 및 상기 전극 절연부 상에 제3 절연막을 형성하는 단계를 포함한다.
상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 대응되게 패터닝된 상기 제1 절연막의 양단을 덮는 단계를 포함할 수 있다.
상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 대응되게 패터닝된 상기 제2 절연막의 양단을 덮는 단계를 포함할 수 있다.
상기 제1 내지 제4 전극을 마련하는 단계는 상기 제1 및 제2 절연막의 패터닝 과정에서 사용된 마스크와 다른 마스크를 사용하는 단계를 포함할 수 있다.
상기 제1 내지 제4 전극을 마련하는 단계는 상기 제1 및 제2 절연막의 패터닝 과정에서 사용된 마스크를 사용하는 단계를 포함할 수 있다.
상기 전극 절연부를 형성하는 단계는 상기 발광 소자와 평면 상에서 이격된 영역에 상기 전극 절연부를 형성하는 단계를 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 기판 상에 박막 트랜지스터를 형성하는 단계, 및 상기 박막 트랜지스터의 상단을 평탄화시키며 상기 제1 및 제2 정렬 전극을 지지하는 비아층을 형성하는 단계를 더 포함하고, 상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 의해 노출된 상기 비아층의 상면을 직접 덮는 단계를 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 비아층의 상면으로부터 돌출되어 상기 제1 및 제2 정렬 전극을 지지하는 제1 뱅크를 형성하는 단계를 더 포함하고, 상기 전극 절연부를 형성하는 단계는 상기 제1 뱅크와 이격된 영역에 상기 전극 절연부를 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 전극 분리부 및 절단부를 덮는 전극 절연부를 포함함으로써, 복수의 전극 사이에 기생 전류가 흐르는 것을 방지하여 화소의 단위 면적당 발광량을 증가시키고 출광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 4는 일 실시예에 따른 표시 장치에서, 화소를 나타내는 레이아웃 도이다.
도 5는 일 실시예에 따른 표시 장치에서, 제1 서브 화소를 나타내는 레이아웃 도이다.
도 6은 도 5의 선 I-I'을 따라 자른 단면도이다.
도 7은 도 5의 선 II-II'을 따라 자른 단면도이다.
도 8은 도 5의 선 III-III'을 따라 자른 단면도이다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 레이아웃 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 표시 장치를 기준으로 하부 방향, 즉 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1을 참조하면, 표시 장치는 동영상이나 정지 영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet PC), 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 및 UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 및 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치는 표시 패널(100) 및 표시 구동부(200)를 포함할 수 있다.
표시 패널(100)은 평면 상 직사각형으로 이루어질 수 있다. 예를 들어, 표시 패널(100)은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 직각으로 형성되거나 소정의 곡률을 갖도록 둥글게 형성될 수 있다. 표시 패널(100)의 평면 형태는 직사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 예를 들어, 표시 패널(100)은 평탄하게 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 다른 예를 들어, 표시 패널(100)은 소정의 곡률로 구부러지도록 형성될 수 있다.
표시 패널(100)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 영역으로서, 표시 패널(100)의 중앙 영역으로 정의될 수 있다. 표시 영역(DA)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 교차되는 화소 영역마다 형성된 복수의 화소(SP)를 포함할 수 있다. 복수의 게이트 라인(GL)은 복수의 수직 게이트 라인(VGL) 및 복수의 수평 게이트 라인(HGL)을 포함할 수 있다. 예를 들어, 복수의 수직 게이트 라인(VGL)은 데이터 구동부(220)와 접속되어 제2 방향(Y축 방향)으로 연장될 수 있고, 복수의 수평 게이트 라인(HGL)은 복수의 수직 게이트 라인(VGL) 중 어느 하나의 수직 게이트 라인(VGL)과 접속되고 제1 방향(X축 방향)으로 연장될 수 있다. 복수의 화소(SP) 각각은 제1 내지 제3 서브 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 적어도 하나의 수평 게이트 라인(HGL) 및 적어도 하나의 데이터 라인(DL)에 접속될 수 있다. 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 각각은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 데이터 전압을 공급할 수 있다.
복수의 수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 수직 게이트 라인(VGL)은 복수의 데이터 라인(DL)과 나란하게 배치될 수 있다. 복수의 수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 수평 게이트 라인(HGL) 각각은 복수의 수직 게이트 라인(VGL)과 교차할 수 있다.
데이터 라인(DL), 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 화소(SP)의 접속 관계는 도 1에 도시된 접속 관계에 한정되지 않는다. 데이터 라인(DL), 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 화소(SP)의 접속 관계는 복수의 화소(SP)의 개수 및 배열에 따라 설계 변경될 수 있다.
비표시 영역(NDA)은 표시 패널(100)에서 표시 영역(DA)을 제외한 나머지 영역으로 정의될 수 있다. 예를 들어, 비표시 영역(NDA)은 데이터 라인들(DL) 또는 수직 게이트 라인들(VGL)과 데이터 구동부(220)를 연결하는 팬 아웃 라인들, 및 연성 필름(210)과 접속되는 패드부(미도시)를 포함할 수 있다.
표시 구동부(200)는 표시 패널(100)의 비표시 영역(NDA)에 마련된 패드부에 접속되어 표시 구동 시스템으로부터 공급되는 영상 데이터를 기초로 복수의 화소(SP)에 영상을 표시할 수 있다. 표시 구동부(200)는 연성 필름(210), 데이터 구동부(220), 회로 보드(230), 타이밍 제어부(240), 및 전원 공급부(250)를 포함할 수 있다.
연성 필름(210)의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 회로 보드(230)에 부착될 수 있고, 연성 필름(210)의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 예를 들어, 연성 필름(210)은 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip on Film)과 같이 구부러질 수 있는 플렉서블 필름(Flexible Film)일 수 있다. 연성 필름(210)은 표시 장치의 베젤 영역을 감소시키기 위하여 표시 패널(100)의 하부로 벤딩될 수 있다.
데이터 구동부(220)는 연성 필름(210) 상에 실장될 수 있다. 예를 들어, 데이터 구동부(220)는 집적 회로(IC)로 구현될 수 있다. 데이터 구동부(220)는 타이밍 제어부(240)로부터 디지털 비디오 데이터 및 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 팬 아웃 라인들을 통해 데이터 라인들(DL)에 공급할 수 있다. 데이터 구동부(220)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호에 따라 게이트 신호를 생성하여, 설정된 순서에 따라 복수의 수직 게이트 라인(VGL)에 순차적으로 공급할 수 있다.
회로 보드(230)는 타이밍 제어부(240) 및 전원 공급부(250)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 예를 들어, 회로 보드(230)는 각 화소에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 전원 공급부(250)로부터 공급되는 구동 전원을 데이터 구동부(220)에 공급할 수 있다. 이를 위해, 신호 전송 라인과 복수의 전원 라인이 회로 보드(230) 상에 마련될 수 있다.
타이밍 제어부(240)는 회로 보드(230) 상에 실장되고, 회로 보드(230) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 공급되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 영상 데이터를 화소 배치 구조에 알맞도록 정렬하여 디지털 비디오 데이터를 생성할 수 있고, 생성된 디지털 비디오 데이터를 데이터 구동부(220)에 공급할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(240)는 데이터 제어 신호를 기초로 데이터 구동부(220)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 데이터 구동부(220)의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(250)는 회로 보드(230) 상에 배치되어 데이터 구동부(220)와 표시 패널(100)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(250)는 제1 구동 전압을 생성하여 구동 전압 라인에 공급하고, 제2 구동 전압을 생성하여 저전위 전압 라인에 공급하며, 초기화 전압을 생성하여 초기화 전압 라인에 공급할 수 있다. 제1 구동 전압은 복수의 화소(SP)를 구동시키는 고전위 전압에 해당하고, 제2 구동 전압은 복수의 화소(SP)에 공통적으로 공급되는 저전위 전압에 해당하며, 초기화 전압은 복수의 화소(SP)의 특정 노드를 초기화시킬 수 있다.
도 2는 일 실시예에 따른 표시 장치에서, 화소 및 라인들을 나타내는 도면이다.
도 2를 참조하면, 복수의 화소(SP)는 제1 내지 제3 서브 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 서브 화소(SP1)의 화소 회로, 제2 서브 화소(SP2)의 화소 회로, 및 제3 서브 화소(SP3)의 화소 회로는 제2 방향(Y축 방향)의 반대 방향으로 나열될 수 있으나, 화소 회로의 순서는 이에 한정되지 않는다.
제1 전압 라인(VDL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 화소 회로의 일측 또는 좌측에 배치될 수 있다. 제1 전압 라인(VDL)은 복수의 화소(SP)에 구동 전압 또는 고전위 전압을 공급하는 구동 전압 라인일 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각의 트랜지스터에 구동 전압을 공급할 수 있다.
게이트 라인(GL)은 수직 게이트 라인(VGL), 수평 게이트 라인(HGL), 및 보조 게이트 라인(BGL)을 포함할 수 있다.
수직 게이트 라인(VGL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 수직 게이트 라인(VGL)은 제1 전압 라인(VDL)의 일측 또는 좌측에 배치될 수 있다. 수직 게이트 라인(VGL)은 데이터 구동부(220)와 수평 게이트 라인(HGL) 사이에 접속될 수 있다. 복수의 수직 게이트 라인(VGL) 각각은 복수의 수평 게이트 라인(HGL)과 교차할 수 있다. 수직 게이트 라인(VGL)은 대응되는 수평 게이트 라인(HGL)을 제외한 다른 수평 게이트 라인들과 서로 절연될 수 있다. 수직 게이트 라인(VGL)은 데이터 구동부(220)로부터 수신된 게이트 신호를 수평 게이트 라인(HGL)에 공급할 수 있다.
수평 게이트 라인(HGL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 게이트 라인(HGL)은 제1 서브 화소(SP1)의 화소 회로의 상측에 배치될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)과 보조 게이트 라인(BGL) 사이에 접속될 수 있다. 수평 게이트 라인(HGL)은 수직 게이트 라인(VGL)으로부터 수신된 게이트 신호를 보조 게이트 라인(BGL)에 공급할 수 있다.
제2 전압 라인(VSL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 전압 라인(VSL)은 수직 게이트 라인(VGL)의 일측 또는 좌측에 배치될 수 있다. 제2 전압 라인(VSL)은 전원 공급부(250)와 수평 전압 라인(HVSL) 사이에 접속될 수 있다. 제2 전압 라인(VSL)은 복수의 화소(SP)에 저전위 전압을 공급하는 저전위 전압 라인일 수 있다. 제2 전압 라인(VSL)은 전원 공급부(250)로부터 공급된 저전위 전압을 수평 전압 라인(HVSL)에 공급할 수 있다.
수평 전압 라인(HVSL)은 제1 방향(X축 방향)으로 연장될 수 있다. 수평 전압 라인(HVSL)은 제3 서브 화소(SP3)의 화소 회로의 하측에 배치될 수 있다. 수평 전압 라인(HVSL)은 제2 전압 라인(VSL)으로부터 수신된 저전위 전압을 제1 내지 제3 서브 화소(SP1, SP2, SP3)에 공급할 수 있다.
보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 보조 게이트 라인(BGL)은 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 화소 회로의 타측 또는 우측에 배치될 수 있다. 보조 게이트 라인(BGL)은 수평 게이트 라인(HGL)으로부터 수신된 게이트 신호를 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 화소 회로에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 데이터 라인(DL)은 복수의 화소(SP)에 데이터 전압을 공급할 수 있다. 복수의 데이터 라인(DL)은 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다.
제1 데이터 라인(DL1)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 보조 게이트 라인(BGL)의 타측 또는 우측에 배치될 수 있다. 제1 데이터 라인(DL1)은 데이터 구동부(220)로부터 수신된 데이터 전압을 제1 서브 화소(SP1)의 화소 회로에 공급할 수 있다.
제2 데이터 라인(DL2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)의 타측 또는 우측에 배치될 수 있다. 제2 데이터 라인(DL2)은 데이터 구동부(220)로부터 수신된 데이터 전압을 제2 서브 화소(SP2)의 화소 회로에 공급할 수 있다.
제3 데이터 라인(DL3)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제3 데이터 라인(DL3)은 제2 데이터 라인(DL2)의 타측 또는 우측에 배치될 수 있다. 제3 데이터 라인(DL3)은 데이터 구동부(220)로부터 수신된 데이터 전압을 제3 서브 화소(SP3)의 화소 회로에 공급할 수 있다.
초기화 전압 라인(VIL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제3 데이터 라인(DL3)의 타측 또는 우측에 배치될 수 있다. 초기화 전압 라인(VIL)은 전원 공급부(250)로부터 수신된 초기화 전압을 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각의 화소 회로에 공급할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 3을 참조하면, 복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 제1 전압 라인(VDL), 제2 전압 라인(VSL), 및 초기화 전압 라인(VIL)에 접속될 수 있다.
복수의 화소(SP) 각각은 복수의 스위칭 소자, 저장 커패시터(CST), 및 복수의 발광 소자(ED)를 포함할 수 있다. 스위칭 소자들은 제1 내지 제3 트랜지스터(ST1, ST2, ST3)를 포함할 수 있다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 제1 전압 라인(VDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인 간 전류(또는, 구동 전류)를 제어할 수 있다.
복수의 발광 소자(ED)는 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)을 포함할 수 있다. 제1 발광 소자들(ED1)은 제2 노드(N2)와 제3 노드(N3) 사이에서 병렬로 연결될 수 있다. 제2 발광 소자들(ED2)은 제3 노드(N3)와 제4 노드(N4) 사이에서 병렬로 연결될 수 있다. 제3 발광 소자들(ED3)은 제4 노드(N4)와 제5 노드(N5) 사이에서 병렬로 연결될 수 있다. 제4 발광 소자들(ED4)은 제5 노드(N5)와 제2 전압 라인(VSL) 사이에서 병렬로 연결될 수 있다. 따라서, 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)은 직렬로 연결될 수 있다. 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)은 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
제2 트랜지스터(ST2)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 저장 커패시터(CST)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 초기화 전압 라인(VIL)과 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제3 트랜지스터(ST3)는 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 게이트 라인(GL)에 접속되고, 드레인 전극은 초기화 전압 라인(VIL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제3 트랜지스터(ST3)의 소스 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 저장 커패시터(CST)의 제2 커패시터 전극, 및 제1 발광 소자(ED1)의 제1 전극에 접속될 수 있다.
도 4는 일 실시예에 따른 표시 장치에서, 화소를 나타내는 레이아웃 도이고, 도 5는 일 실시예에 따른 표시 장치에서, 제1 서브 화소를 나타내는 레이아웃 도이다.
도 4 및 도 5를 참조하면, 화소(SP)는 제1 내지 제3 서브 화소(SP1, SP2, SP3)를 포함할 수 있다. 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 제1 뱅크(BNK1), 제1 내지 제8 전극(RME1, RME2, RME3, RME4, RME5, RME6, RME7, RME8), 제1 내지 제4 발광 소자(ED1, ED2, ED3, ED4), 제2 뱅크(BNK2), 전극 절연부(RPAS), 및 제1 내지 제5 접촉 전극(CNE1, CNE2, CNE3, CNE4, CNE5)을 포함할 수 있다.
제1 뱅크(BNK1)는 복수의 제1 서브 뱅크(BNK1a) 및 제2 서브 뱅크(BNK1b)를 포함할 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 제2 서브 뱅크(BNK1b)의 양 측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 발광 영역(LEA)의 중심부를 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 가로지르는 선을 기준으로 4등분된 영역에 배치될 수 있다. 복수의 제1 서브 뱅크(BNK1a)는 발광 영역(LEA) 내에 배치될 수 있다. 복수의 제1 서브 뱅크(BNK1a)는 제2 서브 뱅크(BNK2)와 두께 방향으로 중첩되지 않을 수 있고, 인접한 다른 서브 화소와의 경계를 넘지 않을 수 있다.
제2 서브 뱅크(BNK1b)는 발광 영역(LEA)의 중심부를 지나고 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 서브 뱅크(BNK1b)는 발광 영역(LEA)을 넘어 배치될 수 있다. 예를 들어, 제2 서브 뱅크(BNK1b)는 절단부(CTA)에 배치될 수 있고, 제2 방향(Y축 방향)으로 이웃한 다른 서브 화소와의 경계를 넘을 수 있다. 다른 예를 들어, 제2 서브 뱅크(BNK1b)는 절단부(CTA)에 배치되지 않을 수 있고, 해당 서브 화소 내에 배치될 수 있다.
제2 서브 뱅크(BNK1b)는 제1 방향(X축 방향)으로 이격된 제1 서브 뱅크(BNK1a)들 사이에 배치될 수 있다. 제1 서브 뱅크들(BNK1a) 사이에 배치된 제2 서브 뱅크(BNK1b)의 일부는 더 넓은 폭을 가질 수 있다. 제2 전극(RME2), 제4 전극(RME4), 제6 전극(RME6), 및 제8 전극(RME8)은 더 넓은 폭을 갖는 제2 서브 뱅크(BNK1b)의 일부 상에 배치될 수 있다. 제1 서브 뱅크들(BNK1a) 및 제2 서브 뱅크(BNK1b)는 서로 대향할 수 있고, 복수의 발광 소자(ED)는 제1 서브 뱅크들(BNK1a) 및 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(LEA)의 중심을 기준으로 좌측 상부에 배치될 수 있다. 제1 전극(RME1)은 제1 내지 제5 부분(RMEa, RMEb, RMEc, RMEd, RMEe)을 포함할 수 있다. 제1 전극(RME1)의 제1 부분(RMEa)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향) 사이의 대각 방향으로 연장될 수 있다. 제1 전극(RME1)의 제1 부분(RMEa)의 상단은 절단되어 인접한 다른 서브 화소의 전극과 서로 절연될 수 있다. 제1 전극(RME1)의 제2 부분(RMEb)은 제1 부분(RMEa)의 하단으로부터 절곡되어 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 제1 전극(RME1)의 제3 부분(RMEc)은 제2 부분(RMEb)으로부터 제1 방향(X축 방향)으로 돌출될 수 있다. 제1 전극(RME1)의 제3 부분(RMEc)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소(SP1)의 화소 회로에 접속될 수 있다. 제1 전극(RME1)의 제4 부분(RMEd)은 제2 부분(RMEb)의 하단으로부터 절곡될 수 있다. 제1 전극(RME1)의 제4 부분(RMEd)은 제2 부분(RMEb)과 제5 부분(RMEe)을 연결할 수 있다. 제1 전극(RME1)의 제4 부분(RMEd)은 제3 컨택홀(CNT3)을 통해 제1 접촉 전극(CNE1)에 접속될 수 있다. 제1 전극(RME1)의 제5 부분(RMEe)은 제4 부분(RMEd)의 우단으로부터 절곡되어 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 제1 전극(RME1)의 제5 부분(RMEe)은 좌측 상부에 배치된 제1 서브 뱅크(BNK1a) 상에 배치될 수 있다. 제1 전극(RME1)의 제5 부분(RMEe)은 좌측 상부에 배치된 제1 서브 뱅크(BNK1a)의 우측 경사면을 덮을 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 우측에 배치될 수 있다. 제2 전극(RME2)은 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있고, 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b)의 좌측 경사면을 덮을 수 있다. 제2 서브 뱅크(BNK1b) 상에 배치된 제2 전극(RME2)은 제1 서브 뱅크(BNK1a) 상에 배치된 제1 전극(RME1)의 제5 부분(RMEe)에 대향할 수 있다. 제2 전극(RME2)은 제6 부분(RMEf)을 포함할 수 있다. 제2 전극(RME2)의 제6 부분(RMEf)은 제4 컨택홀(CNT4)을 통해 통해 제2 접촉 전극(CNE2)에 접속될 수 있다.
복수의 제1 발광 소자(ED1)는 좌측 상부에 배치된 제1 서브 뱅크(BNK1a)와 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 복수의 제1 발광 소자(ED1)는 제1 전극(RME1)과 제2 전극(RME2) 사이에 정렬될 수 있다. 제1 및 제2 전극(RME1, RME2)의 상단 및 하단 각각이 절단부(CTA) 및 전극 분리부(RMO)에 의해 절단되기 전에, 제1 및 제2 전극(RME1, RME2) 각각은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 전극(RME1, RME2) 사이에 형성될 수 있다. 예를 들어, 복수의 제1 발광 소자(ED1)는 잉크젯 프린팅 공정을 통해 제1 및 제2 전극(RME1, RME2) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제1 발광 소자(ED1)는 제1 및 제2 전극(RME1, RME2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다.
제3 전극(RME3)은 발광 영역(LEA)의 중심을 기준으로 좌측 하부에 배치될 수 있다. 제3 전극(RME3)은 전극 분리부(RMO)에 의해 제1 전극(RME1)으로부터 분리될 수 있다. 예를 들어, 제3 전극(RME3)은 제1 방향(X축 방향)으로 연장된 가상 선을 기준으로 제1 전극(RME1)의 제2, 제4 및 제5 부분(RMEb, RMEd, RMEe)과 대칭된 구조를 가질 수 있으나, 제3 전극(RME3)의 형상은 이에 한정되지 않는다. 제3 전극(RME3)은 좌측 하부에 배치된 제1 서브 뱅크(BNK1a) 상에 배치될 수 있다. 제3 전극(RME3)은 좌측 하부에 배치된 제1 서브 뱅크(BNK1a)의 우측 경사면을 덮을 수 있다. 제3 전극(RME3)은 제5 컨택홀(CNT5)을 통해 제2 접촉 전극(CNE2)에 접속될 수 있다.
제4 전극(RME4)은 제3 전극(RME3)의 우측에 배치될 수 있다. 제4 전극(RME4)은 전극 분리부(RMO)에 의해 제2 전극(RME2)으로부터 분리될 수 있다. 제4 전극(RME4)은 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있고, 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b)의 좌측 경사면을 덮을 수 있다. 제2 서브 뱅크(BNK1b) 상에 배치된 제4 전극(RME4)은 제1 서브 뱅크(BNK1a) 상에 배치된 제3 전극(RME3)에 대향할 수 있다. 제4 전극(RME4)은 제6 컨택홀(CNT6)을 통해 통해 제3 접촉 전극(CNE3)에 접속될 수 있다.
복수의 제2 발광 소자(ED2)는 좌측 하부에 배치된 제1 서브 뱅크(BNK1a)와 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 복수의 제2 발광 소자(ED2)는 제3 전극(RME3)과 제4 전극(RME4) 사이에 정렬될 수 있다. 제3 및 제4 전극(RME3, RME4)의 상단이 전극 분리부(RMO)에 의해 절단되기 전에, 제3 및 제4 전극(RME3, RME4) 각각은 정렬 신호를 수신할 수 있고, 전계가 제3 및 제4 전극(RME3, RME4) 사이에 형성될 수 있다. 예를 들어, 복수의 제2 발광 소자(ED2)는 잉크젯 프린팅 공정을 통해 제3 및 제4 전극(RME3, RME4) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제2 발광 소자(ED2)는 제3 및 제4 전극(RME3, RME4) 사이에 형성된 전계에 의해 유전영동 힘을 받아 정렬될 수 있다.
제5 전극(RME5)은 발광 영역(LEA)의 중심을 기준으로 우측 하부에 배치될 수 있다. 제5 전극(RME5)은 전극 분리부(RMO)에 의해 제7 전극(RME7)으로부터 분리될 수 있다. 제5 전극(RME5)은 제2 방향(Y축 방향)으로 연장된 가상 선을 기준으로 제3 전극(RME3)과 대칭된 구조를 가질 수 있다. 예를 들어, 제5 전극(RME5)은 제1 방향(X축 방향)으로 연장된 가상 선을 기준으로 제7 전극(RME7)과 대칭된 구조를 가질 수 있으나, 제5 전극(RME5)의 형상은 이에 한정되지 않는다. 제5 전극(RME5)은 우측 하부에 배치된 제1 서브 뱅크(BNK1a) 상에 배치될 수 있다. 제5 전극(RME5)은 우측 하부에 배치된 제1 서브 뱅크(BNK1a)의 좌측 경사면을 덮을 수 있다. 제5 전극(RME5)은 제7 컨택홀(CNT7)을 통해 제3 접촉 전극(CNE3)에 접속될 수 있다.
제6 전극(RME6)은 제5 전극(RME5)의 좌측에 배치될 수 있다. 제6 전극(RME6)은 전극 분리부(RMO)에 의해 제8 전극(RME8)으로부터 분리될 수 있다. 제6 전극(RME6)은 제2 방향(Y축 방향)으로 연장된 가상 선을 기준으로 제4 전극(RME4)과 대칭된 구조를 가질 수 있으나, 제6 전극(RME6)의 형상은 이에 한정되지 않는다. 제6 전극(RME6)은 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있고, 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b)의 우측 경사면을 덮을 수 있다. 제2 서브 뱅크(BNK1b) 상에 배치된 제6 전극(RME6)은 제1 서브 뱅크(BNK1a) 상에 배치된 제5 전극(RME3)에 대향할 수 있다. 제6 전극(RME6)은 제8 컨택홀(CNT8)을 통해 통해 제4 접촉 전극(CNE4)에 접속될 수 있다.
복수의 제3 발광 소자(ED3)는 우측 하부에 배치된 제1 서브 뱅크(BNK1a)와 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 복수의 제3 발광 소자(ED3)는 제5 전극(RME5)과 제6 전극(RME6) 사이에 정렬될 수 있다. 제5 및 제6 전극(RME5, RME6)의 상단이 전극 분리부(RMO)에 의해 절단되기 전에, 제5 및 제6 전극(RME5, RME6) 각각은 정렬 신호를 수신할 수 있고, 전계가 제5 및 제6 전극(RME5, RME6) 사이에 형성될 수 있다. 예를 들어, 복수의 제3 발광 소자(ED3)는 잉크젯 프린팅 공정을 통해 제5 및 제6 전극(RME5, RME6) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제3 발광 소자(ED3)는 제5 및 제6 전극(RME5, RME6) 사이에 형성된 전계에 의해 유전영동 힘을 받아 정렬될 수 있다.
제7 전극(RME7)은 발광 영역(LEA)의 중심을 기준으로 우측 상부에 배치될 수 있다. 제7 전극(RME7)은 제2 방향(Y축 방향)으로 연장된 가상 선을 기준으로 제1 전극(RME1)과 대칭된 구조를 가질 수 있다. 예를 들어, 제7 전극(RME7)은 제1 방향(X축 방향)으로 연장된 가상 선을 기준으로 제5 전극(RME5)과 대칭된 구조를 가질 수 있으나, 제7 전극(RME7)의 형상은 이에 한정되지 않는다. 제7 전극(RME7)은 우측 상부에 배치된 제1 서브 뱅크(BNK1a) 상에 배치될 수 있다. 제7 전극(RME7)은 우측 상부에 배치된 제1 서브 뱅크(BNK1a)의 좌측 경사면을 덮을 수 있다. 제7 전극(RME7)은 제9 컨택홀(CNT9)을 통해 제4 접촉 전극(CNE4)에 접속될 수 있다.
제8 전극(RME8)은 제7 전극(RME7)의 좌측에 배치될 수 있다. 제8 전극(RME8)은 제2 방향(Y축 방향)으로 연장된 가상 선을 기준으로 제2 전극(RME2)과 대칭된 구조를 가질 수 있으나, 제8 전극(RME8)의 형상은 이에 한정되지 않는다. 제8 전극(RME8)은 제2 컨택홀(CNT2)을 통해 제2 전압 라인(VSL)에 전기적으로 연결될 수 있다. 제8 전극(RME8)은 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있고, 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b)의 우측 경사면을 덮을 수 있다. 제2 서브 뱅크(BNK1b) 상에 배치된 제8 전극(RME8)은 제1 서브 뱅크(BNK1a) 상에 배치된 제7 전극(RME7)에 대향할 수 있다. 제8 전극(RME8)은 제10 컨택홀(CNT10)을 통해 통해 제5 접촉 전극(CNE5)에 접속될 수 있다.
복수의 제4 발광 소자(ED4)는 우측 상부에 배치된 제1 서브 뱅크(BNK1a)와 상대적으로 넓은 폭을 갖는 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 복수의 제4 발광 소자(ED4)는 제7 전극(RME7)과 제8 전극(RME8) 사이에 정렬될 수 있다. 제7 및 제8 전극(RME7, RME8)의 상단 및 하단 각각이 절단부(CTA) 및 전극 분리부(RMO)에 의해 절단되기 전에, 제7 및 제8 전극(RME7, RME8) 각각은 정렬 신호를 수신할 수 있고, 전계가 제7 및 제8 전극(RME7, RME8) 사이에 형성될 수 있다. 예를 들어, 복수의 제4 발광 소자(ED4)는 잉크젯 프린팅 공정을 통해 제7 및 제8 전극(RME7, RME8) 상에 분사될 수 있고, 잉크 내에 분산된 복수의 제4 발광 소자(ED4)는 제7 및 제8 전극(RME7, RME8) 사이에 형성된 전계에 의해 유전영동 힘을 받아 정렬될 수 있다.
제2 뱅크(BNK2)는 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 연장되는 격자형 패턴을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 경계에 배치됨으로써, 이웃하는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 구분할 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(LEA)과 절단부(CTA)를 둘러쌈으로써, 발광 영역(LEA)과 절단부(CTA)를 구분할 수 있다. 제2 뱅크(BNK2)는 발광 영역(LEA)에 배치된 복수의 발광 소자(ED) 및 제1 뱅크(BNK1)를 이격되게 둘러쌀 수 있다. 발광 영역(LEA)의 제1 방향(X축 방향)의 폭은 절단부(CTA)의 제1 방향(X축 방향)의 폭보다 작을 수 있으나, 이에 한정되지 않는다.
전극 절연부(RPAS)는 제1 내지 제8 전극(RME1~RME8)이 절단부(CTA) 및 전극 분리부(RMO)에 의해 절단되고, 제1 내지 제5 접촉 전극(CNE1~CNE5)이 형성되기 전에 마련될 수 있다. 전극 절연부(RPAS)는 제1 및 제3 전극(RME1, RME3)이 전극 분리부(RMO)에 의해 커팅된 후, 서로 마주하는 제1 전극(RME1)의 하단 및 제3 전극(RME3)의 상단을 덮을 수 있다. 전극 절연부(RPAS)는 제2 접촉 전극(CNE2)의 형성 과정에서, 제2 접촉 전극(CNE2)의 잔막이 제1 및 제3 전극(RME1, RME3) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제1 및 제3 전극(RME1, RME3) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
전극 절연부(RPAS)는 제2 및 제4 전극(RME2, RME4)이 전극 분리부(RMO)에 의해 커팅된 후, 서로 마주하는 제2 전극(RME2)의 하단 및 제4 전극(RME4)의 상단을 덮을 수 있다. 전극 절연부(RPAS)는 제2 접촉 전극(CNE2)의 형성 과정에서, 제2 접촉 전극(CNE2)의 잔막이 제2 및 제4 전극(RME2, RME4) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제2 및 제4 전극(RME2, RME4) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
전극 절연부(RPAS)는 제5 및 제7 전극(RME5, RME7)이 전극 분리부(RMO)에 의해 커팅된 후, 서로 마주하는 제5 전극(RME5)의 상단 및 제7 전극(RME7)의 하단을 덮을 수 있다. 전극 절연부(RPAS)는 제4 접촉 전극(CNE4)의 형성 과정에서, 제4 접촉 전극(CNE4)의 잔막이 제5 및 제7 전극(RME5, RME7) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제5 및 제7 전극(RME5, RME7) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
전극 절연부(RPAS)는 제6 및 제8 전극(RME6, RME8)이 전극 분리부(RMO)에 의해 커팅된 후, 서로 마주하는 제6 전극(RME6)의 상단 및 제8 전극(RME8)의 하단을 덮을 수 있다. 전극 절연부(RPAS)는 제4 접촉 전극(CNE4)의 형성 과정에서, 제4 접촉 전극(CNE4)의 잔막이 제6 및 제8 전극(RME6, RME8) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제6 및 제8 전극(RME6, RME8) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
전극 절연부(RPAS)는 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)이 절단부(CTA)에 의해 커팅된 후, 절단부(CTA)를 덮을 수 있다. 전극 절연부(RPAS)는 절단부(CTA)가 마련된 후의 공정에서, 도전성 잔막이 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
전극 절연부(RPAS)는 제1 내지 제4 발광 소자(ED1~ED4)와 평면 상에서 이격될 수 있다. 전극 절연부(RPAS)는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)와 평면 상에서 이격될 수 있다.
표시 장치는 전극 분리부(RMO) 및 절단부(CTA)를 덮는 전극 절연부(RPAS)를 포함함으로써, 제1 내지 제8 전극(RME1~RME8) 사이에 기생 전류가 흐르는 것을 방지하여 화소(SP)의 단위 면적당 발광량을 증가시키고 출광 효율을 향상시킬 수 있다.
제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)의 일측은 제1 전극(RME1)의 제4 부분(RMEd) 상에 마련된 제3 컨택홀(CNT3)을 통해 제1 전극(RME1)에 접속될 수 있고, 제1 접촉 전극(CNE1)의 타측은 제1 전극(RME1)의 제5 부분(RMEe) 상에 배치되어 제1 발광 소자들(ED1)의 일단에 접속될 수 있다. 따라서, 제1 접촉 전극(CNE1) 및 제1 전극(RME1)은 도 3의 제2 노드(N2)에 해당할 수 있다.
제2 접촉 전극(CNE2)은 제2 전극(RME2)의 상부에서부터 제3 전극(RME3)의 상부까지 연장될 수 있다. 제2 접촉 전극(CNE2)의 일측은 제2 전극(RME2) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)의 일측은 제4 컨택홀(CNT4)을 통해 제2 전극(RME2)에 접속될 수 있고, 제1 발광 소자들(ED1)의 타단에 접속될 수 있다. 제2 접촉 전극(CNE2)의 타측은 제3 전극(RME3) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)의 타측은 제5 컨택홀(CNT5)을 통해 제3 전극(RME3)에 접속될 수 있고, 제2 발광 소자들(ED2)의 일단에 접속될 수 있다. 따라서, 제2 접촉 전극(CNE2)은 도 3의 제3 노드(N3)에 해당할 수 있다.
제3 접촉 전극(CNE3)은 제4 전극(RME4)의 상부에서부터 제5 전극(RME5)의 상부까지 연장될 수 있다. 제3 접촉 전극(CNE3)의 일측은 제4 전극(RME4) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)의 일측은 제6 컨택홀(CNT6)을 통해 제4 전극(RME4)에 접속될 수 있고, 제2 발광 소자들(ED2)의 타단에 접속될 수 있다. 제3 접촉 전극(CNE3)의 타측은 제5 전극(RME5) 상에 배치될 수 있다. 제3 접촉 전극(CNE3)의 타측은 제7 컨택홀(CNT7)을 통해 제5 전극(RME5)에 접속될 수 있고, 제3 발광 소자들(ED3)의 일단에 접속될 수 있다. 따라서, 제3 접촉 전극(CNE3)은 도 3의 제4 노드(N4)에 해당할 수 있다.
제4 접촉 전극(CNE4)은 제6 전극(RME6)의 상부에서부터 제7 전극(RME7)의 상부까지 연장될 수 있다. 제4 접촉 전극(CNE4)의 일측은 제6 전극(RME6) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)의 일측은 제8 컨택홀(CNT8)을 통해 제6 전극(RME6)에 접속될 수 있고, 제3 발광 소자들(ED3)의 타단에 접속될 수 있다. 제4 접촉 전극(CNE4)의 타측은 제7 전극(RME7) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)의 타측은 제9 컨택홀(CNT9)을 통해 제7 전극(RME7)에 접속될 수 있고, 제4 발광 소자들(ED4)의 일단에 접속될 수 있다. 따라서, 제4 접촉 전극(CNE4)은 도 3의 제5 노드(N5)에 해당할 수 있다.
제5 접촉 전극(CNE5)은 제8 전극(RME8) 상에 배치될 수 있다. 제5 접촉 전극(CNE5)의 일측은 제10 컨택홀(CNT10)을 통해 제8 전극(RME8)에 접속될 수 있고, 제5 접촉 전극(CNE5)의 타측은 제4 발광 소자들(ED4)의 타단에 접속될 수 있다. 제5 접촉 전극(CNE5)은 제2 컨택홀(CNT2)에 삽입된 제8 전극(RME8)을 통해 제2 전압 라인(VSL)에 전기적으로 연결될 수 있다. 따라서, 도 3을 결부하면 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)은 제2 노드(N2)와 제2 전압 라인(VSL) 사이에서 직렬로 연결될 수 있다. 표시 장치는 제1 내지 제8 전극(RME1~RME8) 및 제1 내지 제5 접촉 전극(CNE1~CNE5)을 포함함으로써, 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)을 직렬로 연결시킬 수 있다. 표시 장치는 다수의 제1 내지 제4 발광 소자들(ED1, ED2, ED3, ED4)을 발광 영역(LEA)에 배치함으로써, 화소(SP)의 단위 면적당 발광량을 증가시키고 출광 효율을 향상시킬 수 있다.
도 6은 도 5의 선 I-I'을 따라 자른 단면도이고, 도 7은 도 5의 선 II-II'을 따라 자른 단면도이다.
도 6 및 도 7을 참조하면, 표시 장치는 기판(SUB), 전원 라인(VL), 버퍼층(BF), 박막 트랜지스터(TFT), 게이트 절연막(GI), 층간 절연막(ILD), 제1 및 제2 연결 전극(BE1, BE2), 보호층(PV), 비아층(VIA), 제1 및 제2 서브 뱅크(BNK1a, BNK1b), 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8), 제1 내지 제3 절연막(PAS1, PAS2, PAS3), 제2 뱅크(BNK2), 제1 및 제4 발광 소자(ED1, ED4), 제1, 제2, 제4, 및 제5 접촉 전극(CNE1, CNE2, CNE4, CNE5)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있고, 절연 물질을 포함할 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있다.
전원 라인(VL)은 기판(SUB) 상에 배치될 수 있다. 예를 들어, 전원 라인(VL)은 도 3에 도시된 제1 전압 라인(VDL), 제2 전압 라인(VSL), 및 초기화 전압 라인(VIL) 중 하나일 수 있다. 예를 들어, 전원 라인(VL)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼층(BF)은 전원 라인(VL) 및 기판(SUB)을 덮을 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소(SP) 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 도 3에 도시된 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 중 하나일 수 있다. 박막 트랜지스터(TFT)는 반도체 영역(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 버퍼층(BF) 상에 배치될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연막(GI)에 의해 게이트 전극(GE)과 절연될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체 영역(ACT)의 물질을 도체화하여 마련될 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 라인(GL)의 일부 또는 게이트 라인(GL)에서 연장된 보조 게이트 라인(BGL)의 일부일 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체 영역(ACT)과 중첩될 수 있다.
게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 버퍼층(BF)을 덮을 수 있고, 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 제1 및 제2 연결 전극(BE1, BE2) 각각이 관통하는 컨택홀을 포함할 수 있다.
층간 절연막(ILD)은 게이트 전극(GE) 및 게이트 절연막(GI)을 덮을 수 있다. 층간 절연막(ILD)은 제1 및 제2 연결 전극(BE1, BE2) 각각이 관통하는 컨택홀을 포함할 수 있다. 층간 절연막(ILD)의 컨택홀은 게이트 절연막(GI)의 컨택홀과 연결될 수 있다.
제1 및 제2 연결 전극(BE1, BE2)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 연결 전극(BE1)은 층간 절연막(ILD) 및 게이트 절연막(GI)에 마련된 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 제2 연결 전극(BE2)은 층간 절연막(ILD) 및 게이트 절연막(GI)에 마련된 컨택홀을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 접속될 수 있다. 예를 들어, 제2 연결 전극(BE2)은 제1 컨택홀(CNT1)을 통해 도 5에 도시된 제1 컨택홀(CNT1)을 통해 제1 전극(RME1)에 전기적으로 연결될 수 있으나, 이에 한정되지 않는다.
보호층(PV)은 제1 및 제2 연결 전극(BE1, BE2)과 층간 절연막(ILD)을 덮을 수 있다. 보호층(PV)은 박막 트랜지스터(TFT)를 보호할 수 있다.
비아층(VIA)은 보호층(PV) 상에 마련되어, 박막 트랜지스터(TFT)의 상단을 평탄화시킬 수 있다. 예를 들어, 비아층(VIA)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
제1 및 제2 서브 뱅크(BNK1a, BNK1b)는 비아층(VIA) 상에 배치될 수 있다. 제1 및 제2 서브 뱅크(BNK1a, BNK1b)는 비아층(VIA)의 상면으로부터 돌출될 수 있다. 제1 및 제2 서브 뱅크(BNK1a, BNK1b)는 복수의 화소(SP) 각각의 발광 영역(LEA)에 배치될 수 있다. 제1 발광 소자들(ED1)은 좌측의 제1 서브 뱅크(BNK1a)와 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 제4 발광 소자들(ED4)은 우측의 제1 서브 뱅크(BNK1a)와 제2 서브 뱅크(BNK1b) 사이에 배치될 수 있다. 제1 및 제2 서브 뱅크(BNK1a, BNK1b)는 경사진 측면을 가질 수 있고, 제1 및 제4 발광 소자(ED1, ED4)에서 방출된 광은 제1 및 제2 서브 뱅크(BNK1a, BNK1b) 상에 배치된 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)에 의해 반사될 수 있다. 예를 들어, 제1 및 제2 서브 뱅크(BNK1a, BNK1b)는 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 비아층(VIA) 및 제1 및 제2 서브 뱅크(BNK1a, BNK1b) 상에 배치될 수 있다. 제1 전극(RME1)은 좌측의 제1 서브 뱅크(BNK1a) 상의 우측 경사면에 배치되고, 제2 전극(RME2)은 제2 서브 뱅크(BNK1b)의 좌측 경사면에 배치될 수 있다. 제7 전극(RME7)은 우측의 제1 서브 뱅크(BNK1a) 상의 좌측 경사면에 배치되고, 제8 전극(RME8)은 제2 서브 뱅크(BNK1b)의 우측 경사면에 배치될 수 있다. 제1 및 제2 전극(RME1, RME2)은 제1 및 제2 서브 뱅크(BNK1a, BNK1b)의 경사면 상에 배치되어 제1 발광 소자들(ED1)에서 방출된 광을 반사시킬 수 있다. 제7 및 제8 전극(RME7, RME8)은 제1 및 제2 서브 뱅크(BNK1a, BNK1b)의 경사면 상에 배치되어 제4 발광 소자들(ED4)에서 방출된 광을 반사시킬 수 있다.
제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 또 다른 예를 들어, 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 투명 전도성 물질층 및 반사율이 높은 금속층을 갖는 복수의 층을 포함하거나, 투명 전도성 물질 및 반사율이 높은 금속을 포함하는 하나의 층을 포함할 수 있다. 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연막(PAS1)은 비아층(PAS) 및 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8) 상에 배치될 수 있다. 제1 절연막(PAS1)은 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)을 보호하면서 상호 절연시킬 수 있다. 제1 절연막(PAS1)은 제1 및 제4 발광 소자(ED1, ED4)의 정렬 과정에서, 제1 및 제4 발광 소자(ED1, ED4)와 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8)이 직접 접촉하여 손상되는 것을 방지할 수 있다.
제2 뱅크(BNK2)는 제1 절연막(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 복수의 화소(SP)의 경계에 배치되어 복수의 화소(SP) 각각의 발광 소자들(ED)을 구분할 수 있다. 제2 뱅크(BNK2)는 소정의 높이를 가질 수 있고, 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
제1 및 제4 발광 소자(ED1, ED4)는 제1 절연막(PAS1) 상에 배치될 수 있다. 제1 발광 소자(ED)는 제1 및 제2 전극(RME1, RME2) 사이에서 서로 평행하게 정렬될 수 있다. 제1 발광 소자(ED)의 길이는 제1 및 제2 전극(RME1, RME2) 사이의 길이보다 길 수 있다. 제1 발광 소자(ED)는 복수의 반도체층을 포함할 수 있고, 어느 한 반도체층을 기준으로 일단, 및 일단에 반대되는 타단이 정의될 수 있다. 제1 발광 소자(ED)의 일단은 제1 전극(RME1) 상에 배치되고, 제1 발광 소자(ED)의 타단은 제2 전극(RME2) 상에 배치될 수 있다. 제1 발광 소자(ED)의 일단은 제1 접촉 전극(CNE1)에 접속될 수 있고, 제1 발광 소자(ED)의 타단은 제2 접촉 전극(CNE2)에 접속될 수 있다. 제4 발광 소자(ED4)는 제7 및 제8 전극(RME7, RME8) 사이에서 서로 평행하게 정렬될 수 있다.
제2 절연막(PAS2)은 제1 및 제4 발광 소자(ED1, ED4) 상에 배치될 수 있다. 예를 들어, 제2 절연막(PAS2)은 제1 및 제4 발광 소자(ED1, ED4)를 부분적으로 감쌀 수 있고, 제1 및 제4 발광 소자(ED1, ED4) 각각의 양 단을 덮지 않을 수 있다. 제2 절연막(PAS2)은 제1 및 제4 발광 소자(ED1, ED4)를 보호할 수 있고, 표시 장치의 제조 공정에서 제1 및 제4 발광 소자(ED1, ED4)를 고정시킬 수 있다. 제2 절연막(PAS2)은 제1 및 제4 발광 소자(ED1, ED4) 각각과 제1 절연막(PAS1) 사이의 공간을 채울 수 있다.
제2 절연막(PAS2)은 제1 및 제2 서브 뱅크(BNK1a, BNK1b) 및 제2 뱅크(BNK2) 상에도 배치될 수 있다. 제2 절연막(PAS2)은 제1 절연막(PAS1) 상에 배치될 수 있고, 제1 및 제4 발광 소자(ED1, ED4)의 양 단 및 제1, 제2, 제7, 및 제8 전극(RME1, RME2, RME7, RME8) 상의 일부를 덮지 않을 수 있다.
제1 접촉 전극(CNE1)은 제1 절연막(PAS1) 상에 배치될 수 있다. 제1 접촉 전극(CNE1)의 일측은 제3 컨택홀(CNT3)을 통해 제1 전극(RME1)에 접속될 수 있고, 제1 접촉 전극(CNE1)의 타측은 제1 발광 소자들(ED1)의 일단에 접속될 수 있다.
제2 접촉 전극(CNE2)은 제1 절연막(PAS1) 상에 배치될 수 있다. 제2 접촉 전극(CNE2)은 제4 컨택홀(CNT4)을 통해 제2 전극(RME2)에 접속될 수 있고, 제1 발광 소자들(ED1)의 타단에 접속될 수 있다.
제4 접촉 전극(CNE4)은 제1 절연막(PAS1) 상에 배치될 수 있다. 제4 접촉 전극(CNE4)은 제9 컨택홀(CNT9)을 통해 제7 전극(RME7)에 접속될 수 있고, 제4 발광 소자들(ED4)의 일단에 접속될 수 있다.
제5 접촉 전극(CNE5)은 제1 절연막(PAS1) 상에 배치될 수 있고, 제10 컨택홀(CNT10)을 통해 제8 전극(RME8)에 접속될 수 있다. 제5 접촉 전극(CNE5)은 제8 전극(RME8)을 통해 제2 전압 라인(VSL)에 전기적으로 연결될 수 있다.
제3 절연막(PAS3)은 제2 절연막(PAS2) 상에 배치될 수 있다. 제3 절연막(PAS3)은 제2 및 제4 접촉 전극(CNE2, CNE4)을 덮을 수 있다. 제3 절연막(PAS3)은 제1 발광 소자(ED1) 상에서 제1 및 제2 접촉 전극(CNE1, CNE2)을 절연시킬 수 있고, 제4 발광 소자(ED4) 상에서 제4 및 제5 접촉 전극(CNE5, CNE5)을 절연시킬 수 있다.
도 8은 도 5의 선 III-III'을 따라 자른 단면도이다. 이하에서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 8을 참조하면, 전극 절연부(RPAS)는 제7 및 제8 전극(RME7, RME8)이 전극 분리부(RMO)에 의해 절단되고, 제4 접촉 전극(CNE4)이 형성되기 전에 마련될 수 있다. 전극 절연부(RPAS)는 제7 및 제8 전극(RME7, RME8)이 전극 분리부(RMO)에 의해 커팅된 후, 전극 분리부(RMO)에 의해 노출된 비아층(VIA)을 직접 덮을 수 있다. 전극 절연부(RPAS)는 전극 분리부(RMO)에 의해 형성된 제7 전극(RME7)의 일단, 제1 절연막(PAS1)의 일단, 및 제2 절연막(PAS2)의 일단을 덮을 수 있다. 전극 절연부(RPAS)는 전극 분리부(RMO)에 의해 형성된 제7 전극(RME7)의 일단과 마주하는 제8 전극(RME8)의 일단, 제1 절연막(PAS1)의 타단, 및 제2 절연막(PAS2)의 타단을 덮을 수 있다. 전극 절연부(RPAS)는 제4 접촉 전극(CNE4)의 형성 과정에서, 제4 접촉 전극(CNE4)의 잔막이 제7 및 제8 전극(RME7, RME8) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제7 및 제8 전극(RME7, RME8) 사이에 기생 전류가 흐르는 것을 방지할 수 있다. 제3 절연막(PAS3)은 전극 절연부(RPAS) 및 제2 절연막(PAS2)을 덮을 수 있다.
도 9 내지 도 14는 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 레이아웃 도이다.
도 9에서, 제1 뱅크(BNK1)는 복수의 제1 서브 뱅크(BNK1a) 및 제2 서브 뱅크(BNK1b)를 포함할 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 제2 서브 뱅크(BNK1b)의 양 측에서 제2 방향(Y축 방향)으로 연장될 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 제1 서브 뱅크(BNK1a) 각각은 발광 영역(LEA)의 중심부를 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 가로지르는 선을 기준으로 4등분된 영역에 배치될 수 있다.
제2 서브 뱅크(BNK1b)는 발광 영역(LEA)의 중심부를 지나고 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 서브 뱅크(BNK1b)는 제1 방향(X축 방향)으로 이격된 제1 서브 뱅크(BNK1a)들 사이에 배치될 수 있다. 제1 서브 뱅크들(BNK1a) 사이에 배치된 제2 서브 뱅크(BNK1b)의 일부는 더 넓은 폭을 가질 수 있다.
도 10에서, 제1 및 제2 정렬 전극(RM1, RM2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 두 개의 제1 정렬 전극(RM1)은 발광 영역(LEA)의 좌측 및 우측 각각에 배치될 수 있고, 제1 서브 뱅크들(BNK1a) 상에 배치될 수 있다. 좌측의 제1 정렬 전극(RM1)은 좌측의 제1 서브 뱅크들(BNK1a)의 우측 경사면 상에 배치될 수 있고, 우측의 제1 정렬 전극(RM1)은 우측의 제1 서브 뱅크들(BNK1a)의 좌측 경사면 상에 배치될 수 있다. 제1 정렬 전극(RM1)은 제1 컨택홀(CNT1)을 통해 화소(SP)의 화소 회로에 접속될 수 있다.
두 개의 제2 정렬 전극(RM2)은 발광 영역(LEA)의 중앙에 배치될 수 있고, 서로 연결될 수 있다. 좌측의 제2 정렬 전극(RM2)은 제2 서브 뱅크(BNK1b)의 좌측 경사면에 배치될 수 있고, 우측의 제2 정렬 전극(RM2)은 제2 서브 뱅크(BNK1b)의 좌측 경사면에 배치될 수 있다.
제2 뱅크(BNK2)는 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 연장되는 격자형 패턴을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소(SP1, SP2, SP3)의 경계에 배치됨으로써, 이웃하는 제1 내지 제3 서브 화소들(SP1, SP2, SP3)을 구분할 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 서브 화소들(SP1, SP2, SP3) 각각의 발광 영역(LEA)과 절단부(CTA)를 둘러쌈으로써, 발광 영역(LEA)과 절단부(CTA)를 구분할 수 있다. 발광 영역(LEA)의 제1 방향(X축 방향)의 폭은 절단부(CTA)의 제1 방향(X축 방향)의 폭보다 작을 수 있으나, 이에 한정되지 않는다.
도 11에서, 제1 및 제2 발광 소자(ED1, ED2)는 좌측의 제1 정렬 전극(RM1) 및 제2 정렬 전극(RM2) 사이에 정렬될 수 있다. 제1 및 제2 정렬 전극(RM1, RM2)은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 정렬 전극(RM1, RM2) 사이에 형성될 수 있다. 예를 들어, 제1 및 제2 발광 소자(ED1, ED2)는 잉크젯 프린팅 공정을 통해 제1 및 제2 정렬 전극(RM1, RM2) 상에 분사될 수 있고, 잉크 내에 분산된 제1 및 제2 발광 소자(ED1, ED2)는 제1 및 제2 정렬 전극(RM1, RM2) 사이에 형성된 전계에 의해 유전영동 힘(Dielectrophoresis Force)을 받아 정렬될 수 있다.
제3 및 제4 발광 소자(ED3, ED4)는 우측의 제1 정렬 전극(RM1) 및 제2 정렬 전극(RM2) 사이에 정렬될 수 있다. 제1 및 제2 정렬 전극(RM1, RM2)은 정렬 신호를 수신할 수 있고, 전계가 제1 및 제2 정렬 전극(RM1, RM2) 사이에 형성될 수 있다. 예를 들어, 제3 및 제4 발광 소자(ED3, ED4)는 잉크젯 프린팅 공정을 통해 제1 및 제2 정렬 전극(RM1, RM2) 상에 분사될 수 있고, 잉크 내에 분산된 제3 및 제4 발광 소자(ED3, ED4)는 제1 및 제2 정렬 전극(RM1, RM2) 사이에 형성된 전계에 의해 유전영동 힘을 받아 정렬될 수 있다.
도 12 및 도 13을 도 8에 결부하면, 제1 및 제2 절연막(PAS1, PAS2)은 전극 분리부(RMO)에 대응되게 패터닝될 수 있다. 예를 들어, 제1 및 제2 절연막(PAS1, PAS2)은 건식 식각(Dry Etching) 공정을 통해 패터닝될 수 있다.
제1 및 제2 정렬 전극(RM1, RM2)은 절단부(CTA) 및 전극 분리부(RMO)에 의해 절단될 수 있다. 절단부(CTA) 및 전극 분리부(RMO)는 습식 식각(Wet Etching) 공정을 통해 제1 및 제2 정렬 전극(RM1, RM2)을 절단할 수 있다. 예를 들어, 절단부(CTA) 및 전극 분리부(RMO)는 제1 및 제2 절연막(PAS1, PAS2)의 건식 식각 공정의 마스크와 다른 마스크를 사용하여 습식 식각 공정을 수행할 수 있다. 다른 예를 들어, 절단부(CTA) 및 전극 분리부(RMO)는 제1 및 제2 절연막(PAS1, PAS2)의 건식 식각 공정에서 사용된 마스크를 사용하여 습식 식각 공정을 수행할 수 있다. 이 경우, 절단부(CTA) 및 전극 분리부(RMO)는 제1 및 제2 절연막(PAS1, PAS2)과 동일한 식각 공정을 통해 형성될 수 있다.
좌측의 제1 정렬 전극(RM1)은 절단부(CTA)에 의해 상측에 배치된 서브 화소의 제1 정렬 전극과 분리될 수 있다. 좌측의 제1 정렬 전극(RM1)은 전극 분리부(RMO)에 의해 제1 및 제3 전극(RME1, RME3)으로 분리될 수 있다.
좌측의 제2 정렬 전극(RM2)은 절단부(CTA)에 의해 상측에 배치된 서브 화소의 제2 정렬 전극과 분리될 수 있다. 좌측의 제2 정렬 전극(RM2)은 전극 분리부(RMO)에 의해 제2 및 제4 전극(RME2, RME4)으로 분리될 수 있다.
우측의 제1 정렬 전극(RM1)은 절단부(CTA)에 의해 상측에 배치된 서브 화소의 제1 정렬 전극과 분리될 수 있다. 우측의 제1 정렬 전극(RM1)은 전극 분리부(RMO)에 의해 제5 및 제7 전극(RME5, RME7)으로 분리될 수 있다.
우측의 제2 정렬 전극(RM2)은 절단부(CTA)에 의해 상측에 배치된 서브 화소의 제2 정렬 전극과 분리될 수 있다. 우측의 제2 정렬 전극(RM2)은 전극 분리부(RMO)에 의해 제6 및 제8 전극(RME6, RME8)으로 분리될 수 있다.
도 14에서, 전극 절연부(RPAS)는 제1 내지 제8 전극(RME1~RME8)이 절단부(CTA) 및 전극 분리부(RMO)에 의해 절단되고, 제1 내지 제5 접촉 전극(CNE1~CNE5)이 형성되기 전에 마련될 수 있다. 전극 절연부(RPAS)는 제1 및 제3 전극(RME1, RME3)이 전극 분리부(RMO)에 의해 커팅된 후, 서로 마주하는 제1 전극(RME1)의 하단 및 제3 전극(RME3)의 상단을 덮을 수 있다. 전극 절연부(RPAS)는 제2 접촉 전극(CNE2)의 형성 과정에서, 제2 접촉 전극(CNE2)의 잔막이 제1 및 제3 전극(RME1, RME3) 사이에 접속되는 것을 방지할 수 있다. 따라서, 전극 절연부(RPAS)는 화소(SP)의 구동 시 제1 및 제3 전극(RME1, RME3) 사이에 기생 전류가 흐르는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시 패널 200: 표시 구동부
210: 연성 필름 220: 데이터 구동부
230: 회로 보드 240: 타이밍 제어부
250: 전원 공급부
SP1, SP2, SP3: 제1 내지 제3 서브 화소
DL1, DL2, DL3: 제1 내지 제3 데이터 라인
GL: 게이트 라인 VDL: 제1 전압 라인
VSL: 제2 전압 라인 VIL: 초기화 전압 라인
ST1, ST2, ST3: 제1 내지 제3 트랜지스터
RME1~RME8: 제1 내지 제8 전극
ED1~ED4: 제1 내지 제4 발광 소자
CNE1~CNE5: 제1 내지 제5 접촉 전극
PAS1~PAS3: 제1 내지 제3 절연막
CTA: 절단부 ROP: 전극 분리부
RPAS: 전극 절연부

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장된 제1 전극;
    상기 기판 상에서 상기 제1 전극과 나란하게 배치된 제2 전극;
    상기 기판 상에서 전극 분리부에 의해 상기 제1 전극으로부터 분리된 제3 전극;
    상기 제1 내지 제3 전극 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제1 절연막;
    상기 제1 절연막 상에서 상기 제1 및 제2 전극 사이에 배치된 제1 발광 소자;
    상기 제1 발광 소자의 일부 및 상기 제1 절연막 상에 배치되고 상기 전극 분리부에 대응되게 패터닝된 제2 절연막;
    상기 전극 분리부에 의해 분리되어 서로 마주하는 상기 제1 및 제3 전극 각각의 일단을 덮는 전극 절연부; 및
    상기 제2 절연막 및 상기 전극 절연부를 덮는 제3 절연막을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극 절연부는 상기 전극 분리부에 대응되게 패터닝된 상기 제1 절연막의 양단을 덮는 표시 장치.
  3. 제1 항에 있어서,
    상기 전극 절연부는 상기 전극 분리부에 대응되게 패터닝된 상기 제2 절연막의 양단을 덮는 표시 장치.
  4. 제1 항에 있어서,
    상기 전극 절연부는 상기 제1 발광 소자와 평면 상에서 이격되는 표시 장치.
  5. 제1 항에 있어서,
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터의 상단을 평탄화시키며 상기 제1 내지 제3 전극을 지지하는 비아층을 더 포함하고,
    상기 전극 절연부는 상기 전극 분리부에 의해 노출된 상기 비아층의 상면을 직접 덮는 표시 장치.
  6. 제5 항에 있어서,
    상기 비아층의 상면으로부터 돌출되어 상기 제1 내지 제3 전극을 지지하는 제1 뱅크를 더 포함하고,
    상기 전극 절연부는 상기 제1 뱅크와 평면 상에서 이격되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 절연막 상에 배치되어 상기 제1 발광 소자 및 상기 제1 뱅크를 이격되게 둘러싸는 제2 뱅크를 더 포함하고,
    상기 전극 절연부는 상기 제2 뱅크와 평면 상에서 이격되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 발광 소자의 일단 및 상기 제1 전극을 접속시키는 제1 접촉 전극; 및
    상기 제1 발광 소자의 타단 및 상기 제2 전극을 접속시키는 제2 접촉 전극을 더 포함하고,
    상기 제1 및 제2 접촉 전극은 상기 전극 절연부에 의해 상기 제1 내지 제3 전극으로부터 절연되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제3 절연막은 상기 제1 전극 상에서 상기 전극 절연부의 일단을 덮고, 상기 제2 전극 상에서 상기 전극 절연부의 타단을 덮는 표시 장치.
  10. 제1 항에 있어서,
    상기 기판 상에서 상기 전극 분리부에 의해 상기 제2 전극으로부터 분리된 제4 전극을 더 포함하고,
    상기 전극 절연부는 상기 전극 분리부에 의해 서로 마주하는 상기 제2 및 제4 전극 각각의 일단을 덮는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 절연막 상에서 상기 제3 및 제4 전극 사이에 배치된 제2 발광 소자; 및
    상기 제2 접촉 전극의 일부와 나란하게 배치된 제3 접촉 전극을 더 포함하고,
    상기 제2 접촉 전극은 상기 제2 전극의 상부에서부터 상기 제3 전극의 상부까지 연장되어 상기 제2 발광 소자의 일단 및 상기 제3 전극을 접속시키며,
    상기 제3 접촉 전극은 상기 제2 발광 소자의 타단 및 상기 제4 전극을 접속시키는 표시 장치.
  12. 제11 항에 있어서,
    상기 전극 절연부는 상기 제2 발광 소자와 평면 상에서 이격되는 표시 장치.
  13. 기판 상에 제1 방향으로 연장된 제1 정렬 전극을 형성하는 단계;
    상기 기판 상에 상기 제1 정렬 전극과 나란한 제2 정렬 전극을 형성하는 단계;
    상기 제1 및 제2 정렬 전극 상에 제1 절연막을 형성하는 단계;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자를 정렬하는 단계;
    상기 발광 소자의 일부 및 상기 제1 절연막 상에 상기 제2 절연막을 형성하는 단계;
    상기 제1 및 제2 절연막을 패터닝하는 단계;
    상기 제1 정렬 전극을 전극 분리부를 따라 절단하여 제1 및 제2 전극을 마련하고, 상기 제2 정렬 전극을 상기 전극 분리부를 따라 절단하여 제3 및 제4 전극을 마련하는 단계;
    상기 전극 분리부에 의해 분리되어 서로 마주하는 상기 제1 및 제2 전극 각각의 일단을 덮고, 상기 제3 및 제4 전극 각각의 일단을 덮는 전극 절연부를 형성하는 단계; 및
    상기 제2 절연막 및 상기 전극 절연부 상에 제3 절연막을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 대응되게 패터닝된 상기 제1 절연막의 양단을 덮는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 대응되게 패터닝된 상기 제2 절연막의 양단을 덮는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 제1 내지 제4 전극을 마련하는 단계는 상기 제1 및 제2 절연막의 패터닝 과정에서 사용된 마스크와 다른 마스크를 사용하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 내지 제4 전극을 마련하는 단계는 상기 제1 및 제2 절연막의 패터닝 과정에서 사용된 마스크를 사용하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 전극 절연부를 형성하는 단계는 상기 발광 소자와 평면 상에서 이격된 영역에 상기 전극 절연부를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 기판 상에 박막 트랜지스터를 형성하는 단계; 및
    상기 박막 트랜지스터의 상단을 평탄화시키며 상기 제1 및 제2 정렬 전극을 지지하는 비아층을 형성하는 단계를 더 포함하고,
    상기 전극 절연부를 형성하는 단계는 상기 전극 분리부에 의해 노출된 상기 비아층의 상면을 직접 덮는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 비아층의 상면으로부터 돌출되어 상기 제1 및 제2 정렬 전극을 지지하는 제1 뱅크를 형성하는 단계를 더 포함하고,
    상기 전극 절연부를 형성하는 단계는 상기 제1 뱅크와 이격된 영역에 상기 전극 절연부를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
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