KR20220138860A - 멀티-칩 적층된 디바이스들 - Google Patents

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KR20220138860A
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아닐 쿠마르 칸달라
비제이 쿠마르 코간티
산토쉬 야차레니
선딥 램 고팔 아가왈
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자일링크스 인코포레이티드
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Abstract

본 명세서에서 설명된 예들은 일반적으로, 적층된 칩들을 가지는 멀티-칩 디바이스들에 관한 것이다. 예에서, 멀티-칩 디바이스는 칩들을 포함하는 칩 적층체를 포함한다. 이웃하는 칩들은 서로에 접속된다. 칩들 중의 복수의 칩들은 파단된 비아 필러들 및 브릿지들의 열들을 집합적으로 포함한다. 복수의 칩들의 각각은 각각의 열에서 파단된 비아 필러를 가진다. 파단된 비아 필러는 개개의 칩의 반도체 기판의 면에 수직인 방향으로 정렬된 제1 및 제2 연속적 비아 필러 부분들을 가진다. 제1 연속적 비아 필러 부분은 파단된 비아 필러 내에서 제2 연속적 비아 필러 부분에 접속되지 않는다. 복수의 칩들의 각각은 브릿지들 중의 하나 이상을 가진다. 각각의 브릿지는 개개의 칩 내에서, 열 내의 제1 연속적 비아 필러 부분 및 다른 열 내의 제2 연속적 비아 필러 부분을 접속한다.

Description

멀티-칩 적층된 디바이스들
본 개시내용의 예들은 일반적으로, 적층된 칩(stacked chip)들을 포함하는 멀티-칩 적층된 디바이스(multi-chip stacked device)들에 관한 것이다.
다수의 집적 회로 칩들을 포함하는, 모듈들 및/또는 패키지들을 포함하는 장치들이 개발되고 있다. 이러한 장치들의 형태들은 변동된다. 이러한 장치들을 형성함으로써, 전자 디바이스는 디바이스를 형성하기 위하여 다수의 칩들을 집적할 수 있고, 여기서, 각각의 칩은 그 다음으로 조립되고 패키징되어 더 대형의 다기능 디바이스를 형성하기 위하여 표준 반도체 프로세싱을 이용하여 제조될 수 있다. 상이한 칩들을 가짐으로써, 일부 사례들에서, 하나의 칩의 부분들이 또 다른 칩으로부터의 상이한 프로세스를 요구할 때와 같이, 집적하기가 어려운 반도체 프로세싱은 분리될 수 있다.
또 다른 양태는 상이한 기능성들을 갖는 칩들(예를 들어, 일부는 필드 프로그래밍가능 게이트 어레이(field programmable gate array)(FPGA) 칩들이고 일부는 메모리 칩들임))을 가지는 디바이스를 더 소형의 디바이스 크기 및 더 많은 기능성 및 더 낮은 전력을 갖는 동일한 장치 내에 만들기 위한 능력이다. 칩에 대한 반도체 프로세스들은 칩의 증가된 성능, 감소된 비용, 및 제조에서의 증가된 수율과 같은 영역에서 더 큰 우위를 디바이스들에 부여하도록 , 면적에서의 더 큰 에지를 디바이스들에 부여하도록 더 많이 초점이 맞추어질 수 있다. 다른 이점들이 이러한 장치에 의해 실현될 수 있다.
본 명세서에서 설명된 예들은 일반적으로, 수직으로 적층된 칩들을 가지는 멀티-칩 디바이스(multi-chip device)들에 관한 것이다. 더 구체적으로, 칩 적층체의 다양한 칩들은 열(column)들 사이의 브릿지(bridge)들이 스태거드 비아 필러(staggered via pillar)들을 형성할 수 있는 다수의 칩들을 가로질러서 열들에서 정렬된 파단된 비아 필러(broken via pillar)들을 포함할 수 있다. 스태거드 비아 필러들은 예컨대, 칩 적층체의 기저부 칩과 또 다른 칩 사이에서 통신 경로들을 형성할 수 있고, 임의의 수의 칩들이 그 사이에 개재(intervene)될 수 있다. 이러한 예들은 비-프로그래밍가능 비-휘발성 구조들 및 통신 경로들을 스태거드 비아 필러들로서 구현할 수 있다. 구조들 및 통신 경로들의 프로그래밍은 배제될 수 있다. 구조들은 고전압 동작들에서 이용될 수 있고 파워 업 시퀀스(power up sequence)에서 이용될 수 있다. 동일한 하드웨어 레이아웃이 칩 적층체 내의 개재된 칩(들) 및/또는 원위부 칩(distal chip)을 위하여 구현될 수 있고, 이것은 칩 적층체를 구현하기 위한 테이프-아웃(tape-out)들의 수를 감소시킬 수 있고, 칩 적층체를 개발하기 위한 비용을 감소시킬 수 있다.
본 명세서에서 설명된 예는 멀티-칩 디바이스이다. 멀티-칩 디바이스는 칩 적층체를 포함한다. 칩 적층체는 칩들을 포함한다. 칩들 중의 이웃하는 칩들은 서로에 접속된다. 복수의 칩들은 파단된 비아 필러들 및 브릿지들의 열들을 집합적으로 포함한다. 복수의 칩들의 각각의 칩은 열들의 각각의 열에서 파단된 비아 필러를 가진다. 파단된 비아 필러는 개개의 칩의 반도체 기판의 면에 수직인 방향으로 정렬된 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 가진다. 제1 연속적 비아 필러 부분은 파단된 비아 필러 내에서 제2 연속적 비아 필러 부분에 접속되지 않는다. 복수의 칩들의 각각의 칩은 브릿지들 중의 하나 이상을 가진다. 브릿지들의 각각의 브릿지는 개개의 칩 내에서, 열들 중의 열 내의 제1 연속적 비아 필러 부분 및 열들 중의 또 다른 열 내의 제2 연속적 비아 필러 부분을 접속한다.
본 명세서에서 설명된 또 다른 예는 멀티-칩 디바이스를 동작시키는 방법이다. 신호는 제1 칩과 제2 칩 사이에서 통신된다. 제1 칩 및 제2 칩은 칩 적층체 내에 있다. 하나 이상의 개재된 칩들은 제1 칩과 제2 칩 사이의 칩 적층체에서 배치된다. 하나 이상의 개재된 칩들의 각각에서, 신호를 통신하는 것은 신호를 파단된 비아 필러 열로부터 또 다른 파단된 비아 필러 열로 통신하는 것을 포함한다. 파단된 비아 필러 열들의 각각은 하나 이상의 개재된 칩들을 가로질러서 연장된다. 하나 이상의 개재된 칩들의 각각에서의 파단된 비아 필러 열들의 각각은 개개의 칩에서 배치된 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 포함한다. 제1 연속적 비아 필러 부분은 개개의 파단된 비아 필러 열 내에서 제2 연속적 비아 필러 부분에 접속되지 않는다.
본 명세서에서 설명된 또 다른 예는 멀티-칩 디바이스이다. 멀티-칩 디바이스는 칩 적층체를 포함한다. 칩 적층체는 칩들을 포함한다. 칩 적층체의 제1 칩은 제1 연속적 비아 필러 부분, 제2 연속적 비아 필러 부분, 제3 연속적 비아 필러 부분, 및 브릿지를 포함한다. 제1 연속적 비아 필러 부분은 칩 적층체의 제1 칩과 하부에 놓인(underlying) 칩 사이의 계면(interface)에서 제1 패드를 가진다. 제1 연속적 비아 필러 부분은 상호접속부를 통해 제1 칩의 능동 회로에 접속된다. 제2 연속적 비아 필러 부분은 칩 적층체의 제1 칩과 상부에 놓인(overlying) 칩 사이의 계면에서 제2 패드를 가진다. 제2 패드는 제1 패드와 정렬된다. 제2 연속적 비아 필러 부분은 제1 연속적 비아 필러 부분에 접속되지 않는다. 제3 연속적 비아 필러 부분은 제1 칩과 하부에 놓인 칩 사이의 계면에서 제3 패드를 가진다. 브릿지는 제3 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 접속한다.
이러한 그리고 다른 양태들은 다음의 상세한 설명을 참조하여 이해될 수 있다.
위에서 인용된 특징들이 상세하게 이해될 수 있도록, 위에서 간략하게 요약된 더 상세한 설명은 예시적인 구현예들을 참조하여 행해질 수 있고, 예시적인 구현예들의 일부는 첨부된 도면들에서 예시되어 있다. 그러나, 첨부된 도면들은 오직 전형적인 예시적인 구현예들을 예시하고, 그러므로, 그 범위의 제한으로 고려되지 않아야 한다는 것이 주목되어야 한다.
도 1은 일부 예들에 따른, 칩 적층체를 가지는 멀티-칩 디바이스의 구조이다.
도 2는 일부 예들에 따른, 도 1의 멀티-칩 디바이스의 칩 적층체의 집적 회로들을 도시하는 회로 개략도의 블록도이다.
도 3은 일부 예들에 따른, 칩들의 Z-인터페이스들의 적어도 개개의 부분들의 단순화된 구조를 갖는 도 1의 칩 적층체를 도시한다.
도 4는 일부 예들에 따른, 칩들의 Z-인터페이스들의 적어도 개개의 부분들의 단순화된 구조를 갖는 또 다른 칩 적층체를 도시한다.
도 5는 일부 예들에 따른, 도 1의 멀티-칩 디바이스를 형성하는 방법의 플로우차트이다.
도 6은 일부 예들에 따른, 멀티-칩 디바이스를 동작시키는 방법의 플로우차트이다.
이해를 용이하게 하기 위하여, 가능한 경우에, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위하여 동일한 참조 번호들이 이용되었다. 하나의 예의 엘리먼트들은 다른 예들에서 유익하게 편입될 수 있다는 것이 고려된다.
본 명세서에서 설명된 예들은 일반적으로, 수직으로 적층된 칩들을 가지는 멀티-칩 디바이스들에 관한 것이다. 더 구체적으로, 본 명세서에서 설명된 일부 예들은 칩들 사이에서 신호들을 통신하기 위한 적층된 칩들의 칩들 내의 구조들에 관한 것이다. 일반적으로, 칩 적층체는 기저부 칩(base chip), 하나 이상의 개재된 칩(intervening chip)들, 및 원위부 칩(distal chip)을 포함할 수 있고, 여기서, 하나 이상의 개재된 칩들은 기저부 칩과 원위부 칩 사이에서 배치된다. 파단된 비아 필러들의 열들은 하나 이상의 개재된 칩들을 가로질러서, 그리고 일부 예들에서는, 원위부 칩 내로 형성된다. 개개의 열이 가로질러서 연장되는 칩들의 각각 내의 각각의 열 내에서, 개개의 열은 열 내에서(예컨대, 개개의 칩의 반도체 기판의 전방 면에 수직인 방향으로) 정렬되는 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 포함한다. 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분은 개개의 열 내에서 서로에 접속되지 않는다. 그 칩들의 각각 내에서, 브릿지는 열의 제1 연속적 비아 필러 부분과 또 다른 열의 제2 연속적 비아 필러 부분 사이에서 연장되고 이들을 접속한다. 브릿지에 의해 또 다른 열의 제2 연속적 비아 필러 부분과 접속된 열의 제1 연속적 비아 필러 부분은 개개의 칩을 통해 스태거드 비아 필러를 형성할 수 있다.
개재된 칩(들) 및 원위부 칩의 각각은 능동 회로를 포함할 수 있다. 개개의 능동 회로와 기저부 칩 사이에서 신호들을 통신하기 위하여, 개개의 칩들의 각각의 능동 회로는 파단된 비아 필러들의 동일한 열에 접속될 수 있다. 기저부 칩은 파단된 비아 필러들의 상이한 열들에 접속된, 예컨대, 본드 패드(bond pad)들의 인터페이스를 가질 수 있다. 기저부 칩은 다른 칩들의 상이한 능동 회로들과 통신하도록 구성된 회로(들)를 가질 수 있다. 기저부 칩에서, 신호들은 상이한 열들을 통해 상이한 칩들 상의 타깃 능동 회로들을 향해 통신될 수 있다. 신호는 타깃화된 능동 회로를 포함하는 칩과 기저부 칩 사이에서 개재되는 각각의 칩에서, 하나의 열로부터 또 다른 열로 이전(translate)될 수 있다. 이 이전(translation)은 비록 상이한 칩들에서의 동일한 열을 통해 신호들이 능동 회로들과 통신되는 것으로 귀착될 수 있다.
예컨대, 3 차원 집적 회로(three-dimensional integrated circuit)(3DIC)에서 칩들을 적층하는 것은 칩들의 상이한 조합들을 갖는 다수의 더 대형의 최종 제품들을 생성할 수 있다. 이것은 동일한 하드웨어 레이아웃을 갖는 칩들이 칩 적층체에서 구현될 경우에, 요구된 테이프-아웃들의 수를 감소시킬 수 있고 제품 개발 비용을 감소시킬 수 있다. 예컨대, 필드 게이트 프로그래밍가능 어레이(Field Gate Programmable Array)(FPGA)들, 시스템-온-칩(System-on-Chip)(SoC)들, 프로세서들, 및/또는 애플리케이션 특정 집적 회로(Application Specific Integrated Circuit)(ASIC)들의 더 대형의 제품들은 동일한 하드웨어 레이아웃을 가지는 칩들을 적층함으로써 더 적은(예컨대, 하나의) 테이프-아웃들로 생성될 수 있다. 비용 절감은 칩 적층체에서 이용된 칩들이 동일한 하드웨어 레이아웃을 가질 때에 활용될 수 있는데, 그 이유는 예를 들어, 연구 및 개발이 더 적은 테이프-아웃들에 대하여 감소될 수 있기 때문이다.
동일한 하드웨어 레이아웃을 가지는 다수의 칩들로 칩들을 적층할 시의 도전은 칩들 사이에서 신호들을 통신하는 것이다. 동일한 하드웨어 레이아웃을 가지는 모든 칩은 개개의 칩 내의 동일한 물리적 위치에서 신호를 수신하거나 송신하므로, 하나의 칩에 대하여 의도된 신호는 또한, 동일한 하드웨어 레이아웃을 가지는 각각의 칩에서 수신된다. 다양한 이전의 해결책들은 상이한 능동 회로들 사이에서 신호들을 통신하는 것을 제어하도록 능동 회로부를 프로그래밍함으로써 이것을 해결하였다. 그러나, 이러한 이전의 해결책들은 예를 들어, 프로그래밍가능성이 신뢰성 쟁점들을 생성할 수 있고 및/또는 제어가 파워 업 이전에 프로그래밍되는 것이 가능하지 않을 수 있고, 이것은 파워 업 시퀀스 동안에 일부 신호들을 통신하는 것을 불가능하게 할 수 있다는 점에서 도전들을 가진다.
이 도전들을 해결하기 위하여, 본 명세서에서 설명된 일부 예들에서, 칩들 중의 상이한 것들 상의 능동 회로들과 통신된 신호들이 개개의 칩에서의 예컨대, 동일한 열을 통해 동일한 물리적 위치에서 송신되거나 수신될 수 있도록, 스태거드 비아 필러들이 동일한 하드웨어 레이아웃을 가지는 칩들에서 구현될 수 있다. 상이한 칩들의 능동 회로들과 통신된 신호들은 예컨대, 기저부 칩에서의 상이한 열들을 통해 통신될 수 있다. 이에 따라, 신호들은 기저부 칩에서의 상이한 열들을 통해 기저부 칩과 통신될 수 있고, 임의의 개재된 칩(들)에서의 다른 열들로 이전될 수 있고, 개개의 칩에서의 동일한 열을 통해 상이한 칩들의 능동 회로들과 통신될 수 있다. 이러한 예들은 비-프로그래밍가능 비-휘발성 구조들 및 통신 경로들을 스태거드 비아 필러들로서 구현할 수 있다. 이에 따라, 구조들 및 통신 경로들의 프로그래밍은 배제될 수 있다. 구조들은 고전압 동작들에서 이용될 수 있고 파워 업 시퀀스에서 이용될 수 있다. 추가적으로, 동일한 하드웨어 레이아웃이 개재된 칩(들) 및/또는 원위부 칩을 위하여 구현될 수 있고, 이것은 칩 적층체를 구현하기 위한 테이프-아웃들의 수를 감소시킬 수 있고, 칩 적층체를 개발하기 위한 비용을 감소시킬 수 있다.
다양한 특징들은 도면들을 참조하여 이하에서 설명된다. 도면들은 축척에 맞게 그려질 수 있거나 그렇지 않을 수 있다는 것과, 유사한 구조들 또는 기능들의 엘리먼트들은 도면들 전반에 걸쳐 유사한 참조 번호들에 의해 표현된다는 것이 주목되어야 한다. 도면들은 특정들의 설명을 용이하게 하도록 오직 의도된다는 것이 주목되어야 한다. 도면들은 청구된 발명의 철저한 설명으로서 또는 청구된 발명의 범위에 대한 제한으로서 의도되지는 않는다. 추가적으로, 예시된 예는 도시된 모든 양태들 또는 장점들을 가질 필요가 없다. 특정한 예와 함께 설명된 양태 또는 장점은 반드시 그 예로 제한되지는 않고, 그렇게 예시되지 않더라도, 또는 명시적으로 설명되지 않더라도, 임의의 다른 예들에서 실시될 수 있다. 또한, 본 명세서에서 설명된 방법들은 동작들의 특정한 순서로 설명될 수 있지만, 다른 예들에 따른 다른 방법들은 더 많거나 더 적은 동작들을 갖는 (예컨대, 다양한 동작들의 상이한 직렬 또는 병렬 수행을 포함하는) 다양한 다른 순서들로 구현될 수 있다. 컴포넌트의 "제1", "제2" 등으로서 설명된 다양한 컴포넌트들은 "제1", "제2" 등으로부터 기인하는 임의의 구조 또는 포지션을 함축하거나 암시하지 않는다. "제1", "제2" 등은 상이한 컴포넌트들을 용이하게 지칭하기 위하여 본 명세서에서 이용된다.
도 1은 일부 예들에 따른, 멀티-칩 디바이스의 구조이다. 도 1의 멀티-칩 디바이스는 기저부 칩(102) 및 패브릭 칩(fabric chip)들(104, 106, 108)을 포함하는 칩 적층체를 포함한다. 기저부 칩(102) 및 패브릭 칩들(104 내지 108)은 예들로서 본 명세서에서 설명된다. 상이한 칩들은 다양한 집적 회로(IC)들 또는 컴포넌트들(예컨대, 패브릭(fabric), 기저부(base), 프로그래밍가능 로직 등)이거나 이들을 포함하는 것으로서 본 명세서에서 설명되지만, 본 명세서에서 설명된 양태들은 일반적으로, 임의의 유형의 IC 또는 컴포넌트를 가지는 멀티-칩 디바이스의 칩들에 적용가능할 수 있다.
도 1의 멀티-칩 디바이스에서, 패브릭 칩들(104 내지 108)은 활성 또는 전방 면이 기저부 칩(102)을 향해 아래로 향하도록 배열되고, 여기서, 기저부 칩(102)은 활성 또는 전방 면이 패브릭 칩들(104 내지 108)을 향해 위로 향하도록 배열된다. 다른 멀티-칩 디바이스들에서, 중간 패브릭 칩들은 활성 또는 전방 면이 기저부 칩(102)으로부터 멀어져서 위로 향하도록 배열되고, 원위부 패브릭 칩은 활성 또는 전방 면이 기저부 칩(102)을 향해 아래로 향하도록 배열되고, 여기서, 기저부 칩(102)은 활성 또는 전방 면이 패브릭 칩들(104 내지 108)을 향해 위로 향하도록 배열된다. 다양한 다른 멀티-칩 디바이스들은 상이한 구조들, 상이한 수의 칩들, 추가적인 컴포넌트들 등을 가질 수 있다.
일반적으로, 칩들(102 내지 108)은 적층되고, 멀티-칩 디바이스 내의 칩 적층체를 형성한다. 칩들(102 내지 108)은 일부 예들에서, 능동 다이-온-능동 다이(Active die-on-Active die)(AoA) 디바이스를 형성하기 위하여 적층된다. 칩들(102 내지 108)의 각각은 능동 IC를 포함할 수 있다. 일부 예들에서, 더 많거나 더 적은 칩들이 칩 적층체 내에 포함될 수 있다. 예를 들어, 멀티-칩 디바이스는 기저부 칩 및 패브릭 칩, 또는 2 개의 패브릭 칩들과 같은 2 개의 칩들을 가질 수 있다. 다른 예들에서, 멀티-칩 디바이스는 3 개의 칩들, 4 개의 칩들, 5 개의 칩들 등을 가질 수 있다.
칩들(102 내지 108)의 각각은 개개의 반도체 기판(112, 114, 116, 118), 및 개개의 반도체 기판(112 내지 118)의 전방 면 상의 개개의 전방 면 유전체 층(들)(122, 124, 126, 128)을 포함한다. 전방 면 유전체 층(들)(122 내지 128)은 IC 내의 다양한 컴포넌트들을 전기적으로 접속할 수 있는 그 안에 형성된 금속배선(metallization)(예컨대, 금속 라인들 및/또는 비아들)(예시되었지만, 구체적으로 번호부여되지 않았음)을 포함한다. 칩들(102 내지 106)의 각각은 개개의 반도체 기판(112 내지 116)의 후면 상의 개개의 후면 유전체 층(들)(132, 134, 136)을 포함한다. 후면 유전체 층(들)(132 내지 136)은 IC 내의 다양한 컴포넌트들을 전기적으로 접속할 수 있는 그 안에 형성된 금속배선(metallization)(예컨대, 금속 라인들 및/또는 비아들)(예시되었지만, 구체적으로 번호부여되지 않았음)을 포함한다. 예시된 바와 같이, 패브릭 칩들(104, 106, 108)의 전방 면 유전체 층(들)(124, 126, 128) 내의 금속배선은 개개의 능동 회로들이 형성될 수 있는 패브릭 칩들(104, 106, 108)의 개개의 회로 영역들(143, 145, 147)에 접속한다. 이러한 접속들 및 예시적인 능동 회로들은 후속 도면들의 맥락에서 이하에서 더 상세하게 설명될 것이다.
칩들(102 내지 108)의 각각의 반도체 기판(112 내지 118)은 예컨대, 개개의 반도체 기판(112 내지 118)의 전방 면 표면 상에서 및/또는 전방 면 표면에서 형성된 트랜지스터(142, 144, 146, 148)를 포함한다. 트랜지스터(142 내지 148) 및 임의의 다른 컴포넌트들은 전방 면 유전체 층(들)(122 내지 128) 내의 금속배선에 접속될 수 있다. 트랜지스터(144, 146, 148)는 패브릭 칩(104, 106, 108)의 개개의 회로 영역(143, 145, 147)에서 예시되지만; 그러나, 트랜지스터(144, 146, 148) 및/또는 다른 트랜지스터들은 회로 영역(143, 145, 147)의 외부에 있을 수 있다. 개개의 칩(102 내지 106)의 각각의 반도체 기판(112 내지 116)은 자신을 통한 후면 관통-기판 비아(through-substrate via)(TSV)들(162, 164, 166)을 가지고, 이러한 후면 관통-기판 비아(TSV)들(162, 164, 166)은 전방 면 유전체 층(들)(122 내지 126) 내의 금속배선을 개개의 칩(102 내지 106)의 후면 유전체 층(들)(132 내지 136) 내의 금속배선에 전기적으로 접속할 수 있다.
전방 면 본드 패드들(152, 154, 156, 158)(예컨대, 금속(예컨대, Cu) 본드 패드들)은 개개의 반도체 기판(112 내지 118)으로부터 원위부인 외장 표면(exterior surface)에서 칩들(102 내지 108)의 개개의 전방 면 유전체 층(들)(122 내지 128) 내에 형성된다. 전방 면 본드 패드들(152 내지 158)은 개개의 칩-대-칩(chip-to-chip) 계면을 형성하는 배열로 되어 있을 수 있다. 전방 면 본드 패드들(152 내지 158)은 개개의 전방 면 유전체 층(들)(122 내지 128) 내의 금속배선에 접속된다. 후면 본드 패드들(174, 176)(예컨대, 금속(예컨대, Cu) 본드 패드들)은 개개의 반도체 기판(114, 116)으로부터 원위부인 외장 표면에서 패브릭 칩들(104, 106)의 개개의 후면 유전체 층(들)(134, 136) 내에 형성된다. 후면 본드 패드들(174, 176)은 개개의 칩-대-칩 계면을 형성하는 배열로 되어 있을 수 있다. 후면 본드 패드들(174, 176)은 개개의 후면 유전체 층(들)(134, 136) 내의 금속배선에 접속된다.
외장 커넥터 후면 패드들(172)(예컨대, 금속(예컨대, 알루미늄) 패드들)은 기저부 칩(102)의 반도체 기판(112)으로부터 원위부인 외부 표면에서 기저부 칩(102)의 후면 유전체 층(들)(132) 내에 형성된다. 외장 커넥터 후면 패드들(172)은 기저부 칩(102)의 후면 유전체 층(들)(132) 내의 금속배선에 접속된다. 패시베이션 층(passivation layer)(180)은 기저부 칩(102)의 반도체 기판(112)으로부터 원위부인 외장 표면 상에서 형성되고, 이를 통한 개개의 개방부들은 외장 커넥터 후면 패드들(172)을 노출시킨다. 외부 커넥터들(182)(예컨대, 제어된 붕괴 칩 접속들(controlled collapse chip connections)(C4), 미니범프(minibump)들 등)은 패시베이션 층(180) 내의 개방부들을 통해 개개의 외장 커넥터 후면 패드들(172) 상에서 형성된다.
외부 커넥터들(182)은 패키지 기판에 부착될 수 있다. 패키지 기판은 패키지 기판(및 이에 따라, 멀티-칩 디바이스)을 PCB에 부착하기 위하여 예컨대, 인쇄 회로 기판(printed circuit board)(PCB)에 추가로 부착될 수 있다. 다양한 다른 컴포넌트들이 멀티-칩 디바이스 내에 포함될 수 있다. 예를 들어, 인터포저(interposer), (몰딩 화합물(molding compound)(MUF) 등과 같은) 봉지재(encapsulant) 등이 멀티-칩 디바이스 내에 포함될 수 있다. 본 기술분야에서의 통상의 기술자는 멀티-칩 디바이스에 대해 행해질 수 있는 다양한 수정들을 용이하게 상상할 것이다.
칩들(102 내지 108)은 칩 적층체를 형성하기 위하여 (예컨대, 금속-대-금속(metal-to-metal) 및 옥사이드-대-옥사이드(oxide-to-oxide) 본딩을 이용하는 하이브리드 본딩(hybrid bonding)에 의해) 함께 본딩된다. 기저부 칩(102)은 패브릭 칩(104)에 전방 면 대 전방 면으로 본딩되어, 기저부 칩(102)의 전방 면 유전체 층(들)(122)의 전방 면 본드 패드들(152) 및 외장 표면이 패브릭 칩(104)의 전방 면 유전체 층(들)(124)의 전방 면 본드 패드들(154) 및 외장 표면에 본딩된다. 패브릭 칩(104)은 패브릭 칩(106)에 후면 대 전방 면으로 본딩되어, 패브릭 칩(104)의 후면 유전체 층(들)(134)의 후면 본드 패드들(174) 및 외장 표면이 패브릭 칩(106)의 전방 면 유전체 층(들)(126)의 전방 면 본드 패드들(156) 및 외장 표면에 본딩된다. 패브릭 칩(106)은 패브릭 칩(108)에 후면 대 전방 면으로 본딩되어, 패브릭 칩(106)의 후면 유전체 층(들)(136)의 후면 본드 패드들(176) 및 외장 표면이 패브릭 칩(108)의 전방 면 유전체 층(들)(128)의 전방 면 본드 패드들(158) 및 외장 표면에 본딩된다.
본딩의 다른 배열들이 구현될 수 있다. 예를 들어, 기저부 칩(102)은 패브릭 칩(104)에 전방 면 대 후면으로 본딩될 수 있어서, 기저부 칩(102)의 전방 면 유전체 층(들)(122)의 전방 면 본드 패드들(152) 및 외장 표면이 패브릭 칩(104)의 후면 유전체 층(들)(134)의 후면 본드 패드들(174) 및 외장 표면에 본딩된다. 패브릭 칩(104)은 패브릭 칩(106)에 전방 면 대 후면으로 본딩될 수 있어서, 패브릭 칩(104)의 전방 면 유전체 층(들)(124)의 전방 면 본드 패드들(154) 및 외장 표면이 패브릭 칩(106)의 후면 유전체 층(들)(136)의 후면 본드 패드들(176) 및 외장 표면에 본딩된다. 패브릭 칩(106)은 패브릭 칩(108)에 전방 면 대 전방 면으로 본딩될 수 있어서, 패브릭 칩(106)의 전방 면 유전체 층(들)(126)의 전방 면 본드 패드들(156) 및 외장 표면이 패브릭 칩(108)의 전방 면 유전체 층(들)(128)의 전방 면 본드 패드들(158) 및 외장 표면에 본딩된다.
다른 예들에서, 칩들(102 내지 108)은 (미니범프들, 솔더(solder) 등과 같은) 외부 커넥터들을 이용하여 함께 부착될 수 있다. 일부 예들에서, 칩들(102 내지 108)의 일부는 외부 커넥터들에 의해 함께 부착될 수 있는 반면, 칩들의 다른 것들은 외부 커넥터들의 이용 없이 함께 본딩될 수 있다. 외부 커넥터들의 본딩 및 이용의 임의의 순열(permutation)이 구현될 수 있다.
칩 적층체 내의 칩들 중의 임의의 것은 Z-인터페이스 회로를 포함할 수 있다. Z-인터페이스 회로는 칩 적층체 내의 칩들 사이의 신호들의 통신들을 가능하게 할 수 있다. Z-인터페이스 회로는 스태거드 비아 필러들을 포함할 수 있다. 각각의 스태거드 비아 필러는 제1 파단된 비아 필러 내의 (예컨대, TSV를 포함하는) 제1 연속적 비아 필러 부분 및 제2 파단된 비아 필러 내의 (예컨대, TSV를 포함하지 않는) 제2 연속적 비아 필러 부분을 포함하고, 여기서, 브릿지(예컨대, 금속 라인)는 제1 연속적 비아 필러 부분과 제2 연속적 비아 필러 부분 사이에서 연장되고 이들을 접속한다.
각각의 파단된 비아 필러는 개개의 전방 면 유전체 층(들) 내의 금속 라인들/패드들 및 비아들, 개개의 반도체 기판을 통한 TSV, 및 개개의 후면 유전체 층(들) 내의 금속 라인(들)/패드(들) 및/또는 비아(들)를 포함하고, 여기서, 금속 라인들/패드들, 비아들, 및 TSV들은 일반적으로, 개개의 반도체 기판의 전방 면 표면에 수직인 방향으로 정렬된다. 파단된 비아 필러의 연속적 비아 필러 부분은 개개의 후면 유전체 층(들) 내의 금속 라인(들)/패드(들) 및 비아(들), TSV, 및 개개의 전방 면 유전체 층(들) 내의 금속 라인들/패드들 및 비아들의 적어도 일부로 형성되고, 파단된 비아 필러의 또 다른 연속적 비아 필러 부분은 개개의 전방 면 유전체 층(들) 내의 금속 라인들/패드들 및 비아들의 적어도 일부로 형성된다. 파단된 비아 필러 내의 상이한 연속적 비아 필러 부분들은 파단된 비아 필러 내의 서로에 접속되지 않는다(예컨대, 비아 또는 금속 라인/패드와 같은 금속 특징부는 파단된 비아 필러 내의 금속 층에서 생략됨).
파단된 비아 필러들의 열들은 패브릭 칩들(104 내지 108)을 가로지르는 것과 같이, 칩 적층체 내의 다수의 칩들을 가로질러서 배치될 수 있고 칩 적층체 내의 다수의 칩들에서 정렬될 수 있다. 각각의 열은 다수의 칩들의 각각 내의 하나 이상의 파단된 비아 필러를 포함할 수 있다. 그러므로, 칩 내의 스태거드 비아 필러는 다수의 칩들 내의 2 개의 열들을 가로질러서 브릿징할 수 있다. 이러한 구성에서, 다수의 칩들의 각각의 칩은 신호를 동일한 열로 송신할 수 있거나 동일한 열로부터 신호를 수신할 수 있다. 신호가 임의의 개재된 칩을 통해 전파할 때, 신호는 스태거드 비아 필러의 브릿지를 통해 각각의 개재된 칩에서 또 다른 열로 이전된다. Z-인터페이스 회로의 추가적인 세부사항들이 이하에서 설명된다. 원위부 패브릭 칩(108)은 후면 프로세싱을 거치지 않을 수 있으므로, 일부 예들에서, 원위부 패브릭 칩(108)은 후면 유전체 층 내의 TSV 및/또는 금속배선을 생략할 수 있지만, 칩들(102 내지 108) 중의 임의의 것은 Z-인터페이스 회로를 포함할 수 있다.
일부 예들에서, 패브릭 칩들(104 내지 108)의 각각은 프로세싱 IC를 포함한다. 프로세싱 IC는 일반적으로, 임의의 데이터 및/또는 신호를 프로세싱하고 그 프로세싱으로부터 기인하는 데이터 및/또는 신호를 출력하도록 구성되거나 구성가능한 임의의 회로를 포함할 수 있고, 단지 메모리 및 메모리에 부수적인 임의의 회로(예컨대, 어드레스 디코더, 메모리 제어기 등) 이상의 것이다. 패브릭 칩들(104 내지 108)의 프로세싱 IC는 일반적으로 동일한 IC이다. 원위부 패브릭 칩(108)이 후면 TSV들, 후면 유전체 층(들), 및/또는 후면 유전체 층(들) 내의 금속배선과 같은, 후면 프로세싱에 의해 형성된 컴포넌트들을 생략할 수 있다는 것을 제외하고는, 패브릭 칩들(104 내지 108)의 하드웨어 토폴로지(topology), 아키텍처(architecture), 및 레이아웃(layout)은 일부 예들에서 동일하다. 일부 예들에서, 패브릭 칩들(104 내지 108)의 프로세싱 IC는, 패브릭 칩들(104 내지 108) 사이에서 동일한 하드웨어 토폴로지, 아키텍처, 및 레이아웃을 가지는 하나 이상의 프로그래밍가능 로직 영역들(예컨대, FPGA의 패브릭)을 포함한다. 패브릭 칩들(104 내지 108) 내에 Z-인터페이스들을 가지는 것은 동일한 전방 면 프로세싱을 거치하는 칩들이 멀티-칩 디바이스 내에 집적되는 것을 허용할 수 있다.
다른 예들에서, 칩들(102 내지 108)은 각각 상이한 IC이거나 상이한 IC를 포함할 수 있거나, 동일한 IC 및/또는 상이한 IC들을 포함하는 임의의 순열을 가질 수 있다. 예를 들어, 패브릭 칩들(104 내지 108) 중의 임의의 것은 프로세싱 IC 또는 메모리일 수 있거나, 프로세싱 IC 또는 메모리를 포함할 수 있다. 일부 예들에서, 칩(108)은 ASIC이다. 임의의 칩(102 내지 108)은 일반적으로, 능동 칩(active chip)으로서 지칭될 수 있다.
도 2는 일부 예들에 따른, 도 1의 멀티-칩 디바이스의 칩 적층체의 IC들을 도시하는 회로 개략도의 블록도이다. 예시된 예에서, 멀티-칩 디바이스는 멀티-칩 프로그래밍가능 디바이스이다. 회로 개략도는 예컨대, 패브릭 칩들(104, 106)의 방위에 관계없이, 도 1의 멀티-칩 디바이스에서 구현될 수 있다.
예시된 예에서, 기저부 칩(102)은 SoC일 수 있는, 기저부 칩(102) 상의 기저부 IC를 포함한다. 패브릭 칩들(104, 106, 108)은, 일부 예들에서, 동일한 IC이고 동일한 하드웨어 레이아웃 및 토폴로지를 가지는 개개의 프로그래밍가능 로직(programmable logic)(PL) IC(224, 226, 228)를 포함한다. 이들 IC들은 예시적인 구현예로서 제공된다. (예컨대, 다른 하드 IP 블록들을 갖는) 다른 IC들이 칩들에서 구현될 수 있다. 패브릭 칩들(104, 106, 108)은 개개의 Z-인터페이스(234, 236, 238)를 더 포함한다.
기저부 칩(102) 상의 기저부 IC는 프로세싱 시스템(202), 입력/출력 회로(input/output circuit)(IO)들(204), IP 코어 회로들(206), 네트워크-온-칩(Network-on-Chip)(NoC)(210), 및 Z-인터페이스(232)를 포함한다. 프로세싱 시스템(202)은 다양한 상이한 프로세서 유형들 및 프로세서 코어들의 수 중의 임의의 것일 수 있거나 이를 포함할 수 있다. 예를 들어, 프로세싱 시스템(202)은 개별적인 프로세서, 예컨대, 프로그램 명령 코드를 실행할 수 있는 단일 코어로서 구현될 수 있다. 또 다른 예에서, 프로세싱 시스템(202)은 멀티-코어 프로세서로서 구현될 수 있다. 프로세싱 시스템(202)은 다양한 상이한 유형들의 아키텍처들 중의 임의의 것을 이용하여 구현될 수 있다. 프로세싱 시스템(202)을 구현하기 위하여 이용될 수 있는 예시적인 아키텍처들은 ARM 프로세서 아키텍처, x86 프로세서 아키텍처, 그래픽 프로세싱 유닛(graphics processing unit)(GPU) 아키텍처, 이동 프로세서 아키텍처, 축소 명령 세트 컴퓨터(reduced instruction set computer)(RISC) 아키텍처(예컨대, RISC-V), 또는 컴퓨터-판독가능 프로그램 명령 코드를 실행할 수 있는 다른 적당한 아키텍처를 포함할 수 있다.
입력/출력 회로들(204)은 극단적 성능 입력/출력(eXtreme Performance Input/Output)(XPIO), 멀티-기가비트 트랜시버(multi-gigabit transceiver)(MGT)들, 고 대역폭 메모리(high bandwidth memory)(HBM) 인터페이스들, 아날로그-대-디지털 변환기들(Analog-to-Digital Converters)(ADC), 디지털-대-아날로그 변환기들(Digital-to-Analog Converters)(DAC), 또는 임의의 다른 입력/출력 블록들을 포함할 수 있다. 입력/출력 회로들(204)은 멀티-칩 디바이스 외부의 회로로부터 신호들을 수신하고 및/또는 신호들을 멀티-칩 디바이스 외부의 회로로 송신하도록 구성될 수 있다. IP 코어 회로들(206)은 (더블 데이터 레이트(double data rate)(DDR) 메모리 제어기들, 고 대역폭 메모리(HBM) 메모리 제어기들 등과 같은) 메모리 제어기들, 주변 컴포넌트 상호접속 익스프레스(peripheral component interconnect express)(PCIe) 인터페이스들, 가속기들을 위한 캐시 일관성 상호접속(cache coherent interconnect for accelerators)(CCIX) 인터페이스들, (미디어 어드레스 제어기(media address controller)(MAC) 등과 같은) 이더넷 코어(Ethernet core)들, 순방향 에러 정정(forward error correction)(FEC) 블록들, 및/또는 임의의 다른 확립된 회로(hardened circuit)를 포함할 수 있다. 입력/출력 회로들(204) 및/또는 IP 코어 회로들(206) 중의 임의의 것은 프로그래밍가능할 수 있다.
NoC(210)는 프로그래밍가능 네트워크(212) 및 NoC 주변 상호접속부(NoC peripheral interconnect)(NPI)(214)를 포함한다. 프로그래밍가능 네트워크(212)는 기저부 칩(102) 상의 기저부 IC의 서브시스템들 및 임의의 다른 회로들을 함께 통신가능하게 결합한다. 프로그래밍가능 네트워크(212)는 NoC 패킷 스위치들, 및 NoC 패킷 스위치들을 접속하는 상호접속 라인들을 포함한다. 각각의 NoC 패킷 스위치는 프로그래밍가능 네트워크(212)에서 NoC 패킷들의 스위칭을 수행한다. 프로그래밍가능 네트워크(212)는 프로그래밍가능 네트워크(212)의 에지(edge)에서 인터페이스 회로들을 가진다. 인터페이스 회로들은 NoC 마스터 유닛(NoC master unit)(NMU)들 및 NoC 슬레이브 유닛(NoC slave unit)(NSU)들을 포함한다. 각각의 NMU는 마스터 회로를 프로그래밍가능 네트워크(212)에 접속하는 유입 회로(ingress circuit)이고, 각각의 NSU는 프로그래밍가능 네트워크(212)를 슬레이브 엔드포인트 회로에 접속하는 유출 회로(egress circuit)이다. NMU들은 NoC 패킷 스위치들 및 프로그래밍가능 네트워크(212)의 상호접속 라인들을 통해 NSU들에 통신가능하게 결합된다. NoC 패킷 스위치들은 프로그래밍가능 네트워크(212)에서 복수의 물리적 채널들을 구현하기 위하여 상호접속 라인들을 통해 서로에 그리고 NMU들 및 NSU들에 접속된다. NoC 패킷 스위치들, NMU들, 및 NSU들은 개개의 NSC 패킷 스위치, NMU, 또는 NSU의 동작을 결정하는 레지스터 블록(register block)들을 포함한다.
NPI(214)는 NMU들, NSU들, 및 NoC 패킷 스위치들의 기능성을 결정하는 레지스터 블록들에 기입하기 위한 회로부를 포함한다. NPI(214)는 기능성을 설정하기 위한 그 프로그래밍을 위하여 레지스터 블록들에 결합된 주변 상호접속부를 포함한다. 프로그래밍가능 네트워크(212)의 NMU들, NSU들, 및 NoC 패킷 스위치들 내의 레지스터 블록들은 인터럽트(interrupt)들, 서비스 품질(quality of service)(QoS), 에러 처리 및 보고, 트랜잭션 제어(transaction control), 전력 관리, 및 어드레스 맵핑 제어(address mapping control)를 지원한다. NPI(214)는 프로세싱 시스템(202) 상에서 상주하는 NPI 루트 노드(root node)(예컨대, 프로세싱 시스템(202)의 플랫폼 관리 제어기(platform management controller)(PMC)), NPI 루트 노드에 접속된 상호접속된 NPI 스위치들, 및 상호접속된 NPI 스위치들에 접속된 프로토콜 블록들 및 대응하는 레지스터 블록을 포함할 수 있다. NPI(214)는 기저부 칩(102) 상의 기저부 IC의 임의의 프로그래밍가능 회로를 프로그래밍하기 위하여 이용될 수 있다. 예를 들어, NPI(214)는 프로그래밍가능한 임의의 입력/출력 회로(204) 및/또는 IP 코어 회로(206)를 프로그래밍하기 위하여 이용될 수 있다.
Z-인터페이스(232)는 신호들을 구동하기 위한 버퍼들과 같은 능동 회로들을 포함할 수 있다. Z-인터페이스(232)는 기저부 칩(102) 상부에 놓이는 칩들 및/또는 기저부 칩(102) 하부에 놓이는 기판(예컨대, 패키지 기판)에 대한 프로세싱 시스템(202), 입력/출력 회로들(204), IP 코어 회로들(206), 및 NoC(210)의 프로그래밍가능 네트워크(212)를 위한, 금속배선 층들 내의 관통 금속 라인들/패드들 및 비아들을 포함하는 인터페이스를 제공한다. 추가적으로, Z-인터페이스(232)는 기저부 칩(102)을 통해 통과 인터페이스(pass-through interface)를 제공할 수 있다.
기저부 칩(102) 상의 기저부 IC의 다양한 서브시스템들 및 회로들은 통신가능하게 결합될 수 있다. 예시된 바와 같이, 프로세싱 시스템(202), 입력/출력 회로들(204), 및 IP 코어 회로들(206)은 NoC(210)에(예컨대, 프로그래밍가능 네트워크(212)에 접속되고, 이에 따라, 서로에 통신가능하게 결합된다. 프로세싱 시스템(202)은 구성 데이터를 기저부 칩(102) 상의 다양한 프로그래밍가능 컴포넌트들에 통신하기 위하여 NPI(214)에 추가로 접속된다. 프로세싱 시스템(202)은 구성 데이터를 기저부 칩(102) 상부에 놓이는 칩들에 통신하기 위하여 NoC(210)의 프로그래밍가능 네트워크(212)에 추가로 접속된다. NoC(210)의 프로그래밍가능 네트워크(212)는 Z-인터페이스(232)에 접속되어, 트랜잭션 데이터 및 구성 데이터와 같은 데이터가 Z-인터페이스(232)를 통해 또 다른 칩으로 통신될 수 있다. 프로세싱 시스템(202), 입력/출력 회로들(204), 및 IP 코어 회로들(206)의 각각은 예컨대, 상부에 놓이는 패브릭 칩들(104, 106) 내의 PL IC들(224, 226, 228) 내의 프로그래밍가능 로직과의 통신들을 위하여 Z-인터페이스(232)에 접속된다. 다양한 서브시스템들과 회로들 사이의 직접 접속들과 같은 다른 통신 메커니즘들이 구현될 수 있다.
패브릭 칩들(104 내지 108)의 각각 상의 PL IC(224 내지 228)는 하나 이상의 프로그래밍가능 로직 영역을 포함한다. 프로그래밍가능 로직 영역은 특정된 기능들을 수행하도록 프로그래밍될 수 있는 로직 회로부이다. 프로그래밍가능 로직 영역은 임의의 수 또는 배열의 프로그래밍가능 타일(programmable tile)들을 포함할 수 있다. 예로서, 프로그래밍가능 로직 영역은 FPGA의 패브릭으로서 구현될 수 있다. 예를 들어, 프로그래밍가능 로직 영역은 임의의 수의 구성가능한 로직 블록(configurable logic block)(CLB)들, 룩업 테이블(look-up table)(LUT)들, 디지털 신호 프로세싱 블록(digital signal processing block)(DSP)들, 랜덤 액세스 메모리 블록(random access memory block)(BRAM)들 등을 포함할 수 있다. 프로그래밍가능 타일들(예컨대, CLB들, LUT들, DSP들, BRAM들 등)의 각각은 하나 이상의 프로그래밍가능 상호접속 엘리먼트들을 포함할 수 있다. 다양한 개개의 유형들의 프로그래밍가능 타일들은 행(row)들 및/또는 열(column)들로 배열될 수 있고, 연관 프로그래밍가능 상호접속 엘리먼트들은 예를 들어, 동일한 열 및 행 내의 이웃하는 프로그래밍가능 로직 엘리먼트들에 접속될 수 있다. 프로그래밍가능 상호접속 엘리먼트는 프로그래밍가능 로직 영역의 상호접속 네트워크를 형성할 수 있다. 임의의 로직 및 접속들은 프로그래밍가능 로직 영역의 프로그래밍가능 타일들 중의 임의의 것을 프로그래밍하거나 구성함으로써 프로그래밍가능 로직 영역에 의해 구현될 수 있다.
패브릭 칩들(104 내지 108)의 각각 상의 Z-인터페이스(234 내지 238)는 신호들 및/또는 선택 회로들을 구동하기 위한 버퍼들과 같은 능동 회로들을 포함할 수 있다. Z-인터페이스(234 내지 238)는 개개의 PL IC(224 내지 228)가 개개의 패브릭 칩(104 내지 108) 상부에 놓이는 및/또는 하부에 놓이는 칩들과 통신하기 위한, 금속배선 층들 내의 관통 금속 라인들 및 비아들을 포함하는 인터페이스를 제공한다. 추가적으로, Z-인터페이스(234 내지 238)는 개개의 패브릭 칩(104 내지 108)을 통해 통과 인터페이스를 제공할 수 있다. 통과 인터페이스를 구현할 수 있는, 스태거드 비아 필러들을 갖는 파단된 비아 필러들의 열들의 예들은 이하에서 더 상세하게 설명된다. PL IC들(224 내지 228)을 위한 구성 데이터는 예를 들어, Z-인터페이스들(234 내지 238)을 통한 수동적 접속들을 통해 송신될 수 있다.
각각의 PL IC(224 내지 228)는 또한, 구성 프레임(configuration Frame)(CFRAME) 구동기를 포함하는 구성 상호접속부를 포함할 수 있다. CFRAME 구동기는 프로그래밍가능 로직을 구성하기 위하여 (비트스트림과 같은) 구성 데이터를 통신하기 위한 제어 로직일 수 있거나 이를 포함할 수 있다. 각각의 프로그래밍가능 로직 영역은 Z-인터페이스(232), 개개의 패브릭 칩(104 내지 108)의 대응하는 Z-인터페이스(234 내지 238), 및 임의의 개재된 Z-인터페이스(234, 236)를 통해 수신된 구성 데이터에 의해 구성가능하거나 프로그래밍가능하다. 예를 들어, 프로세싱 시스템(202)(예컨대, 프로세싱 시스템(202)의 PMC)은 구성 데이터를 NoC(210)의 프로그래밍가능 네트워크(212) 및 Z-인터페이스(232)를 통해 개개의 PL IC(224 내지 228)로 송신할 수 있다. 일부 예들에서, (예컨대, CFRAME 구동기를 포함하는) 구성 상호접속부는 구성 데이터를 적절한 프로그래밍가능 타일들로 보낼 수 있고, 이러한 프로그래밍가능 타일들을 구성하는 것을 제어할 수 있다.
도 3은 일부 예들에 따른, 패브릭 칩들(104, 106, 108)의 Z-인터페이스들(234, 236, 238)의 적어도 개개의 부분들의 단순화된 구조를 갖는 도 1의 칩 적층체를 예시한다. 패브릭 칩들(104, 106, 108)에 대하여 설명되었지만, 설명된 Z-인터페이스들의 양태들은 기저부 칩(102)의 Z-인터페이스(232)에 적용가능할 수 있다. 도 3은 전방 면이 기저부 칩(102)을 향해 향하도록 배향된 패브릭 칩들(104 내지 108)을 예시한다.
패브릭 칩(104)의 Z-인터페이스(234)는 제1 및 제2 연속적 비아 필러 부분들(304-11, 304-12)을 포함하는 제1 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(304-21, 304-22)을 포함하는 제2 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(304-31, 304-32)을 포함하는 제3 파단된 비아 필러, 및 제1 및 제2 연속적 비아 필러 부분들(304-41, 304-42)을 포함하는 제4 파단된 비아 필러를 포함한다. 도 3에서 구체적으로 식별되지 않지만, 제1 파단된 비아 필러(304-1), 제2 파단된 비아 필러(304-2), 제3 파단된 비아 필러(304-3), 및 제4 파단된 비아 필러(304-4)에 대해 참조가 행해진다.
제1 파단된 비아 필러(304-1)의 제1 연속적 비아 필러 부분(304-11)은 후면 유전체 층(들)(134) 내의 (후면 본드 패드(174-1)를 포함하는) 금속 라인들/패드들, 반도체 기판(114)을 통한 후면 TSV(164-1), 및 전방 면 유전체 층(들)(124) 내의 금속 라인들/패드들을 포함한다. 제1 파단된 비아 필러(304-1)의 제2 연속적 비아 필러 부분(304-12)은 전방 면 유전체 층(들)(124) 내의 (전방 면 본드 패드(154-1)를 포함하는) 금속 라인들/패드들을 포함한다. 제2 파단된 비아 필러(304-2)의 제1 연속적 비아 필러 부분(304-21)은 후면 유전체 층(들)(134) 내의 (후면 본드 패드(174-2)를 포함하는) 금속 라인들/패드들, 반도체 기판(114)을 통한 후면 TSV(164-2), 및 전방 면 유전체 층(들)(124) 내의 금속 라인들/패드들을 포함한다. 제2 파단된 비아 필러(304-2)의 제2 연속적 비아 필러 부분(304-22)은 전방 면 유전체 층(들)(124) 내의 (전방 면 본드 패드(154-2)를 포함하는) 금속 라인들/패드들을 포함한다. 제3 파단된 비아 필러(304-3)의 제1 연속적 비아 필러 부분(304-31)은 후면 유전체 층(들)(134) 내의 (후면 본드 패드(174-3)를 포함하는) 금속 라인들/패드들, 반도체 기판(114)을 통한 후면 TSV(164-3), 및 전방 면 유전체 층(들)(124) 내의 금속 라인들/패드들을 포함한다. 제3 파단된 비아 필러(304-3)의 제2 연속적 비아 필러 부분(304-32)은 전방 면 유전체 층(들)(124) 내의 (전방 면 본드 패드(154-3)를 포함하는) 금속 라인들/패드들을 포함한다. 제4 파단된 비아 필러(304-4)의 제1 연속적 비아 필러 부분(304-41)은 후면 유전체 층(들)(134) 내의 (후면 본드 패드(174-4)를 포함하는) 금속 라인들/패드들, 반도체 기판(114)을 통한 후면 TSV(164-4), 및 전방 면 유전체 층(들)(124) 내의 금속 라인들/패드들을 포함한다. 제4 파단된 비아 필러(304-4)의 제2 연속적 비아 필러 부분(304-42)은 전방 면 유전체 층(들)(124) 내의 (전방 면 본드 패드(154-4)를 포함하는) 금속 라인들/패드들을 포함한다.
(개개의 제1 연속적 비아 필러 부분 및 개개의 제2 연속적 비아 필러 부분 내를 포함하는) 각각의 파단된 비아 필러(304-1, 304-2, 304-3, 304-4) 내의 금속 라인들/패드들, 비아들, 및 TSV는 반도체 기판(114)의 전방 면 표면에 수직인 방향으로 개개의 파단된 비아 필러 내에서 정렬된다. 훨씬 더 일반적으로, 개개의 파단된 비아 필러(304-1, 304-2, 304-3, 304-4)의 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분은 반도체 기판(114)의 전방 면 표면에 수직인 방향으로 개개의 파단된 비아 필러 내에서 정렬된다. 이 예에서의 제1 연속적 비아 필러 부분은 일반적으로, 연속적으로 함께 접속되는 수직으로 적층된 후면 본드 패드, 후면 유전체 층(들) 내의 금속 라인(들) 및/또는 비아(들), TSV, 및 전방 면 유전체 층(들) 내의 금속 라인(들) 및/또는 비아(들)를 포함한다. 이 예에서의 제2 연속적 비아 필러 부분은 일반적으로, 연속적으로 함께 접속되는 전방 면 유전체 층(들) 및 전방 면 본드 패드 내의 수직으로 적층된 금속 라인(들) 및/또는 비아(들)를 포함한다.
제1 연속적 비아 필러 부분은 개개의 파단된 비아 필러(304-1, 304-2, 304-3, 304-4) 내에서 제2 연속적 비아 필러 부분에 접속되지 않는다. 일반적으로, 파단된 비아 필러들(304-1, 304-2, 304-3, 304-4)의 각각은 패브릭 칩(104)의 개개의 전방 면 유전체 층(들)(124)의 금속배선을 통해 연속적으로 접속되지 않는다. 더 구체적으로, 파단된 비아 필러(304-1, 304-2, 304-3, 304-4)의 개개의 제1 연속적 비아 필러 부분(304-11, 304-21, 304-31, 304-41)은 파단된 비아 필러(304-1, 304-2, 304-3, 304-4)의 개개의 제2 연속적 비아 필러 부분(304-12, 304-22, 304-32, 304-42)에 접속되지 않는다. 예를 들어, 비아와 같은 금속 특징부는 제2 파단된 비아 필러(304-2) 내의 브릿지들(314-21, 314-32)에 그리고 그 사이에서 직접적으로 접속하지 않고, 비아와 같은 금속 특징부는 제3 파단된 비아 필러(304-3) 내의 브릿지들(314-32, 314-43)에 그리고 그 사이에서 집적적으로 접속하지 않는다.
패브릭 칩들(106, 108)의 Z-인터페이스들(236, 238)은 유사한 파단된 비아 필러들을 패브릭 칩(104)의 Z-인터페이스(234)로서 포함한다. 패브릭 칩(106)의 Z-인터페이스(236)는 제1 및 제2 연속적 비아 필러 부분들(306-11, 306-12)을 포함하는 제1 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(306-21, 306-22)을 포함하는 제2 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(306-31, 306-32)을 포함하는 제3 파단된 비아 필러, 및 제1 및 제2 연속적 비아 필러 부분들(306-41, 306-42)을 포함하는 제4 파단된 비아 필러를 포함한다. 도 3에서 구체적으로 식별되지 않지만, 제1 파단된 비아 필러(306-1), 제2 파단된 비아 필러(306-2), 제3 파단된 비아 필러(306-3), 및 제4 파단된 비아 필러(306-4)에 대해 참조가 행해진다. 파단된 비아 필러들(304-1, 304-2, 304-3, 304-4)이 패브릭 칩(104)에서 구성되는 것과 동일하게, 파단된 비아 필러들(306-1, 306-2, 306-3, 306-4)은 패브릭 칩(106)에서 구성된다.
패브릭 칩(108)의 Z-인터페이스(238)는 제1 및 제2 연속적 비아 필러 부분들(308-11, 308-12)을 포함하는 제1 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(308-21, 308-22)을 포함하는 제2 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(308-31, 308-32)을 포함하는 제3 파단된 비아 필러, 및 제1 및 제2 연속적 비아 필러 부분들(308-41, 308-42)을 포함하는 제4 파단된 비아 필러를 포함한다. 도 3에서 구체적으로 식별되지 않지만, 제1 파단된 비아 필러(308-1), 제2 파단된 비아 필러(308-2), 제3 파단된 비아 필러(308-3), 및 제4 파단된 비아 필러(308-4)에 대해 참조가 행해진다. 패브릭 칩(108)은 후면 프로세싱을 거치지 않으므로 후면 유전체 층(들) 내의 개개의 TSV들 및 금속 라인들/패드들 및 비아들이 없는 것을 제외하고는, 파단된 비아 필러들(304-1, 304-2, 304-3, 304-4)이 패브릭 칩(104)에서 구성되는 것과 동일하게, 파단된 비아 필러들(308-1, 308-2, 308-3, 308-4)은 패브릭 칩(108)에서 구성된다. 본 기술분야에서의 통상의 기술자는 패브릭 칩(104)의 컴포넌트들에 관한 이전의 논의와 도 3에서 예시된 패브릭 칩들(106, 108)의 컴포넌트들 사이의 관계를 용이하게 이해할 것이다.
파단된 비아 필러들은 패브릭 칩들(104 내지 108)을 가로질러서 열들에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제1 파단된 비아 필러들(304-1, 306-1, 308-1)은 제1 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제2 파단된 비아 필러들(304-2, 306-2, 308-2)은 제2 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제3 파단된 비아 필러들(304-3, 306-3, 308-3)은 제3 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제4 파단된 비아 필러들(304-4, 306-4, 308-4)은 제4 열에서 정렬된다.
이러한 정렬로, 상이한 칩들 상의 다양한 연속적 비아 필러 부분들은 본딩 계면에서 함께 본딩되는 본드 패드들에 의해 접속된다. 패브릭 칩(104) 상의 제1 연속적 비아 필러 부분(304-11)은 전방 면 본드 패드(156-1)에 본딩되는 후면 본드 패드(174-1)에 의해 패브릭 칩(106) 상의 제2 연속적 비아 필러 부분(306-12)에 접속된다. 패브릭 칩(104) 상의 제1 연속적 비아 필러 부분(304-21)은 전방 면 본드 패드(156-2)에 본딩되는 후면 본드 패드(174-2)에 의해 패브릭 칩(106) 상의 제2 연속적 비아 필러 부분(306-22)에 접속된다. 패브릭 칩(104) 상의 제1 연속적 비아 필러 부분(304-31)은 전방 면 본드 패드(156-3)에 본딩되는 후면 본드 패드(174-3)에 의해 패브릭 칩(106) 상의 제2 연속적 비아 필러 부분(306-32)에 접속된다. 패브릭 칩(104) 상의 제1 연속적 비아 필러 부분(304-41)은 전방 면 본드 패드(156-4)에 본딩되는 후면 본드 패드(174-4)에 의해 패브릭 칩(106) 상의 제2 연속적 비아 필러 부분(306-42)에 접속된다.
패브릭 칩(106) 상의 제1 연속적 비아 필러 부분(306-11)은 전방 면 본드 패드(158-1)에 본딩되는 후면 본드 패드(176-1)에 의해 패브릭 칩(108) 상의 제2 연속적 비아 필러 부분(308-12)에 접속된다. 패브릭 칩(106) 상의 제1 연속적 비아 필러 부분(306-21)은 전방 면 본드 패드(158-2)에 본딩되는 후면 본드 패드(176-2)에 의해 패브릭 칩(108) 상의 제2 연속적 비아 필러 부분(308-22)에 접속된다. 패브릭 칩(106) 상의 제1 연속적 비아 필러 부분(306-31)은 전방 면 본드 패드(158-3)에 본딩되는 후면 본드 패드(176-3)에 의해 패브릭 칩(108) 상의 제2 연속적 비아 필러 부분(308-32)에 접속된다. 패브릭 칩(106) 상의 제1 연속적 비아 필러 부분(306-41)은 전방 면 본드 패드(158-4)에 본딩되는 후면 본드 패드(176-4)에 의해 패브릭 칩(108) 상의 제2 연속적 비아 필러 부분(308-42)에 접속된다.
개개의 브릿지들은 열에서의 개개의 파단된 비아 필러의 제1 연속적 비아 필러 부분들 및 칩 내의 상이한 열에서의 개개의 상이한 파단된 비아 필러의 제2 연속적 비아 필러 부분 사이에서 연장되고 이들을 접속하도록 배치된다. 예시된 예에서의 각각의 브릿지는 개개의 전방 면 유전체 층(들)에서 배치된 금속 라인이다. 브릿지는 다수의 라인들/패드들 및/또는 비아들을 포함할 수 있고, 예를 들어, 후면 유전체 층(들)에서 배치될 수 있다.
제2-대-제1 브릿지(314-21)는 제2 파단된 비아 필러(304-2)의 제2 연속적 비아 필러 부분(304-22) 내지 제1 파단된 비아 필러(304-1)의 제1 연속적 비아 필러 부분(304-11)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제2 파단된 비아 필러(304-2)의 제2 연속적 비아 필러 부분(304-22)을 제1 파단된 비아 필러(304-1)의 제1 연속적 비아 필러 부분(304-11)에 접속한다. 제3-대-제2 브릿지(314-32)는 제3 파단된 비아 필러(304-3)의 제2 연속적 비아 필러 부분(304-32) 내지 제2 파단된 비아 필러(304-2)의 제1 연속적 비아 필러 부분(304-21)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제3 파단된 비아 필러(304-3)의 제2 연속적 비아 필러 부분(304-32)을 제2 파단된 비아 필러(304-2)의 제1 연속적 비아 필러 부분(304-21)에 접속한다. 제4-대-제3 브릿지(314-43)는 제4 파단된 비아 필러(304-4)의 제2 연속적 비아 필러 부분(304-42) 내지 제3 파단된 비아 필러(304-3)의 제1 연속적 비아 필러 부분(304-31)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제4 파단된 비아 필러(304-4)의 제2 연속적 비아 필러 부분(304-42)을 제3 파단된 비아 필러(304-3)의 제1 연속적 비아 필러 부분(304-31)에 접속한다.
제2-대-제1 브릿지(316-21)는 제2 파단된 비아 필러(306-2)의 제2 연속적 비아 필러 부분(306-22) 내지 제1 파단된 비아 필러(306-1)의 제1 연속적 비아 필러 부분(306-11)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제2 파단된 비아 필러(306-2)의 제2 연속적 비아 필러 부분(306-22)을 제1 파단된 비아 필러(306-1)의 제1 연속적 비아 필러 부분(306-11)에 접속한다. 제3-대-제2 브릿지(316-32)는 제3 파단된 비아 필러(306-3)의 제2 연속적 비아 필러 부분(306-32) 내지 제2 파단된 비아 필러(306-2)의 제1 연속적 비아 필러 부분(306-21)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제3 파단된 비아 필러(306-3)의 제2 연속적 비아 필러 부분(306-32)을 제2 파단된 비아 필러(306-2)의 제1 연속적 비아 필러 부분(306-21)에 접속한다. 제4-대-제3 브릿지(316-43)는 제4 파단된 비아 필러(306-4)의 제2 연속적 비아 필러 부분(306-42) 내지 제3 파단된 비아 필러(306-3)의 제1 연속적 비아 필러 부분(306-31)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제4 파단된 비아 필러(306-4)의 제2 연속적 비아 필러 부분(306-42)을 제3 파단된 비아 필러(306-3)의 제1 연속적 비아 필러 부분(306-31)에 접속한다.
제2-대-제1 브릿지(318-21)는 제2 파단된 비아 필러(308-2)의 제2 연속적 비아 필러 부분(308-22) 내지 제1 파단된 비아 필러(308-1)의 제1 연속적 비아 필러 부분(308-11)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제2 파단된 비아 필러(308-2)의 제2 연속적 비아 필러 부분(308-22)을 제1 파단된 비아 필러(308-1)의 제1 연속적 비아 필러 부분(308-11)에 접속한다. 제3-대-제2 브릿지(318-32)는 제3 파단된 비아 필러(308-3)의 제2 연속적 비아 필러 부분(308-32) 내지 제2 파단된 비아 필러(308-2)의 제1 연속적 비아 필러 부분(308-21)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제3 파단된 비아 필러(308-3)의 제2 연속적 비아 필러 부분(308-32)을 제2 파단된 비아 필러(308-2)의 제1 연속적 비아 필러 부분(308-21)에 접속한다. 제4-대-제3 브릿지(318-43)는 제4 파단된 비아 필러(308-4)의 제2 연속적 비아 필러 부분(308-42) 내지 제3 파단된 비아 필러(308-3)의 제1 연속적 비아 필러 부분(308-31)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제4 파단된 비아 필러(308-4)의 제2 연속적 비아 필러 부분(308-42)을 제3 파단된 비아 필러(308-3)의 제1 연속적 비아 필러 부분(308-31)에 접속한다.
브릿지에 의해 함께 접속되는 각각의 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분은 개개의 칩 내에서 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(304-11), 제2-대-제1 브릿지(314-21), 및 제2 연속적 비아 필러 부분(304-22)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(304-21), 제3-대-제2 브릿지(314-32), 및 제2 연속적 비아 필러 부분(304-32)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(304-31), 제4-대-제3 브릿지(314-43), 및 제2 연속적 비아 필러 부분(304-42)은 스태거드 비아 필러를 형성한다.
제1 연속적 비아 필러 부분(306-11), 제2-대-제1 브릿지(316-21), 및 제2 연속적 비아 필러 부분(306-22)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(306-21), 제3-대-제2 브릿지(316-32), 및 제2 연속적 비아 필러 부분(306-32)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(306-31), 제4-대-제3 브릿지(316-43), 및 제2 연속적 비아 필러 부분(306-42)은 스태거드 비아 필러를 형성한다.
제1 연속적 비아 필러 부분(308-11), 제2-대-제1 브릿지(318-21), 및 제2 연속적 비아 필러 부분(308-22)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(308-21), 제3-대-제2 브릿지(318-32), 및 제2 연속적 비아 필러 부분(308-32)은 스태거드 비아 필러를 형성한다. 제1 연속적 비아 필러 부분(308-31), 제4-대-제3 브릿지(318-43), 및 제2 연속적 비아 필러 부분(308-42)은 스태거드 비아 필러를 형성한다.
추가적으로, 제2-대-제1 브릿지(314-21, 316-21, 318-21)는 개개의 패브릭 칩(104 내지 108)의 능동 회로(예컨대, PL IC(224, 226, 228))의 입력 또는 출력 노드에 접속된다. 예시된 바와 같이, 제2-대-제1 브릿지(314-21)는 상호접속부들(324)(예컨대, 금속 라인들/패드들 및/또는 비아들)을 통해 PL IC(224)에 접속되고; 제2-대-제1 브릿지(316-21)는 상호접속부들(326)을 통해 PL IC(226)에 접속되고; 제2-대-제1 브릿지(318-21)는 상호접속부들(328)을 통해 PL IC(228)에 접속된다. 제2-대-제1 브릿지가 접속되는 능동 회로의 노드는 입력 노드, 출력 노드, 또는 양방향 노드일 수 있다. 이에 따라, 신호들은 능동 회로에 의해 제2-대-제1 브릿지로 수신될 수 있고 및/또는 출력될 수 있다.
기저부 칩(102)은 전방 면 본드 패드들(152-2, 152-3, 152-4)을 통해 패브릭 칩들(104 내지 108) 상의 능동 회로들(예컨대, PL IC들(224 내지 228))로부터 신호들을 송신할 수 있고 및/또는 수신할 수 있다. 패브릭 칩들(104 내지 108)의 하드웨어 구성에 기초하여, 신호가 그것으로 송신되거나 그것으로부터 수신되는 전방 면 본드 패드(152-2, 152-3, 152-4)는 신호를 수신하거나 송신하는 패브릭 칩들(104 내지 108) 중의 어느 것 상의 회로를 결정할 수 있다. 예시된 예에서, 전방 면 본드 패드(152-2) 상의 제1 신호(334)는 패브릭 칩(104) 상의 PL IC(224)와 통신되고; 전방 면 본드 패드(152-3) 상의 제2 신호(336)는 패브릭 칩(106) 상의 PL IC(226)와 통신되고; 전방 면 본드 패드(152-4) 상의 제3 신호(338)는 패브릭 칩(108) 상의 PL IC(228)와 통신된다.
전방 면 본드 패드(152-2)는, 제2 열의 일부이고, 또한, 제2 파단된 비아 필러(304-2)의 제2 연속적 비아 필러 부분(304-22)의 일부인 전방 면 본드 패드(154-2)에 접속된다. 전방 면 본드 패드(152-3)는, 제3 열의 일부이고, 또한, 제3 파단된 비아 필러(304-3)의 제2 연속적 비아 필러 부분(304-32)의 일부인 전방 면 본드 패드(154-3)에 접속된다. 전방 면 본드 패드(152-4)는, 제4 열의 일부이고, 또한, 제4 파단된 비아 필러(304-4)의 제2 연속적 비아 필러 부분(304-42)의 일부인 전방 면 본드 패드(154-4)에 접속된다.
기저부 칩(102)의 회로는 전방 면 본드 패드(152-2)에서 제1 신호(334)를 송신할 수 있거나 수신할 수 있다. 제1 신호(334)는 제2 열(예컨대, 제2 파단된 비아 필러(304-2)의 제2 연속적 비아 필러 부분(304-22)), 제2-대-제1 브릿지(314-21), 및 상호접속부들(324)을 통해 PL IC(224)로 통신된다. 제1 신호(334)는 제1 열을 통해(예컨대, 제1 파단된 비아 필러(304-1)의 제1 연속적 비아 필러 부분(304-11) 및 제1 파단된 비아 필러(306-1)의 제2 연속적 비아 필러 부분(306-12)을 통해) 패브릭 칩(106)의 회로로 추가로 통신될 수 있다. 일부 예들에서, 제1 파단된 비아 필러들(304-1, 306-1, 308-1)의 제1 열은 생략될 수 있다. 이러한 예들에서, 제1 신호(334)는 제1 연속적 비아 필러 부분(304-11) 및 제2 연속적 비아 필러 부분(306-12)을 통해 패브릭 칩(106)으로 통신되지 않는다.
기저부 칩(102)의 회로는 전방 면 본드 패드(152-3)에서 제2 신호(336)를 송신할 수 있거나 수신할 수 있다. 제2 신호(336)는 패브릭 칩(104) 내에서 제3 열(예컨대, 제3 파단된 비아 필러(304-3)의 제2 연속적 비아 필러 부분(304-32)), 제3-대-제2 브릿지(314-32), 및 제2 열(예컨대, 제2 파단된 비아 필러(304-2)의 제1 연속적 비아 필러 부분(304-21))을 통해 통신된다. 이에 따라, 제2 신호(336)는 패브릭 칩(104) 내의 스태거드 비아 필러에 의해 제3 열로부터 제2 열로 통신되고 이전된다. 제2 신호(336)는 제2 열(예컨대, 제2 파단된 비아 필러(306-2)의 제2 연속적 비아 필러 부분(306-22)), 제2-대-제1 브릿지(316-21), 및 상호접속부들(326)을 통해 PL IC(226)로 추가로 통신된다. 제2 신호(336)는 제1 열을 통해(예컨대, 제1 파단된 비아 필러(306-1)의 제1 연속적 비아 필러 부분(306-11) 및 제1 파단된 비아 필러(308-1)의 제2 연속적 비아 필러 부분(308-12)을 통해) 패브릭 칩(108)의 회로로 추가로 통신될 수 있다. 일부 예들에서, 제1 파단된 비아 필러들(304-1, 306-1, 308-1)의 제1 열은 생략될 수 있다. 이러한 예들에서, 제2 신호(336)는 제1 연속적 비아 필러 부분(306-11) 및 제2 연속적 비아 필러 부분(308-12)을 통해 패브릭 칩(108)으로 통신되지 않는다.
기저부 칩(102)의 회로는 전방 면 본드 패드(152-4)에서 제3 신호(338)를 송신할 수 있거나 수신할 수 있다. 제3 신호(338)는 패브릭 칩(104) 내에서 제4 열(예컨대, 제4 파단된 비아 필러(304-4)의 제2 연속적 비아 필러 부분(304-42)), 제4-대-제3 브릿지(314-43), 및 제3 열(예컨대, 제3 파단된 비아 필러(304-3)의 제1 연속적 비아 필러 부분(304-31))을 통해 통신된다. 이에 따라, 제3 신호(338)는 패브릭 칩(104) 내의 스태거드 비아 필러에 의해 제4 열로부터 제3 열로 통신되고 이전된다. 제3 신호(338)는 패브릭 칩(106) 내에서 제3 열(예컨대, 제3 파단된 비아 필러(306-3)의 제2 연속적 비아 필러 부분(306-32)), 제3-대-제2 브릿지(316-32), 및 제2 열(예컨대, 제2 파단된 비아 필러(306-2)의 제1 연속적 비아 필러 부분(306-21))을 통해 추가로 통신된다. 이에 따라, 제3 신호(338)는 패브릭 칩(106) 내의 스태거드 비아 필러에 의해 제3 열로부터 제2 열로 통신되고 이전된다. 제3 신호(338)는 제2 열(예컨대, 제2 파단된 비아 필러(308-2)의 제2 연속적 비아 필러 부분(308-22)), 제2-대-제1 브릿지(318-21), 및 상호접속부들(328)을 통해 PL IC(228)로 추가로 통신된다.
상기한 것에 의해 예시된 바와 같이, 능동 회로들(예컨대, PL IC들(224 내지 228))의 각각은 개개의 패브릭 칩(104 내지 108) 내에서 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 동일한 제2 열을 통해 기저부 칩(102)으로부터 신호들을 수신하거나 신호들을 기저부 칩(102)으로 송신한다. 이에 따라, PL IC들(224 내지 228)은 동일한 하드웨어 레이아웃을 가질 수 있고, 여기서, 다른 PL IC들(224 내지 228)이 또한 그 신호를 수신하지 않으면서, PL IC들(224 내지 228)은 개개의 패브릭 칩(104 내지 108) 내의 동일한 개개의 위치에서 기저부 칩(102)과 상이한 신호들을 통신한다.
스태거드 비아 필러들은 칩 적층체 내의 상이한 칩들이 동일한 IC 및 하드웨어를 가지는 것을 가능하게 할 수 있고, 이것은 설계되고 테이프 아웃되어야 할 칩들의 변형들의 수를 감소시킬 수 있다. 심지어 또한, 칩들 사이의 통신 인터페이스들의 프로그래밍은 일부 예들에서 스태거드 비아 필러들을 구현함으로써 배제될 수 있다.
본 기술분야에서의 통상의 기술자는 도 3의 예시가 단순화된다는 것을 용이하게 이해할 것이다. 일부 예들에서, 개개의 칩들(102 내지 108)의 전방 면 유전체 층(들)(122 내지 128)은 각각, 예컨대, 칩들(102 내지 108)의 기술 노드에 따라, 18 개 이상의 유전체 층들과 같은 유전체 층들의 그룹이거나 이를 포함한다. 또한, 예컨대, 칩들의 기술 노드에 따라, 금속 층들의 수는 변동될 수 있지만, 전방 면 유전체 층(들)(122 내지 128)은 일부 예들에서 18 개의 금속 층들(예컨대, M0 층 내지 M17 층)을 각각 가질 수 있거나 포함할 수 있다. 다양한 브릿지들 및/또는 금속 라인들은 일부 예들에서, 금속 층들 중의 임의의 것 내에 있을 수 있다.
도 4는 일부 예들에 따른, 패브릭 칩들(104, 106, 108)의 Z-인터페이스들(234, 236, 238)의 적어도 개개의 부분들의 단순화된 구조를 갖는 칩 적층체를 예시한다. 패브릭 칩들(104, 106, 108)에 대하여 설명되었지만, 설명된 Z-인터페이스들의 양태들은 기저부 칩(102)의 Z-인터페이스(232)에 적용가능할 수 있다. 도 4는 전방 면이 기저부 칩(102)으로부터 멀어져서 향하도록 배향된 중간 패브릭 칩들(104, 106), 및 전방 면이 기저부 칩(102)을 향해 향하도록 배향된 원위부 패브릭 칩(108)을 예시한다.
본 기술분야에서의 통상의 기술자는 도 4의 칩 적층체로의 (도 3에 대한) 위의 설명의 적용가능성을 용이하게 이해할 것이다. 이에 따라, 도 4의 상세한 설명은 어떤 양태들에서 생략될 수 있다.
일반적으로, 패브릭 칩들(104, 106)의 Z-인터페이스들(234, 236)은 파단된 비아 필러들을 포함한다. 패브릭 칩(104)의 Z-인터페이스(234)는 제1 및 제2 연속적 비아 필러 부분들(404-11, 404-12)을 포함하는 제1 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(404-21, 404-22)을 포함하는 제2 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(404-31, 404-32)을 포함하는 제3 파단된 비아 필러, 및 제1 및 제2 연속적 비아 필러 부분들(404-41, 404-42)을 포함하는 제4 파단된 비아 필러를 포함한다. 도 4에서 구체적으로 식별되지 않지만, 제1 파단된 비아 필러(404-1), 제2 파단된 비아 필러(404-2), 제3 파단된 비아 필러(404-3), 및 제4 파단된 비아 필러(404-4)에 대해 참조가 행해진다.
패브릭 칩(106)의 Z-인터페이스(236)는 제1 및 제2 연속적 비아 필러 부분들(406-11, 406-12)을 포함하는 제1 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(406-21, 406-22)을 포함하는 제2 파단된 비아 필러, 제1 및 제2 연속적 비아 필러 부분들(406-31, 406-32)을 포함하는 제3 파단된 비아 필러, 및 제1 및 제2 연속적 비아 필러 부분들(406-41, 406-42)을 포함하는 제4 파단된 비아 필러를 포함한다. 도 4에서 구체적으로 식별되지 않지만, 제1 파단된 비아 필러(406-1), 제2 파단된 비아 필러(406-2), 제3 파단된 비아 필러(406-3), 및 제4 파단된 비아 필러(406-4)에 대해 참조가 행해진다.
파단된 비아 필러들은 패브릭 칩들(104 내지 108)을 가로질러서 열들에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제1 파단된 비아 필러들(404-1, 406-1, 308-1)은 제1 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제2 파단된 비아 필러들(404-2, 406-2, 308-2)은 제2 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제3 파단된 비아 필러들(404-3, 406-3, 308-3)은 제3 열에서 정렬된다. 패브릭 칩들(104 내지 108) 내의 제4 파단된 비아 필러들(404-4, 406-4, 308-4)은 제4 열에서 정렬된다.
개개의 브릿지들은 열에서의 개개의 파단된 비아 필러의 제1 연속적 비아 필러 부분들 및 칩 내의 상이한 열에서의 개개의 상이한 파단된 비아 필러의 제2 연속적 비아 필러 부분 사이에서 연장되고 이들을 접속하도록 배치된다. 제2-대-제1 브릿지(414-21)는 제2 파단된 비아 필러(404-2)의 제1 연속적 비아 필러 부분(404-21) 내지 제1 파단된 비아 필러(404-1)의 제2 연속적 비아 필러 부분(404-12)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제2 파단된 비아 필러(404-2)의 제1 연속적 비아 필러 부분(404-21)을 제1 파단된 비아 필러(404-1)의 제2 연속적 비아 필러 부분(404-12)에 접속한다. 제3-대-제2 브릿지(414-32)는 제3 파단된 비아 필러(404-3)의 제1 연속적 비아 필러 부분(404-31) 내지 제2 파단된 비아 필러(404-2)의 제2 연속적 비아 필러 부분(404-22)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제3 파단된 비아 필러(404-3)의 제1 연속적 비아 필러 부분(404-31)을 제2 파단된 비아 필러(404-2)의 제2 연속적 비아 필러 부분(404-22)에 접속한다. 제4-대-제3 브릿지(414-43)는 제4 파단된 비아 필러(404-4)의 제1 연속적 비아 필러 부분(404-41) 내지 제3 파단된 비아 필러(404-3)의 제2 연속적 비아 필러 부분(404-32)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제4 파단된 비아 필러(404-4)의 제1 연속적 비아 필러 부분(404-41)을 제3 파단된 비아 필러(404-3)의 제2 연속적 비아 필러 부분(404-32)에 접속한다.
제2-대-제1 브릿지(416-21)는 제2 파단된 비아 필러(406-2)의 제1 연속적 비아 필러 부분(406-21) 내지 제1 파단된 비아 필러(406-1)의 제2 연속적 비아 필러 부분(406-12)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제2 파단된 비아 필러(406-2)의 제1 연속적 비아 필러 부분(406-21)을 제1 파단된 비아 필러(406-1)의 제2 연속적 비아 필러 부분(406-12)에 접속한다. 제3-대-제2 브릿지(416-32)는 제3 파단된 비아 필러(406-3)의 제1 연속적 비아 필러 부분(406-31) 내지 제2 파단된 비아 필러(406-2)의 제2 연속적 비아 필러 부분(406-22)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제3 파단된 비아 필러(406-3)의 제1 연속적 비아 필러 부분(406-31)을 제2 파단된 비아 필러(406-2)의 제2 연속적 비아 필러 부분(406-22)에 접속한다. 제4-대-제3 브릿지(416-43)는 제4 파단된 비아 필러(406-4)의 제1 연속적 비아 필러 부분(406-41) 내지 제3 파단된 비아 필러(406-3)의 제2 연속적 비아 필러 부분(406-32)의 적어도 개개의 부분들을 형성하고, 이들 사이에서 연장되고, 제4 파단된 비아 필러(406-4)의 제1 연속적 비아 필러 부분(406-41)을 제3 파단된 비아 필러(406-3)의 제2 연속적 비아 필러 부분(406-32)에 접속한다.
브릿지에 의해 함께 접속되는 각각의 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분은 개개의 칩 내에서 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(404-12), 제2-대-제1 브릿지(414-21), 및 제1 연속적 비아 필러 부분(404-21)은 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(404-22), 제3-대-제2 브릿지(414-32), 및 제1 연속적 비아 필러 부분(404-31)은 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(404-32), 제4-대-제3 브릿지(414-43), 및 제1 연속적 비아 필러 부분(404-41)은 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(406-12), 제2-대-제1 브릿지(416-21), 및 제1 연속적 비아 필러 부분(406-21)은 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(406-22), 제3-대-제2 브릿지(416-32), 및 제1 연속적 비아 필러 부분(406-31)은 스태거드 비아 필러를 형성한다. 제2 연속적 비아 필러 부분(406-32), 제4-대-제3 브릿지(416-43), 및 제1 연속적 비아 필러 부분(406-41)은 스태거드 비아 필러를 형성한다.
추가적으로, 제2-대-제1 브릿지(414-21, 416-21)는 개개의 패브릭 칩(104, 106)의 능동 회로(예컨대, PL IC(224, 226))의 입력 또는 출력 노드에 접속된다. 예시된 바와 같이, 제2-대-제1 브릿지(414-21)는 상호접속부들(424)(예컨대, 금속 라인들/패드들 및/또는 비아들)을 통해 PL IC(224)에 접속되고, 제2-대-제1 브릿지(416-21)는 상호접속부들(426)을 통해 PL IC(226)에 접속된다. 제2-대-제1 브릿지가 접속되는 능동 회로의 노드는 입력 노드, 출력 노드, 또는 양방향 노드일 수 있다. 이에 따라, 신호들은 능동 회로에 의해 제2-대-제1 브릿지로 수신될 수 있고 및/또는 출력될 수 있다.
도 5는 일부 예들에 따른, 도 1 및 도 3의 멀티-칩 디바이스를 형성하는 방법(500)의 플로우차트이다. 본 기술분야에서의 통상의 기술자는 예컨대, 도 4에서 도시된 바와 같은 다른 멀티-칩 디바이스들을 달성하기 위한 수정들을 용이하게 이해할 것이다. 도 5의 방법(500)의 프로세싱이 일반적으로 설명되고, 본 기술분야에서의 통상의 기술자는 수행될 수 있는 더 구체적인 프로세싱을 용이하게 이해할 것이다. 더 구체적인 프로세싱은 칩으로 싱귤레이팅(singulate)되어야 하는 기판 상에서 IC를 형성하기 위한 임의의 반도체 프로세싱에 따를 수 있다. 본 명세서에서의 설명의 용이함을 위하여, 하나 이상의 기저부 칩들(102)이 그 위에 형성되는 웨이퍼는 기저부 웨이퍼(base wafer)로서 지칭되고, 하나 이상의 패브릭 칩들(104, 106, 108)이 그 위에 형성되는 웨이퍼는 패브릭 웨이퍼(fabric wafer)로서 지칭된다. 임의의 웨이퍼는 임의의 형상 및/또는 크기일 수 있다.
블록(502)에서는, 개개의 웨이퍼들 상의 칩들을 위한 전방 면 프로세싱이 수행된다. 예를 들어, 각각의 반도체 기판(112, 114, 116, 118)(예컨대, 웨이퍼)의 전방 면 프로세싱은 반도체 기판(112, 114, 116, 118)의 전방 표면에서 및/또는 그 상에서 디바이스들(예컨대, 트랜지스터들(142, 144, 146, 148))을 형성하는 것, 및 반도체 기판(112, 114, 116, 118)의 전방 표면 상에서 금속배선들을 갖는 전방 면 유전체 층(들)(122, 124, 126, 128) 및 전방 면 본드 패드들(152, 154, 156, 158)을 형성하는 것을 포함할 수 있다. 다수의 기저부 칩들(102)은 기저부 웨이퍼 상에서 형성될 수 있다. 다수의 패브릭 칩들(104, 106, 또는 108)은 복수의 패브릭 웨이퍼들의 각각 상에서 형성될 수 있다. 전방 면 프로세싱은 예를 들어, 개개의 반도체 기판 상에 및/또는 그 내에 있는 Z-인터페이스들의 파단된 비아 필러들의 부분들 및 전방 면 유전체 층(들)을 형성할 수 있다.
블록(504)에서는, 도 1에서 도시된 바와 같은 전방 면 대 전방 면 본딩과 같이, 기저부 웨이퍼가 제1 패브릭 웨이퍼에 본딩된다. 본딩의 결과로서, 기저부 칩(102)의 전방 면은 도 1에서 도시된 바와 같이, 패브릭 칩(104)의 전방 면에 본딩된다. 본딩은 기저부 웨이퍼 상의 전방 면 본드 패드들(152)을 제1 패브릭 웨이퍼 상의 전방 면 본드 패드들(154)에 본딩하는 것, 및 기저부 웨이퍼 상의 전방 면 유전체 층(들)(122)의 외장 표면을 제1 패브릭 웨이퍼 상의 전방 면 유전체 층(들)(124)의 외장 표면에 본딩하는 것과 같은 하이브리드 본딩일 수 있다.
블록(506)에서, 제1 패브릭 웨이퍼의 반도체 기판은 제1 패브릭 웨이퍼의 후면으로부터 박형화(thin)된다. 도 1에서 도시하는 바와 같이, 패브릭 칩(104)의 반도체 기판(114)은 후면으로부터 박형화된다. 박형화는 화학적 기계적 연마(chemical mechanical polish)(CMP) 또는 다른 적절한 프로세스에 의한 것일 수 있다. 블록(508)에서는, 제1 패브릭 웨이퍼 상의 패브릭 칩들을 위한 후면 프로세싱이 수행된다. 도 1에 의해 예시된 바와 같이, 후면 프로세싱은 제1 패브릭 웨이퍼의 반도체 기판(114)을 통해 후면 TSV들(164)을 형성하는 것, 및 제1 패브릭 웨이퍼 상의 전방 면 유전체 층(들)(124) 내의 금속배선에 접속하는 것을 포함할 수 있다. 후면 프로세싱은 반도체 기판(114)의 후면 상에서 금속배선들을 갖는 후면 유전체 층(들)(134) 및 후면 본드 패드들(174)을 형성하는 것을 더 포함할 수 있다. 후면 유전체 층(들)(134) 내의 금속배선들은 후면 TSV들(164)을 통해 전방 면 유전체 층(들)(124) 내의 금속배선들에 접속될 수 있다. 일반적으로, 후면 TSV들 및 후면 유전체 층(들) 내의 금속배선들의 형성은 개개의 반도체 기판 및 후면 유전체 층(들) 상에 및/또는 그 내에 있는 Z-인터페이스들의 파단된 비아 필러들을 형성할 수 있다.
블록(510)에서는, 도 1에서 도시된 바와 같은 후면 대 전방 면 본딩과 같이, 제1 패브릭 웨이퍼가 제2 패브릭 웨이퍼에 본딩된다. 본딩의 결과로서, 패브릭 칩(104)의 후면은 도 1에서 도시된 바와 같이, 패브릭 칩(106)의 전방 면에 본딩된다. 본딩은 제1 패브릭 웨이퍼 상의 후면 본드 패드들(174)을 제2 패브릭 웨이퍼 상의 전방 면 본드 패드들(156)에 본딩하는 것, 및 제1 패브릭 웨이퍼 상의 후면 유전체 층(들)(134)의 외장 표면을 제2 패브릭 웨이퍼 상의 전방 면 유전체 층(들)(126)의 외장 표면에 본딩하는 것과 같은 하이브리드 본딩일 수 있다.
블록(512)에서, 제2 패브릭 웨이퍼의 반도체 기판은 블록(506)에 대하여 설명된 것과 같이, 제2 패브릭 웨이퍼의 후면으로부터 박형화된다. 도 1에서 도시하는 바와 같이, 패브릭 칩(106)의 반도체 기판(116)은 후면으로부터 박형화된다.
블록(514)에서는, 블록(508)에 대하여 설명된 것과 같이, 제2 패브릭 웨이퍼 상의 패브릭 칩들을 위한 후면 프로세싱이 수행된다. 도 1에 의해 예시된 바와 같이, 후면 프로세싱은 제2 패브릭 웨이퍼의 반도체 기판(116)을 통해 후면 TSV들(166)을 형성하는 것, 및 제2 패브릭 웨이퍼 상의 전방 면 유전체 층(들)(126) 내의 금속배선에 접속하는 것을 포함할 수 있다. 후면 프로세싱은 반도체 기판(116)의 후면 상에서 금속배선들을 갖는 후면 유전체 층(들)(136) 및 후면 본드 패드들(176)을 형성하는 것을 더 포함할 수 있다. 후면 유전체 층(들)(136) 내의 금속배선들은 후면 TSV들(166)을 통해 전방 면 유전체 층(들)(126) 내의 금속배선들에 접속될 수 있다.
블록(516)에서는, 도 1에서 도시된 바와 같은 후면 대 전방 면 본딩과 같이, 제2 패브릭 웨이퍼가 제3 패브릭 웨이퍼에 본딩된다. 본딩의 결과로서, 패브릭 칩(106)의 후면은 도 1에서 도시된 바와 같이, 패브릭 칩(108)의 전방 면에 본딩된다. 본딩은 제2 패브릭 웨이퍼 상의 후면 본드 패드들(176)을 제3 패브릭 웨이퍼 상의 전방 면 본드 패드들(158)에 본딩하는 것, 및 제2 패브릭 웨이퍼 상의 후면 유전체 층(들)(136)의 외장 표면을 제3 패브릭 웨이퍼 상의 전방 면 유전체 층(들)(128)의 외장 표면에 본딩하는 것과 같은 하이브리드 본딩일 수 있다.
블록(518)에서, 기저부 웨이퍼의 반도체 기판은 블록(506)에 대하여 설명된 것과 같이, 기저부 웨이퍼의 후면으로부터 박형화된다. 도 1에서 도시하는 바와 같이, 기저부 칩(102)의 반도체 기판(112)은 후면으로부터 박형화된다.
블록(520)에서는, 블록(508)에 대하여 설명된 것과 같이, 기저부 웨이퍼 상의 기저부 칩들을 위한 후면 프로세싱이 수행된다. 도 1에 의해 예시된 바와 같이, 후면 프로세싱은 기저부 웨이퍼의 반도체 기판(112)을 통해 후면 TSV들(162)을 형성하는 것, 및 기저부 웨이퍼 상의 전방 면 유전체 층(들)(122) 내의 금속배선에 접속하는 것을 포함할 수 있다. 후면 프로세싱은 반도체 기판(112)의 후면 상에서 금속배선들을 갖는 후면 유전체 층(들)(132) 및 외장 커넥터 후면 패드들(172)을 형성하는 것을 더 포함할 수 있다. 후면 유전체 층(들)(132) 내의 금속배선들은 후면 TSV들(162)을 통해 전방 면 유전체 층(들)(122) 내의 금속배선들에 접속될 수 있다. 기저부 칩들(102)을 위한 후면 프로세싱은 패시베이션 층(180) 및 외부 커넥터들(182)을 형성하는 것을 더 포함할 수 있다. 블록(522)에서는, 본딩된 웨이퍼들은 형성되었던 개별적인 멀티-칩 디바이스들을 분리시키기 위하여 (예컨대, 소잉(sawing)에 의해) 싱귤레이팅된다. 멀티-칩 디바이스들의 각각은 도 1에서 도시된 바와 같을 수 있다.
방법(500)의 블록들의 다양한 동작들은 다양한 멀티-칩 디바이스들을 형성하기 위하여 반복될 수 있고 및/또는 생략될 수 있다. 방법(500)은 일부 멀티-칩 디바이스들이 어떻게 형성될 수 있는지에 대한 예로서 제공되었다. 다른 예들에서, 일부 동작들은 병렬로 수행될 수 있다. 예를 들어, 다수의 상이한 웨이퍼 적층들이 그 다음으로 함께 본딩되고 멀티-칩 디바이스들을 형성하도록 추가로 프로세싱되기 전에, 다수의 상이한 웨이퍼 적층체들은 (예컨대, 개개의 웨이퍼들을 본딩하고 프로세싱함으로써) 병렬로 형성될 수 있다. 본 기술분야에서의 통상의 기술자는 위의 방법(500)의 설명에 기초하여 다른 멀티-칩 디바이스들을 어떻게 형성할 것인지를 용이하게 이해할 것이다.
도 6은 일부 예들에 따른, 멀티-칩 디바이스를 동작시키는 방법(600)의 플로우차트이다. 멀티-칩 디바이스는 예를 들어, 도 1 내지 도 4에서 도시된 바와 같을 수 있다. 방법(600)의 다양한 동작들은 예시적인 목적들을 위하여, 도 3의 멀티-칩 디바이스의 맥락에서 설명된다. 본 기술분야에서의 통상의 기술자는 이러한 동작들이 도 4의 멀티-칩 디바이스와 같은 다른 멀티-칩 디바이스들 상에서 유사하게 수행될 수 있거나 복제될 수 있다는 것을 용이하게 이해할 것이다.
방법(600)은 기저부 칩(102)과 패브릭 칩들(104 내지 108) 사이에서 신호들을 통신하는 것을 설명한다. 방법(600)은 기저부 칩(102)으로부터 송신되고 패브릭 칩들(104 내지 108)에서 수신되는 신호들의 방향에서 설명된다. 본 기술분야에서의 통상의 기술자는 신호들이 패브릭 칩들(104 내지 108)로부터 송신되고 기저부 칩(102)에서 수신될 경우에, 방법(600)이 역방향 순서로 유사하게 수행될 수 있다는 것을 용이하게 이해할 것이다. 임의의 스태거드 비아 필러는 기저부 칩(102)으로부터 패브릭 칩(104 내지 108)으로의 단방향 통신들을 위하여, 패브릭 칩(104 내지 108)으로부터 기저부 칩(102)으로의 단방향 통신들을 위하여, 또는 기저부 칩(102)과 패브릭 칩(104 내지 108) 사이의 양방향 통신들을 위하여 구현될 수 있다.
블록(602)에서는, 기저부 칩에서, 신호들이 상이한 열들로 송신되고, 여기서, 신호들은 상이한 패브릭 칩들 상의 능동 회로들을 타깃화한다. 도 3을 참조하면, 신호들(334 내지 338)은 파단된 비아 필러들의 상이한 열들로 송신된다. 예를 들어, 제1 신호(334)는 전방 면 본드 패드(152-2)를 통해 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열로 송신되고; 제2 신호(336)는 전방 면 본드 패드(152-3)를 통해 제3 파단된 비아 필러들(304-3, 306-3, 308-3)의 제3 열로 송신되고; 제3 신호(338)는 전방 면 본드 패드(152-4)를 통해 제4 파단된 비아 필러들(304-4, 306-4, 308-4)의 제4 열로 송신된다. 제1 신호(334)는 패브릭 칩(104) 상의 능동 회로(예컨대, PL IC(224))를 타깃화한다. 제2 신호(336)는 패브릭 칩(106) 상의 능동 회로(예컨대, PL IC(226))를 타깃화한다. 제3 신호(338)는 패브릭 칩(108) 상의 능동 회로(예컨대, PL IC(228))를 타깃화한다.
블록(604)에서는, 기저부 칩과 타깃화된 능동 회로를 가지는 패브릭 칩 사이의 각각의 개재된 패브릭 칩에서, 개개의 신호들이 또 다른 열로 이전된다. 도 3을 참조하면, 패브릭 칩(106) 상의 능동 회로를 타깃화하는 제2 신호(336)는 제3-대-제2 브릿지(314-32)를 통해 제3 파단된 비아 필러들(304-3, 306-3, 308-3)의 제3 열로부터 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열로 개재된 패브릭 칩(104)에서 이전된다. 패브릭 칩(108) 상의 능동 회로를 타깃화하는 제3 신호(338)는 제4-대-제3 브릿지(314-43)를 통해 제4 파단된 비아 필러들(304-4, 306-4, 308-4)의 제4 열로부터 제3 파단된 비아 필러들(304-3, 306-3, 308-3)의 제3 열로 개재된 패브릭 칩(104)에서 이전된다. 패브릭 칩(108) 상의 능동 회로를 타깃화하는 제3 신호(338)는 제3-대-제2 브릿지(316-32)를 통해 제3 파단된 비아 필러들(304-3, 306-3, 308-3)의 제3 열로부터 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열로 개재된 패브릭 칩(106)에서 추가로 이전된다.
블록(606)에서는, 타깃화된 능동 회로를 가지는 패브릭 칩에서, 개개의 신호는 동일한 열을 통해 타깃화된 능동 회로에서 수신된다. 도 3을 참조하면, 제1 신호(334)는 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열을 통해(예컨대, 제2 연속적 비아 필러 부분(304-22)을 통해), 그리고 또한, 제2-대-제1 브릿지(314-21) 및 상호접속부들(324)을 통해 패브릭 칩(104)의 능동 회로(예컨대, PL IC(224))에서 수신된다. 제2 신호(336)는 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열을 통해(예컨대, 제2 연속적 비아 필러 부분(306-22)을 통해), 그리고 또한, 제2-대-제1 브릿지(316-21) 및 상호접속부들(326)을 통해 패브릭 칩(106)의 능동 회로(예컨대, PL IC(224))에서 수신된다. 제3 신호(338)는 제2 파단된 비아 필러들(304-2, 306-2, 308-2)의 제2 열을 통해(예컨대, 제2 연속적 비아 필러 부분(308-22)을 통해), 그리고 또한, 제2-대-제1 브릿지(318-21) 및 상호접속부들(328)을 통해 패브릭 칩(108)의 능동 회로(예컨대, PL IC(228))에서 수신된다.
상기한 것은 구체적인 예들에 대한 것이지만, 다른 그리고 추가의 예들은 그 기본적인 범위로부터 이탈하지 않으면서 고안될 수 있고, 그 범위는 뒤따르는 청구항들에 의해 결정된다.

Claims (15)

  1. 멀티-칩 디바이스로서,
    칩들을 포함하는 칩 적층체(stack)
    를 포함하고,
    상기 칩들 중의 이웃하는 칩들은 서로에 접속되고,
    복수의 칩들은 집합적으로,
    파단된 비아 필러(broken via pillar)들의 열들 ― 상기 복수의 칩들의 각각의 칩은 상기 열들 중의 각각의 열 내의 파단된 비아 필러를 가지고, 상기 파단된 비아 필러는 상기 개개의 칩의 반도체 기판의 면(side)에 수직(normal)인 방향으로 정렬된 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 가지고, 상기 제1 연속적 비아 필러 부분은 상기 파단된 비아 필러 내에서 상기 제2 연속적 비아 필러 부분에 접속되지 않음 ―; 및
    브릿지들
    을 포함하고,
    상기 복수의 칩들의 각각의 칩은 상기 브릿지들 중의 하나 이상을 가지고, 상기 브릿지들의 각각의 브릿지는 상기 개개의 칩 내에서, 상기 열들 중의 열 내의 상기 제1 연속적 비아 필러 부분 및 상기 열들 중의 다른 열 내의 상기 제2 연속적 비아 필러 부분을 접속하는,
    멀티-칩 디바이스.
  2. 제1 항에 있어서,
    상기 복수의 칩들 중의 이웃하는 칩들 사이의 각각의 계면에서 그리고 상기 열들의 각각의 열에서, 상기 개개의 이웃하는 칩들 중의 하나의 칩 내의, 상기 개개의 열의 상기 제1 연속적 비아 필러 부분은 상기 개개의 이웃하는 칩들 중의 다른 하나의 칩 내의, 상기 개개의 열의 상기 제2 연속적 비아 필러 부분에 접속되는,
    멀티-칩 디바이스.
  3. 제1 항에 있어서,
    상기 복수의 칩들의 각각의 칩은 능동 회로를 포함하고, 상기 복수의 칩들의 능동 회로들은 상기 개개의 칩 내에서 상기 열들 중의 동일한 열에 접속되는,
    멀티-칩 디바이스.
  4. 제1 항에 있어서,
    상기 칩들은 기저부 칩(base chip)을 포함하고, 상기 기저부 칩은 상기 복수의 칩들 중의 하나의 칩과의 계면에서 제1 패드들을 포함하고, 상기 복수의 칩들 중의 상기 하나의 칩은 상기 계면에서 제2 패드들을 포함하고, 상기 열들의 각각의 열은 상기 제1 패드들의 개개의 패드에 접속되는, 상기 제2 패드들의 개개의 패드를 포함하는,
    멀티-칩 디바이스.
  5. 제1 항에 있어서,
    상기 칩들 중의 하나 이상의 칩들 내의 상기 제1 연속적 비아 필러 부분들은 상기 개개의 칩의 상기 반도체 기판을 통한 관통 기판 비아(through substrate via)(TSV)를 포함하는,
    멀티-칩 디바이스.
  6. 멀티-칩 디바이스를 동작시키는 방법으로서,
    제1 칩과 제2 칩 사이에서 신호를 통신하는 단계
    를 포함하고,
    상기 제1 칩 및 상기 제2 칩은 칩 적층체 내에 있고, 하나 이상의 개재된 칩들이 상기 제1 칩과 상기 제2 칩 사이의 상기 칩 적층체에서 배치되고,
    상기 하나 이상의 개재된 칩들의 각각에서, 상기 신호를 통신하는 단계는, 상기 신호를 파단된 비아 필러 열로부터 다른 파단된 비아 필러 열로 통신하는 단계를 포함하고, 상기 파단된 비아 필러 열들의 각각은 상기 하나 이상의 개재된 칩들을 가로질러서 연장되고; 그리고
    상기 하나 이상의 개재된 칩들의 각각에서의 상기 파단된 비아 필러 열들의 각각은 상기 개개의 칩에서 배치된 제1 연속적 비아 필러 부분 및 제2 연속적 비아 필러 부분을 포함하고, 상기 제1 연속적 비아 필러 부분은 상기 개개의 파단된 비아 필러 열 내에서, 상기 제2 연속적 비아 필러 부분에 접속되지 않는,
    멀티-칩 디바이스를 동작시키는 방법.
  7. 제6 항에 있어서,
    상기 하나 이상의 개재된 칩들의 각각에서, 브릿지가 상기 개개의 칩 내에서 배치되고, 상기 파단된 비아 필러 열의 상기 제1 연속적 비아 필러 부분을 상기 다른 파단된 비아 필러 열의 상기 제2 연속적 비아 필러 부분에 접속하는,
    멀티-칩 디바이스를 동작시키는 방법.
  8. 제6 항에 있어서,
    상기 제1 칩과 상기 하나 이상의 개재된 칩들의 각각과의 사이에서 개개의 신호를 통신하는 단계를 더 포함하고, 상기 하나 이상의 개재된 칩들의 각각 및 상기 제2 칩은 능동 회로를 포함하고, 능동 회로들은 상기 개개의 칩의 상호접속부를 통해 동일한 파단된 비아 필러 열에 접속되는,
    멀티-칩 디바이스를 동작시키는 방법.
  9. 제8 항에 있어서,
    상기 제1 칩은 패드들을 포함하고, 상기 패드들의 각각은 상이한 파단된 비아 필러 열에 접속되고, 상기 신호들의 각각은 상기 제1 칩과 상기 제2 칩 사이에서, 그리고 상기 제1 칩과, 상기 패드들 중의 상이한 패드를 통해 통신되는 상기 하나 이상의 개재된 칩들 사이에서 통신되는,
    멀티-칩 디바이스를 동작시키는 방법.
  10. 제6 항에 있어서,
    상기 제1 연속적 비아 필러 부분들의 각각은 상기 개개의 칩의 반도체 기판을 통한 관통 기판 비아(TSV)를 포함하는,
    멀티-칩 디바이스를 동작시키는 방법.
  11. 멀티-칩 디바이스로서,
    칩들을 포함하는 칩 적층체
    를 포함하고,
    상기 칩 적층체의 제1 칩은,
    상기 칩 적층체의 상기 제1 칩과 하부에 놓인(underlying) 칩 사이의 계면에서 제1 패드를 가지는 제1 연속적 비아 필러 부분 ― 상기 제1 연속적 비아 필러 부분은 상호접속부를 통해 상기 제1 칩의 능동 회로에 접속됨 ―;
    상기 칩 적층체의 상기 제1 칩과 상부에 놓인(overlying) 칩 사이의 계면에서 제2 패드를 가지는 제2 연속적 비아 필러 부분 ― 상기 제2 패드는 상기 제1 패드와 정렬되고, 상기 제2 연속적 비아 필러 부분은 상기 제1 연속적 비아 필러 부분에 접속되지 않음 ―;
    상기 제1 칩과 상기 하부에 놓인 칩 사이의 상기 계면에서 제3 패드를 가지는 제3 연속적 비아 필러 부분; 및
    상기 제3 연속적 비아 필러 부분 및 상기 제2 연속적 비아 필러 부분을 접속하는 제1 브릿지
    를 포함하는,
    멀티-칩 디바이스.
  12. 제11 항에 있어서,
    상기 제1 칩은,
    상기 제1 칩과 상기 상부에 놓인 칩 사이의 상기 계면에서 제4 패드를 가지는 제4 연속적 비아 필러 부분 ― 상기 제4 패드는 상기 제3 패드와 정렬되고, 상기 제4 연속적 비아 필러 부분은 상기 제3 연속적 비아 필러 부분에 접속되지 않음 ―;
    상기 제1 칩과 상기 하부에 놓인 칩 사이의 상기 계면에서 제5 패드를 가지는 제5 연속적 비아 필러 부분; 및
    상기 제5 연속적 비아 필러 부분 및 상기 제4 연속적 비아 필러 부분을 접속하는 제2 브릿지
    를 더 포함하는,
    멀티-칩 디바이스.
  13. 제11 항에 있어서,
    상기 제1 칩은 상기 제1 칩과 상기 상부에 놓인 칩 사이의 상기 계면에서 제4 패드를 가지는 제4 연속적 비아 필러 부분을 더 포함하고, 상기 제4 패드는 상기 제3 패드와 정렬되고, 상기 제4 연속적 비아 필러 부분은 상기 제3 연속적 비아 필러 부분에 접속되지 않고;
    상기 상부에 놓인 칩은,
    상기 제1 칩과 상기 상부에 놓인 칩 사이의 상기 계면에서 제5 패드를 가지는 제5 연속적 비아 필러 부분 ― 상기 제5 패드는 상기 제2 패드에 접속되고, 상기 제5 연속적 비아 필러 부분은 상호접속부를 통해 상기 상부에 놓인 칩의 능동 회로에 접속됨 ―;
    상기 제5 연속적 비아 필러 부분과 정렬된 제6 연속적 비아 필러 부분 ― 상기 제6 연속적 비아 필러 부분은 상기 제5 연속적 비아 필러 부분에 접속되지 않음 ―;
    상기 제1 칩과 상기 상부에 놓인 칩 사이의 상기 계면에서 제7 패드를 가지는 제7 연속적 비아 필러 부분 ― 상기 제7 패드는 상기 제4 패드에 접속됨 ―;
    상기 제7 연속적 비아 필러 부분과 정렬된 제8 연속적 비아 필러 부분 ― 상기 제8 연속적 비아 필러 부분은 상기 제7 연속적 비아 필러 부분에 접속되지 않음 ―; 및
    상기 제7 연속적 비아 필러 부분 및 상기 제6 연속적 비아 필러 부분을 접속하는 제2 브릿지
    를 포함하고;
    상기 제1 연속적 비아 필러 부분, 상기 제2 연속적 비아 필러 부분, 상기 제5 연속적 비아 필러 부분, 및 상기 제6 연속적 비아 필러 부분은 제1 파단된 비아 필러 열에서 정렬되고; 그리고
    상기 제3 연속적 비아 필러 부분, 상기 제4 연속적 비아 필러 부분, 상기 제7 연속적 비아 필러 부분, 및 상기 제8 연속적 비아 필러 부분은 제2 파단된 비아 필러 열에서 정렬되는,
    멀티-칩 디바이스.
  14. 제11 항에 있어서,
    상기 하부에 놓인 칩은, 상기 제1 패드를 통해 상기 제1 칩과 신호를 통신하고 상기 제3 패드를 통해 상기 상부에 놓인 칩과 신호를 통신하도록 구성되는,
    멀티-칩 디바이스.
  15. 제1 항 또는 제11 항에 있어서,
    상기 칩들의 상기 적층체의 각각의 칩은 동일한 하드웨어 레이아웃을 가지는,
    멀티-칩 디바이스.
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