KR20220135066A - 디지타이저 및 이를 포함하는 화상 표시 장치 - Google Patents

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KR20220135066A
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유성우
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오근태
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동우 화인켐 주식회사
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Abstract

디지타이저는 패드 영역을 포함하는 기재층, 기재층의 상면 상에 배치된 하부 도전층, 기재층의 상면 상에 형성되어 하부 도전층을 덮는 층간 절연층, 층간 절연층 상에 배치되어 하부 도전층과 전기적으로 연결되는 상부 도전층; 층간 절연층 상에 형성되어 상부 도전층을 덮는 패시베이션 층; 기재층의 패드 영역 상에 배치된 제1 패드부, 및 기재층의 패드 영역 상에서 제1 패드부와 접촉하는 제2 패드부를 포함한다. 제1 패드부 및 제2 패드부 중 적어도 하나는 기재층의 상면과 접촉하는 본딩부를 포함한다.

Description

디지타이저 및 이를 포함하는 화상 표시 장치{DIGITIZER AND IMAGE DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다. 보다 상세하게는, 복층 도전 구조를 포함하는 디지타이저 및 이를 포함하는 화상 표시 장치에 관한 것이다.
최근, 화상 표시 장치에 각종 센싱 기능 및 통신 기능이 결합되어, 예를 들면 스마트폰 형태로 구현되고 있다. 예를 들면, 상기 화상 표시 장치의 표시 패널 상에 터치 패널 또는 터치 센서가 부착되어 윈도우 면에 표시되는 메뉴를 선택하여 정보 입력 기능이 함께 구현된 전자 기기들이 개발되고 있다.
또한, 한국등록특허 제10-1750564호에 개시된 바와 같이, 화상 표시 장치의 배면부 측으로 전자기 방식에 의해 아날로그 좌표 정보를 디지털 신호로 변환시키는 디지타이저가 배치되고 있다,
디지타이저는 전자기 유도 현상을 이용하여 도전 라인에 흐르는 전류를 자기장으로 변환하여 입력 펜으로 주파수를 전송할 수 있다. 따라서, 충분한 자기장 생성을 위해 도전 라인의 두께를 증가시키는 것이 바람직하다.
또한, 상기 디지타이저를 구동 집적 회로 칩과 연결시키기 위해 연성 인쇄 회로 기판이 및 디지타이저의 패드들 상에 접합될 수 있다. 이에 따라, 디지타이저를 포함하는 구조체의 두께가 추가적으로 증가될 수 있다. 이 경우, 디지타이저의 폴더블, 벤딩 특성이 저하되며 화상 표시 장치의 플렉시블 특성도 저하될 수 있다.
또한, 연성 인쇄 회로기판 및 디지타이저 사이의 연결 단차에 의해 연성회로 기판의 접합 불량 및 이에 따른 신호 전달 손실이 발생하여 전자기 유도 효율 역시 저하될 수 있다.
한국등록특허공보 제10-1750564호
본 발명의 일 과제는 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 제공하는 것이다.
본 발명의 일 과제는 향상된 향상된 기계적, 전기적 효율성을 갖는 디지타이저를 포함하는 화상 표시 장치를 제공하는 것이다.
1. 패드 영역을 포함하는 기재층; 상기 기재층의 상면 상에 배치된 하부 도전층; 상기 기재층의 상기 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층; 상기 층간 절연층 상에 배치되어 상기 하부 도전층과 전기적으로 연결되는 상부 도전층; 상기 층간 절연층 상에 형성되어 상기 상부 도전층을 덮는 패시베이션 층; 상기 기재층의 상기 패드 영역 상에 배치된 제1 패드부; 및 상기 기재층의 상기 패드 영역 상에서 상기 제1 패드부와 접촉하는 제2 패드부를 포함하고, 상기 제1 패드부 및 상기 제2 패드부 중 어느 하나는 상기 기재층의 상기 상면과 접촉하는 본딩부를 포함하는, 디지타이저.
2. 위 1에 있어서, 상기 제2 패드부는 상기 제1 패드부의 상면, 상기 제1 패드부의 측벽 및 상기 기재층의 상기 상면을 따라 연장하는, 디지타이저.
3. 위 2에 있어서, 상기 패시베이션 층은 상기 제2 패드부를 부분적으로 덮고, 상기 패시베이션 층으로부터 노출된 상기 제2 패드부의 부분이 상기 본딩부로 제공되는, 디지타이저.
4. 위 2에 있어서, 상기 층간 절연층은 상기 제1 패드부를 부분적으로 덮고, 상기 제2 패드부는 상기 층간 절연층으로부터 노출된 상기 제1 패드부의 부분과 접촉하는, 디지타이저.
5. 위 1에 있어서, 상기 패시베이션층은 상기 제2 패드부를 덮고, 상기 제1 패드부를 부분적으로 덮으며, 상기 패시베이션층으로부터 노출된 상기 제1 패드부의 부분이 상기 본딩부로 제공되는, 디지타이저.
6. 위 5에 있어서, 상기 층간 절연층은 상기 제1 패드부를 부분적으로 덮고, 상기 제2 패드부는 상기 층간 절연층의 상면 및 상기 제1 패드부의 상면과 접촉하는, 디지타이저.
7. 위 1에 있어서, 상기 제1 패드부의 두께는 상기 제2 패드부의 두께보다 큰, 디지타이저.
8. 위 1에 있어서, 상기 제1 패드부는 상기 하부 도전층과 동일 층에서 연결된, 디지타이저.
9. 위 1에 있어서, 상기 제2 패드부는 상기 상부 도전층과 동일한 두께를 가지며 및 동일한 물질을 포함하는, 디지타이저.
10. 위 1에 있어서, 상기 본딩부 상에 접합되는 회로 기판을 더 포함하는, 디지타이저.
11. 위 10에 있어서, 상기 본딩부 및 상기 회로 기판 상에 배치되는 이방성 도전 필름을 더 포함하는, 디지타이저.
12. 위 11에 있어서, 상기 이방성 도전 필름의 저면은 상기 층간 절연층 또는 상기 패시베이션 층과 접촉하지 않는, 디지타이저.
13. 위 1에 있어서, 상기 본딩부가 배치된 영역에서는 상기 층간 절연층 또는 상기 패시베이션 층은 배제된, 디지타이저.
14. 위 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
15. 위 14에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.
16. 위 15에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 배열되는 복수의 제1 도전 코일들을 포함하고,
상기 제2 도전 코일은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열되는 복수의 제2 도전 코일들을 포함하는, 디지타이저.
17. 위 항 16에 있어서, 상기 제1 도전 코일들 및 상기 제2 도전 코일들로부터 연장하는 트레이스들을 더 포함하며,
상기 제1 패드부는 상기 트레이스들의 말단들과 각각 연결된, 디지타이저.
18. 표시 패널; 및 상기 표시 패널 아래에 배치된 상술한 실시예들에 따른 디지타이저를 포함하는, 화상 표시 장치.
19. 위 18에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.
본 발명의 실시예들에 따르면, 하부 도전층 및 상부 도전층을 패드 영역으로 연장시켜 회로 기판을 기재층 상에서 바로 상기 패드 영역에서 접합시킬 수 있다. 층간 절연층에 의한 단차를 회피하여 회로 기판을 고 밀착력으로 안정적으로 접합시킬 수 있다.
예시적인 실시예들에 따르면, 상기 패드 영역에서 상부 도전층 및 하부 도전층을 서로 접촉시켜 회로 기판을 통한 신호 및 전류 전달 효율을 증가시킬 수 있다. 따라서, 디지타이저 전체적으로 전류 공급 효율 및 전자기 유도 효율을 향상시킬 수 있다.
또한, 패드 영역에서 층간 절연층의 생략을 통해 회로 기판을 포함하는 본딩 두께를 감소시킬 수 있다. 따라서, 디지타이저 및 이를 포함하는 화상 표시 장치의 유연성, 벤딩 특성도 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다.
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
본 발명의 실시예들은 복층 구조의 도전 패턴들을 포함하며 향상된 전기적 특성 및 벤딩 신뢰성을 갖는 디지타이저를 제공한다. 또한, 디지타이저를 포함하는 화상 표시 장치를 제공한다.
이하 도면을 참고하여, 본 발명의 실시예들을 보다 구체적으로 설명하도록 한다. 다만, 본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술한 발명의 내용과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
이하 도면들에서, 디지타이저(100) 또는 기재층(105)의 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 예를 들면, 상기 제1 방향 및 제2 방향은 서로 수직하게 교차할 수 있다.
상기 제1 방향은 디지타이저(100)의 너비 방향, 행 방향 혹은 X-방향에 대응될 수 있다. 상기 제2 방향은 디지타이저(100)의 길이 방향, 열 방향 혹은 Y-방향에 대응될 수 있다.
도 1은 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 2 및 도 3은 예시적인 실시예들에 따른 디지타이저에 포함되는 도전 코일들을 나타내는 개략적인 평면도들이다. 예를 들면, 도 1은 도 2에 표시된 I-I' 라인을 따라 두께 방향으로 절단한 단면 및 패드 영역(PR)에서의 단면을 함께 포함한다.
도 1을 참조하면, 디지타이저(100)는 기재층(105) 상에 형성된 하부 도전층(110) 및 상부 도전층(130)을 포함할 수 있다. 하부 도전층(110) 및 상부 도전층(130)은 층간 절연층(120)을 사이에 두고 서로 다른 층에 분리될 수 있다.
기재층(105)은 도전 층들(110, 130) 및 층간 절연층(120)의 형성을 위한 지지층 또는 필름 타입 기재를 포괄하는 의미로 사용된다. 예를 들면, 기재층(105)은 플레시블 디스플레이에 적용 가능한 고분자를 포함할 수 있다. 상기 고분자의 예로서, 환형올레핀중합체(COP), 폴리에틸렌테레프탈레이트(PET), 폴리아크릴레이트(PAR), 폴리에테르이미드(PEI), 폴리에틸렌나프탈레이트(PEN), 폴리페닐렌설파이드(PPS), 폴리알릴레이트(polyallylate), 폴리이미드(PI), 셀룰로오스 아세테이트 프로피오네이트(CAP), 폴리에테르술폰(PES), 셀룰로오스 트리아세테이트(TAC), 폴리카보네이트(PC), 환형올레핀공중합체(COC), 폴리메틸메타크릴레이트(PMMA) 등을 들 수 있다.
바람직하게는, 기재층(105)은 안정적인 벤딩 특성 확보를 위해 폴리이미드를 포함할 수 있다.
하부 도전층(110) 및 상부 도전층(130)은 각각 저저항 금속을 포함할 수 있다. 예를 들면, 하부 도전층(110) 및 상부 도전층(130)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 니오븀(Nb), 탄탈륨(Ta), 바나듐(V), 철(Fe), 망간(Mn), 코발트(Co), 니켈(Ni), 아연(Zn), 주석(Sn), 몰리브덴(Mo), 칼슘(Ca) 또는 이들 중 적어도 2 이상을 함유하는 합금을 포함할 수 있다.
바람직하게는, 하부 도전층(110) 및 상부 도전층(130)은 저저항 구현을 위해 구리 혹은 구리 합금을 포함할 수 있다.
층간 절연층(120)은 기재층(105) 상면 상에 형성되어 하부 도전층(110)을 덮을 수 있다. 층간 절연층(120)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 층간 절연층(120)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.
상부 도전층(130)은 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 층간 절연층(120) 상에 패시베이션 층(140)이 형성되어 상부 도전층(130)을 덮을 수 있다. 패시베이션 층(140)은 에폭시계 수지, 아크릴계 수지, 실록산계 수지, 폴리이미드계 수지 등과 같은 유기 절연 물질, 또는 실리콘 산화물, 실리콘 질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 바람직하게는, 패시베이션 층(140)은 플렉시블 특성 향상을 위해 유기 절연 물질을 사용하여 형성될 수 있다.
층간 절연층(120) 및 패시베이션 층(140) 각각은 벤딩 특성 향상을 위해 약 1.5 내지 20㎛ 범위의 두께를 가질 수 있다.
기재층(105)의 일 단부에는 패드 영역(PR)이 배치될 수 있다. 패드 영역(PR) 내에는 패드부(150)가 배치될 수 있다.
패드부(150)는 제1 패드부(152) 및 제2 패드부(154)를 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 패드부(152)는 하부 도전층(110)에 포함될 수 있다. 제2 패드부(154)는 상부 도전층(130)에 포함될 수 있다.
예를 들면, 제1 패드부(152)는 하부 도전층(110)과 동일한 물질을 포함하며, 실질적으로 동일한 두께로 함께 형성될 수 있다. 제2 패드부(154)는 상부 도전층(130)과 동일한 물질을 포함하며, 실질적으로 동일한 두께로 함께 형성될 수 있다.
도 1에 도시된 바와 같이, 제1 패드부(152)는 기재층(105) 상면과 접촉하며, 제2 패드부(154)는 제1 패드부(152)와 접촉할 수 있다. 일부 실시예들에 있어서, 제2 패드부(154)는 패드 영역(PR)에서 제1 패드부(152)의 상면 및 측벽과 접촉하며, 기재층(105)의 상기 상면과 접촉할 수 있다.
예시적인 실시예들에 따르면, 패시베이션 층(140)은 패드부(150)를 부분적으로 덮을 수 있다. 일부 실시예들에 있어서, 패시베이션 층(140)은 제1 패드부(152)를 덮고, 제2 패드부(154)를 부분적으로 덮을 수 있다.
이에 따라, 제2 패드부(154)의 일부가 패시베이션 층(140)으로부터 노출될 수 있다. 예를 들면, 제2 패드부(154)의 기재층(105)의 상면과 접촉하는 부분이 패시베이션 층(140)으로부터 부분적으로 노출될 수 있다.
회로 기판(190)은 이방성 도전 필름(ACF)와 같은 도전성 중개 구조(180)를 통해 패드부(150)와 본딩될 수 있다. 회로 기판(190)은 예를 들면, 연성 인쇄 회로 기판(FPCB)를 포함할 수 있다.
예를 들면, 회로 기판(190)의 일단부는 상술한 바와 같이 패드부(150)와 본딩되며, 회로 기판(190)의 타단부는 디지타이저 구동 집적 회로(IC) 칩과 전기적으로 연결될 수 있다. 이에 따라, 상기 디지타이저 구동 집적 회로 칩으로부터 디지타이저(100)의 도전층들(110, 130)로 전류 인가 및 신호 전달이 수행될 수 있다.
상술한 예시적인 실시예들에 따르면, 회로 기판(190)은 도전성 중개 구조(180)를 통해 제2 패드부(154)의 노출부 위에서 직접 가압 공정을 통해 본딩될 수 있다. 예를 들면, 패드 영역(PR)은 기재층(105)-패드부(150)(예를 들면, 제2 패드부(154))-도전성 중개 구조(180)-회로 기판(190)의 적층 구조를 갖는 본딩부(BP)를 포함할 수 있다.
도 1의 실시예에서, 본딩부(BP)는 제2 패드부(154)의 노출부를 지칭하는 용어로 사용될 수도 있다.
본딩부(BP)에서 층간 절연층(120) 및 패시베이션층(140)은 배제되거나 제거될 수 있다. 따라서, 층간 절연층(120) 및/또는 패시베이션층(140)에 의한 단차 없이 회로 기판(190)이 패드부(150) 상에 가압 본딩될 수 있다.
이에 따라, 본딩 압력이 도전성 중개 구조(180)로 충분히 전달되어 패드부(150) 및 회로 기판(190) 사이의 밀착력이 향상될 수 있다. 또한, 도전성 중개 구조(180)로서 이방성 도전 필름이 사용되는 경우, 도전성 중개 구조(180)내에 분산된 도전 볼들을 통한 통전이 균일하게 구현될 수 있다.
예를 들면, 도전성 중개 구조(180)의 저면(예를 들면, 본딩면)은 층간 절연층(120) 및 패시베이션 층(140)과 접촉하지 않을 수 있다. 따라서, 실질적으로 평탄한 본딩면이 제공될 수 있다.
추가적으로, 패드부(150)는 제1 패드부(152) 및 제2 패드부(154)가 서로 접촉하도록 형성되어 패드부(150)에서의 도전 영역을 증가시킬 수 있다. 이에 따라, 회로 기판(190)과의 접촉 저항 또는 본딩 저항을 감소시켜 디지타이저(100)에 포함된 후술한 도전 코일들에서의 전자기 유도 현상을 증폭시킬 수 있다.
도 2 및 도 3을 참조하면, 예시적인 실시예들에 따른 디지타이저(100)는 제1 도전 코일(50) 및 제2 도전 코일(70)을 포함할 수 있다.
제1 도전 코일(50) 및 제2 도전 코일(70)은 하부 도전층(110) 및 상부 도전층(130)이 콘택들(135, 137)에 의해 조합되어 정의될 수 있다.
하부 도전층(110)은 제1 하부 도전 라인(112)(도 3 참조) 및 제2 하부 도전 라인(114)(도 2 참조)을 포함할 수 있다. 상부 도전층(130)은 제1 상부 도전 라인(132)(도 2 참조) 및 제2 상부 도전 라인(134)(도 3 참조)을 포함할 수 있다.
제1 하부 도전 라인(112)은 및 제2 하부 도전 라인(114)은 제2 방향으로 연장할 수 있다. 제2 하부 도전 라인(114)의 길이는 제1 하부 도전 라인(112)의 길이보다 작을 수 있다. 제1 상부 도전 라인(132) 및 제2 상부 도전 라인(134)은 제1 방향으로 연장할 수 있다. 제2 상부 도전 라인(134)의 길이는 제1 상부 도전 라인(112)의 길이보다 작을 수 있다.
도 2에 도시된 바와 같이, 상부 도전층(130)의 제1 상부 도전 라인(132) 및 하부 도전층(110)의 제2 하부 도전 라인(114)이 서로 결합되어 제1 도전 코일(50)을 형성할 수 있다.
제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 함께 제1 도전 코일(50)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 상부 도전 라인(132) 및 제2 하부 도전 라인(114)은 제1 콘택(135)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 상부 도전 라인들(132) 및 복수의 제2 하부 도전 라인들(114)이 복수의 제1 콘택들(135)을 통해 서로 전기적으로 연결되어 하나의 제1 도전 코일(50) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제1 도전 코일(50) 내에 4개의 제1 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제1 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제1 콘택(135)은 층간 절연층(120)을 관통하여 제1 상부 도전 라인(132)과 실질적으로 일체로 형성될 수 있다.
상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에는 제1 트레이스(60)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제1 트레이스(60)는 제1 입력 라인(62) 및 제1 출력 라인(64)을 포함할 수 있다. 제1 트레이스(60)는 예를 들면, 상기 제2 방향으로 연장할 수 있다.
제1 입력 라인(62)은 상기 제1 도전 루프들 중 어느 하나의 제1 도전 루프에 연결되며, 제1 출력 라인(64)은 상기 제1 도전 루프들 중 다른 하나의 제1 도전 루프에 연결될 수 있다.
예를 들면, 제1 입력 라인(62)은 상기 제1 도전 루프들 중 최내측의 제1 도전 루프에 연결될 수 있다. 제1 출력 라인(64)은 상기 제1 도전 루프들 중 최외곽의 제1 도전 루프에 연결될 수 있다.
제1 입력 라인(62)으로부터 입력된 전류는 상기 제1 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제1 출력 라인(64)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제1 입력 라인(62) 및 제1 출력 라인(64)은 하부 도전층(110)에 포함될 수 있다.
일부 실시예들에 있어서, 하부 도전층(110)은 제1 내부 연결 라인(114a)을 더 포함할 수 있다. 예를 들면, 제1 내부 연결 라인(114a)은 이웃하는 제1 도전 루프들을 서로 연결시킬 수 있다.
도 3에 도시된 바와 같이, 하부 도전층(110)의 제1 하부 도전 라인(112) 및 상부 도전층(130)의 제2 상부 도전 라인(134)이 서로 결합되어 제2 도전 코일(70)을 형성할 수 있다.
제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 함께 제2 도전 코일(70)을 형성하여 전자기 유도를 통한 입력 펜에 대한 센싱 라인으로 함께 제공될 수 있다.
예를 들면, 제1 하부 도전 라인(112) 및 제2 상부 도전 라인(134)은 제2 콘택(137)을 통해 서로 전기적으로 연결될 수 있다. 복수의 제1 하부 도전 라인들(112) 및 복수의 제2 상부 도전 라인들(134)이 복수의 제2 콘택들(137)을 통해 서로 전기적으로 연결되어 하나의 제2 도전 코일(70) 내에 복수의 도전 루프가 포함될 수 있다. 예를 들면, 하나의 제2 도전 코일(70) 내에 4개의 제2 도전 루프들이 포함될 수 있다.
일부 실시예들에 있어서, 상기 제2 도전 루프들은 평면 방향에서 서로 다른 사이즈 혹은 면적을 가질 수 있다. 제2 콘택(137)은 층간 절연층(120)을 관통하여 제2 상부 도전 라인(134)과 실질적으로 일체로 형성될 수 있다.
상기 제2 도전 루프들 중 어느 하나의 제2 도전 루프에는 제2 트레이스(80)가 연결될 수 있다. 예시적인 실시예들에 따르면, 제2 트레이스(80)는 제2 입력 라인(82) 및 제2 출력 라인(84)을 포함할 수 있다. 예를 들면, 제2 트레이스(80)는 상기 제2 방향으로 연장할 수 있다.
예를 들면, 제2 입력 라인(82)은 상기 제2 도전 루프들 중 최내측의 제2 도전 루프에 연결될 수 있다. 제2 출력 라인(84)은 상기 제2 도전 루프들 중 최외곽의 제2 도전 루프에 연결될 수 있다.
제2 입력 라인(82)으로부터 입력된 전류는 상기 제2 도전 루프들을 통해 하부 도전층(110) 및 상부 도전층(130)을 교대로 순환하며, 제2 출력 라인(84)을 통해 배출될 수 있다.
일부 실시예들에 있어서, 제2 입력 라인(82) 및 제2 출력 라인(84)은 하부 도전층(110)에 포함될 수 있다.
일부 실시예들에 있어서, 상부 도전층(130)은 외부 연결 라인(134a)을 더 포함할 수 있다. 예를 들면, 외부 연결 라인(134a)에 의해 제2 입력 라인(82) 및 제2 출력 라인(84)이 제2 도전 루프와 제2 콘택(137)을 통해 연결될 수 있다.
일 실시예에 있어서, 외부 연결 라인(134a)은 2개의 서로 다른 제2 도전 코일에 연결될 수도 있다. 예를 들면, 어느 하나의 제2 도전 코일(70)에 연결된 제2 출력 라인(84)은 외부 연결 라인(134a)을 통해 다른 제2 도전 코일(70)의 제2 입력 라인(82)에 연결될 수도 있다.
일부 실시예들에 있어서, 상부 도전층(130)은 제2 내부 연결 라인(134b)을 더 포함할 수도 있다. 예를 들면, 제2 내부 연결 라인(134b)에 의해 제2 도전 코일(70) 내에서 이웃하는 제2 도전 루프들이 서로 연결될 수 있다.
도 2 및 도 3에서는 하나의 도전 코일 내에 4개의 도전 루프가 포함되는 것으로 도시되었으나, 도전 코일 내의 도전 루프의 개수는 화상 표시 장치의 사이즈 및 해상도 등을 고려하여 조절될 수 있다.
도 2 및 도 3을 참조로 설명한 바와 같이, 제1 도전 코일(50) 및 제2 도전 코일(70)은 각각 복수의 서로 다른 사이즈의 도전 루프들을 포함할 수 있다.
이에 따라, 디지타이저(100)를 통해 생성되는 자기장 세기를 충분히 증가시켜 예를 들면, 화상 표시 장치의 윈도우 면에 접촉하는 입력 펜으로의 에너지 전달을 효율적으로 증진시킬 수 있다.
또한, 하부 도전층(110) 및 상부 도전층(130)을 콘택(135, 137)을 통해 연결하여 도전 루프를 형성하므로, 제한된 공간 내에서의 도전 코일의 루프 개수를 효율적으로 증가시키며 전자기 유도 효율성을 향상시킬 수 있다.
예시적인 실시예들에 따르면, 하부 도전층(110) 및 상부 도전층(130)은 모두 기재층(105)의 상면 상에 배치될 수 있다. 따라서, 기재층(105)을 통한 벤딩 혹은 폴딩 시 하부 도전층(110) 및 상부 도전층(130)에 대한 스트레스 방향이 동일하게 조절될 수 있다.
예를 들면, 기재층(105)의 저면에 인장 스트레스가 인가되는 경우, 하부 도전층(110) 및 상부 도전층(130)에는 압축 스트레스가 인가될 수 있다. 이에 따라, 스트레스가 상쇄되는 중립면(Neutral Plane)이 도전층들(110, 130)에 인접하도록 용이하게 생성될 수 있다. 따라서, 도전층들(110, 130)에 대한 인가되는 스트레스가 완화되어 벤딩에 의한 전극 크랙을 감소 또는 방지할 수 있다.
예시적인 실시예들에 따르면, 하부 도전층(110)의 두께는 상부 도전층(130)의 두께보다 클 수 있다. 예를 들면, 제1 하부 도전 라인(112)의 두께는 제1 상부 도전 라인(132)의 두께보다 클 수 있다.
도 4를 참조로 후술하는 바와 같이, 제1 상부 도전 라인(132)은 제1 방향(예를 들면, 행 방향 또는 너비 방향)으로 연장하며 폴딩 축과 교차할 수 있다. 예를 들면, 제1 상부 도전 라인(132)은 상기 폴딩 축과 수직할 수 있다. 제1 하부 도전 라인(112)은 제2 방향(열 방향 또는 길이 방향)으로 연장하며 실질적으로 상기 폴딩 축과 평행할 수 있다.
예시적인 실시예들에 따르면, 상기 폴딩 축과 교차함에 따라 벤딩/폴딩 스트레스가 쉽게 전달되는 제1 상부 도전 라인(132)의 두께를 감소시켜 도전 라인 내부에서의 크랙 방지를 감소 또는 억제할 수 있다. 상기 폴딩 축과 평행하여 벤딩/폴딩 스트레스로부터 상대적으로 자유로운 제1 하부 도전 라인(112)은 큰 두께로 형성함에 따라, 도전 코일을 통한 전류 통로를 확장시켜 충분한 전자기 유도 효과를 구현할 수 있다.
일 실시예에 있어서, 제2 하부 도전 라인(114) 역시 제2 상부 도전 라인(134) 보다 큰 두께를 가질 수 있다.
일부 실시예들에 있어서, 하부 도전층(110)(제1 하부 도전 라인 또는 제2 하부 도전 라인)의 두께는 약 5 내지 20㎛일 수 있으며, 바람직하게는 10㎛ 이상, 예를 들면 10 내지 20㎛일 수 있다. 상부 도전층(130)(제1 상부 도전 라인 또는 제2 상부 도전 라인)의 두께는 6㎛ 이하일 수 있으며, 바람직하게는 약 1 내지 6㎛일 수 있다.
도 4는 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 평면도이다. 설명의 편의를 위해, 도 4에서는 도전 코일의 상세 구조/구성, 및 트레이스들(60, 80)의 도시는 생략되었다.
도 4를 참조하면, 기재층(105)의 상면 상에 복수의 제1 도전 코일들(50) 및 제2 도전 코일들(70)이 배열될 수 있다.
제1 도전 코일(50)은 상기 제1 방향 혹은 행 방향으로 연장할 수 있다. 복수의 제1 도전 코일들(50)은 상기 제2 방향 또는 열 방향을 따라 배열될 수 있다.
예를 들면, n개의 제1 도전 코일들(50-1 내지 50-n)이 순차적으로 상기 제2 방향을 따라 배열될 수 있다(n은 자연수). 일 실시예에 있어서, 제1 도전 코일들(50)은 서로 부분적으로 중첩되며 상기 제2 방향을 따라 배열될 수 있다.
제2 도전 코일(70)은 상기 제2 방향 혹은 열 방향으로 연장할 수 있다. 복수의 제2 도전 코일들(70)은 상기 제1 방향 또는 행 방향을 따라 배열될 수 있다.
예를 들면, m개의 제2 도전 코일들(70-1 내지 70-m)(m은 자연수)이 순차적으로 상기 제1 방향을 따라 배열될 수 있다. 일 실시예에 있어서, 제2 도전 코일들(70)은 서로 부분적으로 중첩되며 상기 제1 방향을 따라 배열될 수 있다.
기재층(105)은 메인 영역(main region)(102)을 포함하며, 도전 코일들(50, 70)은 기재층(105)의 메인 영역(102) 상에 배열될 수 있다. 메인 영역(102)은 입력 펜에 대한 센싱이 실질적으로 수행되는 활성 영역을 포함할 수 있다.
상술한 바와 같이, 기재층(105)의 일 단부에 패드 영역(PR)이 배치될 수 있다. 일부 실시예들에 있어서, 도 4에 도시된 바와 같이, 패드 영역(PR)은 메인 영역(102)의 일 단부로부터 돌출될 수 있다.
도 1을 참조로 설명한 바와 같이, 패드 영역(PR) 상에는 패드부들(150)이 배열될 수 있다. 패드부(150)는 도 2 및 도 3을 참조로 설명한 트레이스들(60, 80)과 연결될 수 있다. 예를 들면, 복수의 패드부들(150)이 각각 트레이스들(60, 80)과 연결될 수 있다. 이에 따라, 패드 영역(PR) 상에는 복수의 패드부들(150)의 어레이(array)가 형성될 수 있다.
도 1에 도시된 바와 같이, 패드부(150) 또는 본딩부(BP)는 하부 도전층(110)과 동일 층 또는 동일 레벨에 배치될 수 있다. 따라서, 추가적인 두께 증가 없이 외부 회로와의 전기적 연결을 구현할 수 있다.
일부 실시예들에 있어서, 기재층(105)의 중앙부에는 폴딩부(FP)가 포함될 수 있다. 폴딩부(FP) 내에는 상기 제2 방향으로 연장하는 폴딩 축(90)이 위치할 수 있다. 예시적인 실시예들에 따른 디지타이저(100)는 폴딩 축(90) 주변으로 굴곡되거나 접힐 수 있다.
상술한 바와 같이, 폴딩 축(90)과 교차하는 제1 상부 도전 라인(132) 또는 제2 상부 도전 라인(134)의 두께는 상대적으로 작을 수 있다. 따라서, 벤딩 스트레스가 직접적으로 인가되는 상부 도전층(130)의 크랙을 방지하며 유연성을 증가시킬 수 있다.
폴딩 축(90)과 평행하며 벤딩 스트레스가 상대적으로 작은 제1 하부 도전 라인(112) 및 제2 하부 도전 라인(114)의 두께는 증가시켜, 저항을 감소시키고 도전 코일을 통한 자기장 생성 효율을 향상시킬 수 있다.
도 5는 일부 예시적인 실시예들에 따른 디지타이저를 나타내는 개략적인 단면도이다. 도 1을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및 구조에 대한 상세한 설명은 생략된다.
도 5를 참조하면, 패드 영역(PR)에서 제1 패드부(152)의 상면 일부가 층간 절연층(120)에 의해 덮힐 수 있으며, 제1 패드부(152)의 나머지 부분은 층간 절연층(120)으로부터 노출될 수 있다.
제2 패드부(154)는 층간 절연층(120) 상에 형성될 수 있다. 일부 실시예들에 있어서, 제2 패드부(154)는 패드 영역(PR)에서 층간 절연층(120)의 상면 및 측벽을 따라 형성되며, 제1 패드부(152)와 접촉할 수 있다. 패시베이션 층(140)은 제2 패드부(154)를 덮으며 제1 패드부(152)를 부분적으로 덮을 수 있다.
일부 실시예들에 있어서, 제1 패드부(150) 중 패시베이션 층(140)으로부터 노출된 부분이 본딩부(BP)로 제공될 수 있다. 이에 따라, 본딩부(BP)는 기재층(105)-제1 패드부(152)-도전성 중개 구조(180)-회로 기판(190)의 적층 구조를 가질 수 있다.
도 5의 실시예에서, 본딩부(BP)는 제1 패드부(152)의 노출부를 지칭하는 용어로 사용될 수도 있다.
도 6은 비교예에 따른 디지타이저를 나타내는 개략적인 단면도이다. 설명의 편의를 위해 도 6은 비교예의 디지타이저에 포함된 패드 영역 만을 도시하고 있다.
도 6을 참조하면, 비교예의 디지타이저에 있어서, 제1 패드부(152) 상에 층간 절연층(120)이 형성되고, 층간 절연층(120)을 관통하는 비아 홀(via hole)이 형성될 수 있다. 제2 패드부(154)는 층간 절연층(120) 상에 형성되며 상기 비아 홀을 통해 제1 패드부(152)와 접촉할 수 있다. 패시베이션 층(140)은 제2 패드부(154)를 부분적으로 덮으며, 제2 패드부(154)의 일부를 노출시킬 수 있다.
노출된 제2 패드부(154) 부분은 본딩부로 제공될 수 있다. 도전성 중개 구조(180)는 상기 비아 홀 내에 삽입되며, 회로 기판(190)은 이에 따라 상기 비아 홀을 통해 도전성 중개 구조(180)위로 압착되어 제2 패드부(154)와 본딩될 수 있다.
상술한 비교예에 따르면, 패드 영역에서 층간 절연층(120) 및 패시베이션 층(140)에 의한 단차 및 비아 홀 구조가 잔류하는 상태에서 본딩 공정이 수행된다. 이에 따라, 도전성 중개 구조(180)에 포함된 도전 볼들의 분포가 균일하게 구현되지 않는다. 또한, 상기 단차에 의해 회로 기판(190)의 충분한 밀착력이 확보되지 않을 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 패드 영역(PR)에서 제1 패드부(152) 및 제2 패드부(154)의 적층 구조는 유지하며, 본딩부(BP)에서는 층간 절연층(120) 및 패시베이션 층(140)은 배제될 수 있다. 이에 따라, 패드 영역(PA)에서의 회로 접속 저항을 감소시키면서 회로 기판(190)의 본딩 신뢰성을 향상시킬 수 있다.
또한, 예시적인 실시예들에 따르면 본딩부(BP)에서는 제1 패드부(152) 및 제2 패드부(154) 중 어느 하나만이 잔류할 수 있다. 따라서, 실질적인 본딩 접합 영역인 본딩부(BP)에서의 두께를 감소시키며 본딩 공정에서의 가압 효율성을 증진할 수 있다.
도 7은 예시적인 실시예들에 따른 화상 표시 장치를 나타내는 개략적인 단면도이다.
도 7을 참조하면, 화상 표시 장치는 표시 패널(360), 터치 센서(200) 및 상술한 예시적인 실시예들에 따른 디지타이저(100)를 포함할 수 있다.
디지타이저(100)는 표시 패널(360) 아래에 배치될 수 있다. 예를 들면, 디지타이저(100)는 표시 패널(360) 및 리어 커버(rear cover)(380) 사이에 배치될 수 있다.
디지타이저(100)는 전자기 유도 현상을 이용한 자기장 생성 효율을 위해 상대적으로 두꺼운 도전 라인들을 포함하며, 복수의 도전 코일들을 포함할 수 있다. 따라서, 디지타이저(100)는 화상 표시 장치의 사용자에게 시인되지 않도록 표시 패널(360) 아래에 배치될 수 있다.
일부 실시예들에 있어서, 디지타이저(100) 및 리어 커버(380) 사이에는 메인 보드(370)가 배치될 수 있다. 메인 보드(370) 상에는 디지타이저 구동 IC 칩(375)이 실장될 수 있다.
상술한 바와 같이, 디지타이저(100)의 패드 영역(PR) 또는 본딩부(BP)를 통해 연결된 회로 기판(190)을 메인 보드(370)에 연결시켜 디지타이저 구동 IC 칩(375)으로부터 디지타이저(100)로의 전류 공급 및 신호 제어가 수행될 수 있다.
일부 실시예들에 있어서, 메인 보드(370) 상에는 터치 센서 IC 칩(374)이 실장될 수 있다. 예를 들면, 후술하는 터치 센서(200)는 연성 인쇄 회로 기판을 통해 메인 보드(370)와 연결되어 터치 센서 IC 칩(374)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 메인 보드(370) 상에는 AP(Application Processor) 칩(372)이 실장되어 표시 패널(360)의 동작 제어가 수행될 수 있다.
표시 패널(360)은 패널 기판(300) 상에 배치된 화소 전극(310), 화소 정의막(320), 표시층(330), 대향 전극(340) 및 인캡슐레이션 층(350)을 포함할 수 있다.
패널 기판(300) 상에는 박막 트랜지스터(TFT)를 포함하는 화소 회로가 형성되며, 상기 화소 회로를 덮는 절연막이 형성될 수 있다. 화소 전극(310)은 상기 절연막 상에서 예를 들면 TFT의 드레인 전극과 전기적으로 연결될 수 있다.
화소 정의막(320)은 상기 절연막 상에 형성되어 화소 전극(310)을 노출시켜 화소 영역을 정의할 수 있다. 화소 전극(310) 상에는 표시층(330)이 형성되며, 표시층(330)은 예를 들면, 액정층 또는 유기 발광층을 포함할 수 있다.
화소 정의막(320) 및 표시층(330) 상에는 대향 전극(340)이 배치될 수 있다. 대향 전극(340)은 예를 들면, 화상 표시 장치의 공통 전극 또는 캐소드로 제공될 수 있다. 대향 전극(340) 상에 표시 패널(360) 보호를 위한 인캡슐레이션 층(350)이 적층될 수 있다.
터치 센서(200)는 표시 패널(360) 상에 적층되어 윈도우 기판(230)을 향해 배치될 수 있다. 터치 센서(200)는 윈도우 기판(230) 표면을 통해 입력된 사용자의 터치에 의해 정전 용량을 생성시킬 수 있다. 이에 따라, 터치 센서(200)는 사용자에게 시인되지 않도록 디지타이저(100)에 포함된 도전층보다 작은 두께의 센싱 전극 또는 센싱 채널들을 포함할 수 있다. 예를 들면, 상기 센싱 전극 또는 센싱 채널의 두께는 1 ㎛ 미만, 또는 0.5㎛ 이하일 수 있다.
상기 센싱 전극 또는 상기 센싱 채널들은 각각 하나의 단일 층 내에 독립적으로 배치되어 인접하는 센싱 전극 또는 센싱 채널과 상호 작용하여 정전 용량을 생성시킬 수 있다.
터치 센서(200)는 점접착층(260)을 통해 표시 패널(360)과 결합될 수 있다.
윈도우 기판(230)은 예를 들면 하드 코팅 필름, 박형 글래스를 포함하며, 일 실시예에 있어서, 윈도우 기판(230)의 일면의 주변부 상에 차광 패턴(235)이 형성될 수 있다. 차광 패턴(235)은 예를 들면 컬러 인쇄 패턴을 포함할 수 있다. 차광 패턴(235)에 의해 화상 표시 장치의 베젤부 혹은 비표시 영역이 정의될 수 있다.
윈도우 기판(230) 및 터치 센서(200) 사이에는 편광층(210) 배치될 수 있다. 편광층(210)은 코팅형 편광자 또는 편광판을 포함할 수 있다
편광층(210)은 윈도우 기판(230)의 상기 일면과 직접 접합되거나, 제1 점접착층(220)을 통해 부착될 수도 있다. 터치 센서(200)는 제2 점접착층(225)를 통해 편광층(210)과 결합될 수 있다.
도 7에 도시된 바와 같이, 사용자의 시인측으로부터 윈도우 기판(230), 편광층(210) 및 터치 센서(200) 순으로 배치될 수 있다. 이 경우, 터치 센서(200)의 센싱 전극들이 편광층(210) 아래에 배치되므로 센싱 전극의 시인 현상을 보다 효과적으로 방지할 수 있다.
일 실시예에 있어서, 터치 센서(200)는 윈도우 기판(230) 또는 편광층(210) 상에 직접 전사될 수도 있다. 일 실시예에 있어서, 사용자의 시인측으로부터 윈도우 기판(230), 터치 센서(200) 및 편광층(210) 순으로 배치될 수도 있다.
50: 제1 도전 코일 60: 제1 트레이스
70: 제2 도전 코일 80: 제2 트레이스
100: 디지타이저 105: 기재층
110: 하부 도전층 112: 제1 하부 도전 라인
114: 제2 하부 도전 라인 120: 층간 절연층
130: 상부 도전층 132: 제1 상부 도전 라인
134: 제2 상부 도전 라인 135: 제1 콘택
137: 제2 콘택 140: 패시베이션 층
150: 패드부 152: 제1 패드부
154: 제2 패드부

Claims (19)

  1. 패드 영역을 포함하는 기재층;
    상기 기재층의 상면 상에 배치된 하부 도전층;
    상기 기재층의 상기 상면 상에 형성되어 상기 하부 도전층을 덮는 층간 절연층;
    상기 층간 절연층 상에 배치되어 상기 하부 도전층과 전기적으로 연결되는 상부 도전층;
    상기 층간 절연층 상에 형성되어 상기 상부 도전층을 덮는 패시베이션 층;
    상기 기재층의 상기 패드 영역 상에 배치된 제1 패드부; 및
    상기 기재층의 상기 패드 영역 상에서 상기 제1 패드부와 접촉하는 제2 패드부를 포함하고,
    상기 제1 패드부 및 상기 제2 패드부 중 어느 하나는 상기 기재층의 상기 상면과 접촉하는 본딩부를 포함하는, 디지타이저.
  2. 청구항 1에 있어서, 상기 제2 패드부는 상기 제1 패드부의 상면, 상기 제1 패드부의 측벽 및 상기 기재층의 상기 상면을 따라 연장하는, 디지타이저.
  3. 청구항 2에 있어서, 상기 패시베이션 층은 상기 제2 패드부를 부분적으로 덮고, 상기 패시베이션 층으로부터 노출된 상기 제2 패드부의 부분이 상기 본딩부로 제공되는, 디지타이저.
  4. 청구항 2에 있어서, 상기 층간 절연층은 상기 제1 패드부를 부분적으로 덮고, 상기 제2 패드부는 상기 층간 절연층으로부터 노출된 상기 제1 패드부의 부분과 접촉하는, 디지타이저.
  5. 청구항 1에 있어서, 상기 패시베이션층은 상기 제2 패드부를 덮고, 상기 제1 패드부를 부분적으로 덮으며,
    상기 패시베이션층으로부터 노출된 상기 제1 패드부의 부분이 상기 본딩부로 제공되는, 디지타이저.
  6. 청구항 5에 있어서, 상기 층간 절연층은 상기 제1 패드부를 부분적으로 덮고, 상기 제2 패드부는 상기 층간 절연층의 상면 및 상기 제1 패드부의 상면과 접촉하는, 디지타이저.
  7. 청구항 1에 있어서, 상기 제1 패드부의 두께는 상기 제2 패드부의 두께보다 큰, 디지타이저.
  8. 청구항 1에 있어서, 상기 제1 패드부는 상기 하부 도전층과 동일 층에서 전기적으로 연결된, 디지타이저.
  9. 청구항 1에 있어서, 상기 제2 패드부는 상기 상부 도전층과 동일한 두께를 가지며 및 동일한 물질을 포함하는, 디지타이저.
  10. 청구항 1에 있어서, 상기 본딩부 상에 접합되는 회로 기판을 더 포함하는, 디지타이저.
  11. 청구항 10에 있어서, 상기 본딩부 및 상기 회로 기판 상에 배치되는 이방성 도전 필름을 더 포함하는, 디지타이저.
  12. 청구항 11에 있어서, 상기 이방성 도전 필름의 저면은 상기 층간 절연층 또는 상기 패시베이션 층과 접촉하지 않는, 디지타이저.
  13. 청구항 1에 있어서, 상기 본딩부가 배치된 영역에서는 상기 층간 절연층 또는 상기 패시베이션 층은 배제된, 디지타이저.
  14. 청구항 1에 있어서, 상기 하부 도전층은 상기 기재층의 상기 상면에 평행한 제2 방향으로 연장하는 복수의 제1 하부 도전 라인들 및 복수의 제2 하부 도전 라인들을 포함하고,
    상기 상부 도전층은 상기 기재층의 상기 상면에 평행하며 상기 제2 방향과 수직한 제1 방향으로 연장하는 복수의 제1 상부 도전 라인들 및 복수의 제2 상부 도전 라인들을 포함하는, 디지타이저.
  15. 청구항 14에 있어서, 상기 제1 상부 도전 라인들 및 상기 제2 하부 도전 라인들을 전기적으로 연결시키며 제1 도전 코일을 형성하는 제1 콘택들; 및
    상기 제1 하부 도전 라인들 및 상기 제2 상부 도전 라인들을 전기적으로 연결시키며 제2 도전 코일을 형성하는 제2 콘택들을 더 포함하는, 디지타이저.
  16. 청구항 15에 있어서, 상기 제1 도전 코일은 상기 제1 방향으로 연장하며 상기 제2 방향을 따라 배열되는 복수의 제1 도전 코일들을 포함하고,
    상기 제2 도전 코일은 상기 제2 방향으로 연장하며 상기 제1 방향을 따라 배열되는 복수의 제2 도전 코일들을 포함하는, 디지타이저.
  17. 청구항 16에 있어서, 상기 제1 도전 코일들 및 상기 제2 도전 코일들로부터 연장하는 트레이스들을 더 포함하며,
    상기 제1 패드부는 상기 트레이스들의 말단들과 각각 연결된, 디지타이저.
  18. 표시 패널; 및
    상기 표시 패널 아래에 배치된 청구항 1에 따른 디지타이저를 포함하는, 화상 표시 장치.
  19. 청구항 18에 있어서, 상기 표시 패널 위에 배치된 터치 센서를 더 포함하는, 화상 표시 장치.
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