KR20220128967A - 발광 다이오드 - Google Patents

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KR20220128967A
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Abstract

본 발명의 실시예들에 따르면, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 제2 도전형 반도체층 및 상기 제2 도전형 반도체층과 상기 제1 도전형 반도체층 사이에 개재된 활성층을 포함하는 메사; 상기 제1 도전형 반도체층의 가장자리에서 상기 제1 도전형 반도체층에 콘택하는 외부 접촉부 및 상기 외부 접촉부를 연결하여 둘러싸인 영역 내 배치되어 상기 제1 도전형 반도체층에 콘택하는 내부 접촉부를 포함하는 제1 콘택층; 상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 콘택하는 제2 콘택층; 및 상기 제1 도전형 반도체층 및 상기 메사를 덮어, 상기 제1 콘택층을 상기 메사 및 제2 콘택층으로부터 절연시키는 제1 절연층을 포함하되, 상기 외부 접촉부와 상기 제1 절연층은 교대로 상기 제1 도전형 반도체층에 접촉하는 발광 다이오드가 제공된다.

Description

발광 다이오드{LIGHT EMITTING DIODE}
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 칩 스케일 패키지 형태의 발광 다이오드에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
최근, 발광 다이오드는 패키징 공정을 칩 레벨에서 수행하는 칩 스케일 패키지 형태의 발광 다이오드에 관한 연구가 진행중이다. 이러한 발광 다이오드는 그 크기가 일반 패키지에 비해 작고 패키징 공저을 별도로 하지 않기 때문에 공정을 더욱 단순화할 수 있어 시간 및 비용을 절약할 수 있다.
칩 스케일 패키지 형태의 발광 다이오드는 대체로 플립칩 형상의 전극 구조를 가지며, 따라서 방열 특성이 우수하다.
그러나 아직도 이러한 발광 다이오드에 대한 연구가 진행중이며, 특히, 광 추출 효율을 증가시키고, 광이 방출되는 영역을 고르게 분산시키기 위한 노력이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 광 추출 효율을 개선한 칩 스케일 패키지 유형의 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 광이 방출되는 영역을 고르게 분산시킨 발광 다이오드를 제공하는 것이다.
본 발명의 실시예들에 따르면, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 제2 도전형 반도체층 및 상기 제2 도전형 반도체층과 상기 제1 도전형 반도체층 사이에 개재된 활성층을 포함하는 메사; 상기 메사 둘레를 따라 상기 제1 도전형 반도체층의 가장자리 근처에서 상기 제1 도전형 반도체층에 콘택하는 외부 접촉부 및 상기 외부 접촉부로 둘러싸인 영역 내에서 상기 제1 도전형 반도체층에 콘택하는 내부 접촉부를 포함하는 제1 콘택층; 상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 콘택하는 제2 콘택층; 상기 제1 도전형 반도체층 및 상기 메사를 덮어, 상기 제1 콘택층을 상기 메사 및 제2 콘택층으로부터 절연시키는 제1 절연층을 포함하되, 상기 제1 절연층은 상기 외부 접촉부 및 상기 내부 접촉부가 상기 제1 도전형 반도체층에 접촉하도록 상기 제1 도전형 반도체층을 노출시키고, 상기 외부 접촉부와 상기 제1 절연층은 상기 메사의 측면을 따라 교대로 상기 제1 도전형 반도체층에 접촉하는 발광 다이오드가 제공된다.
본 발명의 실시예들에 따르면, 제1 콘택층이 제1 도전형 반도체층에 접촉하는 영역을 줄이고 제1 절연층이 제1 도전형 반도체층에 접촉하는 영역을 증가시킴으로써, 제1 콘택층에 의한 광손실을 줄일 수 있으며, 나아가 반사 성능이 우수한 분포 브래그 반사기를 포함하는 제1 절연층을 이용함으써 더 많은 광을 반사시킬 수 있어 발광 다이오드의 광 추출 효율을 개선할 수 있다.
본 발명의 다른 특징 및 기술적 장점에 대해서는 이하에 설명되는 상세한 설명에서 논의되거나 또는 상세한 설명의 기재로부터 쉽게 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드의 개략적인 평면도를 나타낸다.
도 2는 도 1의 I로 표시된 부분의 확대도이다.
도 3은 도 2의 절취선 A-A를 따라 취해진 단면도 및 절취선 B-B를 따라 취해진 단면도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들 및 각 평면도의 절취선 C-C를 따라 취해진 단면도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12는 도 1 및 도 11의 발광 다이오드의 발광 패턴을 보여주는 사진이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 제2 도전형 반도체층 및 상기 제2 도전형 반도체층과 상기 제1 도전형 반도체층 사이에 개재된 활성층을 포함하는 메사; 상기 메사 둘레를 따라 상기 제1 도전형 반도체층의 가장자리 근처에서 상기 제1 도전형 반도체층에 콘택하는 외부 접촉부 및 상기 외부 접촉부로 둘러싸인 영역 내에서 상기 제1 도전형 반도체층에 콘택하는 내부 접촉부를 포함하는 제1 콘택층; 상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 콘택하는 제2 콘택층; 상기 제1 도전형 반도체층 및 상기 메사를 덮어, 상기 제1 콘택층을 상기 메사 및 제2 콘택층으로부터 절연시키는 제1 절연층을 포함하되, 상기 제1 절연층은 상기 외부 접촉부 및 상기 내부 접촉부가 상기 제1 도전형 반도체층에 접촉하도록 상기 제1 도전형 반도체층을 노출시키고, 상기 외부 접촉부와 상기 제1 절연층은 상기 메사의 측면을 따라 교대로 상기 제1 도전형 반도체층에 접촉한다.
상기 제1 콘택층이 내부 접촉부와 외부 접촉부를 포함하기 때문에 전류 분산 성능이 우수하다. 또한, 상기 외부 접촉부가 연속적으로 제1 도전형 반도체층에 접촉하지 않고 제1 절연층의 돌출부와 교대로 접촉하기 때문에, 외부 접촉부의 접촉 면적이 감소하여 광 손실을 감소시킬 수 있다.
더욱이, 상기 제1 절연층은 분포 브래그 반사기를 포함할 수 있다. 따라서, 상기 제1 절연층을 이용하여 높은 반사율로 광을 반사시킬 수 있어 광 추출 효율이 개선된다.
상기 제1 절연층은 상기 메사 주위에 돌출부와 리세스부를 포함할 수 있다. 상기 제1 콘택층은 상기 제1 절연층의 리세스부에서 상기 제1 도전형 반도체층에 접촉할 수 있다.
이와 달리, 상기 제1 콘택층이 상기 메사 주위에 돌출부와 리세스부를 포함하고, 상기 제1 콘택층의 돌출부가 상기 제1 도전형 반도체층에 접촉하며, 상기 리세스부는 상기 제1 절연층 상에 위치할 수 있다.
몇몇 실시예들에 있어서, 상기 메사는 핑거들과 상기 핑거들 사이에 위치하는 만입부를 가지고, 상기 내부 접촉부는 상기 만입부에 배치될 수 있다.
다른 실시예들에 있어서, 상기 메사는 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 홈을 가지되, 상기 홈은 상기 제2 도전형 반도체층 및 활성층으로 둘러싸이고, 상기 내부 접촉부는 상기 홈에 노출된 제1 도전형 반도체층에 접촉할 수 있다.
상기 홈은 두개의 직선 라인과 이들을 연결하는 연결 라인을 포함하는 H 형상을 가지며, 상기 메사의 중앙 영역에 배치될 수 있다.
나아가, 상기 내부 접촉부는 상기 H 형상의 홈에서 상기 두 개의 직선 라인에 형성되고, 상기 연결 라인 상에서 상기 제1 콘택층은 상기 제1 절연층에 의해 제1 도전형 반도체층으로부터 이격될 수 있다. 또한, 상기 홈의 끝 단부들 중 적어도 하나는 직선 라인의 다른 부분들에 비해 더 넓은 폭을 가질 수 있다.
한편, 상기 내부 접촉부와 외부 접촉부 사이의 최단 거리는 상기 내부 접촉부의 어느 지점에서나 동일할 수 있다. 내부 접촉부를 메사의 중앙에 배치시킴으로써 광이 메사의 전체 영역에서 고르게 방출되게 할 수 있다.
또한, 상기 두 개의 직선 라인에 형성된 내부 접촉부들 사이의 거리는 상기 내부 접촉부와 상기 외부 접촉부 사이의 최단거리와 동일할 수 있다.
상기 발광 다이오드는, 상기 제1 콘택층에 중첩하는 제1 개구부 및 상기 제2 콘택층에 중첩하는 제2 개구부를 가지는 상부 절연층; 상기 제1 개구부를 통해 상기 제1 콘택층에 전기적으로 접속하는 제1 전극 패드; 및 상기 제2 개구부를 통해 상기 제2 콘택층에 전기적으로 접속하는 제2 전극 패드를 더 포함할 수 있다.
또한, 상기 발광 다이오드는, 상기 제2 콘택층에 접속하는 중간 접속부를 더 포함하되, 상기 제1 콘택층은 상기 제2 콘택층에 중첩하는 개구부를 가지고, 상기 중간 접속부는 상기 제1 콘택층의 개구부 내부에 위치하며, 상기 상부 절연층의 제2 개구부는 상기 중간 접속부를 노출시키고, 상기 제2 전극 패드는 상기 중간 접속부에 접속될 수 있다. 상기 중간 접속부를 배치함에 따라, 제1 전극 패드와 제2 전극 패드를 동일 레벨에 형성할 수 있어 발광 다이오드의 제조 공정을 더욱 안정화시킬 수 있다. 상기 중간 접속부는 상기 제1 콘택층과 동일 재료로 동일 공정에서 형성될 수 있다.
나아가, 상기 제1 절연층은 상기 제2 콘택층을 노출시키는 개구부를 가지고, 상기 중간 접속부는 상기 제1 절연층의 개구부를 통해 제2 콘택층에 접속할 수 있다.
몇몇 실시예들에 있어서, 상기 제1 절연층은 상기 제2 콘택층을 노출시키는 복수의 개구부를 가질 수 있다. 또한, 상기 상부 절연층의 제2 개구부는 상기 제2 콘택층을 노출시키는 개구부를 모두 노출시킬 수 있다.
한편, 상기 제1 절연층은 제1 도전형 반도체층 상에, 상기 메사 상의 제2 콘택층 주위에, 및 상기 제2 콘택층 상에 위치할 수 있으며, 상기 메사 상의 제2 콘택층 주위에 위치하는 제1 절연층이 상기 제2 콘택층 상에 위치하는 제1 절연층보다 더 두꺼울 수 있다.
또한, 상기 메사 상의 제2 콘택층 주위에 위치하는 제1 절연층은 상기 제1 도전형 반도체층 상에 위치하는 제1 절연층보다 더 두꺼울 수 있다.
이하 도면들을 참조하여 본 발명의 실시예들에 대해 더욱 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도(a) 및 단면도(b)이다. 여기서, 상기 단면도(b)는 평면도(a)에서 절취선 A-A를 따라 취해진 것이다. 한편, 도 2는 도 1의 I로 표시된 부분의 확대도이고, 도 3은 도 2의 절취선 B-B를 따라 취해진 부분 단면도 및 절취선 C-C를 따라 취해진 부분 단면도이다.
도 1을 참조하면, 상기 발광 다이오드는 기판(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 제1 콘택층(35a), 제2 콘택층(31), 제1 절연층(29, 33), 상부 절연층(37), 제1 전극 패드(39a) 및 제2 전극 패드(39b)를 포함한다.
상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판, Si 기판 등 다양할 수 있다. 기판(21)은 평면도(a)에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있다. 기판(21)의 크기는 예를 들어 1000㎛×1000㎛ 또는 700㎛×700㎛의 정사각형 형상 또는 유사한 크기의 직사각형 형상일 수 있다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
제1 도전형 반도체층(21)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(21)은 기판(21) 상에서 성장된 층으로, 질화갈륨계 반도체층이다. 제1 도전형 반도체층(21)은 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.
제1 도전형 반도체층 상에 메사(M)가 배치된다. 메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다.
메사(M)는 제2 도전형 반도체층(27)과 활성층(25)을 포함한다. 상기 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 개재된다. 활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다.
한편, 상기 메사(M)는 핑거부(F)와 손바닥부(P)를 포함할 수 있다. 핑거부들(F) 사이에는 만입부가 형성되며, 만입부에 의해 제1 도전형 반도체층(23)의 상면이 노출된다. 본 실시예에 있어서, 메사(M)가 핑거부(F)와 손바닥부(P)를 갖는 것으로 설명하지만, 이에 한정되는 것은 아니다. 예를 들어, 메사(M)는 기판(21)과 유사한 사각형 형상을 갖고, 메사(M)의 내부에 제1 도전형 반도체층(23)을 노출시키는 관통홀들이 형성될 수도 있다. 또한, 본 실시예에 있어서, 핑거부(F)가 3개인 것으로 도시하였으나, 핑거부(F)의 개수는 3개에 한정되는 것은 아니며, 2개 또는 4개 이상일 수도 있다.
한편, 제2 콘택층(31)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(27)에 콘택한다. 제2 콘택층(31)은 메사(M) 상부 영역에서 메사(M)의 거의 전영역에 걸쳐 배치될 수 있다. 예를 들어, 제2 콘택층(31)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.
제2 콘택층(31)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(25)에서 생성되어 제2 콘택층(31)으로 진행하는 광을 기판(21) 측으로 반사시킬 수 있다. 이와 달리, 상기 제2 콘택층(31)은 예컨대 ITO(indidum tin oxide) 또는 ZnO와 같은 투명 산화물층을 포함할 수도 있다.
한편, 예비 절연층(29)이 상기 제2 콘택층(31) 주변의 메사(M)를 덮을 수 있다. 예비 절연층(29)은 예컨대 SiO2로 형성될 수 있으며, 메사(M)의 측면을 덮고 나아가 제1 도전형 반도체층(23)의 일부 영역을 덮을 수 있다. 다른 실시예에서, 예비 절연층(29)은 단지 메사(M) 상부에서 제2 콘택층(31) 주변에만 배치될 수도 있다.
한편, 제1 콘택층(35a)이 메사(M) 상부 영역을 덮는다. 제1 콘택층(35a)은 제1 도전형 반도체층(23)에 접촉하는 내부 접촉부(35a1) 및 외부 접촉부(35a2)를 포함한다. 외부 접촉부(35a2)는 메사(M) 둘레를 따라 기판(21)의 가장자리 근처에서 제1 도전형 반도체층(23)에 접촉하며, 내부 접촉부(35a1)는 외부 접촉부(35a2)로 둘러싸인 영역 내부에서 제1 도전형 반도체층(23)에 콘택한다. 도 1(a)에 도시된 바와 같이, 또한, 도 8에서 더 잘 알 수 있듯이, 상기 내부 접촉부(35a1)는 외부 접촉부(35a2)로 연장될 수 있다. 내부 접촉부(35a1)는 외부 접촉부(35a2)와 연결될 수도 있고, 이격될 수도 있다.
한편, 상기 제1 콘택층(35a)은 상기 메사(M) 상부 영역에 개구부를 가질 수 있으며, 상기 개구부 내부에 중간 접속부(35b)가 배치될 수 있다. 중간 접속부(35b)는 제1 콘택층(35a)을 형성하는 동안 함께 형성될 수 있다.
하부 절연층(33)이 상기 제1 콘택층(35a)과 상기 메사(M) 사이에 배치되어 제1 콘택층(35a)을 메사(M) 및 제2 콘택층(31)으로부터 절연시킬 수 있다. 또한, 하부 절연층(33)은 예비 절연층(29)을 덮어 예비 절연층(29)과 통합되며, 제1 도전형 반도체층(23)을 노출시키는 개구영역들(33a1, 33a2)을 가진다. 상기 메사(M) 영역과 제1 콘택층(35a) 사이에 배치된 예비 절연층(29)과 하부 절연층(33) 등의 절연층을 모두 포함하여 제1 절연층(29, 33)이라 명명한다. 상기 하부 절연층(33) 및 예비 절연층(29)에 형성된 개구영역들(33a1, 33a2)에 의해 앞서 설명한 외부 접촉부(35a2) 및 내부 접촉부(35a1)가 형성될 수 있다. 상기 하부 절연층(33)은 또한 중간 접속부(35b)와 제2 콘택층(31) 사이에 개재될 수 있으며, 제2 콘택층(31)을 노출시키는 개구부(33b)를 가질 수 있다. 중간 접속부(35b)는 이들 개구부들(33b)을 통해 제2 콘택층(31)에 접속할 수 있다.
도 2에 잘 도시되듯이, 제1 절연층(29, 33)은 기판(21)의 가장자리 근처에 돌출부(33p)와 리세스부(33r)를 갖는다. 돌출부(33p)는 리세스부(33r)보다 기판(21) 가장자리에 더 가깝게 위치한다. 돌출부(33p)와 리세스부(33r)는 제1 도전형 반도체층(23) 상에 위치할 수 있다. 상기 돌출부(33p))에 의해 제1 도전형 반도체층(23)이 노출되는 개구 영역(33a2)이 감소된다.
도 3(a)는 리세스부(33r)를 지나는 절취선(B-B)을 따라 취해진 단면도이고, 도 3(b)는 돌출부(33p)를 지나는 절취선(C-C)를 따라 취해진 단면도이다. 도 3(a) 및 도 3(b)를 통해 알 수 있듯이, 제1 콘택층(35a)의 최전선은 돌출부(33p) 상에 위치하며 또한 리세스부(33r) 근처에서 제1 도전형 반도체층(23)에 접촉한다.
즉, 상기 제1 콘택층(35a)은 상기 리세스부(33r)에 의해 노출된 제1 도전형 반도체층(23)에 접촉하여 외부 접촉부(35a2)를 형성한다. 이에 따라, 상기 메사(M) 둘레를 따라 외부 접촉부(35a2)와 돌출부(33p)가 교대로 제1 도전형 반도체층에 접촉하게 되어, 외부 접촉부(35a2)의 접촉 면적이 감소된다. 따라서, 제1 콘택층(35a)에 의한 광 손실을 줄일 수 있다.
상부 절연층(37)은 제1 콘택층(35a) 및 중간 접속부(35b) 상에 배치되며, 제1 콘택층(35a)을 노출시키는 개구부(37a) 및 중간 접속부(35b)를 노출시키는 개구부(37b)를 가진다. 또한, 상부 절연층(37)은 상기 제1 콘택층(35a)의 개구부의 측벽 및 중간 접속부(35b)의 측벽을 덮을 수 있다.
상기 제1 절연층(29, 33) 및 상부 절연층(37)은 SiO2의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 하부 절연층(33) 또는 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기일 수도 있다.
특히, 하부 절연층(33)이 반사율이 높은 분포 브래그 반사기로 형성된 경우, 하부 절연층(33)의 돌출부(33p)를 이용하여 광을 반사시킴으로써 광 추출 효율을 증가시킬 수 있다.
제1 전극 패드(39a)는 상부 절연층(37)의 개구부(37a)를 통해 제1 콘택층(35a)에 전기적으로 접속하며, 제2 전극 패드(39b)는 개구부(37b)를 통해 중간 접속부(35b)에 접속한다. 따라서, 제2 전극 패드는 중간 접속부(35b)를 거쳐 제2 콘택층(31)에 전기적으로 연결될 수 있다.
도 1 내지 도 3은 설명의 편의를 위해 개략적으로 도시된 것이며, 후술하는 발광 다이오드 제조 방법을 통해 발광 다이오드의 구조 및 각 구성요소들이 더욱 명확하게 이해될 것이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서, 도4 내지 도 10의 각 도면들에서 (a)는 평면도를 (b)는 절취선 C-C를 따라 취해진 단면도를 나타낸다.
우선, 도 4를 참조하면, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)이 성장된다. 상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않은다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판, Si 기판 등 다양할 수 있다.
한편, 제1 도전형 반도체층(23)은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(27)은 p형 질화갈륨계층을 포함할 수 있다. 또한, 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 InGaN을 포함할 수 있다.
상기 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 유기금속 화학기상 성장(MOCVD)법을 이용하여 기판(21) 상에 성장될 수 있다. 여기서, 상기 제1 도전형 반도체층(23)은 n형 불순물, 예컨대 Si가 도핑될 수 있다. 제1 도전형 반도체층(23)은 예를 들어, 8E17/㎤~1E18/㎤ 범위 내의 도핑 농도를 가질 수 있다.
이어서, 제2 도전형 반도체층(27) 및 활성층(25)을 패터닝하여 제1 도전형 반도체층(23) 상에 배치된 메사(M)가 형성된다. 메사(M)는 각각 활성층(25) 및 제2 도전형 반도체층(27)을 포함하며, 나아가, 제1 도전형 반도체층(23)의 일부 두께를 포함할 수도 있다. 또한, 메사(M)는 제1 도전형 반도체층(23)의 가장자리 영역 내측에 배치되며, 핑거부(F)와 손바닥부(P)를 포함할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 사각형 형상의 메사 내부에 홈이 형성된 구조를 가질 수도 있다. 이에 대해서는 다른 실시예에서 후술한다.
한편, 도 4에 도시한 바와 같이, 핑거부(F)는 3개일 수 있으나, 이에 한정되는 것은 아니며, 2개 또는 4개 이상일 수 있다. 이에 따라, 상기 메사(M) 둘레의 제1 도전형 반도체층(23)이 노출되며, 상기 핑거부들(F) 사이에 만입부(B)가 배치된다. 만입부(B)는, 특별히 한정되는 것은 아니지만, 메사(M)의 일측변 길이의 약 1/2까지 만입될 수 있다. 따라서, 핑거부들(F)은 손바닥부(P)와 대체로 동일한 길이를 가질 수 있다. 핑거부들(F)과 손바닥부(P)를 배치함으로써, 제2 도전형 반도체층(27)이 하나로 연결될 수 있어 전류 분산을 위한 후속 공정들이 단순해질 수 있다.
상기 메사(M)의 측면은 포토레지스트 리플로우와 같은 기술을 사용함으로써 경사지게 형성될 수 있다. 메사(M) 측면의 경사진 프로파일은 활성층(25)에서 생성된 광의 추출 효율을 향상시킨다.
도 5를 참조하면, 제1 도전형 반도체층(23) 및 메사(M)를 덮도록 예비 절연층(29)이 형성된다. 예비 절연층(29)은 예컨대 화학기상증착 기술을 이용하여 SiO2로 형성될 수 있다.
상기 예비 절연층(29) 상에 포토레지스트 패턴(30)이 형성된다. 포토레지스트 패턴(30)은 메사(M) 상부 영역을 노출시키는 개구부를 가진다. 이 개구부는 메사(M)의 형상과 대체로 유사할 수 있으나, 메사(M)보다 약간 작게 형성될 수 있다. 즉, 포토레지스트가 메사(M)의 가장자리부들을 덮을 수 있다. 또한, 이 개구부는 입구의 폭보다 바닥부의 폭이 넓도록 형성될 수 있다. 예를 들어, 네거티브 타입의 포토레지스트를 사용함으로써 위와 같은 형상의 개구부를 갖는 포토레지스트 패턴(30)을 용이하게 형성할 수 있다.
이어서, 상기 포토레지스트 패턴(30)을 식각 마스크로 사용하여 예비 절연층(29)이 식각되고, 이에 따라 제2 도전형 반도체층(27)이 노출된다. 예비 절연층(29)은 예를 들어 습식 식각 기술을 이용하여 식각될 수 있다.
그 후, 제2 콘택층(예컨대, p 콘택층, 31)이 형성된다. 제2 콘택층(31)은 전자빔 증발법을 이용한 코팅 기술에 의해 메사(M) 상에 형성될 수 있다.
도 6을 참조하면, 포토레지스트 패턴(30)이 제거된다. 이와 함께 포토레지스트 상에 증착된 물질 또한 포토레지스트 패턴(30)과 함께 제거된다. 이에 따라, 메사(M) 상에 제2 도전형 반도체층(27)에 콘택하는 제2 콘택층(31)이 잔류하며, 제2 콘택층(31) 주위에 예비 절연층(29)이 잔류한다. 예비 절연층(29)은 또한 제1 도전형 반도체층(23)의 노출된 부분을 덮을 수 있다.
여기서, 제2 콘택층(31)은 단일의 금속 물질층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수 있다. 예컨대, 제2 콘택층(31)은 반사층, 캐핑층 및 산화 방지층을 포함할 수 있다. 또한, 반사층과 캐핑층 사이에 응력 완화층이 개재될 수도 있다.
반사층은 예컨대, Ni/Ag/Ni/Au로 형성될 수 있으며, 캐핑층은 반사층의 상면 및 측면을 덮어 반사층을 보호할 수 있다. 반사층은 전자빔 증발법을 이용하여 형성되고, 캐핑층은 스퍼터링 기술을 이용하여 또는 기판(21)을 기울여서 회전시키며 진공 증착하는 전자-빔 증발법(예컨대, planetary e-beam evaporation)을 이용하여 형성될 수 있다. 캐핑층은 Ni, Pt, Ti, 또는 Cr을 포함할 수 있으며, 예컨대 1쌍 이상의 Ni/Pt 또는 1쌍 이상의 Ni/Ti를 증착하여 형성될 수 있다. 이와 달리, 상기 캐핑층은 TiW, W, 또는 Mo을 포함할 수 있다.
응력 완화층은 반사층과 캐핑층 사이에 개재되어 응력을 완화시키며, 따라서 반사층과 캐핑층의 금속 물질에 따라 다양하게 선택될 수 있다. 예컨대, 상기 반사층이 Al 또는 Al합금이고, 캐핑층이 W, TiW 또는 Mo을 포함하는 경우, 응력 완화층은 Ag, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나, Cu, Ni, Pt, Ti, Rh, Pd 또는 Au의 복합층일 수 있다. 또한, 반사층이 Al 또는 Al합금이고, 캐핑층이 Cr, Pt, Rh, Pd 또는 Ni인 경우, 응력 완화층은 Ag 또는 Cu의 단일층이거나, Ni, Au, Cu 또는 Ag의 복합층일 수 있다.
또한, 반사층이 Ag 또는 Ag합금이고, 캐핑 금속부(32)가 W, TiW 또는 Mo을 포함하는 경우, 응력 완화층은 Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나, Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au의 복합층일 수 있다. 또한, 반사층이 Ag 또는 Ag합금이고, 캐핑층이 Cr 또는 Ni인 경우, 응력 완화층은 Cu, Cr, Rh, Pd, TiW, Ti의 단일층이거나, Ni, Au 또는 Cu의 복합층일 수 있다.
또한, 산화 방지층은 캐핑층의 산화를 방지하기 위해 Au를 포함하며, 예컨대 Au/Ni 또는 Au/Ti로 형성될 수 있다. Ti는 SiO2와 같은 산화물층의 접착력이 양호하므로 선호된다. 산화 방지층은 또한 스퍼터링 또는 기판(21)을 기울여서 회전시키며 진공 증착하는 전자-빔 증발법(예컨대, planetary e-beam evaporation)을 이용하여 형성될 수 있다.
본 실시예에 있어서, 제2 콘택층(31)이 금속층인 것에 대해 설명하나, 이에 한정되는 것은 아니며, 제2 도전형 반도체층(27)에 오믹 콘택하는 물질이면 어느 것이든 제2 콘택층(31)으로 사용될 수 있다. 예를 들어, 제2 콘택층(31)은 ITO 또는 ZnO와 같은 투명 도전층일 수도 있다.
도 7을 참조하면, 메사(M) 및 제1 도전형 반도체층(23)을 덮는 하부 절연층(33)이 형성된다. 하부 절연층(33)은 제2 콘택층(31)을 덮고 또한 예비 절연층(29)을 덮는다. 이에 따라, 하부 절연층(33)은 예비 절연층(29)과 하나의 절연층으로 통합되며 예비 절연층(29)과 함께 패터닝될 수 있다. 본 실시예에서, 예비 절연층(29)이 미리 형성된 것에 설명하지만, 예비 절연층(29)은 생략될 수도 있다. 또한, 예비 절연층(29)은 메사(M) 상에 한정되어 위치할 수도 있다. 예비 절연층(29)은 그 두께가 얇아서 하부 절연층(33)과 구별하는 것이 용이하지 않다. 따라서, 별도의 언급이 없는 한, 메사(M)와 제1 콘택층(35a) 사이에 배치된 절연층을 모두 포함하여 제1 절연층(29, 33)이라 명명한다.
제 절연층(29, 33)은 특정 영역에서 제1 도전형 반도체층(23)에 전기적 접속을 허용하도록 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 노출시키고, 또한, 핑거부들(F) 사이의 영역에서 제1 도전형 반도체층(23)을 노출시킨다. 이 개구 영역들을 지시번호 33a1, 33a2로 표시한다. 나아가, 제1 절연층(29, 33)은 제2 콘택층(31)에 전기적 접속을 허용하기 위한 개구부들(33b)을 갖는다. 제1 절연층(29, 33)은 예비 절연층(29)의 유무에 따라 각 위치에서 두께가 다를 수 있다. 도면에서 알 수 있듯이, 제2 콘택층(31) 상에 위치하는 제1 절연층(29, 33)의 두께가 제2 콘택층(31) 주위에 위치하는 제1 절연층(29 및 33)의 두께보다 얇을 수 있다. 또한, 예비 절연층(29)이 메사(M) 상부에서 제2 콘택층(31) 주위에 한정되어 형성된 경우, 제2 콘택층(31) 위나 제1 도전형 반도체층(23) 위에 위치하는 제1 절연층(33)의 두께보다 메사(M) 상에서 제2 콘택층(31) 주위에 위치하는 제1 절연층(29,33)의 두께가 더 두껍다. 한편, 개구 영역들(33a1, 33a2)은 하부 절연층(33) 및 예비 절연층(29)을 함께 패터닝하여 형성될 수 있으며, 개구부(33b)는 예비 절연층(29) 없이 하부 절연층(33)만을 패터닝하여 형성될 수 있다. 또한, 개구부(33b)는 제2 콘택층(31) 상에 위치하며, 제2 콘택층(31)과 중첩된다.
개구 영역들(33a1)은 핑거부들(F) 사이에 위치하여 제1 도전형 반도체층(23)을 노출시킨다. 또한, 개구 영역(33a2)은 메사(M) 둘레를 따라 기판(21) 가장자리 근처에 형성된다. 개구 영역(33a2)과 개구 영역(33a1)은 서로 연결될 수도 있으나, 이에 한정되는 것은 아니며, 서로 이격될 수도 있다.
개구 영역(33a2)은 제1 절연층(29, 33)의 최전선(front line)의 위치에 의해 결정된다. 즉, 제1 도전형 반도체층(23)의 상면 중 그 가장자리와 제1 절연층(29, 33)의 최전선 사이의 개구 영역(33a2)이 노출된다. 한편, 제1 절연층(29, 33)의 최전선은 돌출부(33p)와 리세스부(33r)를 포함한다. 최전선은 예를 들어 삼각함수 파형의 형태를 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형태를 가질 수 있다. 또한, 돌출부(33p)와 리세스부(33r)는 교대로 반복될 수 있다. 이에 따라, 개구 영역(33a2)은 넓은 영역과 좁은 영역이 반복되는 형상을 갖는다.
한편, 개구부(33b)는 메사(M)의 손바닥부(P) 상에 배치된다. 이에 개구부(33b)의 개수는 특별히 제한되지 않으며, 하나 이상일 수 있다. 또한, 개구부(33b)가 복수개인 경우, 대칭구조를 갖도록 배치될 수 있으나, 이에 반드시 한정되는 것은 아니다.
상기 하부 절연층(33)은 화학기상증착(CVD) 등의 기술을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있으며, 사진 및 식각 기술을 이용하여 패터닝될 수 있다.
하부 절연층(33)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기(DBR)로 형성될 수 있다. 예컨대, SiO2/TiO2나 SiO2/Nb2O5 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다.
도 8을 참조하면, 상기 제1 절연층(29, 33) 상에 제1 콘택층(35a) 및 중간 접속부(35b)가 형성된다. 제1 콘택층(35a) 및 중간 접속부(35b)는 예컨대 리프트 오프 기술을 이용하여 동일한 재료로 동시에 형성될 수 있다.
제1 콘택층(35a)은 중간 접속부(35b)가 형성될 영역을 제외하고 제1 도전형 반도체층(23) 상부의 대부분의 영역을 덮는다. 제1 콘택층(35a)은 제1 절연층(29, 33)에 의해 메사(M) 및 제2 콘택층(31)으로부터 절연된다. 제1 콘택층(35a)은 중간 접속부(35b)를 둘러싸는 개구부를 가지며, 중간 접속부(35b)는 상기 개구부 내에 형성된다.
또한, 상기 제1 콘택층(35a)은 개구부(33a1)에 노출된 제1 도전형 반도체층(23)에 접촉하는 내부 접촉부(35a1) 및 개구 영역(33a2)을 통해 제1 도전형 반도체층(23)에 접촉하는 외부 접촉부(35a2)를 포함한다. 외부 접촉부(35a2)는 메사(M) 둘레를 따라 제1 도전형 반도체층(23)의 가장자리 근처에서 제1 도전형 반도체층(23)에 접촉한다. 이때, 제1 콘택층(35a)의 최전선의 일부는 제1 절연층(29, 33)의 돌출부(33p) 상에 위치하여 제1 도전형 반도체층(23)으로부터 이격되고, 다른 일부는 제1 절연층(29, 33)의 리세스부(33r)에 노출된 제1 도전형 반도체층(23) 상에 위치하여 외부 접촉부(35a2)를 형성한다. 따라서, 제1 콘택층(35a)의 외부 접촉부들(35a)은 메사(M)의 측면을 따라 제1 절연층(29, 33)과 교대로 제1 도전형 반도체층(23)에 접촉한다. 이에 따라, 돌출부(33p) 없이 형성된 제1 절연층(29, 33)에 라인 형상의 외부 접촉부(35a2)를 형성한 경우에 비해, 외부 접촉부(35a2)의 전체 면적은 감소하지만, 제1 절연층(29, 33)을 이용하여 광을 반사시킬 수 있어 광 추출 효율을 개선할 수 있다.
내부 접촉부(35a1)는 외부 접촉부(35a2)로 둘러싸인 영역 내에서, 특히 핑거부들(F) 사이의 영역에서 제1 도전형 반도체층(23)에 접속한다. 특히, 3개 이상의 핑거부들(F)이 형성되고, 복수개의 내부 접촉부들(35a1)이 제1 도전형 반도체층(23)에 접속할 수 있다. 이에 따라, 외부 접촉부들(35a2)과 함께 복수의 내부 접촉부들(35a1)이 제1 도전형 반도체층(23)의 다양한 지점들에 접속하므로, 전류를 용이하게 분산시킬 수 있다.
한편, 상기 제1 콘택층(35a)의 개구부는 상기 제1 절연층, 예컨대 하부 절연층(33)의 개구부(33b)를 둘러싸도록 형성되며, 중간 접속부(35b)는 하부 절연층(33)의 개구부(33b)를 덮는다. 이에 따라, 중간 접속부(35b)는 하부 절연층(33)의 개구부(33b)를 통해 제2 콘택층(31)에 접속한다. 중간 접속부(35b)는 또한 제2 콘택층(31)에 중첩하여 배치되며, 특히 메사(M)의 손바닥부(P) 상에 한정되어 위치할 수 있다.
본 실시예에 따르면, 상기 제1 콘택층(35a)은 개구부를 제외한 제1 도전형 반도체층(23)의 거의 전 영역 상부에 형성된다. 따라서, 상기 제1 콘택층(35a)을 통해 전류가 쉽게 분산될 수 있다. 제1 콘택층(35a)은 Al층과 같은 고반사 금속층을 포함할 수 있으며, 고반사 금속층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 고반사 금속층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 상기 제1 콘택층(35a)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
도 9를 참조하면, 상기 제1 콘택층(35a) 상에 상부 절연층(37)이 형성된다. 상부 절연층(37)은 제1 콘택층(35a)을 노출시키는 개구부(37a)와 함께, 중간 접속부(35b)를 노출시키는 개구부(37b)를 갖는다. 상기 개구부(37a)는 메사(M)의 핑거부들(F)에 걸쳐 제1 콘택층(35a)에 중첩하도록 형성될 수 있으며, 개구부(37b)는 메사(M)의 손바닥부(P) 상에서 제2 콘택층(31)에 중첩하도록 중간 접속부(35b) 상에 형성될 수 있다.
개구부(37b)는 제2 콘택층(31)에 중첩하도록 위치하며, 중간 접속부(35b)보다 작은 크기를 가질 수 있다. 따라서, 중간 접속부(35b)의 가장자리 및 측벽은 상부 절연층(37)으로 덮인다. 나아가, 제1 콘택층(35a)의 개구부의 측벽 또한 상부 절연층(37)으로 덮인다.
상기 상부 절연층(37)은 실리콘 질화막 또는 실리콘 산화막의 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중층 또는 분포 브래그 반사기 구조로 형성될 수 있다. 상부 절연층(37)은 또한 경사면(L1)을 덮어 제1 도전형 반도체층(23)의 측면을 덮을 수 있다.
도 10을 참조하면, 상기 상부 절연층(37) 상에 제1 전극 패드(39a) 및 제2 전극 패드(39b)가 형성된다. 제1 전극 패드(39a)는 상부 절연층(37)의 개구부(37a)를 통해 제1 콘택층(35a)에 접속하고, 제2 전극 패드(39b)는 상부 절연층(37)의 개구부(37b)을 통해 중간 접속부(35b)에 접속한다. 상기 제1 전극 패드(39a) 및 제2 전극 패드(39b)는 발광 다이오드를 서브 마운트 또는 인쇄회로보드 등에 실장하기 위해 사용된다. 제1 전극 패드(39a)와 제2 전극 패드(39b)는 AuSn으로 형성될 수 있으며, 공융 본딩을 통해 서브마운트 등에 실장될 수 있다.
제1 및 제2 전극 패드들 사이의 거리(D)는 단락이 방지되도록 약 80㎛ 이상일 수 있다.
한편, 상기 제1 및 제2 전극 패드(39a, 39b)는 동일 공정으로 함께 형성될 수 있으며, 예컨대 리프트 오프 기술을 사용하여 형성될 수 있다.
이어서, 레이저 스크라이빙 및 크래킹 등의 공정에 의해 개별 발광 다이오드로 분할함으로써 개별적으로 분리된 발광 다이오드가 제공된다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
앞서 설명한 실시예에서는 내부 접촉부들(35a1) 만입부 내에 형성된 것에 설명하였지만, 본 실시예에서는 내부 접촉부들(35a1)이 메사(M) 내부에 형성된 홈에 노출된 제1 도전형 반도체층(23)에 접촉하는 것에 차이가 있다.
즉, 메사(M)는 상기 제2 도전형 반도체층(27) 및 활성층(25)을 관통하여 제1 도전형 반도체층(23)을 노출시키는 홈을 갖는다. 상기 홈은 상기 제2 도전형 반도체층(27) 및 활성층(25)으로 둘러싸이고, 내부 접촉부(35a1)는 홈에 노출된 제1 도전형 반도체층(23)에 접촉한다. 이에 따라, 내부 접촉부(35a1)는 외부 접촉부(35a2)와 이격된다.
한편, 도 11에서 알 수 있듯이, 홈은 두개의 직선 라인과 이들을 연결하는 연결 라인을 포함하는 H 형상을 가질 수 있다. 상기 홈은 메사(M)의 중앙 영역에 배치될 수 있다. 더욱이, 내부 접촉부(35a1)는 H 형상의 홈에서 상기 두 개의 직선 라인에 형성되고, 연결 라인에서는 내부 접촉부(35a1)가 형성되지 않을 수 있다. 즉, 제1 콘택층(35b)은 상기 연결 라인 상부에 배치될 수 있지만, 제1 절연층(29, 33)에 의해 제1 도전형 반도체층(23)으로부터 이격될 수 있다.
한편, 홈의 끝 단부들 중 적어도 하나는 직선 라인의 다른 부분들에 비해 더 넓은 폭을 가질 수 있다. 이들 단부들은 각각 제1 전극 패드(39a) 및 제2 전극 패드(39b)가 위치한 영역 근처에 위치한다. 도 11에 도시되어 있듯이, 제1 전극 패드(39a)는 상기 단부들 중 두개의 단부에 중첩하여 배치될 수 있으며, 제2 전극 패드(39b)는 다른 두개의 단부들을 감싸는 형태로 형성될 수 있다.
한편, 내부 접촉부(35a1)와 외부 접촉부(35a2) 사이의 최단 거리는 상기 내부 접촉부(35a1)의 어느 지점에서나 동일할 수 있다. 나아가, H 형상의 홈에서 두 개의 직선 라인에 형성된 내부 접촉부들(35a1) 사이의 거리는 상기 내부 접촉부(35a1)와 외부 접촉부(35a2) 사이의 최단거리와 동일할 수 있다. 이에 따라, 발광 영역 전체에 걸쳐 전류를 고르게 분산시킬 수 있다.
도 12는 앞서 설명한 실시예들에 따른 발광 다이오드의 발광 패턴을 보여주는 사진들이다. 도 12(a)는 만입부에 내부 접촉부가 배치된 발광 다이오드의 발광 패턴이고, 도 12(b)는 H 형상의 홈에 내부 접촉부가 배치된 발광 다이오드의 발광 패턴이다. 발광 패턴은 플립칩 구조의 발광 다이오드의 광 방출면인 기판(21) 면쪽에서 관찰한 것을 나타낸다.
도 12(a)는 내부 접촉부(35a1)가 형성된 만입부 영역들에서 주로 발광이 이루어지고, 제2 전극 패드(39b)가 배치된 영역에서 발광이 잘 이루어지지 않는 것을 보여준다. 이에 반해, 도 12(B)는 대부분의 영역에서 양호하게 광이 방출되는 것을 보여주고 있다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 제2 도전형 반도체층 및 상기 제2 도전형 반도체층과 상기 제1 도전형 반도체층 사이에 개재된 활성층을 포함하는 메사;
    상기 제1 도전형 반도체층의 가장자리에서 상기 제1 도전형 반도체층에 콘택하는 외부 접촉부 및 상기 외부 접촉부를 연결하여 둘러싸인 영역 내 배치되어 상기 제1 도전형 반도체층에 콘택하는 내부 접촉부를 포함하는 제1 콘택층;
    상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 콘택하는 제2 콘택층; 및
    상기 제1 도전형 반도체층 및 상기 메사를 덮어, 상기 제1 콘택층을 상기 메사 및 제2 콘택층으로부터 절연시키는 제1 절연층을 포함하되,
    상기 외부 접촉부와 상기 제1 절연층은 교대로 상기 제1 도전형 반도체층에 접촉하는 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 외부 접촉부와 상기 제1 절연층은 상기 메사의 측면을 따라 교대로 상기 제1 도전형 반도체층에 접촉하는 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 제1 절연층은 상기 외부 접촉부 및 상기 내부 접촉부가 상기 제1 도전형 반도체층에 접촉하도록 상기 제1 도전형 반도체층을 노출시키는 발광 다이오드.
  4. 청구항 1에 있어서,
    상기 제1 콘택층은 상기 메사 주위에 돌출부와 리세스부를 포함하고, 상기 제1 콘택층의 돌출부가 상기 제1 도전형 반도체층에 접촉하며, 상기 리세스부는 상기 제1 절연층 상에 위치하는 발광 다이오드.
  5. 청구항 1에 있어서,
    상기 제1 절연층은 상기 메사 주위에 돌출부와 리세스부를 포함하고,
    상기 제1 콘택층은 상기 제1 절연층의 리세스부에서 상기 제1 도전형 반도체층에 접촉하는 발광 다이오드.
  6. 청구항 1에 있어서,
    상기 메사는 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 홈을 가지되, 상기 홈은 상기 제2 도전형 반도체층 및 활성층으로 둘러싸이고, 상기 내부 접촉부는 상기 홈에 노출된 제1 도전형 반도체층에 접촉하는 발광 다이오드.
  7. 청구항 1에 있어서,
    상기 내부 접촉부는 서로 이격된 적어도 2개의 부분을 포함하는 발광 다이오드.
  8. 청구항 1에 있어서,
    상기 제1 콘택층에 중첩하는 제1 개구부 및 상기 제2 콘택층에 중첩하는 제2 개구부를 가지는 상부 절연층;
    상기 제1 개구부를 통해 상기 제1 콘택층에 전기적으로 접속하는 제1 전극 패드; 및
    상기 제2 개구부를 통해 상기 제2 콘택층에 전기적으로 접속하는 제2 전극 패드를 더 포함하는 발광 다이오드.
  9. 청구항 8에 있어서,
    상기 제2 콘택층에 접속하는 중간 접속부를 더 포함하되,
    상기 제1 콘택층은 상기 제2 콘택층에 중첩하는 개구부를 가지고,
    상기 중간 접속부는 상기 제1 콘택층의 개구부 내부에 위치하며,
    상기 상부 절연층의 제2 개구부는 상기 중간 접속부를 노출시키고,
    상기 제2 전극 패드는 상기 중간 접속부에 접속된 발광 다이오드.
  10. 청구항 9에 있어서,
    상기 제1 절연층은 상기 제2 콘택층을 노출시키는 개구부를 가지고,
    상기 중간 접속부는 상기 제1 절연층의 개구부를 통해 제2 콘택층에 접속하는 발광 다이오드.
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