KR20220120658A - 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법 - Google Patents
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Abstract
제조 공정의 후속 동작들 또는 단계들 동안 손상으로부터 저장 소자 재료와 같은 재료를 보호하기 위해 라이너를 형성하는 기술들이 설명된다. 라이너는 강한 본딩 또는 약한 본딩을 사용하여 재료(예를 들어, 칼코게나이드 재료)에 본딩될 수 있다. 일부 경우에, 후속 에칭 동작이 방금 에칭된 재료를 손상시키는 것을 방지하기 위해 제조 공정의 에칭 단계 동안 실란트 재료가 증착될 수 있다.
Description
상호 참조
본 특허 출원은 "PROTECTIVE SEALANT FOR CHALCOGENIDE MATERIAL AND METHODS FOR FORMING THE SAME"라는 제목으로 2019년 12월 31일에 출원된, 미국 특허 출원 번호 16/731,963호에 대한 우선권을 주장하고, 이는 본 출원의 양수인에게 양도되며, 본 명세서에 그 전체가 참고로 명백하게 통합된다.
이하는 전반적으로 적어도 하나의 메모리 디바이스를 포함하는 하나 이상의 시스템들에 관한 것이고, 보다 구체적으로 칼코게나이드 재료를 위한 보호 실란트(sealant) 및 그 형성 방법들에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 가장 흔히 논리 1 또는 논리 0으로 표시되는 두 상태 중 하나를 저장한다. 다른 디바이스에서는 둘 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에 저장된 적어도 하나의 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전체 RAM (FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리, 상 변화 메모리 (PCM), 다른 칼코게나이드계 메모리들 등을 포함하는 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다.
메모리 디바이스들을 개선하는 것은, 일반적으로, 다른 메트릭들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도들을 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용을 감소시키는 것을 포함할 수 있다. 메모리 어레이 내의 공간을 절약하거나, 메모리 셀 밀도를 증가시키거나, 또는 메모리 어레이의 전체 전력 사용량을 감소시키기 위한 솔루션들이 요구될 수 있다.
도 1은 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 메모리 어레이의 예를 도시한다.
도 2a 내지 2e는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법들을 지원하는 예시적인 메모리 어레이들의 다양한 도면들을 예시한다.
도 3은 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 강한 본딩(strong bonding) 케이스의 예를 도시한다.
도 4는 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 약한 본딩(weak bonding) 케이스의 예를 도시한다.
도 5 내지 8은 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 및 및 그 형성 방법을 예시하는 흐름도를 도시한다.
도 2a 내지 2e는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법들을 지원하는 예시적인 메모리 어레이들의 다양한 도면들을 예시한다.
도 3은 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 강한 본딩(strong bonding) 케이스의 예를 도시한다.
도 4는 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 약한 본딩(weak bonding) 케이스의 예를 도시한다.
도 5 내지 8은 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 및 및 그 형성 방법을 예시하는 흐름도를 도시한다.
일부 메모리 디바이스들은 데이터를 저장하기 위한 메모리 셀의 저장 컴포넌트로서 기능하기 위해 칼코게나이드(chalcogenide) 재료들을 포함할 수 있다. 메모리 디바이스의 컴포넌트들의 크기가 더 작아짐에 따라, 일부 재료들에 대한 에칭에 의해 야기되는 손상은 이들 재료들의 성능에 영향을 미치기 시작할 수 있다. 예를 들어, 데이터를 저장할 때의 메모리 셀의 유효성은 손상되지 않거나 활성인 메모리 셀 내의 칼코게나이드 재료의 양과 관련될 수 있다. 칼코게나이드 재료의 측벽이 에칭 동작을 사용하여 노출된 후, 후속 단계들(예를 들어, 전극 재료를 에칭하는 단계, 세정 단계, 증착 단계, 또는 공기에 대한 노출)은 칼코게나이드 재료를 손상시킬 수 있고 및/또는 칼코게나이드 재료에서 원하지 않는 화학 성분 혼합을 야기할 수 있어서, 정보를 저장하는데 유용한 칼코게나이드 재료의 벌크 또는 활성 재료의 체적(volume)을 감소시킨다. 보다 구체적인 예에서, 공정이 재료의 1 마이크로미터를 손상시키는 경우, 손상된 벌크 또는 활성 재료의 퍼센티지는 재료의 총 크기에 기초할 것이다. 재료의 크기가 작아짐에 따라, 주어진 공정에 의해 손상되는 벌크 재료의 퍼센티지가 증가할 수 있다.
제조 공정의 후속 동작들 또는 단계들 동안 손상으로부터 저장 소자 재료와 같은 재료를 보호하기 위해 라이너(liner)를 형성하는 기술들이 설명된다. 라이너는 강한 본딩 또는 약한 본딩을 사용하여 재료(예를 들어, 칼코게나이드 재료)에 본딩될 수 있다. 일부 경우에, 후속 에칭 동작이 방금 에칭된 재료를 손상시키는 것을 방지하기 위해 제조 공정의 에칭 단계 동안 실란트 재료가 증착될 수 있다.
본 개시의 특징부(feature)들은 처음에 도 1을 참조하여 설명된 메모리 어레이의 맥락에서 설명된다. 본 개시의 특징부들은 도 2a-4를 참조하여 설명된 메모리 어레이들 및 본딩 케이스들의 맥락에서 설명된다. 본 발명의 이들 및 다른 특징부들은 칼코게나이드 재료를 위한 보호 실란트 및 도 5-8들을 참조하여 설명된 동일한 것을 형성하기 위한 방법들에 관한 흐름도들에 의해 추가로 예시되고 이를 참조하여 설명된다.
도 1은 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 이를 형성하기 위한 방법들을 지원하는 메모리 어레이(100)(예를 들어, 3차원(3D) 메모리 어레이)의 예를 도시한다. 메모리 어레이(100)는 기판(104) 위에 위치되는 메모리 셀들의 제1 어레이 또는 데크(105) 및 제1 어레이 또는 데크(105)의 상부에 메모리 셀들의 제2 어레이 또는 데크(108) 및/또는 데크(108)의 상부에 반복되는 하나 이상의 데크들을 포함할 수 있다.
메모리 어레이(100)는 워드 라인들(110)(예를 들어, 워드 라인들(110-a 및 110-b)) 및 디지트 라인들(115)을 포함할 수 있다. 제1 데크(105) 및 제2 데크(108)의 메모리 셀들 각각은 하나 이상의 자가 선택 메모리 셀들을 가질 수 있다. 제1 데크(105) 및 제2 데크(108)의 메모리 셀들 각각은 0, 하나 이상의 메모리 셀들(예를 들어, 각각 메모리 셀(125-a) 및 메모리 셀(125-b))을 가질 수 있다. 도 2에 포함된 일부 엘리먼트들이 숫자 표시자로 라벨링되지만, 다른 대응하는 엘리먼트들은 라벨링되지 않지만, 도시된 특징부들의 가시성 및 명확성을 증가시키기 위한 노력으로, 동일하거나 유사한 것으로 이해될 것이다.
제1 데크(105)의 메모리 셀들은 제1 전극(120-a), 메모리 셀(125-a)(예를 들어, 칼코게나이드 재료를 포함함), 및 제2 전극(130-a)을 포함할 수 있다. 또한, 제2 데크(108)의 메모리 셀들은 제1 전극(120-b), 메모리 셀(125-b)(예를 들어, 칼코게나이드 재료를 포함함), 및 제2 전극(130-b)을 포함할 수 있다. 제1 데크(105) 및 제2 데크(108)의 메모리 셀들은, 일부 예들에서, 각각의 데크(105 및 108)의 대응하는 메모리 셀들이 비트 라인들(115) 또는 워드 라인들(110)을 공유할 수 있도록 공통 전도성 라인들을 가질 수 있다. 예를 들어, 제2 데크(108)의 제1 전극(120-b) 및 제1 데크(105)의 제2 전극(130-a)은 비트 라인(115)이 수직으로 인접한 메모리 셀들에 의해 공유되도록 비트 라인(115)에 결합될 수 있다. 디코더는 메모리 어레이(100)가 하나 이상의 데크를 포함하는 경우 각각의 데크의 위 또는 아래에 위치될 수 있다. 예를 들어, 디코더는 제1 데크(105) 위에 그리고 제2 데크(108) 위에 위치될 수 있다. 일부 경우에, 메모리 셀(125)은 상변화 메모리 셀 또는 자가 선택 메모리 셀의 예일 수 있다.
일부 예에서, 메모리 셀은 메모리 저장 소자를 포함할 수 있는 셀에 전기 펄스를 제공함으로써 프로그래밍될 수 있다. 펄스는 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 디지트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우에, 펄스를 제공할 때, 이온은 메모리 셀의 극성에 따라 메모리 저장 소자 내에서 마이그레이션(migrate)할 수 있다. 따라서, 메모리 저장 소자의 제1 측면 또는 제2 측면에 대한 이온 또는 원자의 농도는 제1 액세스 라인과 제2 액세스 라인 사이의 전압의 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 비대칭적으로 형상화된 메모리 저장 소자들은 이온들이 더 많은 면적을 갖는 소자의 부분들에서 더 붐비게(crowd) 할 수 있다. 메모리 저장 소자의 특정 부분들은 더 높은 저항률을 가질 수 있고, 따라서 메모리 저장 소자의 다른 부분들보다 더 높은 임계 전압을 야기할 수 있다. 이온 마이그레이션에 대한 이러한 설명은 본 명세서에 설명된 결과들을 달성하기 위한 자가 선택 메모리 셀의 메커니즘의 예를 나타낸다. 메커니즘의 이러한 예는 제한적인 것으로 간주되어서는 안 된다. 본 개시는 또한 본 명세서에 설명된 결과들을 달성하기 위한 자가 선택 메모리 셀의 메커니즘들의 다른 예들을 포함한다.
메모리 어레이(100)의 아키텍처는 크로스-포인트 아키텍처(cross-point architecture)로 지칭될 수 있으며, 일부 경우에, 메모리 셀은 도 1에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지컬 크로스-포인트에서 형성된다. 이러한 크로스 포인트 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 비교적 높은 밀도의 데이터 스토리지를 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 4F2 메모리 셀 영역을 가질 수 있고, 여기서 F는 3단자 선택 컴포넌트를 갖는 것과 같은 6F2 메모리 셀 영역을 갖는 다른 아키텍처들과 비교하여 가장 작은 특징부 사이즈(feature size)이다. 예를 들어, DRAM은 3단자 디바이스인 트랜지스터를 각 메모리 셀에 대한 선택 소자로 사용할 수 있고, 크로스-포인트 아키텍처에 비해 더 큰 메모리 셀 면적을 가질 수 있다.
도 1의 예가 2개의 메모리 데크를 도시하지만, 다른 구성들이 가능하다. 일부 예들에서, 메모리 셀들의 단일 메모리 데크는 2차원 메모리로 지칭될 수 있는 기판(104) 위에 구성될 수 있다. 일부 예들에서, 메모리 셀들의 3개 또는 4개의 메모리 데크들은 3차원 크로스 포인트 아키텍처에 유사한 방식으로 구성될 수 있다.
일부 예들에서, 메모리 데크들 중 하나 이상은 칼코게나이드 재료를 포함하는 메모리 셀(125)을 포함할 수 있다. 메모리 셀(125)은 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 재료는 SAG-합금으로 지칭될 수 있다. 일부 예들에서, SAG-합금은 실리콘(Si) 또는 인듐(In) 또는 이들의 조합을 포함할 수 있고, 이러한 칼코게나이드 재료들은 개별적으로 SiSAG-합금 또는 InSAG-합금 또는 이들의 조합으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 각각 원자 또는 분자 형태로 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 포함할 수 있다.
일부 예에서, 칼코게나이드 재료를 포함하는 메모리 셀(125)은 제1 전압을 인가함으로써 논리 상태로 프로그래밍될 수 있다. 예로서, 특정 메모리 셀(125)이 프로그래밍될 때, 셀 내의 소자들이 분리되어 이온 마이그레이션을 야기한다. 이온들은 메모리 셀에 인가되는 전압의 극성에 따라 특정 전극을 향해 마이그레이션할 수 있다. 예를 들어, 메모리 셀(125)에서, 이온은 음극을 향해 마이그레이션할 수 있다. 메모리 셀은 그런 다음 감지를 위해 셀에 걸쳐 전압을 인가함으로써 판독될 수 있다. 판독 동작 동안 보여지는 임계 전압은 메모리 셀 내의 이온들의 분포 및 판독 펄스의 극성에 기초할 수 있다. 다른 예에서, 특정 메모리 셀(125)이 전압을 사용하여 프로그래밍될 때, 구조적 상 변화가 셀 재료에 유도되어 그것을 결정질 또는 비정질로 만들 수 있다. 메모리 셀(125)은 비정질 메모리 셀의 고 저항 상태 또는 결정질 메모리 셀의 저 저항 상태 중 어느 하나를 감지하기 위해 셀에 걸쳐 전압을 인가함으로써 판독될 수 있다.
일부 경우에, 제1 전압은 메모리 셀(125)의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 인가될 수 있다. 제1 전압을 인가할 때, 제1 전도성 라인은 메모리 셀(125)과 연관된 액세스 라인(예를 들어, 워드 라인(110-a), 워드 라인(110-b) 또는 비트 라인(115))과 결합될 수 있다. 예를 들어, 제1 전도성 라인은 제1 방향으로 제1 전도성 라인과 액세스 라인 사이에서 연장되는 디코더의 도핑된 재료에 기초하여 액세스 라인과 결합될 수 있다.
일부 예에서, 제1 전압은 디코더의 제1 전도성 라인을 액세스 라인과 결합하는 것에 기초하여 메모리 셀(125)에 인가될 수 있다. 디코더는 기판(104)의 표면으로부터 멀어지는 제1 방향으로 메모리 셀들의 메모리 어레이(100)의 제1 전도성 라인과 액세스 라인 사이에서 연장되는 하나 이상의 도핑된 재료를 포함할 수 있다. 일부 경우에, 디코더는 기판(104)과 결합될 수 있다.
라이너(liner)는 메모리 셀(125)과 같은 재료를 제조 공정의 후속 동작들 또는 단계들 동안 손상으로부터 보호하기 위해 메모리 어레이(100)에 형성될 수 있다. 라이너는 강한 본딩 또는 약한 본딩을 사용하여 재료(예를 들어, 칼코게나이드 재료)에 본딩될 수 있다. 일부 경우에, 후속 에칭 동작이 방금 에칭된 재료를 손상시키는 것을 방지하기 위해 제조 공정의 에칭 단계 동안 실란트 재료가 증착될 수 있다.
도 2a 내지 2e는 본 명세서에 개시된 예들에 따른, 적층된 메모리 디바이스를 형성하기 위해 수행될 수 있는 일련의 단계들 또는 공정들 동안 예시적인 메모리 어레이들(200-a, 200-b, 200-c, 200-d, 및 200-e)의 다양한 도면들을 예시한다. 구체적으로, 도 2a-2e에서, 메모리 어레이 구조들에서 칼코게나이드 셀 재료를 위한 보호 본딩 치환들을 형성하는 방법이 도시된다.
다양한 기술들이 메모리 어레이(200)의 재료들 또는 컴포넌트들을 형성하기 위해 사용될 수 있다. 이들은, 다른 박막 성장 기술들 중에서, 예를 들어, 화학 기상 증착(CVD), 금속-유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD), 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 재료는, 예를 들어, 화학적 에칭("습식 에칭"이라고도 함), 플라즈마 에칭("건식 에칭"이라고도 함), 또는 화학적 기계적 평탄화를 포함할 수 있는 다수의 기술을 사용하여 제거될 수 있다.
예시의 명확성 및 용이성을 위해 도시되지 않았지만, 예시된 어레이 구조들은, 기판 위에 형성된다는 것이 이해될 것이고, 이는 다른 것들 중에서도, 다양한 주변 및 지원 회로부, 예를 들어, 열 및 행 드라이버 회로부 및 감지 증폭기 회로부의 일부를 형성하는 상보형 금속 산화물 반도체(CMOS) 트랜지스터들 뿐만 아니라, 이러한 회로부를 전술된 열들 및 행들을 통해 메모리 어레이에 연결하는 소켓들 및 배선을 포함할 수 있다. 또한, 기판은 하나 이상의 메모리 어레이, 또는 어레이들의 "데크"를 포함할 수 있다. 본 명세서에서 사용되는, 기판이라는 용어는 벌크 반도체 기판 뿐만 아니라 그 위에 형성된 집적 구조들을 포함한다.
도 2a는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 이를 형성하기 위한 방법들을 지원하는 메모리 어레이(200-a)의 단면도를 예시한다. 메모리 어레이(200-a)는 이전 처리 단계에서 형성된 재료의 스택(205)을 포함할 수 있다. 스택(205)은 본 명세서에 설명된 바와 같이, 결국 복수의 메모리 셀을 형성하도록 구성될 수 있다.
재료들의 스택(205)은 스택(205) 내의 다른 재료들의 상부에 그리고 인접하여 위치된 복수의 재료들을 포함할 수 있다. 재료들의 스택(205)은 산화물 재료(210), 전도성 재료(215), 라미나 재료(220), 바닥 전극 재료(225), 칼코게나이드 재료(230), 상부 전극 재료(235), 및 하나 이상의 하드 마스크 재료들(240)을 포함할 수 있다.
산화물 재료(210)는 재료들의 스택(205)의 바닥에 위치될 수 있다. 일부 예들에서, 산화물 재료(210)는 메모리 셀들과 연관된 기판의 예일 수 있다. 산화물 재료(210)는 유전체 재료의 예일 수 있다. 일부 예에서, 산화물 재료(210)는 하드 마스크(도시되지 않음) 위에 형성될 수 있다.
전도성 재료(215)는 하나 이상의 메모리 셀들에 대한 액세스 라인으로서 동작 가능할 수 있다. 일부 예에서, 전도성 재료(215)은 메모리 셀과 연관된 워드 라인의 예일 수 있다. 전도성 재료(215)는 산화물 재료(210)와 결합될 수 있거나, 일부 경우에 산화물 재료(210) 위에 위치될 수 있다. 전도성 재료(215)는 텅스텐 또는 구리, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 전도성 재료(215)는 전도성 라인을 형성하는 데 사용될 수 있다.
라미나(lamina) 재료(220)는 얇은 금속 라미나의 예일 수 있다. 라미나 재료(220)는 전도성 재료(215) 위에 결합되거나 위치될 수 있다.
바닥 전극 재료(225)는 칼코게나이드 재료(230)와의 전기 전도체 또는 전기 컨택의 예일 수 있다. 바닥 전극 재료(225)는 라미나 재료(220)와 칼코게나이드 재료(230) 사이에 위치될 수 있다. 일부 예에서, 바닥 전극 재료(225)는 전도성 재료(215)와 결합될 수 있다. 이러한 예에서, 라미나 재료(220)는 재료의 스택(205)에 존재하지 않을 수 있다. 일부 예에서, 바닥 전극 재료(225)는 탄소계 재료 또는 질화물 재료로 형성될 수 있다. 일부 경우에, 바닥 전극 재료(225)는 전도성 재료로 지칭될 수 있다.
칼코게나이드 재료(230)는 칼코게나이드 재료(230)에 인가되는 전압에 기초하여 데이터를 저장하도록 동작 가능할 수 있다. 예를 들어, 칼코게나이드 재료(230)는 인가되는 제1 전압 펄스에 기초한 제1 상태 및 인가되는 제2 전압 펄스에 기초한 제2 상태를 저장하도록 동작 가능할 수 있다. 칼코게나이드 재료(230)는 상 변화 메모리 셀들, 자가 선택 메모리 셀들, 또는 칼코게나이드를 사용하여 형성된 다른 유형의 메모리 셀을 포함하는 임의의 유형의 칼코게나이드계 메모리 셀을 형성하는데 사용될 수 있다. 칼코게나이드 재료(230)는 바닥 전극 재료(225), 상부 전극 재료(235), 또는 이들의 조합과 결합될 수 있다. 칼코게나이드 재료(230)는 저장 소자 재료의 예일 수 있다. 일부 경우에, 칼코게나이드 재료(230)는 저장 소자를 형성할 수 있다. 일부 경우에, 칼코게나이드 재료(230)는 선택기(selector)와 같은 다른 유형의 엘리먼트를 형성할 수 있다. 일부 경우에, 칼코게나이드 재료(230)를 참조하여 설명된 특징부는 다른 유형의 저장 소자 재료를 포함하는 다른 유형의 재료에 적용될 수 있다.
상부 전극 재료(235)는 칼코게나이드 재료(230)와의 전기 전도체 또는 전기 컨택의 예일 수 있다. 상부 전극 재료(235)는 칼코게나이드 재료(230) 위에 위치될 수 있다. 일부 예에서, 상부 전극 재료(235)는 탄소계 재료 또는 질화물 재료로 형성될 수 있다. 일부 경우에, 상부 전극 재료(235)는 전도성 재료로 지칭될 수 있다.
하드 마스크 재료(240)는 상부 전극 재료(235) 위에 위치되고 그와 결합될 수 있다. 하드 마스크 재료(240)는 하지(underlying) 재료들의 부분들을 보호하는 에칭 마스크(etch mask)의 예일 수 있다. 이러한 예들에서, 하드 마스크 재료 (240) 아래의 영역들은 제조 공정의 에칭 단계 동안 에칭으로부터 보호될 수 있다. 트렌치(245)와 같은 하나 이상의 트렌치(trench)는 하드 마스크 재료(240) 내에 또는 그 사이에 형성될 수 있다. 트렌치(245)는 예를 들어, 포토리소그래피 마스크 기술을 이용하여 적어도 부분적으로 형성될 수 있다. 에칭 동작은 다양한 기술들을 사용하여 재료를 제거할 수 있으며, 이는 예를 들어, 화학적 에칭("습식 에칭"이라고도 함), 플라즈마 에칭("건식 에칭"이라고도 함), 또는 이들의 조합을 포함할 수 있다.
메모리 셀들의 어레이를 형성하기 위한 제조 공정은 메모리 어레이(200-a)의 재료들의 스택(205)을 형성하는 단계를 포함할 수 있다. 스택(205)으로부터, 메모리 셀들은 제조 공정에 의해 형성될 수 있다. 제조 공정은 제조 공정의 단계를 진행하기 위한 하나 이상의 파라미터들을 각각 정의할 수 있는 하나 이상의 단계들을 포함할 수 있다. 단계들의 예들은 재료의 적어도 일부를 에칭하기 위한 하나 이상의 에칭하는 단계들, 스택(205) 상에 재료를 증착하기 위한 하나 이상의 증착 단계들, 및 재료의 스택(205)으로부터 오염물들을 제거하기 위한 하나 이상의 세정 단계들일 수 있다. 각각의 단계는 하나 이상의 에칭 절차들, 하나 이상의 증착 절차들, 또는 하나 이상의 세정 절차들, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제조 공정의 에칭 단계는 적어도 두 개의 상이한 에칭 파라미터들을 포함할 수 있다. 이러한 예들에서, 제1 세트의 에칭 파라미터들는 제1 재료 (예를 들어, 칼코게나이드 재료 (230))를 에칭하는데 사용될 수도 있고, 제2 세트의 에칭 파라미터들는, 제1 세트와 상이하며, 제2 재료 (예를 들어, 바닥 전극 재료 (225))를 에칭하는데 사용될 수 있다. 재료들의 특성들에 기초하여 상이한 재료들에 대해 상이한 세트들의 에칭 파라미터들이 사용될 수 있다. 예를 들어, 제1 재료는 제2 재료보다 더 연성일 수 있고, 상이한 파라미터들은 에칭되는 재료들에 대한 원하지 않는 손상을 감소시키거나 완화시킬 수 있다.
에칭 단계는 스택 (205)에서 다수의 재료들을 에칭하는 것을 포함할 수 있다. 예를 들어, 단일 에칭 단계는 상부 전극 재료 (235), 칼코게나이드 재료 (230), 및 바닥 전극 재료 (225)를 에칭하는 것을 포함할 수 있다. 에칭은 상부로부터 아래로 발생할 수도 있고 따라서 스택 (205)의 상부에서의 재료들 (예를 들어, 상부 전극 재료 (235))은 에칭 파라미터들의 상이한 세트들과 관련된 화학물질들을 에칭하기 위해 노출될 수 있다. 스택 (205)에서 더 높은 재료가 스택 (205)에서 더 낮은 재료 (예를 들어, 바닥 전극 재료 (225))보다 특정 에칭 화학물질들 (예를 들어, 칼코게나이드 재료 (230))에 대해 더 연성이거나 또는 덜 탄성적일 때, 더 낮은 재료 (예를 들어, 바닥 전극 재료 (225))를 에칭하기 위한 에칭 화학물질들은 더 높은 재료 (예를 들어, 칼코게나이드 재료 (230))를 손상시킬 수 있다.
동일한 에칭 단계 동안 다른 공정들과 연관된 에칭 화학 물질들로부터 재료를 보호하거나 다른 화학물질들 또는 다른 단계들의 공정들로부터 재료를 보호하기 위해 칼코게나이드 재료(230)의 표면 상에 라이너를 형성하기 위한 기술들이 본 명세서에 설명된다. 에칭 단계 동안, 칼코게나이드 재료 (230)의 하나 이상의 표면들은 에칭 공정에 의해 노출될 수 있다. 칼코게나이드 재료(230)의 하나 이상의 노출된 표면 상에 라이너를 형성하기 위해 에칭 단계 동안 칼코게나이드 재료(230)의 하나 이상의 노출된 표면 상에 하나 이상의 재료가 증착될 수 있다. 일부 예에서, 라이너는 칼코게나이드 재료(230)와 강한 본딩을 생성할 수 있다. 일부 예에서, 라이너는 칼코게나이드 재료(230)와 약한 본딩을 생성할 수 있다. 이러한 예에서, 라이너의 부분은 제조 공정의 다른 공정 또는 단계 동안 교체될 수 있다.
도 2b는 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트 및 이를 형성하는 방법을 지원하는 메모리 어레이(200-b)의 단면도를 도시한다. 메모리 어레이(200-b)는 재료들의 스택(205)을 에칭하기 위한 에칭 단계 동안 도 2a를 참조하여 설명된 메모리 어레이(200-a)의 예일 수 있다. 예를 들어, 에칭 단계는 연속적인 재료 시트로부터 칼코게나이드 재료(230)의 라인들을 형성하도록 수행될 수 있다. 이러한 라인들을 생성하는 것은 메모리 어레이(200-b)를 칼코게나이드 재료(230)로 형성된 개별 메모리 셀들을 갖는 것에 더 가깝게 할 수 있다. 에칭 단계는 특히 하드 마스크 재료들(240)에 의해 보호되지 않는 영역들에서, 트렌치(245)를 스택(205) 재료 내로 더 깊게 연장시킬 수 있다.
에칭 단계는 메모리 어레이(200-b)의 하나 이상의 층의 측벽을 노출시킬 수 있다. 예를 들어, 에칭 단계는 에칭 단계에 의해 상부 전극 재료(235), 칼코게나이드 재료(230), 바닥 전극 재료(225), 얇은 금속 라미나 재료(220) 또는 이들의 조합의 하나 이상의 측벽을 노출시킬 수 있다. 예를 들어, 칼코게나이드 재료(230)의 하나 이상의 측벽(250)이 에칭에 의해 노출될 수 있다. 도 2b에 도시된 예에서, 측벽들(250) 중 일부의 부분이 노출되는 반면, 다른 측벽들(250)은 노출되는 더 큰 부분을 도시한다. 에칭 단계가 완료된 후, 측벽(250)은 완전히 노출될 수 있다.
에칭 단계 동안, 스택(205) 내의 상이한 재료들이 에칭될 수 있고, 이들 상이한 재료들은 상이한 에칭 파라미터들 또는 습식 또는 건식 에칭 화학물질들을 사용하여 재료를 제거할 수 있다. 예를 들어, 전극 재료(225 및 235)는 칼코게나이드 재료(230)보다 더 단단한 재료로 형성될 수 있고, 에칭을 수행하기 위해 더 강한 파라미터 세트 또는 에칭 화학물질을 사용할 수 있다. 일부 재료들이 다른 재료들 이후에 에칭될 수 있기 때문에, 후속 재료들의 에칭은 이전에 에칭된 재료들을 손상시킬 수 있다.
메모리 소자에서 라인들의 크기가 작아짐에 따라, 에칭에 의해 야기되는 손상은 더욱 큰 영향을 줄 수 있다. 예를 들어, 데이터를 저장할 때 메모리 셀의 유효성은 손상되지 않은 벌크의 양과 관련될 수 있다. 칼코게나이드 재료(230)의 측벽(250)이 노출된 후, 후속 단계들(예를 들어, 바닥 전극 재료(225)를 에칭하는 단계, 세정 단계들, 또는 증착 단계들)은 칼코게나이드 재료를 손상시킬 수 있고 및/또는 하나 이상의 층들에서 원하지 않는 화학 성분 혼합을 야기할 수 있고, 이에 의해 정보를 저장하는데 유용한 칼코게나이드 재료(230)의 벌크의 체적을 감소시킨다. 재료의 크기가 작아짐에 따라, 주어진 공정에 의해 손상된 칼코게나이드 재료의 벌크의 퍼센티지가 증가할 수 있다. 에칭 후에 재료에 대한 손상을 완화시키기 위해, 재료(예를 들어, 실란트 재료)는 보호되는 재료의 노출된 측벽을 따라 보호 라이너를 형성하기 위해 에칭 단계 동안 증착될 수 있다.
실란트 재료(255)는 메모리 어레이(200-b)의 트렌치(245) 내로 증착될 수 있다. 실란트 재료(255)는 노출된 측벽들의 하나 이상의 부분들 위에 보호 층으로서 형성될 수 있다. 실란트(255)는 미리 결정된 두께로 형성될 수 있다. 추가적으로 또는 대안적으로, 실란트 재료(255)는 실리콘을 포함할 수 있다.
실란트 재료(255)는 각각의 트렌치(245)의 제1 측벽, 제2 측벽 및/또는 바닥벽과 접촉할 수 있다. 증착 후에, 실란트 재료(255)는 칼코게나이드 재료(230)의 측벽(250)과 접촉할 수 있다. 칼코게나이드 재료(230)의 측벽(250) 상에 라이너(270)(도 2c에 도시됨)를 형성하는 것은 표면을 손상시키고/시키거나 하나 이상의 층들에서 원하지 않는 화학적 성분 혼합을 야기함으로써 칼코게나이드 재료(230)를 열화시킬 수 있는 상이한 후속 에칭, 세정 또는 증착 공정들(예를 들어, 연속적인 플라즈마 중합(polymerization), 플라즈마 증착 등)로부터 칼코게나이드 재료(230)를 보호할 수 있다. 라이너(270)는 타겟팅된 본딩 공정을 통해 칼코게나이드 재료(230) 상의 에지 조성을 가능하게 할 수 있고, 이에 의해 이온/라디칼 사이클의 사용을 통해 후속 공정들(예를 들어, 건식 에칭 공정, 플라즈마 에칭 공정, 습식 에칭 공정 등) 동안 발생할 수 있는 손상을 감소시킨다. 예를 들어, 라디칼 및/또는 이온과 같은 활성 반응 종(energetic reaction species)이 에칭 공정 동안 생성될 수 있다. 일부 경우에, 라디칼 및/또는 이온 이동이 발생할 수 있다(예를 들어, 하나 이상의 이온 및/또는 라디칼이 칼코게나이드 재료의 하나 이상의 에지 상에 증착될 수 있다). 추가적으로 또는 대안적으로, 하나 이상의 이온 및/또는 라디칼은 칼코게나이드 재료의 벌크 내에 위치될 수 있다.
도 2b에 도시된 바와 같이, 이온들(260) 및/또는 라디칼들(265)은 반응성 중간체 핸들을 생성하기 위한 라디칼-치환 공정 또는 반응에 의해 칼코게나이드 재료(230)의 측벽(250) 상에 형성될 수 있다. 이온들(260) 및/또는 라디칼들(265)은 도 2c에 도시된 바와 같이 라이너(270)를 형성하도록 증착될 수 있다. 라이너(270)는 제조 공정의 후속 단계들 또는 동작들과 연관된 오염 및/또는 엘리먼트 손실을 완화시키기 위해 칼코게나이드 재료(230) 상에 형성될 수 있다.
라이너(270)는 도 3을 참조하여 설명한 바와 같이, 강한 본딩(strong bonding) 방식으로 형성될 수 있다. 대안적으로, 라이너(270)는 도 4를 참조하여 설명된 것과 같은 약한 본딩(weak bonding) 방식을 사용하여 형성될 수 있다. 약한 본딩 방식을 사용할 때, 라이너(270)의 하나 이상의 부분의 조성은 제조 방식에서의 후속 동작들에 의해 변경될 수 있다. 이러한 예들에서, 라이너(270)를 형성하기 위해 증착된 실란트 재료는 후속 동작들의 화학물질들에 의해 변경되도록 구성될 수 있다. 약한 본딩 케이스의 일부 예에서, 칼코게나이드 재료(230)의 측벽(250)은 산화될 수 있다. 추후에, 감소는 증착 공정(예를 들어, ALD 또는 CVD 증착 공정)에서 발생할 수 있다.
실란트 재료는 칼코게나이드 재료(230)의 에칭을 수행하는 것과 동시에 증착될 수 있다. 일부 예에서, 실란트 재료는 칼코게나이드 재료(230)를 에칭한 후에, 그러나 바닥 전극 재료(225)를 에칭하기 전에 증착될 수 있다. 바닥 전극 재료(225)를 에칭할 때, 실란트 재료에 의해 형성된 라이너(270)는 칼코게나이드 재료(230)를 손상시키고/시키거나 칼코게나이드 재료(230)와의 원하지 않는 화학적 구성 성분의 혼합을 야기하는 것으로부터 칼코게나이드 재료(230)를 보호할 수 있다. 바닥 전극 재료(225)를 에칭하는 것은 실란트 재료가 증착된 후에 발생할 수 있다. 바닥 전극 재료 (225)를 에칭하는 것은 여전히 라이너 (270)를 손상시키거나 또는 라이너 (270)와 화학적 성분 혼합을 야기할 수 있다. 일부 경우에, 라이너 (270)는 라이너 (270)에 보충, 보수(repair), 또는 추가하기 위해 실란트 재료 (예를 들어, 제3 실란트 재료)를 증착함으로써 바닥 전극 재료 (225)를 에칭하는 동안 또는 에칭한 후에 보수될 수 있다. 라이너 (270)는 제조 공정의 임의의 동작 또는 단계 후에 또는 그 동안 더 많은 실란트 재료를 증착함으로써 보수될 수 있다.
도 2c는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 이를 형성하기 위한 방법들을 지원하는 메모리 어레이(200-c)의 단면도의 예를 도시한다. 메모리 어레이(200-c)는, 재료의 스택(205)의 부분들에 대해 에칭 및/또는 습식 세정 공정이 수행된 후에, 도 2b를 참조하여 설명된 메모리 어레이(200-b)의 예일 수 있다. 하나 이상의 라이너(270)가 에칭 단계의 일부로서 칼코게나이드 재료(230)의 측벽(250) 상에 형성된다. 라이너(270)(예를 들어, 칼코게나이드 재료(230)의 조작된(engineered) 측벽)는 도 3 및 4를 참조하여 추가로 설명되는 SAM(self-assembled monolayer), 또는 공유 결합된 원자 또는 화합물의 예일 수 있다. 추가적으로 또는 대안적으로, 라이너(270)는 하나 이상의 SAM으로 구성된 필름일 수 있다. 라이너(270)는 상부 전극 재료(235)(예를 들어, 제1 전도성 재료)와 바닥 전극 재료(225)(예를 들어, 제2 전도성 재료) 사이에서 연장될 수 있다. 예를 들어, 라이너(270)는 칼코게나이드 재료(230)의 하나 이상의 에지 상에 형성될 수 있다.
라이너(270)를 갖는 메모리 어레이(200-c)는 도 3을 참조하여 설명된 강한 본딩 케이스에 에칭 단계 후에 발생할 수 있다. 대안적으로, 라이너(270)를 갖는 메모리 어레이(200-c)는 도 4를 참조하여 설명된 약한 본딩 케이스에 제조 공정의 세정 단계 후에 발생할 수 있다.
제조 공정의 세정 단계는 재료들의 스택(205)으로부터 하나 이상의 재료들을 제거하기 위한 습식 세정 공정을 포함할 수 있다. 에칭 공정들 및 다른 공정들 동안, 다양한 재료들 또는 오염물질들이 재료의 스택(205) 상에 남아 있을 수 있다. 스택(205)으로부터 이들 재료 또는 오염물질을 세정하기 위해, 스택(205)은 다양한 화학 재료로 세정되거나 또는 그에 침지될 수 있다.
약한 본딩 케이스의 일부로서, 습식 세정 공정의 화학물질들은 라이너(270)의 조성을 변경하도록 동작 가능할 수 있다. 일부 예에서, 습식 세정 공정은 산화를 통해 하나 이상의 약하게 에칭 종결된 본딩(terminated bond)을 대체할 수 있다. 이러한 예에서, 세정 단계는 라이너의 적어도 일부가 산화되게 할 수 있다. 일부 예에서, 라이너(270)는 에칭 단계 이후에 발생하는 세정 단계 및 증착 단계 동안의 반응으로부터 칼코게나이드 재료(230)를 보호하도록 구성된다.
도 2d는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 이를 형성하기 위한 방법들을 지원하는 메모리 어레이(200-d)의 단면도의 예를 도시한다. 메모리 어레이(200-d)는 라이너(275)가 증착된 후 도 2c를 참조하여 설명된 메모리 어레이(200-c)의 예일 수 있다. 일부 경우에, 라이너(275)는 희생 라이너(sacrificial liner)의 예일 수 있다.
라이너(275)(예를 들어, 제2 라이너)는 라이너(270), 상부 전극 재료(235), 바닥 전극 재료(225), 하드 마스크 재료(240), 전도성 재료(215), 라미나 재료(220), 또는 이들의 조합과 결합될 수 있다. 라이너(275)는 라이너(270)와 상이한 재료일 수 있다. 일부 경우에, 제2 라이너는 라이너(275)의 예일 수 있다. 라이너(275)는 제조 공정의 후속 동작 또는 단계로부터 스택(205)의 일부를 보호하도록 구성될 수 있다. 예를 들어, 라이너(275)는 후속 에칭 단계, 후속 세정 단계, 또는 후속 밀봉 단계, 또는 이들의 조합의 부분들로부터 스택(205)을 보호할 수 있다. 일부 경우에, 라이너(275)는 제조 공정이 완료되기 전에 제거될 수 있다. 일부 경우에, 라이너(275)는 제조 공정이 완료되기 전에 제거되지 않을 수 있다.
도 2e는 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트 및 그 형성 방법을 지원하는 메모리 어레이(200-e)의 단면도의 예를 도시한다. 메모리 어레이(200-e)는 제2 라이너(280)를 형성하기 위해 실란트 재료가 증착된 후 도 2d를 참조하여 설명된 메모리 어레이(200-d)의 예일 수 있다. 메모리 어레이(200-e)는 테이퍼형(tapered) 필라 유사 구조의 예를 도시한다. 일부 경우에, 메모리 어레이(200-e)는 수직 필라 유사 구조로 형성될 수 있다. 예를 들어, 메모리 어레이(200-d) 상에 제2 라이너를 형성하는 것은 수직 필라 유사 구조를 생성할 수 있다. 메모리 어레이(200-e)에 의해 도시된 예와 같은 다른 예에서, 필라 유사 구조는 일부 경우에 (예를 들어, 에칭의 어느 정도의 등방성으로 인해) 테이퍼질 수 있다.
제2 라이너(280)는 라이너(270) 또는 라이너(275), 상부 전극 재료(235), 바닥 전극 재료(225), 하드 마스크 재료(240), 전도성 재료(215), 라미나 재료(220), 산화물 재료(210), 또는 이들의 조합 위에 형성될 수 있다. 제2 라이너(280)는 라이너(270)와 다른 재료일 수 있다. 일부 예에서, 제2 라이너(280)는 실리콘 질화물 라이너의 예일 수 있다.
메모리 어레이(200-e)를 형성하기 위해, 메모리 어레이(200-d)는 다양한 동작 또는 단계를 거칠 수 있다. 예를 들어, 에칭 동작(예를 들어, 에칭 단계의 일부)은 전도성 라인(예를 들어, 워드 라인과 같은)을 형성하기 위해 전도성 재료(215)의 일부를 제거하기 위해 메모리 어레이(200-d)에 적용될 수 있다. 이러한 에칭 공정은 전도성 재료(215)의 하나 이상의 측벽 또는 산화물 재료(210)의 하나 이상의 벽 또는 이들의 조합을 노출시킬 수 있다. 에칭 단계 동안, 하드 마스크 재료(240) 또는 라이너(275)의 일부 또는 이들의 조합이 제거될 수 있다. 에칭 동작 후에 오염물질들을 제거하기 위해 세정 동작(예를 들어, 세정 단계의 일부)이 메모리 어레이에 적용될 수 있다. 제2 라이너(280)를 형성하기 위해 증착 동작(예를 들어, 증착 단계의 일부)이 메모리 어레이에 적용될 수 있다. 증착 동작은 결과로 생긴 재료들의 스택을 밀봉할 수 있다.
메모리 어레이(200)의 최종 필라 구조를 획득하기 위해, 하나 이상의 추가 동작들이 수행될 수 있다. 예를 들어, 충전 재료가 트렌치(245)에 증착될 수 있다. 일부 예에서, 하드 마스크 재료(240)는 상부 전극 재료(235)를 노출시키기 위해 제거될 수 있다. 일부 예에서, 전도성 재료(도시되지 않음)는 디지트 라인을 형성하기 위해 증착될 수 있다. 일부 예에서, 필라는 디지트 라인을 형성하는 전도성 재료, 상부 전극 재료(235), 칼코게나이드 재료(230), 바닥 전극 재료(225), 또는 이들의 조합을 제거함으로써 제1 방향에 수직인 제2 방향으로 필라를 정의할 수 있다. 제2 방향으로 에칭하는 동안, 칼코게나이드 재료의 측벽은 도 2a 내지 도 2e를 참조하여 설명된 것과 유사한 방식으로 라이너 재료로 보호될 수 있고, 추가적인 라이너가 사용될 수 있다.
도 2a 내지 2e는 칼코게나이드 재료 (230)를 개방하기 위한 에칭 단계, 이어서 세정 단계, 이어서 라이너 (275)를 증착하기 위한 증착 단계, 이어서 스택을 밀봉하기 위한 (예를 들어, 제2 라이너 (280)를 증착하기 위한) 에칭 단계, 세정 단계, 및 증착 단계를 포함하는 메모리 어레이를 형성하기 위한 공정 흐름을 예시한다. 라이너(270)의 동일한 특징부들을 이용하는 다른 공정 흐름들이 또한 가능하다.
메모리 어레이를 형성하기 위한 공정 흐름의 일부 예들에서, 공정 흐름은 라이너(275)의 증착을 포함하지 않을 수 있다. 이런 예들에서, 에칭 단계, 세정 단계 및 증착 단계는 하나의 시퀀스에서 완료될 수 있다.
메모리 어레이를 형성하기 위한 공정 흐름의 일부 예들에서, 공정 흐름은, 인시츄(in-situ) 에칭 화학 기술들이 공정 흐름 전체에 걸쳐 메모리 어레이의 하나 이상의 특징부들을 보호할 수 있는 에칭 단계를 포함할 수 있다. 이러한 예들에서, 라이너(270)는 동작들 또는 단계들이 완료된 후에 보수될 수 있거나, 에칭 단계 및/또는 다른 단계들과 동시에 보수될 수 있다.
메모리 어레이를 형성하기 위한 공정 흐름의 일부 예에서, 공정 흐름은 라이너(270)가 에칭 단계 후에 완전히 제거되는 에칭 백 공정(etch back process)이 발생하는 것을 포함할 수 있다. 이러한 예들에서, 세정 단계 동안 및/또는 증착 단계 동안, 라이너(270)에 대한 보수가 발생할 수 있다. 이러한 경우에, 제조 시스템은, 에칭 단계 후에, 제1 라이너의 적어도 일부를 제거하는 에칭 백 공정을 수행하고, 제1 라이너를 보수하기 위해 에칭 백 공정을 수행한 후에 제1 실란트 재료를 증착하도록 구성될 수 있다.
도 3은 본 명세서에 개시된 예들에 따른 칼코게나이드 재료를 위한 보호 실란트를 지원하는 강한 본딩 케이스(300) 및 그 형성 방법의 예를 도시한다. 라이너(270)를 위한 강한 본딩 케이스(300)는 칼코게나이드 재료(230)와 강한 본딩을 형성한다.
박스(305)는 라이너(270)를 형성하기 위해 실란트 재료를 증착하기 전에 칼코게나이드 재료(230)의 복수의 가능한 화학 조성들의 제1 표현(310) 및 실란트 재료가 증착된 후에 칼코게나이드 재료(230)의 측벽(250)의 복수의 가능한 화학 조성들의 제2 표현(315)을 포함한다.
도 2b를 참조하여 설명된 바와 같이, 벌크는 칼코게나이드 재료(230)와 연관될 수 있고, 이 예에서, 다른 원소들 중에서도, 하나 이상의 Ge, As, Se, 및/또는 In과 같은 하나 이상의 칼코게나이드 원소 또는 화합물을 포함할 수 있다. 강한 본딩 케이스에 도입된 화학 경로는 에칭 단계 동안 발생할 수 있다. 이 예에서, 증착 공정은 노출된 벌크 재료에 화학적-활성 이온, 라디칼, 및/또는 화학적 화합물을 도입할 수 있다. 공급 가스(feed gas)(예를 들어, C2H2, CH4, CF3I, 또는 AsH3 등)는 벌크 재료의 하나 이상의 표면을 따라 SAM과 같은 강하게 본딩되고 반응성인 에지 조성물을 형성하기 위해 증착 공정 동안 도입될 수 있다. 이 공정 동안, 바람직한 원소가 벌크 재료의 하나 이상의 표면 상에 증착될 수 있다. 예를 들어, 벌크 재료가 T 또는 Q를 포함하는 경우, 유기-T 화합물(TC) 또는 유기-Q 화합물(QC) 화합물이 개별적으로 형성될 수 있다. 다른 예에서, 벌크 재료가 X 또는 Y를 포함하는 경우, X-I 또는 X-Y 결합은 개별적으로 에지에 형성될 수 있다. 예를 들어, 벌크 재료가 Ge 또는 Se를 포함하는 경우, 유기 게르마늄(GeC) 또는 유기 셀레늄(SeC) 화합물이 개별적으로 형성될 수 있다. 다른 예에서, 벌크 재료가 As 또는 In을 포함하는 경우, AsI 또는 InAs 본딩이 개별적으로 에지에 형성될 수 있다. 벌크는 2018년 12월 1일 공개된 IUPAC(International Union of Applied and Pure Chemistry) 주기율표의 13족, 14족, 15족, 16족 및/또는 17족 원소 중 하나 이상으로 구성될 수 있다.
이 예에서, 건식 에칭 단계 동안 형성된 강한 본딩들은 439 kJ/mol보다 큰 결합 해리 에너지들을 가질 수 있다. 에지는 반응성 중간체(reactive intermediate)로서 사용될 수 있으며, 예를 들어, 후속 습식 세정 공정은 하이드록실 기(OH)를 도입하여, 에지 조성을 추가로 변화시킬 수 있다. 박스(320)는 세정 단계 후에 칼코게나이드 재료(230) 및/또는 라이너(270)의 복수의 가능한 화학 조성들의 표현을 포함한다. 예를 들어, T-COH, Q-IOH, T-COH, 또는 Q-Y-OH와 같은 중간 에지 조성물이 형성될 수 있다. 예를 들어, GeCOH, AsIOH, SeCOH, 또는 InAsOH와 같은 중간체 에지 조성물이 형성될 수 있다. 히드록실 기는 추가로 치환 반응을 겪을 수 있고, 여기서 이들은 증착 동작(예를 들어, ALD 또는 CVD) 동안 실리콘 질화물에 의해 대체된다. 일부 경우에, 증착 동작은 도 2d를 참조하여 설명된 라이너(275)를 증착하도록 구성될 수 있다. 일부 경우에, 증착 동작은 도 2e을 참조하여 설명된 제2 라이너(280)를 형성하기 위해 실란트 재료를 증착하도록 구성될 수 있다. 이러한 방식으로, 초기의 강한 본딩이 유지되고, T-CNSi, X-INSi, Q-CNSi, 및/또는 Y-X-NSi의 조성물로 (도 2c-2e를 참조하여 설명된 바와 같이) 조작된 측벽을 형성한다. 보다 구체적인 예에서, 초기 강한 본딩이 유지될 수 있어, GeCNSi, AsINSi, SeCNSi, 및/또는 InAsNSi의 조성물로 조작된 측벽을 형성한다. 박스(325)는 증착 또는 밀봉 단계 이후에 칼코게나이드 재료(230) 및/또는 라이너(270)의 복수의 가능한 화학적 조성의 표현을 포함한다.
도 4는 본 명세서에 개시된 예에 따른 칼코게나이드 재료를 위한 보호 실란트를 지원하는 약한 본딩 케이스(400) 및 그 형성 방법의 예를 도시한다. 라이너(270)를 위한 약한 본딩 케이스(400)는 칼코게나이드 재료(230)와 약한 본딩을 형성하는 단계를 포함한다.
박스(405)는 라이너(270)를 형성하기 위해 실란트 재료를 증착하기 전에 칼코게나이드 재료(230)의 복수의 가능한 화학 조성들의 제1 표현(410) 및 실란트 재료가 증착된 후에 칼코게나이드 재료(330)의 측벽(250)의 복수의 가능한 화학 조성들의 제2 표현(415)을 포함한다.
도 2b 및 도 3을 참조하여 설명된 바와 같이, 벌크는 칼코게나이드 재료(230)와 연관될 수 있고, 이 예에서 T, X, Q 및/또는 Y(예를 들어, Ge, As, Se 및/또는 In)를 포함할 수 있다. 이 예에서, 에칭 단계 동안 및 다른 단계들 동안 칼코게나이드 재료(230) 상에 화학 본딩들이 형성될 수 있다. 이 예에서, 벌크 재료는 에칭 동작 동안 하나 이상의 수소 할라이드(예를 들어, HBr)에 노출될 수 있고, 따라서 후속 산화 단계 동안 제어된 화학적 치환에 경향이 있는 반응성 핸들(reactive handle)을 생성한다. 이 단계에서의 반응성 핸들은 세정 단계 및/또는 증착 단계 동안 교환될 약하게 본딩된 재료로 간주될 수 있다. 일부 예에서, 약한 본딩은 439 kJ/mol 미만의 결합 해리 에너지와 연관된 화학적으로 본딩된 종인 것으로 이해될 수 있다. 도시된 바와 같이, 벌크는 2018년 12월 1일에 발표된 IUPAC 주기율표로부터의 하나 이상의 13족, 14족, 15족, 16족 및/또는 17족 원소로 구성될 수 있다.
예를 들어, 벌크(예를 들어, 칼코게나이드 재료(230)) 표면을 HBr에 노출시킴으로써, Br 종결 표면이 발생할 수 있다(예를 들어, TBr, XBr, QBr, YBr, GeBr, AsBr, SeBr, InBr 등). 세정 단계 (예를 들어, 산화 단계) 동안, Br 종결된 표면 (에지)은 히드록실 기에 노출될 수 있고, 따라서 히드록실 기와의 치환 반응 (예를 들어, TBr+H2O ↔ TOH + HBr 또는 GeBr+H2O ↔ GeOH + HBr)동안 Br 원자를 대체할 수 있다. 박스(420)는 세정 단계 후에 칼코게나이드 재료(230) 및/또는 라이너(270)의 복수의 가능한 화학 조성들의 표현을 포함한다. 이 단계 후에, 벌크의 하이드록실 종결 표면은 증착 단계(예를 들어, ALD 또는 CVD) 동안 환원 반응을 겪어 조작된 측벽을 형성하는 하이드록실 기를 대체할 수 있다(도 2c-2e을 참조). 일부 경우에, 증착 동작은 도 2d를 참조하여 설명된 라이너(275)를 증착하도록 구성될 수 있다. 일부 경우에, 증착 동작은 도 2e를 참조하여 설명된 제2 라이너(280)를 형성하기 위해 실란트 재료를 증착하도록 구성될 수 있다. 조작된 측벽은 다른 조성들 중에서 TNSi, XNSi, QNSi, 및/또는 YNSi 또는 GeNSi, AsNSi, SeNSi, 및/또는 InNSi의 조성을 가질 수 있다. 박스(425)는 증착 또는 밀봉 단계 이후에 칼코게나이드 재료(230) 및/또는 라이너(270)의 복수의 가능한 화학 조성의 표현을 포함한다.
도 5는 본 개시의 양태들에 따른, 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 (500) 및 그것을 형성하기 위한 방법들을 예시하는 흐름도를 도시한다. 방법(500)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예들에서, 하나 이상의 제어기들은 설명된 기능들을 수행하기 위해 제조 시스템의 하나 이상의 기능 엘리먼트들을 제어하기 위한 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
505에서, 방법(500)은 정보를 저장하기 위한 칼코게나이드 재료 및/또는 스위칭 디바이스 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계를 포함할 수 있다. 505의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
510에서, 방법(500)은 제조 공정의 에칭 단계의 일부로서, 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 포함할 수 있다. 510의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
515에서, 방법(500)은 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 515의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
520에서, 방법(500)은 칼코게나이드 재료를 에칭한 후 또는 적어도 일부 동안, 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 에칭 단계의 일부로서 증착하는 단계를 포함할 수 있다. 520의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
525에서, 방법 (500)은 제1 실란트 재료를 증착한 후 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 525의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
530에서, 방법(500)은 에칭 단계 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 필라 위에 제2 실란트 재료를 증착하는 단계를 포함할 수 있다. 530의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 본 명세서에 설명된 바와 같은 장치는 방법(500)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계, 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 위한 특징부들, 수단들, 또는 명령들(예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 상기 에칭 단계는 : 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭하는 단계, 칼코게나이드 재료를 에칭한 후 또는 적어도 일부 동안 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계, 제1 실란트 재료를 증착한 후 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭하는 단계를 포함할 수 있다. 장치는 또한, 에칭 단계 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 필라 위에 제2 실란트 재료를 증착하기 위한 특징부들, 수단들, 또는 명령들 (예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다.
본 명세서에 설명된 방법(500) 및 장치의 일부 예들은 칼코게나이드 재료의 측벽과 결합된 제1 라이너를 보수하기 위해 전도성 재료를 에칭한 후에 제3 실란트 재료를 증착하기 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있고, 제2 실란트 재료를 증착하는 단계는 전도성 재료를 에칭한 후에 제3 실란트 재료를 증착하는 것에 기초할 수 있다.
본 명세서에 설명된 방법(500) 및 장치의 일부 예들에서, 제1 실란트 재료를 증착하는 단계는 제1 라이너를 형성하기 위해 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소들을 증착하기 위한 동작들, 특징부들, 수단, 또는 명령들을 더 포함할 수 있다. 본 명세서에 설명된 방법 (500) 및 장치의 일부 예들에서, 하나 이상의 원소들은 라디칼 형태 또는 이온 또는 반응성 화합물을 포함한다. 본 명세서에 설명된 방법 (500) 및 장치의 일부 예들에서, 하나 이상의 원소들은 하나 이상의 할로겐 원소들을 포함한다.
본 명세서에 설명된 방법 (500) 및 장치의 일부 예들은 에칭 단계 후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 필라를 세정하는 단계를 위한 동작들, 특징부들, 수단들, 또는 명령들을 더 포함할 수도 있고, 여기서 제2 실란트 재료를 증착하는 단계는 세정 단계 후에 발생한다.
본 명세서에 설명된 방법(500) 및 장치의 일부 예에서, 제1 라이너는 에칭 단계 후에 발생하는 세정 단계 및 증착 단계 동안의 반응으로부터 칼코게나이드 재료를 보호하도록 구성될 수 있다. 본 명세서에 설명된 방법(500) 및 장치의 일부 예들에서, 제1 라이너는 에칭 단계의 일부로서 후속 재료들을 에칭하는데 사용되는 하나 이상의 공정들로부터 칼코게나이드 재료를 보호하도록 구성될 수 있다. 본 명세서에 설명된 방법(500) 및 장치의 일부 예들에서, 에칭 단계는 건식 에칭 공정을 포함한다. 본 명세서에 설명된 방법(500) 및 장치의 일부 예에서, 제2 라이너는 실리콘 질화물을 포함한다.
도 6은 본 개시의 양태들에 따른, 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 (600) 및 그것을 형성하기 위한 방법들을 예시하는 흐름도를 도시한다. 방법(600)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예들에서, 하나 이상의 제어기들은 설명된 기능들을 수행하기 위해 제조 시스템의 하나 이상의 기능 엘리먼트들을 제어하기 위한 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
605에서, 방법(600)은 정보를 저장하기 위한 칼코게나이드 재료 및/또는 스위칭 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계를 포함할 수 있다. 605의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
610에서, 방법(600)은 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 포함할 수 있다. 610의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
615에서, 방법(600)은 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 615의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
620에서, 방법(600)은 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 에칭 단계의 일부로서 증착하는 단계를 포함할 수 있다. 620의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
625에서, 방법(600)은 에칭 단계 이후에 발생하는 단계의 일부로서 치환 기반 반응을 사용하여 제1 라이너의 조성을 에칭 단계의 일부로서 변경하는 단계를 포함할 수 있다. 625의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 본 명세서에 설명된 장치는 방법(600)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는, 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계 및 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 위한 특징부들, 수단들, 또는 명령들(예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 상기 에칭 단계는 : 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭하는 단계, 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계, 및 에칭 단계 후에 발생하는 단계의 일부로서 치환 기반 반응을 사용하여 제1 라이너의 조성을 에칭 단계의 일부로서 변경하는 단계를 포함한다.
본 명세서에 설명된 방법(600) 및 장치의 일부 예들은 에칭 단계 이후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 필라 위에 제2 실란트 재료를 증착하는 단계를 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있으며, 여기서 제1 라이너의 조성을 변경하는 단계는 증착 단계 동안 발생하고 상기 단계는 증착 단계를 포함한다. 본 명세서에 설명된 방법(600) 및 장치의 일부 예들은 에칭 단계 이후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 필라를 세정하기 위한 동작들, 특징부들, 수단들, 또는 지시들을 더 포함할 수 있으며, 여기서 제1 라이너의 조성을 변경하는 단계은 세정 단계 동안 발생하고 상기 단계는 세정 단계를 포함한다.
본 명세서에 설명된 방법(600) 및 장치의 일부 예들에서, 제1 실란트 재료를 증착하는 단계는 칼코게나이드 재료의 측벽의 표면을 산화시키는 단계를 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있다. 본 명세서에 설명된 방법(600) 및 장치의 일부 예들에서, 에칭 단계는 에칭 단계의 일부로서 그리고 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭하는 단계를 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있고, 여기서 제1 라이너의 조성을 변경하는 단계는 전도성 재료를 에칭하는 것에 기초할 수 있다.
본 명세서에 설명된 방법(600) 및 장치의 일부 예들에서, 제1 실란트 재료를 증착하는 단계는 제1 라이너를 형성하기 위해 칼코게나이드 재료와 본딩되도록 구성된 하나 이상의 원소들을 증착하기 위한 동작들, 특징부들, 수단, 또는 명령들을 더 포함할 수 있다. 본 명세서에 설명된 방법 (600) 및 장치의 일부 예들에서, 하나 이상의 원소들은 하나 이상의 이온들을 포함한다.
도 7은 본 개시의 양태들에 따른, 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 (700) 및 이를 형성하기 위한 방법들을 예시하는 흐름도를 도시한다. 방법(700)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예들에서, 하나 이상의 제어기들은 설명된 기능들을 수행하기 위해 제조 시스템의 하나 이상의 기능 엘리먼트들을 제어하기 위한 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
705에서, 방법(700)은 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계를 포함할 수 있다. 705의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
710에서, 방법(700)은 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 포함할 수 있다. 710의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
715에서, 방법(700)은 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 715의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
720에서, 방법(700)은 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 에칭 단계의 일부로서 증착하는 단계를 포함할 수 있다. 720의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
725에서, 방법 (700)은 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 725의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 본 명세서에 설명된 장치는 방법(700)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계 및 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 위한 특징부들, 수단들 또는 명령들(예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 상기 에칭 단계는, 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭하는 단계, 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계, 및 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭하는 단계를 포함한다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예들은 에칭 단계 이후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 필라를 세정하는 단계를 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있다. 본 명세서에 설명된 방법(700) 및 장치의 일부 예에서, 제1 라이너는 세정 단계 및 에칭 단계 후에 발생하는 다른 단계 동안의 반응으로부터 칼코게나이드 재료를 보호하도록 구성될 수 있다.
본 명세서에 설명된 방법(700) 및 장치의 일부 예들에서, 제1 실란트 재료를 증착하는 단계는 제1 라이너를 형성하기 위해 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소들을 증착하는 단계를 위한 동작들, 특징부들, 수단, 또는 명령들을 더 포함할 수 있다. 본원에 설명된 방법 (700) 및 장치의 일부 예들에서, 하나 이상의 원소들은 라디칼 형태 또는 이온 또는 반응성 화합물을 포함한다. 본원에 설명된 방법 (700) 및 장치의 일부 예들에서, 하나 이상의 원소들은 하나 이상의 할로겐 원소들을 포함한다.
도 8은 본 개시의 양태들에 따른, 칼코게나이드 재료를 위한 보호 실란트를 지원하는 방법 또는 방법들 (800) 및 이를 형성하기 위한 방법들을 예시하는 흐름도를 도시한다. 방법(800)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예들에서, 하나 이상의 제어기들은 설명된 기능들을 수행하기 위해 제조 시스템의 하나 이상의 기능 엘리먼트들을 제어하기 위한 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능들의 양태들을 수행할 수 있다.
805에서, 방법(800)은 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계를 포함할 수 있다. 805의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
810에서, 방법(800)은 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 포함할 수 있다. 810의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
815에서, 방법(800)은 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 815의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
820에서, 방법(800)은 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 에칭 단계의 일부로서 증착하는 단계를 포함할 수 있다. 820의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
825에서, 방법 (800)은 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭 단계의 일부로서 에칭하는 단계를 포함할 수 있다. 825의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
830에서, 방법(800)은 에칭 단계 후에, 제1 라이너의 적어도 일부를 제거하는 에칭 백 공정(etch back process)을 수행하는 단계를 포함할 수 있다. 830의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
835에서, 방법(800)은 제1 라이너를 보수하기 위해 에칭 백 공정을 수행한 후에 제1 실란트 재료를 증착하는 단계를 포함할 수 있다. 835의 동작들은 본 명세서에 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 본 명세서에 설명된 장치는 방법(800)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계, 제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 재료들의 스택을 에칭하는 단계를 위한 특징부들, 수단들 또는 명령들(예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 상기 에칭 단계는 : 제1 세트의 에칭 파라미터들을 사용하여 칼코게나이드 재료의 측벽을 노출시키기 위해 칼코게나이드 재료를 에칭하는 단계 칼코게나이드 재료를 에칭한 후 제1 라이너를 형성하기 위해 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계, 제1 실란트 재료를 증착한 후 제2 세트의 에칭 파라미터들을 사용하여 전도성 재료를 에칭하는 단계를 포함할 수 있다. 장치는 또한, 에칭 단계 후에, 제1 라이너의 적어도 일부를 제거하는 에칭 백 공정을 수행하는 단계, 제1 라이너를 보수하기 위해 에칭 백 공정을 수행한 후에 제1 실란트 재료를 증착하기 위한 단계를 위한 특징부들, 수단들, 또는 명령들 (예를 들어, 프로세서에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다.
본원에 설명된 방법 (800) 및 장치의 일부 예들은 에칭 단계 후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 필라를 세정하는 단계를 위한 동작들, 특징부들, 수단들, 또는 명령들을 더 포함할 수도 있고, 여기서 에칭 백 공정을 수행하는 단계는 습식 세정 공정을 사용하여 필라를 세정한 후에 발생한다. 본 명세서에 설명된 방법(800) 및 장치의 일부 예들은 제1 실란트 재료를 증착하여 제1 라이너를 보수한 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기위해 제2 실란트 재료를 필라 위에 증착하는 단계를 위한 동작들, 특징부들, 수단들 또는 명령들을 더 포함할 수 있다.
본 명세서에 설명된 방법(800) 및 장치의 일부 예들에서, 제1 실란트 재료를 증착하는 단계는 제1 라이너를 형성하기 위해 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소들을 증착하는 단계를 위한 동작들, 특징부들, 수단들, 또는 명령들을 더 포함할 수 있다. 본 명세서에 설명된 방법(800) 및 장치의 일부 예들에서, 제1 라이너는 에칭 단계의 일부로서 후속 재료들을 에칭하는데 사용되는 하나 이상의 공정들로부터 칼코게나이드 재료를 보호하도록 구성될 수 있다. 본 명세서에 설명된 방법(800) 및 장치의 일부 예들에서, 에칭 단계는 건식 에칭 공정을 포함한다.
전술한 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들은 재배열되거나 그렇지 않으면 수정될 수 있고 다른 구현예들이 가능하다는 것에 유의해야 한다. 또한, 둘 이상의 방법으로부터의 일부가 조합될 수 있다.
장치가 설명된다. 상기 장치는 제1 전극, 상기 제1 전극과 결합된 정보를 저장하기 위한 칼코게나이드 재료, 및 상기 칼코게나이드 재료과 결합된 제2 전극을 포함하는 필라, 상기 칼코게나이드 재료의 측벽과 결합되고 상기 제1 전극과 상기 제2 전극 사이에서 연장되는 제1 라이너, 및 상기 필라의 상기 제1 라이너, 상기 제1 전극, 및 상기 제2 전극과 결합된 제2 라이너를 포함할 수 있고, 상기 제2 라이너는 상기 제1 라이너와 상이한 재료이다. 장치의 일부 예들은 필라의 제1 전극과 결합된 전도성 라인을 포함할 수 있다. 장치의 일부 예들은 전도성 라인과 필라의 제1 전극 사이에 위치된 라미나(lamina)를 포함할 수 있다.
본 명세서에 설명된 정보 및 신호들은 다양한 상이한 기술들 및 테크닉들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학장들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
용어 "전자 통신", "전도성 컨택", "연결", 및 "결합"은 컴포넌트들 간의 신호의 흐름을 지원하는 컴포넌트들 간의 관계를 지칭할 수 있다. 컴포넌트들은, 임의의 시간에, 컴포넌트들 사이의 신호들의 흐름을 지원할 수 있는 컴포넌트들 사이에 임의의 전도성 경로가 존재하는 경우, 서로 전자 통신하는(또는 서로 전도성 컨택 또는 연결되거나 결합되는) 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 컨택 또는 연결되거나 결합되는) 컴포넌트들 사이의 전도성 경로는 연결된 컴포넌트들을 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트들 사이의 전도성 경로는 컴포넌트들 사이의 직접 전도성 경로일 수 있거나, 연결된 컴포넌트들 사이의 전도성 경로는 스위치들, 트랜지스터들, 또는 다른 컴포넌트들과 같은 중간 컴포넌트들을 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 예들에서, 연결된 컴포넌트들 사이의 신호들의 흐름은 예를 들어, 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 컴포넌트들을 사용하여 일정 시간 동안 중단될 수 있다.
용어 "결합"은 신호가 현재 전도성 경로를 통해 컴포넌트들 사이에서 통신될 수 없는 컴포넌트들 사이의 개방 회로 관계로부터 신호가 전도성 경로를 통해 컴포넌트들 사이에서 통신될 수 있는 컴포넌트들 사이의 폐쇄 회로 관계로 이동하는 조건을 지칭한다. 컨트롤러와 같은 컴포넌트가 다른 컴포넌트들을 함께 결합할 때, 컴포넌트는, 이전에 신호들이 흐르는 것을 허용하지 않았던 전도성 경로를 통해 다른 컴포넌트들 사이에서 신호들이 흐르는 것을 허용하는 변화를 개시한다.
용어 "격리된"은 현재 신호가 흐를 수 없는 컴포넌트들 사이의 관계를 의미한다. 컴포넌트 사이에 개방 회로가 있으면 컴포넌트는 서로 격리된다. 예를 들어, 컴포넌트들 사이에 위치한 스위치에 의해 분리된 두 컴포넌트 스위치가 열리면 서로 격리된다. 컨트롤러가 2개의 컴포넌트들을 격리시킬 때, 컨트롤러는 이전에 신호들이 흐르도록 허용한 전도성 경로를 사용하여 컴포넌트들 사이에서 신호들이 흐르는 것을 방지하는 변화에 영향을 미친다.
본 명세서에서 용어 "층" 또는 "레벨"은 (예를 들어, 기판에 대하여) 기하학적 구조의 지층(stratum) 또는 시트를 의미한다. 각 층 또는 레벨은 3차원(예를 들어, 높이, 너비 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층 또는 레벨은 2차원이 3차원보다 큰 3차원 구조, 예를 들어, 박막일 수 있다. 층 또는 레벨은 다른 엘리먼트, 컴포넌트 및/또는 재료를 포함할 수 있다. 일부 예들에서, 하나의 층 또는 레벨은 두 개 이상의 서브 층 또는 서브 레벨로 구성될 수 있다.
본 명세서에 사용된, 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 변경된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용되는, 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 예들에서, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 컨택으로서 사용될 수 있다. 전극은 메모리 어레이의 엘리먼트들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
메모리 어레이를 포함하는, 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 예들에서에, 기판은 반도체 웨이퍼이다. 다른 예들에서, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판 또는 기판의 서브-영역들의 전도성은 인, 붕소, 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종들을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료, 예를 들어, 금속을 통해 다른 전자 소자들과 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어, 축퇴성 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형이면(즉, 다수 캐리어가 신호이면), FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형이면(즉, 다수 캐리어가 홀이면), FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 캡핑될 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되게 할 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터 게이트에 트랜지스터의 임계 전압보다 낮은 전압이 인가될 때 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여 본 명세서에 설명된 설명은 예시적인 구성들을 기술하며, 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 표현하지 않는다. 본 명세서에서 사용되는 용어 "예시적인"은 "예제, 인스턴스, 또는 예시로서 작용하는 것"을 의미하고, "선호되는" 또는 "다른 예들에 비해 유리한 것"은 아니다. 상세한 설명은 설명된 기술의 이해를 제공하는 특정 세부 사항을 포함한다. 그러나, 이러한 기술들은 이러한 특정 세부사항들 없이 실시될 수 있다. 일부 경우들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 타입의 다양한 컴포넌트들은 유사한 컴포넌트들을 구별하는 대시 및 제2 라벨에 의해 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만을 사용한다면, 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 대해서도 설명이 적용될 수 있다.
본 명세서에 설명된 정보 및 신호들은 다양한 상이한 기술들 및 테크닉들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학장들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 범용 프로세서, DSP(digital signal processor), ASIC(application-specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합 (예를 들어, DSP 와 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로 구현될 수도 있다.
본 명세서에서 설명되는 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능 매체 상의 하나 이상의 명령어들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상기에서 설명된 기능들은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합들을 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구항들을 포함하는 본 명세서에서 사용되는 바와 같이, 아이템들의 리스트(예를 들어, "중 적어도 하나" 또는 "중 하나 이상"과 같은 문구에 의해 서문을 쓰는 아이템들의 리스트)에서 사용되는 "또는"는, 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 하는 포괄 리스트를 나타낸다. 또한, 본 명세서에서 사용되는, 문구 "기초하여"은 폐쇄 세트의 조건들에 대한 언급으로 해석되지 않을 것이다. 예를 들어, "조건 A에 기초하여"라고 설명되는 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용되는, 문구 "기초하여"은 문구 "적어도 부분적으로 기초하여"와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독가능 매체는 한 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 가능하게 하는 임의의 매체를 포함하는 통신 매체 및 비-일시적 컴퓨터 저장 매체 둘 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 비일시적 컴퓨터 판독가능 매체들은 RAM, ROM, EEPROM(electrically erasable programmable read-only memory), CD(compact disk) ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 명령어들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 전달 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독가능 매체라고 적절하게 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선(twisted pair), DSL(digital subscriber line), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스켓(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, DVD, 플로피 디스켓 및 블루레이 디스크를 포함하며, 디스켓은 일반적으로 데이터를 자기적으로 재생하고, 디스크는 레이저와 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독가능 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 통상의 지식을 가진 자가 본 개시를 만들거나 사용할 수 있도록 하기 위해 제공된다. 본 발명에 대한 다양한 변형들은 당업자에게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예들 및 설계들에 제한되지 않지만, 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따른다.
Claims (32)
- 방법에 있어서,
정보를 저장하기 위한 칼코게나이드(chalcogenide) 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계;
제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 상기 재료들의 스택을 에칭하는 단계, - 상기 에칭하는 단계는,
제1 세트의 에칭 파라미터들을 사용하여 상기 칼코게나이드 재료의 측벽을 노출시키기 위해 상기 칼코게나이드 재료를 에칭하는 단계;
상기 칼코게나이드 재료를 에칭한 후 또는 적어도 일부 동안 제1 라이너(liner)를 형성하기 위해 상기 칼코게나이드 재료의 측벽 상에 제1 실란트(sealant) 재료를 증착하는 단계;
상기 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 상기 전도성 재료를 에칭하는 단계를 포함 -; 및
상기 에칭하는 단계 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 상기 필라 위에 제2 실란트 재료를 증착하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 칼코게나이드 재료의 측벽과 결합된 상기 제1 라이너를 보수(repair)하기 위해 상기 전도성 재료를 에칭한 후에 제3 실란트 재료를 증착하는 단계를 더 포함하고, 상기 제2 실란트 재료를 증착하는 단계는 상기 전도성 재료를 에칭한 후에 상기 제3 실란트 재료를 증착하는 것에 적어도 부분적으로 기초하는, 방법. - 제1항에 있어서, 상기 제1 실란트 재료를 증착하는 단계는,
상기 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소를 증착하는 단계를 더 포함하는, 방법. - 제3항에 있어서, 상기 하나 이상의 원소는 라디칼 형태 또는 이온 또는 반응성 화합물을 포함하는, 방법.
- 제3항에 있어서, 상기 하나 이상의 원소는 하나 이상의 할로겐 원소를 포함하는, 방법.
- 제1항에 있어서,
상기 에칭하는 단계 후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 상기 필라를 세정하는 단계를 더 포함하고, 상기 제2 실란트 재료를 증착하는 단계는 상기 세정하는 단계 후에 발생하는, 방법. - 제6항에 있어서, 상기 제1 라이너는 상기 에칭하는 단계 이후에 발생하는 상기 세정하는 단계 및 상기 증착하는 단계 동안의 반응들로부터 상기 칼코게나이드 재료를 보호하도록 구성된, 방법.
- 제1항에 있어서, 상기 제1 라이너는 상기 에칭하는 단계의 일부로서 후속 재료들을 에칭하는데 사용되는 하나 이상의 공정들로부터 상기 칼코게나이드 재료를 보호하도록 구성된, 방법.
- 제1항에 있어서, 상기 에칭하는 단계는 건식 에칭 공정을 포함하는, 방법.
- 제1항에 있어서, 상기 제2 라이너는 실리콘 질화물을 포함하는, 방법.
- 방법에 있어서,
정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계;
제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 상기 재료들의 스택을 에칭하는 단계를 포함하고, - 상기 에칭하는 단계는,
제1 세트의 에칭 파라미터들을 사용하여 상기 칼코게나이드 재료의 측벽을 노출시키기 위해 상기 칼코게나이드 재료를 에칭하는 단계;
상기 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계; 및
상기 에칭하는 단계 후에 발생하는 단계의 일부로서 치환 기반 반응을 사용하여 상기 제1 라이너의 조성을 변경하는 단계를 포함하는, 방법. - 제11항에 있어서,
상기 에칭하는 단계 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 상기 필라 위에 제2 실란트 재료를 증착하는 단계를 더 포함하고, 상기 제1 라이너의 조성을 변경하는 단계는 상기 증착하는 단계 동안 발생하고, 상기 단계는 상기 증착하는 단계를 포함하는, 방법. - 제11항에 있어서,
상기 에칭하는 단계 이후에 발생하는 세정 단계의 일부로서 습식 세정 공정(wet clean process)를 사용하여 상기 필라를 세정하는 단계를 더 포함하고, 상기 제1 라이너의 조성을 변경하는 단계는 상기 세정하는 단계 동안 발생하고, 상기 단계는 상기 세정하는 단계를 포함하는, 방법. - 제11항에 있어서, 상기 제1 실란트 재료를 증착하는 단계는,
상기 칼코게나이드 재료의 측벽의 표면을 산화시키는 단계를 더 포함하는, 방법. - 제11항에 있어서, 상기 에칭하는 단계는,
상기 에칭하는 단계의 일부로서 그리고 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 상기 전도성 재료를 에칭하는 단계를 더 포함하고, 상기 제1 라이너의 조성을 변경하는 단계는 상기 전도성 재료를 에칭하는 것에 적어도 부분적으로 기초하는, 방법. - 제11항에 있어서, 상기 제1 실란트 재료를 증착하는 단계는,
상기 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소를 증착하는 단계를 더 포함하는, 방법. - 제16항에 있어서, 상기 하나 이상의 원소는 하나 이상의 이온을 포함하는, 방법.
- 장치에 있어서,
제1 전극, 상기 제1 전극에 결합된 정보를 저장하기 위한 칼코게나이드 재료, 및 상기 칼코게나이드 재료에 결합된 제2 전극을 포함하는 필라(pillar);
상기 칼코게나이드 재료의 측벽과 결합되고 상기 제1 전극과 상기 제2 전극 사이에서 연장되는 제1 라이너(liner); 및
상기 필라의 제1 라이너, 상기 제1 전극, 및 상기 제2 전극과 결합된 제2 라이너를 포함하고, 상기 제2 라이너는 상기 제1 라이너와 상이한 재료인, 장치. - 제18항에 있어서,
상기 필라의 상기 제1 전극에 결합된 전도성 라인을 더 포함하는, 장치. - 제19항에 있어서, 상기 전도성 라인과 상기 필라의 상기 제1 전극 사이에 위치된 라미나(lamina)를 더 포함하는, 장치.
- 방법에 있어서,
정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계;
제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 상기 재료들의 스택을 에칭하는 단계를 포함하고, 상기 에칭하는 단계는,
제1 세트의 에칭 파라미터들을 사용하여 상기 칼코게나이드 재료의 측벽을 노출시키기 위해 상기 칼코게나이드 재료를 에칭하는 단계;
상기 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계; 및
상기 제1 실란트 재료를 증착시킨 후에 제2 세트의 에칭 파라미터들을 사용하여 상기 전도성 재료를 에칭하는 단계를 포함하는, 방법. - 제21항에 있어서,
상기 에칭하는 단계 후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 상기 필라를 세정하는 단계를 더 포함하는, 방법. - 제22항에 있어서, 상기 제1 라이너는 상기 세정하는 단계 및 상기 에칭하는 단계 후에 발생하는 다른 단계들 동안의 반응들로부터 상기 칼코게나이드 재료를 보호하도록 구성된, 방법.
- 제21항에 있어서, 상기 제1 실란트 재료를 증착하는 단계는,
상기 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소를 증착하는 단계를 더 포함하는, 방법. - 제24항에 있어서, 상기 하나 이상의 원소는 라디칼 형태(radical form)를 포함하는, 방법.
- 제24항에 있어서, 상기 하나 이상의 원소는 하나 이상의 할로겐 원소를 포함하는, 방법.
- 방법에 있어서,
정보를 저장하기 위한 칼코게나이드 재료 및 전도성 재료를 포함하는 재료들의 스택을 형성하는 단계;
제조 공정의 에칭 단계의 일부로서 필라를 형성하기 위해 상기 재료들의 스택을 에칭하는 단계, - 상기 에칭하는 단계는,
제1 세트의 에칭 파라미터들을 사용하여 상기 칼코게나이드 재료의 측벽을 노출시키기 위해 상기 칼코게나이드 재료를 에칭하는 단계;
상기 칼코게나이드 재료를 에칭한 후에 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료의 측벽 상에 제1 실란트 재료를 증착하는 단계; 및
상기 제1 실란트 재료를 증착한 후에 제2 세트의 에칭 파라미터들을 사용하여 상기 전도성 재료를 에칭하는 단계를 포함-;
상기 에칭하는 단계 후에, 상기 제1 라이너의 적어도 일부를 제거하는 에칭 백 공정(etch back process)을 수행하는 단계; 및
상기 제1 라이너를 보수(repair)하기 위해 상기 에칭 백 공정을 수행한 후에 상기 제1 실란트 재료를 증착하는 단계를 포함하는, 방법. - 제27항에 있어서,
상기 에칭하는 단계 후에 발생하는 세정 단계의 일부로서 습식 세정 공정을 사용하여 상기 필라를 세정하는 단계를 더 포함하고, 상기 에칭 백 공정을 수행하는 단계는 상기 습식 세정 공정을 사용하여 상기 필라를 세정한 후에 발생하는, 방법. - 제27항에 있어서,
상기 제1 라이너를 보수하기 위해 상기 제1 실란트 재료를 증착한 후에 발생하는 증착 단계의 일부로서 제2 라이너를 형성하기 위해 상기 필라 위에 제2 실란트 재료를 증착하는 단계를 더 포함하는, 방법. - 제27항에 있어서, 상기 제1 실란트 재료를 증착하는 단계는,
상기 제1 라이너를 형성하기 위해 상기 칼코게나이드 재료와 본딩하도록 구성된 하나 이상의 원소를 증착하는 단계를 더 포함하는, 방법. - 제27항에 있어서, 상기 제1 라이너는 상기 에칭하는 단계의 일부로서 후속 재료들을 에칭하는데 사용되는 하나 이상의 공정들로부터 상기 칼코게나이드 재료를 보호하도록 구성된, 방법.
- 제27항에 있어서, 상기 에칭하는 단계는 건식 에칭 공정을 포함하는, 방법.
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