KR20220117622A - Pcb 보드 및 이를 포함하는 스토리지 시스템 - Google Patents

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KR20220117622A
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Abstract

PCB 보드 및 이를 포함한 스토리지 시스템이 제공된다. 상기 PCB 보드는 외부로부터 입력되는 전기 신호를 제공하고, 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동되는 NTC 서미스터(Negative Thermal Coefficient Thermistor) 및 NTC 서미스터로부터 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴을 포함하되, PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고, NTC 서미스터는 제2 임계 온도 이하에서 제3 저항 온도 계수를 갖고, 제2 임계 온도를 기준으로 제4 저항 온도 계수로 변동된다.

Description

PCB 보드 및 이를 포함하는 스토리지 시스템{A PCB BOARD AND A STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 PCB 보드 및 이를 포함하는 스토리지 시스템에 관한 것이다.
최근 차량용 인포테인먼트(infortainment) 시스템 및 차량을 제어하는 자율주행 시스템 등이 널리 사용되고 연구되고 있다. 차량용 인포테인먼트 시스템 및 자율주행 시스템에는 다양한 응용 프로그램(Application program)들이 구동될 수 있다. 차량용 인포테인먼트 시스템 및 자율주행 시스템 내의 각종 전자 장치는, 응용 프로그램들을 구동하기 위하여, 비-휘발성 메모리, 워킹 메모리(예를 들면, DRAM) 및 어플리케이션 프로세서(Application Processor)와 같은 반도체 장치들을 포함할 수 있다.
반도체 장치의 온도의 급격한 상승 또는 하락은 반도체 장치의 성능과 신뢰성에 크게 영향을 미칠 수 있고, 특히 차량은 반도체 장치의 기준 온도를 벗어나는 환경이 조성될 확룔이 크기 때문에, 이러한 환경에서 반도체 장치를 구동하면 오동작할 수 있고, 차량의 운행에 심각한 위험을 초래할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 신속하고 효율적으로 구동 온도로 상승시키고, 메모리 장치의 동작 신뢰성을 보장하는 PCB 보드를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 신속하고 효율적으로 구동 온도로 상승시키고, 메모리 장치의 동작 신뢰성을 보장하는 스토리지 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 PCB 보드는, 외부로부터 입력되는 전기 신호를 제공하고, 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동되는 NTC 서미스터(Negative Thermal Coefficient Thermistor) 및 NTC 서미스터로부터 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴을 포함하되, PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고, NTC 서미스터는 제2 임계 온도 이하에서 제3 저항 온도 계수를 갖고, 제2 임계 온도를 기준으로 제4 저항 온도 계수로 변동된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 PCB 보드는 외부로부터 입력되는 전기 신호를 제공하는 커넥터 및 커넥터로부터 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴를 포함하되, PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고, 제1 임계 온도는 -5℃ 내지 25℃ 범위 내에 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스토리지 시스템은 데이터를 저장하는 메모리 장치, 메모리 장치에 데이터에 대한 프로그램을 요청하는 메모리 컨트롤러 및 메모리 장치 및 메모리 컨트롤러가 배치되고, 메모리 컨트롤러로 전기 신호를 제공하는 PCB 보드를 포함하되, PCB 보드는 외부로부터 입력되는 전기 신호를 제공하고, 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동되는 NTC 서미스터(Negative Thermal Coefficient Thermistor) 및 NTC 서미스터 로부터 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴을 포함하되, PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고, NTC 서미스터는 제2 임계 온도 이하에서 제3 저항 온도 계수를 갖고, 제2 임계 온도를 기준으로 제4 저항 온도 계수로 변동된다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템이 적용된 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 3은 도 2의 비휘발성 메모리 장치를 나타내는 예시적인 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 포함될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템을 나타내는 사시도이다.
도 7은 도 6의 PCB 보드를 A-A'로 절단한 단면도이다.
도 8 내지 12는 본 발명의 몇몇 실시예들에 따른 발열 패턴의 배치를 설명하기 위한 평면도들이다.
도 13은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 순서도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 그래프이다.
도 15는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 그래프이다.
도 17 및 도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 설명하기 위한 도면들이다.
도 19은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 효과를 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 19의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 도면 부호가 사용된다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템이 적용된 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 도 1의 시스템(1000)은 기본적으로 차량용 컴퓨터(Automotive computer), 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 및 자율주행 시스템 등이 될 수도 있다.
도 1을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1020) 및 스토리지 장치(1010)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1020) 및/또는 스토리지 장치(1010)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1020)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1020)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다. 도면에서 단수개로 도시되었지만, 이에 제한되지 않고 실시예에 따라 복수일 수 있다.
스토리지 장치(1010)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1020)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 도면에서 단수개로 도시되었지만, 이에 제한되지 않고 실시예에 따라 복수일 수 있다.
스토리지 장치(1010)는 메모리 컨트롤러(200)와, 메모리 컨트롤러(200)에 센싱 신호(SS)를 제공하는 온도 센서(120) 및 메모리 컨트롤러(200)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 메모리 장치(300)를 포함할 수 있다.
온도 센서(120)는 PCB 보드(101, 도 6 참조) 또는 후술할 발명 패턴의 온도를 센싱하여 미리 정해진 온도를 도달한 경우 메모리 컨트롤러(200)에 센싱 신호(SS)를 제공하고, 메모리 컨트롤러(200)는 센싱 신호(SS)에 대응하여 비휘발성 메모리 장치(300)를 턴온(Turn-on)시킨다.
비휘발성 메모리 장치(300)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1010)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, PCB 보드(101) 내에 실장된 형태로 시스템(1000)에 포함될 수 있다. 그 외에 스토리지 장치(1010)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되거나, 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1010)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다. 특히, 전술한 PCB 보드(101) 또한 상기 연결 인터페이스(1480)의 표준 규약에 적용될 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템(10)을 나타내는 블록도이다. 스토리지 시스템(10)은 도 1의 스토리지 장치(1010)에 대응될 수 있다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)를 포함할 수 있다. 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)는 각각 도 1의 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)에 대응될 수 있다.
비휘발성 메모리 장치(300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(310), 제어 로직 회로(320), 및 메모리 셀 어레이(330)를 포함할 수 있다.
메모리 인터페이스 회로(310)는 제1 핀(P11)을 통해 메모리 컨트롤러(200)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(200)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(200)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제7 핀(P17)을 통해 메모리 컨트롤러(200)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(200)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제5 핀(P15)을 통해 메모리 컨트롤러(200)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 메모리 컨트롤러(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(200)로 전송될 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(200)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(310)는 메모리 컨트롤러(200)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 메모리 인터페이스 회로(310)는 레디/비지 출력 신호(nR/B)를 통해 비휘발성 메모리 장치(300)의 상태 정보를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리 장치(300)가 비지 상태인 경우(즉, 비휘발성 메모리 장치(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 비휘발성 메모리 장치(300)가 레디 상태인 경우(즉, 비휘발성 메모리 장치(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리 장치(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다. 예를 들어, 비휘발성 메모리 장치(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(200)로 전송할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 비휘발성 메모리 장치(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(320)는 메모리 셀 어레이(330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 메모리 인터페이스 회로(310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(310)로 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(200)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(210)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리 장치(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(210)는 제1 핀(P21)을 통해 비휘발성 메모리 장치(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 칩 인에이블 신호(nCE)를 통해 선택한 비휘발성 메모리 장치(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(210)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 제7 핀(P27)을 통해 비휘발성 메모리 장치(300)로 데이터 신호(DQ)를 전송하거나, 비휘발성 메모리 장치(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(210)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(210)는 제5 핀(P25)을 통해 비휘발성 메모리 장치(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(210)는 제6 핀(P26)을 통해 비휘발성 메모리 장치(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 비휘발성 메모리 장치(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(210)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 비휘발성 메모리 장치(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(210)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 비휘발성 메모리 장치(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(210)는 비휘발성 메모리 장치(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
비휘발성 메모리 장치(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(210)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(210)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(210)는 제8 핀(P28)을 통해 비휘발성 메모리 장치(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(210)는 레디/비지 출력 신호(nR/B)에 기초하여 비휘발성 메모리 장치(300)의 상태 정보를 판별할 수 있다.
도 3은 도 2의 비휘발성 메모리를 나타내는 예시적인 도면이다.
도 3를 참조하면, 도 3은 도 2의 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다. 도 3을 참조하면, 비휘발성 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼부(340), 전압 생성기(350) 및 로우 디코더(360)를 포함할 수 있다. 도 3에는 도시되지 않았으나, 비휘발성 메모리 장치(300)는 도 2에 도시된 메모리 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 독출 인에이블 신호(nRe)를 입력받고, 선택된 워드 라인으로 독출 전압을 인가하여 메모리 인터페이스 회로(310)로 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS) 신호를 제공할 수 있다.
도 4은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 포함될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)가 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 메모리 셀 어레이(330)을 구성하는 복수의 메모리 블록 각각은 도 4에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 4에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 4에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치에 적용될 수 있는 BVNAND 구조에 대해 설명하기 위한 도면이다. 도 5를 참조하면, 비휘발성 메모리 장치(300)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
비휘발성 메모리 장치(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(3210), 층간 절연층(3215), 제1 기판(3210)에 형성되는 복수의 회로 소자들(3220, 3620, 3420), 복수의 회로 소자들(3220, 3620, 3420) 각각과 연결되는 제1 메탈층(3230, 3630, 3430), 제1 메탈층(3230, 3630, 3430) 상에 형성되는 제2 메탈층(3240, 3640, 3640)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(3230, 3630, 3430)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(3240, 3640, 3640)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(3230, 3630, 3430)과 제2 메탈층(3240, 3640, 3640)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(3240, 3640, 3640) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(3240, 3640, 3640)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(3240, 3640, 3640)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(3215)은 복수의 회로 소자들(3220, 3620, 3420), 제1 메탈층(3230, 3630, 3430) 및 제2 메탈층(3240, 3640, 3640)을 커버하도록 제1 기판(3210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3640) 상에 하부 본딩 메탈(3671, 3672)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(3671, 3672)과 상부 본딩 메탈(3371b, 3372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(3310)과 공통 소스 라인(3320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(3310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(3331-3338; 3330)이 적층될 수 있다. 워드라인들(3330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(3330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(3310)의 상면에 수직하는 방향으로 연장되어 워드라인들(3330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(3350c) 및 제2 메탈층(3360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(3350c)은 비트라인 컨택일 수 있고, 제2 메탈층(3360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(3360c)은 제2 기판(3310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 5에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(3360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(3360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(340)를 제공하는 회로 소자들(3420)과 전기적으로 연결될 수 있다. 일례로, 비트라인(3360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(3371c, 3372c)과 연결되며, 상부 본딩 메탈(3371c, 3372c)은 페이지 버퍼(340)의 회로 소자들(3420c)에 연결되는 하부 본딩 메탈(3471, 3472)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(3330)은 제2 기판(3310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(3341-3347; 3340)와 연결될 수 있다. 워드라인들(3330)과 셀 컨택 플러그들(3340)은, 제2 방향을 따라 워드라인들(3330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(3330)에 연결되는 셀 컨택 플러그들(3340)의 상부에는 제1 메탈층(3350b)과 제2 메탈층(3360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(3340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(3340)은 주변 회로 영역(PERI)에서 로우 디코더(360)를 제공하는 회로 소자들(3620)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(360)를 제공하는 회로 소자들(3620)의 동작 전압은, 페이지 버퍼(340)를 제공하는 회로 소자들(3420)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(340)를 제공하는 회로 소자들(3420)의 동작 전압이 로우 디코더(360)를 제공하는 회로 소자들(3620)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(3380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(3320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(3380) 상부에는 제1 메탈층(3350a)과 제2 메탈층(3360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(3380), 제1 메탈층(3350a), 및 제2 메탈층(3360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(3105, 3106)이 배치될 수 있다. 도 5를 참조하면, 제1 기판(3210)의 하부에는 제1 기판(3210)의 하면을 덮는 하부 절연막(3201) 이 형성될 수 있으며, 하부 절연막(3201) 상에 제1 입출력 패드(3105)가 형성될 수 있다. 제1 입출력 패드(3105)는 제1 입출력 컨택 플러그(3203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220, 3620, 3420) 중 적어도 하나와 연결되며, 하부 절연막(3201)에 의해 제1 기판(3210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(3203)와 제1 기판(3210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(3203)와 제1 기판(3210)을 전기적으로 분리할 수 있다.
도 5를 참조하면, 제2 기판(3310)의 상부에는 제2 기판(3310)의 상면을 덮는 상부 절연막(3301)이 형성될 수 있으며, 상부 절연막(3301) 상에 제2 입출력 패드(3106)가 배치될 수 있다. 제2 입출력 패드(3106)는 제2 입출력 컨택 플러그(3106)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3220, 3420, 3620) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(3303)가 배치되는 영역에는 제2 기판(3310) 및 공통 소스 라인(3320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(3106)는 제3 방향(Z축 방향)에서 워드라인들(3330)과 오버랩되지 않을 수 있다. 도 5를 참조하면, 제2 입출력 컨택 플러그(3303)는 제2 기판(3310)의 상면에 평행한 방향에서 제2 기판(3310)과 분리되며, 셀 영역(CELL)의 층간 절연층(3215)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(3105)와 제2 입출력 패드(3106)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(300)는 제1 기판(3201)의 상부에 배치되는 제1 입출력 패드(3105)만을 포함하거나, 또는 제2 기판(3301)의 상부에 배치되는 제2 입출력 패드(3106)만을 포함할 수 있다. 또는, 비휘발성 메모리 장치(300)가 제1 입출력 패드(3105)와 제2 입출력 패드(3106)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(3372a)과 동일한 형태의 하부 메탈 패턴(3273)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3273)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(3640) 상에는 하부 본딩 메탈(3671, 3672)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3671, 3672)은 셀 영역(CELL)의 상부 본딩 메탈(3371b, 3372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3452)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(3452)과 동일한 형태의 상부 메탈 패턴(3392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3392) 상에는 콘택을 형성하지 않을 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템(10a)을 나타내는 사시도이다. 도 7은 도 6의 PCB 보드를 A-A'로 절단한 단면도이다. 도 6은 도 1의 스토리지 장치(1010) 및 도 2의 스토리지 시스템(10)이 PCB 보드(101) 상에 실장되어 구현된 실시예를 도시한 도면이다.
도 6 및 도 7을 참조하면, 스토리지 시스템(10a)은 PCB 보드(101a) 및 상기 PCB 보드(101a)에 실장된 휘발성 메모리(110), 온도 센서(120), 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)을 포함할 수 있다.
PCB 보드(101a)는 경성 인쇄회로 기판(Rigid printed circuit board, RPCB) 또는 연성 인쇄회로 기판(flexible printed circuit board, FPCB)일 수 있다. 상기 PCB 보드(101a)는 외부 전원으로부터 전원을 공급받고 외부 호스트와 데이터를 입출력하여 외부로부터 전기 신호를 입력받을 수 있고, 메모리 컨트롤러(200)로 상기 전기 신호를 제공할 수 있다.
PCB 보드(101a)는 커넥터(130), 코어층(140), 도전층(151), 비아(152), 발열 패턴(161), 절연접착층(162) 및 보호층(163)을 포함할 수 있다.
커넥터(130)는, 외부에서 제공되는 전기 신호를, PCB 보드(101a)에 포함되는 다른 구성에 제공할 수 있다. 커넥터(130)는 제1 방향(DR1으로 돌출된 복수의 핀(131a)를 포함할 수 있고, 핀(131a)은 제1 방향(DR1)으로 돌출된 코어층(140), 상기 코어층(140)의 돌출된 부분 일부 상에 배치되는 NTC 서미스터(Negative Thermal Coefficient Thermistor, 132) 및 보호층(133)을 포함할 수 있다.
NTC 서미스터(132)는 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동된다. 즉, NTC 서미스터(132)는 저항 온도 계수(α)가 음의 값을 가져, 온도가 상승할수록 전기 저항이 낮아진다.
본 발명의 몇몇 실시예에 따른 NTC 서미스터(132)는 특정 임계 온도에 도달 시에 저항 온도 계수(α)의 크기가 0에 근접하고, 일정한 전기 저항으로 전력을 PCB 보드(101a)에 포함되는 다른 구성에 제공하여 폴리스위치(polyswitch) 기능을 수행할 수 있다.
본 발명의 몇몇 실시예에 따른 NTC 서미스터(132)의 임계 온도는 -5℃ 내지 25℃ 범위 내에 있으며, 이는 비휘발성 메모리 장치(300)의 구동 온도와 직결될 수 있다.
NTC 서미스터(132)는 Mn2O3, NiO, Co2O3, Fe2O3, Cu2O3, Al2O3를 포함하거나 상기 물질들이 조합된 물질을 포함할 수 있으나, 이에 제한되지 않는다.
NTC 서미스터(132)는 후술할 도전층(151)에 접촉하여 외부로부터 입력된는 전기 신호를 도전층(151)에 제공할 수 있다. 도면상에서 NTC 서미스터(132)가 커넥터(130)에만 배치되는 것으로 도시되었지만, 도전층(151)의 일부로 포함될 수 있다. 외부 전기 신호는 NTC 서미스터(132)를 통해 PCB 보드(101a)로 입력될 수 있다.
PCB 보드(101a)의 코어 구조 종류에 따라, 코어층(140)은 단수 또는 복수의 코어층을 포함할 수 있다. 코어층(140)은 기판(substrate)라고 할 수 있으며, 유리 섬유와 레진(resin) 수지를 포함할 수 있으며, 절연체인 FR4(Flame Retardant 4), 캡튼(Kapton), 에폭시 수지, 페놀 수지 등 일 수 있다. 다만, 본 발명의 기술적 사상은 상기 물질들에 제한되지 않는다.
보호층(133)은, 상기 코어층(140)의 돌출된 부분 일부 상에 배치되고 NTC 서미스터(132)가 비배치되는 코어층(140)의 돌출 부분을 덮을 수 있다. 보호층(133)은 후술할 보호층(163)와 동일한 물질을 포함할 수 있다.
도면상으로 커넥터(130)가 돌출된 형태의 핀을 포함하는 것으로 도시되었지만 이에 제한되지 않고, 커넥터(130)를 통해 PCB 보드(101a)는 외부 칩(Chip) 또는 모듈(Module)이 전기적으로 접속될 수 있다.도전층(151)은 코어층(140)의 상면 또는 하면 상에 배치되어 도포될 수 있고, 실시예에 따라 코어층(140)의 상하면 모두에 배치되거나, 코어층(140)의 한쪽 면에 배치될 수 있다. 도전층(151)은 구리 또는 상기 NTC 서미스터(132)와 동일한 물질들을 포함할 수 있으나, 본원 발명은 상기 물질에 제한되지 않는다. 도전층(151)은, 커넥터(130)을 통해 입출력되는 전기 신호를, PCB 보드(101a)에 실장되는 다른 구성 또는 PCB 보드(101a) 내 다른 구성들에 제공할 수 있다.
절연접착층(162)은 도전층(151)이 도포된 코어층(140), 발열 패턴(161) 및 보호층(163)와 접촉하고, 상기 코어층(140), 발열 패턴(161) 및 보호층(163)들을 접착시킬 수 있다.
절연접착층(162)은 유리 섬유에 열경화성 수지를 침투시켜 반경화 상태로 만든 수지인 프리프레그(Prepreg) 수지로, 하나의 층(layer) 형태로 형성될 수 있다. 절연접착층(162)은 프리프레그 수지에 한정되지 않고 다른 다양한 수지로 형성될 수 있음은 물론이다.
발열 패턴(161)은 절연접착층(162) 내 배치되며, 패턴의 구체적인 형태는 도 8 내지 도 12의 설명에서 후술한다.
발열 패턴(161)은 제3 방향(DR3)으로 이격된 제1 발열 패턴 레이어(161_1) 및 제2 발열 패턴 레이어(161_2)를 포함할 수 있고, 제2 발열 패턴 레이어(161_2)는 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)에 제3 방향(DR3)으로 인접하게 배치될 수 있다. 제2 발열 패턴 레이어(161_2)의 적어도 일부는 제1 발열 패턴 레이어(161_1)와 제3 방향(DR3)으로 중첩될 수 있다. 실시예에 따라 레이어의 개수는 다양해질 수 있다.
본 발명의 몇몇 실시예에 따른 발열 패턴(161)은 PTC 서미스터(Positive Thermal Coefficient Thermistor)이며, 발열 패턴(161)은 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동된다. 즉, 발열 패턴(161)은 저항 온도 계수(α)가 양의 값을 가져, 온도가 상승할수록 전기 저항이 커진다.
본 발명의 몇몇 실시예에 따른 발열 패턴(161)은 특정 임계 온도에 도달 시에 저항 온도 계수(α)가 커지기 때문에, 발열 패턴(161)은 임계 온도 이전에서 발열하고, 이후 임계 온도에 도과한 이후 전기가 흐르지 않아 발열하지 않는다.
본 발명의 몇몇 실시예에 따른 발열 패턴(161)의 임계 온도는 -5℃ 내지 25℃ 범위 내에 있으며, 이는 비휘발성 메모리 장치(300)의 구동 온도와 직결될 수 있다.
발열 패턴(161)은 유전성 세라믹 물질로 BaTiO3 및 Sr, Pb 물질 등이 조합된 물질을 포함하거나, 폴리머 계열의 물질을 포함할 수 있으나, 이에 제한되지 않는다.
보호층(163)은 솔더 마스크(solder mask)라 할 수 있으며, 절연 특정을 가지며, 도전층(151) 및 절연접착층(162) 상에 배치되어 도전층(151)과 발열 패턴(161)의 산화 및 부식 등을 방지할 수 있다. 보호층(163)의 일부가 노출되어 패드(미도시)가 형성되고, 상기 패드(미도시)는 후술할 비아(152)를 통해 도전층(151)에 연결되어, PCB 보드(101a)에 실장되는 다른 구성에 전기 신호를 제공할 수 있다.
비아(152)는, 코어층(140) 또는 절연접착층(162) 등을 관통하여, 복수의 도전층(151) 사이를 연결하거나 도전층(151)과 발열 패턴(161)을 연결할 수 있다.
휘발성 메모리 장치(110)는 예를 들면, DRAM(dynamic random access memory) 장치일 수 있다. 상기 휘발성 메모리 장치(110)는 상기 비휘발성 메모리 장치(300)와 메모리 컨트롤러(200) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다.
온도 센서(120)는 PCB 보드(101a) 상에 실장될 수 있다. 온도 센서(120)는 PCB 보드(101a)의 온도 또는 발열 패턴(161)의 온도를 감지하고, PCB 보드(101a)의 온도가 미리 정해진 온도에 도달하거나 발열 패턴(161)이 임계 온도에 도달한 경우 메모리 컨트롤러(200)에 별도의 센싱 신호(SS, 도 1)를 제공할 수 있다.
실시예에 따라 온도 센서(120)는 PCB 보드(101a) 내에 내장될 수 있다.
메모리 컨트롤러(200)는 PCB 보드(101a)에 실장되고, 커넥터(130)을 통해 입력되는 외부 전기 신호 또는 전력을 제공받고, 센싱 신호(SS)에 대응하여 비휘발성 메모리 장치(300)을 턴온시킬 수 있다.
비휘발성 메모리 장치(300)는 복수 개로 배치될 수 있으며, 제1 방향(DR1)과 제2 방향(DR2)을 따라 배열될 수 있고, 메모리 컨트롤러(200)의 요청에 따라 데이터를 기입하거나 독출할 수 있다.
도 8 내지 도 12는 본 발명의 몇몇 실시예들에 따른 발열 패턴의 다양한 배치를 설명하기 위한 평면도들이다.
도 8을 참조하면, 본 발명의 몇몇 실시예들에 따른 발열 패턴(161a)은 제1 방향(DR1)과 제2 방향(DR2)의 대각선 방향인 제4 방향(DR4)으로 연장되는 복수의 패턴을 포함할 수 있다.
도 9을 참조하면, 본 발명의 몇몇 실시예들에 따른 발열 패턴(161b)은 제2 방향(DR2)으로 연장되는 복수의 패턴을 포함할 수 있다.
도 10을 참조하면, 본 발명의 몇몇 실시예들에 따른 발열 패턴(161c)은 제1 방향(DR1)과 제2 방향(DR2)의 대각선 방향인 제4 방향(DR4)으로 연장되는 복수의 제1 발열 패턴(161c1)과 상기 제4 방향과 다른 대각선 방향인 제5 방향(DR5)으로 연장되는 복수의 제2 발열 패턴(161c2)을 포함할 수 있다.
제1 발열 패턴(161c1)과 제2 발열 패턴(161c2)이 교차하여 배치되어 발열 패턴(161c) 사이에 절연접착층(162c)은 평면적으로 마름모 형태로 배치될 수 있다.
도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 발열 패턴(161d)은 제1 방향(DR1)으로 연장되는 복수의 제1 발열 패턴(161d1)과 제2 방향(DR2)으로 연장되는 복수의 제2 발열 패턴(161d2)을 포함할 수 있다.
제1 발열 패턴(161d1)과 제2 발열 패턴(161d2)이 교차하여 배치되어 발열 패턴(161d) 사이에 절연접착층(162d)은 평면적으로 직사각형 형태로 배치될 수 있다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 발열 패턴(161e)은 제2 방향(DR2)으로 연장되는 복수의 제1 발열 패턴(161e1)과 상기 복수의 제1 발열 패턴(161e1)를 둘러 쌓는 사각 고리 형태의 제2 발열 패턴(161e2)를 포함할 수 있다.
도 8 내지 도 12를 참조하면, 발열 패턴(161)은 절연접착층(162) 내에서 다양한 형태의 패턴을 형성하며 배치될 수 있다. 절연접착층(162)이 발열 패턴(161) 사이에 배치되어, 발열 패턴(161)은 패턴 형태로 형성될 수 있고, 따라서 열 팽창에 의한 굴곡(warpage) 발생을 방지할 수 있다. 실시예에 따라 발열 패턴(161)은 도 8 내지 도 12 외에 다른 형태의 패턴들을 가질 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 순서도이다. 도 14는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 그래프이다. 도 15는 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 도면이다.
도 6, 도 7 및 도 13 내지 도 15를 참조하면, 외부에서 커넥터(130)를 통해 PCB 보드(101a)에 전기 신호 또는 전력을 제공한다(S110). 상기 외부는 도 1의 시스템(1000) 내 구성일 수 있으며, 특히 전력 공급 장치 (1470)일 수 있다.
단계 S110의 전기 신호 또는 전력의 제공 시점에서, 발열 패턴(161)의 온도는 제1 임계 온도(t1)보다 아래이고, NTC 서미스터(132)의 온도는 제2 임계 온도(t2)보다 아래인 시작 온도(t*)이다.
시작 온도(t*)에서 발열 패턴(161)의 저항값은 R1이고, 정 온도 계수의 특성에 따라 R1은 제1 임계 온도(t1)에서의 발열 패턴(161)의 저항값보다 낮다. 시작 온도(t*)에서 NTC 서미스터(132)의 저항값은 R2이고, 부 온도 계수의 특성에 따라 R2는 제2 임계 온도(t2)에서의 NTC 서미스터(132)의 저항값보다 높다.
제공되는 전력을 통해 PTC 서미스터인 발열 패턴(161)에 가열 동작을 수행한다(S120). 시작 온도(t*)에서 발열 패턴(161)의 저항값이 상대적으로 낮기 때문에 발열 패턴(161)에서 고전류가 흐를 수 있다. 아래의 수학식 1에 따라 발열 패턴(161)이 가열 동작을 수행하여 PCB 보드(101a)의 온도는 상승할 수 있다. 아래의 수학식 1에 따르면, 발열 패턴(161)의 발열량은 전류에 영향을 크게 받기 때문에, 동일한 전력이 입력될 때 저항이 낮을수록 발열 패턴(161)의 발열량이 커진다.
Figure pat00001
? 수학식 1
본 발명의 몇몇 실시예에 따른 발열 패턴(161)은, 시작 온도(t*)와 제1 임계 온도(t1) 사이의 온도 상승에서, 제1 저항 온도 계수(α1)에 따라 선형적으로 저항값이 상승할 수 있다. 본 발명의 몇몇 실시예에 따른 NTC 서미스터(132)는, 시작 온도(t*)와 제2 임계 온도(t2) 사이의 온도 상승에서, 제3 저항 온도 계수(α3)에 따라 선형적으로 저항값이 감소할 수 있다.
몇몇 실시예에 따른 제1 임계 온도(t1)는 -5℃ 내지 25℃ 범위 내 일 수 있고, 몇몇 실시예에 따른 제2 임계 온도(t2)는 -5℃ 내지 25℃ 범위 내 일 수 있다. 이러한 임계 온도 범위(T)는 비휘발성 메모리 장치의 적정 구동 온도에 직결되는 수치이다. 제1 온도 지점(T1)은 -5℃에 대응하고, 제2 온도 지점(T2)는 25℃에 대응할 수 있다.
몇몇 실시예에 따른 제1 임계 온도(t1)와 제2 임계 온도(t2)는 동일할 수 있다.
상기 NTC 서미스터(132)의 저항값 감소에 따라 발열 패턴(161)에 입력되는 전력을 상승시킬 수 있어, 온도 상승에 따라 발열 패턴(161)의 저항값이 상승해도 발열 패턴(161)의 발열 동작의 효율을 유지할 수 있다. 상기 발열 동작의 효율을 유지하여 발열 패턴(161)은 신속하게 PCB 보드(101a)의 온도를 상승시킬 수 있다.
상기 NTC 서미스터(132)의 저항값이 감소함에 따라 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)로 제공되는 전력량이 증가할 수 있다.
NTC 서미스터(132)를 통해 제1 임계 온도(t1)와 제2 임계 온도(t2)를 센싱한다(S130). NTC 서미스터(132)와 발열 패턴(161)은 온도 센서(120)의 센싱 동작없이, 저항값 변동을 통해 제1 임계 온도(t1)와 제2 임계 온도(t2)을 센싱할 수 있다.
발열 패턴(161)은 제1 임계 온도(t1)에 도달한 것을 센싱하거나 PCB 보드(101a)가 미리 정해진 온도에 도달한 것을 센싱하고, 이와 별도로 온도 센서(120)는 상기 센싱 결과에 따라 센싱 신호(SS, 도 1 참조)를 생성한다. 발열 패턴(161)은 제1 임계 온도(t1) 도달 이후로, 제1 저항 온도 계수(α1)보다 크기가 큰 제2 저항 온도 계수(α2)에 따라 저항값이 가파르게 상승하고, 제2 저항 온도 계수(α2)는 무한에 근접한 큰 값을 갖는다..
NTC 서미스터(132)는, 제2 임계 온도(t2) 이후로, 제3 저항 온도 계수(α3)보다 크기가 작은 제4 저항 온도 계수(α4)에 따라 저항값이 감소하고, 수렴 저항(Rs)에 근접하게 된다. 몇몇 실시예에 따른 수렴 저항(Rs)은 0일 수 있다.
본 발명의 몇몇 실시예에 따른 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(300)는, NTC 서미스터(132)를 통해 제2 임계 온도(t2) 이후로, NTC 서미스터(132)의 저항값을 통해 구동 가능하고 일정한 적정 전력을 제공받을 수 있다. 상기 적정 전력을 통해 제2 임계 온도(t2)를 센싱할 수 있다.
발열 패턴(161)은 발열 동작을 멈춘다(S140). 발열 패턴(161)의 저항값은 앞선 단계 S130을 통해 센싱한 제1 임계 온도(t1)에 의해 변동되고, 상기 저항 변동에 따라 발열 동작이 멈춘다.
온도 센서(120)는 생성된 센싱 신호(SS)를 메모리 컨트롤러(200)에 제공한다. NTC 서미스터(132)와 발열 패턴(161)의 센싱 이외에, 온도 센서(120)는 제1 임계 온도(t1)와 제2 임계 온도(t2)를 센싱하고, 메모리 컨트롤러(200)에 센싱 신호(SS)를 제공하여 스토리지 시스템(10)와 함께 구동될 수 있다.
발열 패턴(161)의 저항값은, 제1 임계 온도(t1) 도달 직후, 상기 제2 저항 온도 계수(α2)의 크기에 따라 최대 저항(Rmax)에 도달하여 오픈(open) 상태와 근접하여 전류가 차단되고, 이후 발열 패턴(161)에 전류가 흐르지 않아 발열 패턴(161)은 발열 동작을 멈추고, 비휘발성 메모리 장치(300)의 동작에 대한 적정 온도를 유지할 수 있다.
메모리 컨트롤러(200)는, 센싱 신호(SS) 및 단계 S130에서의 NTC 서미스터(132)의 센싱에 따라, 비휘발성 메모리 장치(300)에 구동 전력을 제공한다(S150).
NTC 서미스터(132) 또는 온도 센서(120)의 센싱을 통해, 비휘발성 메모리 장치(300)는 제1 임계 온도(t1) 및 제2 임계 온도(t2) 보다 높은 온도에서 구동하게 되어 적정 구동 온도에 동작할 수 있게 되어, 비휘발성 메모리 장치(300)의 동작 신뢰도가 개선될 수 있다.
도 16은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템의 동작을 설명하기 위한 그래프이다. 이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 PCB 보드(101a)를 설명한다. 도 14에 도시된 PCB 보드(101a)들과의 차이점을 중심으로 설명한다
발열 패턴(161)의 제1 임계 온도(t1')와 NTC 서미스터(132)의 제2 임계 온도(t2')가 임계 온도 범위(T) 내에 있으나, 제2 임계 온도(t2')가 제1 임계 온도(t1')보다 크다.
따라서, NTC 서미스터(132)의 제2 임계 온도(t2')의 센싱이 제1 임계 온도(t1') 도달 이후로 발생하기 때문에, 상기 단계 S150의 구동 전력 제공은 제2 임계 온도(t2') 후에 발생하고, 비휘발성 메모리 장치(300)은 안정적으로 제2 임계 온도(t2') 도과 후에 동작하여 비휘발성 메모리 장치(300)의 동작 신뢰성이 보장되고, 제1 임계 온도(t1')과 제2 임계 온도(t2') 사이의 가열 동작은 발열 패턴(161)의 잔열에 의해 수행된다.
따라서, 또 다른 실시예에서 제1 임계 온도(t1')가 제2 임계 온도(t2') 보다 큰 실시예의 경우, 메모리 컨트롤러(200)는 신속하게 비휘발성 메모리 장치(300)를 구동시킬 수 있는 것은 자명하다.
도 17 및 도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 시스템을 설명하기 위한 도면들이다. 이하에서, 도 17 및 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 PCB 보드(101b)를 설명한다. 도 6 및 도 7에 도시된 PCB 보드(101a)들과의 차이점을 중심으로 설명한다.
PCB 보드(101b)는 도 1의 메모리(1020)에 적용될 수 있다. PCB 보드(101b)는 DIMM(Dual In Memory Module)의 반도체 메모리 모듈 구조가 적용될 수 있다. PCB 보드(101b)는 PCB 보드(101a)에 대응되고, 핀(131b)은 핀(131a)에 대응될 수 있다.
PCB 보드(101b) 상에 전면 휘발성 메모리 장치(20a), 후면 휘발성 메모리 장치(20b) 및 재구동 버퍼(21)이 실장될 수 있다.
전면 휘발성 메모리 장치(20a), 후면 휘발성 메모리 장치(20b)는 디램(DRAM: Dynamic Random Access Memory)이다. 디램의 예로는 에스디램(SDRAM: Synchronous Dynamic Random Access Memory) 및 디디알디램(DDR DRAM: Double Data Rate Dynamic Random Access Memory) 등이 있으며, DDR-3 SDRAM, DDR-4 SDRAM 및 DDR-5 SDRAM의 사양이 완성되고 있다. 또한, 그 밖의 동기식 디램으로는 램버스디램(RDRAM: Rambus DRAM) 등이 포함된다. 한편, 이러한 디램 외에도 에스램(SRAM: Static Random Access Memory), 비휘발성 메모리 등과 같은 다양한 메모리에 적용될 수 있다.
재구동 버퍼(21)는 핀(131b)으로부터 전송된 전기 신호를 전면 휘발성 메모리 장치(20a), 후면 휘발성 메모리 장치(20b)으로 각각으로 전송할 수 있다.
핀(131b)은 메인 보드(1001)에 부착된 커넥터 삽입부(1021)에 삽입되고, 핀(131b)과 커넥터 삽입부(1021)는 PCB 보드(101b)와 메인 보드(1001)를 전기적으로 접속시킬 수 있다.
도 19은 본 발명의 몇몇 실시예들에 따른 스토리지 시스템의 효과를 설명하기 위한 그래프이다.
본원의 PCB 보드(101)가 적용되지 않는 스토리지 장치의 경우, 스토리지 장치의 동작을 통한 발열을 통해 45℃에서 85℃까지 상승시킬 때 600초 이상이 필요하고, 스토리지 장치의 1℃ 상승을 위해 16초가 필요하다.
PCB 보드(101)가 적용되는 본원의 스토리지 시스템(10)은, 핀(131)을 통해 20Watt의 전력을 제공하는 경우 영하 40℃에서 0℃까지 온도를 상승시킬 때 160초가 필요하고, 스토리지 장치의 1℃ 상승을 위해 4초가 필요하다.
본원의 스토리지 시스템(10)은, 핀(131)을 통해 30Watt의 전력을 제공하는 경우 -40℃에서 0℃까지 온도를 상승시킬 때 80초가 필요하고, 스토리지 장치의 1℃ 상승을 위해 2초가 필요하다.
예시적으로, 차량용 컴퓨터 시스템 내 본원의 스토리지 시스템(10)은, 발열 패턴(161)과 NTC 서미스터(132)를 통해, 영하 40℃에서 구동 적정 온도인 0℃까지 신속하게 효율적으로 상승시킬 수 있다. 또한, PCB 보드(101)에 포함되는 NTC 서미스터(132)의 폴리스위치 동작을 통해, 적정 구동 온도에서 메모리 장치를 구동하여 메모리 장치의 동작 신뢰도를 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101a: PCB 보드 110: 비휘발성 메모리
120: 온도 센서 130: 커넥터
131a: 핀 132: NTC 서미스터
140: 코어층 151: 도전층
152: 비아 161: 발열 패턴
162: 절연접착층 163: 보호층
200: 메모리 컨트롤러 300: 비휘발성 메모리 장치

Claims (10)

  1. 외부로부터 입력되는 전기 신호를 제공하고, 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동되는 NTC 서미스터(Negative Thermal Coefficient Thermistor); 및
    상기 NTC 서미스터 로부터 상기 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴을 포함하되,
    상기 PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 상기 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고,
    상기 NTC 서미스터는 제2 임계 온도 이하에서 제3 저항 온도 계수를 갖고, 상기 제2 임계 온도를 기준으로 제4 저항 온도 계수로 변동되는 PCB 보드.
  2. 제1항에 있어서,
    상기 제1 임계 온도는, -5℃ 내지 25℃ 범위 내에 있는 PCB 보드.
  3. 제2항에 있어서,
    상기 제1 임계 온도와 상기 제2 임계 온도가 동일한 PCB 보드.
  4. 제2항에 있어서,
    상기 제2 임계 온도는 -5℃ 내지 25℃ 범위 내에 있고,
    상기 제2 임계 온도는 상기 제1 임계 온도보다 큰 PCB 보드.
  5. 제1항에 있어서,
    상기 제1 저항 온도 계수의 크기는 상기 제2 저항 온도 계수의 크기보다 작은 PCB 보드.
  6. 제1항에 있어서,
    상기 제3 저항 온도 계수의 크기는 상기 제4 저항 온도 계수의 크기보다 큰 PCB 보드.
  7. 제1항에 있어서,
    상기 발열 패턴은 프리프레그(prepreg) 레이어 내에 형성되는 PCB 보드.
  8. 데이터를 저장하는 메모리 장치;
    상기 메모리 장치에 상기 데이터에 대한 프로그램을 요청하는 메모리 컨트롤러; 및
    상기 메모리 장치 및 상기 메모리 컨트롤러가 배치되고, 상기 메모리 컨트롤러로 전기 신호를 제공하는 PCB 보드를 포함하되,
    상기 PCB 보드는,
    외부로부터 입력되는 상기 전기 신호를 제공하고, 부 온도 계수(Negative Thermal Coefficient)에 따라 전기 저항이 변동되는 NTC 서미스터(Negative Thermal Coefficient Thermistor)및
    상기 NTC 서미스터로부터 상기 전기 신호를 제공받고, 정 온도 계수(Positive Thermal Coefficient)에 따라 전기 저항이 변동되는 PTC 서미스터(Positive Thermal Coefficient Thermistor)를 포함하는 발열 패턴을 포함하되,
    상기 PTC 서미스터는 제1 임계 온도 이하에서 제1 저항 온도 계수를 갖고, 상기 제1 임계 온도를 기준으로 제2 저항 온도 계수로 변동되고,
    상기 NTC 서미스터는 제2 임계 온도 이하에서 제3 저항 온도 계수를 갖고, 상기 제2 임계 온도를 기준으로 제4 저항 온도 계수로 변동되는 스토리지 시스템.
  9. 제8항에 있어서,
    상기 발열 패턴은 프리프레그(prepreg) 레이어 내에 형성되고,
    상기 발열 패턴은 제1 발열 패턴 레이어와,
    상기 제1 발열 패턴 레이어보다 상기 메모리 장치에 인접한 제2 발열 패턴 레이어를 포함하는 스토리지 시스템.
  10. 제8항에 있어서,
    상기 PCB 보드의 온도를 측정하는 온도 센서를 더 포함하고,
    상기 온도 센서는 상기 PCB 보드의 온도가 미리 정해지 온도에 도달한 것에 대응하여 센싱 신호를 상기 메모리 컨트롤러에 제공하는 스토리지 시스템.
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