KR20220117414A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20220117414A
KR20220117414A KR1020210020685A KR20210020685A KR20220117414A KR 20220117414 A KR20220117414 A KR 20220117414A KR 1020210020685 A KR1020210020685 A KR 1020210020685A KR 20210020685 A KR20210020685 A KR 20210020685A KR 20220117414 A KR20220117414 A KR 20220117414A
Authority
KR
South Korea
Prior art keywords
substrate
layer
disposed
display device
llt
Prior art date
Application number
KR1020210020685A
Other languages
English (en)
Inventor
김훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210020685A priority Critical patent/KR20220117414A/ko
Priority to US17/476,391 priority patent/US11877471B2/en
Priority to CN202210117073.3A priority patent/CN114944414A/zh
Publication of KR20220117414A publication Critical patent/KR20220117414A/ko
Priority to US18/528,821 priority patent/US20240172473A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H01L27/3244—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H01L51/0024—
    • H01L51/0097—
    • H01L51/5256—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/10—Transparent electrodes, e.g. using graphene
    • H10K2102/101—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO]
    • H10K2102/102—Transparent electrodes, e.g. using graphene comprising transparent conductive oxides [TCO] comprising tin oxides, e.g. fluorine-doped SnO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 고분자 수지를 포함하는 제1 기판; 상기 제1 기판 상에 배치되고 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판; 및 상기 제2 기판 상에 배치되고 반도체층을 포함하는 트랜지스터;를 구비하는, 표시 장치가 제공된다.

Description

표시 장치 및 그 제조 방법{Display apparatus and manufacturing the same}
본 발명은 표시 장치, 및 그 제조 방법에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 특히, 표시 장치의 두께가 얇아지고 무게가 가벼워져 그 사용의 범위가 광범위해지고 있는 추세이다. 그 중에서도 휴대가 가능한 박형의 평판 형태의 플렉서블 표시 장치가 각광받고 있다. 이러한 플렉서블 표시 장치는 대체로 중량이 가볍고 충격에 강한 성질을 가지며, 접거나 말아서 보관할 수 있어 휴대성이 뛰어난 장점을 가진다.
그러나 종래의 표시 장치에서 고분자 수지를 포함하는 기판을 이용하는 경우, 기판(또는, 기판의 표면)에 쌍극자(dipole)가 형성되고 이로 인해 트랜지스터 특성이 변화되는 경우가 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고분자 수지를 포함하는 제1 기판과 트랜지스터 사이에 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판을 배치시킴으로써, 트랜지스터 특성이 변화되는 것을 방지 또는 최소화할 수 있는 표시 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 고분자 수지를 포함하는 제1 기판; 상기 제1 기판 상에 배치되고 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판; 및 상기 제2 기판 상에 배치되고 반도체층을 포함하는 트랜지스터;를 구비하는, 표시 장치가 제공된다.
본 실시예에 있어서, 상기 제2 기판은 무기 산화물을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된 주석 산화물을 포함할 수 있다.
본 실시예에 있어서, 제2 기판은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 트랜지스터 상에 배치되는 표시요소를 더 포함할 수 있다.
본 실시예에 있어서, 상기 표시요소 상에 배치되는 봉지부재를 더 포함할 수 있다.
본 실시예에 있어서, 상기 봉지부재는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 기판과 상기 제2 기판 사이에 배치되는 제1 배리어층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판과 상기 트랜지스터 사이에 배치되는 버퍼층을 더 포함하고, 상기 반도체층은 상기 버퍼층 상에 직접 배치될 수 있다.
본 실시예에 있어서, 상기 제2 기판과 상기 버퍼층 사이에 배치되는 제2 배리어층을 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 제1 기판 상에 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판을 형성하는 단계; 및 상기 제2 기판 상에 반도체층을 포함하는 트랜지스터를 형성하는 단계;를 포함하는, 표시 장치의 제조 방법이 제공된다.
본 실시예에 있어서, 상기 제1 기판은 고분자 수지를 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판은 무기 산화물을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된 주석 산화물을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 트랜지스터 상에 표시요소를 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 표시요소 상에 봉지부재를 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 봉지부재는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 기판 상에 제2 기판을 형성하는 단계 이전에, 상기 제1 기판 상에 제1 배리어층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 기판 상에 트랜지스터를 형성하는 단계 이전에, 상기 제2 기판 상에 제2 배리어층을 형성하는 단계를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 이용하여 기판을 형성함으로써, 가공성이 향상된 표시 장치, 및 그 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 3은 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도이다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 7 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA), 및 표시영역(DA)의 주변에 배치되는 주변영역(PA)을 포함할 수 있다. 주변영역(PA)은 표시영역(DA)을 적어도 일부 둘러쌀 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 주변영역(PA)에는 화소(P)들이 배치되지 않을 수 있다. 즉, 주변영역(PA)은 이미지가 표시되지 않는 비표시영역일 수 있다.
이하에서는, 일 실시예에 따른 표시 장치(1)로서, 유기발광 표시 장치를 예로 하여 설명하지만, 표시 장치는 이에 한정되지 않는다. 일 실시예에서, 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 플랫한 표시면을 구비한 표시 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 표시 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.
표시 장치(1)가 입체형 표시면을 포함하는 경우, 표시 장치(1)는 서로 다른 방향을 지시하는 복수의 표시영역을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예에서, 표시 장치(1)가 커브드 표시면을 포함하는 경우, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.
도 1에서는 핸드폰 단말기에 적용될 수 있는 표시 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈, 카메라 모듈, 전원모듈 등이 표시 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 특히, 표시 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에서는 표시 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 표시영역(DA)의 형상은 원형, 타원 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들을 포함할 수 있다. 화소(P)들 각각은 유기발광다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시요소를 포함할 수 있다. 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다. 도 2에 있어서, 제1 방향(D1)과 제2 방향(D2)은 서로 반대 방향을 의미할 수 있다. 예를 들어, 제1 방향(D1)이 우측 방향이고, 제2 방향(D2)이 좌측 방향일 수 있다. 또한, 제3 방향(D3)과 제4 방향(D4)은 서로 반대 방향을 의미할 수 있다. 예를 들어, 제3 방향(D3)은 상측 방향일 수 있고, 제4 방향(D4)은 하측 방향일 수 있다. 제1 방향(D1)과 제3 방향(D3)은 서로 교차되는 방향일 수 있다.
도 2를 참조하면, 표시 장치(1)에 포함된 구성요소들은 제1 기판(101) 상에 배치될 수 있다. 일 실시예에서, 표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들을 포함할 수 있다. 각 화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 각 화소(P)를 구동하기 위한 구동회로, 및/또는 배선들이 배치될 수 있다. 예를 들어, 주변영역(PA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(112), 제1 발광 구동회로(115), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제2 스캔 구동회로(112)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 예를 들어, 제2 스캔 구동회로(112)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)로부터 제1 방향(D1)으로 이격되어 배치될 수 있다.
일 실시예에서, 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지 화소(P)들은 제2 스캔 구동회로(112)와 전기적으로 연결될 수 있다. 일 실시예에서, 제2 스캔 구동회로(112)는 생략될 수도 있다.
제1 발광 구동회로(115)는 발광제어선(EL)을 통해 각 화소(P)에 발광제어신호를 제공할 수 있다. 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)로부터 제1 방향(D1)으로 이격되며 주변영역(PA) 상에 배치될 수 있다. 일 실시예에서, 제1 스캔 구동회로(110)와 제1 발광 구동회로(115)는 제3 방향(D3) 또는 제4 방향(D4)으로 번갈아 가며(교번적으로) 배치될 수도 있다. 예를 들어, 제1 스캔 구동회로(110)와 제1 스캔 구동회로(110) 사이에 제1 발광 구동회로(115)가 배치될 수 있고, 제1 발광 구동회로(115)와 제1 발광 구동회로(115) 사이에 제1 스캔 구동회로(110)가 배치될 수 있다.
단자(140)는 제1 기판(101)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 장치(1)로 전달할 수 있다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔 구동회로(110), 제2 스캔 구동회로(112), 및 제1 발광 구동회로(115)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161), 및 제2 연결배선(171)을 통해 제1 전원공급배선(160) 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD, 구동전압), 및 제2 전원전압(ELVSS, 공통전압)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결될 수 있다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다.
도 2에서는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예에서, 데이터 구동회로(150)는 제1 기판(101) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 제3 방향(D3) 또는 제4 방향(D4)을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3은 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도이다.
도 3을 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC), 및 화소회로(PC)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.
일 실시예에서, 화소회로(PC)는 트랜지스터, 및 스토리지 커패시터를 포함할 수 있다. 구체적으로, 화소회로(PC)는 구동 트랜지스터(Driving TFT, T1), 스위칭 트랜지스터(Switching TFT, T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(T2)는 스캔선(SL), 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 구동 트랜지스터(T1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 스위칭 트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 7개의 트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다. 또는, 화소회로(PC)는 7개의 트랜지스터 및 2개의 스토리지 커패시터를 포함할 수 있는 등 다양한 변형이 가능하다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
이하에서는 도 4를 참조하여 표시 장치(1)의 적층 구조를 간략하게 설명하기로 한다.
도 4를 참조하면, 표시 장치(1)는 제1 기판(101)을 포함할 수 있다. 일 실시예에서, 표시 장치(1)에 포함된 구성요소들은 제1 기판(101) 상에 배치될 수 있다.
제1 기판(101) 상에는 제1 배리어층(102)이 배치될 수 있다. 제1 기판(101)은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 제1 기판(101)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 따라서, 제1 기판(101)을 포함하는 표시 장치(1)가 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다.
일 실시예에서, 제1 기판(101)은 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 일 실시예에서, 제1 기판(101)은 폴리이미드로 구비될 수 있다. 예컨대, 제1 기판(101)은 투명 폴리이미드로 구비될 수 있다.
제1 배리어층(102)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
제1 배리어층(102) 상에는 제2 기판(103)이 배치될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 동일한 물질로 구비될 수 있다. 예를 들어, 제2 기판(103)은 폴리이미드를 포함할 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 상이한 물질로 구비될 수도 있다. 예를 들어, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함할 수 있다. 또는, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된(또는, 도핑된) 주석산화물을 포함할 수 있다. 일 실시예에서, 제2 기판(103)은 주석이 함유된(또는, 도핑된) 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함할 수 있다.
제2 기판(103) 상에는 제2 배리어층(104)이 배치될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 동일한 물질로 구비될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 상이한 물질로 구비될 수 있다.
제1 배리어층(102)은 제1 기판(101) 상에 위치하여 제1 기판(101)의 하부로부터 이물, 습기 또는 외기의 침투로 인해 제1 기판(101) 상에 배치된 구성요소(예컨대, 트랜지스터)가 손상되는 것을 방지 또는 최소화할 수 있다. 또한, 제2 배리어층(104)은 제1 기판(101)과 제2 기판(103) 사이에 위치하며, 하부로부터 이물, 습기 또는 외기의 침투로 인해 제1 기판(101) 상에 배치된 구성요소(예컨대, 트랜지스터 또는 표시요소)가 손상되는 것을 방지 또는 최소화할 수 있다.
제2 배리어층(104) 상에는 버퍼층(105)이 배치될 수 있다. 버퍼층(105)은 제1 기판(101), 및 제2 기판(103) 상에 위치하며, 제1 기판(101), 및 제2 기판(103)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 제1 기판(101), 및 제2 기판(103) 상에 평탄면을 제공할 수 있다. 버퍼층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
버퍼층(105) 상에는 반도체층(134), 게이트전극(136), 소스전극(137), 및 드레인전극(138)을 포함하는 트랜지스터(TFT)가 배치될 수 있다.
일 실시예에서, 반도체층(134)은 산화물반도체 또는 실리콘반도체로 구비될 수 있다. 일 실시예에서, 반도체층(134)이 산화물반도체로 구비되는 경우, 반도체층(134)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(134)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다. 일 실시예에서, 반도체층(134)이 실리콘반도체로 구비되는 경우, 반도체층(134)은 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
일 실시예에서, 반도체층(134)은 게이트전극(136)과 중첩되는 채널영역(131), 및 채널영역(131) 양쪽의 소스영역(132)과 드레인영역(133)을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 채널영역(131)보다 고농도의 불순물을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 소스영역(132), 및 드레인영역(133)은 각각 트랜지스터(TFT)의 소스전극(137), 및 드레인전극(138)과 전기적으로 연결될 수 있다. 소스영역(132), 및 드레인영역(133)은 각각 트랜지스터(TFT)의 소스전극(137), 및 드레인전극(138)으로 이해될 수도 있다.
반도체층(134) 상에는 제1 절연층(107)이 배치될 수 있다. 제1 절연층(107)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 일 실시예에서, 제1 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO) 중 적어도 하나를 포함할 수 있다. 제1 절연층(107)은 무기 절연물을 포함하는 단일층 또는 다층으로 구비될 수 있다.
제1 절연층(107) 상에는 게이트전극(136)이 배치될 수 있다. 게이트전극(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 구비될 수 있다. 게이트전극(136)은 게이트전극(136)에 전기적 신호를 인가하는 게이트배선과 전기적으로 연결될 수 있다.
게이트전극(136) 상에는 제2 절연층(109)이 배치될 수 있다. 제2 절연층(109)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(109)은 전술한 무기 절연물을 포함하는 단일층 또는 다층으로 구비될 수 있다.
제1 절연층(107) 상에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 제1 전극(CE1), 및 제1 전극(CE1)과 중첩되는 제2 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)과 제2 전극(CE2)은 제2 절연층(109)을 사이에 두고 중첩될 수 있다.
일 실시예에서, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 트랜지스터(TFT)의 게이트전극(136)과 중첩되며, 스토리지 커패시터(Cst)의 제1 전극(CE1)이 트랜지스터(TFT)의 게이트전극(136)과 일체(一體)로서 구비될 수 있다. 일 실시예에서, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 트랜지스터(TFT)의 게이트전극(136)과 이격되어 별개의 독립된 구성요소로 제1 절연층(107) 상에 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 게이트전극(G1)과 동일한 층에 서로 이격되어 배치될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층으로 구비될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2) 상에는 제3 절연층(111)이 배치될 수 있다. 제3 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(111)은 전술한 무기 절연물을 포함하는 단층 또는 다층으로 구비될 수 있다.
제3 절연층(111) 상에는 소스전극(137), 및/또는 드레인전극(138)이 배치될 수 있다. 소스전극(137), 및/또는 드레인전극(138)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 소스전극(137) 및/또는 드레인전극(138)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
일 실시예에서, 소스전극(137) 및 드레인전극(138)은 각각 제1 절연층(107), 제2 절연층(109), 및 제3 절연층(111)에 정의된 컨택홀을 통해 소스영역(132) 및 드레인영역(133)과 전기적으로 연결될 수 있다.
소스전극(137), 및 드레인전극(138) 상에는 평탄화층(113)이 배치될 수 있다. 평탄화층(113)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 평탄화층(113)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methyl methacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또는, 평탄화층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO) 등을 포함할 수 있다. 평탄화층(113)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
도시되지는 않았으나, 평탄화층(113)은 제1 평탄화층과 제2 평탄화층을 포함하는 다층 구조로 구비될 수도 있다.
평탄화층(113) 상에는 표시요소(120)가 배치될 수 있다. 일 실시예에서, 표시요소(120)는 유기발광다이오드(OLED)일 수 있다. 일 실시예에서, 표시요소(120)는 화소전극(121), 중간층(122), 및 대향전극(123)을 포함할 수 있다.
평탄화층(113) 상에는 화소전극(121)이 배치될 수 있다. 화소전극(121)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(121)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층으로 구비될 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상일 수 있다. 예를 들어, 화소전극(121)은 ITO/Ag/ITO가 순차적으로 적층된 구조로 구비될 수 있다.
평탄화층(113) 상에는 화소정의막(117)이 배치될 수 있으며, 화소정의막(117)은 화소전극(121)의 적어도 일부를 노출시키는 개구를 포함할 수 있다. 일 실시예에서, 화소정의막(117)의 개구에 의해 노출된 영역을 발광영역으로 정의할 수 있다. 또한, 발광영역의 주변은 비발광영역으로서, 비발광영역은 발광영역을 적어도 일부 둘러쌀 수 있다. 즉, 표시영역(DA, 도 1)은 복수의 발광영역, 및 이들을 둘러싸는 비발광영역을 포함할 수 있다. 화소정의막(117)은 화소전극(121)과 화소전극(121) 상에 배치된 대향전극(123) 사이의 거리를 증가시킴으로써, 화소전극(121)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다.
일 실시예에서, 화소정의막(117)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조시클로부텐, 헥사메틸디실록산 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 일 실시예에서, 화소정의막(117) 상에는 스페이서(미도시)가 더 배치될 수 있다.
화소정의막(117)에 의해 적어도 일부가 노출된 화소전극(121) 상에는 중간층(122)이 배치될 수 있다. 중간층(122)은 제1 기능층, 발광층, 및 제2 기능층을 포함할 수 있다. 제1 기능층과 제2 기능층은 각각 발광층의 아래, 및 위에 선택적으로 배치될 수 있다. 일 실시예에서, 발광층의 아래에는 제1 기능층이 배치될 수 있고, 발광층의 위에는 제2 기능층이 배치될 수 있다. 발광층의 아래 및 위에 배치된, 제1 기능층, 및 제2 기능층을 통틀어 유기 기능층들이라 할 수 있다.
제1 기능층은 정공 주입층(Hole Injection Layer, HIL) 및/또는 정공 수송층(Hole Transport Layer, HTL)을 포함할 수 있으며, 제2 기능층은 전자 수송층(Electron Transport Layer, ETL) 및/또는 전자 주입층(Electron Injection Layer, EIL)을 포함할 수 있다.
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다.
발광층이 저분자 유기물을 포함할 경우, 중간층(122)은 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄((tris-8-hydroxyquinoline aluminum)(Alq3)) 등을 비롯해 다양한 유기물질을 포함할 수 있다.
발광층이 고분자 유기물을 포함할 경우에는 중간층(122)은 대개 홀 수송층 및 발광층을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT를 포함하고, 발광층은 폴리파라페닐렌 비닐렌 (Poly-Phenylene vinylene, PPV)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄 방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(122) 상에는 대향전극(123)이 배치될 수 있다. 대향전극(123)은 중간층(122) 상에 배치되되, 중간층(122)의 전부를 덮는 형태로 배치될 수 있다. 대향전극(123)은 표시영역(DA) 상부에 배치되되, 표시영역(DA)의 전부를 덮는 형태로 배치될 수 있다. 즉, 대향전극(123)은 오픈 마스크를 이용하여 표시영역(DA)에 배치된 화소(P)들을 커버하도록 표시영역 전체에 일체(一體)로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
대향전극(123)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예를 들어, 대향전극(123)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(123)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
일 실시예에서, 표시요소(120) 상에는 봉지부재(180)가 배치될 수 있다. 일 실시예에서, 봉지부재(180)는 박막봉지층(Thin Film Encapsulation, TFE)일 수 있다. 일 실시예에서, 봉지부재(180)는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함할 수 있다. 일 실시예에서, 봉지부재(180)는 순차 적층된 제1 무기막층(181), 유기막층(182), 및 제2 무기막층(183)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 무기막층(181)과 제2 무기막층(183)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 유기막층(182)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 이때, 폴리머 계열의 소재로는 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
일 실시예에서, 제1 기판(101)은 고분자 수지로 구비될 수 있다. 예를 들어, 제1 기판(101)은 폴리이미드로 구비될 수 있다. 일 실시예에서, 제1 기판(101) 상에는 제2 기판(103)이 배치될 수 있다.
일 실시예에서, 버퍼층(105) 상에는 적어도 하나의 배선(147)이 배치될 수 있다. 구체적으로, 버퍼층(105) 상에는 트랜지스터(TFT)를 구동하기 위한 적어도 하나의 배선(147)이 배치될 수 있다. 일 실시예에서, 버퍼층(105) 상에 배치된 배선(147)은 전술한 스캔선(SL, 도 2), 발광제어선(EL, 도 2), 및 데이터선(DL, 도 2) 중 적어도 하나일 수 있다.
도 4에서는 적어도 하나의 배선(147)이 버퍼층(105) 상에 배치된 것이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 적어도 하나의 배선(147)은 제1 절연층(107), 제2 절연층(109), 또는 제3 절연층(111) 상에 배치될 수도 있다.
제2 기판(103)이 고분자 수지(예컨대, 폴리이미드)로 구비되는 경우, 제2 기판(103) 상에 배치된 배선들에 인가되는 전기적 신호(예컨대, 전압 또는 전류)에 의해 고분자 수지(예컨대, 폴리이미드)에 분극이 발생하고, 발생한 분극에 의한 전하(Charge)로 인해 트랜지스터 특성이 변화될 수 있다. 예를 들어, 제2 기판(103)에 발생한 분극에 의한 전하로 인해 트랜지스터(TFT)가 오프(OFF)되는데 걸리는 시간이 증가할 수 있고, 이로 인해 명점이 발생할 수도 있다.
트랜지스터(TFT), 및 트랜지스터(TFT)와 인접한 배선(147)에 서로 다른 방향에서 전기적 신호(예컨대, 전압 또는 전류)가 인가되는 경우, 트랜지스터(TFT)와 배선(147)의 주변에는 전기장이 형성될 수 있다. 예를 들어, 트랜지스터(TFT)에는 제1 방향(D1, 도 2)에서 전기적 신호(예컨대, 전압 또는 전류)가 인가되고, 트랜지스터(TFT)와 인접한 배선(147)에는 제1 방향(D1)과 반대되는 제2 방향(D2, 도 2)에서 전기적 신호(예컨대, 전압 또는 전류)가 인가되는 경우, 트랜지스터(TFT)와 배선(147)의 주변에는 전기장이 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 트랜지스터(TFT)에는 제3 방향(D3, 도 2)에서 전기적 신호(예컨대, 전압 또는 전류)가 인가되고, 트랜지스터(TFT)와 인접한 배선(147)에는 제3 방향(D3)과 반대되는 제4 방향(D4, 도 2)에서 전기적 신호(예컨대, 전압 또는 전류)가 인가되는 등 다양한 변형이 가능하다.
제2 기판(103)이 고분자 수지(예컨대, 폴리이미드)로 구비되는 경우, 트랜지스터(TFT)와 배선(147)의 주변에 형성된 전기장으로 인해 트랜지스터(TFT)와 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)과 배선(147)과 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)에는 서로 다른 종류의 전하가 형성될 수 있고, 제2 기판(103)(또는, 제2 기판(103)의 표면)에 형성된 서로 다른 종류의 전하로 인해 제2 기판(103)(또는, 제2 기판(103)의 표면)에 쌍극자(Dipole)가 형성될 수 있다. 예를 들어, 트랜지스터(TFT)와 배선(147)의 주변에 형성된 전기장으로 인해 트랜지스터(TFT)와 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)에는 음전하가 형성될 수 있고, 배선(147)과 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)에는 양전하가 형성될 수 있으며, 제2 기판(103)(또는, 제2 기판(103)의 표면)에 형성된 서로 다른 종류의 전하로 인해 제2 기판(103)(또는, 제2 기판(103)의 표면)에 쌍극자(Dipole)가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 트랜지스터(TFT)와 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)에는 양전하가 형성될 수 있고, 배선(147)과 인접한 제2 기판(103)(또는, 제2 기판(103)의 표면)에는 음전하가 형성될 수 있는 등 다양한 변형이 가능하다.
제2 기판(103)(또는, 제2 기판(103)의 표면)에 형성된 쌍극자로 인해 트랜지스터(TFT) 특성의 변화가 유발될 수 있다. 예를 들어, 제2 기판(103)(또는, 제2 기판(103)의 표면)에 형성된 쌍극자가 커패시터 역할을 하여 트랜지스터(TFT)가 오프(OFF)되는데 걸리는 시간이 증가할 수 있고, 이로 인해 명점이 발생할 수도 있다.
일 실시예에서, 제1 기판(101) 상에는 제2 기판(103)이 배치될 수 있다. 일 실시예에서, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함할 수 있다. 일 실시예에서, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된(또는, 도핑된) 주석산화물을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 제2 기판(103)은 주석이 함유된(또는, 도핑된) 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함할 수 있다.
일 실시예에서, 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질은 1,000℃ 미만의 녹는점 또는 유리 전이 온도를 가질 수 있다. 또는, 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질은 700℃ 미만의 녹는점 또는 유리 전이 온도를 가질 수 있다. 또는, 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질은 500℃ 내지 600℃의 녹는점 또는 유리 전이 온도를 가질 수 있다. 또는, 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질은 500℃ 미만의 녹는점 또는 유리 전이 온도를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질은 주석 플루오르인산염(tin fluorophosphate) 유리, 텅스텐-도핑된 주석 플루오르인산염(tungsten-doped tin fluorophosphate) 유리, 붕소 인산염 유리, 칼코게나이드(chalcogenide) 유리, 텔루라이트(tellurite) 유리, 붕산염(borate) 유리, 및 인산염(phosphate) 유리 중 적어도 하나를 포함할 수 있고, 적어도 하나 이상이 조합될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질은 주석 플루오르인산염(tin fluorophosphate) 유리, 텅스텐-도핑된 주석 플루오르인산염(tungsten-doped tin fluorophosphate) 유리, 붕소 인산염 유리, 칼코게나이드(chalcogenide) 유리, 텔루라이트(tellurite) 유리, 붕산염(borate) 유리, 및 인산염(phosphate) 유리와 같은 물질이 함유된(또는, 도핑된) 주석산화물일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질은 산소가 존재하는 조건 하에서, SnO, SnF2, Nb2O5, P2O5, 및 BPO4 중 적어도 하나의 물질을 이용하여 형성될 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질은 산소가 존재하는 조건 하에서 스퍼터링, 진공 증착법, 저온 증착법, 플라즈마 강화 화학적 기상 증착법(PCVD), 플라즈마 이온 지원 증착법(PIAD), 전자 빔 코팅법, 이온 플레이팅법 등의 방법으로 형성될 수 있다. 이때, 증착 공정 시 산소의 양을 증가시킴으로써, 낮은 액상선 온도(LLT) 물질 내에 포함된 SnO2의 비율을 증가시킬 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질은 SnO, SnO+P2O5- 및 SnO+BPO4 와 같은 Sn2+- 함유 무기 산화물을 포함할 수 있다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질은 주석(Sn) 베이스에 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나가 도핑된(또는, 함유된) 물질일 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질에는 75wt 내지 85wt%의 주석(Sn), 및 나머지 불순물(또는, 물질)들이 포함될 수 있다. 일 실시예에서, 붕소(B), 인(P), 및 플루오린(F)의 농도를 조절하여 낮은 액상선 온도(LLT) 물질의 녹는점 또는 유리 전이 온도를 증가 또는 감소시킬 수 있다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질은 무기 산화물을 포함할 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질은 주석산화물(SnO2), 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
일 실시예에서, 제2 기판(103)은 주석 플루오르인산염(tin fluorophosphate) 유리, 텅스텐-도핑된 주석 플루오르인산염(tungsten-doped tin fluorophosphate) 유리, 붕소 인산염 유리, 칼코게나이드(chalcogenide) 유리, 텔루라이트(tellurite) 유리, 붕산염(borate) 유리, 및 인산염(phosphate) 유리와 같은 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물로 구비될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제2 기판(103)은 산소가 존재하는 조건 하에서, SnO, SnF2, Nb2O5, P2O5, 및 BPO4 중 적어도 하나의 물질을 이용하여 형성될 수 있다. 일 실시예에서, 제2 기판(103)은 산소가 존재하는 조건 하에서 스퍼터링, 진공 증착법, 저온 증착법, 플라즈마 강화 화학적 기상 증착법(PCVD), 플라즈마 이온 지원 증착법(PIAD), 전자 빔 코팅법, 이온 플레이팅법 등의 방법으로 형성될 수 있다. 이때, 증착 공정 시 산소의 양을 증가시킴으로써, 제2 기판(103) 내에 포함된 SnO2의 비율을 증가시킬 수 있다. 일 실시예에서, 제2 기판(103)은 SnO, SnO+P2O5- 및 SnO+BPO4 와 같은 Sn2+- 함유 무기 산화물을 포함할 수 있다.
일 실시예에서, 제2 기판(103)은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 제2 기판(103)은 주석(Sn) 베이스에 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나가 도핑된(또는, 함유된) 물질일 수 있다. 일 실시예에서, 제2 기판(103)은 75wt 내지 85wt%의 주석(Sn), 및 나머지 불순물(또는, 물질)들을 포함할 수 있다. 일 실시예에서, 붕소(B), 인(P), 및 플루오린(F)의 농도를 조절하여 낮은 액상선 온도(LLT) 물질을 포함하는 제2 기판(103)의 녹는점 또는 유리 전이 온도를 증가 또는 감소시킬 수 있다.
일 실시예에서, 제2 기판(103)은 무기 산화물을 포함할 수 있다. 일 실시예에서, 제2 기판(103)은 주석산화물(SnO2), 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.
일 실시예에서, 제2 기판(103)에 포함된 원소들의 성분비를 조절하여 제2 기판(103)의 투명도를 향상시킬 수 있다. 즉, 제2 기판(103)이 더욱 투명해지도록 할 수 있다.
일 실시예에서, 제2 기판(103)이 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비됨으로써, 고분자 수지(예컨대, 폴리이미드)에 분극이 발생하여 트랜지스터(TFT) 특성이 변화되는 것을 방지 또는 최소화할 수 있다. 구체적으로, 제2 기판(103)이 고분자 수지(예컨대, 폴리이미드)가 아닌 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비됨으로써, 고분자 수지(예컨대, 폴리이미드)에 분극이 발생하여 트랜지스터(TFT)가 오프(OFF)되는데 걸리는 시간이 증가하는 것을 방지 또는 최소화할 수 있고, 동시에 표시 장치(1)에 명점이 발생하는 것을 방지 또는 최소화할 수 있다.
일 실시예에서, 제2 기판(103)이 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비됨으로써, 제2 기판(103)이 낮은 온도에서 형성, 및 가공될 수 있으므로, 표시 장치(1)의 가공성이 향상될 수 있다.
일 실시예에서, 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)을 포함하는 제2 기판(103)의 두께(예컨대, 제1 두께(t1))는 1㎛ 내지 2㎛일 수 있다. 구체적으로, 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)을 포함하는 제2 기판(103)은 제1 배리어층(102)의 상면으로부터 1㎛ 내지 2㎛의 두께(예컨대, 제1 두께(t1))를 가질 수 있다.
제2 기판(103)의 두께(예컨대, 제1 두께(t1))가 1㎛ 미만으로 구비되는 경우, 제2 기판(103)의 하부로부터 이물, 습기 또는 외기의 침투로 인해 제2 기판(103) 상에 배치된 구성요소(예컨대, 트랜지스터 또는 표시요소)가 손상될 수 있다. 또한, 제2 기판(103)의 두께(예컨대, 제1 두께(t1))가 2㎛ 초과로 구비되는 경우, 제2 기판(103)은 무기 물질로 구비되므로 제2 기판(103) 내에 크랙(Crack)이 발생할 수(또는, 크랙이 발생할 가능성이 증가될 수) 있고, 제2 기판(103)을 포함하는 표시 장치(1)의 플렉서블 특성이 저하될 수 있다.
따라서, 제2 기판(103)이 1㎛ 내지 2㎛의 두께(예컨대, 제1 두께(t1))로 구비되는 경우, 제2 기판(103)의 하부로부터 이물, 습기 또는 외기의 침투로 인해 제2 기판(103) 상에 배치된 구성요소(예컨대, 트랜지스터 또는 표시요소)가 손상되는 것을 방지 또는 최소화할 수 있고, 제2 기판(103)을 포함하는 표시 장치(1)의 플렉서블 특성을 향상시킬 수 있다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 5의 실시예는 제2 기판(103) 상에 배치된 제2 배리어층(104)이 생략된다는 점에서 도 4의 실시예와 차이가 있다. 도 5에 있어서 도 4와 동일한 참조 부호는 동일 부재를 일컫는 바 이들의 중복 설명은 생략하기로 한다.
도 5를 참조하면, 일 실시예에서, 표시 장치(1)는 제1 기판(101), 제1 배리어층(102), 제2 기판(103), 트랜지스터(TFT), 표시요소(120), 및 봉지부재(180)를 포함할 수 있다.
일 실시예에서, 제1 기판(101) 상에 제2 기판(103)이 배치될 수 있고, 제1 기판(101)과 제2 기판(103) 사이에는 제1 배리어층(102)이 배치될 수 있다. 일 실시예에서, 제1 기판(101)은 고분자 수지 예컨대, 폴리이미드로 구비될 수 있고, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비될 수 있다.
일 실시예에서, 제2 기판(103) 상에 배치된 제2 배리어층(104, 도 4)이 생략될 수 있다. 예를 들어, 제2 기판(103) 상에 제2 배리어층(104)이 아닌 버퍼층(105)이 직접 배치될 수 있다. 제2 기판(103)이 무기 물질로 구비되므로 제2 기판(103) 상의 제2 배리어층(104)이 생략된 경우에도 제2 기판(103)의 하부로부터 이물, 습기 또는 외기의 침투로 인해 제2 기판(103) 상에 배치된 구성요소(예컨대, 트랜지스터 또는 표시요소)가 손상되는 것을 방지 또는 최소화될 수 있다.
또한, 표시 장치(1)에 포함된 무기막의 두께가 감소되므로 표시 장치(1)의 플렉서블 특성이 향상될 수 있다.
일 실시예에서, 도 5에 도시된 제2 기판(103) 역시 도 4에서 설명한 바와 같이 1㎛ 내지 2㎛의 두께(예컨대, 제1 두께(t1))로 구비될 수 있다.
도 6은 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 6의 실시예는 제1 기판(101) 상에 배치된 제1 배리어층(102)과 제2 기판(103) 상에 배치된 제2 배리어층(104)이 생략된다는 점에서 도 4의 실시예와 차이가 있다. 도 6에 있어서 도 4와 동일한 참조 부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략하기로 한다.
도 6을 참조하면, 일 실시예에서, 표시 장치(1)는 제1 기판(101), 제2 기판(103), 트랜지스터(TFT), 표시요소(120), 및 봉지부재(180)를 포함할 수 있다.
일 실시예에서, 제1 기판(101) 상에 제2 기판(103)이 배치될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101) 상에 직접 배치될 수 있다. 일 실시예에서, 제1 기판(101)은 고분자 수지 예컨대, 폴리이미드로 구비될 수 있고, 제2 기판(103)은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비될 수 있다.
일 실시예에서, 제1 기판(101) 상에 배치된 제1 배리어층(102, 도 4)과 제2 기판(103) 상에 배치된 제2 배리어층(104, 도 4)이 생략될 수 있다. 제2 기판(103)이 무기 물질로 구비되므로 제1 배리어층(102)과 제2 배리어층(104)이 생략된 경우에도 제2 기판(103)의 하부로부터 이물, 습기 또는 외기의 침투로 인해 제2 기판(103) 상에 배치된 구성요소(예컨대, 트랜지스터 또는 표시요소)가 손상되는 것을 방지 또는 최소화될 수 있다.
또한, 표시 장치(1)에 포함된 무기막의 두께가 감소되므로 표시 장치(1)의 플렉서블 특성이 향상될 수 있다.
일 실시예에서, 도 6에 도시된 제2 기판(103) 역시 도 4에서 설명한 바와 같이 1㎛ 내지 2㎛의 두께(예컨대, 제1 두께(t1))로 구비될 수 있다.
도 7 내지 도 10은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
이하, 도 7 내지 도 10을 참조하여 표시 장치의 제조 방법을 순차적으로 설명한다.
일 실시예에 따른 표시 장치의 제조 방법은 제1 기판(101) 상에 제2 기판(103)을 형성하는 단계, 제2 기판(103) 상에 반도체층(134)을 포함하는 트랜지스터(TFT)를 형성하는 단계, 트랜지스터(TFT) 상에 표시요소(120)를 형성하는 단계, 및 표시요소(120) 상에 봉지부재(180)를 형성하는 단계를 포함할 수 있다.
먼저, 도 7을 참조하면, 제1 기판(101) 상에 제2 기판(103)을 형성하는 단계가 수행될 수 있다. 일 실시예에서, 제1 기판(101)과 제2 기판(103)은 도 4에서 전술한 물질들로 구비될 수 있다. 예를 들어, 제1 기판(101)은 고분자 수지(예컨대, 폴리이미드)를 포함할 수 있고, 제2 기판(103)은 액상선 온도(Low Liquidus Temperature, LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)을 포함할 수 있다.
도 8을 참조하면, 제1 기판(101) 상에 제2 기판(103)을 형성하는 단계 이후에, 제2 기판(103) 상에 트랜지스터(TFT)를 형성하는 단계가 수행될 수 있다.
일 실시예에서, 제2 기판(103) 상에는 트랜지스터(TFT), 적어도 하나의 배선(147), 및 스토리지 커패시터(Cst)가 형성될 수 있다.
일 실시예에서, 제2 기판(103) 상에 순차적으로 버퍼층(105), 제1 절연층(107), 제2 절연층(109), 제3 절연층(111), 및 평탄화층(113)이 형성될 수 있다. 버퍼층(105), 제1 절연층(107), 제2 절연층(109), 제3 절연층(111), 및 평탄화층(113)은 도 4에서 전술한 물질들로 구비될 수 있다.
일 실시예에서, 트랜지스터(TFT)는 반도체층(134), 게이트전극(136), 소스전극(137), 및 드레인전극(138)을 포함할 수 있고, 스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)을 포함할 수 있다.
일 실시예에서, 반도체층(134)은 채널영역(131), 소스영역(132), 및 드레인영역(133)을 포함하고, 버퍼층(105) 상에 배치될 수 있다. 또한, 일 실시예에서, 게이트전극(136)은 제1 절연층(107) 상에 형성될 수 있고, 소스전극(137)과 드레인전극(138)은 제3 절연층(111) 상에 형성될 수 있다.
일 실시시예에서, 제1 전극(CE1)은 게이트전극(136)과 일체로 구비될 수 있고, 또는, 제1 전극(CE1)은 게이트전극(136)과 별개의 독립된 구성요소로 구비될 수도 있다. 제1 전극(CE1)은 제1 절연층(107) 상에 형성될 수 있고, 제2 전극(CE2)은 제2 절연층(109) 상에 형성될 수 있다.
일 실시예에서, 트랜지스터(TFT), 및 스토리지 커패시터(Cst)는 도 4에서 전술한 물질들로 구비될 수 있다.
일 실시예에서, 버퍼층(105) 상에는 적어도 하나의 배선(147)이 형성될 수 있다. 버퍼층(105) 상에 형성된 적어도 하나의 배선(147)은 도 2에서 전술한 스캔선(SL), 발광제어선(EL), 및 데이터선(DL) 중 적어도 하나일 수 있다. 도 8에서는 버퍼층(105) 상에 배선(147)이 형성된 것으로 도시되어 있으나, 배선(147)은 제1 절연층(107) 상에 형성될 수 있고, 제2 절연층(109) 상에 형성될 수 있으며, 제3 절연층(111) 상에 형성될 수 있는 등 다양한 변형이 가능하다.
도 9를 참조하면, 제2 기판(103) 상에 트랜지스터(TFT)를 형성하는 단계 이후에, 트랜지스터(TFT) 상에 표시요소(120)를 형성하는 단계가 수행될 수 있다.
일 실시예에서, 표시요소(120)는 유기발광다이오드(OLED)일 수 있다. 일 실시예에서, 표시요소(120)는 화소전극(121), 중간층(122), 및 대향전극(123)을 포함할 수 있다.
일 실시예에서, 평탄화층(113) 상에는 화소전극(121)이 배치될 수 있다. 화소전극(121)은 도 4에서 전술한 물질로 구비될 수 있다. 일 실시예에서, 평탄화층(113) 상에는 화소정의막(117)이 형성될 수 있다. 화소정의막(117)은 화소전극(121)의 적어도 일부를 노출시키는 개구를 포함할 수 있다.
화소정의막(117)에 정의된 개구에 의해 적어도 일부가 노출된 화소전극(121) 상에는 중간층(122)이 배치될 수 있다. 일 실시예에서, 중간층(122)은 제1 기능층, 발광층, 및 제2 기능층을 포함할 수 있다. 일 실시예에서, 중간층(122) 상에는 대향전극(123)이 형성될 수 있다.
도 10을 참조하면, 트랜지스터(TFT) 상에 표시요소(120)를 형성하는 단계 이후에, 표시요소(120) 상에 봉지부재(180)를 형성하는 단계가 더 수행될 수 있다.
일 실시예에서, 봉지부재(180)는 박막봉지층(TFE)일 수 있다. 일 실시예에서, 봉지부재(180)는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함할 수 있다. 일 실시예에서, 봉지부재(180)는 순차적으로 적층된 제1 무기막층(181), 유기막층(182), 및 제2 무기막층(183)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 제1 무기막층(181), 유기막층(182), 및 제2 무기막층(183)은 도 4에서 전술한 물질들로 구비될 수 있다.
도 7 내지 도 10을 참조하면, 표시 장치는 제1 기판(101), 제2 기판(103), 트랜지스터(TFT), 표시요소(120), 및 봉지부재(180)를 포함할 수 있다. 일 실시예에서, 제1 기판(101) 상에 제2 기판(103)이 직접 배치될 수 있고, 제2 기판(103) 상에 버퍼층(105)이 직접 배치될 수 있다. 일 실시예에서, 낮은 액상선 온도(LLT) 물질(또는, 낮은 액상선 온도(LLT) 물질이 함유된(또는, 도핑된) 주석산화물)로 구비된 제2 기판(103) 상에는 트랜지스터(TFT), 표시요소(120), 및 봉지부재(180)가 형성될 수 있다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도이다. 도 11의 실시예는 제1 기판(101) 상에 제2 기판(103)을 형성하는 단계 이전에 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계가 수행된다는 점에서 도 7 내지 도 10의 실시예와 차이가 있다. 도 11에 있어서, 도 7 내지 도 10과 동일한 참조 부호는 동일한 부재를 일컫는 바, 이들의 중복 설명은 생략하기로 한다.
도 11을 참조하면, 제1 기판(101) 상에 제2 기판(103)을 형성하는 단계 이전에 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계가 수행될 수 있다.
일 실시예에서, 제1 기판(101) 상에 제1 배리어층(102)이 형성된 후, 제1 배리어층(102) 상에 제2 기판(103)이 형성될 수 있다. 따라서, 표시 장치는 순차적으로 제1 기판(101), 제1 배리어층(102), 제2 기판(103), 및 버퍼층(105)이 적층된 구조로 구비될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계, 제1 배리어층(102) 상에 제2 기판(103)을 형성하는 단계, 제2 기판(103) 상에 트랜지스터(TFT)를 형성하는 단계, 트랜지스터(TFT) 상에 표시요소(120)를 형성하는 단계, 및 표시요소(120) 상에 봉지부재(180)를 형성하는 단계를 포함할 수 있다.
도 12는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도이다. 도 12의 실시예는 제2 기판(103) 상에 트랜지스터(TFT)가 형성되는 단계 이전에, 제2 기판(103) 상에 제2 배리어층(104)을 형성하는 단계가 수행된다는 점에서 도 11의 실시예와 차이가 있다. 도 12에 있어서, 도 11과 동일한 참조 부호는 동일한 부재를 일컫는 바, 이들의 중복 설명은 생략하기로 한다.
도 12를 참조하면, 제2 기판(103) 상에 트랜지스터(TFT)를 형성하는 단계 이전에 제2 기판(103) 상에 제2 배리어층(104)을 형성하는 단계가 수행될 수 있다.
일 실시예에서, 제1 배리어층(102) 상에 제2 기판(103)이 형성된 후, 제2 기판(103) 상에 제2 배리어층(104)이 형성될 수 있다. 따라서, 표시 장치는 순차적으로 제1 기판(101), 제1 배리어층(102), 제2 기판(103), 제2 배리어층(104) 및 버퍼층(105)이 적층된 구조로 구비될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계, 제1 배리어층(102) 상에 제2 기판(103)을 형성하는 단계, 제2 기판(103) 상에 제2 배리어층(104)을 형성하는 단계, 제2 배리어층(104) 상에 트랜지스터(TFT)를 형성하는 단계, 트랜지스터(TFT) 상에 표시요소(120)를 형성하는 단계, 및 표시요소(120) 상에 봉지부재(180)를 형성하는 단계를 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
TFT: 트랜지스터
1: 표시 장치
101: 제1 기판
102: 제1 배리어층
103: 제2 기판
104: 제2 배리어층
120: 표시요소
180: 봉지부재

Claims (20)

  1. 고분자 수지를 포함하는 제1 기판;
    상기 제1 기판 상에 배치되고 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판; 및
    상기 제2 기판 상에 배치되고 반도체층을 포함하는 트랜지스터;
    를 구비하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제2 기판은 무기 산화물을 포함하는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 기판은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된 주석 산화물을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제2 기판은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 트랜지스터 상에 배치되는 표시요소를 더 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 표시요소 상에 배치되는 봉지부재를 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 봉지부재는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 배치되는 제1 배리어층을 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제2 기판과 상기 트랜지스터 사이에 배치되는 버퍼층을 더 포함하고, 상기 반도체층은 상기 버퍼층 상에 직접 배치되는, 표시 장치.
  10. 제9항에 있어서,
    상기 제2 기판과 상기 버퍼층 사이에 배치되는 제2 배리어층을 더 포함하는, 표시 장치.
  11. 제1 기판 상에 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질을 포함하는 제2 기판을 형성하는 단계; 및
    상기 제2 기판 상에 반도체층을 포함하는 트랜지스터를 형성하는 단계;
    를 포함하는, 표시 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 기판은 고분자 수지를 포함하는, 표시 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 기판은 무기 산화물을 포함하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 기판은 낮은 액상선 온도(Low Liquidus Temperature, LLT) 물질이 함유된 주석 산화물을 포함하는, 표시 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 기판은 주석(Sn), 붕소(B), 인(P), 및 플루오린(F) 중 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 트랜지스터 상에 표시요소를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 표시요소 상에 봉지부재를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 봉지부재는 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함하는, 표시 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 기판 상에 제2 기판을 형성하는 단계 이전에,
    상기 제1 기판 상에 제1 배리어층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 기판 상에 트랜지스터를 형성하는 단계 이전에,
    상기 제2 기판 상에 제2 배리어층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
KR1020210020685A 2021-02-16 2021-02-16 표시 장치 및 그 제조 방법 KR20220117414A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210020685A KR20220117414A (ko) 2021-02-16 2021-02-16 표시 장치 및 그 제조 방법
US17/476,391 US11877471B2 (en) 2021-02-16 2021-09-15 Display apparatus and method of manufacturing the same
CN202210117073.3A CN114944414A (zh) 2021-02-16 2022-02-07 显示装置及该显示装置的制造方法
US18/528,821 US20240172473A1 (en) 2021-02-16 2023-12-05 Display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210020685A KR20220117414A (ko) 2021-02-16 2021-02-16 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220117414A true KR20220117414A (ko) 2022-08-24

Family

ID=82801658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210020685A KR20220117414A (ko) 2021-02-16 2021-02-16 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11877471B2 (ko)
KR (1) KR20220117414A (ko)
CN (1) CN114944414A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW574753B (en) * 2001-04-13 2004-02-01 Sony Corp Manufacturing method of thin film apparatus and semiconductor device
US7829147B2 (en) 2005-08-18 2010-11-09 Corning Incorporated Hermetically sealing a device without a heat treating step and the resulting hermetically sealed device
US8115326B2 (en) 2006-11-30 2012-02-14 Corning Incorporated Flexible substrates having a thin-film barrier
KR102139677B1 (ko) 2013-11-25 2020-07-30 엘지디스플레이 주식회사 플렉서블 유기전계 발광장치 및 그 제조방법
KR102602157B1 (ko) 2018-06-29 2023-11-14 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US11877471B2 (en) 2024-01-16
CN114944414A (zh) 2022-08-26
US20240172473A1 (en) 2024-05-23
US20220263045A1 (en) 2022-08-18

Similar Documents

Publication Publication Date Title
US7948173B2 (en) Organic light emitting diode display and method of manufacturing the same
US11424422B2 (en) Display device with opening pattern
KR20210034158A (ko) 디스플레이 장치
US11638383B2 (en) Display device and method of manufacturing the same
KR20210090779A (ko) 표시 장치 및 그 제조 방법
US11925053B2 (en) Display apparatus and method of manufacturing the same
US11877471B2 (en) Display apparatus and method of manufacturing the same
US11569269B2 (en) Display apparatus and method of manufacturing the same
US11588141B2 (en) Display apparatus and method of manufacturing the same
US11910648B2 (en) Thin film transistor substrate, display apparatus, and method of manufacturing the thin film transistor substrate
US11672164B2 (en) Display apparatus with doped barrier and conductive layers and method of manufacturing the same
US20210202652A1 (en) Display device
KR20210099238A (ko) 표시 장치
US20230397467A1 (en) Display apparatus including overlapping elements
KR20210102526A (ko) 디스플레이 장치 및 그 제조방법
KR20220063864A (ko) 표시 장치 및 그 제조 방법
KR20220106261A (ko) 표시 장치 및 그 제조 방법
KR20220153174A (ko) 표시 장치 및 그 제조 방법
KR20220100763A (ko) 표시 장치의 제조 방법
KR20220085109A (ko) 표시 장치 및 그 제조 방법
KR20210149967A (ko) 표시 장치
KR20210100787A (ko) 정전 척
KR20210080687A (ko) 디스플레이 장치