KR20220109169A - Method for high crystallization of upper layer of a Monolithc 3D device and Monolithc 3D device manufactured by the same - Google Patents

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Abstract

In various embodiments of the present invention, a novel crystallization method applicable to a monolithic 3D structure may be provided. A high crystallization method of an upper layer of a monolithic 3D element according to various embodiments of the present invention may include the steps of: preparing a lower element on which an insulating film is formed; depositing an amorphous silicon-based layer on the insulating film; forming a mask including a chevron pattern on the amorphous silicon-based layer; patterning the amorphous silicon-based layer with the chevron pattern; and irradiating a laser beam to the patterned amorphous silicon-based layer.

Description

모놀리식 3차원 소자의 상부층 고결정화 방법 및 이를 통해 제조된 모놀리식 3차원 소자{Method for high crystallization of upper layer of a Monolithc 3D device and Monolithc 3D device manufactured by the same}Method for high crystallization of upper layer of a Monolithc 3D device and Monolithc 3D device manufactured by the same

본 발명의 다양한 실시예는 모놀리식 3차원 소자의 상부층 고결정화 방법 및 이를 통해 제조된 모놀리식 3차원 소자에 관한 것이다.Various embodiments of the present invention relate to a method for high-crystallization of an upper layer of a monolithic three-dimensional device and a monolithic three-dimensional device manufactured through the method.

기존의 반도체 산업은 미세화 공정개발을 통해 회로 선폭을 작게 하여 집적도를 높이고, 성능을 향상해 왔다. 그러나, 이러한 미세화를 통해 집적도를 확대하는데에는 한계가 있으며, 이에 따라 소자를 수직으로 적층함으로써 성능향상과 집적도 향상을 추구하는 3D 기술이 각광 받고 있다. 3D 기술을 통해 집적도와 경제성, 성능 면에서 월등한 칩을 생산할 수 있다.The existing semiconductor industry has improved the degree of integration and performance by reducing the circuit line width through the development of miniaturization processes. However, there is a limit to expanding the degree of integration through such miniaturization, and accordingly, 3D technology that seeks to improve performance and improve integration by vertically stacking devices is in the spotlight. With 3D technology, it is possible to produce chips that are superior in terms of integration, economy, and performance.

3D 기술로써, 독립적으로 제조된 소자(웨이퍼)를 층층이 쌓고 정렬하여 비아홀을 통해 각 소자를 연결하는 실리콘관통전극(Through Silicon Via, TSV) 기술이 있으나, 소자의 두께가 두꺼워지고, 얼라인(align)이 맞지 않을 경우 신뢰성이 떨어진다는 문제가 있다.As a 3D technology, there is a through silicon via (TSV) technology that connects each device through a via hole by stacking and aligning independently manufactured devices (wafers) layer by layer, but the thickness of the device becomes thick and align ) does not match, there is a problem that reliability is lowered.

이러한 단점을 보완한 기술로써, 하부 소자 위로 전기가 통하는 실리콘 등의 소재를 새로 적층하여 상부 소자를 제조하는 모놀리식 3차원 (Monolithc 3D, M3D) 으로 구현하는 방법이 있다. 이러한 방식은 데이터가 오가는 통로인 홀을 많이 뚫을 수 있어 데이터 이동 속도를 높일 수 있고, 칩 면적도 감소시킬 수 있어 경제성이 우수하다는 장점이 있다. 또한, 배선 길이가 TSV 적층 방식에 비해 짧아질 수 있어 전기 저항 감소를 통해 전력 손실을 줄일 수 있다. 이러한 모놀리식 3차원 방법에서, 하부 소자 위로 액티브층인 실리콘계 층을 형성하는데, 비정질 실리콘 막의 결정화 방법으로는, 다결정 실리콘 막 직접 증착 공정, 고상 결정화 방법, 금속 유도 결정화 방법 및 레이저를 이용한 다결정 실리콘 박막 공정 등이 있다. As a technology that compensates for these shortcomings, there is a method of implementing a monolithic 3D (Monolithc 3D, M3D) method in which an upper element is manufactured by newly stacking a material such as silicon that conducts electricity on the lower element. This method has the advantage of being able to drill a lot of holes, which are passages for data, to increase the data movement speed, and to reduce the chip area, so that it is economical. In addition, since the wiring length can be shortened compared to the TSV stacking method, power loss can be reduced by reducing electrical resistance. In such a monolithic three-dimensional method, a silicon-based layer, which is an active layer, is formed on the lower device. As a crystallization method of an amorphous silicon film, a polycrystalline silicon film direct deposition process, a solid-state crystallization method, a metal-induced crystallization method, and a polycrystalline silicon using a laser thin film process.

다결정 실리콘 막 직접 증착 공정은 580℃ 이상의 온도와 고진공 상태에서 기판 위에 다결정 실리콘을 직접 증착하는 방식으로, PECVD(플라즈마 강화 화학 기상 증착법), LPCVD(저압 화학 기상 증착법)장비를 이용한다. 그러나, 높은 공정 온도에 따른 열 공정 방식으로 인해 하부 소자에 열적 피해를 줌으로 소자 적층 방식인 M3D 구조에서 사용이 제한적이다. 또한, 챔버 사용 공정으로 인해 진공 분위기를 만들고 공정이 진행되어야 하여 공정이 비효율적이며, 결정성장방향과 결정립 크기조절이 불가능하다는 문제가 있다.The polycrystalline silicon film direct deposition process uses PECVD (plasma enhanced chemical vapor deposition) and LPCVD (low pressure chemical vapor deposition) equipment to directly deposit polycrystalline silicon on a substrate at a temperature of 580° C. or higher and a high vacuum state. However, due to the thermal processing method according to the high process temperature, thermal damage is caused to the underlying device, so that its use is limited in the M3D structure, which is a device stacking method. In addition, there is a problem in that the process is inefficient because a vacuum atmosphere is created and the process is performed due to the process using the chamber, and it is impossible to control the crystal growth direction and the grain size.

한편, 고상 결정화 방법은 비정질 실리콘 박막을 600℃이상의 고온의 퍼니스에서 장시간(~20시간) 열처리하여 다결정실리콘 박막을 제조하는 방식이다. 해당 방법 또한, 높은 공정 온도로 인해 하부 소자에 열적 피해를 줄 수 있고, 결정립 내부에 많은 결함이 발생하여 박막 특성이 떨어지며, 결정성장방향과 결정립 크기조절이 불가능하다는 문제가 있다.On the other hand, the solid-state crystallization method is a method of manufacturing a polysilicon thin film by heat-treating the amorphous silicon thin film in a furnace at a high temperature of 600° C. or higher for a long time (~20 hours). The method also has problems in that it may cause thermal damage to a lower device due to a high process temperature, cause a lot of defects inside the crystal grains, so that thin film properties are deteriorated, and it is impossible to control the crystal growth direction and grain size.

금속 유도 결정화 방법은, 비정질 실리콘 박막 위에 소량의 금속(Ni, Al, Co 등)을 증착시킨 후 열처리하여 다결정 실리콘 박막을 제조하는 방법이다. 그러나, 열처리 과정 전 금속 증착 공정이 선행되어야 하며 열처리 이후 금속의 식각과정이 필요하여 공정이 복잡하다. 또한, 금속이 증착된 부분부터 전체영역으로 결정화가 진행됨으로 하부 층과의 화합물 형성으로 인한 오염이 발생하여 M3D 구조에 적용할 수 없다. 또한, 결정성장방향과 결정립 크기조절이 불가능하다는 문제가 있다.The metal-induced crystallization method is a method of manufacturing a polycrystalline silicon thin film by depositing a small amount of metal (Ni, Al, Co, etc.) on an amorphous silicon thin film and performing heat treatment. However, the metal deposition process must be preceded before the heat treatment process, and the metal etching process is required after the heat treatment, so the process is complicated. In addition, since crystallization proceeds from the portion where the metal is deposited to the entire region, contamination occurs due to the formation of a compound with the lower layer, and thus it cannot be applied to the M3D structure. In addition, there is a problem in that it is impossible to control the crystal growth direction and the grain size.

레이저를 이용한 다결정 실리콘 박막 공정은 연속파(Continuous Wave)나 펄스(Pulse) 레이져 빔을 통한 결정화로 비정질 실리콘의 순간적인 용융과 고상화 과정에 의해 다결정 실리콘 박막을 제조하는 방법이다. 그러나, 결정성장방향과 결정립 크기조절이 불가능하고, 결정립 크기를 증가시키는 데에 한계가 있다.The polycrystalline silicon thin film process using a laser is a method of manufacturing a polycrystalline silicon thin film by instantaneous melting and solidification of amorphous silicon through crystallization through a continuous wave or pulsed laser beam. However, it is impossible to control the crystal growth direction and the grain size, and there is a limit to increasing the grain size.

본 발명에서는 하부 소자에 열적 피해를 주지 않고 비정질 실리콘계 물질의 고결정화가 가능한 모놀리식 3차원(Monolithic 3D) 소자의 상부층 고결정화 방법을 제공하고자 한다.An object of the present invention is to provide a method for high-crystallization of an upper layer of a monolithic 3D device capable of high-crystallization of an amorphous silicon-based material without thermal damage to the underlying device.

본 발명은 상술한 문제점을 해결하기 위한 것으로,The present invention is to solve the above problems,

본 발명의 다양한 실시예에 따른 모놀리식 3차원(Monolithic 3D) 소자의 상부층 고결정화 방법은, 절연막이 형성된 하부 소자를 준비하는 단계;A method for high crystallization of an upper layer of a monolithic three-dimensional (3D) device according to various embodiments of the present disclosure includes preparing a lower device on which an insulating film is formed;

상기 절연막 상에 비정질 실리콘계 층을 증착하는 단계;depositing an amorphous silicon-based layer on the insulating film;

상기 비정질 실리콘계 층 상에 쉐브론 패턴을 포함하는 마스크를 형성하는 단계;forming a mask including a chevron pattern on the amorphous silicon-based layer;

상기 비정질 실리콘계 층을 쉐브론 패턴으로 패터닝하는 단계; 및patterning the amorphous silicon-based layer in a chevron pattern; and

상기 패터닝된 비정질 실리콘계 층에 레이저를 조사하는 단계를 포함한다.and irradiating a laser to the patterned amorphous silicon-based layer.

본 발명의 다양한 실시예에 따른 모놀리식 3차원 소자는 상술한 방법으로 제조될 수 있다.A monolithic three-dimensional device according to various embodiments of the present invention may be manufactured by the above-described method.

본 발명에서는 하부 소자에 열적 피해를 주지 않고 비정질 실리콘계 물질의 고결정화가 가능하다. 구체적으로, 본 발명에서는 결정 유도 패턴인 쉐브론 패턴을 활용하여 비정질 실리콘계 물질 위에서 결정화를 진행하면서도 결정 방향을 제어하여, 고결정질을 가지는 실리콘계 상부 소자층을 형성할 수 있다. 즉, 상부 소자 층에만 높은 열을 발생시킴으로서 반도체 채널 물질을 상부 층에서 바로 고결정화가 가능하여 M3D 기술에 적용할 수 있다.In the present invention, high crystallization of the amorphous silicon-based material is possible without thermal damage to the underlying device. Specifically, in the present invention, a silicon-based upper device layer having high crystallinity can be formed by controlling a crystal direction while crystallizing on an amorphous silicon-based material by utilizing a chevron pattern, which is a crystal induction pattern. That is, by generating high heat only in the upper device layer, the semiconductor channel material can be highly crystallized directly in the upper layer, so that it can be applied to M3D technology.

특히, 본 발명에서는 비정질 실리콘의 결정화도, 결정방향 및 결정크기를 쉽게 제어할 수 있고, 단결정화 효과가 우수하다. 또한, 제조되는 결정막의 거칠기를 개선할 수 있고 형태적 단점을 보완할 수 있다.In particular, in the present invention, the crystallinity, crystal direction and crystal size of amorphous silicon can be easily controlled, and the single crystallization effect is excellent. In addition, it is possible to improve the roughness of the produced crystal film and to compensate for the morphological disadvantages.

도 1 내지 도 4 및 도 6은 본 발명의 일 실시예에 따른 모놀리식 3차원 소자의 상부층 고결정화 방법을 설명하기 위한 도면들이다.
도 5는 캡핑층의 두께에 따른 반사 방지 효과를 확인한 데이터이다.
도 7은 쉐브론 패턴의 내부 결정화를 설명하기 위한 도면이다.
도 8은 레이저 빔의 형상을 설명하기 위한 도면이다.1 to 4 and 6 are views for explaining a method of high-crystallization of an upper layer of a monolithic three-dimensional device according to an embodiment of the present invention.
5 is data confirming the anti-reflection effect according to the thickness of the capping layer.
7 is a view for explaining the internal crystallization of the chevron pattern.
8 is a diagram for explaining the shape of a laser beam.

이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, various embodiments of the present document will be described with reference to the accompanying drawings. The examples and terms used therein are not intended to limit the technology described in this document to specific embodiments, and should be understood to include various modifications, equivalents, and/or substitutions of the embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 모놀리식 3차원(Monolithic 3D) 소자의 상부층 고결정화 방법은, 절연막이 형성된 하부 소자를 준비하는 단계; 상기 절연막 상에 비정질 실리콘계 층을 증착하는 단계; 상기 비정질 실리콘계 층 상에 쉐브론 패턴을 포함하는 마스크를 형성하는 단계; 상기 비정질 실리콘계 층을 쉐브론 패턴으로 패터닝하는 단계; 및 상기 패터닝된 비정질 실리콘계 층에 레이저를 조사하는 단계를 포함할 수 있다.The method for high crystallization of an upper layer of a monolithic three-dimensional (3D) device according to the present invention comprises the steps of: preparing a lower device on which an insulating film is formed; depositing an amorphous silicon-based layer on the insulating film; forming a mask including a chevron pattern on the amorphous silicon-based layer; patterning the amorphous silicon-based layer in a chevron pattern; and irradiating a laser to the patterned amorphous silicon-based layer.

구체적으로, 도 1을 참조하면, 절연막(200)이 형성된 하부 소자(100)를 준비할 수 있다. 절연막(200)은 ILD(Inter Layer Dielectrics) layer로써, 하부 소자 상에 제조되는 상부 소자를 절연시킬 수 있다.Specifically, referring to FIG. 1 , the lower device 100 on which the insulating film 200 is formed may be prepared. The insulating layer 200 is an ILD (Inter Layer Dielectrics) layer, and may insulate an upper device manufactured on a lower device.

다음으로, 도 2를 참조하면, 절연막(200) 상에 비정질 실리콘계 층 (a-Si)(300)을 증착할 수 있다. 비정질 실리콘계 층은, Si, Ge 및 SiGe으로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다. 본 발명에서는 녹는점이 높아 결정화가 가장 어려운 실리콘(Si)을 적용하여 고결정화가 가능함을 확인하였고, 다른 실리콘계 물질인 Ge 및 SiGe도 함께 가능할 것으로 기대할 수 있다. 비정질 실리콘계 층의 증착은 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 또는 스퍼터링(sputtering)으로 진행할 수 있다. 이때, 비정질 실리콘계 층의 증착은 450 ℃ 미만의 온도에서 진행될 수 있다. Next, referring to FIG. 2 , an amorphous silicon-based layer (a-Si) 300 may be deposited on the insulating layer 200 . The amorphous silicon-based layer may include at least one selected from the group consisting of Si, Ge, and SiGe. In the present invention, it was confirmed that high crystallization is possible by applying silicon (Si), which is the most difficult to crystallize due to its high melting point, and it can be expected that other silicon-based materials such as Ge and SiGe are also possible. Deposition of the amorphous silicon-based layer may be performed by low temperature chemical vapor deposition (LPCVD), plasma enhanced chemical vapor deposition (PECVE), or sputtering. In this case, the deposition of the amorphous silicon-based layer may be performed at a temperature of less than 450 °C.

이러한 비정질 실리콘계 층(300) 상에 패터닝을 위한 마스크(400)를 형성할 수 있다. 마스크(400)는 쉐브론(shevron) 패턴(420)을 포함할 수 있다. A mask 400 for patterning may be formed on the amorphous silicon-based layer 300 . The mask 400 may include a chevron pattern 420 .

다음으로, 도 3을 참고하면, 비정질 실리콘계 층(320)을 쉐브론 패턴으로 패터닝할 수 있다. 예를 들면, 포토리소그래피 공정을 통해 UV 광을 조사하여 비정질 실리콘계 층(320)을 쉐브론 패턴으로 패터닝할 수 있다.Next, referring to FIG. 3 , the amorphous silicon-based layer 320 may be patterned in a chevron pattern. For example, the amorphous silicon-based layer 320 may be patterned in a chevron pattern by irradiating UV light through a photolithography process.

한편, 도 4를 참고하면, 이러한 쉐브론 패턴의 비정질 실리콘계 층(320) 상에 캡핑층(500)을 더 형성할 수 있다. 캡핑층(500)은 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 또는 스퍼터링(sputtering)으로 증착될 수 있다. Meanwhile, referring to FIG. 4 , a capping layer 500 may be further formed on the amorphous silicon-based layer 320 of the chevron pattern. The capping layer 500 may be deposited by low temperature chemical vapor deposition (LPCVD), plasma enhanced chemical vapor deposition (PECVE), or sputtering.

캡핑층(500)은 SiN, Si3N4 및 SiO2로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다. 캡핑층(500)의 물질은 광원에 의해 발생하는 열에너지에 의한 각 층의 열팽창계수차이에 따른 응력을 고려하여 선택할 수 있다.The capping layer 500 may include at least one selected from the group consisting of SiN, Si 3 N 4 and SiO 2 . The material of the capping layer 500 may be selected in consideration of stress caused by a difference in thermal expansion coefficient of each layer due to thermal energy generated by a light source.

이러한 캡핑층은 추후 레이저 조사 시 발생된 열의 냉각을 지연시키는 효과가 있으며 이를 통해 결정화 속도를 줄여 결정화 진행 시간을 증가시킬 수 있고, 비정질 실리콘을 고결정화할 수 있다. 또한, 결정화 시 고체와 액체의 표면 에너지 차이로 인한 뭉침 현상(aggregation) 및 빈 공간(void) 형성을 방지할 수 있다. 따라서, 소자층의 shrinkage와 거친 표면 거칠기(surface roughness)를 억제할 수 있다. 또한, 열적, 기계적 응력(stress)을 절연막(200)과의 조화를 통해 완화하거나 증폭시켜 줄 수 있다. 실리콘(Si)의 경우 결정화 진행 시 실리콘계 물질이 주변 물질과 구조에서 발생하는 상대적인 낮은 표면 에너지 차이와 SiO2 절연막(200)으로부터 산소 분위기가 형성이 되어 (100) 평면이 기판 표면과 평행하게 형성되나, 기판의 수직방향에 대한 회전 방향 결정성에 대해서는 일정하지 못하게 된다. 하지만 본 발명의 쉐브론 패턴을 통해 레이저 진행 방향에 대해 일정한 방향성을 가지는 고결정 형성 유도를 통해 평행 방향뿐만 아니라 회전 방향 결정성 또한 함께 제어할 수 있다.Such a capping layer has an effect of delaying the cooling of heat generated during subsequent laser irradiation, thereby reducing the crystallization rate to increase the crystallization progress time, and high crystallization of amorphous silicon. Also, it is possible to prevent aggregation and void formation due to a difference in surface energy between a solid and a liquid during crystallization. Accordingly, it is possible to suppress the shrinkage of the device layer and the roughness of the surface. In addition, thermal and mechanical stress may be relieved or amplified through coordination with the insulating layer 200 . In the case of silicon (Si), a (100) plane is formed parallel to the substrate surface due to the relatively low surface energy difference that occurs in the structure of the silicon-based material and the surrounding material and the oxygen atmosphere is formed from the SiO 2 insulating film 200 during crystallization. , the rotation direction with respect to the vertical direction of the substrate is not constant with respect to crystallinity. However, through the chevron pattern of the present invention, it is possible to control not only the parallel direction but also the rotation direction crystallinity through the induction of high crystal formation having a certain directionality with respect to the laser travel direction.

캡핑층(500)은 70 nm 내지 490 nm의 두께를 가질 수 있다. 이러한 캡핑층(500)의 두께는 반사 방지 효과를 고려하여 설정될 수 있다. 즉, 수직으로 적용되는 입사광의 파장과 광 경로를 고려하여 반사 방지 효과를 갖는 캡핑층의 두께를 도출할 수 있다. 또한, 캡핑층(500)의 두께는 비정질 실리콘계 층(320)의 두께에 따라서 결정될 수 있다. The capping layer 500 may have a thickness of 70 nm to 490 nm. The thickness of the capping layer 500 may be set in consideration of the anti-reflection effect. That is, the thickness of the capping layer having the antireflection effect may be derived by considering the wavelength and the optical path of the vertically applied incident light. Also, the thickness of the capping layer 500 may be determined according to the thickness of the amorphous silicon-based layer 320 .

반사 방지 효과는 캡핑층(500) 아래에 실리콘계 채널 물질의 계면에서 반사된 빛과 입사된 빛 사이에서 일어나는 상쇄 간섭을 통해 유도될 수 있다. 구체적으로는 광원이 수직으로 적용되는 경우 광 경로 (optical path)는 다음 수식을 통해 결정될 수 있다.The anti-reflection effect may be induced through destructive interference occurring between light reflected and incident light at the interface of the silicon-based channel material under the capping layer 500 . Specifically, when the light source is vertically applied, the optical path may be determined through the following equation.

[수학식 1] [Equation 1]

2 × 캡핑층 두께 × 캡핑층 굴절률 = (2n+1)×(광원의 파장/2)2 × capping layer thickness × capping layer refractive index = (2n+1) × (wavelength of light source/2)

(n은 1 이상의 자연수)(n is a natural number greater than or equal to 1)

여기서 n의 값에 따른 여러 두께가 반사 방지 효과를 얻을 수 있는 두께가 된다.Here, various thicknesses according to the value of n become the thickness at which the antireflection effect can be obtained.

이러한 여러 두께가 모두 반사 방지 효과를 얻을 수 있다고 해서 결정화에 모두 효과적인 것은 아니고, 캡핑층(500)의 두께가 너무 얇을 경우 열용량(heat capacity)이 상대적으로 작아 결정화에 필요한 열량을 많이 가지고 있지 못해 필요한 열을 유지하기 어렵게 되고, 너무 두꺼우면 열용량이 커져 오히려 열을 식히는 방열판(heat sink) 역할을 하게 된다. Even though all of these thicknesses can obtain an anti-reflection effect, not all are effective for crystallization, and when the thickness of the capping layer 500 is too thin, the heat capacity is relatively small, It becomes difficult to retain heat, and if it is too thick, the heat capacity increases, and rather acts as a heat sink to cool the heat.

한편, 캡핑층(500)으로써, Si3N4 가 적용되었을 경우, 두께에 따른 반사 방지 효과를 분석하였다. 이때, 비정질 실리콘계 층(320)의 두께는 110 nm이고, Si3N4 캡핑층은 PECVD 공정으로 형성하였으며, 70 nm, 200 nm, 340 nm 및 490 nm로 형성하여 자외선(UV)/가시광선(VIS)/근적외선(NIR) 분광광도계를 이용하여 반사율을 측정하였다. 그 결과, 도 5를 참고하면, 200 nm 두께의 캡핑층이 최대의 반사 방지 효과를 가지는 것을 알 수 있다. 구체적으로, 자외선/가시광선/근적외선 분광광도계의 반사율 측정 시, 검은 판과 흰색 판을 기준으로 하여 상대적인 반사율을 측정하기 때문에 기준이 되는 검은 판보다 반사율이 적을 경우 y축이 음(-)의 값이 나오는데, 이러한 음의 값으로 측정될 경우 반사 방지 효과가 우수한 것이다. 200 nm 두께의 캡핑층은 532 nm 부근의 파장에서 가장 낮은 음의 값의 반사율을 보였고, 200 nm 두께의 캡핑층이 최대의 반사 방지 효과를 가진다고 볼 수 있다.On the other hand, as the capping layer 500, Si 3 N 4 was applied, the antireflection effect according to the thickness was analyzed. At this time, the thickness of the amorphous silicon-based layer 320 is 110 nm, Si 3 N 4 The capping layer was formed by a PECVD process, and was formed at 70 nm, 200 nm, 340 nm and 490 nm, and reflectance was measured using an ultraviolet (UV)/visible (VIS)/near-infrared (NIR) spectrophotometer. As a result, referring to FIG. 5 , it can be seen that the capping layer having a thickness of 200 nm has the maximum anti-reflection effect. Specifically, when measuring reflectance of ultraviolet/visible/near-infrared spectrophotometers, the relative reflectance is measured based on the black plate and the white plate. , and when measured with such a negative value, the antireflection effect is excellent. The 200 nm thick capping layer showed the lowest negative reflectance at a wavelength around 532 nm, and it can be seen that the 200 nm thick capping layer had the maximum antireflection effect.

도 6 및 도 7을 참고하면, 쉐브론 패턴으로 패터닝된 비정질 실리콘계 층(320)에 레이저를 조사할 수 있다. 이때, 레이저는 쉐브론 패턴에서 가장 작은 내각을 가지는 꼭지점에서 진행이 시작될 수 있다. 즉, 레이저 진행 방향은 쉐브론 패턴의 양쪽에 있는 큰 각도의 표면적이 가장 큰 뾰족한 부분에서 넓은 영역으로 진행될 수 있다. 이러한 쉐브론 패턴은 레이저 진행 방향에 대해 일정한 결정 방향을 유도해주는 역할을 한다. 쉐브론 패턴을 활용하면 레이저 진행 방향에 대해 비틀어진 용융면에 의해 초기의 결정립계가 쉐브론 양쪽의 뾰족한 끝 부분에서 결정화가 시작되도록 유도하는 것이 가능하다. 결정화는 뾰족한 부분에서 양방향으로 팽창하면서 진행되며 결국 전체 영역으로 합쳐지며 고결정화가 진행된다. 결정화 진행과정 중 발생하는 결정립계(grain boundary)는 진행방향의 고체와 액체 계면에 수직으로 배향되는 경향을 가짐으로 패턴의 중간 지점에서 만들어지는 고결정은 일정한 결정방향을 가질 수 있게 된다. 형성된 일정한 결정방향을 가진 고결정 부분은 연속적인 레이져 결정화 과정에서 결정방향을 일정하게 유도해주며 보다 더 크게 성장한 고결정성 구조를 얻기 위한 씨드(seed)역할도 할 수 있게 된다.6 and 7 , a laser may be irradiated to the amorphous silicon-based layer 320 patterned in a chevron pattern. At this time, the laser may start to proceed from the vertex having the smallest interior angle in the chevron pattern. That is, the laser travel direction may proceed from a sharp portion with the largest surface area at a large angle on both sides of the chevron pattern to a wide area. This chevron pattern serves to induce a certain crystal direction with respect to the laser travel direction. By utilizing the chevron pattern, it is possible to induce the initial grain boundary to start crystallizing at the sharp ends of both sides of the chevron by the melting plane twisted with respect to the laser travel direction. Crystallization proceeds while expanding in both directions at the sharp point, eventually merging into the entire area and high crystallization proceeds. The grain boundary generated during the crystallization process has a tendency to be oriented perpendicular to the solid-liquid interface in the moving direction, so that the high crystal formed at the midpoint of the pattern can have a certain crystal direction. The formed highly crystalline portion with a constant crystal orientation guides the crystal orientation uniformly in the continuous laser crystallization process and can also serve as a seed to obtain a larger grown highly crystalline structure.

한편, 생성되는 결정방향의 경우 광원의 스캐닝 방향에 따라 달라질 수 있으며, 쉐브론 패턴의 크기와 뾰족한 부분의 각도 조절을 통해 원하는 크기의 고결정을 조절할 수 있다.Meanwhile, the generated crystal direction may vary depending on the scanning direction of the light source, and a high crystal of a desired size may be adjusted by adjusting the size of the chevron pattern and the angle of the sharp part.

본 발명에서 사용되는 레이저 빔은 탑햇(Top-Hat) 또는 line 형태일 수 있다. 즉, 도 8을 참고하면, 레이저 광원의 형태는 Square, Knife, Wiper 등의 형태일 수 있다. 이러한 형태는 종래의 Gaussian 형태에 비해 uniformity를 확보할 수 있고, 비정질 실리콘의 고결정화가 가능하다. The laser beam used in the present invention may be in the form of a Top-Hat or a line. That is, referring to FIG. 8 , the shape of the laser light source may be in the form of a square, a knife, a wiper, or the like. This shape can secure uniformity compared to the conventional Gaussian shape, and high crystallization of amorphous silicon is possible.

레이저 파장은 355 nm, 532 nm 또는 1064 nm 등 다양한 파장의 레이저가 사용될 수 있다. 한편, 이러한 파장에 따라 레이저 빔의 세기가 달라질 수 있다. As the laser wavelength, a laser having various wavelengths such as 355 nm, 532 nm, or 1064 nm may be used. On the other hand, the intensity of the laser beam may vary according to the wavelength.

본 발명의 방법은, 하부 소자에 열적 피해를 주지 않고 고결정화가 가능하기 때문에 상부 소자 층에만 높은 열을 발생시킴으로서 반도체 채널 물질을 상부 층에서 바로 고결정화가 가능하여 M3D 기술에 적용할 수 있다.The method of the present invention can be applied to M3D technology because high crystallization of the semiconductor channel material is possible directly in the upper layer by generating high heat only in the upper device layer because high crystallization is possible without thermal damage to the lower device.

본 발명의 방법으로 제조된 모놀리식 3차원 소자는 반도체 소자, 트랜지스터, 이미지 센서 또는 메모리 등에 적용될 수 있다. The monolithic three-dimensional device manufactured by the method of the present invention may be applied to a semiconductor device, a transistor, an image sensor, or a memory.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, etc. described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are merely examples and do not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications that have not been made are possible. For example, each component specifically shown in the embodiments may be implemented by modification. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

Claims (8)

절연막이 형성된 하부 소자를 준비하는 단계;
상기 절연막 상에 비정질 실리콘계 층을 증착하는 단계;
상기 비정질 실리콘계 층 상에 쉐브론 패턴을 포함하는 마스크를 형성하는 단계;
상기 비정질 실리콘계 층을 쉐브론 패턴으로 패터닝하는 단계; 및
상기 패터닝된 비정질 실리콘계 층에 레이저를 조사하는 단계를 포함하는 모놀리식 3차원(Monolithic 3D) 소자의 상부층 고결정화 방법.preparing a lower element on which an insulating film is formed;
depositing an amorphous silicon-based layer on the insulating film;
forming a mask including a chevron pattern on the amorphous silicon-based layer;
patterning the amorphous silicon-based layer in a chevron pattern; and
A method of high crystallization of an upper layer of a monolithic three-dimensional (3D) device comprising irradiating a laser to the patterned amorphous silicon-based layer. 제1항에 있어서,
상기 패터닝하는 단계 이후,
상기 패터닝된 비정질 실리콘계 층 상에 캡핑층을 형성하는 단계를 더 포함하는 모놀리식 3차원 소자의 상부층 고결정화 방법.The method of claim 1,
After the patterning step,
The upper layer high crystallization method of a monolithic three-dimensional device further comprising the step of forming a capping layer on the patterned amorphous silicon-based layer. 제2항에 있어서,
상기 캡핑층은 SiN, Si3N4 및 SiO2로 이루어진 군에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 하는 모놀리식 3차원 소자의 상부층 고결정화 방법.3. The method of claim 2,
The capping layer is SiN, Si 3 N 4 and SiO 2 The upper layer high-crystallization method of a monolithic three-dimensional device, characterized in that it comprises at least one selected from the group consisting of. 제2항에 있어서,
상기 캡핑층은 70 nm 내지 490 nm의 두께를 가지는 것을 특징으로 하는 모놀리식 3차원 소자의 상부층 고결정화 방법.3. The method of claim 2,
The high-crystallization method of the upper layer of a monolithic three-dimensional device, characterized in that the capping layer has a thickness of 70 nm to 490 nm. 제1항에 있어서,
상기 레이저를 조사하는 단계에서,
상기 레이저는 상기 쉐브론 패턴에서 가장 작은 내각을 가지는 꼭지점에서 진행이 시작되는 것을 특징으로 하는 모놀리식 3차원 소자의 상부층 고결정화 방법.The method of claim 1,
In the step of irradiating the laser,
The high-crystallization method of the upper layer of a monolithic three-dimensional device, characterized in that the laser is started from the vertex having the smallest interior angle in the chevron pattern. 제1항에 있어서,
상기 레이저 빔은 탑햇(Top-Hat) 또는 line 형태인 것을 특징으로 하는 모놀리식 3차원 소자의 상부층 고결정화 방법.The method of claim 1,
The laser beam is a top-hat (Top-Hat) or high-crystallization method of the upper layer of a monolithic three-dimensional device, characterized in that the line form. 제1항에 있어서,
상기 패터닝하는 단계에서는 포토리소그래피 공정으로 수행되는 것을 특징으로 하는 모놀리식 3차원 소자의 상부층 고결정화 방법.The method of claim 1,
In the patterning step, the upper layer high crystallization method of a monolithic three-dimensional device, characterized in that performed by a photolithography process. 제1항 내지 제7항 중 어느 한 항에 따른 방법으로 제조된 모놀리식 3차원 소자.A monolithic three-dimensional device manufactured by the method according to any one of claims 1 to 7.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000077040A (en) * 1999-04-19 2000-12-26 이데이 노부유끼 Process of crystallizing semiconductor thin film and laser irradiation system
KR20040012391A (en) * 2002-08-03 2004-02-11 삼성에스디아이 주식회사 Crystallizing method of silicon thin film, TFT used the method and flat panel display device with the TFT
KR20050079861A (en) * 2004-02-07 2005-08-11 삼성전자주식회사 A method for forming single-crystal silicon thin film using sequential lateral solidification(sls)
KR20060013108A (en) * 2004-08-06 2006-02-09 비오이 하이디스 테크놀로지 주식회사 Method for forming single crystalline silicon film
KR20060082620A (en) * 2005-01-13 2006-07-19 삼성전자주식회사 Method of formation of single-crystal si tft channel region
JP2008085317A (en) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd Crystalline semiconductor film, and manufacturing method of semiconductor device
JP2008085318A (en) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd Crystalline semiconductor film, and manufacturing method of semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000077040A (en) * 1999-04-19 2000-12-26 이데이 노부유끼 Process of crystallizing semiconductor thin film and laser irradiation system
KR20040012391A (en) * 2002-08-03 2004-02-11 삼성에스디아이 주식회사 Crystallizing method of silicon thin film, TFT used the method and flat panel display device with the TFT
KR20050079861A (en) * 2004-02-07 2005-08-11 삼성전자주식회사 A method for forming single-crystal silicon thin film using sequential lateral solidification(sls)
KR20060013108A (en) * 2004-08-06 2006-02-09 비오이 하이디스 테크놀로지 주식회사 Method for forming single crystalline silicon film
KR20060082620A (en) * 2005-01-13 2006-07-19 삼성전자주식회사 Method of formation of single-crystal si tft channel region
JP2008085317A (en) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd Crystalline semiconductor film, and manufacturing method of semiconductor device
JP2008085318A (en) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd Crystalline semiconductor film, and manufacturing method of semiconductor device

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