KR20220107969A - 3d 수평 나노시트 디바이스 성능 향상 방법 - Google Patents

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KR20220107969A
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마크 아이. 가드너
에이치. 짐 풀포드
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도쿄엘렉트론가부시키가이샤
도쿄 일렉트론 유.에스. 홀딩스, 인크.
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Abstract

본 발명의 양태는 수직으로 적층된 복수의 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법을 제공한다. 예를 들어, 방법은 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계를 포함할 수 있고, 제2 층은 트랜지스터의 채널을 형성한다. 방법은 제2 층을 드러내는 단계를 더 포함할 수 있다. 방법은 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계를 더 포함할 수 있고, 제1 셸과 드러난 제2 층들 중 첫 번째 제2 층은 트랜지스터들 중 제1 트랜지스터의 제1 채널 구조를 형성한다.

Description

3D 수평 나노시트 디바이스 성능 향상 방법{METHOD TO ENHANCE 3D HORIZONTAL NANOSHEETS DEVICE PERFORMANCE}
참조에 의한 병합
본 발명은 미국 가출원 번호 63/141,557(발명의 명칭: "Method to Enhance 3D Horizontal Nanosheets Device Performance", 출원일: 2021년 1월 26일) 및 미국 가출원 번호 17/469,939(발명의 명칭: "Method to Enhance 3D Horizontal Nanosheets Device Performance", 출원일: 2021년 9월 9일)(이들 선출원 문헌은 전체 내용이 본 명세서에 참조로 병합됨)의 이익을 주장한다.
기술 분야
본 발명은 일반적으로 반도체 디바이스, 트랜지스터 및 집적 회로를 포함하는 마이크로전자 디바이스 및 마이크로 제조 방법에 관한 것이다.
반도체 디바이스를 (특히 미시적 규모에서) 제조할 때 성막 증착, 에칭 마스크 생성, 패턴화, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정은 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로 마이크로 제조를 통해 트랜지스터는 활성 디바이스 평면 위에 형성되는 배선/금속화를 통해 일 평면에 생성되어, 2차원(2D) 회로 또는 2D 제조로 특성화되었다. 스케일링 노력에 의해 2D 회로에서 단위 면적당 트랜지스터의 수가 크게 증가하였지만, 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 더 큰 도전에 직면하고 있다. 반도체 디바이스 제조업체는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로의 요구를 표명했다.
본 발명의 양태는 수직으로 적층된 복수의 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법을 제공한다. 예를 들어, 방법은 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계를 포함할 수 있고, 제2 층은 트랜지스터의 채널을 형성한다. 방법은 제2 층을 드러내는(uncover) 단계를 더 포함할 수 있다. 방법은 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸(shell)을 형성하는 단계를 더 포함할 수 있고, 제1 셸과 드러난 제2 층들 중 첫 번째 제2 층은 트랜지스터들 중 제1 트랜지스터의 제1 채널 구조를 형성한다. 일 실시형태에서, 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계는 드러난 제2 층들 중 첫 번째 제2 층 주위에 제1 셸을 형성하는 단계를 포함한다.
일 실시형태에서, 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계는 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 에피택셜 성장시키는 단계를 포함할 수 있다. 예를 들어, 제1 셸과 제2 층 중 적어도 하나는 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함할 수 있다. 다른 예로서, 제1 셸과 제2 층 중 적어도 하나는 붕소(B), 탄소(C), 질소(N), 알루미늄(Al), 실리콘(Si), 인(P), 갈륨(Ga), 게르마늄(Ge), 비소(As), 인듐(In), 주석(Sn), 안티몬(Sb), 또는 이들의 조합을 포함할 수 있다.
일 실시형태에서, 방법은 드러난 제2 층들 중 두 번째 제2 층 상에 제2 셸을 형성하는 단계를 더 포함할 수 있고, 제2 셸과 드러난 제2 층들 중 두 번째 제2 층은 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조를 형성할 수 있고, 제1 채널 구조는 P형 채널 구조일 수 있고, 제2 채널 구조는 N형 채널 구조일 수 있다. 다른 실시형태에서, 방법은 드러난 제2 층들 중 두 번째 제2 층 상에 제2 셸을 형성하는 단계를 더 포함할 수 있고, 여기서 제2 셸과 드러난 제2 층들 중 두 번째 제2 층은 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조의 일부를 형성할 수 있고, 제1 셸과 제2 셸은 상이한 재료를 포함할 수 있다.
일 실시형태에서, 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계는 교번하는 수평의 제1 층과 제2 층을 에피택셜 성장시키는 단계를 포함할 수 있다. 다른 실시형태에서, 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계는 교번하는 수평의 제1 층과 제2 층의 2개의 서브 스택(sub-stack)을 접합시키는 것을 포함할 수 있다.
일 실시형태에서, 제2 층을 드러내는 단계는 제1 층의 단부 부분을 채널 방향으로 제거하여 만입부(indent)를 형성하는 단계, 스페이서를 형성하여 만입부를 채우는 단계, 및 제1 층의 나머지 부분을 제거하는 단계를 포함할 수 있다.
일 실시형태에서, 방법은 제1 셸과 제2 층의 나머지 부분 주위에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시형태에서, 방법은, 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하기 전에, 드러난 제2 층들 중 첫 번째 제2 층을 박형화하는 단계를 더 포함할 수 있고, 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 것은 드러난 제2 층들 중 박형화된 첫 번째 제2 층 상에 제1 셸을 형성하는 것을 포함할 수 있다.
본 발명의 양태는 반도체 디바이스를 추가로 제공한다. 예를 들어, 반도체 디바이스는 복수의 트랜지스터의 수평 채널의 수직 스택을 포함할 수 있다. 반도체 디바이스는 채널들 중 제1 채널 상에 형성된 제1 셸을 더 포함할 수 있고, 제1 셸과 채널들 중 제1 채널은 트랜지스터들 중 제1 트랜지스터의 제1 채널 구조를 형성할 수 있다. 일 실시형태에서, 제1 셸은 채널들 중 제1 채널 주위에 형성될 수 있다.
일 실시형태에서, 제1 셸은 에피택시 재료를 포함할 수 있다. 예를 들어, 제1 셸과 채널 중 적어도 하나는 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함할 수 있다. 다른 예로서, 제1 셸과 채널 중 적어도 하나는 B, C, N, Al, Si, P, Ga, Ge, As, In, Sn, Sb, 또는 이들의 조합을 포함할 수 있다.
일 실시형태에서, 반도체 디바이스는 채널들 중 제2 채널 상에 형성된 제2 셸을 더 포함할 수 있고, 제2 셸과 채널들 중 제2 채널은 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조를 형성할 수 있고, 제1 채널 구조는 P형 채널 구조일 수 있고, 제2 채널 구조는 N형 채널 구조일 수 있다. 다른 실시형태에서, 반도체 디바이스는 채널들 중 제2 채널 상에 형성된 제2 셸을 더 포함할 수 있고, 여기서 제2 셸과 채널들 중 제2 채널은 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조를 형성할 수 있고, 제1 셸과 제2 셸은 상이한 재료를 포함할 수 있다.
일 실시형태에서, 반도체 디바이스는 제1 셸과 채널의 나머지 부분 주위에 형성된 게이트 전극을 더 포함할 수 있다.
물론, 본 명세서에 설명된 상이한 단계의 논의 순서는 명확성을 위해 제시되었다. 일반적으로 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서에서 상이한 특징, 기술, 구성 등 각각이 본 명세서의 여러 곳에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되고 보여질 수 있다.
본 발명의 내용 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 신규한 양태를 나타내는 것이 아니라는 것이 주목된다. 대신에, 본 발명의 내용 란은 기존 기술과 상이한 실시형태 및 대응하는 신규한 점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 관해서는 아래에서 추가로 논의되는 본 발명의 상세한 설명 란 및 대응하는 도면을 참조하면 된다.
예로서 제안된 본 발명의 다양한 실시형태는 동일한 도면 부호가 동일한 요소를 나타내는 하기 도면을 참조하여 상세히 설명된다.
도 1 내지 도 8은 본 발명의 일부 실시형태에 따라 제1 반도체 디바이스(100)를 제조하기 위한 제1 예시적인 방법을 도시한다.
도 9 내지 도 15는 본 발명의 일부 실시형태에 따라 제2 반도체 디바이스를 제조하기 위한 제2 예시적인 방법을 도시한다.
도 15a는 도 15에 도시된 제2 반도체 디바이스의 상면도이다.
도 15b는 도 15에 도시된 제2 반도체 디바이스의 개략도이다.
도 16 및 도 17은 본 발명의 일부 실시형태에 따라 제3 반도체 디바이스를 제조하기 위한 제3 예시적인 방법을 도시한다.
도 18 내지 도 27은 본 발명의 일부 실시형태에 따라 제4 반도체 디바이스를 제조하기 위한 제4 예시적인 방법을 도시한다.
도 28은 본 발명의 일부 실시형태에 따라 반도체 디바이스를 제조하기 위한 제5 예시적인 방법을 나타내는 흐름도이다.
다수의 디바이스의 3D 집적, 즉 수직 적층은 면적이 아니라 부피로 트랜지스터 밀도를 증가시켜 평면 디바이스에서 경험하는 스케일링 한계를 극복하는 것을 목표로 한다. 3D NAND의 채택으로 플래시 메모리 산업에서 디바이스 적층이 성공적으로 시연되고 구현되었지만 랜덤 논리 설계에 적용하는 것은 훨씬 더 어렵다. 논리 칩(CPU(중앙 처리 유닛), GPU(그래픽 처리 유닛), FPGA(전계 프로그래밍 가능 게이트 어레이), SoC(시스템온칩))에 대한 3D 집적이 추진되고 있다.
본 명세서의 기술은 에피택시에 의해 성장된 셸을 갖는 측방향 게이트-올-어라운드(gate-all-around: GAA) 채널 트랜지스터를 형성하는 것을 포함한다. 3D 트랜지스터를 위한 공통 반도체 코어로 시작하여 에피의 단결정 셸(또는 에피 셸의 스택)이 선택적으로 수직으로 성장되어 최적의 재료 채널 형성을 생성한다. 이 기술은 재료 유형이 NMOS 및 PMOS 디바이스에 대해 최적화되어 있기 때문에 상당한 이동성 향상을 제공한다. 본 명세서에 설명된 실시예는 2개 내지 4개의 트랜지스터의 수직 스택을 포함할 수 있지만, 본 명세서의 기술은 N개의 트랜지스터 높이로 확장될 수 있다. 실시형태는 3D 병렬 CMOS와 또한 상보성 FET(complementary FET: CFET) CMOS 설계 모두에 적용될 수 있다. 또한 병렬과 CFET의 조합도 본 명세서에서 고려된다. 기술은 모든 조합에 대해 NMOS 및 PMOS 게이트 전극, 채널 및 게이트 유전체의 개별 제어를 제공한다. 실시형태는 병렬 및 적층형 CMOS 디바이스 모두에 대해 PMOS 및 NMOS를 위한 이중 채널 릴리스 옵션을 가능하게 하여 공통 코어 에피로부터 시작하는 개별 최적 에피택셜 솔루션을 제공할 수 있다. 본 명세서의 에피 선택성 셸과 EPI 코어는 모두 최적의 이동성을 가진 고성능 3D 나노시트에 대한 디바이스 요구 사항을 충족하기 위해 옵션으로 일부 요소를 사용할 수 있다.
도 1 내지 도 8은 본 발명의 일부 실시형태에 따라 제1 반도체 디바이스(100)를 제조하기 위한 제1 예시적인 방법을 도시한다. 도 1에 도시된 바와 같이, 제1 반도체 디바이스(100)는 기판(110), 기판(110) 상에 형성된 유전체 층(120), 유전체 층(120) 상에 적층된 교번하는 층(131-139)의 스택(130), 및 교번하는 층(131-139)의 스택(130) 상에 형성된 캡 층(140)을 포함할 수 있다. 예를 들어, 기판(110)은 실리콘 기판 또는 실리콘온절연체(silicon-on-insulator: SOI) 기판(또는 실리콘/유전체/실리콘 기판)일 수 있다. 다른 예로서, 캡 층(140)은 하드마스크 재료를 포함할 수 있다. 일 실시형태에서, 교번하는 층(131-139)의 스택(130)은 교번하는 반도체 층(131-139)의 나노시트 스택(130)일 수 있다. 예를 들어, 층(131-139)은 유전체 층(120) 또는 기판(110) 상에 순차적으로 에피택셜 성장될 수 있다. 일 실시형태에서, 층(131-139)은 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함할 수 있고, 예를 들어, 붕소(B), 탄소(C), 질소(N), 알루미늄(Al), 실리콘(Si), 인(P), 갈륨(Ga), 게르마늄(Ge), 비소(As), 인듐(In), 주석(Sn), 안티몬(Sb), 또는 이들의 조합, 예를 들어, SixCy(예를 들어, SiC), SixGey(예를 들어, SiGe), GexSny(예를 들어, GeSn), GeC, SnC, SiSn, SiAs, SiP, SiSb, SiIn, SiGa, SiB, SiGaB, GeAs, GeP, GeSb, GeIn, GeB, SiCAs, SiCP, SiCAs, SiCSb, SiCIn, SiCB, GaAs, InP, GaP, GaN, 및 InGaAs, 및 예를 들어, 층(131-139)에 인시츄(in-situ) 도핑될 수 있는, As, P, Sb, In, Ga 또는 B가 인시츄 도핑된 GexSny를 포함할 수 있다. 예를 들어, 층(131, 133, 135, 137, 및 139)은 SiGe를 포함할 수 있고, 층(132, 134, 136, 및 138)은 Si 또는 Ge를 포함할 수 있다.
제1 반도체 디바이스(100)의 상면도인 도 2에 도시된 바와 같이, 제1 반도체 디바이스(100)는 제1 반도체 디바이스(100)의 폭(W)을 한정하도록 에칭될 수 있다. 예를 들어, 포토레지스트(예를 들어, 포지티브) 층이 제1 반도체 디바이스(100) 상에 적용될 수 있고, 포토마스크가 포토레지스트 층의 일부를 덮도록 제공될 수 있고, 포토마스크에 의해 덮이지 않은 포토레지스트 층은 광에 노출되어 현상 및 제거될 수 있으며, 포토레지스트 층(또는 에칭 마스크라고 함)의 나머지 부분에 의해 덮이지 않은 제1 반도체 디바이스(100)의 일부는 에칭될 수 있고, 에칭은 유전체 층(120)에서 멈춰 제1 반도체 디바이스(100)의 폭(W)을 한정할 수 있고, 이후 에칭 마스크는 박리될 수 있다.
제1 반도체 디바이스(100)의 상면도인 도 3에 도시된 바와 같이, 유전체 증착 후에 더미 게이트(310) 증착이 뒤따를 수 있다. 일 실시형태에서, 나노시트 스택(130)의 전체 폭(W)은 더미 게이트(310)로 캡슐화될 수 있다. 예를 들어, 더미 게이트(310)는 산화물/폴리/질화물의 더미 스택일 수 있고, 두께(T)를 가질 수 있다.
제1 반도체 디바이스(100)의 상면도인 도 4에 도시된 바와 같이, 제1 반도체 디바이스(100)는 제1 반도체 디바이스(100)의 길이(L)를 한정하기 위해 더 에칭될 수 있다. 예를 들어, 폭(W + 2xT) 및 길이(L)를 갖는 에칭 마스크(410)가 제1 반도체 디바이스(100)의 일부를 덮도록 형성될 수 있고, 제1 반도체 디바이스(100)의 나머지 부분은 에칭될 수 있고, 에칭은 유전체 층(120)에서 멈춰 제1 반도체 디바이스(100)의 길이(L)를 한정할 수 있다.
제1 반도체 디바이스(100)의 상면도인 도 5에 도시된 바와 같이, 에칭 마스크(410)는 제거될 수 있고, 캡 층(140) 아래에 나노시트 스택(130)이 형성될 수 있고, 더미 게이트(310)가 상부 및 폭 방향 표면을 덮는다. 도 5a는 도 5의 라인(AA')을 통한 제1 반도체 디바이스(100)의 단면도이다. 도 5b는 도 5의 라인(BB')을 통한 제1 반도체 디바이스(100)의 단면도이다.
도 5a에 뒤따르는 도 6에 도시된 바와 같이, 만입부 에칭(예를 들어, SiGe 만입부 에칭) 후에 유전체 증착 및 에칭 형성 유전체 스페이서(또는 보다 간단히 스페이서)(610)가 뒤따를 수 있다. 예를 들어, (예를 들어, SiGe) 층(131, 133, 135, 137 및 139)의 단부 부분은 길이 또는 채널 방향으로 에칭되어 만입부를 한정할 수 있고, 유전체 재료는 만입부를 채우고 나서, 예를 들어, 에칭을 통해 평탄화되어 유전체 스페이서(610)를 형성할 수 있다. 일 실시형태에서, 유전체 스페이서(610)는 (SiGe) 층(131, 133, 135, 137 및 139)이 제거되면 지지를 제공할 수 있다. 도 6은 (예를 들어, Si 또는 Ge) 층(132, 134, 136 및 136)의 단부 부분으로부터 P+(또는 N-) 재료가 채널 방향으로 형성(예를 들어, 에피택셜 성장)되어 PMOS(또는 NMOS) 디바이스(631 및 632)의 P+(또는 N-) 소스/드레인(S/D)(620)을 형성할 수 있는 것을 추가로 도시한다. 도 6은 유전체 재료(640)가 PMOS(또는 NMOS) 디바이스(631 및 632)를 캡슐화하도록 증착되고 나서, 예를 들어, CMP를 통해 평탄화될 수 있는 것을 추가로 도시한다.
도 7에 도시된 바와 같이, 에칭 마스크(710)가 PMOS(또는 NMOS) 디바이스(631 및 632)의 P+(또는 N-) S/D(620)를 덮도록 형성될 수 있고, 폭 방향의 방향성 에칭을 수행하여 더미 게이트(310)를 제거한 후에 나노시트 스택(130)의 (SiGe) 층(131, 133, 135, 137 및 139)을 제거하여 층(132, 134, 136 및 138)을 드러낼 수 있다. 선택적으로, PMOS(또는 NMOS) 디바이스(631 및 632)의 채널로 작용하는 덮이지 않은 (Si 또는 Ge) 층(132, 134, 136 및 138)은 디바이스 설계 고려 사항에 따라 상부에 (예를 들어, SiGe 또는 Ge) 에피택셜 성장 이전에 박형화될 수 있다. 도 7은 PMOS(또는 NMOS) 디바이스(631 및 632)의 성능을 향상시키기 위해, 예를 들어, 에피택시 재료의 셸(또는 구배 있는 에피택셜 셸이라고 지칭됨)(720) 또는 커버부가 각각의 (예를 들어, Si 또는 Ge) 층(132, 134, 136 및 138) 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있는 것을 추가로 도시한다. 예를 들어, 에피택시 재료는 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함할 수 있고, 예를 들어, B, C, N, Al, Si, P, Ga, Ge, As, In, Sn, Sb 및 이들의 조합, 예를 들어, SixCy(예를 들어, SiC), SixGey(예를 들어, SiGe), GexSny(예를 들어, GeSn), GeC, SnC, SiSn, SiAs, SiP, SiSb, SiIn, SiGa, SiB, SiGaB, GeAs, GeP, GeSb, GeIn, GeB, SiCAs, SiCP, SiCAs, SiCSb, SiCIn, SiCB, GaAs, InP, GaP, GaN 및 InGaAs, 및 As, P, Sb, In, Ga 또는 B가 인시츄 도핑된 GexSny를 포함할 수 있다. 다른 예로서, (구배 있는 에피택셜) 셸(720)/층(또는 에피 코어라고 함)(132, 134, 136 및 138)은 Si+SixGey/Ge, SixGey/Si, Si/SiC, Ge/GexSny, Si+SixGey/GaB 또는 Si+SixGey/GaN을 포함할 수 있다. 도 7은 PMOS(또는 NMOS) 디바이스(631 및 632)의 각 셸(720)(즉, 채널 구조) 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(730)이 뒤따르는 것을 더 도시한다.
도 8에 도시된 바와 같이, 에칭 마스크(710)와 캡 층(140)은, 예를 들어, CMP를 통해 에칭 및 제거될 수 있고, 유전체 재료(840)가 증착되어 개구를 채워, 동일한 유형을 갖고 병렬로 배치되고 서로 상하로 수직으로 적층된 4개의 PMOS(또는 NMOS) 트랜지스터를 각각 갖는 완성된 PMOS(또는 NMOS) 디바이스(631 및 632)를 격리시킬 수 있다. 일 실시형태에서, PMOS(또는 NMOS) 디바이스(631 및 632) 각각은 2개의 또는 임의의 개수의 수직으로 적층된 PMOS(또는 NMOS) 트랜지스터를 가질 수 있다.
도 9 내지 도 15는 본 발명의 일부 실시형태에 따라 제2 반도체 디바이스(900)를 제조하기 위한 제2 예시적인 방법을 도시한다. 제2 반도체 디바이스(900)는 적어도 제2 반도체 디바이스(900)가 상이한 유형의 2개의 MOS 디바이스, 즉 하나는 PMOS 디바이스이고 다른 하나는 NMOS 디바이스인, 2개의 MOS 디바이스를 포함할 수 있다는 점에서 제1 반도체 디바이스(100)와 상이하다. 도 5a에 뒤따르는 도 9에 도시된 바와 같이, 만입부 에칭(예를 들어, SiGe 만입부 에칭) 후에 유전체 증착 및 에칭 형성 유전체 스페이서가 뒤따를 수 있다. 예를 들어, (예를 들어, SiGe) 층(131, 133, 135, 137 및 139)의 단부 부분은 채널 방향으로 에칭되어 만입부를 한정할 수 있고, 유전체 재료가 만입부를 채우고 나서 에칭을 통해 평탄화되어 유전체 스페이서(910)를 형성할 수 있다. 일 실시형태에서, 유전체 스페이서(910)는 (SiGe) 층(131, 133, 135, 137 및 139)이 제거되면 지지를 제공할 수 있다. 도 9는 유전체 재료(940)가 NMOS 디바이스(931)와 PMOS 디바이스(932)를 캡슐화하도록 증착되고 나서, 예를 들어, CMP를 통해 평탄화될 수 있는 것을 추가로 도시한다.
도 10에 도시된 바와 같이, 에칭 마스크(1010)는 NMOS 디바이스(931)를 덮도록 형성될 수 있고, PMOS 디바이스(932)를 캡슐화하고 에칭 마스크(1010)에 의해 덮이지 않은 유전체 재료(940)의 일부는 PMOS 디바이스(932)를 드러내도록 에칭될 수 있다. 도 10은 PMOS 디바이스(932)의 (예를 들어, Si 또는 Ge) 층(132, 134, 136 및 136)의 단부 부분으로부터 P+ 재료가 형성(예를 들어, 에피택셜 성장)되어 PMOS 디바이스(932)의 P+ S/D(1020)를 형성할 수 있는 것을 추가로 도시한다.
도 11에 도시된 바와 같이, 에칭 마스크(1010)가 제거될 수 있고, 유전체 재료(1140)가 PMOS 디바이스(932)의 P+ S/D(1020)를 캡슐화하도록 증착되고 나서, 예를 들어, CMP에 의해 평탄화될 수 있다. 도 11은 에칭 마스크(1110)가 NMOS(931) 및 PMOS 디바이스(932)의 P+ S/D(1020)를 덮도록 형성될 수 있는 것을 추가로 도시한다.
도 12에 도시된 바와 같이, 방향성 에칭을 수행하여 더미 게이트(310)를 제거한 후에 나노시트 스택(130)의 (SiGe) 층(131, 133, 135, 137 및 139)을 제거하여 PMOS 디바이스(932)의 (Si 또는 Ge) 층(132, 134, 136 및 138)을 드러낼 수 있다. 선택적으로, PMOS 디바이스(932)의 채널로 작용하는 덮이지 않은 (Si 또는 Ge) 층(132, 134, 136 및 138)은 디바이스 설계 고려 사항에 따라 상부에 (SiGe 또는 Ge) 에피택셜 성장 이전에 박형화될 수 있다. 도 12는 또한 PMOS 디바이스(932)의 성능을 향상시키기 위해, 예를 들어, Si, Ge 또는 SixGey의 에피택시 재료의 셸(1220) 또는 커버부가 (Si 또는 Ge) 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있는 것을 추가로 도시한다. 도 12는 PMOS 디바이스(932)의 각각의 셸(1220)(즉, 채널 구조) 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(1230)이 뒤따르는 것을 더 도시한다. 따라서 PMOS 디바이스(932)는 측방향 게이트-올-어라운드(GAA) 채널을 가질 수 있고, 각각의 채널은 코어 반도체 재료(예를 들어, 층(132, 134, 136 및 138)), 코어 반도체 재료 상의 또는 주위의 에피택시 재료의 셸(예를 들어, 셸(1220)), 및 셸 주위의 게이트 전극 금속 스택(예를 들어, 게이트 전극 금속 스택(1230))을 포함한다.
도 13에 도시된 바와 같이, PMOS 디바이스(932)의 에칭 마스크(1110)와 캡 층(140)이 제거될 수 있고, 유전체 재료(1340)가 증착되어 개구를 채워, 서로 상하로 수직으로 적층된 4개의 PMOS 트랜지스터를 갖는 완성된 PMOS 디바이스(932)를 격리시킬 수 있다. 일 실시형태에서, PMOS 디바이스(932)는 2개의 또는 임의의 개수의 수직으로 적층된 PMOS 트랜지스터를 가질 수 있다. 도 13은 에칭 마스크(1310)가 PMOS 디바이스(932)와 NMOS(931)의 스택(130)을 덮도록 형성될 수 있고, 에칭 마스크(1310)에 의해 덮이지 않은 유전체 재료(940)의 일부는 에칭되고 제거되어 NMOS(931)의 S/D 영역을 드러낼 수 있는 것을 더 도시한다. 도 13은 NMOS 디바이스(931)의 (Si 또는 Ge) 층(132, 134, 136 및 136)의 단부 부분으로부터 N-재료가 채널 방향으로 형성(예를 들어, 에피택셜 성장)되어 NMOS 디바이스(931)의 N-S/D(1320)를 형성할 수 있는 것을 추가로 도시한다.
도 14에 도시된 바와 같이, 에칭 마스크(1310)는 제거될 수 있고, 유전체 재료(1440)가 NMOS 디바이스(931)의 N-S/D(1320)를 캡슐화하도록 증착되고 나서, 예를 들어, CMP를 통해 평탄화될 수 있다. 도 14는 에칭 마스크(1410)가 PMOS 디바이스(932)와 NMOS 디바이스(931)의 N-S/D(1320)를 덮도록 형성될 수 있고, 방향성 에칭을 수행하여 더미 게이트(310)를 제거한 후 나노시트 스택(130)의 (SiGe) 층(131, 133, 135, 137 및 139)을 제거할 수 있는 것을 더 도시한다. 도 14는 (Si 또는 Ge) 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(1430)이 뒤따르는 것을 더 도시한다.
도 15에 도시된 바와 같이, 에칭 마스크(1410)와 캡 층(140)은, 예를 들어, CMP를 통해 에칭 및 제거될 수 있고, 유전체 재료(1540)가 증착되어 개구를 채워, 서로 상하로 수직으로 적층된 4개의 NMOS 트랜지스터를 갖는 완성된 NMOS 디바이스(931)를 격리시킬 수 있다. 일 실시형태에서, NMOS 디바이스(931)는 2개의 또는 임의의 개수의 수직으로 적층된 NMOS 트랜지스터를 가질 수 있다. 따라서 NMOS 디바이스(931)는 측방향 GAA 채널을 가질 수 있으며, 각각의 채널은 코어 반도체 재료(예를 들어, 층(132, 134, 136 및 138)), 및 코어 반도체 재료 주위에 게이트 전극 금속 스택(예를 들어, 게이트 전극 금속 스택(1430))을 포함한다. 도 15a는 도 15에 도시된 제2 반도체 디바이스(900)의 상면도이다. 도 15b는 도 15에 도시된 제2 반도체 디바이스(900)의 개략도이다.
도 16 및 도 17은 본 발명의 일부 실시형태에 따라 제3 반도체 디바이스(1600)를 제조하기 위한 제3 예시적인 방법을 도시한다. 제2 반도체 디바이스(1600)는, NMOS 디바이스(1631)의 성능을 향상시키기 위해 적어도 제3 반도체 디바이스(1600)가 (Si 또는 Ge) 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있는, 예를 들어, Si, Ge 또는 SixGey의 에피택시 재료의 셸(1620) 또는 커버부를 갖는 NMOS 디바이스(1631)로 NMOS 디바이스(931)를 대체할 수 있다는 점에서 제2 반도체 디바이스(900)와 상이하다. 도 13에 뒤따르는 도 16에 도시된 바와 같이, 에칭 마스크(1310)가 제거될 수 있고, 유전체 재료(1440)가 NMOS 디바이스(1631)의 N-S/D(1320)를 캡슐화하도록 증착되고 나서, 예를 들어, CMP를 통해 평탄화될 수 있다. 도 16은 에칭 마스크(1410)가 PMOS 디바이스(932)와 NMOS 디바이스(1631)의 N-S/D(1320)를 덮도록 형성될 수 있고, 방향성 에칭을 수행하여 더미 게이트(310)를 제거한 후 나노시트 스택(130)의 (SiGe) 층(131, 133, 135, 137 및 139)을 제거하여 (Si 또는 Ge) 층(132, 134, 136 및 138)을 드러낼 수 있는 것을 추가로 도시한다. 선택적으로, NMOS 디바이스(1631)의 채널로 작용하는 덮이지 않은 (Si 또는 Ge) 층(132, 134, 136 및 138)은 디바이스 설계 고려 사항에 따라 상부에 (SiGe 또는 Ge) 에피택셜 성장 전에 박형화될 수 있다. 도 16은 NMOS 디바이스(1631)의 성능을 향상시키기 위해, 예를 들어, Si, Ge 또는 SixGey의 에피택시 재료의 셸(1620) 또는 커버부가 (Si 또는 Ge) 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있는 것을 추가로 도시한다. 도 16은 NMOS 디바이스(1631)의 각각의 셸(1620)(즉, 채널 구조) 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(1630)이 뒤따르는 것을 추가로 도시한다.
도 17에 도시된 바와 같이, NMOS 디바이스(1631)의 에칭 마스크(1410)와 캡 층(140)은, 예를 들어, CMP를 통해 에칭 및 제거될 수 있고, 유전체 재료(1740)가 증착되어 개구를 채워, 완성된 NMOS 디바이스(1631)를 격리시킬 수 있다.
도 18 내지 도 27은 본 발명의 일부 실시형태에 따라 제4 반도체 디바이스(1800)를 제조하기 위한 제4 예시적인 방법을 도시한다. 도 18에 도시된 바와 같이, 제4 반도체 디바이스(1800)는 기판(1810), 기판(1810) 상에 형성된 유전체 층(1820), 유전체 층(1820) 상에 적층된 교번하는 층(1831-1835)의 제1 스택(1830), 교번하는 층(1831-1835)의 제1 스택(1830) 상에 형성된 제1 유전체 층(1870), 제1 유전체 층(1870) 상에 형성된 제2 유전체 층(1880), 제2 유전체 층(1880) 상에 적층된 교번하는 층(1891-1895)의 제2 스택(1890), 및 교번하는 층(1891-1895)의 제2 스택(1890) 상에 형성된 캡 층(1840)을 포함할 수 있다. 일 실시형태에서, 제1 유전체 층(1870)과 제2 유전체 층(1880)은 제1 스택(1830)과 제2 스택(1890)의 계면으로서 작용하는 단일 유전체 층일 수 있다. 예를 들어, 기판(1810), 유전체 층(1820) 및 제1 스택(1830)(및 제1 유전체 층(1870))을 갖는 제1 웨이퍼가 제공될 수 있고, 제1 웨이퍼의 기판(1810)/제1 스택(1830)과 유사한 기판/스택을 갖는 제2 웨이퍼가, 예를 들어, 기판, 기판 상에 형성된 유전체 층, 및 유전체 층(및 제2 유전체 층(1880)) 상에 형성된 제2 스택(1890)을 포함하는 것으로 또한 제공될 수 있으며, 제2 웨이퍼는 제1 스택(1830)과 제2 스택(1890)의 계면으로서 유전체 층(예를 들어, 제1 유전체 층(1870)과 제2 유전체 층(1880))을 사용하여 플립-칩 방식으로 제1 웨이퍼에 접합될 수 있고, 제2 웨이퍼의 기판과 유전체 층이 제거될 수 있다. 예를 들어, 기판(1810)은 실리콘 기판 또는 SOI 기판(또는 실리콘/유전체/실리콘 기판)일 수 있다. 다른 예로서, 캡 층(1840)은 하드마스크 재료를 포함할 수 있다. 일 실시형태에서, 교번하는 층(1831-1835)의 제1 스택(1830)은 교번하는 층(1831-1835)의 제1 나노시트 스택(1830)일 수 있고, 층(1831, 1833 및 1835)은 제1 반도체 디바이스(100)의 스택(130)의 층(131, 133, 135, 137 및 139)과 동일한 재료, 예를 들어, SiGe를 포함할 수 있고, 층(1832 및 1834)은 제1 반도체 디바이스(100)의 스택(130)의 층(132, 134, 136 및 138)과 동일한 재료, 예를 들어, Si 또는 Ge를 포함할 수 있다. 다른 실시형태에서, 교번하는 층(1891-1895)의 제2 스택(1890)은 교번하는 층(1891-1895)의 제2 나노시트 스택(1890)일 수 있고, 층(1891, 1893 및 1895)은 제1 반도체 디바이스(100)의 스택(130)의 층(131, 133, 135, 137 및 139)과 동일한 재료, 예를 들어, SiGe를 포함할 수 있고, 층(1892 및 1894)은 제1 반도체 디바이스(100)의 스택(130)의 층(132, 134, 136 및 138)과 동일한 재료, 예를 들어, Si 또는 Ge를 포함할 수 있다.
제4 반도체 디바이스(1800)의 상면도인 도 19에 도시된 바와 같이, 제4 반도체 디바이스(1800)는 제4 반도체 디바이스(1800)의 폭(W)을 한정하도록 에칭될 수 있다.
제4 반도체 디바이스(1800)의 상면도인 도 20에 도시된 바와 같이, 유전체 증착 후에 더미 게이트(2010) 증착이 뒤따를 수 있다. 일 실시형태에서, 제1 나노시트 스택(1830)과 제2 나노시트 스택(1890)의 전체 폭(W)은 더미 게이트(2010)로 캡슐화될 수 있다. 예를 들어, 더미 게이트(2010)는 산화물/폴리/질화물의 더미 스택일 수 있다.
제4 반도체 디바이스(1800)의 상면도인 도 21에 도시된 바와 같이, 에칭 마스크(2110)는 제4 반도체 디바이스(1800) 상에 형성될 수 있고, 제4 반도체 디바이스(1800)는 제4 반도체 디바이스(1800)의 길이(L)를 한정하기 위해 더 에칭될 수 있다.
제4 반도체 디바이스(1800)의 상면도인 도 22에 도시된 바와 같이, 에칭 마스크(2110)는 제거될 수 있고, 캡 층(1840) 아래에는 제1 나노시트 스택(1830)과 제2 나노시트 스택(1890)이 있고, 더미 게이트(2010)가 상부 및 폭 방향 표면을 덮는다. 도 22a는 도 22의 라인(AA')을 통한 제4 반도체 디바이스(1800)의 단면도이다. 도 22b는 도 22의 라인(BB')을 통한 반도체 디바이스(180)의 단면도이다.
도 22a에 뒤따르는 도 23에 도시된 바와 같이, 만입부 에칭(예를 들어, SiGe 만입부 에칭) 후에 유전체 증착 및 에칭 형성 유전체 스페이서가 뒤따를 수 있다. 예를 들어, 제2 스택(1890)의 층(1892 및 1894)과 제1 스택(1830)의 층(1832 및 1834)에 대해 선택적으로 에칭될 수 있는, 제1 스택(1830)의 (예를 들어, SiGe) 층(1831, 1833 및 1835)과 제2 스택(1890)의 (예를 들어, SiGe) 층(1891, 1893 및 1895)의 단부 부분은 채널 방향으로 에칭되어 만입부를 한정할 수 있고, 유전체 재료는 만입부를 채우고 나서, 예를 들어, 에칭을 통해 평탄화되어 유전체 스페이서(2310)를 형성할 수 있다. 일 실시형태에서, 유전체 스페이서(2310)는 (SiGe) 층(1831, 1833, 1835, 1891, 1893 및 1895)이 제거되면 지지를 제공할 수 있다. 도 23은 유전체 재료(2340)가 제1 스택(1830)을 캡슐화하도록 증착될 수 있는 것을 추가로 도시한다. 도 23은 제2 스택(1890)의 (예를 들어, Si 또는 Ge) 층(1892 및 1894)의 단부 부분으로부터 P+ 재료가 형성(예를 들어, 에피택셜 성장)되어 PMOS 디바이스(2332)의 P+ S/D(2320)를 형성할 수 있는 것을 추가로 도시한다. 도 23은 제1 스택(1830)과 제2 스택(1890)이 처리되는 동안 제2 선택성 유전체 재료(2321)가 PMOS 디바이스(2332)의 P+ S/D(2320)를 보호하도록 증착될 수 있는 것을 추가로 도시한다. 일 실시형태에서, 제2 선택성 유전체 재료(2321)는 제1 스택(1830)과 제2 스택(1890)에 대해 선택적으로 에칭될 수 있다.
도 24에 도시된 바와 같이, 유전체 재료(2340)는 예를 들어 CMP를 통해 에칭 및 제거되어 제1 스택(1830)을 드러낼 수 있다. 도 24는 제1 스택(1830)의 (Si 또는 Ge) 층(1832 및 1834)의 단부 부분으로부터 N-재료가 형성(예를 들어, 에피택셜 성장)되어 NMOS 디바이스(2431)의 N-S/D(2420)를 형성할 수 있는 것을 추가로 도시한다. 도 24는 제1 스택(1830)과 제2 스택(1890)이 처리되는 동안 제1 선택성 유전체 재료(2421)가 NMOS 디바이스(2431)의 N-S/D(2420)를 보호하도록 증착될 수 있는 것을 추가로 도시한다. 일 실시형태에서, 제1 선택성 유전체 재료(2421)는 제1 스택(1830)과 제2 스택(1890)에 대해 선택적으로 에칭될 수 있다. 도 24는 유전체 재료(2440)가 PMOS 디바이스(2332)와 NMOS 디바이스(2431)를 캡슐화하도록 증착되고 나서 CMP를 통해 평탄화될 수 있는 것을 추가로 도시한다.
도 25에 도시된 바와 같이, 에칭 마스크(2510)는 PMOS 디바이스(2332)의 P+ S/D(2320)와 NMOS(2431)의 N-S/D(2420)를 덮도록 증착될 수 있고, 방향성 에칭을 수행하여 제2 스택(1890)을 위한 더미 게이트(2010)를 제거한 후 제2 스택(1890)의 (SiGe) 층(1891, 1893 및 1895)을 제거하여 (Si 또는 Ge) 층(1892 및 1894)을 드러낼 수 있다. 선택적으로, PMOS 디바이스(2332)의 채널로 작용하는 덮이지 않은 (Si 또는 Ge) 층(1892 및 1894)은 디바이스 설계 고려 사항에 따라 상부에 (SiGe 또는 Ge) 에피택셜 성장 이전에 박형화될 수 있다. 도 25는 PMOS 디바이스(2332)의 성능을 향상시키기 위해, 예를 들어, SiC의 에피택시 재료의 셸(2520) 또는 커버부가 (Si 또는 Ge) 층(1892 및 1894) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있는 것을 추가로 도시한다. 도 25는 PMOS 디바이스(2332)의 각각의 셸(2520)(즉, 채널 구조) 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(2530)이 뒤따르는 것을 더 도시한다. 도 25는 더미 절연체 게이트(또는 유전체 층)(2540)가 개구를 채우도록 형성되어, 서로 상하로 수직으로 적층된 2개의 PMOS 트랜지스터를 갖는 완성된 PMOS 디바이스(2332)를 보호할 수 있는 것을 추가로 도시한다. 일 실시형태에서, PMOS 디바이스(2332)는 수직으로 적층된 2개보다 많은 PMOS 트랜지스터를 가질 수 있다. 일 실시형태에서, 더미 절연체 게이트(2540)는 더미 게이트(2010)와 제1 스택(1830)에 대해 선택적으로 에칭될 수 있다.
도 26에 도시된 바와 같이, 방향성 에칭을 수행하여 제1 스택(1830)을 위한 더미 게이트(2010)를 제거한 후 제1 스택(1830)의 (SiGe) 층(1831, 1833 및 1835)을 제거하여 (Si 또는 Ge) 층(1832 및 1834)을 드러낼 수 있다. 선택적으로, NMOS 디바이스(2431)의 채널로 작용하는 덮이지 않은 (Si 또는 Ge) 층(1832, 1834)은 디바이스 설계 고려 사항에 따라 상부에 (SiGe 또는 Ge) 에피택셜 성장 전에 박형화될 수 있다. 도 26은 NMOS 디바이스(2431)의 성능을 향상시키기 위해, 예를 들어, SiGe 및 Ge의 에피택시 재료의 셸 또는 구배 있는 에피택시 셸(2620) 또는 커버부가 (Si 또는 Ge) 층(1832 및 1834) 각각 상에 (또는 주위에) 순차적으로 형성(예를 들어, 에피택셜 성장)될 수 있는 것을 추가로 도시한다. 도 26은 NMOS 디바이스(2431)의 각각의 셸(2620)(즉, 채널 구조) 상에 (또는 주위에) 고유전율 유전체 재료 증착 후에 게이트 전극 금속 스택(2630)이 뒤따르는 것을 더 도시한다. 일 실시형태에서, 게이트 전극 금속 스택(2630)은 도 14 및 도 15에 도시된 제2 반도체 디바이스(900)의 NMOS 디바이스(931)와 같이 (Si 또는 Ge) 층(1832 및 1834) 각각 바로 상에 (또는 주위에) 증착되어, 셸(2620)의 형성을 생략할 수 있다.
도 27에 도시된 바와 같이, 유전체 재료(2740)가 개구를 채우도록 형성되어, 서로 상하로 수직으로 적층된 2개의 NMOS 트랜지스터를 갖는 완성된 (에피택셜 셸을 갖는 측방향 게이트-올-어라운드(GAA) 채널) NMOS 디바이스(2431)를 보호할 수 있다. 일 실시형태에서, NMOS 디바이스(2431)는 수직으로 적층된 2개보다 많은 NMOS 트랜지스터를 가질 수 있다. PMOS 디바이스(2332)와 NMOS 디바이스(2431)는 CFET CMOS 디바이스를 형성할 수 있다.
도 18 내지 도 27은 제4 반도체 디바이스(1800)가 P-P-N-N MOS 트랜지스터 스택을 포함하는 것을 도시한다. 일 실시형태에서, 스택은 2개의 서브 스택으로 분할될 수 있는 N-N-N-N, P-P-P-P 또는 N-N-P-P MOS 트랜지스터를 포함할 수 있다. 예를 들어, 서브 스택 또는 트랜지스터는 함께 단락되거나 격리될 수 있다. 다른 예로서, 서브 스택은 다른 높이와 폭을 가질 수 있다.
도 28은 본 발명의 일부 실시형태에 따라 수직으로 적층된 복수의 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 제5 예시적인 방법(2800)을 도시하는 흐름도이다. 일 실시형태에서, 도시된 제5 예시적인 방법(2800)의 단계 중 일부는 동시에 또는 도시된 것과 다른 순서로 수행될 수 있고, 다른 방법 단계로 대체될 수 있고, 또는 생략될 수 있다. 원하는 경우 추가 방법 단계를 수행할 수도 있다. 일부 실시형태에서, 제5 예시적인 방법(2800)은 도 1 내지 도 27에 도시된 제1 내지 제4 반도체 디바이스(100, 900, 1600 및 1800)에 대응할 수 있다.
단계(S2810)에서, 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공할 수 있다. 예를 들어, 도 1에 도시된 바와 같이 교번하는 층(131, 133, 135, 137 및 139)과 층(132, 134, 136 및 138)의 스택(130)을 제공할 수 있다. 다른 예로서, 도 18에 도시된 바와 같이 교번하는 층(1831, 1833 및 1835)과 층(1832 및 1834)을 포함하는 제1 스택(1830), 및 교번하는 층(1891, 1893 및 1895)과 층(1892 및 1894)을 갖는 제2 스택(1890)을 포함하는 수직 스택을 제공할 수 있다. 일 실시형태에서, 제2 층은 트랜지스터의 채널을 형성할 수 있다. 예를 들어, 층(132, 134, 136 및 138)은 도 8에 도시된 바와 같이 PMOS(또는 NMOS) 디바이스(631 및 632)의 채널을 형성할 수 있다. 다른 예로서, 층(1832 및 1834)은 NMOS 디바이스(2431)의 채널을 형성할 수 있고, 층(1892 및 1894)은 도 27에 도시된 바와 같이 PMOS 디바이스(2332)의 채널을 형성할 수 있다.
단계(S2820)에서, 제2 층을 드러낼 수 있다. 예를 들어, 층(131, 133, 135, 137 및 139)의 단부 부분이 채널 방향으로 제거되어 만입부를 형성할 수 있고, 유전체 스페이서(또는 스페이서)(610)가 만입부를 채우도록 형성될 수 있고, 제1 층(131, 133, 135, 137 및 139)의 나머지 부분은 도 7 및 도 12에 도시된 바와 같이 층(132, 134, 136 및 138)을 드러내기 위해 제거될 수 있다. 다른 예로서, 층(1831, 1833, 1835, 1891, 1893 및 1895)의 단부 부분이 채널 방향으로 제거되어 만입부를 형성할 수 있고, 유전체 스페이서(또는 스페이서)(2310)가 만입부를 채우도록 형성될 수 있고, 제1 층(1831, 1833, 1835, 1891, 1893 및 1895)의 나머지 부분은 도 25에 도시된 바와 같이 층(1832, 1834, 1892 및 1894)을 드러내도록 제거될 수 있다.
단계(S2830)에서, 선택적으로, 드러난 제2 층을 박형화할 수 있다. 예를 들어, 드러난 층(132, 134, 136 및 138)은 도 7 및 도 12에 도시된 바와 같이 박형화될 수 있다. 다른 예로서, 드러난 층(1832, 1834, 1892 및 1894)은 도 25에 도시된 바와 같이 박형화될 수 있다.
단계(S2840)에서, 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성할 수 있다. 예를 들어, 셸(720)은 도 7에 도시된 바와 같이 드러난 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있고, 셸(1220)은 도 12에 도시된 바와 같이 드러난 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있다. 다른 예로서, 셸(2520)은 도 25에 도시된 바와 같이 드러난 층(1892 및 1894) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있다.
단계(S2850)에서, 드러난 제2 층들 중 두 번째 제2 층 상에 제2 셸을 형성할 수 있다. 예를 들어, 셸(1620)은 도 16에 도시된 바와 같이 드러난 층(132, 134, 136 및 138) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있다. 다른 예로서, 셸(2620)은 도 26에 도시된 바와 같이 드러난 층(1832 및 1834) 각각 상에 (또는 주위에) 형성(예를 들어, 에피택셜 성장)될 수 있다.
단계(S2860)에서, 게이트 전극을 제1 셸과 제2 층의 나머지 부분 주위에 형성할 수 있다. 예를 들어, 게이트 전극 금속 스택(730)은 도 7에 도시된 바와 같이 셸(720) 주위에 형성될 수 있고, 게이트 전극 금속 스택(1230)은 도 12에 도시된 바와 같이 셸(1220) 주위에 형성될 수 있다. 다른 예로서, 게이트 전극 금속 스택(1430)은 도 14에 도시된 바와 같이 NMOS 디바이스(931)의 층(132, 134, 136 및 138) 주위에 형성될 수 있다.
전술한 설명에서, 처리 시스템의 특정 기하 형상과 다양한 구성요소의 설명 및 내부에 사용되는 공정과 같은 특정 세부사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부사항에서 벗어나는 다른 실시형태에서 실시될 수 있으므로 이러한 세부사항은 설명을 위한 것일 뿐, 본 발명을 제한하려는 것이 아닌 것으로 이해된다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에 대해서는 동일한 참조 부호를 부여하고 중복 설명은 생략되었을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 이산 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 표시된 순서로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "표적 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 말한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 베이스 기판 구조물 상에 또는 위에 놓이는 층, 예를 들어, 박막일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조물, 하부 층 또는 상부 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 언급할 수 있지만 이는 단지 설명을 위한 것일 뿐이다.
이 기술 분야에 통상의 지식을 가진 자라면 또한 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 많은 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되도록 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하려고 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 다음 청구범위에 제시된다.

Claims (20)

  1. 수직으로 적층된 복수의 트랜지스터를 포함하는 반도체 디바이스를 제조하는 방법으로서,
    교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계로서, 상기 제2 층은 상기 트랜지스터의 채널을 형성하는, 상기 수직 스택을 제공하는 단계;
    상기 제2 층을 드러내는 단계; 및
    드러난 상기 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계로서, 상기 제1 셸과 상기 드러난 제2 층들 중 첫 번째 제2 층은 상기 트랜지스터들 중 제1 트랜지스터의 제1 채널 구조를 형성하는, 상기 제1 셸을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계는 상기 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 에피택셜 성장시키는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 셸과 상기 제2 층 중 적어도 하나는 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함하는, 방법.
  4. 제3항에 있어서, 상기 제1 셸과 상기 제2 층 중 적어도 하나는 붕소(B), 탄소(C), 질소(N), 알루미늄(Al), 실리콘(Si), 인(P), 갈륨(Ga), 게르마늄(Ge), 비소(As), 인듐(In), 주석(Sn), 안티몬(Sb), 또는 이들의 조합을 포함하는, 방법.
  5. 제1항에 있어서,
    상기 드러난 제2 층들 중 두 번째 제2 층 상에 제2 셸을 형성하는 단계를 더 포함하고, 상기 제2 셸과 상기 드러난 제2 층들 중 두 번째 제2 층은 상기 트랜지스터 중 제2 트랜지스터의 제2 채널 구조를 형성하고,
    상기 제1 채널 구조는 P형 채널 구조이고, 상기 제2 채널 구조는 N형 채널 구조인, 방법.
  6. 제1항에 있어서,
    상기 드러난 제2 층들 중 두 번째 제2 층 상에 제2 셸을 형성하는 단계를 더 포함하고, 상기 제2 셸과 상기 드러난 제2 층들 중 두 번째 제2 층은 상기 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조의 일부를 형성하고,
    상기 제1 셸과 상기 제2 셸은 상이한 재료를 포함하는, 방법.
  7. 제1항에 있어서, 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계는 교번하는 수평의 제1 층과 제2 층을 에피택셜 성장시키는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 교번하는 수평의 제1 층과 제2 층의 수직 스택을 제공하는 단계는 교번하는 수평의 제1 층과 제2 층의 2개의 서브 스택을 접합시키는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 제2 층을 드러내는 단계는,
    상기 제1 층의 단부 부분을 채널 방향으로 제거하여 만입부를 형성하는 단계;
    스페이서를 형성하여 상기 만입부를 채우는 단계; 및
    상기 제1 층의 나머지 부분을 제거하는 단계를 포함하는, 방법.
  10. 제1항에 있어서, 상기 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계는 상기 드러난 제2 층들 중 첫 번째 제2 층 주위에 제1 셸을 형성하는 단계를 포함하는, 방법.
  11. 제1항에 있어서, 상기 제1 셸과 상기 제2 층의 나머지 부분 주위에 게이트 전극을 형성하는 단계를 더 포함하는, 방법.
  12. 제1항에 있어서, 상기 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하기 전에, 상기 드러난 제2 층들 중 첫 번째 제2 층을 박형화하는 단계를 더 포함하고,
    상기 드러난 제2 층들 중 첫 번째 제2 층 상에 제1 셸을 형성하는 단계는 상기 드러난 제2 층들 중 박형화된 첫 번째 제2 층 상에 제1 셸을 형성하는 단계를 포함하는, 방법.
  13. 반도체 디바이스로서,
    복수의 트랜지스터의 수평 채널의 수직 스택; 및
    상기 채널들 중 제1 채널 상에 형성된 제1 셸을 포함하고, 상기 제1 셸과 상기 채널들 중 제1 채널은 상기 트랜지스터들 중 제1 트랜지스터의 제1 채널 구조를 형성하는, 반도체 디바이스.
  14. 제13항에 있어서, 상기 제1 셸은 에피택시 재료를 포함하는, 반도체 디바이스.
  15. 제14항에 있어서, 상기 제1 셸과 상기 채널 중 적어도 하나는 주기율표의 III족, IV족 및 V족 중에서 선택된 원소를 포함하는, 반도체 디바이스.
  16. 제15항에 있어서, 상기 제1 셸과 상기 채널 중 적어도 하나는 B, C, N, Al, Si, P, Ga, Ge, As, In, Sn, Sb, 또는 이들의 조합을 포함하는, 반도체 디바이스.
  17. 제13항에 있어서,
    상기 채널들 중 제2 채널 상에 형성된 제2 셸을 더 포함하고, 상기 제2 셸과 상기 채널들 중 제2 채널은 상기 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조를 형성하고,
    상기 제1 채널 구조는 P형 채널 구조이고, 상기 제2 채널 구조는 N형 채널 구조인, 반도체 디바이스.
  18. 제13항에 있어서,
    상기 채널들 중 제2 채널 상에 형성된 제2 셸을 더 포함하고, 상기 제2 셸과 상기 채널들 중 제2 채널은 상기 트랜지스터들 중 제2 트랜지스터의 제2 채널 구조를 형성하고,
    상기 제1 셸과 상기 제2 셸은 상이한 재료를 포함하는, 반도체 디바이스.
  19. 제13항에 있어서, 상기 제1 셸은 상기 채널들 중 상기 제1 채널 주위에 형성되는, 반도체 디바이스.
  20. 제13항에 있어서,
    상기 제1 셸과 상기 채널의 나머지 부분 주위에 형성된 게이트 전극을 더 포함하는, 반도체 디바이스.
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