KR20220107956A - 직렬 인터페이스에 대한 신호 보정 - Google Patents

직렬 인터페이스에 대한 신호 보정 Download PDF

Info

Publication number
KR20220107956A
KR20220107956A KR1020220007270A KR20220007270A KR20220107956A KR 20220107956 A KR20220107956 A KR 20220107956A KR 1020220007270 A KR1020220007270 A KR 1020220007270A KR 20220007270 A KR20220007270 A KR 20220007270A KR 20220107956 A KR20220107956 A KR 20220107956A
Authority
KR
South Korea
Prior art keywords
transmission line
signal
mode
circuit
correction circuit
Prior art date
Application number
KR1020220007270A
Other languages
English (en)
Inventor
제이슨 장치 궈
신 마오
와이. 마이클 장
Original Assignee
다이오드 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이오드 인코포레이티드 filed Critical 다이오드 인코포레이티드
Publication of KR20220107956A publication Critical patent/KR20220107956A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/32—Reducing cross-talk, e.g. by compensating
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/30—Reducing interference caused by unbalanced currents in a normally balanced line
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/54—Systems for transmission via power distribution lines
    • H04B3/548—Systems for transmission via power distribution lines the power on the line being DC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/54—Systems for transmission via power distribution lines
    • H04B3/56—Circuits for coupling, blocking, or by-passing of signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0042—Universal serial bus [USB]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)

Abstract

연결된 장치 간의 통신을 방해하지 않고 직렬 데이터 인터페이스를 통해 전송된 데이터의 무결성을 향상시키는 신호 보정 회로가 설명된다. 신호 보정 회로는 데이터 신호(들)의 상승 및 하강 에지를 가속시키는 에지 보정 회로를 포함한다. 신호 보정 회로는 또한 데이터 신호(들)의 레벨(들)을 부스트시키는 DC 보상 회로를 포함한다.

Description

직렬 인터페이스에 대한 신호 보정{SIGNAL CORRECTION FOR SERIAL INTERFACES}
연결된 장치들 사이에서 직렬 데이터를 전송하기 위해 다양한 전송 프로토콜들(protocols)이 사용되고 있다. 이러한 프로토콜들의 예시들은 디스플레이포트(DisplayPort) 표준, 고화질 멀티미디어 인터페이스(HDMI) 표준, 직렬 ATA 표준, PCI-E(Peripheral Component Interconnect Express) 표준, 범용 직렬 버스(USB) 표준, 하이퍼트랜스포트(HyperTransport) 프로토콜, 인피니밴드(Infiniband) 프로토콜, XAUI 프로토콜 및 이더넷(Ethernet) 프로토콜을 포함한다. 이러한 각 프로토콜들은 시간이 지남에 따라 여러 세대들및, 적어도 일부 세대의 경우 각 세대 내의 여러 버전들이 포함되도록 발전하였다. 직렬 인터페이스(interface)들은 단일 종단(single-ended) 또는 차동 시그널링을 사용하여 이러한 표준들 중 하나에 따라 구현될 수 있다. 이러한 직렬 인터페이스의 예시가 도 1에 도시되어 있다.
직렬 인터페이스(102)는 상향 스트림 장치(104)를 하향 스트림 장치(106)에 연결하고, 직렬 데이터가 DP 및 DM으로 지정된 반대 극성의 신호라인들을 사용하여 표현되는 차동 시그널링을 사용하여 구현된다. 비록 많은 직렬 인터페이스들이 양방향이지만, 인터페이스 (102)는 단순화를 위해 단방향으로 묘사된다. 잘 알려진 바와 같이, 이러한 인터페이스를 통해 전송되는 신호의 무결성(integrity)은 신호의 주파수 또는 데이터 전송 속도 및/또는 전송라인들의 길이가 증가됨에 따라 저하된다. 이는 도 2a 및 도 2b를 참조하여 이해할 수 있다.
도 2a 및 도 2b들은 직렬 데이터 스트림(예: 신호라인 DP 및 DM의 신호)의 복수의 단일 단위 간격(Unit Interval, UI) 신호 캡쳐들(한 클럭 사이클에 해당)이 중첩되는 “아이 마스크 적합성(eye mask compliance)” 시험의 표현들이다. 도 2a는 신호(202 및 204)가 아이(eye)의 중간(206)과 아이의 위와 아래(208 및 210)에서 실패 구역(마스크들)의 경계를 위반하지는 않은 시험의 통과를 나타낸다. 예를 들어, 이는 매우 짧은 전송라인들을 포함하는 인터페이스의 경우일 수 있다. 반면에, 도 2b는, 신호들(212 및 214)이 마스크 206의 경계를 위반하는 시험의 실패를 나타낸다. 예를 들어 인터페이스의 신호라인들이 직렬 데이터 신호들의 주파수 또는 데이터 속도에 비해 너무 긴 경우 신호 저하가 발생할 수 있다.
직렬 인터페이스들을 통한 신호의 저하 문제는 일반적으로 연결된 장치 간에 하나 이상의 중계기(repeater)들을 도입함으로써 처리된다. 예를 들어, 도 3 의 연결된 장치들(304 및 306) 사이의 중계기(302)를 참조하라. 중계기들(예: 리-드라이버들(re-drivers) 또는 리-타이머들(re-timers))은 연결된 장치들 간에 데이터 전송 시 신호 무결성을 복원하는 장치이다. 중계기들은 수신기들, 등화기들 및 송신기들와 같은 구성요소가 포함할 수 있으며, 복잡한 탐지 제어를 필요로 할 수 있으며, 연결된 장치 간의 통신을 중단시키고, 바람직하지 않은 지연을 발생시키고, 추가적인 전력 소비와 시스템 비용을 초래할 수 있다.
특정 종류의 구현예들에 따르면, 회로는 차동 전송라인과 병렬로 연결하도록 구성된 인터페이스를 포함한다. 차동 전송라인은 제 1 신호라인 및 제 2 신호라인을 포함한다. 에지 보정 회로는 제 1 및 제 2 신호라인 상의 신호 교차(crossover)를 검출하고, 신호 교차의 검출에 응답하여 제 1 및 제 2 신호라인 중 하나를 미리 결정된 기간 동안 제 1 전압 기준까지 올리고, 미리 결정된 기간 동안 제 1 및 제 2 신호라인 중 다른 하나를 제2 기준 전압까지 내린다. 레벨 보정 회로는 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 미리 결정된 기간 후 적어도 1비트 지속 시간 동안 미리 결정된 양 만큼 제 1 기준 전압까지 부스트(boost)시키도록 구성되어 있다.
특정 구현예에 따르면, 차동 전송라인은 직렬 데이터 전송 프로토콜에 따라 동작하도록 구성된다. 직렬 데이터 전송 프로토콜은 제 1 동작 속도에 대응하는 동작의 제 1 모드 및 제 2 동작 속도에 대응하는 동작의 제 2 모드를 갖는다. 회로는 차동 전송라인이 동작의 제 1 모드에 대해 구성된 경우 에지 보정 회로와 레벨 보정 회로를 활성화하고 차동 전송라인이 동작의 제 2 모드에 대해 구성된 경우 에지 보정 회로와 레벨 보정 회로를 비활성화하도록 구성된 활성화 회로를 포함한다.
보다 구체적인 구현예에 따르면, 직렬 데이터 전송 프로토콜은 범용 직렬 버스(USB) 2.0 프로토콜이고 동작의 제 1 모드는 고속 동작이다.
보다 구체적인 다른 구현예에 따르면, 활성화 회로는 차동 전송라인이 제1 모드 또는 제2 모드에서 동작하는지를 검출하고, 차동 전송라인이 제 1 모드에서 동작하고 있는 경우 활성화 신호를 생성하도록 구성된다. 보다 더 구체적인 구현예에 따르면, 활성화 회로는 차동 전송라인 트레이닝(training)과 관련된 하나 이상의 신호를 참조하거나 차동 전송라인을 통해 전송되는 직렬 데이터를 참조하여 차동 전송라인이 제 1 모드 또는 제 2 모드에서 동작하는지를 검출하도록 구성된다.
다른 보다 구체적인 구현예에 따르면, 인터페이스는 동작의 제 2 모드 동안 과전압 보호를 제공한다.
이 부류의 구현예들 중 다른 특정 구현예에 따르면 미리 결정된 기간은 구성 가능(configurable)하다.
다른 특정 구현예에 따르면 미리 결정된 양은 구성 가능하다.
또 다른 특정 구현예에 따르면, 레벨 보정 회로는 후속 신호 교차가 검출될 때까지 제 1 기준 전압으로 올려진 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 부스트시키도록 구성된다.
다른 종류의 구현예들에 따르면, 전송라인에는 제 1 신호라인과 제 2 신호라인이 포함된다. 에지 보정 회로는 제 1 및 제 2 신호라인들 상의 신호 교차를 검출하고, 신호 교차의 검출에 응답하여 제 1 및 제 2 신호라인들 중 하나를 미리 결정된 기간 동안 제 1 전압 기준까지 올리고, 미리 결정된 기간 동안 제 1 및 제 2 신호라인들 중 다른 하나를 제2 기준 전압까지 내린다. 레벨 보정 회로는 미리 결정된 기간 후 적어도 1비트 지속 시간동안, 미리 결정된 양만큼 제 1 기준 전압으로 올려진 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 부스트시키도록 구성된다. 에지 보정 회로 및 레벨 보정 회로 모두 제 1 및 제 2 신호라인들에서 데이터 전송을 방해하지 않는다.
특정 구현예에 따르면, 전송라인은 직렬 데이터 전송 프로토콜에 따라 동작하도록 구성된다. 직렬 데이터 전송 프로토콜은 제 1 동작 속도에 대응하는 동작의 제 1 모드 및 제 2 동작 속도에 대응하는 동작의 제 2 모드를 갖는다. 전송라인은, 전송라인이 동작의 제 1 모드에 대해 구성된 경우 에지 보정 회로와 레벨 보정 회로를 활성화하고 전송라인이 동작의 제 2 모드에 대해 구성된 경우 에지 보정 회로와 레벨 보정 회로를 비활성화하도록 구성된 활성화 회로가 포함된다.
보다 구체적인 구현예에 따르면, 직렬 데이터 전송 프로토콜은 범용 직렬 버스(USB) 2.0 프로토콜이고, 동작의 제 1 모드는 고속 동작이다.
보다 구체적인 다른 구현예에 따르면, 활성화 회로는 전송라인이 제1 모드 또는 제2 모드에서 동작하는지를 검출하고, 전송라인이 제 1 모드에서 동작하고 있는 경우, 활성화 신호를 생성하도록 구성된다. 보다 더 구체적인 구현예에 따르면, 활성화 회로는 전송라인 트레이닝(training)과 관련된 하나 이상의 신호들을 참조하거나 전송라인을 통해 전송되는 직렬 데이터를 참조하여 전송라인이 제 1 모드 또는 제 2 모드에서 동작하는지를 검출하도록 구성된다.
다른 보다 구체적인 구현예에 따르면, 과전압 보호 회로는 동작의 제 2 모드 동안 과전압 보호를 제공하도록 구성된다.
이 종류의 구현예들 중 다른 특정 구현예에 따르면, 미리 결정된 기간은 구성 가능하다.
다른 특정 구현예에 따르면, 미리 결정된 양은 구성 가능하다.
또 다른 특정 구현예에 따르면, 레벨 보정 회로는 후속 신호 교차가 검출될 때까지 제 1 기준 전압으로 끌어올려진 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 부스트시키도록 구성된다.
다른 특정 구현예에 따르면, 전송라인에는 에지 보정 회로의 적어도 하나의 추가 인스턴스(instance)와 레벨 보정 회로의 적어도 하나의 추가 인스턴스가 포함된다.
다양한 구현예들의 본질 및 이점들에 대한 추가적인 이해는 명세서의 나머지 부분들과 도면들에 대한 참조에 의해 실현될 것이다.
도 1은 차동 전송라인으로 연결된 두 개의 장치들을 도시한다.
도 2a 및 2b는 각각, 아이 마스크 적합성 시험의 통과 및 실패를 예시한다.
도 3은 다중 차동 전송라인들과 개재 중계기로 연결된 두 개의 장치들을 도시한다.
도 4는 본 개시에 의해 활성화된 연관된 신호 보정 회로와 함께 차동 전송라인에 의해 연결된 두 개의 장치들을 도시한다.
도 5는 본 개시에 의해 활성화된 신호 보정 회로의 특정 구현예의 단순화된 개략도이다.
도 6은 본 개시에 의해 활성화된 신호 보정 회로의 특정 구현예의 동작을 보여주는 타이밍 다이어그램(timing diagram)이다.
예시들은 첨부 도면에 도시되어 있다. 그러나, 본 예시들은 도시의 목적으로 설명되고 본 개시의 범위를 제한하도록 의도되지 않음에 유의해야 한다. 오히려, 설명된 구현예들의 대안들, 수정들 및 등가물들은 첨부된 청구범위에 의해 정의된 바와 같이 본 개시의 범위 내에 포함된다. 또한, 설명된 구현예들에 대한 완전한 이해를 촉진하기 위해 특정 세부사항이 제공될 수 있다. 본 개시의 범위 내의 일부 구현예는 이러한 세부사항들의 일부 또는 전부 없이 실행될 수 있다. 더 나아가, 잘 알려진 특징은 명료성을 위해 상세하게 설명하지 않았을 수 있다.
본 개시는 연결된 장치들 사이의 통신을 방해하지 않으면서 직렬 데이터 인터페이스를 통해 전송된 데이터의 무결성을 개선하는 신호 보정 회로를 설명한다. 일부 구현예들에 따르면, 신호 보정 회로는 데이터 신호(들)의 상승 및 하강 에지를 가속시키는 에지 보정 회로를 포함한다. 일부 구현예들에 따르면, 신호 보정 회로는 또한 데이터 신호(들)의 레벨(들)을 부스트시키는 DC 보상 회로를 포함한다. 한 예시가 유익할 것이다.
도 4는 신호 보정 회로(402)가 직렬 인터페이스(408)를 통해 상향스트림 장치(404)와 하향스트림 장치(406) 사이에서 전송되는 데이터의 무결성을 개선하는 시스템의 단순화된 블록도(block diagram)이다. 도 3에 도시된 바와 같이 중계기의 삽입과는 대조적으로, 신호 보정 회로(402)에 대한 데이터 전송라인들(DP 및 DM)의 연결은 신호 보정 회로를 직렬 인터페이스와 병렬로 효과적으로 배치하여, 전송라인들(DP 및 DM)이 연결된 장치들 사이에서 연속적으로 유지되도록 하고 따라서 중계기와 같은 방식으로 데이터 신호를 방해하지 않게 된다.
인터페이스의 전송라인(들)의 길이 및/또는 특성들에 의존하여, 이러한 신호 보정 회로의 단일 인스턴스는 신호 무결성을 유지하기에 충분하지 않을 수 있다는 점에 유의해야 한다. 따라서, 본 개시에 의해 활성화된 신호 보정 회로의 하나 이상의 인스턴스는 인터페이스의 전송라인(들)을 따라 상이한 지점들에 집적될 수 있는 구현예들이 고려된다.
논의될 바와 같이, 구현예들의 한 부류는 USB 2.0에 따라 구현된 직렬 인터페이스에 관한 것이다. 그러나, 구현예는 USB의 다른 세대들 및/또는 버전들에도 고려되어야 하고, 뿐만 아니라 다음을 포함한 기타 여러 직렬 데이터 프로토콜, 예를 들어 디스플레이포트(DisplayPort) 프로토콜, 고화질 멀티미디어 인터페이스(HDMI) 프로토콜, 직렬 ATA 프로토콜, PCI-E 프로토콜, 하이퍼트랜스포트(Hypertransport )프로토콜, 인피니밴드(Infiniband) 프로토콜, XAUI 프로토콜 및 이더넷 프로토콜, 이들의 다양한 버전 중 하나도 고려되어야 한다.
또한 다음을 포함하여 본 개시에 의해 가능하게 된 구현예들이 사용될 수 있는 다양한 차동 신호 프로토콜들이 있음을 주목해야 하는데, 예를 들면, 다른 차동 디지털 신호 프로토콜 중에서 차동 SSTL(Stub-Series Terminated Logic), 차동 고속 트랜시버 로직(Differential High-Speed Transceiver Logic(HSTL)), 저전압 차동 신호(LVDS), 차동 저전압 포지티브(Positive) 이미터(Emitter) 결합 논리(LVPECL), 그리고 감소된 스윙(swing) 차동 신호(RSDS)가 있다. 또한, 다음과 같은 단일 종단 직렬 인터페이스 프로토콜을 사용하는 구현예들이 고려되는데, 예를 들면, 다른 단일 종단 직렬 인터페이스 프로토콜 중에서, PCI에 사용 되는 LVTTL(Low-Voltage Transistor-Transistor Logic) 및 LVCMOS(Low Voltage Complementary Metal Oxide Semiconductor)가 있다. 그러나, 제한이 아니라 명확성을 위해, 차동 신호가 사용되는 것으로 가정한다.
다시 도 4를 참조하면, 신호 보정 회로(402)가 전송라인(408)의 모든 동작 모드들에 대해 필요하지 않을 수 있는 구현예들이 고려된다. 예를 들어, 직렬 데이터 프로토콜의 특정 버전은 상이한 데이터 속도들을 특징으로 하는 다중 동작 모드를 가질 수 있다. 그리고 전송라인(408)이 하나 이상의 더 낮은 데이터 속도들에 대해서는 아이 마스크 적합성 시험(eye mask compliance test)을 통과하지만 하나 이상의 더 높은 데이터 속도들에 대해서는 그렇지 못하는 경우가 있을 수 있다. 그러한 구현예에서는, 동작의 모드에 기초하여 신호 보정 회로(402)를 활성화 및 비활성화하는 능력을 갖는 것이 유용할 수 있다.
따라서, 일부 구현예들에 따르면, 속도 검출 로직(410)은 장치들(404 및 406) 사이의 데이터 전송에 사용될 데이터 속도를 검출하고, 검출된 속도에 의존하여 활성화 신호(EN)를 어써트(asserts) 또는 디-어써트(de-asserts)한다. 특정 구현예에 따르면, 데이터 속도는 링크 트레이닝(link training) 동안 연결된 장치들 사이의 핸드쉐이킹(handshaking) 신호를 “스누핑(snooping)” 또는 “리스닝(listening)”하는 로직(410)에 의해 검출 될 수 있다. 그러나, 다른 정보가 사용될 수 있다는 점에 유의해야 한다. 예를 들어, 들어오는 데이터 자체의 데이터 속도가 검출될 수 있다. 다른 예에서, 데이터 신호(들)의 크기 또는 스윙(swing)이 사용될 수 있다( 핸드쉐이킹 리스닝과 가능한 함께). 보다 일반적으로, 연결된 장치들이 통신하는 데이터 속도 및/또는 동작의 모드를 식별하기 위해 사용될 수 있는 임의의 정보가 이러한 목적으로 사용될 수 있다.
또한 도 4는 장치(404)로부터 장치(406)로의 하향스트림 전송 경로만을 도시한다는 것에 주목해야 한다. 그러나, 상향스트림 전송 경로는 장치(406)로부터 장치(404)로의 직렬 데이터의 전송을 위한 실질적으로 동일한 회로를 포함할 수 있다는 것이 이해될 것이다. 일부 구현예들에 따르면, 로직(410)은 신호 보정 회로(402)와 집적될 수 있다. 대안적으로, 로직(410)은 회로(402)와 별도로 구현될 수 있다. 나아가, 신호 보정 회로(402) 및/또는 로직(410)은 다양한 정도로 직렬 인터페이스(408)와 집적될 수 있다.
직렬 데이터 인터페이스(408)가 USB 2.0 인터페이스인 특정 부류의 구현예들에 따르면, 신호 보정 회로(402)는 인터페이스(408)의 저속 및 전속 동작(즉, 각각 초당 1.5와 12메가비트의 최대 데이터 속도를 가짐)에 대해 비활성화되고 고속 동작(즉, 초당 480메가비트의 최대 데이터 속도들을 가짐)에서 활성화되도록 구성된다. 이러한 구현예들에 사용하기에 적합한 신호 보정 회로의 특정 구현예가 도 5에 도시되어 있다.
도 5의 신호 보정 회로(500)는 에지 보정 회로(502) 및 DC 보상 회로(504)를 포함한다. 논의될 바와 같이, 활성화 신호(EN)가 어서트 될 때(예를 들어, 하이(high)) 차동 신호라인들(DP 및 DM)은 입력 스위치(506 및 508)를 통해 회로(502 및 504)에 연결된다. 스위치들(506 및 508)은 또한 저속 및 전속 동작(신호 보정이 없는 동안) 동안 DP 및 DM의 더 높은 전압들로부터 과전압 보호를 제공한다.
에지 보정 회로(502)는 도시된 예에서 Vref 및 접지로 도시된 대응하는 기준 전압으로 신호들을 올리거나 내림으로써 DP 및 DM 상의 신호의 상승 및 하강 시간을 가속시킨다. DP 상의 신호는 스위치(506) 및 스위치(510 및 512) 중 어느 하나를 통해 올려지거나 또는 내려진다. 유사하게, DM 상의 신호는 스위치(508) 및 스위치(514 및 516) 중 어느 하나를 통해 올려지거나 내려진다. 직렬 인터페이스가 배치되는 어플리케이션에 의존하여 다른 기준 전압이 사용될 수 있다. 기준 전압(들)(다른 시스템 전압과 독립적일 수 있음)은 직렬 인터페이스가 설치될 때 구성될 수 있다. 기준 전압(들)의 적절한 구성 가능성의 범위는 직렬 데이터 프로토콜의 생성 및/또는 버전과 인터페이스가 설치된 어플리케이션에 의존하여 달라질 것이다. USB 2.0의 맥락에서 Vref에 대한 적절한 범위의 예는 약 0.4 내지 0.6 볼트이다.
에지 보정 회로(502)에 의한 신호 보정은 DC 보상 회로(504)에 의한 신호 보정이 인계받은 후 구성 가능한 기간(예를 들어, 하나의 UI 미만) 동안 제공된다. DC 보상 회로(504)에 의한 보정은 신호가 주어진 상태에서 남아 있는 UI들의 수에 관계없이 DP 및 DM 상의 신호 레벨들이 충분히 높게 유지되는 것을 보장한다. 회로(504)에 의해 제공되는 부스트 량은 직렬 인터페이스가 설치될 때, 예를 들면 측정된 실제 손실에 기초하여 구성될 수 있다. 적절한 구성 가능성의 범위는 직렬 데이터 프로토콜의 생성 및/또는 버전과 인터페이스가 설치된 어플리케이션에 의존할 것이다. USB 2.0의 맥락에서 적절한 범위의 예는 0 내지 100mV, 예를 들어 20mV 단계들이다.
에지 보정 회로(502)가 동작하는 기간은 지연 요소들(518 및 520)에 의해 결정되고 직렬 인터페이스가 설치될 때 구성될 수 있다. 지연의 적절한 구성가능성의 범위는 직렬 데이터 프로토콜의 생성 및/또는 버전, 인터페이스가 설치된 어플리케이션, 및 일반적인 비트 또는 UI 지속시간(예: 지연은 비트 또는 UI 지속시간의 특정 부분에 해당할 수 있음)에 따라 다르다. USB 2.0의 맥락에서 적절한 지연 시간들의 범위 예는 약 0.5 내지 1ns이다. 전형적으로, 지연 요소들(518 및 520)에 의해 도입된 지연들은 동일할 것이다. 그러나, 그것들이 상이할 수 있는 구현예들이 고려된다. 예를 들어, DP와 DM들에 의해 도입된 손실들이 다른 경우, 이를 설명하기 위해 다른 지연들이 도입될 수 있다.
신호 보정 회로(500)의 동작에 대한 보다 상세한 설명은 이제 도 6의 신호 타이밍 다이어그램(timing diagram)을 참조하여 제공될 것이다. 비교기들(522 및 524)(등화를 포함하는 차동 수신기들일 수 있음)은 DP 및 DM 상의 신호들이 교차할 때를 검출하여, 차동 신호의 전이를 나타낸다. 이는 dlym 또는 dlyp가 어써트(asserted) 되는 상태로 유지되는 시간 동안 EN_DP_RISE 또는 EN_DM_RISE(어떤 신호가 상승하는지에 의존함)가 어써션(assertion)하는 결과를 가져온다(각각 지연 요소들(520 및 518)에 의해 결정된 대로 dly(520) 또는 dly(518)). 알 수 있는 바와 같이, EN_DP_RISE의 어써션은 DP가 (스위치(510)를 통해) Vref로 올려지고 DM이(스위치(516)를 통해) 접지로 내려지도록 한다. 유사하게 EN_DM_RISE의 어써션은 DM이 (스위치(514)를 통해) Vref로 올려지고 DP가(스위치(512)를 통해) 접지로 내려지게 한다. 언급한 바와 같이, 어느 하나의 신호의 어써션은 에지 보정 회로(502)의 나머지 절반과 관련된 지연 요소에 의해 결정된 바와 같이 일시적이다.
특정 구현예 및 도 6의 타이밍 다이어그램에 도시된 바에 따르면, 비교기들(522 및 524)은 DP 및 DM 상의 신호들의 교차가 조기에 검출되도록 오프셋들(offsets)로 구성된다. 이는 비교기들 자체와 관련된 지연을 보상한다. 예를 들어, 비교기의 지연이 1ns인 경우, 각 비교기들의 오프셋은 신호들이 실제로 교차하기 0.3ns 전에 비교기의 출력(예:OUTP 또는 OUTM)이 스위치하도록 설정될 수 있다.
지연 요소(518 또는 520)들에 의해 결정된 지연 후(어떤 신호가 상승하는지에 의존함), 어써트된 EN_DP_RISE 또는 EN_DM_RISE 중 어느 하나가 디-어써트되어, 에지 보정 회로(502)를 비활성화한다. 그런 다음 DC 보상 회로(504)가 활성화 되어, DP 또는 DM(OUTP/dlyp 또는 OUTM/dlym 중 어떤 신호쌍들이 모두 어서트되는지에 의존함)을 스위치(530) 또는 스위치(532)(둘다 n-채널 장치들)를 통해 전류원(526)에 연결하여 구성 가능한 전압 부스트를 제공한다. 예를 들어, 만약 OUTP 및 dlyp가 모두 어써트(따라서 DP 상의 신호가 충분히 길게 어써트)된 경우, EN_DP_DC는 스위치(530)를 켜서 디-어써트된다. 유사하게 OUTM 및 dlym가 모두 어써트된 경우 EN_DM_DC는 스위치(532)를 켜서 디-어써트된다. DP 및 DM 상의 신호들이 전이할 때, EN_DP_DC 및 EN_DM_DC 모두가 어써트되고 전류원(526)은 DP 또는 DM에 연결되지 않고, 대신 스위치(534) 및 저항(528)을 통해 접지로 그 전류를 전송한다. 즉 DC 보상 회로(504)에 의한 신호 보정은 에지 보정 회로(502)에 의한 신호 보정을 위해 비활성화된다.
전술한 바와 같이, 전류원(526)에 의해 제공되는 전압 부스트는 특정 어플리케이션에 적합하도록 구성될 수 있다. 그리고 도 5 및 도 6과 전술한 바를 참조하여 이해할 수 있듯이, 일단 DC 보상 회로(504)가 활성화되면, 다음 신호 전이 때까지 DP 또는 DM 중 하나에 전압 부스트를 계속 제공할 것이다.
당업자들에 의해 이해될 바와 같이, 본 개시에 의해 활성화 된 신호 보정 회로는 전형적인 중계기들보다 상당히 적은 전력을 소비하고 연결된 장치들 사이의 신호 전송들을 방해하지 않으면서 구현될 수 있다.
여기에 설명된 다양한 구현예들은 다양한 표준 또는 독점(proprietary) CMOS 프로세스들 중 임의의 것을 사용하여 구현될 수 있다. 또한, 예를 들어, GaAs, SiGe 등을 포함하는 훨씬 더 광범위한 반도체 재료들 및 제조 공정들을 사용할 수 있는 구현예들이 고려된다는 점에 유의해야 한다. 여기에 설명된 신호 보정 회로는 소프트웨어(software)로 (비일시적 컴퓨터 판독 가능 매체의 객체 코드 또는 기계 코드), 다양한 컴파일 단계에서, 하나 이상의 넷리스트(예: SPICE 넷리스트)로, 시뮬레이션 언어로, 하드웨어 설명 언어(예: Verilog, VHDL)로, 반도체 처리 마스크들(masks) 세트에 의해, 그리고 부분적으로 또는 완전히 실현된 반도체 장치(예:ASIC)에 의해 (제한 없이) 표현될 수 있다. 일부 구현예들은 독립형 집적 회로일 수 있지만, 다른 구현예들은 관련 직렬 인터페이스와 집적될 수 있다.
본 명세서에 기술된 상기 구현예들의 형태 및 세부사항의 변경이 본 개시의 범위를 벗어나지 않고 이루어질 수 있다는 것이 당업자에 의해 이해될 것이다. 또한, 다양한 구현예들을 참조하여 다양한 이점들, 측면들 및 목적들이 설명되었지만, 본 개시의 범위는 이러한 이점들, 측면들 및 목적들을 참조하여 제한되어서는 아니된다. 오히려, 본 개시내용의 범위는 첨부된 청구범위들을 참조하여 결정되어야 한다.

Claims (19)

  1. 회로에 있어서,
    차동 전송라인과 병렬로 연결하도록 구성된 인터페이스(interface) - 상기 차동 전송라인은 제 1 신호라인 및 제 2 신호라인을 포함함 -;
    상기 제 1 및 제 2 신호라인 상의 신호 교차(crossover)를 검출하고, 상기 신호 교차의 검출에 응답하여, 미리 결정된 기간 동안 상기 제 1 및 제 2 신호라인 중 하나를 제 1 기준 전압으로 올리고 상기 미리 결정된 기간 동안 상기 제 1 및 제 2 신호라인들 중 다른 하나를 제2 기준 전압으로 내리도록 구성된 에지(edge) 보정 회로; 및
    상기 미리 결정된 기간 후 적어도 1비트 지속 시간동안 미리 결정된 양만큼 상기 제 1 기준 전압으로 올려진 상기 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 부스트(boost)시키도록 구성된 레벨(level) 보정 회로를 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 차동 전송라인은 직렬 데이터 전송 프로토콜(protocol)에 따라 동작하도록 구성되고, 상기 직렬 데이터 전송 프로토콜은 제 1 동작 속도에 대응하는 동작의 제 1 모드 및 제 2 동작 속도에 대응하는 동작의 제 2 모드를 갖고, 상기 회로는 상기 차동 전송라인이 상기 동작의 제 1 모드에 대해 구성된 경우 상기 에지 보정 회로 및 상기 레벨 보정 회로를 활성화하고 상기 차동 전송라인이 상기 동작의 제 2 모드에 대해 구성된 경우 상기 에지 보정 회로 및 상기 레벨 보정 회로를 비활성화하도록 구성된 활성화 회로를 포함하는, 회로.
  3. 제 2 항에 있어서, 상기 직렬 데이터 전송 프로토콜은 상기 범용 직렬 버스(USB) 2.0 프로토콜이고, 상기 동작의 제 1 모드는 고속 동작인, 회로.
  4. 제 2 항에 있어서, 상기 활성화 회로는 상기 차동 전송라인이 상기 제 1 모드 또는 상기 제 2 모드에서 동작하고 있는지를 검출하고, 그리고 차동 전송라인이 제 1 모드에서 동작하고 있는 경우, 활성화 신호를 생성하도록 구성되는, 회로.
  5. 제 4 항에 있어서, 상기 활성화 회로는 상기 차동 전송라인의 트레이닝(training)과 관련된 하나 이상의 신호들 또는 상기 차동 전송라인을 통해 전송된 직렬 데이터를 참조하여 상기 차동 전송라인이 상기 제 1 모드 또는 상기 제 2 모드에서 동작하고 있는지를 검출하도록 구성되는, 회로.
  6. 제 2 항에 있어서, 상기 인터페이스는 상기 동작의 제 2 모드 동안 과전압 보호를 제공하는, 회로.
  7. 제 1 항에 있어서, 상기 미리 결정된 기간은 구성 가능한(configurable), 회로.
  8. 제 1 항에 있어서, 상기 미리 결정된 양은 구성 가능한, 회로.
  9. 제 1 항에 있어서, 상기 레벨 보정 회로는 후속 신호 교차가 검출될 때까지 상기 제 1 기준 전압으로 끌어올려진 상기 제 1 및 제 2 신호라인들 중 하나의 상기 신호 레벨을 증가시키도록 구성되는, 회로.
  10. 전송라인에 있어서,
    제 1 신호라인 및 제 2 신호라인;
    상기 제 1 및 제 2 신호라인 상의 신호 교차를 검출하고, 상기 신호 교차의 검출에 응답하여, 미리 결정된 기간 동안 상기 제 1 및 제 2 신호라인 중 하나를 제 1 기준 전압으로 올리고 상기 제 1 및 제 2 신호라인 중 다른 하나는 상기 미리 결정된 기간 동안 제 2 기준 전압으로 내리도록 구성된 에지 보정 회로; 및
    상기 미리 결정된 기간 후 적어도 1비트 지속 시간동안, 미리 결정된 양만큼 상기 제 1 기준 전압으로 올려진 상기 제 1 및 제 2 신호라인들 중 하나의 신호 레벨을 부스트시키도록 구성된 레벨 보정 회로를 포함하고,
    상기 에지 보정 회로 및 상기 레벨 보정 회로 모두 상기 제 1 및 제 2 신호라인들 상의 데이터 전송을 방해하지 않는, 전송라인.
  11. 제 10 항에 있어서, 상기 전송라인은 직렬 데이터 전송 프로토콜에 따라 동작하도록 구성되고, 상기 직렬 데이터 전송 프로토콜은 제 1 동작 속도에 대응하는 동작의 제 1 모드 및 제 2 동작 속도에 대응하는 동작의 제 2 모드를 갖고, 상기 전송라인이 상기 동작의 제 1 모드에 대해 구성된 경우 상기 에지 보정 회로 및 상기 레벨 보정 회로를 활성화하고 상기 전송라인이 상기 동작의 제 2 모드에 대해 구성된 경우 상기 에지 보정 회로 및 상기 레벨 보정 회로를 비활성화하도록 구성된 활성화 회로를 포함하는, 전송라인.
  12. 제 11 항에 있어서, 상기 직렬 데이터 전송 프로토콜은 상기 범용 직렬 버스(USB) 2.0 프로토콜이고, 상기 동작의 제 1 모드는 고속 동작인, 전송라인.
  13. 제 11항에 있어서, 상기 활성화 회로는 상기 전송라인이 상기 제 1 모드 또는 상기 제 2 모드에서 동작하고 있는지를 검출하고, 그리고 상기 전송라인이 상기 제 1 모드에서 동작하고 있는 경우, 활성화 신호를 생성하도록 구성되는, 전송라인.
  14. 제 13 항에 있어서, 상기 활성화 회로는 상기 전송라인의 트레이닝과 관련된 하나 이상의 신호들 또는 상기 전송라인을 통해 전송된 직렬 데이터를 참조하여 상기 전송라인이 상기 제 1 모드 또는 상기 제 2 모드에서 동작하고 있는지를 검출하도록 구성되는, 전송라인.
  15. 제 11 항에 있어서, 상기 동작의 제 2 모드 동안 과전압 보호를 제공하도록 구성된 과전압 보호 회로를 더 포함하는, 전송라인.
  16. 제 10 항에 있어서, 상기 미리 결정된 기간은 구성 가능한, 전송라인.
  17. 제 10 항에 있어서, 상기 미리 결정된 양은 구성 가능한, 전송라인.
  18. 제 10 항에 있어서, 상기 레벨 보정 회로는 후속 신호 교차가 검출될 때까지 상기 제 1 기준 전압으로 끌어올려진 상기 제 1 및 제 2 신호라인들 중 하나의 상기 신호 레벨을 증가시키도록 구성된, 전송라인.
  19. 제 10 항에 있어서, 상기 에지 보정 회로의 적어도 하나의 추가 인스턴스(instance) 및 상기 레벨 보정 회로의 적어도 하나의 추가 인스턴스를 더 포함하는, 전송라인.
KR1020220007270A 2021-01-25 2022-01-18 직렬 인터페이스에 대한 신호 보정 KR20220107956A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/248,446 US11588517B2 (en) 2021-01-25 2021-01-25 Signal correction for serial interfaces
US17/248,446 2021-01-25

Publications (1)

Publication Number Publication Date
KR20220107956A true KR20220107956A (ko) 2022-08-02

Family

ID=82459529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220007270A KR20220107956A (ko) 2021-01-25 2022-01-18 직렬 인터페이스에 대한 신호 보정

Country Status (4)

Country Link
US (1) US11588517B2 (ko)
KR (1) KR20220107956A (ko)
CN (1) CN114791894A (ko)
TW (1) TW202234262A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764672B1 (en) * 2022-06-28 2023-09-19 Diodes Incorporated Signal boosting in serial interfaces
CN115622842B (zh) * 2022-12-15 2023-03-10 禹创半导体(深圳)有限公司 Lvds系统及其差动信号控制方法、装置
CN116488309B (zh) * 2023-06-21 2024-02-27 深圳市华芯控股有限公司 开关信号串联传递和失效补偿电路及装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363085B1 (en) * 1998-03-23 2002-03-26 Multivideo Labs, Inc. Universal serial bus repeater
US20090063717A1 (en) * 2007-08-28 2009-03-05 Bohm Mark R Rate Adaptation for Support of Full-Speed USB Transactions Over a High-Speed USB Interface
US9239810B2 (en) * 2012-06-30 2016-01-19 Intel Corporation Low power universal serial bus
US9800235B2 (en) 2014-06-04 2017-10-24 Texas Instruments Incorporated Adaptive edge-rate boosting driver with programmable strength for signal conditioning
US9552322B2 (en) * 2014-06-12 2017-01-24 Pericom Semiconductor Corporation Hybrid repeater for supporting backward compatibility
US9836420B2 (en) * 2014-12-09 2017-12-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated systems with universal serial Bus 2.0 and embedded universal serial Bus 2 connectivity
US9727514B2 (en) * 2014-12-09 2017-08-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuits with universal serial bus 2.0 and embedded universal serial bus 2 connectivity
US10425124B1 (en) * 2018-03-14 2019-09-24 Pericom Semiconductor Corporation Repeaters with fast transitions from low-power standby to low-frequency signal transmission

Also Published As

Publication number Publication date
TW202234262A (zh) 2022-09-01
US11588517B2 (en) 2023-02-21
CN114791894A (zh) 2022-07-26
US20220239334A1 (en) 2022-07-28

Similar Documents

Publication Publication Date Title
US9552322B2 (en) Hybrid repeater for supporting backward compatibility
US11588517B2 (en) Signal correction for serial interfaces
CN110277988B (zh) 具有从低功率待机到低频信号传输的快速转换的中继器
US6516365B2 (en) Apparatus and method for topography dependent signaling
KR101290080B1 (ko) 프리엠퍼시스 회로 및 이를 구비한 차동 전류 신호전송 시스템
EP1434347A1 (en) Low voltage differential signaling (LVDS) driver with pre-emphasis
US8878568B1 (en) High-speed SSR transmit driver
JP2014504819A (ja) プリエンファシスを備えた電圧モードドライバ
US7974304B2 (en) Out of band signaling enhancement for high speed serial driver
US8144726B2 (en) Structure for out of band signaling enhancement for high speed serial driver
US8705605B1 (en) Technique for providing loopback testing with single stage equalizer
TWI511454B (zh) 低電壓差動信號驅動電路以及相容於有線傳輸之電子裝置
US7616926B2 (en) Conductive DC biasing for capacitively coupled on-chip drivers
US7830166B2 (en) Pulse shift modulation for reducing cross-talk of single ended I/O interconnects
US10700685B1 (en) High-speed signal driving device
CN113590515B (zh) 一种信号传输损耗补偿电路、集成电路及传输系统
US7057415B2 (en) Output buffer compensation control
Kawar et al. A 10 Gbps loss of signal detector for high-speed AC-coupled serial transceivers in 28nm CMOS technology
Song et al. A 9 Gb/s/ch transceiver with reference-less data-embedded pseudo-differential clock signaling for graphics memory interfaces
US7855577B1 (en) Using a single buffer for multiple I/O standards
CN115459798B (zh) 用于高速收发器的共模电压控制
TWI694677B (zh) 可抑制電磁干擾的電流模式邏輯緩衝裝置及其訊號產生方法
US20240313780A1 (en) Floating Voltage Suppression in High Speed Multiplexers
KR20240084375A (ko) 멀티 레벨 신호를 생성하는 송신 장치 및 이를 포함하는 신호 송수신 시스템
Song et al. 4.5 Gsymbol/s/lane MIPI C-PHY Receiver with Channel Mismatch Calibration

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right