KR20220107267A - 발광 다이오드 및 발광 다이오드 어레이 - Google Patents

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Abstract

모놀리식 LED 전구체를 형성하는 방법이 제공된다. 방법은 다음을 포함한다:
상부 표면을 갖는 기판을 제공하고; 상기 기판의 상부 표면에 III족 질화물을 포함하는 제1 반도체층을 형성하고; LED 마스크층으로 상기 제1 반도체층을 선택적으로 마스킹하되, 상기 LED 마스크층은 상기 제1 반도체층의 마스킹되지 않은 영역에 대해LED 마스크층의 두께를 통해 LED 웰을 정의하는 개구를 포함하고, 상기 LED 웰은 상기 제1 반도체층의 상부 표면에서 상기 LED 마스크층의 상부 표면까지 연장되는 LED 웰 측벽을 포함하고; 상기 제1 반도체층의 마스킹되지 않은 영역 상의 LED 웰 내에 모놀리식 LED 스택을 선택적으로 형성하는 것을 포함한다. 상기 모놀리식 LED 스택은 상기 제1 반도체층 상에 형성된 III족 질화물을 포함하는 n형 반도체층, 하나 이상의 양자 우물 서브층을 포함하는 제1 반도체층 상에 형성된 액티브 층, 상기 액티브층은 III족 질화물을 포함하고, 상기 액티브층 상에 형성된 III족 질화물을 포함하는 p형 반도체층을 포함한다. 모놀리식 LED 스택의 LED 스택 측벽은 상기 제1 반도체층의 상부 표면으로부터 연장되는 상기 LED 마스크층의 LED 웰 측벽과 일치한다.

Description

발광 다이오드 및 발광 다이오드 어레이
본 개시는 발광 다이오드(light emitting diodes, LEDs)에 관련된다. 특히, 본 개시는 III족 질화물을 포함하는 발광 다이오드에 관련된다.
마이크로 LED 어레이는 일반적으로 크기가 100 × 100 ㎛2 이하인 LED 어레이로 정의된다. 마이크로 LED 어레이는 스마트워치, 헤드웨어 디스플레이, 헤드업 디스플레이, 캠코더, 뷰파인더, 멀티사이트 여기 소스(multisite excitation source) 및 피코 프로젝터와 같은 다양한 장치에 사용하기에 적합한 마이크로 디스플레이/프로젝터에서 자발광 컴포넌트이다.
마이크로 LED 어레이의 한 유형은 III족 질화물로 형성된 복수의 LED를 포함한다. III족 질화물 LED는 활성 발광 영역에서, 예를 들어, GaN 및 InN 및 AlN을 포함하는 그 합금을 포함하는 무기 반도체 LED이다. III족 질화물 LED는 종래의 대면적 LED, 예를 들어 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도(current density)에서 구동되고 더 높은 광 출력 밀도(optical power density)를 방출할 수 있다.
III족 질화물을 포함하는 LED의 제조에 대해 알려진 한 프로세스에서, 마이크로 LED 구조 및 ITO 컨택층이 사파이어 기판에 걸쳐 증착된다.
개별 마이크로 LED 메사 구조(Individual micro LED mesa structures)는 ITO 층과 마이크로 LED 구조의 일부가 제거되는 반응성 이온 에칭(reactive ion etching) 단계를 사용하여 정의되었다. 이러한 에칭 프로세스는 노출된 측벽 표면을 갖는 기판으로부터 연장되는 마이크로 LED 구조를 초래한다. RIE 단계는 전하 트래핑 사이트가 측벽 표면에 존재하도록 마이크로 LED 메사의 측벽 표면에 결함을 도입한다. 측벽 표면 상의 트랩 사이트의 존재는 마이크로 LED의 외부 양자 효율(EQE)을 감소시킨다.
LED의 표면 치수가 마이크로 LED 크기로 축소됨에 따라, LED 표면 영역에 대한 LED 둘레의 비율이 증가한다. 따라서, 에칭으로 초래된 결함을 포함할 수 있는 측벽 표면은 장치 EQE에 더 중요한 영향을 갖는다.
Wong, M. S, et al. 마이크로 LED의 EQE를 개선하기 위한 한 가지 방법은 측벽 표면 위에 유전체 패시베이션 층을 증착하는 것이다. 예를 들어, SiO2를 포함하는 유전체 패시베이션 층은 측벽 결함을 패시베이션하기 위해 LED 메사 구조의 측벽 표면을 덮는 데 사용될 수 있다.
III족 질화물을 포함하는 LED를 형성하기 위한 대안적인 공정은 선택 영역 성장(SAG) 공정을 사용한다. 예를 들어, UK 특허 출원 GB 1811109.6은 마스크층의 개구를 통한 LED 전구체의 성장을 개시한다. 각 LED 전구체는 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 기둥으로 형성된다. 마스크의 재료는 성장 조건에서 추가 재료가 마스크에서 직접 성장하지 않고 하부에 있는 버퍼층의 표면의 노출된 영역에서만 성장하도록 하는 것이다. [0001] 방향을 따라 성장한 III족 질화물의 선택적 영역 성장의 또 다른 주목할 만한 특징은 패터닝된 마스크의 개방 영역에 의해 정의된 바와 같이 c-평면(c-plane) 반도체의 성장 영역의 둘레 주위에서 얻어진 성장 온도, 압력 및 V/III 비율, c-평면으로도 알려진 (0001) 평면에 대한 경사면도(inclined facets) 같은 성장 파라미터에 종속한다는 것이다. 경사면은 일반적으로 wurtzite 결정의 {10 1} 또는 {10 2} 평면을 따라 배향되며 c-평면 표면(반극성 표면)에 비해 감소된 편광 필드를 나타낸다. 이와 같이, LED 전구체의 경사면(측벽)은 에칭 단계에 의해 형성되지 않는다.
본 발명의 목적은 LED 전구체를 형성하기 위한 개선된 방법, 뿐만 아니라 선행 기술 방법 및 어레이와 관련된 문제 중 적어도 하나를 해결하거나 적어도 상업적으로 그에 대한 유용한 대안을 제공하는 개선된 LED 전구체를 제공하는 것이다.
본 발명의 목적은 개선된 EQE를 갖는 LED 전구체를 제공하는 것이다. 이와 같이, 본 발명의 목적은 LED 구조의 측벽에 결함, 예를 들어 에칭 단계로부터 유발된 결함을 도입하지 않는 공정을 사용하여 LED 구조를 형성하는 것이다.
본 개시내용의 제1 양태에 따르면, 모놀리식(monolithic) LED 전구체를 형성하는 방법이 제공된다. 방법은 다음을 포함한다:
(a) 상부 표면을 갖는 기판을 제공하고;
(b) 상기 기판의 상부 표면에 III족 질화물을 포함하는 제1 반도체층을 형성하고;
(c) LED 마스크층으로 제1 반도체층을 선택적으로 마스킹하되, LED 마스크층은 제1 반도체층의 마스킹되지 않은 영역에 대해 LED 마스크층의 두께를 통해 LED 웰을 정의하는 개구를 포함하고, LED 웰은 상기 제1 반도체층의 상부 표면에서 상기 LED 마스크층의 상부 표면으로 연장되는 측벽을 포함하고;
(d) 제1 반도체층의 마스킹되지 않은 영역 상의 LED 웰 내에 모놀리식 LED 스택을 선택적으로 형성하되, 모놀리식 LED 스택은:
상기 제1 반도체층 상에 형성된 III족 질화물을 포함하는 n형 반도체층;
하나 이상의 퀀텀 웰 서브층(quant㎛ well sub-layers)을 포함하는 제1 반도체층 상에 형성된 액티브층, 상기 액티브층은 III족 질화물을 포함하고;
상기 제2 반도체층 상에 형성된 III족 질화물을 포함하는 p형 반도체층;을 포함하고,
제1 반도체층의 상부 표면으로부터 연장되는 모놀리식 LED 스택의 LED 스택 측벽은 LED 마스크층의 LED 웰 측벽과 일치한다.
모놀리식 LED 스택의 LED 스택 측벽은 LED 마스크층의 LED 웰 측벽에 대향해 형성된다. 그 결과, LED 스택 측벽은 LED 마스크층에 의해 형성된다. 따라서, 모놀리식 LED 스택은 LED 스택 측벽의 식각 없이 형성 및 형상화될 수 있어서, 식각 유도 손상이 모놀리식 LED 스택 내로 도입되지 않는다. 제조 공정 동안 LED 스택 측벽에 대한 손상을 줄이거나 제거함으로써, 결과적인 LED의 EQE가 개선될 수 있다.
제1 반도체층에 수직인 평면(plane normal)에서 모놀리식 LED 스택의 단면 형상은 LED 마스크층에 있는 LED 웰의 단면 형상에 의해 제어된다. 따라서, SAG 공정에서와 달리, LED 구조의 측벽의 형상은 LED 웰을 정의하는 LED 마스크 측벽의 단면 형상에 기초하여 상이한 기하학적 구조를 제공하도록 제어될 수 있다. 즉, 제1 반도체층 상의 모놀리식 LED 스택의 단면적은 LED 웰(예를 들어, LED 웰의 단면적)에 의해 노출된 제1 반도체층의 마스킹되지 않은 영역의 단면적과 일치한다. 대조적으로, SAG 공정에서, LED는 마스크층의 상부에 형성되어 LED의 단면의 형상 및 크기가 마스크 개구와 상이하다.
모놀리식 LED 스택의 제조 동안 LED 마스크층의 존재는 LED 마스크 측벽과 직접 컨택하는 LED 스택 측벽 표면의 형성을 초래한다. 이와 같이, LED 스택 측벽은 이미 제자리에 있는 패시베이션 층(LED 마스크 측벽)에 형성된다. 따라서, LED 전구체를 형성하는 방법은 효율적이고 경제적인 제조 방법을 이용하여 개선된 EQE를 갖는 LED 전구체를 제공할 수 있다.
일부 실시예에서, LED 마스크층으로 제1 반도체층을 선택적으로 마스킹하는 것은: 제1 반도체층의 상부 표면에 걸쳐 LED 마스크층을 증착하고; 및 LED 웰을 형성하기 위해 LED 마스크층의 두께를 통해 LED 마스크층의 제1 영역을 선택적으로 제거하는 것을 포함한다. 이와 같이, LED 마스크층은 리소그래피 기술을 사용하여 형성될 수 있다.
일부 실시예에서, LED 웰 측벽은 제1 반도체층의 상부 표면에 일반적으로 수직인 방향에서 연장된다. 따라서, 모놀리식 LED 스택은 제1 반도체층의 상부 표면에 일반적으로 수직인 방향에서 연장되는 LED 스택 측벽에 형성될 수 있다. 대조적으로, SAG 프로세스에서 LED의 측벽은 성장 프로세스의 결과로 법선에 대해 상대적으로 기울어질 수 있다.
일부 실시예에서, 제1 반도체층과 LED 마스크층의 상부 표면 사이에서 연장하는 LED 웰 측벽의 영역은 제1 반도체층의 상부 표면에 수직인 방향에 대해 경사진다. 예를 들어, 일부 실시예에서, LED 웰 측벽은 제1 반도체층에 일반적으로 수직으로 연장되는 제1 영역, 및 제 1 반도체층의 상부 표면에 수직인 방향에 대해 경사진 방향에서 연장되는 제2 영역을 포함할 수 있다. 제1 영역은 제2 영역과 제1 반도체층의 상부 표면 사이에 또는 그 반대로 배열될 수 있다. 일부 실시예에서, 실질적으로 모든 LED 웰 측벽은 제1 반도체층의 상부 표면에 수직인 방향에 대해 경사질 수 있다.
일부 실시예에서, LED 웰 측벽의 영역은 제1 반도체층의 상부 표면으로부터 LED 마스크층의 상부 표면을 향하는 방향에서 제1 반도체층의 상부 표면에 평행한 평면에서 LED 웰의 단면적이 감소하도록 경사질 수 있다. 대안적으로, LED 웰 측벽의 영역은 제1 반도체층의 상부 표면으로부터 LED 마스크층의 상부 표면을 향하는 방향에서 제1 반도체층의 상부 표면에 평행한 평면에서 LED 웰의 단면적이 증가하도록 경사질 수 있다. 이와 같이, LED 우물 측벽은 LED로부터의 광 추출을 개선하는 결과적인 모놀리식 LED 스택의 특징을 정의하도록 형성될 수 있다. 예를 들어, 감소하는 표면적은 광 시준 기능(light collimating feature)을 제공할 수 있다.
일부 실시예에서, 제1 반도체층으로부터 연장되는 각각의 LED 웰 측벽의 시준 영역은 제1 반도체층에 일반적으로 수직인 방향으로 연장되고; 시준 영역과 LED 마스크층의 상부 표면 사이에서 연장되는 각 LED 웰 측벽의 테이퍼진 영역은 제1 반도체층의 상부 표면으로부터 LED 마스크층의 상부 표면을 향한 방향에서 제1 반도체층의 상부 표면에 평행한 평면에서 LED 웰의 단면적이 감소하도록 경사진다.
일부 실시예에서, 제1 양상의 방법은 다음을 추가로 포함한다:
(f) LED 마스크층이 모놀리식 LED 스택의 상부 표면과 평탄화된 표면을 형성하도록 LED 마스크층의 상부 표면으로부터 LED 마스크층의 제2 부분을 제거.
이와 같이, 모놀리식 LED 스택을 형성하는 데 사용되는 LED 마스크층의 영역은 LED 스택 측벽을 또한 패시베이션하는 갭-충전 절연체로서 동작하도록 제조 공정 동안 유지될 수 있다. LED 스택 측벽과 컨택하는 LED 마스크층의 영역을 제거하지 않음으로써, LED 스택 측벽에 대한 손상이 감소 및/또는 방지될 수 있고 제조 공정이 단순화될 수 있다.
일부 실시예에서, LED 마스크층의 제2 영역은 폴리싱 공정을 사용하여 제거된다. 다른 실시예에서, LED 마스크층을 제거하기 위해 선택적 에천트(etchant)가 사용될 수 있다. 이와 같이, 모놀리식 LED 스택을 에칭하지 않고 LED 마스크층만 선택적으로 제거될 수 있다.
일부 실시예에서, 제1 양태의 방법은 다음을 더 포함한다:
(f) 모놀리식 LED 스택의 형성 이후에 모든 LED 마스크층을 선택적으로 제거.
이와 같이, 모든 LED 마스크층은 모놀리식 LED 스택의 형성 후에 제거될 수 있다. 방법은 또한 모놀리식 LED 스택을 둘러싸는 제1 반도체층의 상부 표면 상에 갭 충전 절연체를 증착하는 단계를 더 포함할 수 있고, 갭 충전 절연체는 모놀리식 LED 스택의 상부 표면으로 평탄화된 표면을 형성한다.
일단 평탄화된 표면이 형성되면, 방법은 다음을 더 포함할 수 있다:
(g) LED 전구체의 평탄화된 표면을 백플레인 전자 장치를 포함하는 추가 기판에 접합(bonding)하고; 및 선택적으로
(h) 제1 반도체층으로부터 기판을 제거.
이와 같이, 제1 양태의 LED 전구체는 플립-칩 접합 표면과 양립가능하도록 제조될 수 있다. 특히, 일부 실시예에서, LED 전구체는 에칭 단계를 사용하지 않고 백플레인 전자 장치에 기판 접합을 위해 제조 및 준비될 수 있다.
일부 실시예에서, LED 마스크층은 유전체, 예를 들어 SiO2, 또는 SiNx를 포함한다.
일부 실시예에서, 제1 반도체층 상의 LED 웰의 단면적은 100㎛ x 100㎛ 이하이다. 이와 같이, 제1 측면의 방법은 마이크로-LED 전구체를 제조하는데 사용될 수 있다. 특히, 제1 반도체층 상의 LED 웰의 단면적은 50㎛ x 50㎛, 30㎛ x 30㎛, 20㎛ x 20㎛, 10㎛ x 10㎛, 5㎛ x 5㎛, 2㎛ x 2㎛ 또는 1㎛ x 1㎛ 이하일 수 있고, 대응하는 단면적의 마이크로 LED 전구체가 제1 양태의 방법에 따라 제조된다.
본 개시의 제2 양태에 따르면, LED 어레이 전구체를 제조하는 방법이 제공된다. 방법은 본 개시의 제1 측면의 방법에 따라 기판 상에 복수의 LED 전구체를 형성하는 단계를 포함한다.
이와 같이, 제2 양태의 방법은 위에 나열된 선택적 특징들의 어느 것을 통합할 수 있다.
본 개시는 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시의 추가적 장점들은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다:
도 1은 본 개시내용의 실시예에 따른 LED 어레이를 형성하는 방법의 플로우차트를 도시한다.
도 2는 제1 반도체층 상에 형성된 복수의 LED 웰을 포함하는 LED 마스크층의 다이어그램을 도시한다.
도 3은 도 2의 구조의 LED 웰 각각에 형성된 모놀리식 LED 스택의 다이어그램을 도시한다.
도 4는 LED 스택 측벽과 LED 웰 측벽 사이의 계면이 제1 성장 메커니즘에 따라 도시된 도 3의 A 부분의 상세도를 도시한다.
도 5는 LED 스택 측벽과 LED 웰 측벽 사이의 계면이 제2 성장 메커니즘에 따라 도시된 도 3의 A 부분의 상세도를 도시한다.
도 6은 둔각 경사각을 갖는 LED 웰 측벽의 다이어그램을 도시한다.
도 7은 예각의 경사를 갖는 LED 웰 측벽의 다이어그램을 도시한다.
도 8은 제1 LED 웰 측벽 영역 및 제2 LED 웰 측벽 영역을 갖는 복합 LED 웰 측벽의 다이어그램을 도시한다.
도 9는 도 3의 구조의 모놀리식 LED 스택 상에 형성된 컨택층의 다이어그램을 도시한다.
도 10은 화학적 기계적 연마 공정 후의 도 9의 구조의 다이어그램을 도시한다.
도 11은 도 10의 구조와 정렬되는 백플레인 전자 기판의 다이어그램을 도시한다.
도 12는 기판 결합 후에 도 11의 구조로부터 제거되는 Si 기판의 개략도를 도시한다.
도 13은 제1 반도체층의 발광 표면 상에 형성된 추가의 광 추출 구성을 갖는 도 12의 구조의 다이어그램을 도시한다.
도 14는 LED 마스크층의 제거 후에 도 3의 구조의 모놀리식 LED 스택 상에 형성된 컨택 층의 다이어그램을 도시한다.
도 15는 도 14의 구조 상에 형성된 갭-필 절연체의 다이어그램을 도시한다.
도 16은 도 15의 구조와 정렬되는 백플레인 전자 기판의 다이어그램을 도시한다.
도 17은 기판 결합 후에 도 16의 구조로부터 제거되는 Si 기판의 개략도를 도시한다.
도 18은 제1 반도체층의 발광 표면 상에 형성된 추가의 광 추출 구성을 갖는 도 17의 구조의 다이어그램을 도시한다.
도 19는 크로스토크 감소 특징을 포함하는 LED의 다이어그램을 도시한다.
본 개시의 실시예에 따르면, LED 전구체를 형성하는 방법(100)이 제공된다. LED 전구체는 복수의 III족 질화물 층을 포함한다. 방법(100)의 플로우차트가 도 1에 도시되어 있다.
LED 전구체에서 "전구체"라는 용어에 의해, 설명된 LED 전구체는 빛의 방출을 허용하는 것과 같이 각각의 LED에 대한 전기적 컨택이나 관련된 회로를 반드시 포함하지 않는다는 점에 유의해야 한다. 물론, LED 전구체 및 그 형성 방법은 추가적인 전기 접점 및 관련 회로의 추가를 배제하지 않는다. 이와 같이 본 개시에서 전구체라는 용어의 사용은 최종 제품(예를 들어, LED, LED 어레이 등)을 포함하도록 의도된다.
본 개시는 LED 전구체 층의 다양한 상부 표면을 언급한다. 본 명세서에서, 상부 표면의 개념은 LED 전구체가 형성되는 기판(10)에 관련된 것으로 고려된다. 즉, 층의 상부 표면은 기판에 수직인 방향에서 기판(10)으로부터 가장 멀리 떨어진 각 층의 표면이다.
도 1에 도시된 바와 같이, 방법(100)은 다음 단계를 포함한다:
(a) 기판(101)을 제공하고;
(b) 기판(102) 상에 제1 반도체층을 형성하고;
(c) 제1반도체층(103)을 선택적으로 마스킹하고;
(d) LED 웰(104)에 모놀리식 LED 스택을 선택적으로 형성하고;
(e) 모놀리식 LED 스택(105)을 포함하는 평탄화된 표면을 형성하고;
(f) LED 전구체를 백플레인 전자 기판(106)에 정렬하고 접합하고;
(g) 기판(107) 제거.
단계 101에서, 기판(10)이 제공된다. 기판(10)은 III족 질화물 반도체층과 함께 사용하기에 적합한 임의의 기판일 수 있다. 예를 들어, 기판(10)은 실리콘, GaN, 사파이어, 실리콘 카바이드, SiO2, 또는 당업계에 공지된 임의의 다른 알려진 기판(10) 물질을 포함하는 다양한 물질로부터 형성될 수 있다. 일부 실시예에서, 기판은 Si-웨이퍼, 사파이어 웨이퍼, 또는 SiC 웨이퍼를 포함할 수 있다. 기판(10)은 그 위에 III족 질화물층의 형성에 적합한 상부 표면(12)을 포함한다.
단계 102에서, 제1 반도체층(20)이 기판(10)의 상부 표면(12) 상에 형성된다. 제1 반도체층(20)은 III족 질화물을 포함한다. 일부 실시예에서, 제1 반도체층(20)은 GaN을 포함한다. 일부 실시예에서, 제1 반도체층(20)은 n형으로 도핑될 수 있다. 예를 들어, 제1 반도체층은 n형 도핑된 GaN을 포함할 수 있다. n형 도펀트는 III족 질화물, 예를 들어 Si 또는 Ge에 대한 임의의 적합한 n형 도펀트일 수 있다. 제1 반도체층(20)은 약 1016~1019cm-3의 도너 밀도로 n형 도핑될 수 있다.
제1 반도체층(20)은 실질적으로 기판(10)의 상면(12) 전체에 걸쳐 연속적인 층으로 제공될 수 있다. 제1 반도체층(20)은 일반적으로 기판(10)의 상부 표면(12)과 정렬되는 상부 표면(22)을 포함한다. 이와 같이, 제1 반도체층(22)의 상부 표면(22)은 기판(10)의 상부 표면(12)에 대한 제1 반도체층(20)의 반대측에 있다.
제1 반도체층(20)은 III족 질화물층을 형성하기 위해 당업계에 알려진 어떠한 적합한 증착 기술에 의해 증착될 수 있다. 예를 들어, n형 도핑된 GaN을 포함하는 제1 반도체층(20)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(수소화물 기상 에피택시) 또는 RPCVD(원격 플라즈마 화학 기상 증착)에 의해 증착될 수 있다.
일부 실시예에서, 제1 반도체층(20)은 적어도 500 nm의 기판 표면에 수직인 방향에서 두께를 가질 수 있다. 따라서, 제1 반도체층(20)은 복수의 LED 전구체의 형성에 적합한 일반적으로 균일한 층을 기판(10) 상에 제공할 수 있다. 일부 실시예에서, 제1 반도체층(20)은 적어도 700nm, 1㎛, 1.3㎛, 또는 1.5㎛의 기판 표면(12)에 수직인 두께를 가질 수 있다. 일부 실시예에서, 제1 반도체층(20)은 2㎛ 이하의 기판 표면(12)에 수직인 두께를 가질 수 있다.
단계 103에서, LED 마스크층(30)은 제1 반도체층(20)의 상면에 선택적으로 형성된다. 도 2에 도시된 바와 같이, LED 마스크층(30)은 제1 반도체층(20)의 마스킹되지 않은 영역(24)에 대해 LED 마스크층(30)의 두께를 통해 복수의 LED 웰(31)을 정의하기 위해 선택적으로 형성된다.
일부 실시예에서, LED 마스크층(30)으로 제1 반도체층(20)을 선택적으로 마스킹하는 것은 제1 반도체층(20)의 상부 표면(22)에 걸쳐 LED 마스크층을 증착하는 것을 포함한다. 예를 들어, 일부 실시예에서, LED 마스크층(30)은 초기에 제1 반도체층(20)의 상부 표면(22)에 걸쳐 실질적으로 연속적인 층으로서 형성된다. 이어서, LED 마스크층(30)의 제1 영역이 LED 마스크층(30)의 두께를 통해 선택적으로 제거되어 LED 웰(31)을 형성한다. 예를 들어, LED 마스크층(30)은 LED 웰(31) 각각을 정의하기 위해 LED 마스크층(30)의 영역을 제거하도록 선택적으로 에칭될 수 있다. 다른 실시예에서, 제1 반도체층(30)은 적절한 패턴층을 사용하여 선택적으로 패터닝될 수 있고, 이어서 제1 반도체층(20)의 노출된 영역 상에 LED 마스크층(30)이 증착될 수 있다. 그 다음, 패턴층은 도 2에 도시된 바와 같이 LED 웰(31)을 정의하기 위해 제거될 수 있다. 이와 같이, LED 마스크층(30)의 개구는 당업계에 알려진 리소그래피 방법에 의해 형성될 수 있음을 이해할 것이다.
LED 마스크층(30)은 복수의 개구를 포함한다. 각각의 구멍은 LED 마스크층(30)의 두께를 통해 LED 웰(31)을 정의한다. 각각의 LED 웰은 LED 전구체(즉, 모놀리식 LED 스택)가 형성되는 용기 부피를 정의한다. 도 2에 도시된 바와 같이, 각각의 LED 웰(31)은 제1 반도체층(20)의 상부 표면(22)으로부터 LED 마스크층(32)의 상부 표면까지 연장하는 LED 웰 측벽(34)을 포함한다. LED 웰 측벽(34)은 LED 웰(31)을 정의한다.
LED 마스크층(30)은 전기 절연체인 물질을 포함할 수 있다. 특히, LED 마스크층(30)은 제1 반도체층(20) 상의 성장률에 비해 III족 질화물의 성장률이 현저히 감소된 재료를 포함할 수 있다. 예를 들어, LED 마스크층은 다음을 포함할 수 있다: SiNx, SiON, 또는 SiO2.
각각의 LED 웰(31)을 정의하는 LED 마스크층(30)의 개구는 그 안에 형성된 모놀리식 LED 스택의 형상을 정의한다. 제1 반도체층(20)의 상부 표면(22)의 평면(및 이에 평행한 평면)에서 개구(LED 웰(31))의 형상 및 크기는 LED의 표면적을 정의한다. 각 LED 웰의 단면 형상은 원하는 임의의 2차원 형상일 수 있다. 예를 들어, LED 웰(31)의 단면 형상은 타원형, 삼각형, 직사각형, 오각형, 육각형 또는 임의의 다른 다각형(정형 또는 비정형)일 수 있다.
일부 실시예에서, LED 전구체는 마이크로 LED 전구체이다. 따라서, 각각의 LED 웰(31)의 단면 형상은 100㎛ x 100㎛(예를 들어, 형상이 100㎛ x 100㎛ 영역 내에 들어맞음) 이하인 단면적을 정의할 수 있다. 일부 실시예에서, 각각의 LED 웰(31)의 단면 형상은 50㎛ x 50㎛, 30㎛ x 30㎛, 20㎛ x 20㎛, 10㎛ x 10㎛, 5㎛ x 5㎛, 2㎛ x 2㎛ 또는 1㎛ x 1㎛ 이하일 수 있다. 이와 같이, 마이크로 LED는 본 실시예의 방법에 따라 형성될 수 있다.
LED 마스크층(30)은 모놀리식 LED 스택이 LED 웰(31) 내에 형성되도록 제1 반도체층(20)에 수직인 방향으로 두께를 가질 수 있다. LED 마스크층(30)의 두께는 모놀리식의 원하는 두께에 의존할 것이다. 예를 들어, 일부 실시예에서, LED 마스크층의 두께는 모놀리식 LED 스택(40)의 두께보다 적어도 100 nm 더 두껍도록 제공된다. 일부 실시예에서, LED 마스크층의 두께가 모놀리식 LED 스택(40)의 두께보다 적어도 500nm, 700nm, 1㎛, 2㎛ 또는 5㎛ 더 두꺼울 수 있다. 일부 실시예에서, LED 마스크층의 두께는 적어도 2㎛일 수 있다. 다른 실시예에서, LED 마스크층(30)의 두께는 적어도 3㎛, 5㎛, 또는 10㎛일 수 있다. 일부 실시예에서, LED 마스크층(30)의 두께는 30㎛ 이하일 수 있다. 따라서, LED 마스크층(30)은 효율적인 방식으로 제공될 수 있고 또한 LED 웰(31)의 과도한 그림자(excessive shadowing)를 생성하지 않도록 할 수 있다.
단계 104에서, 모놀리식 LED 스택(40)이 각각의 LED 웰(31)에 형성될 수 있다. 모놀리식 LED 스택(40)은 제1 반도체층의 노출된 상부 표면(22) 상에 형성된다. 이와 같이, 모놀리식 LED 스택은 제1 반도체층(20)과 전기적으로 컨택한다. 이 단계 104에 따라 형성된 모놀리식 LED 스택(40)의 예가 도 3에 도시된다.
각각의 모놀리식 LED 스택(40)은 복수의 층을 포함한다. 각 층은 III족 질화물을 포함할 수 있다. 특히, 모놀리식 LED 스택(40)은 n형 반도체층(42), 액티브층(44) 및 p형 반도체층(46)을 포함한다. 도 3에 도시된 바와 같이, 모놀리식 LED 스택(40)을 형성하는 각각의 측벽은 LED 스택 측벽(47)을 형성한다. 각각의 모놀리식 스택의 LED 스택 측벽(47)은 제1 반도체층(20)의 상부 표면(22)으로부터 모놀리식 LED 스택의 상부 표면(예를 들어, p형 반도체층(46)의 상부 표면)으로 연장된다.
n형 반도체층(42)은 제1 반도체층 상에 형성된 III족 질화물을 포함한다. n형 반도체층(42)은 III족 질화물을 포함할 수 있다. n형 반도체층(42)은 적절한 전자 도너, 예를 들어 Si 또는 Ge로 도핑될 수 있다. n형 반도체층(42)은 제1반도체층(20)의 노출된 영역에 연속층으로 증착된다. n형 반도체층(42)은 제1 LED의 제1 액티브층(21)으로의 전하 캐리어 주입을 향상시킬 수 있다.
n형 반도체층(42)은 적어도 100 nm의 제1 반도체층 표면(22)에 수직인 방향으로의 두께를 가질 수 있다. 일부 실시예에서, n형 반도체층(42)은 2㎛ 이하의 제1 반도체층 표면(22)에 수직인 방향에서의 두께를 가질 수 있다.
액티브층(44)은 제1 반도체층(42) 상에 형성된다. 액티브층은 하나 이상의 양자 우물 서브층(quantum well sub-layers)을 포함한다. 액티브층은 III족 질화물을 포함한다. 도 3의 실시예에서, 액티브층(44)은 하나 이상의 양자 우물층(quantum well layers, 미도시)을 포함할 수 있다. 이와 같이, 액티브층(44)은 다중 양자 우물층(multiple quantum well layer)일 수 있다. 액티브층(44) 내의 양자 우물층은 III족 질화물 반도체, 바람직하게는 In을 포함하는 III족 질화물 합금을 포함할 수 있다. 예를 들어, 도 3의 실시예에서, 액티브층(44)은 GaN 및 InXGa1-XN의 교대층(alternating layers)을 포함할 수 있으며, 여기서 0 < X ≤ 1이다. 특히, 일부 실시예에서 액티브층(42)은 InXGa1-XN 층을 포함할 수 있으며, 여기서 0 < X ≤ 0.5이다. 이와 같이, 일부 실시예에서 LED 전구체의 액티브층(42)은 적어도 360 nm 및 650 nm 이하의 파장을 갖는 광을 출력하도록 구성될 수 있다. 액티브층(42)에 의해 생성된 광의 파장을 제어하기 위해 양자 우물층의 두께 및 In 함량(X)이 제어될 수 있다. 액티브층(44)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD), 수소화물 기상 에피택시(HVPE), 원격 플라즈마 화학 기상 증착(RPCVD) 또는 분자빔 에피택시(MBE)를 사용하여 증착될 수 있다. 예를 들어, 일부 실시예에서, 액티브층(44)은 적어도 50 nm의 제1 반도체 표면(22)에 수직인 방향으로 총 두께(예를 들어, 결합된 액티브층(40)의 모든 층)를 가질 수 있다. 일부 실시예에서, 액티브층(44)의 총 두께는 300 nm 이하일 수 있다.
p형 반도체층(46)은 III족 질화물을 포함한다. 예를 들어, p형 층은 GaN을 포함할 수 있다. p형 반도체층(46)은 액티브층 상에 형성된다. p형 반도체층(46)은 적절한 전자 수용체, 예를 들어 Mg로 도핑될 수 있다. p형 반도체층(46)은 약 1017~1021cm-3의 억셉터 밀도(NA)를 가질 수 있다. p형 반도체층(46)은 각각의 LED 웰(31)에서 액티브층(4)의 노출된 표면의 실질적인 영역(예를 들어, 전체)을 덮는 연속층으로서 형성될 수 있다. 일부 실시예에서, p형 반도체층(46)은 적어도 50 nm의 제1 반도체층(22)에 수직인 방향에서 두께를 가질 수 있다. 일부 실시예에서, 제1 반도체층(22)에 수직인 방향에서 p형 반도체층(46)의 두께는 400 nm 이하일 수 있다.
일부 실시예에서, 모놀리식 LED 스택(40)의 층들 각각은 III족 질화물 박막의 제조를 위한 임의의 적합한 프로세스, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다.
모놀리식 LED 스택(40)의 층이 제1 반도체층(20)의 노출된 표면 상에 실질적으로 형성될 것이고, LED 마스크층(30)의 표면 상에 형성되지 않을 것이라는 것이 이해될 것이다. 결과적으로, 모놀리식 LED 스택(40)이 LED 마스크층(30)에 의해 정의된 LED 웰(31) 내에 형성될 것이다. 모놀리식 LED 스택(40)의 층이 LED 웰(31)에 형성됨에 따라, 모놀리식 LED 스택의 LED 스택 측벽은 LED 마스크층(30)의 LED 웰 측벽과 일치한다. 즉, LED 웰 측벽(34)은 성장함에 따라 모놀리식 LED 스택의 LED 스택 측벽(47)을 형성하도록 구성된다. 따라서, LED 웰(31)의 LED 웰 측벽은 성장되는 모놀리식 LED 스택(40)의 형상을 제어하는데 사용될 수 있다. 특히, LED 스택 측벽에 대한 다양한 상이한 형상 및 프로파일은 아래에서 더 상세히 설명되는 바와 같이 달성될 수 있다.
모놀리식 LED 스택(40)의 총 두께는 모놀리식 LED 스택을 형성하는 층의 수 및 층의 두께에 의존할 것이라는 것이 이해될 것이다. 예를 들어, 모놀리식 LED 스택(40)은 제1 반도체층 표면(22)에 수직인 방향으로 적어도 400 nm의 두께를 가질 수 있다. 일부 실시예에서, 모놀리식 LED 스택(40)은 제1 반도체층 표면(22)에 수직인 방향으로 2.7㎛ 이하의 두께를 가질 수 있다.
도 4 및 도 5는 LED 웰 측벽(34)과 모놀리식 LED 스택(40) 사이의 2개의 가능한 인터페이스의 상세도를 도시한다. 도 4에서, 모놀리식 LED 스택(40)의 층은 각각 LED 웰(31)을 가로질러 연장되는 일반적으로 균일한 층으로 성장되었다. 이와 같이, 도 4의 실시예에서, 모놀리식 LED 스택의 각 층의 성장 속도는 LED 웰(31)의 모든 영역에 걸쳐 실질적으로 동일하다. 특히, 모놀리식 LED 스택(40)의 층의 성장 속도는 LED 웰 측벽(31)의 중심을 향한 영역에서와 같이 LED 웰 측벽(34)에 가까운 LED 웰(31)의 영역에서 일반적으로 동일하다.
도 5의 실시예에서, LED 웰 측벽(34)을 향하는 모놀리식 LED 스택(40)의 층은 LED 웰(31)의 중심을 향하는 것과 다른 두께(제1 반도체층(20)에 수직)를 갖는다. 도 5에 도시된 바와 같이, 모놀리식 LED 스택(40)의 층은 더 낮은 성장 속도로 인해 LED 웰 측벽(34)에 근접한 영역에서 더 얇을 수 있다. 모놀리식 LED 스택의 층(42, 44, 46)은 III족 질화물 층의 우르자이트 결정 구조(wurzite crystal structure)로 인해 이 영역에서 경사면을 따라 성장할 수 있다. 도 5에서, LED 스택 측벽(47)은 LED 웰 측벽(34)과 일치하도록 제1 반도체층(20)에 일반적으로 수직인 방향에서 연장된다.
도 4 및 도 5 모두에서, LED 스택 측벽(47)이 LED 웰의 LED 웰 측벽(34)과 일치한다는 것이 이해될 것이다. 도 10 및 11에서, 모놀리식 LED 스택(40)의 각 층은 LED 웰 측벽(34)에 의해 종단된다(terminated). 즉, 각각의 모놀리식 LED 스택(40)은 LED 마스크층(30)에 의해 다른 모놀리식 LED 스택(40)으로부터 분리된다. 이와 같이, 각 모놀리식 LED 스택(40)의 층은 다른 모놀리식 LED 스택(40)의 층과 불연속적이다. 따라서, 각각의 모놀리식 LED 스택(40)의 형성된 그대로의(as-formed) 층은 LED의 형성을 위해 동일한 제1 반도체층(20) 상에 형성될 수 있는 다른 모놀리식 LED 스택(40)으로부터 전자적으로 적절하게 분리된다. 이와 같이, 이 실시예에 따른 LED 전구체를 형성하는 방법은 LED 전구체의 형성 동안 LED 스택의 증착된 그대로의(as-deposited) 층을 전기적으로 분리하는 것과 관련된 처리 단계를 감소 또는 제거할 수 있다.
일부 실시예에서, 마스크층(30)은 또한 LED 스택 측벽(47)을 위한 패시베이션 층으로서 동작한다는 것이 이해될 것이다. 도 4 및 도 5에 도시된 바와 같이, 마스크층(30)은 LED 스택 측벽(47) 상의 표면 상태를 패시베이션할 것이다. 따라서, 이 실시예의 방법에 따라 형성된 LED 전구체는 제조 공정의 일부로서 패시베이션층을 포함할 수 있고, 이에 의해 LED 전구체의 제조를 더 효율적으로 만들 수 있다.
도 2 내지 도 5에서, LED 웰 측벽(34)은 제1 반도체층(20)에 일반적으로 수직으로 연장되는 것으로 도시되어 있다. 다른 실시예에서, LED 웰 측벽(34)은 LED 스택 측벽(47) 상에 상이한 측벽 프로파일을 부여하도록 구성될 수 있다. 이러한 LED 웰 측벽은 도 6-8에 도시되어 있다.
도 6 및 도 7에서, 제1 반도체층(20)과 LED 마스크층(30)의 상면(32) 사이에서 연장되는 LED 웰 측벽(34)의 일부는 제1 반도체층(20)의 상면에 수직인 방향에 대해 경사져 있다. 도 6 및 도 7에 도시된 바와 같이, LED 웰 측벽(34)은 LED 웰(31)을 정의하는 LED 마스크층(30)의 모든 표면 상에서 동일한 경사를 갖는다. 물론, 다른 실시예에서, LED 웰 측벽(34)의 경사는 LED 웰(31)의 둘레 주위에서 변할 수 있다.
도 6에서, LED 웰 측벽(34)은 (제1 반도체층(20)의) 법선에 대해 경사져 있어서, 제1 반도체층(20)의 상부 표면(22)에 평행한 평면에서 LED 웰(31)의 단면적은 제1 반도체층(20)의 상부 표면(22)에서 LED 마스크층(32)의 상부 표면을 향하는 방향에서 증가한다. 도 6에서, LED 측벽(34)은 LED 웰 측벽(34) 및 제1 반도체층(20)의 노출된 표면(24) 사이에서 둔각(α)으로 기울어져 있다.
도 7에서, 제1 반도체층의 상부 표면으로부터 LED 마스크층(30)의 상부 표면(32)을 향한 방향에서 제1 반도체층(20)의 상부 표면(22)에 평행한 평면에서 LED 웰(31)의 단면적이 감소하도록 LED 측벽(34)은 (제1 반도체층(20)의) 법선에 대해 경사진다. 도 7에서, LED 측벽(34)은 LED 웰 측벽(34)과 제1 반도체층(20)의 노출된 표면(24)의 사이에서 예각(β)으로 경사져 있다.
도 8에서, LED 웰 측벽(34)은 복수의 LED 웰 측벽 영역을 포함하는 복합 프로파일을 갖는다. 이와 같이, LED 웰 측벽(34)은 제 1 방향으로 연장되는 제 1 LED 웰 측벽 영역(34a), 및 제 2 방향으로 연장되는 제 2 LED 웰 측벽 영역(34b)을 포함할 수 있다. 도 8의 실시예에서, 제1 LED 측벽 영역(34a)은 제1 반도체층(20)으로부터 제2 LED 측벽 영역(34b)으로 연장되고 제2 LED 측벽 영역(34b)은 제1 LED 측벽 영역(34a)으로부터 LED 마스크층(30)의 상부 표면(32)으로 연장된다. 도 8에 도시된 바와 같이, 제1 LED 측벽 영역(34a)은 일반적으로 제1 반도체층에 수직인 제1 방향으로 연장된다. 제2 LED 웰 측벽 영역(34b)은 법선에 대해 경사진 제2 방향으로 연장된다. 도 8은 화합물 프로파일의 하나의 가능한 예임을 이해할 것이다. 다른 실시예에서, 복합 프로파일은 복수의 LED 웰 측벽 부분으로부터 형성될 수 있다. 각각의 LED 웰 측벽 영역은 임의의 원하는 복합 프로파일을 형성하기 위해 법선에 대해 수직 또는 경사진(예각 또는 둔각) 각각의 방향으로 연장될 수 있다.
도 8에서, 모놀리식 LED 스택(40)의 액티브층(44)은 제2 LED 웰 측벽 부분(34b)의 섹션을 따라 배열된다. n형 반도체층(42)은 제1 LED 웰 측벽 영역(34a)을 채우도록 배치된다. 이와 같이, 모놀리식 LED 스택(40)은 액티브층(44)과 제1 반도체층(20) 사이에서(발광 표면(28)을 향하여) 연장되는 n형 반도체층의 늘어난 기둥형 부분(elongate columnar portion)을 포함한다. 따라서, n형 반도체층(42)은 LED 전구체에 대한 도광(light guiding) 특징으로서 동작하여 LED로부터 추출된 광의 광 추출 효율 및/또는 시준을 개선하는 것을 돕는다.
이와 같이, 도 8에서 각각의 LED 웰 측벽(34a)의 시준 부분은 제1 반도체층(20)으로부터 일반적으로 제1 반도체층(20)에 수직인 방향으로 연장된다. 이러한 시준 영역은 형성된 LED 스택 측벽(47a)의 시준 영역을 유발한다. LED 스택 측벽의 시준 영역은 제1 반도체층(20)으로부터 제1 반도체층(20)에까지 일반적으로 제1 반도체층(20)에 수직인 방향으로 연장된다. LED 웰 측벽은 또한 시준 영역(34a)과 시준 영역(34a) 사이에서 연장되는 LED 웰 측벽(34b)의 테이퍼 영역(tapered portion)을 포함한다. 테이퍼 영역(34a)은 제1 반도체층(20)의 상면(22)에 평행한 평면에서 LED 웰(31)의 단면적이 제 1 반도체층의 상부 표면으로부터 LED 마스크층(30)의 상부 표면까지의 방향에서 감소하도록 예각으로 경사져 있다. 이것은 예각으로 경사진 LED 스택 측벽(47b)의 테이퍼 영역의 형성을 유발한다. LED 스택 측벽(47b)의 테이퍼 영역은 시준 부분(47a)으로부터 모놀리식 LED 스택(40)의 상부 표면까지 연장된다.
LED 마스크 측벽을 위한 복합 프로파일은 당업자에게 알려진 리소그래피 기술을 사용하여 형성될 수 있다.
비록 도 6-8에 도시된 LED 마스크 측벽(34)의 예시가 일반적으로 평면(즉, 평평한) 표면을 포함하지만, 다른 실시예에서 LED 마스크 측벽(34)은 오목 또는 볼록 영역을 포함할 수 있음이 이해될 것이다. 결과적으로, LED 스택 측벽(47)은 또한 오목 또는 볼록 영역을 포함할 수 있다.
LED 웰(31)에 모놀리식 LED 스택(40)을 증착함으로써, LED 전구체가 제공될 수 있다. 단계 101-104에 이어, LED 전구체는 전기적 컨택 및 관련 회로의 추가를 통해 LED를 형성하도록 추가로 처리될 수 있다. 도 1의 단계 105 내지 107은 LED 형성을 위한 추가 공정 단계를 개략적으로 설명한다.
일단 모놀리식 LED 스택(40)이 LED 웰(31)에 형성되면, 방법의 단계 105는 모놀리식 LED 스택에 대한 컨택을 형성하고 기판 접합을 위해 컨택 표면을 평탄화하는 단계를 포함한다. 단계 105는 LED 마스크층(30)이 추가 처리되는 정도에 따라 다양한 방식으로 수행될 수 있다. 이제 두 가지 가능한 방법론이 설명된다. 제 1 방법론에서, 도 9-13에 도시된 바와 같이 LED 웰 측벽(34)이 보존된다. 제 2 방법론에서, 도 14-18에 도시된 바와 같이 LED 마스크층(30)은 컨택 층의 증착 전에 제거된다.
제 1 방법론에서, 애노드 컨택층(50)은 p형 반도체층(46)의 상부 표면 상에 형성될 수 있다. 애노드 컨택층은 p형 반도체층(46)에 대한 저항성 컨택(Ohmic contact)을 형성하기 위한 임의의 적합한 재료를 포함할 수 있다.
애노드 컨택층(50)은 임의의 적절한 패터닝 기술을 사용하여 패터닝될 수 있다. 예를 들어, 애노드 컨택층(50)은 리소그래피 프로세스를 사용하여 패터닝될 수 있다. 도 9에 도시된 예시에서, 애노드 컨택층(50)은 각각의 모놀리식 LED 스택(40)의 상부 표면을 덮도록 패터닝된다. 애노드 컨택층(50)은 LED 웰(31)에 증착된다. 이와 같이, LED 마스크층(30)의 상부 표면은 애노드 컨택층(50)을 넘어 제1 반도체층에 수직인 방향으로 연장된다. LED 웰에 애노드 컨택층(50)을 증착함으로써, 애노드 컨택 층은 모놀리식 LED 스택(40)의 일부을 형성한다.
애노드 컨택층(50)의 증착에 이어, LED 전구체가 평탄화된다. LED 전구체를 평탄화하는 것은 백플레인 전자 기판에 결합하기에 적합한 LED 전구체의 표면을 제공한다. 제 1 방법론에 따르면, LED 전구체는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 사용하여 평탄화된다. 도 10은 CMP가 적용된 도 9의 LED 전구체의 다이어그램을 도시한다. 도 10에 도시된 바와 같이, 애노드 컨택층(50)을 넘어 제1 반도체층에 수직인 방향으로 연장된 LED 마스크층의 부분이 제거되었다. 이와 같이, CMP 공정은 LED 마스크층의 상부 표면으로부터 LED 마스크층의 제2 영역을 제거하여, LED 마스크층의 나머지 제1 영역이 모놀리식 LED 스택의 상부 표면과 함께 평탄화된 표면을 형성한다. 따라서, CMP 후에 LED 마스크층(30)의 상부 표면은 애노드 컨택 층(50)의 상부 표면(52)(즉, 모놀리식 LED 스택(40)의 상부 표면)과 실질적으로 연속적인 평면 표면을 형성한다.
화학적 기계적 연마 공정은 III족 질화물 등과 함께 사용하기에 적합한 임의의 알려진 CMP 공정일 수 있다.
평탄화된 표면이 형성되면, LED 전구체는 백플레인 전자 기판(60)에 접합될 수 있다(도 1의 단계 106). 도 11은 기판 결합을 위해 LED 전구체와 정렬되는 백플레인 전자 기판(60)의 예시를 도시한다. 백플레인 전자 기판은 복수의 컨택 패드(62) 및 유전체 본딩층(64)을 포함한다.
컨택 패드(62)는 제1 반도체층(20) 상의 애노드 컨택/ 모놀리식 LED 스택(40)의 배열에 대응하는 패턴으로 백플레인 전자 기판 상에 배열될 수 있다. 컨택 패드(62)는 백플레인 전자 장치 사이의 전기적 연결을 형성하도록 구성된다. 컨택 패드(60)는 접합 프로세스 동안 애노드 접촉부(50)와 확산 결합, 직접 결합 또는 공융 결합(eutectic bond)을 형성하도록 배열될 수 있다.
유전체 본딩층(64)은 백플레인 전자 기판(60) 상의 컨택 패드(62) 주위에 배열된다. 유전체 본딩층은 하이브리드 기판 본드(hybrid substrate bond)가 형성되도록 접합 공정 동안 LED 마스크층(30)과 접합을 형성하도록 구성될 수 있다. 적절한 하이브리드 본딩 공정에 대한 추가 정보는 적어도 GB 1917182.6에 설명되어 있다.
기판은 압력 및/또는 온도의 적용에 의해 함께 접합될 수 있다. 예를 들어, 일부 실시예에서, 정렬 후, 기판은 적어도 100도의 온도에서 프레스에서 함께 압착될 수 있다. 일부 실시예에서, 적어도 10 kN의 압력이 적용될 수 있다. 일부 실시예에서, 적어도 20kN, 30kN, 또는 40kN의 압력이 적용될 수 있다. 접합하고자 하는 기판에 더 큰 압력을 가함으로써, 기판 사이의 접합 형성의 신뢰성을 향상시킬 수 있다. 일부 실시예에서, 프레스는 접합 동안 기판 파손 또는 컨택 패드(62) 및 애노드 컨택(50)의 바람직하지 않은 변형의 위험을 줄이기 위해 45kN 이하의 압력을 가할 수 있다.
LED 전구체가 백플레인 전자 기판(60)에 접합되면, 기판(10)이 제거될 수 있다(도 1의 단계 107). 도 12는 제1 반도체층(20)의 발광 표면(28)을 노출시키기 위해 제거되는 기판(10)의 개략도를 도시한다.
기판의 제거 후에, 제1 반도체층(20)의 발광 표면(28)은 추가 처리 단계를 거칠 수 있다. 예를 들어, 도 13에서 공통 캐소드 컨택(70)은 제1 반도체층(20) 상에 형성된다. 공통 캐소드 컨택(70)이 발광 표면(28) 상에 형성되기 때문에, 이 실시예의 공통 캐소드는 가시광선에 투명한 물질을 포함한다. 예를 들어, 공통 캐소드 컨택(70)은 인듐 주석 산화물(Indium Tin Oxide), 또는 임의의 다른 적절한 투명한 전도성 산화물을 포함할 수 있다. 물론, 도 13은 공통 캐소드 컨택(70)의 가능한 배열의 한 예시일 뿐이라는 것이 이해될 것이다. 다른 실시예에서, 제1 반도체층(20)에 대한 전기적 컨택은 LED 마스크층(30)을 통해 백플레인 전자 기판(60)으로 이루어질 수 있다.
도 13에 도시된 바와 같이, 기판 제거 후에 추가적인 도광 구성(light guiding features, 80)이 형성될 수 있다. 도 13에서, 도광 구성(80)은 LED 사이의 크로스토크를 방지하기 위해 각각의 모놀리식 LED 스택(40) 주위에 형성된다. 일부 실시예에서, 도광 구성(80)는 하나 이상의 금속층을 포함한다. 예를 들어, 도광 구성은 Al, Ag, Au, 또는 임의의 다른 적절한 금속을 포함할 수 있다. 일부 실시예에서, 도광 구성은 리플렉터(reflector), 예를 들어 분산 브래그 리플렉터(distributed Bragg reflector, DBR)를 포함할 수 있다.
따라서, LED의 어레이가 위에서 개략적으로 설명된 제1 방법론에 따라 형성될 수 있다는 것이 이해될 것이다.
제2 방법론에 따르면, LED 어레이가 또한 제공될 수 있다. 제 2 방법론은 도 14-18에 도시된다.
도 14에 도시된 바와 같이, LED 마스크층(30)은 모놀리식 LED 스택(40)의 형성 후에 선택적으로 제거될 수 있다. 도 14의 실시예에서, 실질적으로 모든 LED 마스크층(30)이 제거된다. 이와 같이, LED 스택 측벽(47)은 도 14에 도시된 중간 처리 단계 동안 노출된다.
이어서, p형 반도체층(46) 및 제1 반도체층(20)에 대한 컨택이 형성될 수 있다. 도 14에 도시된 바와 같이, 애노드 컨택(50)은 p형 반도체층(46)의 상부 표면 상에 형성될 수 있다. 애노드 컨택(50)은 제1 방법론에 대해 위에서 논의된 애노드 컨택(50)과 유사한 재료를 포함할 수 있다.
캐소드 컨택(71)은 또한 제1 반도체층(20)에 전기적 컨택을 하도록 구성될 수 있다. 도 14에 도시된 바와 같이, 절연층(74)은 캐소드 컨택(71)과 모놀리식 LED 스택(40)의 사이의 전기적 절연을 제공하기 위해 모놀리식 LED 스택의 적어도 일부의 상부에 제공될 수 있다.
컨택(애노드 컨택(50) 및 캐소드 컨택(71))의 형성에 이어, 갭-충전 절연체(90)가 모놀리식 LED 스택(40) 사이의 공극에 형성될 수 있다. 이와 같이, 갭 필링 절연체는 LED 마스크층을 제거한 후 남아 있는 공극을 채운다. 갭 충전 절연체는 각각 애노드 컨택(50) 및 캐소드 컨택(71)의 상부 표면(52, 72)과 실질적으로 연속적인 평면 표면(즉, 평평한 표면)을 형성하는 상부 절연체 표면(92)을 포함하여 증착될 수 있다.
갭-충전 절연체는 LED 마스크층(30)의 제거 후에 모놀리식 LED 스택(40) 사이의 공극을 채우도록 구성될 수 있다. 갭-충전 절연체는 각각의 모놀리식 LED 스택이 함께 단락되지 않도록 하는 절연 재료를 포함한다. 갭 충전 절연체는 또한 각각의 모놀리식 LED 스택(40)의 LED 스택 측벽(47)에 대한 패시베이션층으로서 작용한다. 갭 충전 절연체(90)는 SiO2, SiNx 또는 임의의 다른 적절한 절연체를 포함할 수 있다. 갭-필 절연체(90)는 예를 들어 화학 기상 증착 방법 또는 다른 적절한 증착 기술을 통해 형성될 수 있다.
평탄화된 표면이 형성되면, LED 전구체는 백플레인 전자 기판(60)에 접합될 수 있다(도 1의 단계 106). LED 전구체를 백플레인 기판에 접합하기 위한 공정이 도 16에 개략적으로 도시되어 있다. 도 16에서 백플레인 전자 기판(60)은 제1 반도체층(20) 상의 애노드 컨택 및 캐소드 컨택과 정렬된다. 2개의 기판을 함께 접합하기 위한 공정은 위에서 설명된 방법론과 유사한 방식으로 수행될 수 있다.
기판의 접합 후에, 기판(10)은 제1 반도체층(20)으로부터 제거될 수 있다(도 1의 단계 107). 이러한 공정의 개략도가 도 17에 도시되어 있다. 이 단계를 수행하기 위한 단계는 제1 방법론에 대해 위에서 설명한 것과 실질적으로 동일할 수 있다. 기판(10) 제거 후, 나머지 구조는 LED의 어레이(즉, LED 어레이)를 포함한다.
도 18에서, 추가적인 도광 구성(예를 들어, 렌즈(84))가 제1 반도체층(20)의 발광 표면 상에 형성될 수 있다. 예를 들어, 제1 반도체층의 발광 표면은 추가로 패턴화되거나 형상화될 수 있다. 도광 구성(84)은 LED로부터의 광 추출을 개선하기 위해 렌즈(84)와 같은 시준 구성을 포함할 수 있다.
도 19에서, 도 18의 실시예는 크로스토크를 감소시키기 위한 도광 구성(80)(즉, 크로스토크 감소 구성)를 포함하도록 추가로 처리된다. 크로스토크 감소 구성은 LED들 사이의 크로스토크를 감소시키거나 방지하기 위해 각각의 LED 주위에 제공될 수 있다. 도광 구성(80)은 도 13의 도광 구성과 유사한 방식으로 제공될 수 있다.
따라서, LED의 어레이는 본 개시의 방법에 따라 LED 전구체의 어레이로부터 형성될 수 있다.

Claims (16)

  1. 모놀리식 LED 전구체를 형성하는 방법으로서,
    (a) 상부 표면을 갖는 기판을 제공하고;
    (b) 상기 기판의 상부 표면에 III족 질화물을 포함하는 제1 반도체층을 형성하고;
    (c) LED 마스크층으로 상기 제1 반도체층을 선택적으로 마스킹하되, 상기 LED 마스크층은 상기 제1 반도체층의 마스킹되지 않은 영역에 대해LED 마스크층의 두께를 통해 LED 웰을 정의하는 개구를 포함하고, 상기 LED 웰은 상기 제1 반도체층의 상부 표면에서 상기 LED 마스크층의 상부 표면까지 연장되는 LED 웰 측벽을 포함하고;
    (d) 상기 제1 반도체층의 마스킹되지 않은 영역 상의 LED 웰 내에 모놀리식 LED 스택을 선택적으로 형성하되, 상기 모놀리식 LED 스택은:
    상기 제1 반도체층 상에 형성된 III족 질화물을 포함하는 n형 반도체층;
    하나 이상의 양자 우물 서브층을 포함하는 제1 반도체층 상에 형성된 액티브 층, 상기 액티브층은 III족 질화물을 포함하고;
    상기 액티브층 상에 형성된 III족 질화물을 포함하는 p형 반도체층;을 포함하고,
    상기 제1 반도체층의 상부 표면으로부터 연장되는 모놀리식 LED 스택의 LED 스택 측벽은 상기 LED 마스크층의 LED 웰 측벽과 일치하는, 방법.
  2. 제1항에 있어서,
    상기 LED 마스크층으로 제1 반도체층을 선택적으로 마스킹하는 것은 제1 반도체층의 상부 표면을 가로질러 LED 마스크층을 증착하는 것을 포함하고; 및
    상기 LED 웰을 형성하기 위해 상기 LED 마스크층의 두께를 통해 상기 LED 마스크층의 제1 영역을 선택적으로 제거하는 것을 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 LED 웰 측벽은 상기 제1 반도체층의 상부 표면에 일반적으로 수직인 방향에서 연장되는, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 반도체층과 상기 LED 마스크층의 상부 표면 사이에서 연장하는 상기 LED 웰 측벽의 영역은 상기 제1 반도체층의 상부 표면에 수직인 방향에 대해 경사진, 방법.
  5. 제4항에 있어서,
    상기 LED 측벽은 상기 제1 반도체층의 상부 표면에 평행한 평면에서 LED 웰의 단면적이 상기 제1 반도체층의 상부 표면으로부터 LED 마스크층의 상부 표면을 향하는 방향에서 감소하도록 경사진, 방법.
  6. 제5항에 있어서,
    상기 LED 웰 측벽은 제 1 반도체층의 상부 표면에 평행한 평면에서 상기 LED 웰의 단면적이 제 1 반도체층의 상부 표면으로부터 LED 마스크층의 상부 표면을 향하는 방향에서 증가하도록 경사진, 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 반도체층으로부터 연장되는 각각의 LED 웰 측벽의 시준 영역은 제1 반도체층에 일반적으로 수직인 방향에서 연장하고; 및
    상기 시준 영역과 LED 마스크층의 상부 표면의 사이에서 연장되는 각 LED 웰 측벽의 테이퍼 영역은 상기 제1 반도체층의 상부 표면에 평행한 평면에서 LED 웰의 단면적이 상기 제1 반도체층의 상부 표면으로부터 상기 LED 마스크층의 상부 표면을 향한 방향에서 감소하도록 경사진, 방법.
  8. 제 1 항 내지 제 7항 중 어느 한 항에 있어서,
    (f) 상기 LED 마스크층이 모놀리식 LED 스택의 상부 표면과 평탄화된 표면을 형성하도록 상기 LED 마스크층의 상부 표면으로부터 LED 마스크층의 제2 영역을 제거하는 것을 더 포함하는, 방법.
  9. 제8항에 있어서,
    상기 LED 마스크층의 제2 영역은 연마 공정을 사용하여 제거되는, 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    (f) 상기 모놀리식 LED 스택의 형성 이후에 모든 LED 마스크층을 선택적으로 제거하는 것을 더 포함하는, 방법.
  11. 제10항에 있어서,
    상기 모놀리식 LED 스택을 둘러싸는 상기 제1 반도체층의 상부 표면 상에 갭 충전 절연체를 증착하는 것을 더 포함하되, 상기 갭 충전 절연체는 상기 모놀리식 LED 스택의 상부 표면과 함께 평탄화된 표면을 형성하는, 방법.
  12. 제8항, 제9항 또는 제11항 중 어느 한 항에 있어서,
    (g) 상기 LED 전구체의 평탄화된 표면을 백플레인 전자 장치를 포함하는 추가적인 기판에 접합하 것을 더 포함하는, 방법.
  13. 제12항에 있어서,
    (h) 제1 반도체 층으로부터 기판을 제거하는 것을 더 포함하는, 방법.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 LED 마스크층은 SiO2또는 SiNx와 같은 유전체를 포함하는, 방법.
  15. 제1항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제1 반도체층 상의 LED 웰의 단면적은 100㎛ x 100㎛ 이하인, 방법.
  16. 제1항 내지 제15항 중 어느 한 항의 방법에 따라 기판 상에 복수의 LED 전구체를 형성하는 것을 포함하는, LED 어레이 전구체 형성 방법.
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