KR20220104811A - 플라즈마 증착을 위한 개시 조절 - Google Patents

플라즈마 증착을 위한 개시 조절 Download PDF

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KR20220104811A
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마두 산토쉬 쿠마르 무트얄라
산제이 카마스
디네쉬 패디
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

예시적인 증착 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징할 수 있다. 방법들은, 산소-함유 전구체의 플라즈마를 유지하면서, 실리콘-함유 전구체를 제1 유량으로 반도체 프로세싱 챔버의 프로세싱 구역으로 유동시키는 단계를 포함할 수 있다. 방법들은 소정 시간 기간에 걸쳐 실리콘-함유 전구체의 제1 유량을 제1 유량보다 큰 제2 유량으로 램핑(ramping)시키는 단계를 포함할 수 있다. 방법들은 반도체 기판 상에 실리콘-함유 재료를 증착하는 단계를 포함할 수 있다.

Description

플라즈마 증착을 위한 개시 조절
관련 출원에 대한 상호 참조문헌
[0001] 본 출원은 2019년 11월 27일에 출원된 미국 특허 출원 제16/698,500호에 대한 우선권의 이익을 주장하며, 그 출원의 내용들은 전체가 모든 목적들을 위해 본원에 인용에 의해 포함된다.
기술 분야
[0002] 본 기술은 반도체 시스템들 및 프로세스들에 관한 것이다. 보다 구체적으로, 본 기술은 제어된 응력 효과들을 갖는 재료들을 증착하는 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패턴화된 재료 층들을 생성하는 프로세스들에 의해서 가능하다. 기판 상에 패턴화된 재료를 생성하는 것은 노출된 재료의 형성 및 제거의 제어된 방법들을 필요로 한다. 생성된 막들의 재료 특성들은 기판 효과들에 기여할 수 있으며, 이는 프로세싱 동안 웨이퍼 휨(wafer bowing) 또는 다른 난제들을 야기시킬 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조물들을 생산하기 위해 사용될 수 있는 개선된 시스템들 및 방법들에 대한 요구가 존재한다. 이러한 및 다른 요구들은 본 기술에 의해 해결된다.
[0005] 예시적인 증착 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징할 수 있다. 방법들은, 산소-함유 전구체의 플라즈마를 유지하면서, 실리콘-함유 전구체를 제1 유량으로 반도체 프로세싱 챔버의 프로세싱 구역으로 유동시키는 단계를 포함할 수 있다. 방법들은 소정 시간 기간에 걸쳐 실리콘-함유 전구체의 제1 유량을 제1 유량보다 큰 제2 유량까지 램핑(ramping)시키는 단계를 포함할 수 있다. 방법들은 반도체 기판 상에 실리콘-함유 재료를 증착하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 실리콘-함유 전구체는 테트라에틸 오르토실리케이트이거나 또는 테트라에틸 오르토실리케이트를 포함할 수 있다. 시간 기간은 약 10초 이하일 수 있다. 제1 유량을 램핑하는 단계는 초당 약 2 그램의 실리콘-함유 전구체로부터 초당 약 5 그램의 실리콘-함유 전구체의 일정한 증가로 일어날 수 있다. 증착은 약 450℃ 이하의 온도에서 수행될 수 있다. 반도체 프로세싱 챔버의 프로세싱 구역은, 산소-함유 전구체의 플라즈마를 형성하는 동안, 실리콘-함유 전구체가 없는 상태로 유지될 수 있다. 반도체 기판은 실리콘일 수 있거나 또는 실리콘을 포함할 수 있으며, 산소-함유 전구체의 플라즈마를 형성하는 것은 반도체 기판의 실리콘의 산소-라디칼화된 표면 종결을 생성할 수 있다. 방법들은, 제1 양의 실리콘-함유 재료를 후속적으로 증착하는 단계, 산소-함유 전구체의 유량을 유지하면서 실리콘-함유 전구체의 전달을 중지시키는 단계를 포함할 수 있다. 방법들은, 산소-함유 전구체의 유량을 유지하면서, 반도체 프로세싱 챔버의 프로세싱 구역 내에서 플라즈마를 소멸시키는 단계를 포함할 수 있다. 방법들은, 산소-함유 전구체의 플라즈마를 재형성(reform)하는 단계, 및 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-함유 전구체를 재유동(reflow)시키는 단계를 포함할 수 있다.
[0007] 본 기술의 일부 실시예들은 증착 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내로 산소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징할 수 있다. 방법들은 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-함유 전구체를 유동시키는 단계를 포함할 수 있다. 방법들은 소정 시간 기간에 걸쳐 실리콘-함유 전구체의 유량을 증가시키는 단계를 포함할 수 있다. 방법들은 반도체 기판 상에 제1 양의 실리콘-함유 재료를 증착하는 단계를 포함할 수 있다. 방법들은, 산소-함유 전구체의 유량을 유지하면서, 실리콘-함유 전구체의 유동 및 플라즈마의 형성을 중지시키는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 산소-함유 전구체는 이원자 산소이거나 또는 이원자 산소를 포함할 수 있다. 방법들은 산소-함유 전구체의 플라즈마를 재형성하는 단계를 포함할 수 있다. 방법들은, 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-함유 전구체를 재유동시키는 단계를 포함할 수 있다. 방법들은 소정 시간 기간에 걸쳐 실리콘-함유 전구체의 유량을 증가시키는 단계를 포함할 수 있다. 방법들은 적어도 5회 반복될 수 있다. 반도체 기판은 리세스된 피처(recessed feature)를 특징으로 할 수 있으며, 리세스된 피처의 최하부에 근접한 측벽 커버리지는 리세스된 피처의 최상부에 근접한 측벽 커버리지의 두께의 약 75% 이상일 수 있다.
[0009] 본 기술은 증착 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징할 수 있다. 방법들은, 산소-함유 전구체의 플라즈마를 유지하면서, 실리콘-함유 전구체를 제1 유량으로 반도체 프로세싱 챔버의 프로세싱 구역으로 유동시키는 단계를 포함할 수 있다. 방법들은 제1 시간 기간에 걸쳐 실리콘-함유 전구체의 제1 유량을 제1 유량보다 큰 제2 유량으로 램핑시키는 단계를 포함할 수 있다. 방법들은 반도체 기판 상에 제1 양의 실리콘-함유 재료를 증착하는 단계를 포함할 수 있다. 제1 양의 실리콘-함유 재료는 인장 응력을 특징으로 할 수 있다. 방법들은 제2 시간 기간에 걸쳐 실리콘-함유 전구체의 제1 유량을 제2 유량으로부터 제1 유량까지 램핑시키는 단계를 포함할 수 있다. 방법들은 반도체 기판 상에 제2 양의 실리콘-함유 재료를 증착하는 단계를 포함할 수 있다. 제2 양의 실리콘-함유 재료는 압축 응력을 특징으로 할 수 있다.
[0010] 일부 실시예들에서, 증착되는 실리콘-함유 재료의 스택은 실질적으로 중립 응력을 특징으로 할 수 있다. 제1 양의 실리콘-함유 재료는 반도체 기판 상의 제2 양의 실리콘-함유 재료와 상이한 두께를 특징으로 할 수 있다. 방법은 적어도 5회 반복될 수 있다. 실리콘-함유 전구체는 테트라에틸 오르토실리케이트이거나 이를 포함할 수 있으며, 산소-함유 전구체는 이원자 산소이거나 또는 이원자 산소를 포함할 수 있다.
[0011] 그러한 기술은 기존 시스템들 및 기술들에 비해 다수의 이점들을 제공할 수 있다. 예를 들어, 프로세스들은 감소된 막 수축을 특징으로 하는 막들을 생성할 수 있다. 추가적으로, 본 기술의 실시예들의 동작들은 기판 상에 재료들의 개선된 계면 밀도를 생성할 수 있으며, 이는 후속 에칭 동안 언더컷(undercut)을 감소시킬 수 있다. 이들 및 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 하기 설명 및 첨부된 도면들과 함께 더욱 상세히 기술된다.
[0012] 개시된 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 증착 방법의 예시적인 동작들을 도시한다.
[0015] 도 3a 내지 도 3c는 본 기술의 일부 실시예들에 따른 예시적인 기판들의 개략적인 단면도들을 도시한다.
[0016] 도면들 중 몇몇은 개략도들로서 포함된다. 도면들은 예시 목적들이며, 구체적으로 실척대로 도시된 것으로 언급되지 않는 한 실척대로에 도시된 것으로 간주되지 않아야 한다고 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양태들 또는 정보를 포함하지 않을 수 있고, 예시 목적들로 과장된 재료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 참조 라벨 다음에 유사한 컴포넌트들 사이를 구별하는 문자가 뒤따름으로써 구별될 수 있다. 명세서에서 첫번째 참조 라벨만 사용된다면, 설명은 문자와 관계없이 동일한 첫번째 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 한 컴포넌트에 적용 가능하다.
[0018] 반도체 제조 동안, 다양한 증착 및 에칭 동작들을 이용하여 기판 상에 구조들이 생성될 수 있다. 실리콘 산화물 및 다른 실리콘-함유 재료들은 반도체 기판들을 현상하기 위한 다수의 동작들에서 일상적으로 형성된다. 일 예로서, 실리콘 산화물은 화학 기상 증착 및 플라즈마 증착을 포함하는 다수의 프로세스들에서 증착될 수 있다. 일부 프로세스들에서 증착 또는 형성된 실리콘 산화물은, 전구체들, 예컨대, 실란 또는 테트라에틸 오르토실리케이트에 포함될 수 있는 막에 도입된 수소 및/또는 탄소의 양을 특징으로 할 수 있다. 후속 프로세싱 동안, 예를 들어, 예컨대, 후속 어닐링 동안, 실리콘 산화물 막은 고온들에 노출될 수 있다. 이러한 고온 노출은 증착 프로세스 동안 도입된 잔류 재료들의 소정량의 탈가스를 야기할 수 있으며, 이는 막을 수축되게 할 수 있다.
[0019] 수축 효과들을 제한하기 위해, 일부 기존 기술들은 더 조밀한 산화물 막들을 생성할 수 있지만, 더 조밀한 막들은 증가된 내부 응력을 나타낼 수 있다. 실리콘 산화물은 압축 응력을 특징으로 할 수 있고, 수축 또는 조밀화(densifying) 시에, 압축 응력이 증가할 수 있다. 이는 고 종횡비 피처들이 버클링(buckle)하게 할 수 있고, 일부 상황들에서, 기판 또는 웨이퍼 휨을 야기할 수 있다. 부가적으로, 실리콘 산화물은 비교적 다공성인 막일 수 있으며, 특정 실리콘 전구체들, 예컨대, 테트라에틸 오르토실리케이트를 이용한 프로세싱은 더 낮은 밀도의 더 다공성인 막들을 생성할 수 있다. 일부 프로세스들, 예컨대, 갭 충전 및 저품질 형성이 개선될 수 있지만, 막의 계면 구역들 및 하부 기판은 다공성이고 더 약한 막 커버리지를 특징으로 할 수 있다. 건식 또는 습식 에칭과 같은 후속 에칭 프로세싱 동안, 하부 기판에 도달할 때, 에칭제는 증착된 막과 기판 사이의 계면 구역을 따라 증착된 막을 언더컷팅할 수 있으며, 이는 후속적인 폴리싱 또는 프로세싱 동작들 동안 추가 박리 및 막 열화를 일으킬 수 있다.
[0020] 기존 기술들은, 대개 증착을 위해 대안적인 전구체들을 이용하거나, 막 밀도를 증가시킬 수 있는 더 높은 온도 증착들을 수행함으로써 이러한 문제를 해결하였다. 일부 기술들은 또한 산화제로서 아산화질소를 사용하였지만, 이는 증착 속도들을 실질적으로 감소시킬 수 있고, 또한 막에 질소를 도입시켜 막 특성들에 영향을 미칠 수 있다. 본 기술은 기판 표면을 프라이밍하고 더 높은 품질의 계면을 형성함으로써 이러한 제한들을 극복할 수 있다. 본 기술들은 유익하게, 일부 실시예들에서, 품질의 유해한 손실 없이, 산소를 사용하는 개선된 증착 속도들을 수용할 수 있다. 추가적으로, 계면 막 품질을 개선함으로써, 증착은 더 낮은 온도들에서 수행될 수 있으며, 이는 기존 프로세스들에 비해 증착 속도들을 증가시킬 수 있다. 본 기술은 또한, 형성 파라미터들을 조절함으로써 인-시튜(in situ)로 막 응력에 대한 제어된 조정을 가능하게 할 수 있다. 플라즈마 프로세싱이 수행될 수 있는 본 기술의 실시예들에 따른 챔버의 일반적인 양태들을 기술한 후에, 특정 방법론 및 컴포넌트 구성들이 논의될 수 있다. 기술된 기술들이 다수의 막 형성 프로세스들을 개선하기 위해 사용될 수 있고, 다양한 프로세싱 챔버들 및 동작들에 적용가능할 수 있기 때문에, 본 기술은 논의되는 특정 막들 및 프로세싱으로 제한되도록 의도되지 않는 것으로 이해되어야 한다.
[0021] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은 본 기술의 하나 이상의 양태들을 통합하고/거나 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행할 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들은 아래에서 추가로 기술될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하기 위해 사용될 수 있지만, 방법들은 막 형성이 내부에서 일어날 수 있는 임의의 챔버에서 유사하게 수행될 수 있는 것으로 이해되어야 한다. 프로세싱 챔버(100)는 챔버 바디(102), 챔버 바디(102) 내측에 배치된 기판 지지체(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120) 내의 기판 지지체(104)를 둘러싸는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 통상적으로 시일링될 수 있다. 기판(103)은 프로세싱 동안 기판 지지체의 표면(105) 상에 안착될 수 있다. 기판 지지체(104)는, 화살표(145)로 표시된 바와 같이, 기판 지지체(104)의 샤프트(144)가 위치될 수 있는 축(147)을 따라 회전 가능할 수 있다. 대안적으로, 기판 지지체(104)는 증착 프로세스 동안 필요에 따라 회전하도록 리프팅될 수 있다.
[0022] 기판 지지체(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해, 플라즈마 프로파일 변조기(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는, 챔버 바디(102)에 인접하게 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리시킬 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 원주 둘레의 연속적인 루프일 수 있거나, 원하는 경우, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 예컨대, 천공된 링 또는 메시 전극일 수 있거나, 플레이트 전극, 예를 들어, 예컨대, 2차 가스 분배기일 수 있다.
[0023] 유전체 재료, 예컨대, 세라믹 또는 금속 산화물, 예를 들어, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터들(isolators)(110a, 110b)은 제1 전극(108)과 접촉하고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 및 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(apertures)(118)을 규정할 수 있다. 가스 분배기(112)는 전력의 제1 소스(142), 예컨대, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0024] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예를 들어, 가스 분배기(112)의 바디는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스 플레이트(face plate)는 비-전도성일 수 있다. 가스 분배기(112)는 예컨대, 도 1에 도시된 바와 같은 제1 전력 소스(142)에 의해 전력이 공급될 수 있거나, 일부 실시예들에서, 가스 분배기(112)는 접지와 커플링될 수 있다.
[0025] 제1 전극(108)은, 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(tuning circuit)(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(inductors)(132)일 수 있거나 또는 하나 이상의 인덕터들(132)을 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 볼륨(120)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어 가능한 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 커플링된 제1 회로 레그(circuit leg) 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 전자 제어기(134)와, 제1 회로 레그 및 제2 회로 레그 둘 모두를 제1 전자 센서(130)에 연결하는 노드 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내측의 플라즈마 조건들의 폐쇄-루프 제어를 소정 정도로 제공할 수 있다.
[0026] 제2 전극(122)은 기판 지지체(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지체(104) 내에 임베딩될 수 있거나, 기판 지지체(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공 플레이트, 메시, 와이어 스크린, 또는 전도성 엘리먼트들의 임의의 다른 분산된 배열일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예를 들어, 기판 지지체(104)의 샤프트(144)에 배치된, 도관(146), 예를 들어, 50 ohm과 같은 선택된 저항을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 제2 전자 제어기(140)는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 커플링되어, 프로세싱 볼륨(120) 내의 플라즈마 조건들에 대한 추가의 제어를 제공할 수 있다.
[0027] 바이어스 전극 및/또는 정전 척킹 전극(electrostatic chucking electrode)일 수 있는 제3 전극(124)은 기판 지지체(104)와 커플링될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0028] 도 1의 덮개 조립체(106) 및 기판 지지체(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버에 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지체(104) 상에 배치될 수 있으며, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 유입구(114)를 사용하여 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120) 내에 플라즈마를 설정하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 기판에는, 일부 실시예들에서 제3 전극(124)을 사용하여 전기 바이어스가 가해질 수 있다.
[0029] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징할 때, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 설정될 수 있다. 전자 제어기들(134, 140)은 이후에 2개의 튜닝 회로들(128 및 136)에 의해 표현되는 접지 경로들의 유동 특성들을 조정하기 위해 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 속도의 독립적인 제어를 제공하기 위해, 설정점이 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로, 증착 속도를 최대화하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0030] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있는, 플라즈마의 주파수 및 전압 특성들에 의존할 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대일 때, 제1 튜닝 회로(128)의 임피던스가 높아서, 기판 지지체 위에 최소 공중 또는 측방향 커버리지를 갖는 플라즈마 형상을 초래할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 공중 커버리지는 최대로 성장하여, 기판 지지체(104)의 전체 작업 영역을 효과적으로 덮을 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정으로부터 벗어남에 따라, 플라즈마 형상은 챔버 벽들로부터 수축될 수 있으며, 기판 지지체의 공중 커버리지가 감소될 수 있다. 제2 전자 제어기(140)는, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있기 때문에, 기판 지지체 위의 플라즈마의 공중 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0031] 전자 센서들(130, 138)은 폐쇄된 루프에서 개개의 회로들(128, 136)을 튜닝하기 위해 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점은 각각의 센서에 설치될 수 있으며, 센서에는 설정점으로부터의 편차를 최소화하기 위해 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상은 프로세싱 동안 선택되고 동적으로 제어될 수 있다. 전술한 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반으로 하지만, 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 사용될 수 있는 것으로 이해되어야 한다.
[0032] 테트라에틸 오르토실리케이트("TEOS")는 다른 실리콘-함유 전구체들, 예컨대, 실란보다 더 낮은 점착 계수(sticking coefficient)를 특징으로 할 수 있다. 이러한 효과가 감소된 보이드들 및 오버행(overhang)을 갖는 갭 필(gap fill)을 개선할 수 있지만, 이는 증가된 공극률 및 더 낮은 밀도를 갖는 막들을 유사하게 생성할 수 있다. 예를 들어, 더 용이한 제거 또는 에칭을 제공할 수 있는 증착되는 막의 벌크(bulk)에서 이러한 특성들이 추구될 수 있지만, 계면 구역에서의 증가된 공극률은 다른 난제들을 야기할 수 있다. 예를 들어, 증착에 후속하여, 에칭 프로세스들이 수행될 수 있다. 이러한 에칭 재료들이 기판에 도달할 때, 막들이 더욱 다공성일 때 계면 구역에서 막에 언더컷이 일어날 수 있다. 이는 막 박리 또는 칩핑(chipping)을 야기할 수 있으며, 이는 폴리싱 동작들에 의해 촉진될 수 있다.
[0033] 조밀화 동작들, 예컨대, 어닐링들이 이러한 밀도를 개선할 수 있지만, 어닐링은 또한 막의 벌크를 조밀화할 수 있으며, 이는 추구되는 더 낮은 밀도를 제거할 수 있고, 막을 통하는 인장 응력을 증가시킬 수 있다. 이러한 증가된 응력은 또한, 막 박리 또는 다른 효과들을 야기할 수 있다. 결과적으로, 많은 기존 동작들은 약 400℃ 이상, 또는 약 500℃ 이상과 같은 비교적 높은 온도들에서 이들 증착들을 수행하며, 이는 막 전반에 걸쳐 밀도를 증가시키지만, 어닐링으로부터의 밀도보다 낮을 수 있다. TEOS가 더 많은 응축-스타일 효과로 증착될 수 있기 때문에, 증가된 온도들은 또한 증착 속도를 감소시킬 수 있다.
[0034] 본 기술은 또한, 기존 기술들에 비해 막의 계면 밀도를 개선하고 증착 속도를 증가시킴으로써, TEOS로 증착된 산화물 막들의 저온 증착을 개선할 수 있다. 추가적으로, 본 기술은 증착 동안 막 특성들에 대한 변경을 가능하게 할 수 있다. 프로세스들은, 기판의 계면 표면을 라디칼화한 후에, 프로세싱 챔버 내로의 TEOS 도입의 속도를 램핑하는 것을 포함할 수 있다. 이러한 것은 계면 층의 결합 및 더 낮은 공극률을 개선할 수 있고, 더 높은 밀도의 막들의 형성을 촉진할 수 있다.
[0035] 도 2는 본 기술의 일부 실시예들에 따른 증착 방법(200)의 예시적인 동작들을 도시한다. 방법은, 이전에 기술된 챔버들 중 임의의 챔버를 포함하는 하나 이상의 챔버들에서 수행될 수 있으며, 그러한 챔버들은 임의의 이전에 언급된 컴포넌트들을 포함할 수 있거나, 이전에 논의된 후속 프로세싱에서 임의의 방법론을 활용할 수 있다. 방법(200)은 다수의 선택적인 동작들을 포함할 수 있으며, 이는 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 연관되지 않을 수 있다. 예를 들어, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 기술되지만, 기술에 중요하지 않거나, 용이하게 인식되는 바와 같이 대안적인 방법론에 의해 수행될 수 있다. 예를 들어, 및 이전에 기술된 바와 같이, 동작들은, 방법(200)이 수행될 수 있는, 상기에 기술된 프로세싱 챔버(100)와 같은, 프로세싱 챔버 내로 기판을 전달하기 전에 수행될 수 있다.
[0036] 방법(200)은 선택적 동작(205)에서 반도체 프로세싱 챔버의 프로세싱 구역 내로 산소-함유 전구체를 유동시키는 단계를 포함할 수 있다. 본 기술의 실시예들에서 임의의 수의 산소-함유 전구체들이 사용될 수 있지만, 일부 실시예들에서, 산소-함유 전구체는 이원자 산소일 수 있다. 방법들은 작동(210)에서 반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 프로세싱 구역은, 예컨대, 기판 지지체 상에 기판을 하우징할 수 있으며, 그 기판 상에서 증착 프로세스가 수행될 수 있다. 이원자 산소, 오존, 산소를 도입하는 질소-함유 전구체들, 물, 알코올, 또는 다른 재료들을 포함하는 임의의 수의 산소-함유 전구체들이 사용될 수 있다. 초기의 플라즈마 형성 동안, 프로세싱 구역은, 실리콘-함유 전구체, 예컨대, TEOS 또는 임의의 다른 실리콘-함유 전구체가 실질적으로 또는 완전히 없는 상태로 유지될 수 있다. 예를 들어, 헬륨, 아르곤, 질소, 또는 다른 재료들을 포함하는 임의의 수의 불활성 또는 캐리어 가스들이 산소와 함께 전달될 수 있다.
[0037] 제1 시간 기간에 후속하여, 및 산소-함유 전구체의 플라즈마가 유지되는 동안, 동작(215)에서, 실리콘-함유 전구체가 반도체 프로세싱 챔버의 프로세싱 구역 내로 유동될 수 있다. 실리콘-함유 전구체는 일부 실시예들에서 증착을 위한 타겟 유량 미만일 수 있는 제1 유량으로 전달될 수 있다. 실리콘-함유 전구체의 유량은 동작(220)에서 소정 시간 기간에 걸쳐 램핑될 수 있다. 유량은 이러한 제2 시간 기간에 걸쳐 일정한 속도로 램핑될 수 있거나, 실리콘-함유 전구체가 타겟 유량, 예컨대, 제2 유량에 도달할 수 있을 때까지 제2 시간 기간 동안, 감소 또는 증가하는 스케일링 속도(scaling rate)로 램핑될 수 있다. 이후에, 동작(225)에서 다수의 증착 동작들이 수행될 수 있으며, 이는 원하는 막 두께를 생성하기 위해 타겟 유량으로 증착을 진행하는 것을 포함할 수 있다. 방법(200)에 따른 프로세스들을 수행함으로써, 후속 에칭 동작들 동안, 예컨대, 습식 또는 건식 에칭 동안, 하부 구조와의 막 계면에서의 언더컷 에칭이 최소화되거나 방지될 수 있다.
[0038] 일부 실시예들에서, 더 높은 밀도의 막은 유량들 및 프로세스 조건들을 추가로 조절함으로써 생성될 수 있다. 예를 들어, 일부 실시예들에서, 제1 양의 실리콘-함유 재료의 증착에 기여할 수 있는 타겟 유량에 도달되면, 하나 이상의 추가적인 동작들이 수행될 수 있다. 일부 실시예들에서, 프로세스들은 선택적인 동작(230)에서 실리콘-함유 전구체의 전달을 중지시키는 단계를 포함할 수 있다. 중지는 산소-함유 전구체의 유량을 유지하면서 수행될 수 있고, 플라즈마를 유지하는 것을 포함할 수 있다. 추가적으로, 증착이 계속되는 동안 유량은 다시 제1 유량으로 램핑 다운될 수 있다. 이는, 일부 실시예들에서, 제1 섹션과 상이한 막 특성들을 특징으로 하는 막 섹션을 생성할 수 있다.
[0039] 예를 들어, 증착 전구체들의 분율로서 TEOS 또는 실리콘 전구체 농도를 증가시킴으로써, 추가적인 탄소 및/또는 수소를 포함할 수 있는 더 인장성 있는 막이 생성될 수 있다. 추가적으로, TEOS의 분율을 감소시킴으로써, 더 압축성의 막이 생성될 수 있으며, 이는 추가적으로 또는 대안적으로, 플라즈마 전력이 증가될 수 있는 경우 수행될 수 있다. 결과적으로, 유량의 이러한 변경들이 수행되는 동안 증착이 계속될 수 있으며, 이는 층을 통한 막 특성들을 조정할 수 있다. 더 압축성의 막과 더 인장성의 막 사이의 이러한 조정들은, 층들이 유사하거나 상이한 두께들로 형성될 수 있기 때문에, 튜닝된 응력을 갖는 막을 생성할 수 있다. 따라서, 실질적으로 중립 응력을 갖는 막이 생성될 수 있지만, 막의 소정 범위의 압축성 및 인장 응력을 받는 부분들은 유사하게 생성되어 소정 범위의 응력 특성들을 제공할 수 있다.
[0040] 추가적으로, 일부 실시예들에서, 방법들은 또한, 선택적인 동작(235)에서, 플라즈마를 소멸시키는 단계를 포함할 수 있다. 일부 실시예들에서, 산소-함유 전구체, 예컨대, 산소는 이러한 프로세스 전반에 걸쳐 연속적으로 유동될 수 있으며, 이는 프로세싱 챔버 내에서 압력 특성들을 유지할 수 있고, 또한 증착 부산물들의 퍼징으로서 동작할 수 있다. 결과적으로, 제1 증착된 재료의 표면은 유동하는 산소 전구체에 의해 세정될 수 있다. 프로세스는 이후에 다른 섹션을 형성하도록 반복될 수 있다. 예를 들어, 플라즈마는 산소-함유 전구체로부터 재형성될 수 있으며, 실리콘-함유 전구체는 프로세싱 구역 내로 재유동될 수 있다. 동작들은 증착된 재료의 제2 섹션을 생성하기 위해 이전에 수행된 동작들과 유사할 수 있으며, 여기서, 실리콘-함유 전구체의 유량은 소정 시간 기간에 걸쳐 램핑될 수 있으며, 그 시간 기간은 증착된 재료의 제1 섹션에서 동일하거나 상이할 수 있다. 결과적으로, 증가된 밀도를 특징으로 하는 막은 이러한 반복되는 동작들을 통해 형성될 수 있으며, 이러한 반복되는 동작들은 임의의 횟수로 반복될 수 있다. 산화 전구체로서 이원자 산소를 사용함으로써, 증가된 증착 속도가 제공될 수 있으며, 이는 기존 기술들에 비해 개선된 수축 특성들을 특징으로 하는 막들을 생성할 수 있다.
[0041] 상기에서 언급된 바와 같이, 일부 실시예들에서, 실리콘-함유 전구체는 TEOS일 수 있지만, 다른 실리콘-함유 전구체들은 본 기술에 의해 유사하게 포함된다. 램핑 업(up) 또는 다운(down)하기 위한 시간 기간은 기판 기하학적 구조 및 특성들뿐만 아니라 전구체의 타겟 유량 및 초기 유량에 기초하여 가변적일 수 있다. 일부 실시예들에서, 시간 기간들 중 어느 하나 또는 둘 모두는 약 1분 이하일 수 있고, 약 30초 이하, 약 20초 이하, 약 15초 이하, 약 10초 이하, 약 9초 이하, 약 8초 이하, 약 7초 이하, 약 6초 이하, 약 5초 이하, 약 4초 이하, 약 3초 이하, 약 2초 이하, 약 1초 이하 또는 그 미만일 수 있다.
[0042] 일부 실시예들에서, 제1 유량은 실리콘-함유 전구체의 타겟 유량의 약 50% 이하일 수 있고, 타겟 유량의 약 40% 이하, 타겟 유량의 약 30% 이하, 타겟 유량의 약 20% 이하, 타겟 유량의 약 10% 이하 또는 그 미만일 수 있다. 더 낮은 유량을 활용함으로써, 초기 증착에서 더 적은 실리콘 재료가 형성될 수 있다. 이는 부산물들이 막을 빠져나가기 위한 적절한 시간을 제공할 수 있으며, 이는 공극률을 감소시키고 막 밀도를 증가시킬 수 있다.
[0043] 이를테면, 예를 들어, 실리콘 또는 실리콘-함유 기판 상에서 초기에 산소 플라즈마를 사용함으로써, 프로세스가 임의의 다른 재료에 대해 유사하게 수행될 수 있지만, 산소는 표면을 라디칼화하여, 산소-라디칼화된 표면 종결을 형성할 수 있다. 따라서, 이러한 라디칼화된 계면 구역은 전달될 때 라디칼 TEOS 분자들과의 반응을 향상시킬 수 있으며, 이는 이러한 표면에서의 증착을 개선할 수 있다. 이는 막의 밀도를 증가시킬 수 있으며, 이는 벌크를 통해 유지될 수 있거나 더 낮은 밀도의 막의 증착으로 조정될 수 있다.
[0044] 일부 실시예들에서, 램핑 동작은 타겟 유량에 느리게 또는 신속하게 도달하도록 구성된 유량으로 수행될 수 있다. 예를 들어, 일부 실시예들에서, 유량은 초당 약 1 그램 이상의 속도로 증가될 수 있고, 초당 약 2 그램 이상, 초당 약 3 그램 이상, 초당 약 4 그램 이상, 초당 약 5 그램 이상, 초당 약 6 그램 이상, 초당 약 7 그램 이상, 초당 약 8 그램 이상, 초당 약 9 그램 이상, 초당 약 10 그램 이상, 또는 그 초과의 속도로 증가될 수 있다. 추가적으로, 유량은 초당 약 2 그램의 실리콘-함유 전구체로부터 초당 약 5 그램의 실리콘-함유 전구체의 범위 내에서 증가될 수 있다. 유량 램핑은 또한, 램핑 시간에 걸쳐 더 빠르게 또는 더 느리게 이동하도록 램핑 기간에 걸쳐 변화될 수 있다. 유량이 이러한 범위보다 더 느리게 램핑될 때, 막 증착은 균일하게 진행되지 않을 수 있으며, 플라즈마에 대한 연장된 노출은 막에 영향을 미칠 수 있다. 전달의 균일성을 개선하기 위해, 이전에 기술된 바와 같은 캐리어 가스는 약 1 slm 이상의 유량으로 제공될 수 있으며, 이는 약 2 slm 이상, 약 3 slm 이상, 약 4 slm 이상, 약 5 slm 이상, 또는 약 6 slm 이상 또는 그 초과일 수 있다.
[0045] 유량이 이러한 범위보다 더 신속하게 램핑될 때, 증착은 더 신속하게 일어날 수 있으며, 이는 더 많은 부산물들을 포획할 수 있고, 증가된 공극률 및 더 낮은 밀도뿐만 아니라, 계면 구역에 있는 경우 에칭 동안 막의 언더컷을 초래할 수 있다. 따라서, 유량은 막 형성과 계면에서의 품질 사이의 균형을 유지하기 위해 측정된 속도로 증가될 수 있다. 계면 구역은 더 낮은 밀도의 재료로 시프팅하기 전에 약 10 nm 이하의 두께를 특징으로 할 수 있지만, 막 섹션 전반에 걸쳐 더 높은 밀도를 유지하도록 형성이 확장될 수 있다. 일부 실시예들에서, 더 높은 밀도 계면 구역의 두께는 약 9 nm 이하, 약 8 nm 이하, 약 7 nm 이하, 약 6 nm 이하, 약 5 nm 이하, 약 4 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 또는 약 1 nm 이하, 또는 그 미만일 수 있다.
[0046] 계면에 증가된 밀도 막을 제공함으로써, 후속 동작들 동안 품질 계면을 유지하면서 더 낮은 온도의 증착이 수행될 수 있으며, 이는 에칭 동안 언더컷을 제한하거나 또는 방지할 수 있다. 결과적으로, 본 기술은 증착이 약 450℃ 이하의 온도에서 수행되는 것을 가능하게 할 수 있으며, 증착은 약 440℃ 이하, 약 430℃ 이하, 약 420℃ 이하, 약 410℃ 이하, 약 400℃ 이하, 약 390℃ 이하, 약 380℃ 이하, 약 370℃ 이하, 약 360℃ 이하, 약 350℃ 이하, 약 340℃ 이하, 약 330℃ 이하, 약 320℃ 이하, 약 310℃ 이하, 약 300℃ 이하, 약 290℃ 이하, 또는 그 미만의 온도에서 수행될 수 있다.
[0047] 제어된 응력 특징들을 갖는 막들을 생성함으로써, 조합된 막의 원하는 응력 특징을 유지하면서 막 수축이 제한되거나 실질적으로 방지될 수 있다. 예를 들어, 제1 양의 재료 및 제2 양의 재료의 두께에 따라, 조합 층은 약 -70 MPa 이하의 전체 압축 응력을 특징으로 할 수 있고, 약 -65 MPa 이하, 약 -60 MPa 이하, 약 -55 MPa 이하, 또는 그 미만의 전체 압축 응력을 특징으로 할 수 있다. 추가적으로, 막 수축률은 후속적인 프로세싱 또는 대기 노출 동안 통상적으로 형성된 막과 비교하여 약 10% 이상만큼 감소될 수 있고, 약 15% 이상, 약 20% 이상, 약 25% 이상, 약 30% 이상, 약 35% 이상, 약 40% 이상, 약 45% 이상, 약 50% 이상, 약 55% 이상, 약 60% 이상 % 또는 그 초과만큼 감소될 수 있다.
[0048] 형성되는 막들의 부분들은 임의의 특정 두께일 수 있지만, 더 낮은 두께들로 섹션들을 형성함으로써, 층들을 통해 응력 특성들이 더 일관될 수 있다. 생성된 섹션들은, 일부 실시예들에서, 약 500 nm 이하의 두께를 특징으로 할 수 있고, 약 450 nm 이하, 약 400 nm 이하, 약 350 nm 이하, 약 300 nm 이하, 약 250 nm 이하, 약 200 nm 이하, 약 150 nm 이하, 약 100 nm 이하, 약 50 nm 이하, 또는 그 미만의 두께를 특징으로 할 수 있다. 프로세스를 반복함으로써, 형성된 전체 두께 전반에 걸쳐 특징들이 생성될 수 있다. 따라서, 일부 실시예들에서, 방법들의 양태들은 프로세싱 동안 적어도 2회 반복될 수 있고, 약 3회 이상, 약 4회 이상, 약 5회 이상, 약 6회 이상, 약 8회 이상, 약 10회 이상, 약 12회 이상, 약 15회 이상, 약 20회 이상, 약 25회 이상, 약 30회 이상, 약 35회 이상, 약 40회 이상, 약 45회 이상, 약 50회 이상, 약 60회 이상, 또는 그 초과의 다수의 횟수로 반복될 수 있다.
[0049] 도 3a 내지 도 3c는 본 기술의 일부 실시예들에 따른 예시적인 기판(300)의 개략적인 단면도들을 도시한다. 도면들은, 본 기술을 이용한 개선된 스텝 커버리지 또는 고종횡비 피처들의 커버리지를 위해 개선된 컨포말성(conformality)이 제공될 수 있게 하는 본 기술의 양태들을 예시한다. 예를 들어, 기존 기술들은 덜 균일한 측벽 커버리지를 특징으로 하는 막들을 생성할 수 있다. 이는 부분적으로, 일부 증착 기술들의 등방성 성질로 인한 것일 수 있으며, 여기서, 저주파수 에너지는 플라즈마 형성 동안 고주파수 에너지와 조합하여 활용된다. 고주파수 에너지가 플라즈마 밀도를 증가시킬 수 있는 반면, 저주파수 에너지는 플라즈마 종에 방향성을 제공할 수 있다. 그러나, 저주파수 에너지, 예컨대 약 3 kHz 이하의 무선 주파수 신호는 증착의 방향성을 증가시킬 수 있으며, 이는 피처의 측벽 커버리지를 낮출 수 있다. 플라즈마 종이 기판 위에 생성될 수 있기 때문에, 더 높은 백분율의 재료가 피처의 최하부 및 최상부로 지향될 수 있으며, 이는 핀치 오프(pinch off) 및 보이드 형성을 야기할 수 있다. 본 기술은 이전에 기술된 바와 같이 증착을 순환시킴으로써 이러한 문제들을 적어도 부분적으로 극복할 수 있다.
[0050] 도 3a는 기판(310) 상에 증착되는 막(305)을 예시할 수 있으며, 기판(310)은 예시된 바와 같은 고종횡비 피처와 같은 피처를 규정할 수 있지만, 임의의 수의 피처들 또는 프로파일들이 본 기술에 의해 유사하게 포함될 수 있다. 기판은 이전에 기술된 임의의 기판일 수 있고, 이전에 기술된 프로세싱 챔버(100)와 같은 프로세싱 챔버에서 수행되는 방법(200)의 하나 이상의 동작들에 의해 프로세싱되는 기판일 수 있다. 막의 제1 부분이 형성된 후에, 고주파수 신호 및/또는 저주파수 신호와 같은 하나 이상의 무선 주파수 신호들의 전달과 함께, 실리콘-함유 전구체의 유동이 중지될 수 있으며, 이는 유사하게 플라즈마의 형성을 중단시킬 수 있다. 그러나, 이원자 산소와 같은 산소-함유 전구체는 계속 유동될 수 있다. 결과적으로, 도 3a에 예시된 바와 같이, 산소 분자들(315)이 피처의 리세스에 침투할 수 있다. 따라서, 플라즈마가 재점화될 때, 도 3b에 예시된 바와 같이, 피처 내의 입자 충돌들이 증가할 수 있으며, 이는 더 많은 라디칼 종을 측벽들을 향해 지향시킬 수 있다. 이는 반응성 종결들을 증가시킬 수 있고, 그렇지 않으면 증착을 위해 표면을 개선할 수 있다. 결과적으로, 증착은 도 3c에 예시된 바와 같이 측벽 피처들을 따라 더욱 컨포멀하게 일어날 수 있다.
[0051] 예를 들어, 일부 실시예들에서, 피처의 최하부에서의 또는 그에 근접한 측벽에 따라 증착된 재료의 두께는, 피처의 최상부에서의 또는 그에 근접한 측벽을 따라 증착된 재료의 막 형성 두께의 약 75% 이상인 막 형성 두께를 특징으로 할 수 있다. 추가적으로, 최하부에 근접한 두께는 최상부에 근접한 두께의 약 80% 이상, 두께의 약 85% 이상, 두께의 약 90% 이상, 두께의 약 95% 이상, 두께의 약 99% 이상일 수 있거나, 일부 실시예들에서, 최하부에 근접한 두께는 최상부에 근접한 두께와 실질적으로 유사하거나 동일할 수 있다. 따라서, 더 컨포멀한 커버리지가 제공될 수 있기 때문에, 보이드 형성이 감소될 수 있다.
[0052] 본 기술의 실시예들에 따른 방법들을 활용함으로써, 재료 증착 또는 형성이 개선될 수 있다. 계면에 조밀화된 재료를 제공함으로써, 막 수축이 감소될 수 있으며, 언더컷이 제한되거나 방지될 수 있다. 이러한 개선들은 기판 상의 막 박리를 감소시킬 수 있고, 막에 대한 다운스트림 손상을 제한할 수 있다.
[0053] 위의 설명에서는, 설명을 목적으로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나 특정 실시예들은 이러한 세부사항들 중 일부 없이 또는 추가 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 명백할 것이다.
[0054] 여러 실시예들을 개시했지만, 실시예들의 사상을 벗어나지 않으면서 다양한 변형들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해 다수의 잘 알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 이에 따라, 위의 설명은 기술의 범위를 제한하는 것으로 여겨지지 않아야 한다. 추가로, 방법들 또는 프로세스들은 순차적으로 또는 단계들로 설명될 수 있지만, 동작들은 동시에 또는 열거된 것과 상이한 순서들로 수행될 수 있다고 이해되어야 한다.
[0055] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단위 값의 최소 분율까지 또한 구체적으로 기재된 것으로 이해된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0056] 본 명세서에서 그리고 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은 맥락이 명확하게 달리 지시하지 않는 한, 복수 언급들을 포함한다. 따라서, 예를 들어, "전구체"에 대한 언급은 복수의 그러한 전구체들을 포함하며, "층"에 대한 언급은 당업자들에게 공지된 하나 이상의 층들 및 그 등가물들 등에 대한 언급을 포함한다.
[0057] 또한, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)" 그리고 "포함하는(including)"이라는 단어들은 본 명세서 및 하기 청구항들에서 사용될 때, 언급된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위들 또는 그룹들의 존재 또는 추가를 배제하는 것은 아니다.

Claims (20)

  1. 증착 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계 ― 상기 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징함 ―;
    상기 산소-함유 전구체의 플라즈마를 유지하면서, 실리콘-함유 전구체를 제1 유량으로 상기 반도체 프로세싱 챔버의 프로세싱 구역으로 유동시키는 단계;
    소정 시간 기간에 걸쳐 상기 실리콘-함유 전구체의 제1 유량을 상기 제1 유량보다 큰 제2 유량으로 램핑(ramping)시키는 단계; 및
    상기 반도체 기판 상에 실리콘-함유 재료를 증착하는 단계를 포함하는, 증착 방법.
  2. 제1항에 있어서, 상기 실리콘-함유 전구체는 테트라에틸 오르토실리케이트를 포함하는, 증착 방법.
  3. 제1항에 있어서, 상기 시간 기간이 약 10초 이하인, 증착 방법.
  4. 제1항에 있어서, 상기 제1 유량을 램핑시키는 단계가 초당 약 2 그램의 실리콘-함유 전구체로부터 초당 약 5 그램의 실리콘-함유 전구체의 일정한 증가로 일어나는, 증착 방법.
  5. 제1항에 있어서, 상기 증착하는 단계가 약 450℃ 이하의 온도에서 수행되는, 증착 방법.
  6. 제1항에 있어서, 상기 반도체 프로세싱 챔버의 프로세싱 구역이 상기 산소-함유 전구체의 플라즈마를 형성하면서, 상기 실리콘-함유 전구체가 없는 상태로 유지되는, 증착 방법.
  7. 제1항에 있어서, 상기 반도체 기판이 실리콘을 포함하며, 상기 산소-함유 전구체의 플라즈마를 형성하는 단계가 상기 반도체 기판의 실리콘의 산소-라디칼화된(oxygen-radicalized) 표면 종결을 생성하는, 증착 방법.
  8. 제1항에 있어서, 제1 양의 상기 실리콘-함유 재료를 후속적으로 증착하는 단계, 상기 산소-함유 전구체의 유량을 유지하면서, 상기 실리콘-함유 전구체의 전달을 중지시키는 단계를 추가로 포함하는, 증착 방법.
  9. 제8항에 있어서, 상기 산소-함유 전구체의 유량을 유지하면서, 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에서 플라즈마를 소멸시키는 단계를 추가로 포함하는, 증착 방법.
  10. 제9항에 있어서,
    상기 산소-함유 전구체의 플라즈마를 재형성하는 단계, 및
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내로 상기 실리콘-함유 전구체를 재유동(reflow)시키는 단계를 추가로 포함하는, 증착 방법.
  11. 증착 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역 내로 산소-함유 전구체를 유동시키는 단계 ― 상기 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징함 ―;
    상기 산소-함유 전구체의 플라즈마를 형성하는 단계;
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내로 실리콘-함유 전구체를 유동시키는 단계;
    소정 시간 기간에 걸쳐 상기 실리콘-함유 전구체의 유량을 증가시키는 단계;
    상기 반도체 기판 상에 제1 양의 실리콘-함유 재료를 증착하는 단계; 및
    상기 산소-함유 전구체의 유량을 유지하면서, 상기 실리콘-함유 전구체의 유동 및 상기 플라즈마의 형성을 중지시키는 단계를 포함하는, 증착 방법.
  12. 제11항에 있어서, 상기 산소-함유 전구체가 이원자 산소를 포함하는, 증착 방법.
  13. 제11항에 있어서,
    상기 산소-함유 전구체의 플라즈마를 재형성하는 단계,
    상기 실리콘-함유 전구체를 상기 반도체 프로세싱 챔버의 프로세싱 구역 내로 재유동시키는 단계; 및
    소정 시간 기간에 걸쳐 상기 실리콘-함유 전구체의 유량을 증가시키는 단계를 추가로 포함하는, 증착 방법.
  14. 제13항에 있어서, 상기 방법이 적어도 5회 반복되는, 증착 방법.
  15. 제11항에 있어서, 상기 반도체 기판이 리세스된 피처(recessed feature)를 특징으로 하며, 상기 리세스된 피처의 최하부에 근접한 측벽 커버리지는 상기 리세스된 피처의 최상부에 근접한 측벽 커버리지의 두께의 약 75% 이상인, 증착 방법.
  16. 증착 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역 내에 산소-함유 전구체의 플라즈마를 형성하는 단계 ― 상기 프로세싱 구역은 기판 지지체 상에 반도체 기판을 하우징함 ―;
    상기 산소-함유 전구체의 플라즈마를 유지하면서, 실리콘-함유 전구체를 제1 유량으로 상기 반도체 프로세싱 챔버의 프로세싱 구역으로 유동시키는 단계;
    제1 시간 기간에 걸쳐 상기 실리콘-함유 전구체의 제1 유량을 상기 제1 유량보다 큰 제2 유량으로 램핑시키는 단계;
    상기 반도체 기판 상에 제1 양의 실리콘-함유 재료를 증착하는 단계 ― 제1 양의 실리콘-함유 재료는 인장 응력을 특징으로 함 ―;
    제2 시간 기간에 걸쳐 상기 실리콘-함유 전구체의 제1 유량을 상기 제2 유량으로부터 상기 제1 유량까지 램핑시키는 단계; 및
    상기 반도체 기판 상에 제2 양의 실리콘-함유 재료를 증착하는 단계 ― 상기 제2 양의 실리콘-함유 재료는 압축 응력을 특징으로 함 ―을 포함하는, 증착 방법.
  17. 제16항에 있어서, 증착된 실리콘-함유 재료의 스택이 실질적으로 중립 응력(neutral stress)을 특징으로 하는, 증착 방법.
  18. 제16항에 있어서, 상기 제1 양의 실리콘-함유 재료가 상기 반도체 기판 상의 제2 양의 실리콘-함유 재료와 상이한 두께를 특징으로 하는, 증착 방법.
  19. 제16항에 있어서, 상기 방법이 적어도 5회 반복되는, 증착 방법.
  20. 제16항에 있어서, 상기 실리콘-함유 전구체가 테트라에틸 오르토실리케이트이며, 상기 산소-함유 전구체는 이원자 산소인, 증착 방법.
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