KR20220103092A - 센서 집적 회로들 - Google Patents

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데이비드 제이. 하아스
주안 마누엘 세사레티
윌리엄 피. 테일러
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알레그로 마이크로시스템스, 엘엘씨
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Abstract

센서 집적 회로는 다른 레벨들의 감도를 가지는 센서들, 제1 처리된 신호를 발생시키기 위해 제1 센서에 의해 발생되는 제1 아날로그 신호에 대응하는 제1 처리 채널, 그리고 제2 처리된 신호를 발생시키기 위해 제2 센서에 의해 발생되는 제2 아날로그 신호에 대응하는 제2 처리 채널을 포함할 수 있다. 여기서, 상기 제1 센서는 압력 또는 광학 센싱 요소를 포함할 수 있으며, 상기 제2 센서는 압력 또는 광학 센싱 요소를 포함할 수 있다. 체커 회로는 상기 센서 집적 회로 내의 폴트를 검출하기 위해 상기 처리된 신호들을 이용한다.

Description

센서 집적 회로들
본 발명은 대체로 센서 집적 회로들에 관한 것이며, 보다 상세하게는, 엄격한 안전 요구 사항들을 충족시키도록 설계되는 이러한 회로들 및 연관된 방법들에 관한 것이다.
알려진 바와 같이, 센서들은 다양한 응용들에서 다양한 기능들을 수행하도록 사용된다. 일부 센서들은, 예를 들어, 기어나 링 자석의 형태인 강자성 물체와 같은 타겟 물체의 근접이나 운동과 연관된 자기장을 감지하거나, 전류를 감지하기 위해 홀 효과(Hall effect) 요소 또는 자기저항(magnetoresistive) 요소와 같은 하나 이상의 자기장 센싱 요소들을 포함한다.
센서들은 흔히 전자 회로부를 지지하는 하나 또는 그 이상의 반도체 다이를 포함하고, 선택적으로 자석 및/또는 커패시터들, 인덕터들 또는 레지스터들과 같은 수동 구성 요소들도 추가적으로 포함하는 집적 회로(IC)들의 형태로 제공된다.
센서 집적 회로들은 자동차 제어 시스템들 및 다른 안전 필수 응용들에 널리 사용된다. 허용될 수 있는 센서 품질 레벨들, 고장률들 및 전체 기능 안전성과 관련된 요구 사항들을 설시하는 다양한 응용들이 존재한다. 이러한 요구들을 충족시키기 위한 한 가지 접근 방식은 센서 집적 회로 내에 여분의 동일한 회로들을 사용하는 것이었다.
제1 다이아프램(diaphragm)에 걸친 차압에 의해 변형될 수 있는 상기 제1 다이아프램을 형성하는 제1 공동(cavity) 및 제2 다이아프램에 걸친 차압에 의해 변형될 수 있는 상기 제2 다이아프램을 형성하는 제2 공동을 포함하는 기판을 포함하는 센서 집적 회로가 개시된다. 상기 센서 집적 회로는 제1 처리된 신호를 발생시키도록 제1 아날로그 신호에 대응할 수 있는 제1 처리 채널을 포함한다. 상기 제1 아날로그 신호는 상기 제1 다이아프램에 인접하게 위치하는 제1 센싱 요소에 의해 제공될 수 있고, 상기 제1 다이아프램의 변형을 검출하여 상기 제1 다이아프램에 걸친 상기 차압을 검출하도록 구성될 수 있다. 또한, 제2 처리된 신호를 발생시키도록 제2 아날로그 신호에 대응할 수 있는 제2 처리 채널이 포함된다. 상기 제2 아날로그 신호는 상기 제2 다이아프램에 인접하게 위치하는 제2 센싱 요소에 의해 제공될 수 있고, 상기 제2 다이아프램의 변형을 검출하여 상기 제2 다이아프램에 걸친 상기 차압을 검출하도록 구성될 수 있다. 상기 제1 처리된 신호 및 상기 제2 처리된 신호에 대응하여 상기 센서 집적 회로 내의 폴트(fault)를 검출하고, 상기 제1 처리된 신호 및 상기 제2 처리된 신호가 소정의 양 이상으로 서로 다를 때에 상기 폴트를 나타내는 폴트 신호를 발생시키도록 구성될 수 있는 체커 회로(checker circuit)가 포함된다. 상기 체커 회로는 상기 제1 처리된 신호를 샘플링하고 제1 샘플링된 신호를 발생시키도록 구성되는 제1 샘플 회로, 상기 제2 처리된 신호를 샘플링하고 제2 샘플링된 신호를 발생시키도록 구성되는 제2 샘플 회로, 그리고 상기 제1 샘플링된 신호 및 상기 제2 샘플링된 신호에 대응하여 상기 폴트 신호를 발생시키도록 구성되는 윈도우 비교기(window comparator)를 포함할 수 있다.
상기 센서 집적 회로의 기판은 실리콘-온-인슐레이터(SOI) 웨이퍼, 실리콘 웨이퍼 또는 유리 웨이퍼를 포함할 수 있다. 상기 센서 집적 회로 내의 상기 제1 다이아프램의 폭은 상기 센서 집적 회로 내의 상기 제2 다이아프램의 폭보다 클 수 있다. 일부 예들에서, 상기 제1 다이아프램의 두께는 상기 제2 다이아프램의 두께보다 클 수 있다.
실시예들에서, 상기 제1 다이아프램 및 상기 제2 다이아프램은 센서 멤브레인 내에 형성될 수 있다. 다른 실시예들에서, 상기 제1 다이아프램은 제1 물질을 포함하고, 상기 제2 다이아프램은 상기 제1 물질과 다튼 제2 물질을 포함한다. 상기 센서 집적 회로는 상기 센서 멤브레인 상에 배치되는 표면 미세가공 압력 센서 및 벌크(bulk) 미세가공 압력 센서를 포함할 수 있다.
다른 실시예들에서, 상기 센서 집적 회로는 다중의 압력 센싱 요소들을 포함할 수 있으며, 상기 제1 공동은 제1 압력 센싱 요소를 포함할 수 있고, 상기 제2 공동은 제2 압력 센싱 요소를 포함할 수 있다. 상기 제1 및 제2 압력 센싱 요소들은 자기장 센싱 요소들을 포함할 수 있으며, 상기 제1 센싱 요소에 의해 검출되는 자기장의 강도는 상기 제1 다이아프램의 변형에 따라 변화될 수 있고, 상기 제2 센싱 요소에 의해 검출되는 자기장의 강도는 상기 제2 다이아프램의 변형에 따라 변화될 수 있다. 상기 센서 집적 회로는 상기 제1 다이아프램 및 상기 제2 다이아프램에 인접할 수 있는 강자성 물질을 더 포함할 수 있으며, 상기 자기장 센싱 요소들에 인접하는 백-바이어스(back-bias) 자석, 영구 자석 또는 코일 중에서 하나를 포함할 수 있다. 상기 제1 및 제2 압력 센싱 요소들은 상기 제1 센싱 요소에 의해 검출되는 커패시턴스의 양은 상기 제1 다이아프램의 변형에 따라 변화될 수 있고, 상기 제2 센싱 요소에 의해 검출되는 커패시턴스의 양은 상기 제2 다이아프램의 변형에 따라 변화될 수 있도록 정전 용량(capacitive) 센싱 요소들을 포함할 수 있다.
일부 예들에서, 상기 센서 집적 회로는 상기 제1 공동은 제1 쌍의 압력 센싱 전극들을 포함할 수 있고, 상기 제2 공동은 제2 쌍의 압력 센싱 전극들을 포함할 수 있도록 다중의 압력 센싱 전극들을 포함할 수 있다. 상기 제1 쌍의 압력 센싱 전극들 및 상기 제2 쌍의 압력 센싱 전극들은 압전 레지스터들 또는 압전 트랜지스터들을 포함할 수 있는 압전 센서들이 될 수 있다.
또 다른 예들에서, 상기 센서 집적 회로는 압전 센싱 요소들을 포함하는 제1 및 제2 압력 센싱 요소들을 포함할 수 있으며, 상기 제1 센싱 요소에 의해 검출되는 전압의 양은 상기 제1 다이아프램의 변형에 따라 변화되고, 상기 제2 센싱 요소에 의해 검출되는 전압의 양은 상기 제2 다이아프램의 변형에 따라 변화된다.
상기 센서 집적 회로는 상기 제1 다이아프램 및 상기 제2 다이아프램 사이에 배치되는 자성 요소를 포함할 수 있으며, 이러한 자성 요소는 경질의 강자성 물질 또는 연질의 강자성 물질이 될 수 있다. 다른 예에서, 상기 제1 처리 채널은 제1 정확도를 가질 수 있고, 상기 제2 처리 채널은 상기 제1 정확도와 다른 제2 정확도를 가질 수 있다. 또 다른 예에서, 상기 기판은 상기 제1 센싱 요소 및 상기 제2 센싱 요소를 지지하도록 더 구성될 수 있다.
실시예들에서, 상기 기판은 상기 제1 센싱 요소 및 상기 제1 센싱 요소를 지지하는 상기 기판으로부터 분리되는 제2 기판을 지지하도록 더 구성될 수 있으며, 상기 제2 기판은 상기 제2 센싱 요소를 지지하도록 구성된다. 일부 예들에서, 상기 기판은 상기 제1 처리 채널, 상기 제2 처리 채널 및 상기 체커 회로를 지지하도록 구성될 수 있다.
다른 실시예들에서, 상기 기판은 심층 반응성 이온 식각 공정 또는 등방성 실리콘 습식 식각 공정을 이용하여 형성될 수 있다.
또한, 제1 아날로그 신호에 대응하여 제1 처리된 신호를 발생시키는 제1 처리 채널을 포함할 수 있는 센서 집적 회로가 설명되며, 상기 제1 아날로그 신호는 상기 제1 아날로그 신호는 입사 광자들을 검출하도록 구성되는 제1 반도체 구조에 의해 제공될 수 있다. 상기 센서 집적 회로는 제2 아날로그 신호에 대응하여 제2 처리된 신호를 발생시키는 제2 처리 채널을 포함할 수 있으며, 상기 제2 아날로그 신호는 입사 광자들을 검출하도록 구성되는 제2 반도체 구조에 의해 제공될 수 있다. 또한, 상기 센서 집적 회로는 상기 제1 처리된 신호 및 상기 제2 처리된 신호에 대응하여 상기 센서 집적 회로 내의 폴트를 검출하고, 상기 제1 처리된 신호 및 상기 제2 처리된 신호가 소정의 양 이상으로 서로 다를 때에 상기 폴트를 나타내는 폴트 신호를 발생시키도록 구성되는 체커 회로를 포함할 수 있다. 상기 체커 회로는 상기 제1 처리된 신호를 샘플링하고 제1 샘플링된 신호를 발생시키도록 구성되는 제1 샘플 회로, 상기 제2 처리된 신호를 샘플링하고 제2 샘플링된 신호를 발생시키도록 구성되는 제2 샘플 회로, 그리고 상기 제1 샘플링된 신호 및 상기 제2 샘플링된 신호에 대응하여 상기 폴트 신호를 발생시키도록 구성되는 윈도우 비교기를 포함할 수 있다.
일부 예들에서, 상기 제1 반도체 구조는 제1 물질을 포함할 수 있고, 상기 제2 반도체 구조는 제2 물질을 포함할 수 있으며, 상기 제1 물질은 상기 제2 물질과 다르다.
다른 예들에서, 상기 제1 반도체 구조는 제1 표면 면적을 가질 수 있고, 상기 제2 반도체 구조는 제2 표면 면적을 가질 수 있으며, 상기 제1 표면 면적은 상기 제2 표면 면적보다 크다.
또 다른 예들에서, 상기 기판은 상기 제1 반도체 구조 및 상기 제2 반도체 구조를 지지하도록 구성될 수 있다.
상기 센서 집적 회로는 상기 제1 반도체 구조, 상기 제1 처리 채널, 상기 제2 처리 채널 및 상기 체커 회로 지지하도록 구성될 수 있는 제1 기판, 그리고 상기 제2 반도체 구조를 지지하도록 구성될 수 있는 제2 기판을 포함할 수 있다.
앞서의 본 발명의 특징들뿐만 아니라 본 발명 자체도 다음의 도면의 설명으로부터 보다 완전하게 이해될 수 있을 것이다. 도면들은 개시되는 기술을 설명하고 이해하는 데 기여한다. 모든 가능한 실시예들을 예시하고 설명하는 것은 흔히 비실제적이거나 불가능하기 때문에, 제공되는 도면들은 하나 또는 그 이상의 예시적인 실시예들을 도시한다. 이에 따라, 도면들이 본 발명의 범주를 제한하려고 의도되지는 않는다. 도면들에서 동일한 참조 부호들은 동일한 요소들을 나타낸다.
도 1은 불균일한 처리 채널들을 포함하는 센서 집적 회로의 블록도이고,
도 1a는 예시적인 아날로그 센서 집적 회로의 블록도이며,
도 1a는 예시적인 디지털 센서 집적 회로의 블록도이고,
도 1c는 도 1b의 디지털 센서 집적 회로의 예시적인 I/O 회로 구성의 블록도이며,
도 2는 예시적인 체커 회로의 블록도이고,
도 2a는 선택적인 체커 회로의 블록도이며,
도 3은 예시적인 아날로그-디지털 컨버터의 개략도이고,
도 3a는 선택적인 아날로그-디지털 컨버터의 개략도이며,
도 4는 예시적인 디지털 신호 경로의 블록도이고,
도 4a는 선택적인 디지털 신호 경로의 블록도이며,
도 5는 선택적인 센서 집적 회로의 블록도이고
도 5a-도 5c는 도 5의 센서 집적 회로의 실시예의 단면도들이다.
도 1을 참조하면, 센서 집적 회로(IC)(10)는 제1 정확도로 제1 처리된 신호(processed signal)(30a)를 발생시키도록 제1 아날로그 신호(20a)에 대응하는 제1 처리 채널(processing channel)(16) 및 제2 정확도로 제2 처리된 신호(30b)를 발생시키기 위해 제2 아날로그 신호(20b)에 대응하는 제2 처리 채널(18)을 포함한다. 상기 제2 처리 채널(18)의 제2 정확도는 상기 제1 처리 채널(16)의 제1 정확도와 다르다. 체커 회로(checker circuit) 또는 오차 검출기(error detector)(34)는 상기 제1 처리된 신호(30a) 및 상기 제2 처리된 신호(30b)에 대응하며, 상기 제1 처리된 신호(30a) 및 상기 제2 처리된 신호(30b)가 소정의 양 이상으로 서로 다를 때에 상기 센서 IC(10) 내의 폴트(fault)를 검출하도록 구성된다.
상기 제1 및 제2 처리 채널들(16, 18)은 각기 감지된 파라미터를 나타내는 각각의 처리된 신호(30a, 30b)를 제공하기 위해 아날로그 신호들(20a, 20b)을 처리하여 외부의 파라미터들을 감지하도록 설계된다. 실시예들에서, 상기 제1 처리 채널(16)은 보다 많이 요구하는 요구 사항들(예를 들어, 보다 빠른 처리 속도 및/또는 정확도)을 만족시키도록 설계되는 일차 처리 채널로 지칭될 수 있고, 상기 제2 처리 채널(18)은 보다 적게 요구하는 요구 사항들을 충족시키도록 설계되지만, 여전히 적용될 수 있는 안전 기준들을 만족시키기 위해 동작 중복을 구현하기에 충분한 이차 처리 채널로 지칭될 수 있다. 소정의 양 이상으로 서로 다른(상기 체커 회로(34)에 의해 결정되는 바와 같이) 상기 처리된 신호들(30a, 30b)은 상기 센서 IC(10) 내에서 발생되었던 폴트인 표시를 제공한다.
보다 일반적으로, 보다 높은 수준의 안전 기준 준수가 둘의 특유한(즉, 불균일한) 처리 채널들(16, 18) 및 상기 두 채널들의 출력들을 비교하는 체커 회로(34)를 이용하여 구현될 수 있다. "불균일한(non-homogenous)" 처리 채널들(16, 18)이라는 의미는 적어도 하나의 방식으로 서로 다른 채널들을 의미한다. 상기 처리 채널들(16, 18) 사이의 불균일성들의 예들은 다른 정확도들을 구비하는 처리 채널들을 제공하는 것, 하나 또는 그 이상의 다른 유형들의 회로 요소들 및/또는 회로부를 구비하는 처리 채널들을 제공하는 것, 각 처리 채널에 다른 아날로그 입력 신호들을 제공하는 것 및/또는 처리 채널들 내에서 다른 센싱 방법론들을 실시하는 것을 포함한다. 또한, 상기 처리 채널들은 서로에 대하여 하나 이상의 불균일성을 가질 수 있다. 특정한 예시적인 유형들의 처리 채널 불균일성들이 이하에서 설명될 것이다.
일부 안전 기준들은 단일 지점 폴트들 및 잠재 폴트들과 같은 다른 유형들의 폴트들에 대한 다른 폴트 성능 요구 사항들을 명시한다. 또한, 어떤 응용들은 그 이내에 폴트가 상기 센서에 의해 소거되어야 하는 다른 폴트 보고 시간(때때로 폴트 허용 시간(fault tolerant time)으로 호칭됨)을 요구할 수 있다. 불균일한 처리 채널들(16, 18)은 다른 처리 정확도들을 가질 수 있으며, 여전히 요구 사항들을 충족시킬 수 있다. 예를 들면, 상기 일차 처리 채널(16)은 상기 이차 처리 채널(18)보다 정확한 감지를 구현할 수 있다. 상기 처리 채널들(16, 18) 사이의 하나 또는 그 이상의 불균일성들만으로 각각의 제1 및 제2 처리된 신호들(30a, 30b)을 발생시키기 위해 상기 채널들이 동일하거나 다른 정확도들을 가지도록 설계될 수 있는 점이 이해될 것이다.
각 처리 채널(16, 18)은 상기 제1 처리 채널(16) 내의 제1 신호 경로(24a) 및 상기 제2 처리 채널(18) 내의 제2 신호 경로(24b)와 같은 적어도 각각의 신호 경로를 포함한다. 처리 채널들(16, 18)은 도시한 바와 같이 각각의 증폭기(amplifier)(22a, 22b)를 추가적으로 포함할 수 있다.
각 처리 채널(16, 18)은 여기서는 센서들(12, 14)로 예시한 센싱 요소 또는 복수의 센싱 요소들에 의해 발생되는 아날로그 신호에 반응한다. 일부 실시예들에서, 각 처리 채널(16, 18)은 각각의 센서(12, 14)에 의해 발생되는 각각의 아날로그 신호(20a, 20b)에 반응하며, 다른 실시예들에서는 각 처리 채널(16, 18)은 동일한 센서(12)에 의해 발생되는 동일한 아날로그 신호(예를 들어, 신호(20a))에 반응한다. 상기 처리 채널들(16, 18)이 동일한 아날로그 신호에 반응할 수 있는 하나의 예시적인 응용은 양 처리 채널들에 상기 아날로그 신호를 제공하는 센서가 위상 전류를 측정하도록 구성되는 션트 레지스터(shunt resistor)인 3상 모터 컨트롤러이다. 상기 센서(들)(12, 14)는 다음에 설명되는 바와 같이 상기 센서 IC(10)의 일부를 형성할 수 있거나(즉, 통합되거나 내부에 위치할 수 있거나), 선택적으로는 상기 센서 IC(10)에 대해 외부에 있을 수 있다.
대체로, 상기 센서들(12, 14)은 외부의 파라미터들을 감지하기 위해 하나 또는 그 이상의 센싱 요소들을 포함한다. 예들로서 일부 실시예들에서, 센서들(12, 14)은 타겟 물체의 이동에 의해 영향을 받을 수 있거나, 도체를 통해 흐르는 전류로부터 야기될 수 있는 자기장과 같은 자기장을 감지하기 위해 하나 또는 그 이상의 자기장 센싱 요소들, 또는 변환기(transducer)들을 포함한다. 다른 유형들의 장치들이 상기 센싱 요소(들)를 제공할 수 있다. 예를 들면, 상기 센서(들)는 전류 흐름을 나타내는 전압 신호를 발생시키도록 구성된 수 있는 바와 같은 레지스터, 광학 센싱 요소, 또는 압력 센싱 요소를 포함할 수 있다.
이러한 센서들(12, 14)에 의해 발생되는 아날로그 신호들에 대응하는 상기 센서 IC(10)는, 이에 한정되는 것은 아니지만, 자기장의 방향의 각도를 감지하는 각도 센서, 도체를 통하는 전류에 의해 발생되는 자기장을 감지하는 전류 센서, 물체의 근접을 감지하는 자기 스위치, 회전하는 물체의 특징들, 예를 들면, 상기 자기장 센서가 백-바이어스(back-biased)되거나 다른 자석과 결합되어 이용되는 링 자석이나 강자성 타겟(예를 들어, 기어 톱니들)의 자기 도메인들을 감지하는 회전 검출기, 자기장의 자기장 밀도를 감지하는 선형 자기장 센서, 압력 센서, 광학 검출기, 그리고 모터 제어 회로들을 포함하는 다양한 응용들에 이용될 수 있다.
상기 센서들(12, 14)이 하나 또는 그 이상의 자기장 센싱 요소들을 포함하는 실시예들에서, 이러한 요소들은, 이에 한정되는 것은 아니지만, 홀 효과(Hall effect) 요소, 자기저항(magnetoresistance) 요소, 또는 자기트랜지스터(magnetotransistor)가 될 수 있다. 알려진 바와 같이, 다른 유형들의 홀 효과 요소들, 예를 들면, 평면형 홀 요소, 수직형 홀 요소 및 원형 수직형 홀(Circular Vertical Hall: CVH) 요소가 존재한다. 또한 알려진 바와 같이, 다른 유형들의 자기저항 요소들, 예를 들면, 안티몬화인듐(InSb)과 같은 반도체 자기저항 요소, 거대 자기저항(giant magnetoresistance: GMR)(스핀 밸브 구조들을 포함) 요소, 이방성 자기저항(anisotropic magnetoresistance: AMR) 요소, 터널링 자기저항(tunneling magnetoresistance: TMR) 요소, 그리고 자기 터널 접합(magnetic tunnel junction: MTJ)이 존재한다. 상기 자기장 센싱 요소는 단일의 요소가 될 수 있거나, 선택적으로는 다양한 구성들, 예를 들어, 하프 브리지나 풀(휘스톤(Wheatstone)) 브리지로 배열되는 둘 또는 그 이상의 자기장 센싱 요소들을 포함할 수 있다. 상기 장치 유형 및 다른 응용 요구 사항들에 따라, 상기 자기장 센싱 요소는 실리콘(Si)이나 게르마늄(Ge)과 같은 IV족 반도체, 또는 게르마늄-비소(GaAs)나 인듐 화합물, 예를 들어, 안티몬화인듐(InSb)과 같은 III-V족 반도체로 이루어지는 장치가 될 수 있다.
센서 IC(10)는 하나 또는 그 이상의 출력 신호들을 발생시킨다. 예를 들면, 상기 제1 신호 경로(24a)로부터의 제1 처리된 신호(30a) 및 상기 제2 신호 경로(24b)로부터의 제2 처리된 신호(30b) 중에서 하나 또는 모두가 상기 센서들(12, 14)에 의해 감지된 파라미터의 표시를 이에 따라 제공하기 위해 상기 IC(10)에 대해 외부인 회로들 및 시스템들에 제공될 수 있다. 또한, 상기 체커 회로(34)는 다른 처리나 동작을 위해 외부의 회로들 및 시스템들에 연결될 수 있는 폴트 신호(fault signal)(42)를 제공할 수 있다. 일부 실시예들에서, 상기 체커 회로(34)로부터의 폴트 신호(42)는 "복합(composite)" 출력 신호 또는 상기 센서 IC(10)에 의해 감지되는 파라미터에 대한 정보뿐만 아니라 폴트 정보를 전달하는 신호들을 제공하기 위해 상기 제1 및/또는 제2 처리된 신호들(30a, 30b)과 결합될 수 있다.
상기 센서 IC 출력 신호들을 발생시키는 데 이용되는 상기 일차 및 이차 처리 채널들(16, 18)의 특정한 단일 처리 기능성은 상기 감지된 파라미터 및 상기 IC(10)의 목적에 따라 달라진다. 예를 들면, 상기 센서 IC(10)가 전류 센서를 형성하는 실시예들에서, 상기 처리 채널들(16, 18)은 도 1a의 실시예와 함께 설명될 것인 바와 같이 하나 또는 그 이상의 자기장 센싱 요소들 또는 레지스터들의 형태인 센서에 의해 발생되는 아날로그 전압 신호를 증폭시킬 수 있으며, 상기 아날로그 전압 신호는 도체를 통해 흐르는 전류의 레벨을 나타내는 크기를 가진다. 다른 예로서, 상기 센서 IC(10)가 각도 센서를 형성하는 실시예들에서, 상기 처리 채널들(16, 18)은 도 1b의 예시적인 실시예와 함께 설명될 것인 바와 같이 하나 또는 그 이상의 자기장 센싱 요소들로부터의 아날로그 신호들에 대응할 수 있고, 상기 자기장의 각도를 이에 따라 결정하기 위해 자기장 신호들의 디지털화된 버전의 아크탄젠트(arctangent)를 계산할 수 있다.
상술한 배치들은 특정한 응용들 및/또는 안정성 요구 사항들에 알맞게 되기 위하여 다양한 선택 사항들과 함께 제공될 수 있다. 선택적인 요소들과 연결들은 특정한 점선 연결들 및 요소 윤곽들로 도면들에 예시된다.
일부 실시예들에서, 상기 센서 IC(10)는 추가적으로 제2 체커 회로(36)를 포함한다. 상기 제2 체커 회로(36)는 상기 제1 체커 회로(34)와 마찬가지로 상기 제1 처리된 신호(30a) 및 상기 제2 처리된 신호(30b)에 대응하며, 상기 제1 처리된 신호(30a) 및 상기 제2 처리된 신호(30b)가 소정의 양 이상으로 서로 다를 때에 상기 센서 IC(10) 내의 폴트를 검출하도록 구성된다. 상기 제2 체커 회로(36)에 의해 발생되는 상기 폴트 신호(44)는 상기 IC(10)의 출력 신호로서 외부 회로들 및/또는 시스템들에 제공될 수 있다.
제1 및 제2 체커 회로들(34, 36)을 모두 활용하는 일부 실시예들에서, 각 체커 회로에 의해 발생되는 상기 폴트 신호들(42, 44)은 로직 회로(여기서는, 로직 또는 게이트(40))에 연결될 수 있으며, 이에 따라 폴트 신호(42) 또는 폴트 신호(44)가 상기 센서 IC 내의 폴트 조건들을 나타낼 때에 상기 센서 IC(10) 내의 폴트를 나타내는 폴트 신호(46)를 발생시킨다. 이러한 실시예들에서, 상기 로직 회로(40)의 출력 신호(46)는 상기 IC(10)의 추가적인(또는 선택적인) 출력 신호로서 외부의 회로들 및/또는 시스템들에 제공될 수 있다. 또한, 상기 제1 및 제2 체커 회로들(34, 36)은 동일할 수 있거나, 불균일한 체커 회로들이 될 수 있다.
상기 센서 IC(10)는 대체로 전자 회로부를 지지하는 하나 또는 그 이상의 반도체 다이, 그리고 전기적 연결들이 이를 통해 상기 IC의 외측으로부터 상기 IC 회로부까지 이루어질 수 있는 복수의 리드들을 가지는 리드 프레임을 포함하며, 선택적으로 추가적인 별개의 구성 요소들을 포함할 수 있다. 적어도 상기 반도체 다이 및 상기 리드 프레임의 일부를 포함하는 상기 IC(10)의 일부들은 상기 IC 패키지를 형성하는 비도전성 몰드 물질로 둘러싸이는 반면, 다른 부분들(리드들의 연결 부분들과 같은)은 몰드 물질로 둘러싸이지 않으며, 상기 IC 내의 연결 지점들에 대한 접근을 가능하게 한다.
점선의 박스들(50, 50a, 50b, 50c, 50d, 60)은 상기 센서 IC 패키지 내의 가능한 개개의 반도체 다이를 나타낸다. 전술한 바와 같이, 상기 센서(들)(12, 14)는 상기 센서 IC(10)의 내부에 있을 수 있거나, 선택적으로는 상기 IC에 대해 외부에 있을 수 있다. 많은 변형들이 설명되는 하나 또는 그 이상의 다이 상의 회로부의 분할의 관점에서 가능하며, 변형은 일반적으로 안전 요구 사항들, 공간 및 비용 고려 사항들에 기초하여 적용될 것이다.
일부 실시예들에서, 상기 IC(10)는 상기 제1 처리 채널(16), 상기 제2 처리 채널(18) 및 상기 체커 회로(34)를 지지하는 단일의 반도체 다이(여기서는 박스들(50b, 50d)을 포함함)만을 포함한다. 하나 또는 둘의 센서들(12, 14)이 상기 IC의 내부에 있는 이러한 단일 다이의 실시예들에서, 상기 단일 다이는 센서들(12, 14)을 추가적으로 지지할 수 있으며, 이 경우에 이러한 단일 다이는 박스(50)로 나타내어질 수 있다.
다른 실시예들에서, 상기 IC(10)는 각기 상기 회로부의 일부를 지지하고, 다른 다이로서 동일한 패키지 내에 제공되는 다중의 반도체 다이를 포함할 수 있다. 상기 센서(들)(12, 14)가 상기 IC(10)의 외부에 있는 제1 다중 다이의 실시예들을 고려할 경우, 이러한 하나의 예시적인 실시예는 다이(50b)에 의해 지지되는 상기 제1 처리 채널(16)과 상기 제1 체커 회로(34), 그리고 제2 다이(50d)에 의해 지지되는 상기 제2 처리 채널(18), 상기 제2 체커 회로(36) 및 로직 회로(40)를 가진다. 상기 센서(들)(12, 14)가 상기 IC(10) 내에 포함되는 다중 다이의 실시예들에서, 이러한 하나의 예시적인 실시예는 박스들(50a, 50b)로 나타낸 제1 다이에 의해 지지되는 상기 제1 센서(12), 제1 처리 채널(16) 및 상기 제1 체커 회로(34), 그리고 박스들(50c, 50d)로 나타낸 제2 다이에 의해 지지되는 상기 제2 센서(14), 제2 처리 채널(18), 상기 제2 체커 회로(36) 및 로직 회로(40)를 가진다. 다중의 반도체 다이 사이의 회로부의 특정한 분할이 변화될 수 있는 점이 이해될 것이다.
일부 실시예들에서, 박스(50) 내에 또는 박스들(50b, 50c) 내에 도시된 상술한 회로부를 복제하여 추가적인 중복을 제공하는 것이 바람직할 수 있다. 이러한 일예에서, 상기 센서 IC(10)는 박스(50) 내의 상기 회로부 및 동일한 박스(60) 내의 이러한 회로부의 복제를 모두 포함한다. 보다 상세하게는, 이러한 유형의 이와 같은 하나의 예에서, 제1 반도체 다이(50)는 상기 제1 센서(12), 상기 제2 센서(14), 상기 제1 처리 채널(16), 상기 제2 처리 채널(18) 및 상기 체커 회로(34)를 지지할 수 있다. 박스(60)로 나타내어질 수 있는 바와 같은 제2 반도체 다이(동일한 IC 패키지 내)는 상기 제1 센서(12)와 동일하거나 유사한 제3 센서, 상기 제2 센서(14)와 동일하거나 유사한 제4 센서, 상기 제1 처리 채널(16)과 동일하거나 유사한 제3 처리 채널, 상기 제2 처리 채널(18)과 동일하거나 유사한 제4 처리 채널, 그리고 상기 체커 회로(34)와 동일하거나 유사한 체커 회로를 지지할 수 있다. 이러한 배치로써, 상기 둘의 동일한 다이로부터의 상기 폴트 신호들이 그 다이가 상기 IC 출력을 제공하기 위해 "신뢰되는(trusted)" 것이 될 수 있는 표지를 제공할 것이기 때문에 추가적인 레벨의 중복 및 안전 보전이 구현될 수 있다. 다시 말하면, 하나의 다이로부터의 체커 회로가 폴트를 나타내고, 다른 하나의 다이로부터의 체커 회로가 폴트를 나타내지 않을 경우, 시스템 동작이 폴트가 검출되지 않은 다이로부터의 출력 신호에 기초하여 계속될 수 있다.
도 1a를 참조하면, 예시적인 센서 IC(10')는 선형 자기장 센서 또는 전류 센서와 같은 아날로그 센서의 형태로 제공된다. 일 실시예에서, 센서(12')는 하나 또는 그 이상의 GMR 요소와 같은 자기저항 요소들을 포함하며, 센서(14')는 하나 또는 그 이상의 수직형 홀 효과 요소와 같은 홀 효과 요소들을 포함한다. 각 센서(12', 14')는 각각의 처리 채널(16', 18')에 대한 커플링을 위해 각각의 아날로그 자기장 센싱 신호(20a', 20b')를 발생시킨다. 예를 들면, 각각의 이러한 자기장 신호(20a', 20b')는 근접하는 도체(도시되지 않음)를 통한 전류 흐름에 의해 발생되는 자기장과 같은 자기장에 반응하여 발생되는 실질적으로 사인파 신호의 형태를 취할 수 있다.
일차 처리 채널(16')은 증폭기(22a') 및 제1 신호 경로(24a')를 포함하고, 이차 처리 채널(18')은 증폭기(22b') 및 제2 신호 경로(24b')를 포함한다. 일 실시예에서, 각각의 상기 신호 경로들(24a', 24b')은 아날로그 필터의 형태를 가질 수 있다. 예를 들면, 신호 경로(24a')는 스위치드 커패시터 필터(switched capacitor filter)가 될 수 있고, 신호 경로(24b')는 RC 필터가 될 수 있다. 따라서, 상기 제1 신호 경로(24a')에 의해 발생되는 제1 처리된 신호(30a')는 아날로그 필터링된 신호가 될 수 있고, 상기 제2 신호 경로(24b')에 의해 발생되는 상기 제2 처리된 신호(30b')는 아날로그 필터링된 신호가 될 수 있지만, 상기 제1 처리된 신호(30a')와 다른 필터 유형으로 필터링될 수 있다.
상기 제1 아날로그 신호 경로(24a')의 출력에 연결되는 버퍼(buffer)(70)는 상기 센서 IC(10')의 외부에 있는 회로들 및 시스템들에 연결될 수 있는 바와 같은 센서 출력 신호(72)를 제공한다. 따라서, 이러한 예에서, 상기 GMR 센서(12')에 의해 검출되는 자기장은 상기 센서 IC 출력 신호(72)를 제공하도록 신호 경로(24')에 의해 필터링된다.
상기 제2 처리 채널(18')은 상기 제1 처리 채널(16') 내의 폴트의 검출을 가능하게 하도록 불균일한 중복을 제공할 수 있다. 그러나 상기 처리된 신호(30b')도 이에 따라 출력 신호들을 제공하도록 상기 센서 IC(10')의 외부에 있는 회로들 및 시스템들에 제공될 수 있는 점이 이해될 것이다.
상기 체커 회로(34')는 도시한 바와 같이 상기 제1 처리된 신호(30a') 및 상기 제2 처리된 신호(30b')를 수신하도록 연결되는 입력들을 가지며, 출력에서 폴트 신호(42')를 발생시킨다. 다양한 유형들의 체커 회로들이 가능하다. 상기 아날로그 센서 IC(10")를 위한 적합한 예시적인 아날로그 체커 회로(34')가 도 2에 도시되며, 다음에 설명된다. 여기서는 상기 체커 회로(34')가 상기 제1 처리된 신호(30a') 및 상기 제2 처리된 신호(30b')의 비교를 수행하며, 상기 신호들(30a', 30b')이 소정의 양 이상으로 다를 경우에 상기 센서 IC 내의 폴트를 나타내는 상기 폴트 신호(42')를 발생시키는 것으로 설명하면 충분하다. 도 1a의 아날로그 센서 IC(10')가 하나의 체커 회로(34')만을 포함하지만, 제2 체커 회로(예를 들어, 도 1의 체커 회로(36))가 제공될 수 있는 점이 이해될 것이다.
센서(10')는 처리 채널들(16, 18)이 하나 이상의 방식으로 다른(즉, 하나 이상의 불균일성을 가지는) 센서의 예이다. 특히, 상기 제1 처리 채널(16)은 상기 제2 처리 채널(18)과 다른 회로 유형을 포함한다(즉, 스위치드 커페시터 필터(24a')가 RC 필터(24b')와 다르다). 또한, 상기 제1 처리 채널(16')은 제1 센서 유형(예를 들어, GMR 요소)으로부터의 아날로그 신호(20a')에 대응하며, 상기 제2 처리 채널(18')은 상기 제1 센서 유형과 다른 제2 센서 유형(예를 들어, 수직형 홀 효과 요소)으로부터의 아날로그 신호(20b')에 대응한다.
도 1b를 참조하면, 예시적인 센서 IC(10")는 디지털 신호 경로들(24a", 24b")을 구비하여 제공된다. 디지털 센서 IC(10")는 도시한 바와 같이 센서들(12", 14")로부터의 아날로그 입력 신호들(20a", 20b")에 대해 신호 처리 기능을 수행하기 위한 다양한 형상들을 가질 수 있다. 예들로서, 센서 IC(10")는 자기장 방향의 각도를 감지하는 각도 센서, 타겟 물체의 회전과 같은 이동의 속도를 감지하는 속도 센서, 또는 모터 위상 전류를 감지하도록 구성되는 모터 컨트롤러가 될 수 있다.
일 실시예에서, 센서 IC(10")는 도 4 및 도 4a와 함께 설명되는 바와 같이 각도 센서이며, 센서(12")는 원형 수직형 홀(CVH) 요소를 포함하고, 센서(14")는 하나 또는 그 이상의 평면형 홀 효과 요소들을 포함한다. 각 센서(12", 14")는 각각의 처리 채널(16", 18")에 대한 커플링을 위해 각각의 자기장 센싱 신호(20a", 20b")를 발생시킨다. 예를 들면, 각각의 이러한 자기장 신호(20a", 20b")는 그 각도가 결정되어야 하는 자기장에 대응하여 발생될 수 있는 바와 같은 실질적으로 사인파 신호의 형태를 가질 수 있다.
처리 채널(16")은 증폭기(22a"), 아날로그-디지털 컨버터(ADC)(26a) 및 제1 디지털 신호 경로(24a")를 포함한다. 처리 채널(18")은 증폭기(22b"), ADC(26b) 및 제2 디지털 신호 경로(24b")를 포함한다. 보다 상세하게는, 상기 제1 디지털 신호 경로(24a")는 ADC(26a)로부터 디지털 출력 신호를 수신하도록 연결되고, 상기 제1 처리된 신호(30a")를 발생시키며, 상기 제2 디지털 신호 경로(24b)는 ADC(26b)로부터 디지털 출력 신호를 수신하도록 연결되고, 상기 제2 처리된 신호(30b")를 발생시킨다.
각 처리 채널(16", 18")은 다른 유형의 ADC(26a, 26b)를 포함할 수 있다. 예를 들면, ADC(26a)는 도 3에 도시한 바와 같이 시그마-델타(sigma-delta) ADC의 형태를 취할 수 있고, ADC(26b)는 도 3a에 도시한 바와 같이 듀얼 슬로프(dual slope) ADC의 형태를 가질 수 있으며, 이들 모두는 다음에 설명된다. 이러한 예시적인 실시예에서, ADC(26a)는 ADC(26b)보다 빠른 데이터 변환율을 가질 수 있다. 예를 들면, 연속 접근(successive approximation) ADC들과 같은 다른 유형들의 ADC들도 가능하다.
각각의 상기 디지털 신호 경로들(24a", 24b")은 입력 디지털 자기장 신호 샘플들을 처리하고, 감지된 자기장의 각도를 나타내는 각각의 처리된 신호(30a", 30b")를 발생시키기 위해 다른 센싱 방법론을 수행할 수 있다. 일 실시예에서, 상기 CVH 발생 자기장 신호(20a")를 처리하는 상기 제1 디지털 신호 경로(24a")는 도 4에 도시한 바와 같이 제로 크로싱 검출기(zero crossing detector)를 포함하고, 각각의 직교하게 위치하는 수직형 홀 효과 요소들에 의해 발생되는 직교 자기장 신호를 처리하는 상기 제2 디지털 신호 경로(24b")는 도 4a에 도시한 바와 같은 CORDIC 프로세서를 포함하며, 이들 모두는 다음에 설명된다. 위상 고정 루프(Phase Locked Loop: PLL)의 이용을 포함하는 방법론들과 같은 다른 유형들의 센싱 방법론들이 상기 감지된 자기장의 각도를 나타내는 처리된 신호를 발생시키기 위해 이용될 수 있다.
상기 체커 회로(34")는 도시한 바와 같이 상기 제1 처리된 신호(30a") 및 상기 제2 처리된 신호(30b")를 수신하도록 연결되는 입력들을 가지며, 출력에서 폴트 신호(42")를 발생시킨다. 다양한 유형들의 체커 회로들이 가능하다. 상기 디지털 센서 IC(10")를 위한 적합한 예시적인 디지털 체커 회로(34")가 도 2a에 도시되고, 다음에 설명된다. 여기서는 상기 체커 회로(34")가 상기 제1 처리된 신호(30a") 및 상기 제2 처리된 신호(30b")의 비교를 수행하며, 상기 신호들(30a", 30b")이 소정의 양 이상으로 다를 경우에 상기 센서 IC 내의 폴트를 나타내는 상기 폴트 신호(42")를 발생시키는 것으로 설명하면 충분하다. 도 1b의 디지털 센서 IC(10")는 하나의 체커 회로(34")만을 포함하지만, 제2 체커 회로(예를 들어, 도 1의 체커 회로(36))가 제공될 수 있는 점이 이해될 것이다.
상기 폴트 신호(42") 및 각각의 상기 제1 및 제2 처리된 신호들(30a", 30b")은 도시한 바와 같이 회로가 상기 센서의 출력 신호(82)를 제공하는 입력/출력(I/O) 회로(80)에 연결된다. 상기 I/O 회로(80)는 상기 외부의 회로들 또는 시스템들과 양립할 수 있는 포맷으로 상기 센서 출력 신호(82)를 제공하도록 구성되는 디지털 레지스터를 포함할 수 있다. 예들로서, 상기 센서 출력 신호(82)는 상기 신호들(30a" 및/또는 30b")로부터의 감지된 자기장 각도 및 CAN(Controller Area Network), SENT(Single Edge Nibble Transmission), 맨체스터(Manchester), SPI(Serial Peripheral Interface), I2C(Inter-Integrated Circuit) 등을 포함하여 다양한 알려진 통신 포맷들이나 프로토콜들로 암호화된 폴트 정보를 제공할 수 있다. 보다 상세하게는, 상기 센서 출력 신호(82)는 상기 센서(들)에 의해 감지되는 파라미터에 대한 정보뿐만 아니라 폴트 정보를 전달하는 이러한 디지털 워드인 복합 출력 신호가 될 수 있다.
또한 도 1c를 참조하면, 도 1b의 I/O 회로(80)를 제공할 수 있는 바와 같은 예시적인 I/O 회로(84)는 PWM 신호 포맷으로 센서 출력 신호(82)를 발생시키도록 구성된다. I/O 회로(84)는 PWM 발생기(86), 멀티플렉서(multiplexer)(90) 및 풀-다운(pull-down) 레지스터(94)를 포함한다. 보다 상세하게는, 상기 일차 처리 채널(16")로부터의 처리된 신호(30a")는 상기 PWM 발생기(102)에 연결되며, 상기 발생기는 상기 디지털 처리된 신호(30a")의 값에 따라 변화되는 듀티 사이클(duty cycle)을 가지는 PWM 출력 신호(82)(즉, 디지털 펄스 트레인 또는 구형파 신호)를 발생시킨다.
상기 체커 회로(34")의 폴트 출력 신호(42")(도 1b)는 상기 멀티플렉서(90)를 제어하여, 상기 폴트 출력 신호(42")의 상태에 따라, 상기 멀티플렉서(90)가 상기 센서 IC 출력(82)에 대한 접지(92)와 같이 상기 PWM 발생기 출력 신호(88) 또는 기준 신호를 연결한다. 보다 상세하게는, 상기 폴트 신호(42")가 IC 폴트를 나타내는 레벨에 있을 경우, 상기 센서 출력(82)은 접지에 연결될 수 있는 반면, 상기 폴트 신호(42")가 폴트의 존재를 나타내지 않는 레벨에 있을 경우, 상기 PWM 발생기 출력 신호(88)는 상기 센서 출력(82)에 연결될 수 있다. 상기 PWM 신호(88)가 활성이고, 상기 센서 출력(82)에 연결될 때에 상기 PWM 신호(88)가 상기 센서 출력 신호(82)를 제공하도록 풀-다운 레지스터(94)는 정상 동작을 간섭하기 않기 위해 충분히 높은 임피던스를 가진다.
이러한 배치로써, PWM 신호의 부존재에서 상기 센서 출력(82)은 상기 소정의 양 이상으로 다른 상기 처리된 신호들(30a", 30b")로 인해 폴트보다는 폴트의 존재를 나타내는 것으로 해석될 수 있다. 일예로서, 상기 IC(10") 내의 내부 조절기가 페일(fail)이었을 경우, 가능하게는 양 신호 경로들(16", 18") 및 상기 체커 회로(34")가 페일일 수 있다. 이러한 상황에서, 상기 체커 회로(34")가 폴트 표시기 또는 플래그(flag)를 제공하는 기능을 더 이상 수행하지 못할 경우에도, 상기 풀-다운 레지스터(94)는 상기 센서 IC 출력(82)을 낮게 유지할 수 있으며, 이에 따라 상기 PWM 출력 신호의 부존재가 상기 폴트 신호(42")에 의해 플래그된 상기 폴트 조건을 막 넘어서는 추가적인 조건들 하에서 일어날 수 있게 한다.
센서(10")는 처리 채널들(16", 18")이 한 가지 이상의 방식으로 다른(즉, 하나 이상의 불균일성을 가지는) 예시적인 센서이다. 특히, 상기 제1 처리 채널(16")은 상기 제2 처리 채널과 다른 회로 유형(즉, 시그마-델타 ADC(26a)가 듀얼 슬로프 ADC(26b)와 다른)을 포함하는 것으로 도시된다. 또한, 상기 제1 처리 채널(16")은 제1 센서 유형(예를 들어, CVH 요소)으로부터의 아날로그 신호(20a")에 대응하고, 상기 제2 처리 채널(18")은 상기 제1 센서 유형과 가른 제2 센서 유형(예를 들어, 수직형 홀 효과 요소)으로부터의 아날로그 신호(20b")에 대응된다. 또한, 각 처리 채널(16", 18")은 다른 센싱 방법론을 수행한다(즉, 디지털 신호 경로(24a")는 자기장 각도를 결정하기 위해 제로 크로싱 검출을 이용하고, 디지털 신호 경로(24b")는 CORDIC 프로세서로 아크탄젠트 계산을 이용한다).
전술한 바와 같이, 상기 디지털 센서 IC(10")는 속도 센서의 형태를 취할 수 있다. 예를 들면, 실시예들에서, 상기 제1 디지털 신호 경로(24a") 및 상기 제2 디지털 신호 경로(24b")는 다른 유형들의 피크 검출기(peak detector)들(예를 들어, 이른바 피크-투-피크(peak-to-peak) 퍼센티지 검출기, 피크-참조(peak-referenced) 검출기, 또는 스레시홀드(threshold) 검출기)을 포함할 수 있다. 이러한 예에서, 각각의 상기 처리된 신호들(30a", 30b")은 타겟의 속도를 나타내는 주기를 가지는 디지털 펄스 트레인의 형태를 취할 수 있다.
예시적인 체커 회로들이 도 2 및 도 2a에 도시된다. 상기 처리 채널들(16, 18)이 불균일하고, 다른 정확도들을 가질 수 있기 때문에, 일부 실시예들에서 다른 속도들을 가지는 처리된 신호들(30a, 30b)을 야기할 수 있으며, 상기 체커 회로(34)는 상기 처리된 신호들의 정확한 비교를 가능하게 하기 위하여 이러한 채널 미스매치(mismatch)들을 처리하도록 구성된다. 다음에서 명백해질 것인 바와 같이, 도 2의 체커 회로(200)는 샘플링 이전에 보다 느린 채널에 대해 본질적으로 "대기(waiting)"시켜 채널 미스매치들을 처리하며, 도 2a의 체커 회로(250)는 샘플링 이전에 보다 느린 채널에 대해 본질적으로 "지연(delaying)"시켜 채널 미스매치들을 처리한다.
도 2를 참조하면, 예시적인 체커 회로(200)는 제1 샘플 회로(206), 제2 샘플 회로(208), 시간 지연 동기 장치(time delay synchronizer)(230), 그리고 윈도우 비교기(window comparator)(220)를 포함한다. 상기 체커 회로(200)는 입력 신호들(202, 204)(도 1a의 아날로그 처리된 신호들(30a', 30b') 또는 도 1b의 디지털 처리된 신호들(30a", 30b")과 동일하거나 유사할 수 있음)에 대응하며, 출력 신호(222)(도 1a의 폴트 신호(42') 또는 도 1b의 폴트 신호(42")와 동일하거나 유사할 수 있음)를 발생시키도록 구성된다.
샘플 회로(206)는 상기 윈도우 비교기(220)의 입력에 샘플링된 신호(sampled signal)(212)를 제공하도록 입력 신호(202)를 샘플링하며, 샘플 회로(208)는 상기 윈도우 비교기(220)의 입력에 샘플링된 신호(216)를 제공하도록 상기 입력 신호(204)를 샘플링한다. 상기 체커 회로(200)가 아날로그 센서 IC(예를 들어, 도 1a의 IC(10')) 내에 제공되는 실시예들에서, 샘플 회로들(206, 208)은 스위치 및 커패시터를 포함할 수 있는 바와 같은 샘플 및 유지 회로들을 포함할 수 있으며, 이에 따라 상기 스위치가 상기 커패시터에 대해 닫히고 유지될 때와 상기 스위치가 열릴 때에 상기 아날로그 입력 신호로부터의 변화가 상기 커패시터에 선택적으로 저장된다. 상기 체커 회로(200)가 디지털 센서 IC(예를 들어, 도 1b의 IC(10")) 내에 제공되는 실시예들에서, 샘플 회로들(206, 208)은 디지털 레지스터 또는 다른 적합한 디지털 저장기를 포함할 수 있다.
상기 시간 지연 동기 장치(230)는 도시한 바와 같이 샘플 회로들(206, 208)의 입력에 대한 및 상기 윈도우 비교기(220)의 입력에 대한 커플링을 위해 여기서는 신호들(232, 234, 236)인 하나 또는 그 이상의 동기(synchronizing) 또는 클록(clock) 신호들을 발생시킨다. 전술한 바와 같이, 체커 입력 신호들(202, 204)(예를 들어, 도 1a의 처리된 신호들(30a', 30b') 또는 도 1b의 처리된 신호들(30a", 30b"))을 제공하는 상기 처리된 신호들은 다른 처리 속도들로부터 야기될 수 있으며, 이에 따라 이들 자체가 다른 속도 특성들을 가질 수 있다. 이에 따라, 상기 동기 신호들(232, 236)은 상기 샘플링된 신호들(212, 216)이 윈도우 비교기(220)에 의한 비교를 위해 동일한 속도를 가지는 점을 확보하도록 각각의 샘플 회로들(206, 208)(예를 들어, 상기 샘플 및 유지 회로들 내의 각각의 컨트롤 스위치들)을 제어한다. 예를 들면, 입력 신호(202)가 입력 신호(204)보다 두 배 빠른 속도를 가질 경우, 동기 신호(236)는 두 배 빠른 입력 신호(202)를 샘플링하도록 샘플 회로(208)를 제어할 수 있고, 동일한 속도를 가지는 샘플링된 신호들(212, 216)을 이에 따라 발생시키기 위해 동기 신호(232)는 입력 신호(204)를 샘플링하도록 샘플 회로(206)를 제어한다. 동기 신호(234)는 상기 윈도우 비교기(220)에 연결되며, 상기 샘플링된 신호들(212, 216) 사이의 비교의 시간을 제어한다.
윈도우 비교기(220)는 상기 샘플링된 신호들(212, 216)을 비교하고, 상기 신호들(212, 216)이 소정의 양 이상으로 다를 경우에 폴트를 나타내는 폴트 신호(222)를 발생시키도록 구성된다. 이러한 구성에서, 상기 샘플링된 신호들(212, 216) 중에서 하나는 상기 비교기 스레시홀드 전압을 제공하며, 다른 하나의 샘플링된 신호는 상기 비교기 입력을 제공한다. 이러한 구성으로써, 상기 비교기 출력 신호(222)는 상기 윈도우 비교기 내의 레지스터 디바이더(divider)에 의해 구현될 수 있는 바와 같이 상기 제1 및 제2 샘플링된 신호들(212, 216) 사이의 차이가 소정의 양보다 작을 때에 제1 로직 상태 내에 제공되며, 상기 제1 및 제2 샘플링된 신호들(212, 216) 사이의 차이가 상기 소정의 양보다 클 때에 제2 로직 상태 내에 제공된다. 실시예들에서, 소정의 양은 상기 센서 입력의 절대적인 허용 가능한 변화의 측면에서 특정될 수 있다(예를 들어, 각도 센서에서, 상기 소정의 양은, 예를 들면 10°의 자기장 각도 오차에 대응될 수 있다). 일부 실시예들에서, 상기 소정의 양은 퍼센티지 차이가 될 수 있다(예를 들어, 각도 센서에서, 상기 소정의 양은 실제 자기장 각도의 5% 이내에서 상기 센서 출력에 대응될 수 있다). 또한, 상기 소정의 양은 프로그램 가능하거나 선택 가능한 값이 될 수 있다.
상기 폴트 신호(222)가 상기 제1 및 제2 샘플링된 신호들(212, 216) 사이의 차이에 따라 상부인 것으로 설시되는 바와 같은 레벨들을 가지는 로직 신호와 같이 다양한 형태들을 가질 수 있는 점이 이해될 것이다. 선택적인 사항으로, 예를 들면, 상기 폴트 신호(222)는 상기 샘플링된 신호들(212, 216) 사이의 차이가 상기 소정의 양으로 다를 때에 플래그의 형태를 취할 수 있으며, 예를 들면 일부 시스템 기능이 생성될 때까지 또는 시스템 프로세서에 의해 소거될 때까지 소거되지 않는다.
도 2a를 참조하면, 선택적인 체커 회로(250)는 제1 샘플 회로(256), 제2 샘플 회로(258), 지연 요소(delay element)(260) 및 윈도우 비교기(270)를 포함한다. 상기 체커 회로(250)는 입력 신호들(252, 254)(도 1a의 아날로그 처리된 신호들(30a', 30b') 또는 도 1b의 디지털 처리된 신호들(30a", 30b")과 동일하거나 유사할 수 있음)에 대응하며, 출력 신호(272)(도 1a의 폴트 신호(42') 또는 도 1b의 폴트 신호(42")와 동일하거나 유사할 수 있음)를 발생시키도록 구성된다.
지연 요소(260)는 샘플 회로(256)에 의한 샘플링을 위해 이러한 입력 신호를 지연시키도록 입력 신호(252) 및 샘플 회로(256) 사이에 직렬로 연결된다. 예를 들면, 입력 신호들(252, 254)이 각기 처리된 신호들(30a', 30b')에 의해 제공되도록 체커 회로(250)가 상기 체커 회로(34')(도 1a)를 제공하는 실시예들에서, 상기 처리된 신호(30a')는 다른 처리를 위한 입력 신호(30b')와 동일한 속도를 가지는 신호를 제공하기 위해 지연될 수 있다. 예를 들면, 입력 신호(252)가 보다 두 배 빠른 속도를 가질 경우, 지연 요소(260)는 상기 입력 신호(254)와 동일한 속도를 가지도록 입력 신호(252)를 지연시킬 수 있다. 따라서, 상기 지연 요소(260)가 상기 두 처리 채널들 중의 보다 빠른 것에 직렬로 연결되는 점이 고려된다. 실시예들에서, 배타적 논리합(Exclusive-OR: XOR) 로직 회로가 상기 지연 요소(260)를 상기 처리 채널들 중의 선택되는(즉, 보다 빠른) 것과 직렬로 효과적으로 연결하도록 제공될 수 있다.
일부 실시예들에서, 보다 느린 처리된 신호의 조정을 가능하기 위할 뿐만 아니라, 이에 따라 후속되는 샘플링을 위해 대략 동일한 속도를 가지는 샘플 회로들(256, 258)에 대한 입력 신호들을 발생시키기 위하여 제2 지연 요소(도시되지 않음)가 상기 보다 느린 처리 채널과 직렬로 연결되도록 추가적으로 제공될 수 있다.
샘플 회로들(256, 258)은 도시한 바와 같이 윈도우 비교기(270)의 입력들에 대한 커플링을 위해 각각의 샘플링된 신호들(264, 268)을 제공하도록 샘플 회로들(206, 208)과 동일하거나 유사할 수 있다. 따라서, 상기 체커 회로(250)가 아날로그 센서 IC(예를 들어, 도 1a의 IC(10'))의 일부를 형성하는 실시예들에서, 샘플 회로들(256, 258)은 샘플 및 유지 회로들을 포함할 수 있으며, 상기 체커 회로(250)가 디지털 센서 IC(예를 들어, 도 1b의 IC(10")) 내에 제공되는 실시예들에서, 샘플 회로들(256, 258)은 디지털 레지스터 또는 다른 적합한 디지털 저장기를 포함할 수 있다.
윈도우 비교기(270)는 윈도우 비교기(220)(도 2)와 동일하거나 유사할 수 있으며, 상기 샘플링된 신호들(264, 268)을 비교하고, 상기 신호들(264, 268)이 소정의 양으로 다를 경우에 폴트를 나타내는 폴트 신호(272)를 발생시키도록 구성되며, 여기서는 다시 예들로서 소정의 절대 양 또는 소정의 퍼센티지의 형태를 취할 수 있다. 폴트 신호(222)와 동일하거나 유사할 수 있는 폴트 신호(272)는 다양한 형태들을 가질 수 있다.
도 1b와 함께 상술한 바와 같이, 각 처리 채널(16", 18")은 다른(즉, 불균일한) 유형의 ADC(26a, 26b)를 포함할 수 있다. 각 처리 채널에 대해 선택되는 특정한 ADC 유형은 상기 일차 및 이차 채널들(16", 18")에 대한 응용 요구 사항들을 만족시키기 위해 적어도 상기 ADC의 정확도 및 속도를 기초로 한다.
도 3을 참조하면, 예시적인 ADC(300)는 제2 순서의 시그마-델타 컨버터의 형태로 ADC(26a)(도 1b)를 제공할 수 있다. ADC(300)는 합산 요소(summation element)들(예를 들어, 차동 증폭기)(306, 314), 적분기(integrator)들(310, 318), 그리고 디지털 출력 신호(326)를 발생시키는 양자화기(quantizer)(322)를 구비하는 전송 경로를 포함한다. 상기 디지털 출력 신호(326)로부터 상기 제1 합산 요소(306)까지의 제1 피드백 경로는 디지털-아날로그 컨버터(DAC)(330) 및 게인 스테이지(gain stage)(즉, 피드백 계수)(334)를 포함한다. 상기 디지털 출력 신호(326)로부터 상기 제2 합산 요소(314)까지의 제2의 피드백 경로는 도시한 바와 같이 DAC(330) 및 피드백 계수(332)를 포함한다.
상기 ADC(300)의 동작에 의해, 상기 디지털 출력 신호(326)는 상기 아날로그 입력 신호(302)의 레벨에 비례하는 값을 가진다. 도 3의 시그마-델타 ADC(300)가 도 1b의 ADC(26a)를 제공하는 일 실시예에서, 상기 ADC 입력 신호(302)는 상기 증폭기(22a")의 출력에 대응될 수 있고, 상기 ADC의 디지털 출력 신호(326)는 상기 디지털 입력 신호를 상기 일차 디지털 신호 경로(24")에 제공한다.
도 3a를 참조하면, 듀얼 슬로프 컨버터의 형태인 예시적인 ADC(350)는 ADC(26b)(도 1b)를 제공할 수 있다. ADC(350)는 컨트롤 신호(360)의 제어 하에서 아날로그 입력 전압(352) 또는 기준 전압(상기 입력 전압에 대향하는 극성)(354)을 적분기에 선택적으로 연결하도록 구성되는 스위치(358)를 포함한다. 상기 적분기는 연산 증폭기(368), 레지스터(364) 및 커패시터(372)를 포함한다. 상기 커패시터(372)와 병렬로 연결되는 스위치(376)는 컨트롤 신호(378)의 제어 하에서 상기 커패시터 전압을 주기적으로 리셋한다. 상기 증폭기(368)의 출력은 비교기(380)의 입력에 연결되며, 이러한 비교기는 비교기 출력 신호(390)를 컨트롤러(392)에 제공하기 위한 제로 크로싱 검출기를 형성할 수 있는 바와 같이 기준 전압(382)에 연결되는 제2 입력을 가진다. 컨트롤러(392)는 상기 비교기 출력 신호(390)에 대응하며, 상기 스위치 컨트롤 신호들(360, 378) 및 ADC 출력 신호(394)를 발생시킨다. 컨트롤 신호(360)는 스위치(358)가 상기 아날로그 입력 전압(352)을 고정 시간 동안에 상기 적분기에 연결하게 하며, 후속하여 상기 컨트롤 신호(360)는 상기 스위치(358)가 상기 기준 전압(354)을 상기 적분기에 연결하게 한다. 상기 비교기 출력 신호(390)의 변화는 상기 커패시터 전압이 영(zero)으로 돌아가고, 상기 아날로그 입력 전압(352)의 레벨에 비례하는 값을 가지는 디지털 출력 신호(394)를 제공하도록 상기 적분기(368)의 출력을 영으로 돌아가게 하는 데 소요되는 시간이 상기 ADC 컨트롤러(392)에 의해 측정되는 것을 나타낸다.
도 3의 시그마-델타 ADC(300) 및 도 3a의 듀얼 슬로프 ADC(350)가 상기 ADC들이 사용되는 각각의 처리 채널에 대해 원하는 속도 및/또는 정확도를 구현하도록 설계될 수 있는 점이 이해될 것이다. 불균일성은 상기 두 처리 채널들(예를 들어, 도 1b의 채널들(16", 18")) 내의 다른 유형들의 ADC들을 이용하여 간단하게 구현된다. 추가적인 불균일성은 다른 정확도들(예를 들어, 해상도들) 및/또는 다른 전환 속도들을 제공하도록 선택되는 설계 선택 사항들로 구현될 수 있다.
도 1b와 함께 앞서 설명한 바와 같이, 각각의 상기 디지털 신호 경로들(24a", 24b")은 상기 입력 디지털 자기장 신호 샘플들을 처리하기 위한 다른 센싱 방법론을 수행할 수 있으며, 각각의 처리된 신호(30a", 30b")를 발생시킨다. 예를 들면, 양 디지털 신호 경로들이 각도 측정 신호를 발생시키도록 감지된 자기장을 처리하는 각도 센서 실시예들에서, 각각이 다른 센싱 방법론에 따라 이렇게 동작할 수 있다.
도 4를 참조하면, 하나의 이러한 각도 센싱 방법론은 디지털 신호 경로)(400)(이러한 경로는 도 1b의 디지털 신호 경로(24a")를 제공할 수 있음)로 구현될 수 있다. 이러한 실시예에서, 센서(12")는 자기장 신호(20")을 증폭기(22a")로 제공하는 CVH 요소가 될 수 있으며, 그 출력은 ADC(26a)(도 1b)에 의해 디지털 신호(402)로 전환된다.
상기 디지털 신호 경로(400)는 데시메이션 필터(decimation filter)(408), 추가의 필터(412), 제로 크로싱 검출기(416) 및 기준 클록 발생기(420)를 포함할 수 있다. 디지털 신호 경로(400)는 상기 CVH 센서(12")의 실질적으로 사인파의 출력의 디지털화된 버전을 나타내는 상기 디지털 입력 신호(402)에 대응한다. 상기 디지털화된 신호(402)는 필터들(408, 412)에 의해 필터링되며, 상기 필터 신호(426)는 제로 크로싱 검출기(416)에 연결된다. 기준 클록 발생기(420)로부터의 기준 신호(422)의 대응하여, 상기 제로 크로싱 검출기(416)는 상기 필터링된 신호(426)가 제로 기준점과 교차되는 때를 결정한다. 상기 제로 크로싱 검출기의 변화들 사이의 위상 변위 및 상기 기준 신호(422)가 상기 자기장 각도에 비례하기 때문에, 상기 제로 크로싱 검출기(416)의 출력 신호(430)는 이에 따라 상기 감지된 자기장의 각도를 나타낸다.
도 4a를 참조하면, 선택적인 각도 센싱 방법론이 디지털 신호 경로(450)(그 경로는 도 1b의 디지털 신호 경로(24b")를 제공할 수 있음)로 구현될 수 있다. 이러한 실시예에서, 센서(14")는 아날로그 자기장 신호들(XA, YA)(총괄적으로 신호들(20b"), 도 1b)을 증폭기 회로(총괄적으로 증폭기(22b"), 도 1b)에 제공하는 이중 수직 홀 효과 구성을 포함할 수 있다. 이러한 예에서, 상기 센서(14")는 서로에 대해 직교하게 위치하는 한 쌍의 홀 효과 요소들을 포함할 수 있으므로, 상기 요소들 중의 하나의 출력 신호(XA)는 제1의 x-축에 대해 감지되는 바와 같은 자기장을 나타내고, 다른 하나의 요소의 출력 신호(YA)는 제2의 직교하는 y-축에 대해 감지되는 바와 같은 자기장을 나타낸다. 증폭기 회로(22b")는 상기 제1 센서 출력 신호(XA)에 연결되는 증폭기(452), 상기 제2 센서 출력 신호(YA)에 연결되는 증폭기(454), 그리고 컨트롤 신호(460)의 제어 하에서 상기 증폭기 출력 신호들 중의 하나를 상기 디지털 신호 경로(450)에 선택적으로 연결하는 멀티플렉서(458)를 포함한다. 상기 증폭기 회로(22b")의 출력은 ADC(26b)(도 1b)에 의해 디지털 신호(462)로 변환된다.
디지털 신호 경로(450)는 이중 샘플 레지스터(dual sample register)(470), 코르딕(CORDIC) 프로세서(474) 및 멀티플렉서 컨트롤러(478)를 포함할 수 있다. 멀티플렉서 컨트롤러(478)는 상기 ADC(26b) 및 상기 이중 샘플 레지스터(470)의 연산을 동기화하며, 이에 따라 각각의 아날로그 자기장 신호들(XA, YA)의 디지털화된 샘플들을 나타내는 디지털 신호들(XD, YD)을 발생시키기 위하여 컨트롤 신호들을 상기 멀티플렉서(458), 상기 ADC(26b) 및 상기 이중 샘플 레지스터(479)에 인가한다. 발생된 직교 신호들(XD, YD)을 구비함으로써, 상기 CORDIC 프로세서(474)는 이에 따라 상기 감지된 자기장의 각도를 나타내는 값을 가지는 채널 출력 신호(480)를 발생시키기 위해 상기 직교 신호들(XD, YD)의 아크탄젠트를 계산한다.
적어도 도 4a의 디지털 신호 경로(450)와 연관된 시간 다중화(time multiplexing)로 인하여 이러한 디지털 신호 경로(450)가 도 4의 디지털 신호 경로(400)에 의해 수행되는 각도 센싱보다 느릴 수 있는 점이 이해될 것이다. 이러한 보다 느린 처리는 상기 경로(450)에 의한 각도 센싱이 폴트 허용 시간을 만족시키기에 충분하게 빠른 한 이에 따라 불균일성 중복 구현하기 위해 상기 이차 처리 채널(18")(도 1b) 내에 사용되기에 충분할 수 있다.
도 5를 참조하면, 센서 집적 회로(IC)(500)의 실시예가 도시된다. 이러한 실시예는 도 1에 예시한 센서 IC와 같이, 이에 한정되는 것은 아니지만 여기에 설명되는 임의의 처리 채널을 포함할 수 있는 둘 또는 그 이상의 처리 채널들(516, 518)을 가질 수 있다. 특히, 상기 센서 IC(500)는 제1 정확도로 제1 처리된 신호(530a)를 발생시키도록 상기 제1 아날로그 신호(520a)에 대응하는 제1 처리 채널(516) 및 제2 정확도로 제2 처리된 신호(530b)를 발생시키도록 제2 아날로그 신호(520b)에 대응하는 제2 처리 채널(518)을 포함한다. 상기 제2 처리 채널(518)의 제2 정확도는 상기 제1 처리 채널(516)의 제2 정확도와 다를 수 있다. 또한, 상기 센서 IC(500)는 체커 회로, 또는 여기에 설명되는 임의의 체커 회로와 같은 오차 검출기(534)를 포함할 수 있다.
상기 제1 및 제2 처리 채널들(516, 518)은 상기 감지된 파라미터를 나타내는 각각의 처리된 신호(530a, 530b)를 제공하기 위해 아날로그 신호들(520a, 520b)을 처리하여 외부의 파라미터들을 감지하도록 설계될 수 있다. 선택적인 실시예에서, 상기 센서들(512, 513, 514)이 압력 센서 스위치 또는 광학 스위치에 의해 출력되는 디지털 신호들과 같은 디지털 출력을 제공할 때, 상기 신호들(520a, 520b)은 디지털 신호들이 될 수 있다. 일부 예들에서, 소정의 양 이상으로 서로 다른(상기 체커 회로(534)에 의해 결정되는 바와 같이) 상기 처리된 신호들(530a, 530b)은 상기 센서 IC(500) 내에서 일어나는 폴트를 나타낸다. 높은 수준의 안전 기준 준수가 둘의 고유한(즉, 불균일한) 처리 채널들(516, 518) 및 상기 두 채널들의 출력들을 비교하는 체커 회로(534)에 의해 구현될 수 있다. 상기 처리 채널들(516, 518)은 여기에 설명되는 임의의 불균일성들을 포함할 수 있다.
각 처리 채널(516, 518)은 상기 제1 처리 채널(516) 내의 제1 신호 경로(524a) 및 상기 제2 처리 채널(518) 내의 제2 신호 경로(524b)와 같은 적어도 각각의 신호 경로를 포함한다. 처리 채널들(516, 518)은 도시한 바와 같이 각각의 증폭기(522a, 522b)를 추가적으로 포함할 수 있다.
각 처리 채널(516, 518)은 여기서는 센서들(512, 514)로 예시되는 센싱 요소 또는 복수의 센싱 요소들에 의해 발생되는 아날로그 신호에 대응한다. 일부 실시예들에서, 각 처리 채널(516, 518)은 각각의 센서(512, 514)에 의해 발생되는 각각의 아날로그 신호(520a, 520b)에 대응하며, 다른 실시예들에서, 각 처리 채널(516, 518)은 동일한 센서(512)에 의해 발생되는 동일한 아날로그 신호(예를 들어, 신호(520a))에 대응한다. 비록 도 5에 두 센싱 요소들(512, 514)이 예시되지만, 상기 센서 IC(500)는 선택적인 제3 센서(513)로 도시한 바와 같이 셋의 센싱 요소들을 포함할 수 있다. 이러한 선택적인 제3 센서(513)는 제3 처리 채널(도시되지 않음) 내에서, 또는 현재의 처리 채널들(516, 518) 중의 하나 내에서 처리될 수 있는 아날로그 신호를 출력한다.
상기 센서들(512, 513, 514)은 여기에 설명되는 임의의 센서가 될 수 있고, 압력, 광 또는 표면으로 입사되는 광자들의 숫자와 같은 외부의 파라미터들을 감지하는 하나 또는 그 이상의 센싱 요소들을 포함할 수 있다. 상기 센서 IC(500)는 다음의 센서 분류들 중에서 임의의 것의 일부가 될 수 있다. 가스 센서, 부하 센서, 검출 센서, 가속도계, 자이로스코프 또는 생체 센서. 비록 상기 센서 분류들이 다른 기능성들을 제공하지만, 상기 센서 IC(500)는 여기에 설명되는 구조들과 방법들의 일부 또는 모두를 활용할 수 있거나, 추가적인 센싱 기술들과 함께 여기에 설명되는 구조들과 방법들을 활용할 수 있다. 예를 들면, 상기 센서들(512, 513, 514)은 LIDAR 또는 LADAR 시스템 내에 포함될 수 있다.
일부 예들에서, 상기 센서들(512, 513, 514)은 여기에 설명되는 자기장 센싱 요소들 중에서 임의의 것을 포함할 수 있다. 다른 예에서, 상기 센서들(512, 513, 514)은 포토다이오드, 포토트랜지스터, 또는 광자들을 전기 신호로 전환시킬 수 있는 임의의 다른 물질을 포함할 수 있다. 또한, 상기 센서들(512, 513, 514)은 압전 센서, 자성계 압력 센서, 트랜지스터계 압력 센서, 또는 정전 용량(capacitive) 또는 저항계 압력 센서를 포함할 수 있다. 각각의 예에서, 상기 센서(512, 513, 514)는 압력이나 기계적 스트레스를 감지하고, 감지된 파라미터를 전기 신호로 전환시키도록 구성된다. 상기 센서들(512, 513, 514)의 구성은 다음의 도 5a-도 5c에서 보다 상세하게 설명된다.
상술한 배치들은 특정한 응용 및/또는 안전성 요구 사항들에 적합한 다양한 선택 사항들과 함께 제공될 수 있다. 선택적인 요소들 및 연결들이 특정 점선 연결들 및 요소 윤곽들로 첨부된 도면들에 예시된다.
도 1에서 설명한 센서 IC(10)와 마찬가지로, 상기 센서 IC(500)는 다른 처리나 동작을 위해 외부의 회로들 및 시스템들에 제공될 수 있는 하나 또는 그 이상의 출력 신호들을 발생시킬 수 있다. 일부 실시예들에서, 상기 체커 회로(534)로부터의 상기 폴트 신호(542)는 "복합" 출력 신호 또는 상기 센서 IC(500)에 의해 감지되는 파라미터에 대한 정보뿐만 아니라 폴트 정보를 전달하는 신호들을 재공하기 위해 상기 제1 및/또는 제2 처리된 신호들(530a, 530b)과 결합될 수 있다.
일부 실시예들에서, 상기 센서 IC(500)는 제2 체커 회로(536)를 추가적으로 포함한다. 상기 제2 체커 회로(536)는 상기 제1 체커 회로(534)와 마찬가지로 상기 제1 처리된 신호(530a) 및 상기 제2 처리된 신호(530b)에 대응하며, 상기 제1 처리된 신호(530a) 및 상기 제2 처리된 신호(530b)가 소정의 양 이상으로 서로 다를 때에 상기 센서 IC(500) 내의 폴트를 검출하도록 구성된다. 상기 제2 체커 회로(536)에 의해 발생되는 상기 폴트 신호(544)는 외부의 회로들 및/또는 시스템들에 대해 상기 IC(500)의 출력 신호로서 제공될 수 있다.
또한, 상기 센서 IC(500)가 상기 제1 및 제2 체커 회로들(534, 536) 모두를 이용하도록 구성될 수 있으므로, 각 체커 회로에 의해 발생되는 상기 폴트 신호들(542, 544)은 로직 회로(여기서는, 로직 또는 게이트(540))에 연결될 수 있으며, 이에 따라 폴트 신호(542) 또는 폴트 신호(544)가 상기 센서 IC(500) 내의 폴트 조건을 나타낼 때에 상기 센서 IC(500) 내의 폴트를 나타내는 폴트 신호(546)를 발생시킨다. 이러한 실시예들에서, 로직 회로(540)의 출력 신호(546)는 외부의 회로들 및/또는 시스템들에 상기 IC(500)의 다른(또는 선택적인) 출력 신호로서 제공될 수 있다. 또한, 상기 제1 및 제2 체커 회로들(534, 536)은 동일할 수 있거나, 불균일한 체커 회로들이 될 수 있다.
상기 센서(들)(512, 513, 514)는 상기 센서 IC(500)의 일부가 될 수(즉, 통합될 수 있거나 내부에 있을 수) 있거나, 선택적으로는 상기 센서 IC(500)의 외부에 있을 수 있다. 상기 센서(들)(512, 513, 514) 중에서 하나 또는 그 이상이 상기 센서 IC(500)의 외부에 위치할 때, 상기 외부의 센서는 상기 센서 IC(500)가 상기 외부의 센서로부터 센서 정보를 수신하게 하는 리드 또는 와이어를 통해 상기 센서 IC(500)에 전기적으로 연결될 수 있다. 상기 센서 IC(500)는 전자 회로부를 지지하는 하나 또는 그 이상의 반도체 다이, 전기적 연결들이 이를 통해 상기 IC의 외측으로부터 상기 IC 회로부까지 이루어질 수 있고 복수의 리드들을 가지는 리드 프레임을 포함하며, 추가적인 별개의 구성 요소들을 추가적으로 포함할 수 있다. 적어도 상기 반도체 다이 및 상기 리드 프레임의 일부를 포함하는 상기 IC(500)의 부분들은 상기 IC 패키지를 형성하는 비도전성 몰드 물질로 둘러싸이는 반면, 다른 부분들(상기 압력 센싱 요소에 도달하는 압력 또는 광학 센싱 요소에 도달하는 광을 위한 개구와 같은)은 상기 몰드 물질로 둘러싸이지 않으며, 상기 IC 내의 연결 지점들에 접근 가능하게 한다. 상기 센서 IC(500)의 다른 부분들은, 이에 한정되는 것은 아니지만, 컴퓨터, 회로 기판 또는 와이어링 하니스(wiring harness)나 하우징을 포함할 수 있는 다른 회로 요소에 대한 상기 센서 IC(500)의 전기적 및/또는 기계적 연결을 가능하게 하는 외부의 리드 부분들을 가질 수 있다. 상기 IC 패키지는 상기 다이가 상기 리드 프레임에 대향하는 그 활성 표면을 가지는 상기 리드 프레임에 부착되는 "다이-업(die-up)" 패키지, 상기 다이가 상기 리드 프레임과 마주하는 그 활성 표면을 가지는 상기 리드 프레임에 부착되는 "플립-칩(flip-chip)" 패키지, 또는 상기 리드 프레임이 상기 다이 상부에 위치하거나, 리드-온-칩 패키지 상부에 위치하는 "리드-온-칩(lead-on-chip)" 패키지로 구성될 수 있으며, 여기서 상기 다이의 활성 표면은 상기 리드 프레임의 바닥 표면상에 위치하며, 전기적 연결은 상기 다이의 활성이나 상부 표면으로부터 상기 리드 프레임의 상부 표면까지 이루어질 수 있다.
점선의 박스들(550, 550b, 550c, 550d, 560)은 상기 센서 IC 패키지 내의 가능한 개개의 반도체 다이를 나타내다. 상기 센서(들)(512, 513, 514)는 상기 센서 IC(500)의 내부에 있을 수 있거나, 선택적으로는 상기 IC의 외부에 위치할 수 있다. 예를 들면, 외부의 센서는 PC 기판, 또는 이에 한정되는 것은 아니지만, 알루미나 기판을 포함하는 혼성 회로 기판 상에 형성되는 압력 센서를 포함할 수 있으며, 여기서 상기 외부의 센서는 상기 센서 IC(500)에 연결된다. 많은 변형들이 상술한 하나 또는 그 이상의 다이 상의 회로부의 분리의 측면에서 가능하며, 그 변형도 일반적으로 안전 요구 사항들과 공간 및 비용 고려 사항들에 기초하여 적용된다.
예를 들면, 상기 센서 IC(500)는 상기 IC(500) 내에 회로부와 함께 하나의 반도체 다이(즉, 550a, 550b 및 550d로 표기된 부분들을 포함하는 반도체 다이) 상으로 통합될 수 있는 제1 센서(512), 그리고 550c로 표기된 반도체 다이처럼 별도의 반도체 다이에 의해 지지될 수 있는 제2 센서(514)를 포함할 수 있다. 이러한 예에서, 상기 제2 센서(514)는 상기 550a, 550b 및 550d로 표기된 부분들을 포함하는 반도체 다이 구조에 와이어 연결되거나, 플립-칩 연결되거나, 그렇지 않으면 통신 및 전기적으로 연결될 수 있다.
또 다른 예에서, 상기 센서 IC(500)는 제1 및 제2 센서들(512, 514)을 포함할 수 있고, 각 센서(512, 514)는 별도의 반도체 다이(550a, 550c)에 의해 각기 지지될 수 있다. 상기 센서 IC(500) 내의 추가적인 회로부는 550b 및 550d로 표기된 부분들을 포함하는 반도체 다이에 의해 지지될 수 있다. 상기 센서들(512, 514)은 전기적 연결을 통해 상기 IC 회로부와 통신할 수 있다.
상기 센서 IC(500)의 반도체 다이는 기판(들)이 상기 능동 요소 및 상기 센서 IC(500)의 다른 특징물들이 형성될 수 있는 하나 또는 그 이상의 층들이나 서브 층들을 포함할 수 있으므로 상기 기판(들)로서 보다 일반적으로 언급될 수 있다. 상기 기판들은 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 웨이퍼, 실리콘 웨이퍼, 유리 웨이퍼, 임의의 다른 적합한 웨이퍼 또는 유형의 기판을 포함할 수 있다. 레이저 어블레이션(laser ablation) 공정, 심층 반응성 이온 식각(DRIE) 공정, 또는 습식 식각 공정이 압력 센서들 내에 사용되는 경우와 같은 상기 웨이퍼 내의 공동(cavity)들을 포함하는 상기 센서 IC(500)의 특성물들을 형성하기 위해 이용될 수 있다. 실리콘 웨이퍼 또는 SOI 웨이퍼가 사용되는 일부 예들에서, 상기 센서 IC(500)의 특성물들은 이방성 실리콘 습식 식각 공정을 이용하여 형성될 수 있다.
상기 센서 IC(500)는 이러한 하나의 구조를 다른 하나 상에 성장시키거나, 증착하거나, 부착시키기 위해 웨이퍼 레벨에서 이용되는 표준, 비표준, 후처리 또는 임의의 다른 제조 기술을 이용하여 형성되는 다중의 서브 층들, 층들, 다이 또는 기판들을 포함할 수 있다. 도 5a, 도 5b 및 도 5c를 참조하면, 상기 센서 IC(500) 내의 다양한 예시적인 층들을 나타내는 상기 센서 IC(500)의 단면도들이 예시된다. 상기 센서 IC(500) 내에 대향하는 표면들을 가지는 제2 웨이퍼(528)가 포함된다. 상기 제2 웨이퍼(528)의 바닥 표면은 웨이퍼, 핸들 또는 핸들 웨이퍼로 지칭될 수 있는 핸들 웨이퍼(557)에 결합될 수 있다. 상기 핸들 웨이퍼(557)는 상기 센서 IC(500) 내의 SOI 웨이퍼(551)의 일부이며, 여기서 상기 SOI 웨이퍼(551)는 상기 핸들 웨이퍼(557)에 접착되는 절연층(555)에 부착되는 장치층(553)을 포함한다. 상기 SOI웨이퍼(551) 및 상기 제2 웨이퍼(528)는 웨이퍼 형태로 결합될 수 있고, 다이로 분리되거나 절단될 수 있으며, 다이 형태로 결합될 수 있다. 일부 예들에서, 리드 프레임이 상기 SOI 웨이퍼(551)가 상기 리드 프레임과 결합되도록 상기 제2 웨이퍼(528) 대신에 사용될 수 있다. 이들 예들에서, 상기 리드 프레임은 구리 또는 반도체 패키지 내의 리드 프레임으로서 사용되기 위한 적합한 유사한 물질로 형성될 수 있다.
상기 절연층(555)은 절연체로 언급될 수 있으며, 이산화실리콘 또는 산화실리콘과 같은 절연 물질의 하나 또는 다중의 층들을 포함할 수 있다. 상기 절연층(555)은 상기 핸들 웨이퍼(557) 및 장치층(553) 사이에 배치될 수 있다. 도 5에 예시한 다양한 전기적 구성 요소들이 상기 장치층(553) 내에 형성될 수 있다. 일부 예들에서, 상기 장치층(553)은 최상품의 실리콘을 포함하는 활성층이 될 수 있다.
도 5a를 참조하면, 센서 멤브레인들(535, 539)이 압력 센서로 이용될 수 있는 멤브레인 또는 다이아프램(diaphragm)을 형성하기 위해 상기 장치층(553) 내에 제조될 수 있다. 이들 센서 멤브레인들(535, 539)은 상보성 금속산화물 반도체(CMOS) 또는 반도체 공정 층들을 이용하여 제조될 수 있다. 일부 예들에서, 상기 센서 멤브레인들(535, 539)은 대응되는 실리콘-온-인슐레이터(SOI) 웨이퍼의 후면을 통한 식각에 의해 형성될 수 있다. 이러한 식각은 높은 종횡비의 DRIE를 이용하는 심층 반응성 이온 식각(DRIE), 또는 상기 SOI 웨이퍼에 대해 수행될 수 있는 임의의 다른 유사한 공정의 결과가 될 수 있다. 다른 예들에서, 상기 센서 멤브레인들(535, 539)은 수산화칼륨(KOH) 습식 식각이나 다른 유형의 등방성 습식 식각 공정, 즉 에틸렌디아민(ethylenediamine) 및 피로카테콜(pyrocatechol)(EDP), 또는 수산화 테트라메틸 암모늄(tetramethyl ammonium hydroxide: TMAH)의 수성 용액을 사용하는 습식 식각을 이용하여 형성될 수 있다. DRIE와 같은 건식 식각이 이용될 때, 상기 SOI 웨이퍼(551)는 실리콘 웨이퍼, 유리 기판 또는 다른 유형의 웨이퍼가 될 수 있다. 또 다른 예들에서, 상기 센서 멤브레인들(535, 539)은 표면 미세가공 및 벌크(bulk) 미세가공 공정들을 이용하여 생성될 수 있다. 또한, 상기 센서 멤브레인들(535, 539)은 실리콘 이외의 물질, 예를 들면 이산화실리콘, 산화실리콘 또는 질화실리콘이 될 수 있으며, 이플루오린화 제논(xenon difluoride)을 사용하여 식각될 수 있는 실리콘 희생층 상에 형성될 수 있다. 또 다른 예들에서, 상기 센서 멤브레인들(535, 539)은 폴리머로 형성될 수 있다.
상기 센서들(512, 514)은 상기 센서 멤브레인들(535, 539) 및 상기 제2 웨이퍼(528) 사이에 형성되는 공동(cavity)들(533, 537)을 포함할 수 있다. 상기 제1 센서(512)는 상기 센서 멤브레인(535) 및 상기 제2 웨이퍼(528) 사이에 형성되는 공동(533)을 가질 수 있고, 상기 제2 센서(514)는 상기 센서 멤브레인(539) 및 상기 웨이퍼(528) 사이에 형성되는 공동(537)을 가질 수 있다.
압력 센서(512)는 상기 제2 웨이퍼(528) 상의 전극(521) 및 상기 멤브레인(535) 상의 전극(543) 사이의 커패시턴스의 변화를 측정하여 형성될 수 있다. 압력 센서(514)는 상기 제2 웨이퍼(528) 상의 전극(527) 및 상기 멤브레인(539) 상의 전극(545) 사이의 커패시턴스의 변화를 측정하여 형성될 수 있다. 상기 제2 웨이퍼(528)가 리드 프레임(528)이거나, 리드 프레임 물질을 포함한 수 있는 실시예들에서, 상기 전극들(521, 527)은 상기 리드 프레임(528)의 표면 상에 형성될 수 있거나, 상기 리드 프레임(528) 자체가 될 수 있다. 이들 실시예들에서, 상기 전극들(521, 527)은 이들이 동일하거나 거의 동일한 전위를 가지도록 상기 리드 프레임(528)의 동일한 부분으로부터 형성될 수 있지만, 다른 실시예들에서는 상기 전극들(521, 527)은 상기 전극들(521, 527)이 다른 다이 패들과 같이 서로로부터 전기적으로 절연되도록 다른 리드 프레임(528) 부분들로부터 형성될 수 있다.
상기 공동들(533, 537)은 각기 특징 폭들인 W1 및 W2를 가진다. 상기 센서 다이아프램들(535, 539)은 각 다이아프램의 각각의 공동(533, 537)의 특징 폭들에 대응되는 폭들을 가진다. 각 센서(512, 514)의 폭들을 변화시키며, 이에 따라 각 다이아프램(535, 539)의 폭이 상기 센서들(512, 514)이 다른 레벨들에서 감도에 영향을 미치는 압력을 감지하도록 각 센서(512, 514)의 해상도 또는 감도를 변경시킬 수 있다. 이러한 센서 IC(500)의 내용에서 폭이 직경, 크기 또는 형상의 중앙을 가로지르는 다른 측정 사항들이 될 수 있는 점이 이해되어야 할 것이다.
상기 공동(533, 537)의 폭이 커질수록, 상기 센서(512, 514)가 다이아프램(535, 539) 내의 변형들에 보다 민감해진다. 예를 들면, 상기 제1 센서(512)의 특징 폭 W1이 상기 제2 센서(514)의 특징 폭 W2보다 크다. 따라서, 상기 제1 센서(512)의 감도가 상기 제2 센서(514)의 감도보다 커지며, 이에 따라 상기 제2 센서 압력 범위보다 커진다. 다이아프램 감도는 상기 센서 멤브레인들(535, 539)의 강성(stiffness)에 반비례한다. 센서(512, 514)의 폭이 감소하면서, 상기 센서 멤브레인들(535, 539)의 강성은 증가하며, 이에 따라 상기 센서 멤브레인들(535, 539)이 압력에 의해 야기되는 이동이나 편향에 덜 민감하게 되고, 낮은 해상도로 감지된 압력을 출력하게 된다. 센서(512, 514)의 폭이 증가하면서, 상기 센서 멤브레인들(535, 539)의 강성은 감소하며, 이에 따라 상기 센서 멤브레인들(535, 539)이 압력에 의해 야기되는 이동이나 편향에 보다 민감하게 되고, 높은 해상도로 감지된 압력을 출력하게 된다. 일부 예들에서, 상기 다이아프램들 또는 멤브레인들(535, 539)은 상기 폭 W1 및 상기 폭 W2가 상기 멤브레인들(535, 539)의 직경을 나타내도록 실질적으로 원형의 형상을 가질 수 있다. 다른 멤브레인 형상들도 본 발명의 범주를 벗어나자 않고 형성될 수 있다. 원형의 멤브레인들은 DRIE 공정과 같은 공정에 의해 실리콘 웨이퍼 내에 보다 용이하게 형성될 수 있다.
상기 센서들(512, 514)은 선택적이거나 추가적인 센싱 역량들을 제공할 수 있는 상기 전극(543, 545)을 대신하여 추가적이거나 선택적인 센싱 요소(여기서는 이차적인 센싱 요소로 언급됨)를 포함할 수 있다. 일부 예들에서, 이러한 선택적이거나 이차적인 센싱 요소는 자기저항 효과, 홀 효과 또는 압전 홀 효과를 이용하여 각 멤브레인 또는 다이아프램(535, 539)의 편향을 감지하기 위해 상기 센서 멤브레인들(535, 539) 내에 설치되는 홀 플레이트, 자기저항 요소, 또는 다른 자기장 센싱 요소가 될 수 있다. 상기 멤브레인들 또는 다이아프램들(535, 539)이 편향되거나 이동될 때, 상기 자기장 센서들(543, 545)로부터의 신호가 변화되며, 상기 변화의 양이 상기 멤브레인에 대해 인가되는 압력의 측정이 될 수 있다. 영구 자석들(521, 527)은 상기 영구 자석들(521, 527)이 상기 제2 웨이퍼(528)의 표면 상에 위치하도록 증착될 수 있거나, 상기 자석들(523, 525)의 일부가 상기 제2 웨이퍼(528)의 표면 아래에 있도록 상기 웨이퍼(528) 내에 부분적으로 매립될 수 있다. 다른 실시예에서, 자석이 적어도 하나의 자석이나 코일 또는 자기장 소스로서 상기 리드 프레임 또는 웨이퍼(528) 후방에 위치할 수 있다. 일부 예들에서, 상기 자성 소스는 상기 멤브레인들(535, 539) 상부에 놓여진다.
다른 실시예들에서, 상기 하나 또는 그 이상의 전극들(521, 527)은 홀 효과 또는 자기저항 센싱 요소들이 될 수 있는 자기장 센싱 요소들일 수 있다. 이들 실시예들에서, 상기 센서 IC(500)는 자기장을 발생시키는 영구 자석, 백 바이어스(back bias) 자석이나 코일을 포함할 수 있다. 예를 들면, 영구 자석이 백-바이어스 자계를 제공하도록 각 센서 멤브레인(535, 539)의 표면 상에 프린트될 수 있거나, 그렇지 않으면 배치될 수 있다. 또한, 자석이 백 바이어스 자계를 제공하도록 상기 센서 IC(500)를 지지하는 리드 프레임 위나 아래에 장착될 수 있거나, 상기 센서 IC(500) 패키징 내에 포함될 수 있다. 이 경우, 연질의 강자성 물질이 자속 변화가 상기 자기장 센싱 요소들(521, 527)에 의해 측정되게 하도록 상기 멤브레인들(535, 539) 상에 증착될 수 있다. 자성 센싱 요소들(521, 527)과 자석들이나 강자성 물질들이 사용되는 예들에서, 상기 압력은 상기 센서 멤브레인(535, 539)에 부착된 자석이나 자성 물질이 상기 압력에 의해 이동됨에 따라 상기 자성 센싱 요소들(521, 527)과 연관된 자기장을 변경시킬 때에 감지될 수 있다.
자율 주행, 자율 주행 또는 반자율 주행 차량들에서 자동차 안전 무결성 기준(ASIL) 요구 사항들을 수행하는 경우들과 같은 많은 응용들이 광학 센서들을 요구한다. 이들 응용들에서, 상기 센서들(512, 514)은 광학적 센싱 물질을 포함할 수 있다. 상기 센서들(512, 514)에 부착되거나, 상기 센서 IC(500)와 함께 사용되는 렌즈들은 각 센서(512, 514)에 의해 흡수되는 광자들의 양이나 숫자를 변경시키는 데 이용될 수 있으며, 이에 따라 각 센서(512, 514)의 센싱 해상도를 변경시킬 수 있다. 선택적으로는, 제1 센서(512)는 상기 제2 센서(514)보다 큰 폭 또는 감지 영역을 가질 수 있으며, 이에 따라 보다 많은 숫자의 광자들을 흡수할 수 있다.
다른 실시예들에서, 광학 센서(512)는 전자 장치들, 예를 들면 도 5의 550B 및 550d로서 동일한 기판이나 다이 상에 위치할 수 있고, 광학 센서(514)는 다른 물질, 예를 들면 이에 한정되는 것은 아니지만, GaAs로 이루어진 다른 다이 상에 위치할 수 있다.
상기 센서 멤브레인들(535, 539)의 두께를 변화시키는 것, 상기 센서 멤브레인들(535, 539)의 물질을 변화시키는 것, 상기 다이아프램들(535, 539)의 직경이나 폭을 변화시키는 것, 또는 상기 센서 멤브레인들(535, 539)의 형상들이나 특징들을 부각하거나 추가하는 것을 포함하여 상기 압력 센싱 범위를 변경하기 위한 다중의 방식들이 존재한다. 이들 방법들 중의 일부가 도 5c와 함께 다음에 논의된다.
도 5a에 도시된 실시예에서와 같이, 도 5b에 도시한 센서(500)는 다이아프램(535, 539) 및 상기 센서 멤브레인(535, 539)과 상기 웨이퍼 또는 리드 프레임(528)에 의해 한정되는 센서 공동(533, 537)을 포함하는 둘의 센서들(512, 514)을 가진다. 각 센서 공동(533, 537)은 상기 다이아프램의 강성 및 이에 따른 상기 센서(512, 514)의 감도를 나타내는 특징 폭들인 W1 및 W2를 가진다.
도 5b의 센서들(512, 514)은 압전 레지스터들, 압전 트랜지스터들 또는 임의의 다른 유형의 압전 센서를 포함할 수 있는 다중의 압전 센서들을 구비한다. 일 실시예에서, 각 센서(512, 514)는 상기 다이아프램(535, 539)의 표면 상에 위치하거나 표면 내에 매립되는 한 쌍의 압전 센서들을 포함할 수 있다. 예를 들면, 상기 제1 센서(512)는 그 다이아프램(535)의 일 측면 상에 설치되는 하나의 압전 센서(552) 및 그 다이아프램(535)의 대향하는 측면 상에 설치되는 제2의 압전 센서(554)를 포함할 수 있다. 유사하게, 상기 제2 센서(514)는 그 다이아프램(539)의 일 측면 상에 설치되는 하나의 압전 센서(556) 및 그 다이아프램(539)의 대향하는 측면 상에 설치되는 제2의 압전 센서(558)를 포함할 수 있다. 이들 압전 센서들(552, 554, 556, 558)은 압력이나 기계적 스트레스가 각 다이아프램(535, 539)에 가해질 때에 저항과 같은 이들의 성질들을 변화시킨다. 압전 레지스터의 경우에 대하여, 상기 레지스터는 상기 저항의 변화가 전기 회로에 의한 전압의 변화로서 측정될 수 있도록 이를 통해 알려지는 전류를 가질 수 있다. 다른 실시예들에서, 상기 레지스터에 인가되는 일정한 전압이 전기 회로에 의해 검출될 수 있는 전류의 변화를 가져올 수 있다. 한 가지 경우에서, 상기 압전 레지스터를 통하는 전류의 변화는 전기 회로의 다른 부분 내의 감지 레지스터 상의 전압으로 감지될 수 있다. 일부 예들에서, 상기 압전 센서들(552, 554, 556, 558)은 상기 다이아프램들(535, 539)의 표면 상에 설치될 수 있다. 다른 예들에서, 상기 압전 센서들(552, 554, 556, 558)은 상기 압전 센서들(552, 554, 556, 558)의 일부가 상기 다이아프램(535, 539) 내부에 둘러싸이도록 상기 다이아프램들(535, 539)의 표면 내로 매립될 수 있다.
구조 암(structural arm)들(도시되지 않음)이나 특성물들이 각 센서(512, 514)가 상기 공동 벽의 측부로부터 상기 센서 공동(533, 537)의 중심을 향해 연장되는 둘의 구조 암들을 가지도록 상기 공동 벽의 측부로부터 연장될 수 있다. 이러한 실시예에서, 상기 공동 벽은 상기 절연층(557) 또는 장치층(553)의 일부들을 포함할 수 있다. 상기 압전 센서들(552, 554, 556, 558)은 상기 센서 멤브레인들(535, 539)에 가해지는 압력의 양을 감지하도록 상기 구조 암들 상에 설치된다. 상기 센서 멤브레인들(535, 539)에 가해지는 상기 기계적 스트레스나 압력은 상기 구조 암들 내에 집중될 수 있으며, 이에 따라 상기 구조 암 상에 상기 압전 센서들(552, 554, 556, 558)을 설치하는 것은 상기 센서 출력의 해상도를 증가시킨다.
일부 예들에서, 더미(dummy) 압전 센서가 상기 기판 또는 반도체 다이의 일부들 상에 설치될 수 있다. 이러한 더미 센서는 온도 보상을 수행하기 위해 휘스톤 브리지와 함께 사용될 수 있다.
도 5c에는 각기 변화되는 두께들인 t1(582) 및 t2(584)를 구비하는 센서 멤브레인들(535, 539)을 가지는 센서 IC(500)가 예시된다. 일부 경우들에서, 깊이 t1(582)의 추가적인 식각이 t2(584)의 두께까지 얇은 멤브레인(539)에 수행된다. t1(582)의 깊이까지 상기 센서 멤브레인(539)을 식각하는 것은 상기 제1 센서 멤브레인(535)이 상기 제2 센서 멤브레인(539)보다 두꺼워지게 한다. 즉, 상기 제1 센서 멤브레인(535)이 상기 장치층(533)과 동일한 두께인 t1(582)을 가지고, 상기 제2 센서 멤브레인(539)이 상기 장치층(533)의 경우보다 작은 두께인 t2(584)를 가지도록 t1(582)의 값이 t2(584)의 값보다 크다. 비록 도 5c에 보다 두꺼운 제1 멤브레인(535) 및 보다 얇은 제2 멤브레인(539)이 예시되지만, 다른 실시예들이 보다 얇은 제1 멤브레인(535) 및 보다 두꺼운 제2 멤브레인(539)을 포함할 수 있는 점이 이해되어야 할 것이다. 또한, 두 멤브레인들(535, 539)은 상기 센서들(512, 514)을 더 제어하기 위해 각기 상기 장치층(533)과 다른 두께를 가지도록 식각될 수 있다. 상기 센서 멤브레인들(535, 539)은 여기에 설명되는 임의의 식각 방법을 이용하여 식각될 수 있다.
일부 예들에서, 상기 제1 센서 멤브레인(535)의 두께인 t1(582)이 상기 제2 센서(514)의 멤브레인(539)보다 두껍도록 추가적인 멤브레인이 제1 센서(512) 또는 두 센서들(512, 514)의 상부에 제조되거나 설치될 수 있다. 이러한 실시예에서 상기 제2 센서(514)는 추가적인 멤브레인이 없으며, 이에 따라 t2(584)의 멤브레인 두께를 가진다. 상기 추가적인 멤브레인 물질은 상기 다이아프램 또는 멤브레인들(535, 539)의 기계적인 성질들을 변화시키기 위해 폴리실리콘, 이산화실리콘, 산화실리콘, 또는 다른 물질이 될 수 있다. 다른 실시예에서, 양 멤브레인들(535, 539)은 이들에 추가되는 물질을 가질 수 있다. 이들 추가되는 물질들은 상기 두 멤브레인들(535, 539)에 대해 동일하거나 다른 물질이 될 수 있다. 일부 경우들에서, 상기 멤브레인들(535, 539)은 식각되지 않을 수 있으며, 상기 장치층(553)의 두께를 가질 수 있다. 다른 실시예들에서, 상기 멤브레인들은 상기 웨이퍼 물질(535, 539)의 상부에 추가되는 물질로 이루어질 수 있으며, 535, 539의 상기 물질, 예를 들면, 실리콘은 제거될 수 있다.
도 5a 내지 도 5c에 예시한 센서들(512, 514)은 다른 처리 정확도들을 가지는 불균일한 처리 채널들(516, 518)을 가져오는 다른 센싱 해상도들을 가진다. 이들 불균일한 처리 채널들(516, 518)은 상기 센서들(512, 514)의 특징들을 변화시키거나, 레이아웃, 회로 요소들 사이의 연결들, 덜 정확한 게인 스테이지들, 보다 낮은 카운트 아날로그-디지털 컨버터, 또는 다른 크기의 반도체 다이들과 같은 상기 센서들(512, 514)과 같은 상기 센서 IC(500) 내의 상기 시스템의 다른 특징들을 변화시켜 생성될 수 있다.
일부 경우들에서, 상기 센서들에 공급되는 전력은 센서들(512, 514) 사이에 차이들을 생성하도록 변경될 수 있다. 예를 들면, 상기 센서들(512, 514)의 동작이 각 센서(512, 514)에 공급되는 전류나 전압의 양을 변화시켜 변경될 수 있다. 하나의 센서에 보다 높은 전류 또는 전력을 제공하는 것은 다른 하나의 센서에 대해 해상도를 증가시킬 수 있다. 마찬가지로, 일부 센서들에서 상기 센싱 요소들에 공급되는 전압을 변경시키는 것은 상기 센싱 요소들의 성능을 변화시킨다.
다른 예에서, 각 센서(512, 514)는 다른 유형의 센싱 물질들 포함할 수 있다. 예를 들면, 하나의 센서(512, 514)는 GaAs, InGaAs, 또는 다른 화합물 반도체 물질과 같은 반도체계 채널이나 센서를 포함할 수 있는 반면, 다른 하나의 센서(512, 514)는 실리콘계 센서를 포함한다. 다른 예들에서, 센서들(512, 514)은 상기 다이 상에서 전기적으로 연결되지 않을 수 있거나, 다른 다이 상에 형성될 수 있으며, 여기서 와이어 본드들, 솔더 범프들, 필라 범프들 또는 임의의 다른 전기적인 연결 물질과 같은 전기적 연결이 상기 센싱 요소들을 도 5의 회로부(550b, 550d)에 연결하는 데 이용될 수 있다. 또 다른 예들에서, 상기 별도의 센서 요소는 제2 다이 상에 위치할 수 있다. 또한, 하나의 광학 센서는 상기 센싱 층으로 폴리실리콘층을 포함할 수 있는 반면, 다른 하나의 광학 센서는 단결정 실리콘층을 이용할 수 있다. 이러한 예에서, 단결정 실리콘층을 이용하는 센서는 광의 특정 파장들에 더 반응할 수 있으며, 이에 따라 상기 폴리실리콘층을 구비하는 센서보다 높은 해상도를 가질 수 있다. 상기 폴리실리콘 광학 센서는 또한 다른 회로부의 상부에 형성될 수 있으며, 이에 따라 전체적인 다이 면적을 감소시킬 수 있다.
앞서 논의한 바와 같이, 상기 센서 IC(500)는 상기 센서 IC(500)의 특징들이 하나의 반도체 다이 상에 위치할 수 있는 반면, 상기 센서 IC(500)의 다른 특징들이 제2의 별도의 반도체 다이에 위치하도록 분할될 수 있다. 상기 센서들(512, 514)이 실리콘 센싱 요소들을 포함할 때, 상기 요소들은 상기 센서 IC(500)의 회로부와 동일한 반도체 다이 상에 위치할 수 있다. 다른 예들에서, 각 센서(512, 514)와 상기 회로부는 별도의 다이 상에 위치할 수 있다.
도 5a-도 5c에 예시한 센서들(512, 514)은 이들의 센싱 해상도의 관점에서 상이하며, 이에 따라 이들의 각각의 처리 채널(516, 518) 내에 사용될 때에 상기 채널들은 다른 처리 정확도들을 가지는 불균일한 처리 채널들(516, 518)이 된다. 이들 불균일한 처리 채널들(516, 518)은 센싱 및 폴트 검출 능력들 모두를 제공하도록 활용될 수 있다. 특히, 보다 정확한 센서(512, 514)를 구비하는 처리 채널(516, 518)은 정확한 센서 출력을 제공하는 데 이용될 수 있는 반면, 덜 정확한 센서(512, 514)는 상기 보다 정확한 센서의 출력을 점검하는 데 이용될 수 있다. 상기 체커 회로(534)는 보다 정확한 센서의 출력의 출력을 점검하기 위해 상기 덜 정확한 센서의 출력을 이용한다. 다른 예에서, 상기 센서 멤브레인들(535, 537) 중의 하나를 편향시키기 위해 요구되는 압력은 보다 낮은 압력 레벨에서 발생되며, 이에 따라 상기 덜 정확한 센서(512, 514)가 상기 압력이 특정 스레시홀드 이상으로 상승될 때에 전기 신호를 전환시키도록 디지털 스위치로 이용될 수 있다.
셋의 센서들(512, 513, 514)이 상기 센서 IC(500) 내에 포함되는 실시예들에서, 셋의 감지된 값들이 실제 감지된 압력 값을 출력하고, 감지된 압력 값이 고압 스레시홀드를 초과하는 지를 점검하며, 다른 감지된 압력 값이 저압 스레시홀드 아래에 해당하는 지를 점검하기 위해 이용될 수 있다. 이들 실시예들에서, 상기 체커 회로(534) 및 상기 제2 체커 회로(536)는 상기 실제 감지된 압력 값의 출력을 점검하고, 상기 고압 및 저압 스레시홀드들 이내에 있는 지를 결정하기 위해 공통 입력 와이어 또는 회로를 이용하도록 구성될 수 있다. 다른 예에서, 상기 센서들 중의 하나는 실제 감지된 압력 값을 출력하는 데 이용될 수 있는 반면, 다른 둘의 센서들은 압력 스레시홀드에 도달되면 특정 체커 회로들을 동작시키는 연속 폴트 검출기 내에 이용될 수 있다. 다른 예에서 셋의 체커 회로들이 존재할 수 있다.
여기서 언급되는 모든 참조 문헌들은 전체적으로 여기에 참조로 포함된다.
바람직할 실시예들을 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자에게는 이들 개념들을 포함하는 다른 실시예들도 이용될 수 있는 점도 분명해질 것이다.
예를 들면, 도 1, 도1a, 도 1b 및 도 5의 센서 IC들이 둘의 처리 채널들을 가지는 것으로 도시되지만, 비용 및 공간 고려 사항들이 허용될 경우에 둘 이상의 처리 채널들이 이용될 수 있는 점이 이해될 것이다.
이에 따라, 본 발명의 실시예들이 개시되는 실시예들에 한정되지 않아야 하며, 첨부된 특허 청구 범위의 사상과 범주에 의해서만 제한되는 것으로 이해될 것이다.

Claims (27)

  1. 센서 집적 회로에 있어서,
    제1 다이아프램(diaphragm)에 걸친 차압에 의해 변형될 수 있는 상기 제1 다이아프램을 형성하는 제1 공동(cavity) 및 제2 다이아프램에 걸친 차압에 의해 변형될 수 있는 상기 제2 다이아프램을 형성하는 제2 공동을 포함하는 기판을 포함하고;
    제1 처리된 신호를 발생시키도록 제1 아날로그 신호에 대응하는 제1 처리 채널을 포함하며, 상기 제1 아날로그 신호는 상기 제1 다이아프램에 인접하게 위치하는 제1 센싱 요소에 의해 제공되고, 상기 제1 다이아프램의 변형을 검출하여 상기 제1 다이아프램에 걸친 상기 차압을 검출하도록 구성되며;
    제2 처리된 신호를 발생시키도록 제2 아날로그 신호에 대응하는 제2 처리 채널을 포함하고, 상기 제2 아날로그 신호는 상기 제2 다이아프램에 인접하게 위치하는 제2 센싱 요소에 의해 제공되며, 상기 제2 다이아프램의 변형을 검출하여 상기 제2 다이아프램에 걸친 상기 차압을 검출하도록 구성되고;
    상기 제1 처리된 신호 및 상기 제2 처리된 신호에 대응하여, 상기 센서 집적 회로 내의 폴트(fault)를 검출하고, 상기 제1 처리된 신호 및 상기 제2 처리된 신호가 소정의 양 이상으로 서로 다를 때에 상기 폴트를 나타내는 폴트 신호를 발생시키도록 구성되는 체커 회로(checker circuit)를 포함하며, 상기 체커 회로는 상기 제1 처리된 신호를 샘플링하고 제1 샘플링된 신호를 발생시키도록 구성되는 제1 샘플 회로, 상기 제2 처리된 신호를 샘플링하고 제2 샘플링된 신호를 발생시키도록 구성되는 제2 샘플 회로, 그리고 상기 제1 샘플링된 신호 및 상기 제2 샘플링된 신호에 대응하여 상기 폴트 신호를 발생시키도록 구성되는 윈도우 비교기(window comparator)를 포함하는 것을 특징으로 하는 센서 집적 회로.
  2. 제1항에 있어서, 상기 기판은 반도체 웨이퍼, 실리콘-온-인슐레이터(SOI) 웨이퍼, 또는 실리콘 웨이퍼를 포함하는 것을 특징으로 하는 센서 집적 회로.
  3. 제1항에 있어서, 상기 기판은 유리 웨이퍼를 포함하는 것을 특징으로 하는 센서 집적 회로.
  4. 제1항에 있어서, 상기 제1 다이아프램의 폭은 상기 제2 다이아프램의 폭보다 큰 것을 특징으로 하는 센서 집적 회로.
  5. 제1항에 있어서, 상기 제1 다이아프램의 두께는 상기 제2 다이아프램의 두께보다 큰 것을 특징으로 하는 센서 집적 회로.
  6. 제1항에 있어서, 상기 제1 다이아프램은 제1 물질을 포함하고, 상기 제2 다이아프램은 상기 제1 물질과 다튼 제2 물질을 포함하는 것을 특징으로 하는 센서 집적 회로.
  7. 제6항에 있어서, 표면 미세가공 압력 센서 및 벌크 미세가공 압력 센서를 포함하는 것을 특징으로 하는 센서 집적 회로.
  8. 제1항에 있어서, 다중의 압력 센싱 요소들을 포함하며, 상기 제1 공동은 제1 압력 센싱 요소를 포함하고, 상기 제2 공동은 제2 압력 센싱 요소를 포함하는 것을 특징으로 하는 센서 집적 회로.
  9. 제8항에 있어서, 상기 제1 및 제2 압력 센싱 요소들은 자기장 센싱 요소들을 포함하며, 상기 제1 센싱 요소에 의해 검출되는 자기장의 강도는 상기 제1 다이아프램의 변형에 따라 변화되고, 상기 제2 센싱 요소에 의해 검출되는 자기장의 강도는 상기 제2 다이아프램의 변형에 따라 변화되는 것을 특징으로 하는 센서 집적 회로.
  10. 제9항에 있어서, 상기 제1 다이아프램 및 상기 제2 다이아프램에 인접하는 강자성 물질을 더 포함하는 것을 특징으로 하는 센서 집적 회로.
  11. 제10항에 있어서, 상기 자기장 센싱 요소들에 인접하는 백-바이어스(back-bias) 자석, 영구 자석 또는 코일 중에서 하나를 더 포함하는 것을 특징으로 하는 센서 집적 회로.
  12. 제8항에 있어서, 상기 제1 및 제2 압력 센싱 요소들은 정전 용량(capacitive) 센싱 요소들을 포함하며, 상기 제1 센싱 요소에 의해 검출되는 커패시턴스의 양은 상기 제1 다이아프램의 변형에 따라 변화되고, 상기 제2 센싱 요소에 의해 검출되는 커패시턴스의 양은 상기 제2 다이아프램의 변형에 따라 변화되는 것을 특징으로 하는 센서 집적 회로.
  13. 제1항에 있어서, 다중의 압력 센싱 전극들을 포함하며, 상기 제1 공동은 제1 쌍의 압력 센싱 전극들을 포함하고, 상기 제2 공동은 제2 쌍의 압력 센싱 전극들을 포함하는 것을 특징으로 하는 센서 집적 회로.
  14. 제8항에 있어서, 상기 제1 및 제2 압력 센싱 요소들은 압전 센싱 요소들을 포함하며, 상기 제1 센싱 요소에 의해 검출되는 전압의 양은 상기 제1 다이아프램의 변형에 따라 변화되고, 상기 제2 센싱 요소에 의해 검출되는 전압의 양은 상기 제2 다이아프램의 변형에 따라 변화되는 것을 특징으로 하는 센서 집적 회로.
  15. 제14항에 있어서, 상기 압전 센서들은 압전 레지스터들 또는 압전 트랜지스터들 중에서 하나를 포함하는 것을 특징으로 하는 센서 집적 회로.
  16. 제1항에 있어서, 자성 요소가 상기 제1 다이아프램 및 상기 제2 다이아프램 사이에 배치되는 것을 특징으로 하는 센서 집적 회로.
  17. 제16항에 있어서, 상기 자성 요소는 경질의 강자성 물질 또는 연질의 강자성 물질 중에서 하나를 포함하는 것을 특징으로 하는 센서 집적 회로.
  18. 제1항에 있어서, 상기 제1 처리 채널은 제1 정확도를 가지며, 상기 제2 처리 채널은 상기 제1 정확도와 다른 제2 정확도를 가지는 것을 특징으로 하는 센서 집적 회로.
  19. 제1항에 있어서, 상기 기판은 상기 제1 센싱 요소 및 상기 제2 센싱 요소를 지지하도록 더 구성되는 것을 특징으로 하는 센서 집적 회로.
  20. 제1항에 있어서, 상기 기판은 상기 제1 센싱 요소 및 상기 제1 센싱 요소를 지지하는 상기 기판으로부터 분리되는 제2 기판을 지지하도록 더 구성되며, 상기 제2 기판은 상기 제2 센싱 요소를 지지하도록 구성되는 것을 특징으로 하는 센서 집적 회로.
  21. 제20항에 있어서, 상기 기판은 상기 제1 처리 채널, 상기 제2 처리 채널 및 상기 체커 회로를 지지하도록 구성되는 것을 특징으로 하는 센서 집적 회로.
  22. 제1항에 있어서, 상기 기판은 심층 반응성 이온 식각 공정 또는 등방성 실리콘 습식 식각 공정 중에서 적어도 하나를 이용하여 형성되는 것을 특징으로 하는 센서 집적 회로.
  23. 센서 집적 회로에 있어서,
    제1 아날로그 신호에 대응하여 제1 처리된 신호를 발생시키는 제1 처리 채널을 포함하며, 상기 제1 아날로그 신호는 입사 광자들을 검출하도록 구성되는 제1 반도체 구조에 의해 제공되고;
    제2 아날로그 신호에 대응하여 제2 처리된 신호를 발생시키는 제2 처리 채널을 포함하며, 상기 제2 아날로그 신호는 입사 광자들을 검출하도록 구성되는 제2 반도체 구조에 의해 제공되고;
    상기 제1 처리된 신호 및 상기 제2 처리된 신호에 대응하여 상기 센서 집적 회로 내의 폴트를 검출하고, 상기 제1 처리된 신호 및 상기 제2 처리된 신호가 소정의 양 이상으로 서로 다를 때에 상기 폴트를 나타내는 폴트 신호를 발생시키도록 구성되는 체커 회로를 포함하며, 상기 체커 회로는 상기 제1 처리된 신호를 샘플링하고 제1 샘플링된 신호를 발생시키도록 구성되는 제1 샘플 회로, 상기 제2 처리된 신호를 샘플링하고 제2 샘플링된 신호를 발생시키도록 구성되는 제2 샘플 회로, 그리고 상기 제1 샘플링된 신호 및 상기 제2 샘플링된 신호에 대응하여 상기 폴트 신호를 발생시키도록 구성되는 윈도우 비교기를 포함하는 것을 특징으로 하는 센서 집적 회로.
  24. 제23항에 있어서, 상기 제1 반도체 구조는 제1 물질을 포함하고, 상기 제2 반도체 구조는 제2 물질을 포함하며, 상기 제1 물질은 상기 제2 물질과 다른 것을 특징으로 하는 센서 집적 회로.
  25. 제23항에 있어서, 상기 제1 반도체 구조는 제1 표면 면적을 가지고, 상기 제2 반도체 구조는 제2 표면 면적을 가지며, 상기 제1 표면 면적은 상기 제2 표면 면적보다 큰 것을 특징으로 하는 센서 집적 회로.
  26. 제23항에 있어서, 상기 제1 반도체 구조 및 상기 제2 반도체 구조를 지지하도록 구성되는 기판을 포함하는 것을 특징으로 하는 센서 집적 회로.
  27. 제23항에 있어서, 상기 제1 반도체 구조, 상기 제1 처리 채널, 상기 제2 처리 채널 및 상기 체커 회로를 지지하도록 구성되는 제1 기판, 그리고 상기 제2 반도체 구조를 지지하도록 구성되는 제2 기판을 포함하는 것을 특징으로 하는 센서 집적 회로
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