KR20220091081A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 명세서의 다양한 예에 따른 표시 패널은, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판, 상기 기판의 표시 영역에 배치된 복수의 게이트 라인, 및 상기 기판의 비표시 영역에 배치되고, 수평 수직 게이트 연결 라인과 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함할 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE COMPRISING THE SAME}
본 명세서는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다.
이들 표시 장치 중에서 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 대별된다. 예를 들어, 유기 발광 표시 장치는 자체 발광형(self-luminance)으로서, 정공(hole) 주입을 위한 애노드 전극과 전자(electron) 주입을 위한 캐소드 전극으로부터 각각 정공과 전자를 발광층 내부로 주입시켜, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기 상태로부터 기저 상태로 떨어질 때 발광하여 영상을 표시할 수 있다.
이러한 표시 장치는 표시 패널, 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러 등을 포함한다. 이 중 게이트 드라이버는 표시 패널 내의 복수의 게이트 라인들에 게이트 펄스를 공급하고, 시프트 레지스터(shift register)를 이용하여 복수의 게이트 라인들에 인가되는 게이트 펄스를 순차적으로 시프트(shift)할 수 있다. 그리고, 표시 장치는 게이트 드라이버를 픽셀 어레이와 함께 표시 패널의 기판 상에 실장함으로써, 게이트 인 패널(Gate In Panel; GIP) 방식으로 구현될 수 있다.
표시 장치는 게이트 드라이버를 기판의 좌측 및/또는 우측 베젤(bezel) 영역에 배치되어 게이트 라인을 통해 게이트 펄스를 제공하는데, 표시 패널이 대형화됨에 따라 게이트 드라이버에 포함된 시프트 레지스터의 설계 영역이 증가하여 좌우 베젤 영역이 증가하는 문제가 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 명세서는 GIP 방식의 게이트 드라이버의 좌우 영역을 감소시켜 네로우 베젤을 구현할 수 있는 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 다양한 예에 따른 표시 패널은, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판, 상기 기판의 표시 영역에 배치된 복수의 게이트 라인, 및 상기 기판의 비표시 영역에 배치되고, 수평 수직 게이트 연결 라인과 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 패널은, 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 복수의 픽셀 영역을 갖는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판의 비표시 영역에 배치되고 상기 복수의 데이터 라인 각각에 데이터 신호를 공급하는 데이터 구동 회로, 및 상기 기판의 비표시 영역에 배치되고, 복수의 수평 수직 게이트 연결 라인과 복수의 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 상기 표시 패널을 포함하여 구현될 수 있다.
본 명세서에 따른 표시 패널 및 이를 포함하는 표시 장치는 GIP 방식의 게이트 드라이버를 표시 패널의 좌우 영역과 비패드 영역에 배치하고, 각 영역의 게이트 드라이버의 출력단과 게이트 라인을 수직 게이트 연결 라인과 수직 수평 게이트 라인을 통해 연결함으로써, 게이트 드라이버의 좌우 영역을 감소시킬 수 있고, 네로우 베젤을 구현할 수 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 다양한 예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 명세서의 일 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다.
도 3은 본 명세서의 다른 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다.
도 4는 본 명세서의 또 다른 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다.
도 5는 본 명세서의 일 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 6은 본 명세서의 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 7은 본 명세서의 다양한 예에 따른 표시 장치의 픽셀 영역을 나타낸 평면도이다.
도 8은 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 9는 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 10은 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 11은 본 명세서의 다양한 예에 따른 표시 장치의 표시 패널에서 베젤 영역의 감소 효과를 설명하는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 명세서의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 다양한 예에 따른 표시 패널 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 다양한 예에 따른 표시 장치를 개략적으로 나타낸 블록도이다. 도 2는 본 명세서의 일 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 본 명세서의 다양한 예에 따른 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 데이터 구동 회로(130), 게이트 구동 회로(140_L, 140_R, 140_B), 및 레벨 시프터(150) 등을 포함할 수 있다.
표시 패널(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
표시 영역(AA)은 영상이 표시되는 영역으로서, 기판의 중앙 부분에 정의될 수 있다. 표시 영역(AA)은 복수의 데이터 라인들(DL)과 복수의 게이트 라인들(GL)에 의해 정의되는 복수의 픽셀 영역에 픽셀들(pixels; P)이 매트릭스 형태로 배치될 수 있다. 표시 영역(AA)은 복수의 데이터 라인들(DL)과 복수의 게이트 라인들(GL)이 교차되고, 이 교차영역마다의 픽셀 영역에 픽셀들(P)이 배치되어 픽셀 어레이(pixel array)를 구성할 수 있다. 픽셀들(P)은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 또한, 픽셀들(P)은 매트릭스 형태 이외에도 다양하게 배치되어 픽셀 어레이를 구성할 수도 있다.
복수의 데이터 라인들(DL) 각각은 표시 영역(AA)에서 수직 방향으로 연장되며, 수평 방향을 따라 서로 이격되게 배치될 수 있다. 복수의 데이터 라인들(DL)은 데이터 구동 회로(130)로부터 데이터 신호를 수신하여, 복수의 픽셀들(P) 각각의 발광 소자의 휘도를 제어할 수 있다.
복수의 게이트 라인들(GL) 각각은 표시 영역(AA)에서 수평 방향으로 연장되며, 수직 방향을 따라 서로 이격되게 배치될 수 있다. 복수의 게이트 라인들(GL)은 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)에 전기적으로 연결될 수 있고, 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 게이트 구동 회로(140_L, 140_R, 140_B)로부터 게이트 신호를 수신하여, 복수의 픽셀들(P) 각각의 발광 소자의 턴-온 또는 턴-오프 타이밍을 제어할 수 있다. 본 명세서의 다양한 예에 따른, 복수의 게이트 라인들(GL)은 일단(또는 좌단) 및 타단(또는 우단)이 비접점 구조를 가질 수 있다. 복수의 게이트 라인들(GL) 각각은 단독으로는 전기적으로 플로팅된 라인일 수 있다. 다만, 본 명세서의 기술적 사상이 반드시 이에 한정되는 것은 아니며, 복수의 게이트 라인들(GL)의 일단 및 타단이 게이트 구동 회로에 전기적으로 연결될 수도 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판의 가장자리 부분에 정의될 수 있다. 비표시 영역(NA)은 표시 영역(AA)을 기준으로, 표시 영역(AA)의 제1 측(또는 좌측)에 위치한 제1 비표시 영역(또는 좌측 비표시 영역)과, 표시 영역(AA)의 제1 측에 대향하는 제2 측(또는 우측)에 위치한 제2 비표시 영역(또는 우측 비표시 영역)과, 표시 영역(AA)의 상기 제1 측 및 제2 측에 수직 대향하는 제3 측(또는 하측)에 위치한 제3 비표시 영역(또는 하측 비표시 영역)과, 표시 영역(AA)의 상기 제1 측 및 제2 측에 수직 대향하는 제4 측(또는 상측)에 위치한 제4 비표시 영역(또는 상측 비표시 영역)을 포함할 수 있다.
비표시 영역(NA)에는 게이트 구동 회로(140_L, 140_R, 140_B)가 게이트 인 패널(Gate In Panel; GIP) 방식으로 배치될 수 있다. 게이트 구동 회로(140_L, 140_R, 140_B)는 제1 비표시 영역에 배치되는 제1 게이트 구동 회로(140_L)(또는 좌측 게이트 구동 회로), 제2 비표시 영역에 배치되는 제2 게이트 구동 회로(140_R)(또는 우측 게이트 구동 회로), 및 제3 비표시 영역에 배치되는 제3 게이트 구동 회로(140_B)(또는 하측 게이트 구동 회로)를 포함할 수 있다. 다만, 본 명세서의 기술적 사상이 반드시 이에 한정되는 것은 아니며, 제3 게이트 구동 회로(140_B)는 제3 비표시 영역에 대향하는 제4 비표시 영역(또는 상측 비표시 영역)에 배치되거나, 제3 및 제4 비표시 영역 모두에 배치될 수도 있다.
데이터 구동 회로(130)는 미리 설정된 인터페이스 회로를 통해 타이밍 컨트롤러(120)와 통신할 수 있다. 데이터 구동 회로(130)는 타이밍 컨트롤러(120)로부터 영상 데이터(DATA)와 소스 타이밍 제어신호(DDC)를 수신하여, 데이터 신호(또는 데이터 전압)을 생성하고, 데이터 신호를 데이터 라인들(DL)에 공급할 수 있다. 그리고, 데이터 구동 회로(130)는 픽셀들(P)의 구동 특성과 관련된 센싱 신호를 데이터 라인들(DL)을 통해 수신하여 센싱 데이터를 생성하고, 센싱 데이터를 타이밍 컨트롤러(120)에 제공할 수 있다. 데이터 구동 회로(130)는 COG(Chip On Glass) 공정이나 TAB(Tape Automaed Bonding) 공정으로 표시 패널(110)의 데이터 라인들에 접속될 수 있다.
레벨 시프터(150)는 타이밍 컨트롤러(120)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 픽셀들(P)의 TFT들을 구동시킬 수 있는 게이트 온 전압과 게이트 오프 전압으로 부스팅(boosting)하여 게이트 구동 회로(140_L, 140_R, 140_B)에 공급할 수 있다. 게이트 타이밍 제어신호(GDC)는 외부 스타트 신호, 클럭 신호, 글로벌 신호 등을 포함할 수 있다. 레벨 시프터(150)는 타이밍 컨트롤러(120)와 함께 인쇄 회로 기판(printed circuit board)(160) 상에 실장될 수 있다.
타이밍 컨트롤러(120)는 다양한 인터페이스 회로를 통해 외부의 호스트 시스템과 연결될 수 있고, 데이터 구동 회로(130)와 연결될 수 있다. 타이밍 컨트롤러(120)는 호스트 시스템으로부터 영상 데이터(DATA)를 수신하고, 데이터 구동 회로(130)로부터 센싱 데이터를 수신할 수 있다. 타이밍 컨트롤러(120)는 픽셀들(P)의 구동 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 구동 회로(130)에 전송할 수 있다. 타이밍 컨트롤러(120)는 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 등의 타이밍 신호를 수신하고, 타이밍 신호에 기반하여 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다. 타이밍 컨트롤러(120)는 게이트 타이밍 제어신호(GDC)를 레벨 시프터(150)에 공급하고, 스스 타이밍 제어신호(DDC)를 데이터 구동 회로(130)에 공급할 수 있다. 타이밍 컨트롤러(120)는 레벨 시프터(150)와 함께 인쇄 회로 기판(160) 상에 실장될 수 있다.
게이트 구동 회로(140_L, 140_R, 140_B)는 레벨 시프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성할 수 있다. 게이트 구동 회로(140_L, 140_R, 140_B)는 게이트 신호를 복수의 게이트 라인(GL)에 순차 방식으로 공급할 수 있다. 게이트 구동 회로(140_L, 140_R, 140_B)는 GIP 방식으로 표시 패널(110)의 비표시 영역(NA) 상에 직접 형성될 수 있다. 비표시 영역(NA)에서, 제1 비표시 영역(또는 좌측 비표시 영역)과 제2 비표시 영역(또는 우측 비표시 영역)은 표시 패널(110)의 좌우 베젤 영역(BZ)을 의미할 수 있고, 제4 비표시 영역(또는 상측 비표시 영역)은 표시 패널(110)의 상단에 배치된 데이터 구동 회로(130)와 전기적으로 연결되는 패드부가 위치하는 패드 영역을 의미할 수 있고, 제3 비표시 영역(또는 하측 비표시 영역)은 상기 패드 영역에 대향하는 비패드 영역을 의미할 수 있다.
본 명세서의 다양한 예에 따른 표시 장치의 게이트 구동 회로(140_L, 140_R, 140_B)는 표시 영역(AA)에 배치된 복수의 게이트 라인(GL)에 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통한 더블 피딩(Double Feeding) 방식으로 게이트 신호를 공급할 수 있어, 위치별 로드 편차에 따른 신호 왜곡을 최소화할 수 있고, 표시 패널(110)의 좌우 베젤 영역(BZ)을 감소시켜 네로우 베젤(narrow bezel)을 구현할 수 있다. 본 명세서의 일 예에 따른 게이트 구동 회로(140_L, 140_R, 140_B)를 도 2를 참조하여 보다 구체적으로 살펴보면 다음과 같다.
도 2를 참조하면, 본 명세서의 일 예에 따른 게이트 구동 회로(140_L, 140_R, 140_B)는 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 복수의 게이트 라인(GL)들 각각에 전기적으로 연결될 수 있다.
게이트 구동 회로(140_L, 140_R, 140_B)는 제1 비표시 영역(또는 좌측 비표시 영역)에 배치되는 제1 게이트 구동 회로(140_L)(또는 좌측 게이트 구동 회로), 제2 비표시 영역(또는 우측 비표시 영역)에 배치되는 제2 게이트 구동 회로(140_R)(또는 우측 게이트 구동 회로), 및 제3 비표시 영역(또는 하측 비표시 영역)에 배치되는 제3 게이트 구동 회로(140_B)(또는 하측 게이트 구동 회로)를 포함할 수 있다.
제1 게이트 구동 회로(140_L)는 제1 수평 수직 게이트 연결 라인(HVGL_L)(또는 좌측 수평 수직 게이트 연결 라인)을 통해 복수의 게이트 라인(GL)들 각각에 게이트 신호를 공급할 수 있다.
여기서, 복수의 게이트 라인(GL)들 각각은 표시 패널(110)의 수평 방향으로 연장되며, 수직 방향을 따라 서로 이격되게 배치될 수 있다. 또한, 복수의 게이트 라인(GL)은 일단(또는 좌단) 및 타단(또는 우단)이 비접점 구조를 가질 수 있다. 복수의 게이트 라인들(GL) 각각은 단독으로는 전기적으로 플로팅된 라인일 수 있다.
제1 수평 수직 게이트 연결 라인(HVGL_L)은 일단이 제1 게이트 구동 회로(140_L)에 연결되고, 표시 패널(110)에서 수평 방향으로 연장되다가 절곡되어 수직 방향으로 연장된 타단이 복수의 게이트 라인(GL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 수평 수직 게이트 연결 라인(HVGL_L)은 제1 게이트 구동 회로(140_L)로부터 우측 방향 즉, 게이트 라인(GL)과 나란하게 연장되다가 절곡되어 상부 방향 즉, 데이터 라인(DL)과 나란하게 연장될 수 있다.
제1 수평 수직 게이트 연결 라인(HVGL_L)은 표시 패널(110)의 좌우 대칭 중심선을 기준으로, 복수의 게이트 라인(GL)의 좌측 부분과 전기적으로 연결될 수 있다.
제1 수평 수직 게이트 연결 라인(HVGL_L)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 제1 게이트 라인 그룹과 연결될 수 있다. 제1 게이트 라인 그룹은 표시 패널(110)의 상부 영역에 배치된 복수의 게이트 라인(GL)을 포함할 수 있다. 예를 들어, 표시 패널(110)이 4K UHD(3840X2160)의 규격으로 구현될 경우, 복수의 게이트 라인(GL)은 세로의 픽셀(P) 개수에 대응하는 2160 채널로 구성될 수 있고, 제1 게이트 라인 그룹은 2160 채널 중에서 1680 채널을 포함할 수 있다. 그리고, 제1 수평 수직 게이트 연결 라인(HVGL_L)은 제1 게이트 라인 그룹의 채널수에 대응하는 1680 채널로 구성될 수 있다.
제1 수평 수직 게이트 연결 라인(HVGL_L)과 복수의 게이트 라인(GL)의 접점들은 도 2에 도시된 바와 같이, 표시 패널(110)의 상부에서 아래로 내려감에 따라, 제1 게이트 구동 회로(140_L)로부터 멀어지는 위치에 배치될 수 있다. 예를 들어, 상기 접점들은 표시 패널(110)의 상부에서 아래로 내려감에 따라, 표시 패널(110)의 좌우 대칭 중심선에 가까워지는 위치에 배치될 수 있다.
제1 게이트 구동 회로(140_L)는 제1 수평 수직 게이트 연결 라인(HVGL_L)에 대응하는 복수의 제1 스테이지(ST_L)들을 포함할 수 있다. 복수의 제1 스테이지(ST_L) 각각은 제1 게이트 구동 회로(140_L)의 신호 채널(CH_L)이 될 수 있다.
복수의 제1 스테이지(ST_L)에 의한 신호 채널(CH_L)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 제1 게이트 라인 그룹에 속한 게이트 라인(GL)의 개수에 대응될 수 있다. 예를 들어, 표시 패널(110)이 4K UHD(3840X2160)의 규격으로 구현될 때, 제1 게이트 라인 그룹이 1680 채널일 경우, 복수의 제1 스테이지(ST_L)의 신호 채널(CH_L)은 1680 채널로 구성될 수 있다. 복수의 제1 스테이지(ST_L) 각각은 복수의 게이트 라인(GL)의 개수보다 적은 수의 신호 채널(CH_L)로 구성됨에 따라, 비표시 영역(NA) 내에서, 수직 방향으로의 공간적 마진을 확보할 수 있다.
이에 따라, 본 명세서의 다양한 예에 따른 복수의 제1 스테이지(ST_L) 각각은 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 구성될 수 있다.
제1 스테이지(ST_L)와 복수의 게이트 라인(GL)의 배치는 도 2에 도시된 바와 같이, 제1 스테이지(ST_L)는 제1 수평 수직 게이트 연결 라인(HVGL_L)을 통해 대응하는 게이트 라인(GL)과 전기적으로 연결됨에 따라, 대응하는 게이트 라인(GL)의 위치 보다 아래에 배치될 수 있다.
복수의 제1 스테이지(ST_L)와 연결된 제1 수평 수직 게이트 연결 라인(HVGL_L)에서 수직 방향으로 연장된 부분은 픽셀들(P)을 통과하여 대응하는 게이트 라인(GL)에 전기적으로 연결될 수 있다. 즉, 표시 패널(110)에 배치된 복수의 픽셀들(P) 중 일부는 제1 수평 수직 게이트 연결 라인(HVGL_L) 중 적어도 하나와 중첩될 수 있다.
픽셀(P)과 제1 수평 수직 게이트 연결 라인(HVGL_L)이 중첩되는 위치는 도 2의 A 부분과 같이, 표시 패널(110)의 중간 영역에서 하나의 픽셀(P) 영역에 하나의 제1 수평 수직 게이트 연결 라인(HVGL_L)이 중첩될 수 있다. 또는, 도 2의 B 부분과 같이, 표시 패널(110)의 상부 영역에서 하나의 픽셀(P) 영역에 두 개의 제1 수평 수직 게이트 연결 라인(HVGL_L)이 중첩될 수 있다.
제2 게이트 구동 회로(140_R)는 제2 수평 수직 게이트 연결 라인(HVGL_R)(또는 우측 수평 수직 게이트 연결 라인)을 통해 복수의 게이트 라인(GL)들 각각에 게이트 신호를 공급할 수 있다.
제2 수평 수직 게이트 연결 라인(HVGL_R)은 일단이 제2 게이트 구동 회로(140_R)에 연결되고, 표시 패널(110)에서 수평 방향으로 연장되다가 절곡되어 수직 방향으로 연장된 타단이 복수의 게이트 라인(GL)에 전기적으로 연결될 수 있다. 예를 들어, 제2 수평 수직 게이트 연결 라인(HVGL_R)은 제2 게이트 구동 회로(140_R)로부터 좌측 방향 즉, 게이트 라인(GL)과 나란하게 연장되다가 절곡되어 상부 방향 즉, 데이터 라인(DL)과 나란하게 연장될 수 있다.
제2 수평 수직 게이트 연결 라인(HVGL_R)은 표시 패널(110)의 좌우 대칭 중심선을 기준으로, 복수의 게이트 라인(GL)의 우측 부분과 전기적으로 연결될 수 있다.
제2 수평 수직 게이트 연결 라인(HVGL_R)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 상기 제1 게이트 라인 그룹과 연결될 수 있다. 상기 제1 게이트 라인 그룹은 상기 제1 수평 수직 게이트 연결 라인(HVGL_L)과 제2 수평 수직 게이트 연결 라인(HVGL_R)에 동일하게 적용될 수 있다.
제2 수평 수직 게이트 연결 라인(HVGL_R)과 복수의 게이트 라인(GL)의 접점들은 도 2에 도시된 바와 같이, 표시 패널(110)의 상부에서 아래로 내려감에 따라, 제2 게이트 구동 회로(140_R)로부터 멀어지는 위치에 배치될 수 있다. 예를 들어, 상기 접점들은 표시 패널(110)의 상부에서 아래로 내려감에 따라, 표시 패널(110)의 좌우 대칭 중심선에 가까워지는 위치에 배치될 수 있다.
상기 제1 수평 수직 게이트 연결 라인(HVGL_L)과 제2 수평 수직 게이트 연결 라인(HVGL_R)은 표시 패널(110)의 좌우 대칭 중심선을 기준으로, 서로 대칭 형태로 게이트 라인(GL)의 제1 게이트 라인 그룹에 각각 연결될 수 있다.
제2 게이트 구동 회로(140_R)는 제2 수평 수직 게이트 연결 라인(HVGL_R)에 대응하는 복수의 제2 스테이지(ST_R)들을 포함할 수 있다. 복수의 제2 스테이지(ST_R) 각각은 제2 게이트 구동 회로(140_R)의 신호 채널(CH_R)이 될 수 있다.
복수의 제2 스테이지(ST_R)에 의한 신호 채널(CH_R)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 제1 게이트 라인 그룹에 속한 게이트 라인(GL)의 개수에 대응될 수 있다. 복수의 제2 스테이지(ST_R)의 신호 채널(CH_R)은 상기 복수의 제1 스테이지(ST_R)의 신호 채널(CH_L)과 동일한 개수일 수 있다.
복수의 제2 스테이지(ST_R) 각각은 복수의 게이트 라인(GL)의 개수보다 적은 수의 신호 채널(CH_R)로 구성됨에 따라, 비표시 영역(NA) 내에서, 수직 방향으로의 공간적 마진을 확보할 수 있다.
이에 따라, 본 명세서의 다양한 예에 따른 복수의 제2 스테이지(ST_R) 각각은 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 구성될 수 있다.
제2 스테이지(ST_R)와 복수의 게이트 라인(GL)의 배치는 도 2에 도시된 바와 같이, 제2 스테이지(ST_R)는 제2 수평 수직 게이트 연결 라인(HVGL_R)을 통해 대응하는 게이트 라인(GL)과 전기적으로 연결됨에 따라, 대응하는 게이트 라인(GL)의 위치 보다 아래에 배치될 수 있다.
복수의 제2 스테이지(ST_R)와 연결된 제2 수평 수직 게이트 연결 라인(HVGL_R)에서 수직 방향으로 연장된 부분은 픽셀들(P)을 통과하여 대응하는 게이트 라인(GL)에 전기적으로 연결될 수 있다. 즉, 표시 패널(110)에 배치된 복수의 픽셀들(P) 중 일부는 제2 수평 수직 게이트 연결 라인(HVGL_R) 중 적어도 하나와 중첩될 수 있다.
픽셀(P)과 제2 수평 수직 게이트 연결 라인(HVGL_R)이 중첩되는 위치는 도 2의 A 부분에 도시된 제1 수평 수직 게이트 연결 라인(HVGL_L)과 동일한 형태로, 표시 패널(110)의 중간 영역에서 하나의 픽셀(P) 영역에 하나의 제2 수평 수직 게이트 연결 라인(HVGL_R)이 중첩될 수 있다. 또는, 도 2의 B 부분에 도시된 제1 수평 수직 게이트 연결 라인(HVGL_L)과 동일한 형태로, 표시 패널(110)의 상부 영역에서 하나의 픽셀(P) 영역에 두 개의 제2 수평 수직 게이트 연결 라인(HVGL_R)이 중첩될 수 있다.
제3 게이트 구동 회로(140_B)는 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 복수의 게이트 라인(GL)들 각각에 게이트 신호를 공급할 수 있다.
수직 게이트 연결 라인(VGL_L, VGL_R)은 일단이 제3 게이트 구동 회로(140_B)에 연결되고, 표시 패널(110)에서 수직 방향으로 연장된 타단이 복수의 게이트 라인(GL)에 전기적으로 연결될 수 있다. 예를 들어, 수직 게이트 연결 라인(VGL_L, VGL_R)은 제3 게이트 구동 회로(140_B)로부터 상부 방향 즉, 데이터 라인(DL)과 나란하게 연장될 수 있다.
수직 게이트 연결 라인(VGL_L, VGL_R)은 표시 패널(110)의 좌우 대칭 중심선을 기준으로, 서로 대칭 형태로 복수의 게이트 라인(GL)의 좌측 부분과 전기적으로 연결되는 제1 수직 게이트 연결 라인(VGL_L)과 우측 부분과 전기적으로 연결되는 제2 수직 게이트 연결 라인(VGL_R)으로 구분될 수 있다.
수직 게이트 연결 라인(VGL_L, VGL_R)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 제2 게이트 라인 그룹과 연결될 수 있다. 제2 게이트 라인 그룹은 표시 패널(110)의 하부 영역에 배치된 복수의 게이트 라인(GL)을 포함할 수 있다. 제2 게이트 라인 그룹에 속한 게이트 라인(GL)의 개수는 상기 제1 게이트 라인 그룹에 속한 게이트 라인(GL)의 개수보다 적은 수일 있다. 예를 들어, 표시 패널(110)이 4K UHD(3840X2160)의 규격으로 구현될 경우, 복수의 게이트 라인(GL)은 세로의 픽셀(P) 개수에 대응하는 2160 채널로 구성될 수 있고, 상기 제1 게이트 라인 그룹이 2160 채널 중에서 1680 채널을 포함할 때, 제2 게이트 라인 그룹은 제1 게이트 라인 그룹에 속한 1680 채널을 제외한 나머지 480 채널을 포함할 수 있다. 그리고, 수직 게이트 연결 라인(VGL_L, VGL_R)은 제2 게이트 라인 그룹의 채널수에 대응하는 480 채널에 대해, 표시 패널(110)의 좌우 중심선을 기준으로 좌측과 우측에 각각 동일 개수로서, 이를 합한 960 채널로 구성될 수 있다. 예를 들어, 표시 패널(110)의 좌우 대칭 중심선으로 기준으로, 좌측에 위치한 제1 수직 게이트 연결 라인(VGL_L)이 480 채널로 구성되고, 우측에 위치한 제2 수직 게이트 연결 라인(VGL_R)이 480 채널로 구성될 수 있다.
수직 게이트 연결 라인(VGL_L, VGL_R)과 복수의 게이트 라인(GL)의 접점들은 도 2에 도시된 바와 같이, 표시 패널(110)의 하부에서 위로 올라감에 따라, 제3 게이트 구동 회로(140_B)로부터 멀어지는 위치에 배치될 수 있다. 예를 들어, 표시 패널(110)의 좌우 대칭 중심선을 기준으로 좌측에 위치한 제1 수직 게이트 연결 라인(VGL_L)의 접점들은 표시 패널(110)의 하부에서 위로 올라감에 따라, 표시 패널(110)의 좌우 대칭 중심선에서 좌측으로 멀어지는 위치에 배치될 수 있다. 또한, 표시 패널(110)의 좌우 대칭 중심선을 기준으로 우측에 위치한 제2 수직 게이트 연결 라인(VGL_R)의 접점들은 표시 패널(110)의 하부에서 위로 올라감에 따라, 표시 패널(110)의 좌우 대칭 중심선에서 우측으로 멀어지는 위치에 배치될 수 있다.
제3 게이트 구동 회로(140_B)는 수직 게이트 연결 라인(VGL_L, VGL_R)에 대응하는 복수의 제3 스테이지(ST_BL, ST_BR)들을 포함할 수 있다. 복수의 제3 스테이지(ST_BL, ST_BR) 각각은 제3 게이트 구동 회로(140_B)의 신호 채널(CH_B)이 될 수 있다.
복수의 제3 스테이지(ST_BL, ST_BR)에 의한 신호 채널(CH_B)의 개수는 복수의 게이트 라인(GL)의 개수보다 적을 수 있고, 복수의 게이트 라인(GL)들 중 제2 게이트 라인 그룹에 속한 게이트 라인(GL)의 개수에 2배수에 대응될 수 있다. 예를 들어, 표시 패널(110)이 4K UHD(3840X2160)의 규격으로 구현될 때, 제2 게이트 라인 그룹이 480 채널일 경우, 복수의 제3 스테이지(ST_BL, ST_BR)의 신호 채널(CH_B)은 480 채널의 2배수인 960 채널로 구성될 수 있다. 예를 들면, 복수의 제3 스테이지(ST_BL, ST_BR)들은 표시 패널(110)의 좌우 대칭 중심선을 기준으로, 서로 대칭 형태로 좌측 영역에 위치한 좌측 제3 스테이지(ST_BL)이 480 채널로 구성되고, 우측 영역에 위치한 우측 제3 스테이지(ST_BR)이 480 채널로 구성될 수 있다.
복수의 제3 스테이지(ST_BL, ST_BR)는 표시 패널(110)의 하측에 위치한 비표시 영역(NA)에 위치하므로, 수평 방향보다는 수직 방향으로의 폭을 줄일 수 있도록, 복수의 제3 스테이지(ST_BL, ST_BR)은 수직 방향의 폭이 수평 방향의 폭보다 작은 구조로 구성될 수 있다.
복수의 제3 스테이지(ST_BL, ST_BR)와 연결된 수직 게이트 연결 라인(VGL_L, VGL_R)은 픽셀들(P)을 통과하여 대응하는 게이트 라인(GL)에 전기적으로 연결될 수 있다. 즉, 표시 패널(110)에 배치된 복수의 픽셀들(P) 중 일부는 수직 게이트 연결 라인(VGL_L, VGL_R) 중 적어도 하나와 중첩될 수 있다.
픽셀(P)과 수직 게이트 연결 라인(VGL_L, VGL_R)이 중첩되는 위치는 도 2의 A 부분에 도시된 제1 수평 수직 게이트 연결 라인(HVGL_L)과 동일한 형태로, 하나의 픽셀(P) 영역에서 하나의 수직 게이트 연결 라인(VGL_L, VGL_R)이 중첩될 수 있다.
도 3은 본 명세서의 다른 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다. 도 4는 본 명세서의 또 다른 예에 따른 표시 장치의 표시 패널을 나타낸 도면이다. 도 5는 본 명세서의 일 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다. 도 6은 본 명세서의 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 3 및 도 4는 도 2에 도시된 수평 수직 게이트 연결 라인이나 수직 게이트 연결 라인의 연결 구성과 게이트 구동 회로 내의 스테이지의 구성을 변경한 것이다. 이에 따라, 이하의 설명에서는 도 2로부터 변경된 구성에 대해서만 설명하기로 하고, 나머지 동일한 구성에 대한 중복 설명은 생략하기로 한다.
도 3을 참조하면, 본 명세서의 다른 예에 따른 게이트 구동 회로(140_L, 140_R, 140_B)는 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 복수의 게이트 라인(GL)들 각각에 전기적으로 연결될 수 있다.
게이트 구동 회로(140_L, 140_R, 140_B)는 제1 비표시 영역(또는 좌측 비표시 영역)에 배치되는 제1 게이트 구동 회로(140_L)(또는 좌측 게이트 구동 회로), 제2 비표시 영역(또는 우측 비표시 영역)에 배치되는 제2 게이트 구동 회로(140_R)(또는 우측 게이트 구동 회로), 및 제3 비표시 영역(또는 하측 비표시 영역)에 배치되는 제3 게이트 구동 회로(140_B)(또는 하측 게이트 구동 회로)를 포함할 수 있다.
제1 게이트 구동 회로(140_L)은 복수의 제1 스테이지(ST_L)들을 포함할 수 있고, 제2 게이트 구동 회로(140_R)은 복수의 제2 스테이지(ST_R)들을 포함할 수 있고, 제3 게이트 구동 회로(140_B)은 복수의 제3 스테이지(ST_BL, ST_BR)들을 포함할 수 있다.
복수의 제1 스테이지(ST_L) 및 복수의 제2 스테이지(ST_R) 각각과 연결된 제1 수평 수직 게이트 연결 라인(HVGL_L) 및 제2 수평 게이트 연결 라인(HVGL_R)은 수직 방향으로 연장된 부분이 픽셀들(P)을 통과하여 대응하는 게이트 라인(GL)에 전기적으로 연결될 수 있다.
복수의 제3 스테이지(ST_BL, ST_BR)와 연결된 수직 게이트 연결 라인(VGL_L, VGL_R)은 픽셀들(P)을 통과하여 대응하는 게이트 라인(GL)에 전기적으로 연결될 수 있다.
즉, 표시 패널(110)에 배치된 복수의 픽셀들(P) 중 일부는 제1 수평 수직 게이트 연결 라인(HVGL_L) 및 제2 수평 게이트 연결 라인(HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R) 중 적어도 하나와 중첩될 수 있다.
픽셀(P)과 제1 및 제2 수평 수직 게이트 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)의 대부분은 도 3의 A 부분에 도시된 제1 수평 수직 게이트 연결 라인(HVGL_L)과 동일한 형태로, 하나의 픽셀(P) 영역에 하나의 제1 또는 제2 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)이 중첩되게 배치될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 하나의 픽셀(P) 영역에는 게이트 라인(GL)이 배치될 수 있고, 하나의 수평 수직 게이트 연결 라인(HVGL1)이 배치될 수 있다. 도 5에는 픽셀(P) 영역에 수평 수직 게이트 연결 라인(HVGL1)이 배치되는 것을 예시하고 있으나, 이에 한정되는 것은 아니며, 수직 게이트 연결 라인(VGL)이 배치될 수도 있다.
본 명세서의 다른 예에 따른 표시 패널(110)에서는, 도 3의 B 부분에 도시된 바 같이, 하나의 픽셀(P) 영역에 제1 수평 수직 게이트 라인(HVGL_L)과 좌측 수직 게이트 연결 라인(VGL_L)이 함께 중첩될 수 이다. 또는, 하나의 픽셀(P) 영역에 제2 수평 수직 게이트 라인(HVGL_R)과 우측 수직 게이트 연결 라인(VGL_R)이 함께 중첩될 수 있다. 즉, 표시 패널(110)의 하부 영역에서 하나의 픽셀(P) 영역에 수평 수직 게이트 라인(HVGL_L, HVGL_R)과 수직 게이트 라인(VGL_L, VGL_R)이 조합되어 중첩될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 하나의 픽셀(P) 영역에는 게이트 라인(GL)이 배치될 수 있고, 두 개의 수평 수직 게이트 연결 라인(HVGL1, HVGL2)이 배치될 수 있다. 도 6에는 픽셀(P) 영역에 두 개의 수평 수직 게이트 연결 라인(HVGL1, HVGL2)이 배치되는 것을 예시하고 있으나, 이에 한정되는 것은 아니며, 두 개의 수직 게이트 연결 라인(VGL)이 배치되거나, 하나의 수평 수직 게이트 연결 라인(HVGL1)과 하나의 수직 게이트 연결 라인(VGL)이 조합하여 배치될 수도 있다.
도 4를 참조하면, 본 명세서의 또 다른 예에 따른 게이트 구동 회로(140_L, 140_R, 140_B)는 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 복수의 게이트 라인(GL)들 각각에 전기적으로 연결될 수 있다.
본 명세서의 또 다른 예에 따른 표시 패널(110)에서는, 도 2 및 도 3에 도시된 표시 패널(110)의 제1 및 제2 스테이지(ST_L, ST_R) 각각의 신호 채널(CH_L, CH_R)의 개수를 감소시키고, 제3 스테이지(ST_BL, ST_BR)의 신호 채널(CH_B)의 개수를 증가시킬 수 있다. 예를 들어, 표시 패널(110)이 4K UHD(3840X2160)의 규격으로 구현될 경우, 복수의 게이트 라인(GL)은 세로의 픽셀(P) 개수에 대응하는 2160 채널로 구성될 수 있고, 제1 게이트 라인 그룹은 2160 채널 중에서 1440 채널로 구성하고, 제2 게이트 라인 그룹은 2160 채널 중에서 720 채널로 구성될 수 있다.
본 명세서의 또 다른 예에 따른 표시 패널(110)에서는, 픽셀(P)과 제1 및 제2 수평 수직 게이트 라인(HVGL_L, HVGL_R) 모두는 도 4의 A 부분에 도시된 제1 수평 수직 게이트 연결 라인(HVGL_L)과 동일한 형태로, 하나의 픽셀(P) 영역에 하나의 제1 또는 제2 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)이 중첩되게 배치될 수 있다. 도 5에 도시된 같이, 하나의 픽셀(P) 영역에는 게이트 라인(GL)이 배치될 수 있고, 하나의 수평 수직 게이트 연결 라인(HVGL1)이 배치될 수 있다. 도 5에는 수평 수직 게이트 연결 라인(HVGL1)이 배치되는 것으로 예시하고 있으나, 이에 한정되는 것은 아니다. 그리고, 도 4의 B 부분에 도시된 바와 같이, 하나의 픽셀(P) 영역에 두 개의 수직 게이트 라인(VGL_L, VGL_R)이 중첩되게 배치될 수 있다. 예를 들어, 도 6에 도시된 바 같이, 하나의 픽셀(P) 영역에는 게이트 라인(GL)이 배치될 수 있고, 두 개의 수평 수직 게이트 연결 라인(HVGL1, HVGL2)이 배치될 수 있다. 도 6에는 픽셀(P) 영역에 두 개의 수평 수직 게이트 연결 라인(HVGL1, HVGL2)이 배치되는 것을 예시하고 있으나, 이에 한정되는 것은 아니며, 두 개의 수직 게이트 연결 라인(VGL)이 배치되거나, 하나의 수평 수직 게이트 연결 라인(HVGL1)과 하나의 수직 게이트 연결 라인(VGL)이 조합하여 배치될 수도 있다.
도 7은 본 명세서의 다양한 예에 따른 표시 장치의 픽셀 영역을 나타낸 평면도이다. 도 8은 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다. 도 9는 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다. 도 10은 본 명세서의 또 다른 예에 따른 표시 장치의 픽셀 영역을 개략적으로 나타낸 도면이다.
도 7 내지 도 10을 참조하면, 본 명세서의 다양한 예에 따른 표시 장치의 픽셀(P)은 1개의 단위 픽셀을 구성하며, 제1 내지 제4 서브 픽셀들(SP_R, SP_W, SP_B, SP_G)을 포함할 수 있다.
각 서브 픽셀들(SP_R, SP_W, SP_B, SP_G)은 게이트 라인(GL)과 데이터 라인들(DL_R, DL_W, DL_B, DL_G)의 교차에 의해 정의되고, 발광 소자, 구동 박막 트랜지스터, 센싱 박막 트랜지스터, 스위칭 박막 트랜지스터, 및 스토리 커패시터 등을 포함할 수 있다.
픽셀(P)을 구성하는 4개의 서브 픽셀들(SP_R, SP_W, SP_B, SP_G)은 제1 전원 라인(EVDD) 및 제2 전원 라인(EVSS)에 의해 이웃하는 픽셀(P)과의 경계가 구분될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 서브 픽셀(SP_R)의 좌측과 제4 서브 픽셀(SP_G)의 우측에는 각각 제1 전원 라인(EVDD)와 제2 전원 라인(EVSS)이 배치될 수 있다.
제1 서브 픽셀(SP_R)과 제2 서브 픽셀(SP_W) 사이에는 데이터 라인들(DL_R, DL_W)이 서로 나란하게 배치될 수 있고, 제3 서브 픽셀(SP_B)과 제4 서브 픽셀(SP_G) 사이에는 데이터 라인들(DL_B, DL_G)이 서로 나란하게 배치될 수 있다.
제2 서브 픽셀(SP_W)과 제3 서브 픽셀(SP_B) 사이에는 레퍼런스 라인(VREF)이 수직 방향으로 연장되도록 배치될 수 있다. 레퍼런스 라인(VREF)은 수평 방향으로 연장된 보조 레퍼런스 라인을 통해 각각의 서브 픽셀들(SP_R, SP_W, SP_B, SP_G)과 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 장치에서는 픽셀(P) 영역 내에 수평 수직 게이트 연결 라인(HVGL) 또는 수직 게이트 연결 라인(VGL)이 통과하여 지나갈 수 있다. 수평 수직 게이트 연결 라인(HVGL) 또는 수직 게이트 연결 라인(VGL)은 게이트 라인(GL)과 게이트 연결부(GL_CNT)를 통해 전기적으로 연결될 수 있다.
본 명세서의 일 예에 따르면, 픽셀(P) 영역 중 일부는 도 8에 도시된 바와 같이, 픽셀(P) 영역 내에 수평 수직 게이트 연결 라인(HVGL) 또는 수직 게이트 연결 라인(VGL)이 통과되지 않을 수 있다. 이 경우, 해당 픽셀(P)의 전원 라인(EVDDa)은 제1 배선 폭(a)을 가질 수 있다.
본 명세서의 다른 예에 따르면, 픽셀(P) 영역 중 일부는 도 9에 도시된 바와 같이, 픽셀(P) 영역 내에 하나의 수평 수직 게이트 연결 라인(HVGL) 또는 수직 게이트 연결 라인(VGL)이 통과되어 지나갈 수 있다. 이 경우, 해당 픽셀(P)의 전원 라인(EVDDb)은 제2 배선 폭(b)을 가질 수 있다. 제2 배선 폭(b)은 제1 배선 폭(a)보다 작을 수 있다.
본 명세서의 또 다른 예에 따르면, 픽셀(P) 영역 중 일부는 도 10에 도시된 바와 같이, 픽셀(P) 영역 내에 두 개의 수평 수직 게이트 연결 라인(HVGL) 또는 수직 게이트 연결 라인(VGL)이 통과되어 지나갈 수 있다. 이 경우, 해당 픽셀(P)의 전원 라인(EVDDc)은 제3 배선 폭(c)을 가질 수 있다. 제3 배선 폭(c)은 제1 배선 폭(a) 및 제2 배선 폭(b)보다 작을 수 있다. 즉, 제1 배선 폭(a)은 상기 제2 및 제3 배선 폭(b, c)보다 크고, 제2 배선 폭(b)은 상기 제1 배선 폭(a)보다는 작고 상기 제3 배선 폭(c)보다 클 수 있으며, 제3 배선 폭(c)은 상기 제1 및 제2 배선 폭(a, b)보다 작을 수 있다.
도 11은 본 명세서의 다양한 예에 따른 표시 장치의 표시 패널에서 베젤 영역의 감소 효과를 설명하는 도면이다.
도 11을 참조하면, 대형 패널을 갖는 종래의 표시 장치는 더블 피딩(double feeding) 방식으로 표시 패널의 좌측 스테이지(ST_L1, ST_L2, ST_L3, ST_Ln)와 우측 스테이지(ST_R1, ST_R2, ST_R3, ST_Rn)을 통해 복수의 게이트 라인(GL1, GL2, GL3, GLn)에 게이트 신호를 공급할 수 있다. 좌측 스테이지(ST_L1, ST_L2, ST_L3, ST_Ln)와 우측 스테이지(ST_R1, ST_R2, ST_R3, ST_Rn)에는 각각 게이트 하이 전압(VGH)와 게이트 로우 전압(VGL)을 공급하는 공통 신호 라인(CGS)과 클럭 신호(CLK1, CLK2)를 공급하는 클럭 라인(CLK)이 연결될 수 있다.
복수의 스테이지들은 표시 패널의 좌우 베젤 영역에 배치될 수 있으며, 복수의 스테이지들은 각각 게이트 라인(GL1, GL2, GL3, GLn)들에 대응되어 있으며, 수직 방향으로의 공간적 마진의 한계로 복수의 스테이지들의 수평 방향의 폭이 수직 방향의 폭보다 큰 구조로 설계되어, 복수의 스테이지들의 폭(w1)에 의해 좌우 베젤 영역이 증가하는 문제를 갖는다.
이를 해결하기 위하여, 본 명세서의 다양한 예에 따른 표시 패널(110)은 표시 영역(AA)에 배치된 복수의 게이트 라인(GL1, GL2, GL3, ?? GLn)에 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)과 수직 게이트 연결 라인(VGL_L, VGL_R)을 통한 더블 피딩(Double Feeding) 방식으로 게이트 신호를 공급할 수 있어, 위치별 로드 편차에 따른 신호 왜곡을 최소화할 수 있고, 표시 패널(110)의 좌우 베젤 영역을 감소시켜 네로우 베젤(narrow bezel)을 구현할 수 있다.
구체적으로, 표시 영역(AA) 내에 배치된 복수의 게이트 라인(GL1, GL2, GL3, ?? GLn)은 일단(또는 좌단) 및 타단(또는 우단)이 비접점 구조를 가질 수 있고, 단독으로는 전기적으로 플로팅된 라인일 수 있다.
표시 패널(110)의 좌우 베젤 영역에 대응하는 비표시 영역에는 각각 제1 및 제2 스테이지(ST_L1, ST_L2, ST_L 3, ST_R)를 게이트 라인(GL)의 개수보다 적은 수를 배치하고, 수평 수직 게이트 연결 라인(HVGL_L, HVGL_R)을 통해 대응하는 게이트 라인(GL)에 연결할 수 있다. 그리고, 표시 패널(110)의 하측 비표시 영역에는 나머지 게이트 라인(GL)의 개수에 대응하는 제3 스테이지(ST_BLn, ST_BRn)를 배치하고, 수직 게이트 연결 라인(VGL_L, VGL_R)을 통해 대응하는 게이트 라인(GL)에 연결할 수 있다. 즉, 제1 및 제2 스테이지(ST_L1, ST_L2, ST_L 3, ST_R) 각각은 복수의 게이트 라인(GL)의 개수보다 적은 수로 구성됨에 따라, 비표시 영역에서 수직 방향으로의 공간적 마진을 확보할 수 있고, 스테이지들의 수평 방향의 폭이 수직 방향의 폭보다 작은 구조로 설계하여 구성할 수 있다. 이에 따라, 스테이지들의 폭(w2)을 줄일 수 있게 되어, 표시 패널의 좌우 베젤 영역을 감소시킬 수 있다.
본 명세서의 다양한 예에 따른 표시 패널 및 이를 포함하는 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널은, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판, 상기 기판의 표시 영역에 배치된 복수의 게이트 라인, 및 상기 기판의 비표시 영역에 배치되고, 수평 수직 게이트 연결 라인과 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 게이트 라인은 상기 표시 영역에서 수평 방향으로 연장되며, 수직 방향을 따라 서로 이격되게 배치될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 게이트 라인은 일단 및 타단이 비접점 구조를 가질 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 수평 수직 게이트 연결 라인은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 수평 방향으로 연장되다가 절곡되어 수직 방향으로 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 수직 게이트 연결 라인은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 수직 방향으로 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 게이트 구동 회로는, 상기 표시 영역의 제1 측에 위치한 제1 비표시 영역에 배치되고, 제1 수평 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 중 제1 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제1 게이트 구동 회로, 상기 표시 영역의 제1 측에 대향하는 제2 측에 위치한 제2 비표시 영역에 배치되고, 제2 수평 수직 게이트 연결 라인을 통해 상기 제1 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제2 게이트 구동 회로, 및 상기 표시 영역의 제1 측 및 제2 측과 수직 대향하는 제3 측에 위치한 제3 비표시 영역에 배치되고, 상기 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 중 제2 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제3 게이트 구동 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 제1 게이트 라인 그룹은 상기 표시 영역의 상부 영역에 배치된 복수의 게이트 라인을 포함하고, 상기 제2 게이트 라인 그룹은 상기 표시 영역의 하부 영역에 배치된 복수의 게이트 라인을 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 제1 게이트 라인 그룹에 속한 게이트 라인의 개수는 상기 제2 게이트 라인 그룹에 속한 게이트 라인의 개수보다 많을 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 제1 수평 수직 게이트 연결 라인과 상기 제2 수평 수직 게이트 연결 라인은 상기 표시 영역의 상기 제1 측 및 제2 측 사이의 중심선을 기준으로, 서로 대칭 형태로 상기 제1 게이트 라인 그룹에 각각 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 수직 게이트 연결 라인은 상기 표시 영역의 상기 제1 측 및 제2 측 사이의 중심선을 기준으로, 서로 대칭 형태로 상기 제2 게이트 라인 그룹에 각각 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 제1 게이트 구동 회로는 상기 제1 수평 수직 게이트 연결 라인에 대응하는 복수의 제1 스테이지들을 포함하고, 상기 제2 게이트 구동 회로는 상기 제2 수평 수직 게이트 연결 라인에 대응하는 복수의 제2 스테이지들을 포함하며, 상기 복수의 제1 및 제2 스테이지들 각각은 수평 방향의 폭이 수직 방향의 폭보다 작을 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 제3 게이트 구동 회로는 상기 수직 게이트 연결 라인에 대응하는 복수의 제3 스테이지들을 포함하고, 상기 복수의 제3 스테이지들 각각은 수직 방향의 폭이 수평 방향의 폭보다 작을 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 제3 스테이지들의 개수는 상기 복수의 제1 및 제2 스테이지들에 연결된 게이트 라인들을 제외한 나머지 게이트 라인의 개수에 대응될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널은, 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 복수의 픽셀 영역을 갖는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판의 비표시 영역에 배치되고 상기 복수의 데이터 라인 각각에 데이터 신호를 공급하는 데이터 구동 회로, 및 상기 기판의 비표시 영역에 배치되고, 복수의 수평 수직 게이트 연결 라인과 복수의 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함할 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 수평 수직 게이트 연결 라인 각각은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 상기 게이트 라인과 나란하게 연장되다가 절곡되어 상기 데이터 라인과 나란하게 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 수직 게이트 연결 라인 각각은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 상기 데이터 라인과 나란하게 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 픽셀 영역들 중 일부는 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 하나와 중첩될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 픽셀 영역들 중 일부는 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 둘과 중첩되며, 상기 적어도 둘과 중첩되는 픽셀 영역은 상기 표시 영역의 상부측 또는 하부측에 인접하게 배치될 수 있다.
본 명세서의 다양한 예에 따른 표시 패널에 따르면, 상기 복수의 픽셀 영역들 각각에는 전원 공급 라인이 배치되고, 상기 전원 공급 라인은, 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인과 중첩되지 않는 픽셀 영역에서 제1 배선 폭을 갖고, 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 하나와 중첩되는 픽셀 영역에서 제2 배선 폭을 갖고, 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 둘과 중첩되는 픽셀 영역에서 제3 배선 폭을 갖으며, 상기 제1 배선 폭은 상기 제2 및 제3 배선 폭보다 크고, 상기 제2 배선 폭은 상기 제1 배선 폭보다 작고 상기 제3 배선 폭보다 크며, 상기 제3 배선 폭은 상기 제1 및 제2 배선 폭보다 작을 수 있다.
본 명세서의 다양한 예에 따른 표시 장치는, 상기 표시 패널을 포함하여 구현될 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 데이터 구동 회로
140_L, 140_R, 140_B: 게이트 구동 회로

Claims (20)

  1. 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 기판;
    상기 기판의 표시 영역에 배치된 복수의 게이트 라인; 및
    상기 기판의 비표시 영역에 배치되고, 수평 수직 게이트 연결 라인과 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 복수의 게이트 라인은 상기 표시 영역에서 수평 방향으로 연장되며, 수직 방향을 따라 서로 이격되게 배치된, 표시 패널.
  3. 제2항에 있어서,
    상기 복수의 게이트 라인은 일단 및 타단이 비접점 구조를 갖는, 표시 패널.
  4. 제1항에 있어서,
    상기 수평 수직 게이트 연결 라인은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 수평 방향으로 연장되다가 절곡되어 수직 방향으로 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결된, 표시 패널.
  5. 제1항에 있어서,
    상기 수직 게이트 연결 라인은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 수직 방향으로 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결된, 표시 패널.
  6. 제1항에 있어서,
    상기 게이트 구동 회로는,
    상기 표시 영역의 제1 측에 위치한 제1 비표시 영역에 배치되고, 제1 수평 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 중 제1 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제1 게이트 구동 회로;
    상기 표시 영역의 제1 측에 대향하는 제2 측에 위치한 제2 비표시 영역에 배치되고, 제2 수평 수직 게이트 연결 라인을 통해 상기 제1 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제2 게이트 구동 회로; 및
    상기 표시 영역의 제1 측 및 제2 측과 수직 대향하는 제3 측에 위치한 제3 비표시 영역에 배치되고, 상기 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 중 제2 게이트 라인 그룹에 상기 게이트 신호를 공급하는 제3 게이트 구동 회로를 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 제1 게이트 라인 그룹은 상기 표시 영역의 상부 영역에 배치된 복수의 게이트 라인을 포함하고, 상기 제2 게이트 라인 그룹은 상기 표시 영역의 하부 영역에 배치된 복수의 게이트 라인을 포함하는, 표시 패널.
  8. 제7항에 있어서,
    상기 제1 게이트 라인 그룹에 속한 게이트 라인의 개수는 상기 제2 게이트 라인 그룹에 속한 게이트 라인의 개수보다 많은, 표시 패널.
  9. 제6항에 있어서,
    상기 제1 수평 수직 게이트 연결 라인과 상기 제2 수평 수직 게이트 연결 라인은 상기 표시 영역의 상기 제1 측 및 제2 측 사이의 중심선을 기준으로, 서로 대칭 형태로 상기 제1 게이트 라인 그룹에 각각 연결된, 표시 패널.
  10. 제6항에 있어서,
    상기 수직 게이트 연결 라인은 상기 표시 영역의 상기 제1 측 및 제2 측 사이의 중심선을 기준으로, 서로 대칭 형태로 상기 제2 게이트 라인 그룹에 각각 연결된, 표시 패널.
  11. 제6항에 있어서,
    상기 제1 게이트 구동 회로는 상기 제1 수평 수직 게이트 연결 라인에 대응하는 복수의 제1 스테이지들을 포함하고,
    상기 제2 게이트 구동 회로는 상기 제2 수평 수직 게이트 연결 라인에 대응하는 복수의 제2 스테이지들을 포함하며,
    상기 복수의 제1 및 제2 스테이지들 각각은 수평 방향의 폭이 수직 방향의 폭보다 작은, 표시 패널.
  12. 제11항에 있어서,
    상기 제3 게이트 구동 회로는 상기 수직 게이트 연결 라인에 대응하는 복수의 제3 스테이지들을 포함하고,
    상기 복수의 제3 스테이지들 각각은 수직 방향의 폭이 수평 방향의 폭보다 작은, 표시 패널.
  13. 제12항에 있어서,
    상기 복수의 제3 스테이지들의 개수는 상기 복수의 제1 및 제2 스테이지들에 연결된 게이트 라인들을 제외한 나머지 게이트 라인의 개수에 대응되는, 표시 패널.
  14. 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 복수의 픽셀 영역을 갖는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판의 비표시 영역에 배치되고 상기 복수의 데이터 라인 각각에 데이터 신호를 공급하는 데이터 구동 회로; 및
    상기 기판의 비표시 영역에 배치되고, 복수의 수평 수직 게이트 연결 라인과 복수의 수직 게이트 연결 라인을 통해 상기 복수의 게이트 라인 각각에 게이트 신호를 공급하는 게이트 구동 회로를 포함하는, 표시 패널.
  15. 제14항에 있어서,
    상기 복수의 수평 수직 게이트 연결 라인 각각은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 상기 게이트 라인과 나란하게 연장되다가 절곡되어 상기 데이터 라인과 나란하게 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결된, 표시 패널.
  16. 제14항에 있어서,
    상기 복수의 수직 게이트 연결 라인 각각은 일단이 상기 게이트 구동 회로에 연결되고, 상기 표시 영역에서 상기 데이터 라인과 나란하게 연장된 타단이 상기 복수의 게이트 라인 중 어느 하나에 연결된, 표시 패널.
  17. 제14항에 있어서,
    상기 복수의 픽셀 영역들 중 일부는 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 하나와 중첩되는, 표시 패널.
  18. 제17항에 있어서,
    상기 복수의 픽셀 영역들 중 일부는 상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 둘과 중첩되며,
    상기 적어도 둘과 중첩되는 픽셀 영역은 상기 표시 영역의 상부측 또는 하부측에 인접하게 배치된, 표시 패널.
  19. 제18항에 있어서,
    상기 복수의 픽셀 영역들 각각에는 전원 공급 라인이 배치되고,
    상기 전원 공급 라인은,
    상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인과 중첩되지 않는 픽셀 영역에서 제1 배선 폭을 갖고,
    상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 하나와 중첩되는 픽셀 영역에서 제2 배선 폭을 갖고,
    상기 복수의 수평 수직 게이트 연결 라인 및 상기 복수의 수직 게이트 연결 라인 중 적어도 둘과 중첩되는 픽셀 영역에서 제3 배선 폭을 갖으며,
    상기 제1 배선 폭은 상기 제2 및 제3 배선 폭보다 크고, 상기 제2 배선 폭은 상기 제1 배선 폭보다 작고 상기 제3 배선 폭보다 크며, 상기 제3 배선 폭은 상기 제1 및 제2 배선 폭보다 작은, 표시 패널.
  20. 제1항 내지 제19항 중 어느 한 항에 기재된 표시 패널을 포함하는 표시 장치.
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