KR20210083151A

KR20210083151A - 표시장치

Info

Publication number: KR20210083151A
Application number: KR1020200080619A
Authority: KR
Inventors: 유재현; 김주환; 배동근
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-26
Filing date: 2020-06-30
Publication date: 2021-07-06
Also published as: KR102686317B1

Abstract

본 명세서의 실시예들은 표시장치에 관한 것으로서, 더욱 상세하게는, 벤딩 영역에서 신호배선의 이상이 발생하는 것을 센싱할 수 있는 센서회로를 구비하는 표시장치에 관한 것이다. 이에 따라, 벤딩 영역에서의 크랙 등이 발생한 경우를 정확하게 확인하여, 불량이 없는 정상적인 벤딩 구조를 갖는 표시장치를 제공할 수 있다.

Description

표시장치{DISPLAY DEVICE}

본 명세서는 표시장치에 관한 것으로서, 보다 상세하게는, 벤딩영역을 갖는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 디스플레이 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 이에 따라, 액정표시장치, 유기발광표시장치, 퀀텀닷 표시장치 등과 같은 다양한 형태의 표시장치가 개발되고 있다.

또한, 다양한 타입의 표시장치의 개발과 함께, 표시장치의 사이즈를 줄이거나 영상이 표시되지 않는 베젤(Bezel)을 줄이기 위한 패널 설계 기술이 개발되고 있다. 그 중에서도, 벤딩 구조를 통해 베젤을 줄이는 기술이 상당히 효과적이다. 하지만, 현재, 벤딩 구조의 적용 시, 벤딩 영역을 지나는 신호배선들에 크랙이 생기거나 단락되는 등의 문제가 발생하고 있으며, 쉽게 해결되지 못하고 있고, 신호배선들의 이상이 벤딩 영역에서 발생한 것을 확인하기도 어렵다.

본 명세서는, 표시패널의 벤딩 구조를 통해 네로우 베젤을 구현함에 있어서, 패널 구조 및 패널 제작 공정 등의 한계로 인해, 벤딩 영역에서의 신호배선들에 대한 이상 유무를 육안이나 검사 장비 등을 통하여 확인하기가 어려웠던 문제점을 해결하여, 벤딩 영역에서 신호배선의 이상 유무를 정확하게 센싱할 수 있는 표시장치를 제공할 수 있다.

이를 통해, 벤딩 영역에서 신호배선들의 크랙 등의 이상 유무를 정확하게 확인하여, 불량이 없는 정상적인 벤딩 구조를 갖는 표시장치를 제공할 수 있다.

또한, 패널 제작이 완료된 이후에도, 벤딩 영역에서 발생할 지 모를 신호배선들의 이상 현상을 감지할 수 있는표시장치를 제공할 수 있다.

본 명세서는 신호배선의 이상 현상이 벤딩 영역에서 발생한 것인지 벤딩 영역이 아닌 영역에서 발생한 것인지를 구분할 수 있는 표시장치를 제공할 수 있다.

표시장치는 벤딩 영역을 포함함으로써 여러 가지 이점을 가지지만 동시에 불량 발생 빈도면에서 벤딩 영역이 가장 취약하다. 벤딩 영역은 다양한 신호배선들이 지나가고 신호배선들은 픽셀을 발광시키기 위한 구동회로에 신호를 제공한다. 따라서, 표시장치에 발생할 수 있는 불량 중에서도 벤딩 영역에서 발생한 불량을 우선적으로 검출하는 것은 매우 효과적일 수 있다.

본 명세서의 일 실시예에 따른 표시장치는, 복수의 서브픽셀이 배치되고 영상이 표시되는 액티브 영역과 액티브 영역의 외곽영역인 넌-액티브 영역을 포함하는 기판, 복수의 서브픽셀로 데이터 신호를 공급하는 데이터 구동회로, 복수의 서브픽셀로 게이트 신호를 공급하는 게이트 구동 회로, 및 게이트 구동 회로에 연결된 신호배선의 이상 유무를 센싱하기 위한 센서회로를 포함한다. 그리고, 기판의 넌-액티브 영역은 데이터 구동 회로가 전기적으로 연결되는 구동 회로 영역, 구동 회로 영역과 액티브 영역 사이에 위치하며 벤딩되는 벤딩 영역, 및 벤딩 영역과 액티브 영역 사이의 링크 영역을 포함한다. 그리고, 센서회로는 센싱기준신호를 공급하는 센싱기준신호 배선, 리드아웃신호를 전달하는 리드아웃 배선, 그리고 신호배선, 센싱기준신호 배선, 및 리드아웃 배선과 전기적으로 연결된 센싱 트랜지스터를 포함한다. 이 경우, 센서회로는 링크 영역에 배치된다. 이에 따라, 신호배선의 이상 유무가 어디에서 발생한 것 인지를 정확히 인지하고 불량을 해결할 수 있다.

본 명세서의 일 실시예에 따른 벤딩 영역을 포함하는 표시장치는, 벤딩 영역을 통과하도록 배치된 신호배선, 신호배선과 연결된 센서회로, 및 센서회로로부터 센싱된 정보를 감지하는 판단회로를 포함한다. 그리고, 센서회로는 판단회로에 연결된 리드아웃 배선, 판단회로가 센서회로로부터 제공받은 정보를 비교하기 위한 센싱기준신호를 제공하는 센싱기준신호 배선, 신호배선과 연결된 센싱 트랜지스터, 및 센싱기준신호 배선, 리드아웃 배선, 및 센싱 트랜지스터와 연결된 제어 센싱 트랜지스터를 포함한다. 이에 따라, 신호배선의 이상 유무가 어디에서 발생한 것 인지를 정확히 인지하고 불량을 해결할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예들에 의하면, 표시패널의 벤딩 구조를 통해 네로우 베젤을 구현함에 있어서, 패널 구조 및 패널 제작 공정 등의 한계로 인해, 벤딩 영역에서의 신호배선들에 대한 이상 유무를 육안이나 검사 장비 등을 통하여 확인하기가 어려웠던 문제점을 해결하여, 벤딩 영역에서 신호배선의 이상 유무를 정확하게 센싱할 수 있는 표시장치를 제공할 수 있다.

본 명세서의 실시예들에 의하면, 패널 제작이 완료된 이후에도, 벤딩 영역에서 발생할 지 모를 신호배선들의 이상 현상을 감지할수 있는 표시장치를 제공할 수 있다.

본 명세서의 실시예들에 의하면, 신호배선의 이상 현상이 벤딩 영역에서 발생한 것인지 벤딩 영역이 아닌 영역에서 발생한 것인지를 구분할 수 있는 표시장치를 제공할 수 있다.

도 1은 본 명세서의 일 실시예에 따른 표시장치에 대한 구성도이다.
도 2는 본 명세서의 일 실시예에 따른 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 명세서의 일 실시예에 따른 표시패널의 벤딩 구조 및 배선 구조를 개략화하여 나타낸 평면도이다.
도 4는 본 명세서의 일 실시예에 따른 표시패널의 벤딩 영역 및 링크 영역과 그 주변 영역에서 벤딩 구조 및 배선 구조를 더욱 상세하게 나타낸 도면이다.
도 5는 본 명세서의 일 실시예에 따른 표시패널의 벤딩 영역에 배치된 신호배선의 이상 현상을 나타낸 도면이다.
도 6는 본 명세서의 일 실시예에 따른 표시패널의 벤딩 영역에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로 및 판단회로를 나타낸 도면이다.
도 7은 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작을 위한 구동 타이밍 다이어그램이다.
도 8은 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작 시, 제1 신호배선이 정상 상태인 경우, 센서회로의 센싱 동작을 나타낸 도면이다.
도 9는 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작 시, 제1 신호배선이 크랙 발생 상태인 경우, 센서회로의 센싱 동작을 나타낸 도면이다.
도 10은 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작 시, 제1 신호배선이 정상 상태인 경우와 크랙 발생 상태인 경우에 대하여, 판단회로가 센서회로를 통해 센싱한 리드아웃 신호를 나타낸 도면이다.
도 11은 본 명세서의 일 실시예에 따른 표시장치의 디스플레이 구동 시, 센서회로에 포함된 센싱기준신호, 제1 제어 트랜지스터 및 제2 제어 트랜지스터의 상태를 나타낸 다이어그램이다.
도 12는 본 명세서의 일 실시예에 따른 표시장치의 디스플레이 구동 시, 센서회로의 상태를 나타낸 도면이다.
도 13은 본 명세서의 일 실시예에 따른 표시장치에서 센서회로가 배치된 부분에 대한 평면도이다.
도 14, 도 16, 및 도 17은 본 명세서의 일 실시예에 따른 표시패널의 벤딩 영역에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로를 나타낸 도면이다.
도 15는 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작을 위한 구동 타이밍 다이어그램이다.

네로우 베젤 구현을 위해 표시패널에 벤딩 구조를 적용하는 경우, 벤딩 영역에 배치된 신호배선들에 크랙이나 단락 등의 문제가 빈번히 발생할 수 있기 때문에, 표시패널에 벤딩 구조를 적용함으로써 불량률이 상당히 높아진다. 즉시 확인이 가능한 공정 불량은 벤딩 공정 이슈 또는 설계불량으로 신호배선들에 크랙을 발생시켜 데이터 신호 또는 GIP 신호가 제대로 전달되지 않는 화면 이상 불량을 야기한다. 반면에, 비교적 오랜 시간이 지난 후에 확인이 가능한 미세한 크랙 혹은 배선 전식, 부식에 의한 불량은 신호가 점차 약하게 전달되어 신뢰성 스펙을 만족하지 못하게 된다. 벤딩 영역에 배치되는 신호배선들의 위나 아래에는 다양한 층이 존재하게 되어, 육안 또는 검사 장비 등을 통해, 벤딩 영역에서 신호배선들의 크랙이나 단락 등의 발생 사실을 확인하기가 어렵다.

벤딩 영역에서 신호배선들의 크랙이나 단락 등을 확인하기 위하여, 신호배선들의 위나 아래에 위치하는 층들을 제거하는 경우, 신호배선들도 손상을 받게 되어 불량을 확인하기 어렵게 된다.

또한, 벤딩 공정 이후에도 많은 공정이 남아있기 때문에 불량을 인지하지 못하고 공정을 계속 진행하게 되면 공정시간 및 생산 비용 손실을 발생시키고 신뢰성 불량 분석이 원활히 이뤄지지 않기 때문에 제품 개발 기간의 지연이 발생하게 된다.

따라서, 본 명세서는 벤딩 영역에서 신호배선의 이상 유무를 센싱할 수 있는 표시장치에 대한 실시예들을 개시한다. 이를 통해, 벤딩 영역에서 신호배선들의 크랙 등의 발생 유무를 조기에 확인하여, 생산 비용 손실을 줄인 정상적인 벤딩 구조를 갖는 표시장치를 제공할 수 있다.

본 명세서는 신호배선의 이상 현상이 벤딩 영역에서 발생한 것인지 벤딩 영역이 아닌 영역에서 발생한 것인지를 구분할 수 있는 표시장치에 대한 실시예들을 개시한다.

또한, 본 명세서는 벤딩 영역에서 신호배선의 이상이 발생하는 것을 센싱할 수 있는 센서회로를 구비하는 표시장치에 대한 실시예들을 개시한다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 일 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 “포함한다,” “갖는다,” “이루어진다” 등이 사용되는 경우 “만”이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, “상에,” “상부에,” “하부에,” “옆에” 등으로 두 부분의 위치 관계가 설명되는 경우, “바로” 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, “후에,” “에 이어서,” “다음에,” “전에” 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

“적어도 하나”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, “제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나”의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 명세서의 실시예에 따른 디스플레이 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서의 일 실시예에 따른 표시장치(100)에 대한 구성도이다.

도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시장치(100)는, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결되는 복수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.

구동 회로는, 기능적으로 볼 때, 복수의 데이터 라인(DL)을 구동하는 데이터 구동 회로(120)와, 복수의 게이트 라인(GL)을 구동하는 게이트 구동 회로(130)와, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.

표시패널(110)은 영상이 표시되는 액티브 영역(AA)과, 액티브 영역(AA)의 외곽 영역인 넌-액티브 영역(NA)을 포함할 수 있다. 액티브 영역(AA)에는 복수의 서브픽셀(SP)이 배열될 수 있으며, 복수의 서브픽셀(SP)로 데이터 신호들을 공급하는 복수의 데이터 라인(DL)과 게이트 신호들을 공급하는 복수의 게이트 라인(GL)이 배치될 수 있다.

액티브 영역(AA)에 배치되는 복수의 데이터 라인(DL)은 넌-액티브 영역(NA)까지 연장되어, 표시패널(110)에 전기적으로 연결된 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 또는, 액티브 영역(AA)에 배치되는 복수의 데이터 라인(DL)은 넌-액티브 영역(NA)에 배치되는 복수의 데이터 링크 라인과 각각 전기적으로 연결되고, 복수의 데이터 라인(DL)은 복수의 데이터 링크 라인 각각을 통해 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 데이터 라인(DL)의 연장된 부분이든 데이터 라인(DL)과 연결된 데이터 링크 라인이든 관계 없이, 데이터 라인(DL)과 전기적으로 동일한 상태를 갖고 넌-액티브 영역(NA)에 배치된 배선을 데이터 링크 라인이라고 명명한다.

액티브 영역(AA)에 배치된 복수의 게이트 라인(GL)은 넌-액티브 영역(NA)에 전기적으로 연결되거나 배치되는 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.

넌-액티브 영역(NA)에는 게이트 구동 회로(130)가 게이트 신호들을 생성하거나 구동하는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 표시패널(110)의 넌-액티브 영역(NA)에 배치된 게이트 구동 관련 배선들을 LOG(Line on glass) 타입 또는 LOP(Line on panel) 타입이라고 한다.

예를 들어, 게이트 구동 관련 배선들은, 하이 레벨 게이트 전압을 게이트 구동 회로(130)에 공급하는 하나 이상의 하이 레벨 게이트 전압 배선과, 로우 레벨 게이트 전압을 게이트 구동 회로(130)에 공급하는 하나 이상의 로우 레벨 게이트 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(130)에 공급하는 복수의 클럭 배선과, 하나 이상의 스타트 신호를 게이트 구동 회로(130)에 공급하는 하나 이상의 스타트 배선 등을 포함할 수 있다.

표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있지만, 이에 한정되지는 않는다. 예를 들어, 복수의 데이터 라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 복수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 복수의 데이터 라인(DL)은 열(Column)로 배치되고, 복수의 게이트 라인(GL)은 행(Row)으로 배치되는 것으로 가정한다.

컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어한다.

컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.

컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 입력 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.

예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate start pulse), 게이트 쉬프트 클럭(GSC: Gate shift clock), 게이트 출력 인에이블 신호(GOE: Gate output enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate control signal)를 출력한다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.

또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source start pulse), 소스 샘플링 클럭(SSC: Source sampling clock), 소스 출력 인에이블 신호(SOE: Source output enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data control signal)를 출력한다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(120)를 구성하는 하나 이상의 소스-드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스-드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(120)의 출력 타이밍을 제어한다.

컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing controller)이거나, 타이밍 컨트롤러(Timing controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.

컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.

데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 복수의 데이터 라인(DL)로 데이터 신호를 공급함으로써, 복수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.

데이터 구동 회로(120)는, 하나 이상의 소스-드라이버 집적회로(S-DIC: Source-driver integrated circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift register), 래치 회로(Latch circuit), 디지털 아날로그 컨버터(DAC: Digital to analog converter), 출력 버퍼(Output buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to digital converter)를 더 포함할 수 있다.

각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape automated bonding) 방식, 칩 온 글래스(COG: Chip on glass) 방식, 또는 칩 온 패널(COP: Chip on panel) 방식으로 표시패널(110)의 본딩 패드(Bonding pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip on film) 방식으로 구현될 수도 있다.

아래에서는, 설명의 편의를 위하여, 데이터 구동 회로(120)가 하나의 소스-드라이버 집적회로(S-DIC)로 구현되고, 칩 온 글래스(COG: Chip on glass) 방식, 또는 칩 온 패널(COP: Chip on panel) 방식으로 표시패널(110)에 연결되는 것을 예로 든다.

게이트 구동 회로(130)는, 복수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동 회로(130)는 스캔 구동 회로라고도 한다.

게이트 구동 회로(130)는, 시프트 레지스터(Shift register), 레벨 시프터(Level shifter) 등을 포함할 수 있다.

게이트 구동 회로(130)는, 테이프 오토메티드 본딩(TAB: Tape automated bonding) 방식, 칩 온 글래스(COG: Chip on glass) 방식, 또는 칩 온 패널(COP: Chip on panel) 방식으로 표시패널(110)의 본딩 패드(Bonding pad)에 연결되거나, GIP(Gate in panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동 회로(130)는 복수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.

아래에서는, 설명의 편의를 위하여, 게이트 구동 회로(130)가 복수의 게이트 드라이버를 포함하고, 복수의 게이트 드라이버는 GIP(Gate in panel) 타입으로 구현되어 표시패널(110)의 넌-액티브 영역(NA)에 배치되는 경우를 예로 든다.

게이트 구동 회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 복수의 게이트 라인(GL)에 순차적으로 공급한다.

데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)로 공급한다.

데이터 구동 회로(120)는, 표시패널(110)의 일 측(예: 상측, 하측, 좌측, 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상측과 하측 또는 좌측과 우측)에 모두 위치할 수도 있다.

게이트 구동 회로(130)는, 표시패널(110)의 일 측(예: 좌측, 우측, 상측, 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측 또는 상측과 하측)에 모두 위치할 수도 있다.

표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 스캔라인(SCL) 및 복수의 발광제어라인(EML) 등을 포함할 수 있다. 복수의 스캔라인(SCL) 및 복수의 발광제어라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 발광제어신호)를 전달하는 배선들이다.

따라서, 게이트 구동 회로(130)는, 게이트 라인(GL)의 한 종류인 복수의 스캔라인(SCL)으로 스캔신호들을 출력하는 복수의 스캔 드라이버(도 3의 GIP SCAN1, GIP SCAN2)와, 게이트 라인(GL)의 다른 한 종류인 복수의 발광제어라인(EML)으로 발광제어신호들을 출력하는 다수의 발광제어 드라이버(GIP EM1, GIP EM2)를 포함할 수 있다.

한편, 본 명세서의 실시예들에 따른 표시장치(100)는, LCD (Liquid crystal display)와 같이 백라이트 유닛을 필요로 하는 비자발광 디스플레이일 수도 있고, OLED (Organic light emitting diode) 디스플레이, 퀀텀닷 (Quantum dot) 디스플레이, 마이크로 LED (Micro light emitting diode) 디스플레이 등의 자발광 디스플레이일 수 있다.

본 명세서의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자(ED)로서 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷 (Quantum dot)으로 만들어진 발광소자(ED)를 포함할 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro light emitting diode)를 발광소자(ED)로서 포함할 수 있다.

도 2는 본 명세서의 일 실시예에 따른 표시장치(100)의 서브픽셀(SP)의 등가회로이다.

도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시장치(100)가 자발광 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 발광소자(ED)와, 발광소자(ED)를 구동하기 위한 둘 이상의 트랜지스터(예를 들어, 구동 트랜지스터, 스캔 트랜지스터 등)와 하나 이상의 캐패시터(예를 들어, 스토리지 캐패시터 등)를 포함할 수 있다.

도 2의 서브픽셀(SP)의 등가회로는, 발광소자(ED)를 발광시키기 위하여, 6개의 트랜지스터(T1~T6)와 1개의 캐패시터(Cst)를 포함하는 구조에 관한 예시이다. 도 2의 서브픽셀(SP)은 6T(Transistor)1C(Capacitor) 구조를 갖는다고 할 수 있다. 또한, 도 2에 개시된 6T1C 구조는 데이터신호(VDATA)에 대응되는 구동 전류를 발광소자(ED)에 정확히 제공하기 위하여 제2 트랜지스터(T2)의 문턱전압을 보상할 수 있는 내부보상용 구동 회로이다. 도 2의 서브픽셀(SP)의 등가회로는 일 실시예이므로 이에 한정되지 않고 다양한 화소 회로가 적용될 수 있다.

도 2를 참조하면, 6T1C 구조를 갖는 서브픽셀(SP)을 구동하기 위해서, 표시패널(110)에 배치된 복수의 게이트 라인(GL)은, 제1 스캔신호(SCAN1)를 공급하는 복수의 제1 스캔라인(SCL1)과, 제2 스캔신호(SCAN2)를 공급하는 복수의 제2 스캔라인(SCL2)과, 제1 발광제어신호(EM1)를 공급하는 복수의 제1 발광제어라인(EML1)과, 제2 발광제어신호(EM2)를 공급하는 복수의 제2 발광제어라인(EML2)을 포함할 수 있다.

도 2를 참조하면, 각 서브픽셀(SP)은 발광소자(ED), 제1 내지 제6 트랜지스터(T1~T6) 및 스토리지 캐패시터(Cst)를 포함할 수 있고, 4개의 주요 노드(N1, N2, N3, N4)를 포함할 수 있다.

발광소자(ED)는 제1 전극(PE) 및 제2 전극(CE)을 포함하고, 제1 전극(PE)과 제2 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 제1 전극(PE)은 각 서브픽셀(SP) 마다 배치되고 각 서브픽셀(SP)의 고유한 구동 전압이 인가되는 픽셀 전극일 수 있다. 제2 전극(CE)은 모든 서브픽셀(SP)에 공통으로 배치되거나 모든 서브픽셀(SP) 구동에 필요한 공통 전압이 인가되는 공통 전극일 수 있다. 여기서, 공통 전압은 기저 전압(VSS)일 수 있다. 제1 전극(PE)은 애노드 전극(또는 캐소드 전극)이고, 제2 전극(CE)은 캐소드 전극(또는 애노드 전극)일 수 있다.

예를 들어, 발광소자(ED)는 OLED 디스플레이의 유기발광다이오드(OLED), 퀀텀닷 디스플레이의 퀀텀닷 발광소자, 또는 마이크로 LED 디스플레이의 마이크로 LED (Micro light emitting diode) 등일 수 있다.

제4 트랜지스터(T4)는 제2 발광제어신호(EM2)에 의해 제어되며, 구동 전압(VDD)을 공급하는 구동 전압 라인(VDDL)과 제1 노드(N1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 턴-온되어 발광소자(ED)가 발광하게 하고 발광기간을 결정할 수 있다.

제3 트랜지스터(T3)는 제1 스캔신호(SCAN1)에 의해 제어되며, 제2 노드(N2)와 제1 노드(N1) 사이에 연결될 수 있다. 제2 노드(N2)는 제2 트랜지스터(T2)의 게이트 노드일 수 있다. 제3 트랜지스터(T3)는 턴-온되어 제2 트랜지스터(T2)의 문턱전압을 샘플링할 수 있다.

제2 트랜지스터(T2)는 게이트 노드인 제2 노드(N2)의 전압에 의해 제어되며, 제3 노드(N3)와 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 기능 적으로 볼 때 구동 트랜지스터일 수 있다.

제1 트랜지스터(T1)는 제2 스캔신호(SCAN2)에 의해 제어되며, 데이터 라인(DL)과 제3 노드(N3) 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 데이터 신호(VDATA)를 구동 트랜지스터의 소스 노드에 제공한다.

제5 트랜지스터(T5)는 제1 발광제어신호(EM1)에 의해 제어되며, 제4 노드(N4)와 제3 노드(N3) 사이에 연결될 수 있다. 제4 노드(N4)는 발광소자(ED)의 제1 전극(PE)과 연결될 수 있다. 제5 트랜지스터(T5)는 제4 트랜지스터(T4)와 함께 턴-온되어 발광소자(ED)가 발광하게 한다.

제6 트랜지스터(T6)는 제1 스캔신호(SCAN1)에 의해 제어되며, 초기화 전압(Vini)을 공급하는 초기화 전압 라인(IVL)과 제4 노드(N4) 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 턴-온되어 제4 노드(N4)에 연결된 발광소자(ED)의 전극에 초기화 전압(Vini)을 인가하여 초기화 전압(Vini)으로 방전시킬 수 있다.

스토리지 캐패시터(Cst)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 제2 노드(N2)는 구동 트랜지스터인 제2 트랜지스터(T2)의 게이트 노드이거나 이와 동일한 전기적인 상태를 갖는 노드(전극 패턴 또는 위치)일 수 있고, 제4 노드(N4)는 발광소자(ED)의 제1 전극(PE)이거나 이와 동일한 전기적인 상태를 갖는 노드(전극 패턴 또는 위치)일 수 있다. 스토리지 캐패시터(Cst)는 구동 트랜지스터가 발광소자(ED)에 일정한 구동 전류를 인가할 수 있도록 구동 트랜지스터의 게이트 전극을 일정한 전압으로 유지시킨다.

스토리지 캐패시터(Cst)는, 트랜지스터의 내부에 존재하는 내부 캐패시터(Internal capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 트랜지스터의 외부에 의도적으로 설계된 외부 캐패시터(External capacitor)일 수 있다.

제1 내지 제6 트랜지스터(T1~T6) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 제1 내지 제6 트랜지스터(T1~T6) 각각이 n 타입인 경우, 제1 내지 제6 트랜지스터(T1~T6) 각각을 턴-온 시키기 위한 게이트 전압은 하이 레벨 게이트 전압이고 턴-오프 시키기 위한 게이트 전압은 로우 레벨 게이트 전압일 수 있다. 제1 내지 제6 트랜지스터(T1~T6) 각각의 p 타입인 경우, 제1 내지 제6 트랜지스터(T1~T6) 각각을 턴-온 시키기 위한 게이트 전압은 로우 레벨 게이트 전압이고 턴-오프 시키기 위한 게이트 전압은 하이 레벨 게이트 전압일 수 있다. 아래에서는, 설명의 편의를 위하여 n 타입 트랜지스터인 경우를 예로 든다.

도 3은 본 명세서의 일 실시예에 따른 표시패널(110)의 벤딩 구조 및 배선 구조를 개략화하여 나타낸 평면도이고, 도 4는 본 명세서의 일 실시예에 따른 표시패널(110)의 벤딩 영역(BA) 및 링크 영역(LA)과 그 주변 영역에서 벤딩 구조 및 배선 구조를 더욱 상세하게 나타낸 도면이다.

도 3 및 도 4를 참조하면, 기판(SUB) 상에 모든 배선, 모든 전극 등이 형성된다. 본 명세서의 실시예들에 따른 표시장치(100)에서 기판(SUB)은 벤딩(Bending)이 가능한 플렉서블(Flexible) 기판일 수 있다. 본 명세서에서 "벤딩(Bending)"은 "폴딩(Folding)" 또는 "플렉서블(Flexible)" 등과 동등한 의미를 가질 수 있다.

도 3 및 도 4를 참조하면, 기판(SUB)은 영상이 표시되는 액티브 영역(AA)과 액티브 영역(AA)의 외곽영역인 넌-액티브 영역(NA)을 포함할 수 있다. 액티브 영역(AA)에는 복수의 서브픽셀(SP)이 배치될 수 있다. 넌-액티브 영역(NA)은, GIP 타입의 게이트 구동 회로(130; GIP SCAN1, GIP SCAN2, GIP EM1, GIP EM2)가 형성되는 GIP 영역(GIPA)과, 각종 배선들이 지나가는 링크 영역(LA)과, 데이터 구동 회로(120)가 전기적으로 연결되는 폴딩 영역(BFA) 등을 포함할 수 있다.

예를 들어, GIP 영역(GIPA)은 액티브 영역(AA)의 좌측 외곽 영역 및/또는 우측 외곽 영역에 위치할 수 있다. 링크 영역(LA)은 액티브 영역(AA)의 상측 외곽 영역(또는 하측 외곽 영역)에 위치할 수 있다. 폴딩 영역(BFA)은 링크 영역(LA)보다 더 외곽 영역일 수 있으며, 인쇄회로기판이 전기적으로 연결될 수 있다.

전술한 바와 같이, 기판(SUB)은 벤딩되어 접히는 폴딩 영역(BFA)을 포함할 수 있으며, 폴딩 영역(BFA)은 접히어, 접히지 않은 부분의 하면 등에 위치할 수 있다. 폴딩 영역(BFA)은, 넌-액티브 영역(NA)의 일부 영역으로서, 데이터 구동 회로(120)가 전기적으로 연결되는 구동 회로 영역(DCA)과, 구동 회로 영역(DCA)과 액티브 영역(AA) 사이에 위치하며 벤딩 되는 벤딩 영역(BA)을 포함할 수 있다.

넌-액티브 영역(NA) 중 링크 영역(LA)은 벤딩 영역(BA)과 액티브 영역(AA) 사이에 위치할 수 있다. 링크 영역(LA)을 지나가는 각종 신호배선들은 벤딩 영역(BA)을 지나 구동 회로 영역(DCA)에 연결된 데이터 구동 회로(120) 또는 인쇄회로기판과 전기적으로 연결될 수 있다.

도 3 및 도 4를 참조하면, 기판(SUB)에는 복수의 서브픽셀(SP)로 데이터 신호(VDATA)를 공급하는 복수의 데이터 라인(DL), 복수의 서브픽셀(SP)로 게이트 신호를 공급하는 복수의 게이트 라인(GL)이 배치될 수 있다.

예를 들어, 복수의 데이터 라인(DL)은 열(Column) 방향으로 배치될 수 있고, 복수의 게이트 라인(GL)은 행(Row) 방향으로 배치될 수 있다. 이와 반대로, 복수의 데이터 라인(DL)은 행(Row) 방향으로 배치될 수 있고, 복수의 게이트 라인(GL)은 열(Column) 방향으로 배치될 수도 있다. 다만, 아래에서는, 복수의 데이터 라인(DL)은 열(Column) 방향으로 배치될 수 있고, 복수의 게이트 라인(GL)은 행(Row) 방향으로 배치되는 것을 예로 든다.

복수의 데이터 라인(DL)이 연장되거나 연결된 복수의 데이터 링크 라인(DLL1~DLLn)은 링크 영역(LA)과 벤딩 영역(BA)을 지나 구동 회로 영역(DCA)에 연결된 데이터 구동 회로(120)과 전기적으로 연결될 수 있다.

각 서브픽셀(SP)이 도 2와 같은 6T1C 구조를 갖는 경우, 복수의 게이트 라인(GL)은, 제1 스캔신호(SCAN1)를 서브픽셀(SP)에 공급하는 복수의 제1 스캔라인(SCL1)과, 제2 스캔신호(SCAN2)를 서브픽셀(SP)에 공급하는 복수의 제2 스캔라인(SCL2)과, 제1 발광제어신호(EM1)를 서브픽셀(SP)에 공급하는 복수의 제1 발광제어라인(EML1)과, 제2 발광제어신호(EM2)를 서브픽셀(SP)에 공급하는 복수의 제2 발광제어라인(EML2)을 포함할 수 있다.

이에 따라, 게이트 구동 회로(130)는, 복수의 제1 스캔라인(SCL1)으로 제1 스캔신호들(SCAN1)을 각각 출력하는 복수의 제1 스캔 드라이버(GIP SCAN1)와, 복수의 제2 스캔라인(SCL2)으로 제2 스캔신호들(SCAN2)을 각각 출력하는 복수의 제2 스캔 드라이버(GIP SCAN2)와, 복수의 제1 발광제어라인(EM1)으로 제1 발광제어신호들(EM1)을 각각 출력하는 복수의 제1 발광제어 드라이버(GIP EM1)와, 복수의 제2 발광제어라인(EM2)으로 제2 발광제어신호들(EM2)을 각각 출력하는 복수의 제2 발광제어 드라이버(GIP EM2)를 포함할 수 있다. 즉, 복수의 제1 스캔 드라이버(GIP SCAN1)는 복수의 제1 스캔라인(SCL1)과 각각 대응되고, 복수의 제2 스캔 드라이버(GIP SCAN2)는 복수의 제2 스캔라인(SCL2)과 각각 대응되고, 복수의 제1 발광제어 드라이버(GIP EM1)는 복수의 제1 발광제어라인(EML1)과 각각 대응되고, 복수의 제2 발광제어 드라이버(GIP EM2)는 복수의 제2 발광제어라인(EML2)과 각각 대응될 수 있다.

복수의 제1 스캔 드라이버(GIP SCAN1), 복수의 제2 스캔 드라이버(GIP SCAN2), 복수의 제1 발광제어 드라이버(GIP EM1) 및 복수의 제2 발광제어 드라이버(GIP EM2)는 GIP 타입으로 구현되어 기판(SUB)의 넌-액티브 영역(NA) 내 GIP 영역(GIPA)에 배치될 수 있다.

복수의 제1 스캔 드라이버(GIP SCAN1), 복수의 제2 스캔 드라이버(GIP SCAN2), 복수의 제1 발광제어 드라이버(GIP EM1) 및 복수의 제2 발광제어 드라이버(GIP EM2) 모두가 넌-액티브 영역(NA)에 배치되되 액티브 영역(AA)의 일 측 외곽 영역에 배치될 수 있다.

또는, 복수의 제1 스캔 드라이버(GIP SCAN1), 복수의 제2 스캔 드라이버(GIP SCAN2), 복수의 제1 발광제어 드라이버(GIP EM1) 및 복수의 제2 발광제어 드라이버(GIP EM2) 중에서, 일부는 넌-액티브 영역(NA) 중 액티브 영역(AA)의 좌측 외곽 영역(또는 상측 외곽 영역)에 배치되고, 나머지 일부는 액티브 영역(AA)의 우측 외곽 영역(또는 하측 외곽 영역)에 배치될 수 있다.

일 예로, 도 3에 도시된 바와 같이, 복수의 제1 스캔 드라이버(GIP SCAN1) 및 복수의 제1 발광제어 드라이버(GIP EM1)는 액티브 영역(AA)의 좌측 외곽 영역(또는 상측 외곽 영역)에 위치하는 GIP 영역(GIPA)에 배치되고, 복수의 제2 스캔 드라이버(GIP SCAN2) 및 복수의 제2 발광제어 드라이버(GIP EM2)는 액티브 영역(AA)의 우측 외곽 영역(또는 하측 외곽 영역)에 위치하는 GIP 영역(GIPA)에 배치될 수 있다.

도 4를 참조하면, m개의 제1 스캔 드라이버(GIP SCAN1) 중에서 링크 영역(LA) 및 벤딩 영역(BA)과 가장 가깝게 배치되는 제1 스캔 드라이버(GIP SCAN1 [1])와, m개의 제1 발광제어 드라이버(GIP EM1) 중에서 링크 영역(LA) 및 벤딩 영역(BA)과 가장 가깝게 배치되는 제1 발광제어 드라이버(GIP EM1 [1])는 서로 인접하게 배치될 수 있다.

마찬가지로, m개의 제1 스캔 드라이버(GIP SCAN1) 중에서 링크 영역(LA) 및 벤딩 영역(BA)으로부터 가장 멀리 배치되는 제1 스캔 드라이버(GIP SCAN1 [m])와, m개의 제1 발광제어 드라이버(GIP EM1) 중에서 링크 영역(LA) 및 벤딩 영역(BA)과 가장 멀리 배치되는 제1 발광제어 드라이버(GIP EM1 [m])는 서로 인접하게 배치될 수 있다.

도 4에서는, 설명의 편의를 위하여, 액티브 영역(AA)의 좌측 외곽에 위치하는 GIP 영역(GIPA)에서의 구조들(GIP EM1, GIP SCAN1)을 도시하였나, 액티브 영역(AA)의 우측 외곽에 위치하는 GIP 영역(GIPA)에서의 구조들(GIP EM2, GIP SCAN2)에도 동일하게 적용될 수 있다.

게이트 구동 회로(130)에 각종 신호들(CLK1, CLK2, VST, VGH, VGL 등)을 전달하는 게이트 구동 관련 배선들(CL1, CL2, VSL, VGHL, VGLL 등)이 벤딩 영역(BA)과 링크 영역(LA)을 지나, 액티브 영역(AA)의 좌측 외곽 영역 또는 우측 외곽 영역으로 연장되어 배치될 수 있다.

예를 들어, 게이트 구동 관련 배선들(CL1, CL2, VSL, VGHL, VGLL 등)은, 하이 레벨 게이트 전압(VGH)을 전달하는 하나 이상의 하이 레벨 게이트 전압 배선(VGHL)과, 로우 레벨 게이트 전압(VGL)을 전달하는 하나 이상의 로우 레벨 게이트 전압 배선(VGLL)과, 복수의 클럭 신호(CLK1, CLK2 등)를 전달하는 복수의 클럭 배선(CL1, CL2 등)과, 하나 이상의 스타트 신호(VST)를 전달하는 하나 이상의 스타트 배선(VSL) 등을 포함할 수 있다.

도 2의 서브픽셀(SP)의 구조에 따르면, 서브픽셀(SP)의 구동을 위하여, 구동 전압(VDD)을 서브픽셀(SP)에 공급하기 위한 복수의 구동 전압 배선(VDDL)과, 초기화 전압(Vini)을 서브픽셀(SP)에 공급하기 위한 복수의 초기화 전압 배선(IVL)과, 각 서브픽셀(SP) 내 발광소자(ED)의 제2 전극(CE)에 기저 전압(VSS)을 인가해주기 위한 하나 이상의 기저 전압 배선(VSSL)이 기판(SUB) 상에 더 배치될 수 있다.

예를 들어, 복수의 구동 전압 배선(VDDL)과 복수의 초기화 전압 배선(IVL)은 열 방향으로 배치될 수 있다.

복수의 구동 전압 배선(VDDL)으로 구동 전압(VDD)을 효율적으로 전달하기 위하여, 복수의 구동 전압 배선(VDDL)과 일체로 되어 있거나 전기적으로 연결되는 구동 전압 패턴(VDDP)이 링크 영역(LA)에 배치될 수 있다.

복수의 구동 전압 배선(VDDL)은 구동 전압 패턴(VDDP)을 통해 벤딩 영역(BA)을 지나 구동 회로 영역(DCA)에 연결된 데이터 구동 회로(120) 또는 인쇄회로기판과 전기적으로 연결될 수 있다.

복수의 초기화 전압 배선(IVL)은 액티브 영역(AA) 내에서는 행 방향 또는 열 방향으로 배치될 수 있다. 복수의 초기화 전압 배선(IVL)은 초기화 전압(Vini)의 효율적인 전달을 위하여, 액티브 영역(AA)의 외곽 영역을 둘러싸도록 넌-액티브 영역(NA)에 배치될 수도 있다.

복수의 초기화 전압 배선(IVL) 또는 복수의 초기화 전압 배선(IVL)이 묶여진 적어도 하나의 배선은 벤딩 영역(BA)을 지나 구동 회로 영역(DCA)에 연결된 데이터 구동 회로(120) 또는 인쇄회로기판과 전기적으로 연결될 수 있다.

하나 이상의 기저 전압 배선(VSSL)은, 기저 전압(VSS)의 효율적인 전달을 위하여, 액티브 영역(AA)의 외곽 영역을 둘러싸도록 넌-액티브 영역(NA)에 배치될 수도 있다. 또한, 하나 이상의 기저 전압 배선(VSSL)은 벤딩 영역(BA)을 지나 구동 회로 영역(DCA)에 연결된 데이터 구동 회로(120) 또는 인쇄회로기판과 전기적으로 연결될 수 있다.

본 명세서의 일 실시예에 따른 표시장치(100)는, 여러 신호배선들에서의 정전기를 방전시키기 위한 정전기 방전 회로(ESD)를 더 포함할 수 있다. 정전기 방전 회로(ESD)는 링크 영역(LA)에 배치될 수 있다.

본 명세서의 일 실시예에 따른 표시장치(100)는, 넌-액티브 영역(NA) 내 링크 영역(LA)에 배치되는 데이터 분배 회로(MUX)를 더 포함할 수 있다.

복수의 데이터 링크 라인(DLL1~DLLn) 중 하나의 데이터 링크 라인의 관점에서 볼 때, 데이터 분배 회로(MUX)는 액티브 영역(AA)에 배치된 둘 이상의 데이터 라인(DL) 중 선택된 하나의 데이터 라인(DL)을 하나의 데이터 링크 라인과 전기적으로 연결해줄 수 있다.

이에 따르면, 데이터 구동 회로(130)에서 출력된 데이터 신호들(VDATA)은 넌-액티브 영역(NA)의 링크 영역(LA)에 배치된 복수의 데이터 링크 라인(DLL1~DLLn)에 공급된다. 그리고, 데이터 분배 회로(MUX)는 액티브 영역(AA)에 배치된 복수의 데이터 라인(DL) 중 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹에 포함된 데이터 라인들(DL, n개의 데이터 라인)을 복수의 데이터 링크 라인(DLL1~DLLn)과 전기적으로 연결해줌으로써, 데이터 신호들(VDATA)이 복수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.

이후, 데이터 구동 회로(130)에서 출력된 다른 데이터 신호들(VDATA)은 넌-액티브 영역(NA)의 링크 영역(LA)에 배치된 복수의 데이터 링크 라인(DLL1~DLLn)에 공급된다. 그리고, 데이터 분배 회로(MUX)는 액티브 영역(AA)에 배치된 복수의 데이터 라인(DL) 중 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)을 선택하여, 선택된 데이터 라인 그룹에 포함된 데이터 라인들(DL, n개의 데이터 라인)을 복수의 데이터 링크 라인(DLL1~DLLn)과 전기적으로 연결해줌으로써, 데이터 신호들이 복수의 데이터 라인(DL) 중 선택된 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)으로 출력될 수 있다.

여기서, 일부의 데이터 라인 그룹(예: 홀수 번째 데이터 라인 그룹)과 다른 일부의 데이터 라인 그룹(예: 짝수 번째 데이터 라인 그룹)은, 1 수평시간(1H) 동안 시간 분할되어 구동될 수 있다.

위에서 언급한 데이터 분배 회로(MUX)는 디멀티플렉서 회로(De-multiplexer circuit)라고도 하고, 경우에 따라, 멀티플렉싱 회로(Multiplexing circuit)이라고도 한다.

데이터 분배 회로(MUX)의 동작을 위한 제어신호(MUX_CON, B/R/G)를 전달하기 위한 신호배선이 벤딩 영역(BA)을 지나 링크 영역(LA)에 배치될 수 있다.

전술한 표시패널(110)은 플렉서블 기판(SUB)을 사용하고 데이터 구동 회로(120)가 연결되는 부분(폴딩 영역, BFA)을 벤딩시킴으로써 기판(SUB)의 일부가 뒤로 접히게 된다. 이렇게 접힌 부분(폴딩 영역, BFA)은 영상이 표시될 수 없는 부분으로 전면에서 보이지 않게 된다. 따라서, 도 3 및 도 4에서와 같은 벤딩 구조 및 배선 배치 구조를 활용함으로써, 표시장치(100)의 베젤 사이즈를 크게 줄일 수 있는 이점이 있고, 이러한 네로우 베젤 디자인(Narrow bezel design)을 통해 심미적으로 만족감 높은 디자인을 제공할 수 있다.

도 5는 본 명세서의 실시예들에 따른 표시패널(110)의 벤딩 영역(BA)에 배치된 신호배선들(BL1~BL4)의 이상 현상을 나타낸 도면이다.

도 5를 참조하면, 전술한 바와 같이, 벤딩 영역(BA)에는 많은 신호배선들(BL1~BL4 등)이 배치될 수 있다. 벤딩 영역(BA)을 지나가는 많은 신호배선들(BL1~BL4 등)은, 복수의 데이터 링크 라인(DLL1~DLLn), 하이 레벨 게이트 전압 배선(VGHL), 로우 레벨 게이트 전압 배선(VGLL), 클럭 배선들(CL1, CL2), 스타트 배선(VSL), 구동 전압 배선(VDDL), 기저 전압 배선(VSSL) 및 초기화 전압 배선(IVL) 등을 포함할 수 있다.

도 5를 참조하면, 벤딩 영역(BA)을 지나가는 신호배선들(BL1~BL4 등)은 크랙 방지를 위해 지그재그 패턴으로 형성될 수 있다. 그럼에도, 벤딩 영역(BA)을 지나가는 신호배선들(BL1~BL4 등) 중 일부는 벤딩 영역(BA)이 벤딩 될 때, 크랙(전기적으로 오픈 상태)이 되거나 이웃한 신호배선과 단락이 될 수 있다.

이러한 경우, 크랙(오픈 상태)이 되거나 단락이 된 신호배선(도 5의 BL1)을 통해서는 정확한 신호가 전달되지 못하여, 디스플레이 구동 등에 문제가 발생하여 영상 표시가 제대로 되지 못할 수 있고, 이로 인해 영상 품질이 크게 저하될 수 있다.

이에, 아래에서는, 벤딩 영역(BA)을 지나가는 신호배선에 문제(예: 크랙 또는 단락 등)가 발생한 경우, 이를 검출할 수 있는 구조와 방법을 설명한다.

다만, 설명의 편의를 위하여, 벤딩 영역(BA)을 지나가는 다양한 신호배선들 중에서, 게이트 구동 관련 배선들 중 클럭 배선들(CL1, CL2)과 스타트 배선(VSL)을 예로 든다.

도 6은 본 명세서의 일 실시예에 따른 표시패널(110)의 벤딩 영역(BA)에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로(610) 및 판단회로(620)를 나타낸 도면이고, 도 7은 본 명세서의 일 실시예에 따른 센서회로(610)의 센싱 동작을 위한 구동 타이밍 다이어그램이다. 그리고, 도 8은 본 명세서의 일 실시예에 따른 센서회로(610)의 센싱 동작 시, 제1 신호배선(CL1)이 정상 상태인 경우, 센서회로(610)의 센싱 동작을 나타낸 도면이고, 도 9는 본 명세서의 일 실시예에 따른 센서회로의 센싱 동작 시, 제1 신호배선(CL1)이 크랙 발생 상태인 경우, 센서회로(610)의 센싱 동작을 나타낸 도면이다. 그리고, 도 10은 본 명세서의 일 실시예에 따른 센서회로(610)의 센싱 동작 시, 제1 신호배선(CL1)이 정상 상태인 경우와 크랙 발생 상태인 경우에 대하여, 판단회로(620)가 센서회로(610)를 통해 센싱한 리드아웃 신호(SEN)를 나타낸 도면이다.

도 6 내지 도 10에서는, 설명의 편의를 위하여, 벤딩 영역(BA)을 지나가는 3개의 신호배선(CL1, CL2, VSL)을 예로 든다. 도 6에 나타낸 센서회로(610)는 벤딩 영역(BA)을 지나가는 3개의 신호배선(CL1, CL2, VSL)의 이상 유무를 센싱하기 위한 회로이다. 이하에서는 3개의 신호배선(CL1, CL2, VSL) 중 제1 신호배선(CL1)을 중심으로 설명한다. 제1 신호배선(CL1)과 관련된 기술 내용은 다른 신호배선들에게 동일하게 적용될 수 있을 것이다.

도 6을 참조하면, 본 명세서의 일 실시예에 따른 표시장치(100)는 센서회로(610) 및 판단회로(620)를 포함할 수 있다. 센서회로 (610)와 판단회로(620)는 리드아웃 배선(ROL)을 통해 전기적으로 연결될 수 있다.

도 6을 참조하면, 센서회로(610)는, 넌-액티브 영역(NA)에 배치되되, 벤딩 영역(BA)과 액티브 영역(AA) 사이의 링크 영역(LA)에 배치되고, 벤딩 영역(BA)에서 제1 신호배선(CL1)의 이상 유무를 센싱할 수 있다.

도 6을 참조하면, 센서회로(610)는, 센싱기준신호(SRS)를 공급하는 센싱기준신호 배선(SRSL)과, 리드아웃신호(ROS)를 판단회로(620)로 전달하는 리드아웃 배선(ROL), 및 제1 신호배선(CL1)과 연결된 게이트 노드, 센싱기준신호 배선(SRSL)과 연결된 드레인 노드 또는 소스 노드, 리드아웃 배선(ROL)과 연결된 소스 노드 또는 드레인 노드를 포함하는 제1 센싱 트랜지스터(SENT1) 등을 포함할 수 있다.

판단회로(620)는, 리드아웃 배선(ROL)과 전기적으로 연결되며, 리드아웃 배선(ROL)으로부터 리드아웃 신호(ROS)를 입력 받고, 리드아웃 신호(ROS)에 근거하여 제1 신호배선(CL1)의 이상 유무를 판단할 수 있다.

판단회로(620)는, 제1 신호배선(CL1)이 비 정상 상태인 것으로 판단되면, 제1 신호배선(CL1)의 식별정보 또는 위치정보와, 검사 결과 정보를 저장하거나 화면으로 출력되도록 제어할 수 있다.

이를 위하여, 표시장치(100)는 표시패널(110)에 배치된 신호배선들에 대한 식별정보 및/또는 위치정보 등이 미리 저장된 메모리를 포함할 수 있다.

도 7을 참조하면, 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 센싱기준신호(SRS)는 하이 레벨 전압(HV)을 갖는다. 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen)이 아닌 기간(예: 디스플레이 구동 기간) 동안, 센싱기준신호(SRS)는 로우 레벨 전압(LV)을 갖는다.

벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 이상 유무를 확인하기 위해 신호배선들(CL1, CL2, VSL)에는 하이 레벨 전압(HV)이 순차적으로 공급된다. 다시 설명하면, 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 이상 유무를 확인하기 위한 신호배선들(CL1, CL2, VSL) 각각에 대한 센싱기간들(T1, T2, T3)이 순차적으로 진행될 수 있다. 도 7에는 각각의 센싱기간들(T1, T2, T3) 사이에 약간의 공백기간이 포함되어 있지만, 이상적인 신호인 경우 이는 생략될 수도 있다.

제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1) 동안, 제1 신호배선(CL1)으로 하이 레벨 전압(HV)이 인가되고, 나머지 신호배선들(CL2, VSL)에는 로우 레벨 전압(LV)이 인가된다.

제2 신호배선(CL2)의 이상 유무를 센싱하는 제2 센싱기간(T2) 동안, 제2 신호배선(CL2)으로 하이 레벨 전압(HV)이 인가되고, 나머지 신호배선들(CL1, VSL)에는 로우 레벨 전압(LV)이 인가된다.

제3 신호배선(VSL)의 이상 유무를 센싱하는 제3 센싱기간(T3) 동안, 제3 신호배선(VSL)으로 하이 레벨 전압(HV)이 인가되고, 나머지 신호배선들(CL1, CL2)에는 로우 레벨 전압(LV)이 인가된다.

도 7을 참조하면, 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 중에서 제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1) 동안, 제1 신호배선(CL1)에는 제1 센싱 트랜지스터(SENT1)를 턴-온시키는 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 인가되고, 센싱기준신호 배선(SRSL)에는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)가 인가될 수 있다.

여기서, 제1 센싱 트랜지스터(SENT1)가 n 타입으로 가정하고 있으므로, 제1 센싱 트랜지스터(SENT1)의 턴-온 레벨 전압은 하이 레벨 전압(HV)이다. 만약, 제1 센싱 트랜지스터(SENT1)가 p 타입인 경우, 제1 센싱 트랜지스터(SENT1)의 턴-온 레벨 전압은 로우 레벨 전압(LV)일 수 있다.

도 6을 참조하면, 센서회로(610)는, 제2 신호배선(CL2)과 연결된 게이트 노드, 센싱기준신호 배선(SRSL)과 연결된 드레인 노드 또는 소스 노드, 및 리드아웃 배선(ROL)과 연결된 소스 노드 또는 드레인 노드를 포함하는 제2 센싱 트랜지스터(SENT2)를 포함할 수 있다.

그리고, 센서회로 (610)는, 스타트 배선(VSL)과 연결된 게이트 노드, 센싱기준신호 배선(SRSL)과 연결된 드레인 노드 또는 소스 노드, 및 리드아웃 배선(ROL)과 연결된 소스 노드 또는 드레인 노드를 포함하는 제3 센싱 트랜지스터(SENT3)를 포함할 수 있다.

제1 내지 3 센싱 트랜지스터(SENT1, SENT2, SENT3) 각각의 드레인 노드 또는 소스 노드는, 센싱기준신호 배선(SRSL)에 공통으로 연결된다. 또한, 제1 내지 3 센싱 트랜지스터(SENT1, SENT2, SENT3) 각각의 소스 노드 또는 드레인 노드는, 리드아웃 배선(ROL)에 공통으로 연결된다. 그리고, 제1 내지 3 센싱 트랜지스터(SENT1, SENT2, SENT3) 각각의 게이트 노드는, 확인 대상인 신호배선들(CL1, CL2, VSL)에 각각 연결될 수 있다.

예를 들어, 제1 신호배선(CL1)은 게이트 구동 회로(130)로 제1 클럭 신호(CLK1)를 공급하는 제1 클럭 배선이고, 제2 신호배선(CL2)은 게이트 구동 회로(130)로 제2 클럭 신호(CLK2)를 공급하는 제2 클럭 배선이고, 제3 신호배선(VSL)은 게이트 구동 회로(130)로 스타트 신호(VST)를 공급하는 스타트 배선일 수 있다.

전술한 바와 같이, 제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1)과, 제2 신호배선(CL2)의 이상 유무를 센싱하는 제2 센싱기간(T2)과, 제3 신호배선(VSL)의 이상 유무를 센싱하는 제3 센싱기간(T3)은 서로 다른 타이밍에 진행되며, 중첩되지 않을 수 있다.

제1 센싱기간(T1) 동안, 제1 신호배선(CL1)에는 제1 센싱 트랜지스터(SENT1)를 턴-온시키는 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 인가되고, 제2 신호배선(CL2)에는 제2 센싱 트랜지스터(SENT2)를 턴-오프시키는 턴-오프 레벨 전압을 갖는 제2 신호(CLK2)가 인가되고, 제3 신호배선(VSL)에는 제3 센싱 트랜지스터(SENT3)를 턴-오프시키는 턴-오프 레벨 전압을 갖는 제3 신호(VST)가 인가되고, 센싱기준신호 배선(SRSL)에는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)가 인가될 수 있다.

제2 센싱기간(T2) 동안, 제1 신호배선(CL1)에는 제1 센싱 트랜지스터(SENT1)의 턴-오프 레벨 전압을 갖는 제1 신호(CLK1)가 인가되고, 제2 신호배선(CL2)에는 제2 센싱 트랜지스터(SENT2)의 턴-온 레벨 전압을 갖는 제2 신호(CLK2)가 인가되고, 제3 신호배선(VSL)에는 제3 센싱 트랜지스터(SENT3)의 턴-오프 레벨 전압을 갖는 제3 신호(VST)가 인가되고, 센싱기준신호 배선(SRSL)에는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)가 인가될 수 있다.

제3 센싱기간(T3) 동안, 제1 신호배선(CL1)에는 제1 센싱 트랜지스터(SENT1)의 턴-오프 레벨 전압을 갖는 제1 신호(CLK1)가 인가되고, 제2 신호배선(CL2)에는 제2 센싱 트랜지스터(SENT2)의 턴-오프 레벨 전압을 갖는 제2 신호(CLK2)가 인가되고, 제3 신호배선(VSL)에는 제3 센싱 트랜지스터(SENT3)의 턴-온 레벨 전압을 갖는 제3 신호(VST)가 인가되고, 센싱기준신호 배선(SRSL)에는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)가 인가될 수 있다.

도 8 및 도 9는 제1 신호배선(CL1)의 이상 유무를 센싱하기 위한 제1 센싱기간(T1) 동안의 구동을 나타낸 도면들이다.

도 8은 제1 신호배선(CL1)이 정상 상태인 경우(Case 1)에 대한 구동을 나타내고, 도 9는 제1 신호배선(CL1)이 비 정상 상태(예: 크랙 등)인 경우(Case 2)에 대한 구동을 나타낸다. 도 10은 상기 두 가지 경우(Case 1, Case 2)에 대하여 판단회로(620)가 센서회로(610)로부터 검출하는 리드아웃 신호(ROS)를 나타낸 그래프이다.

도 8 내지 도 10을 참조하면, 제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1) 동안, 제1 신호배선(CL1)에는 제1 센싱 트랜지스터(SENT1)의 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 인가될 때, 제1 신호배선(CL1)의 크랙 유무에 따라 제1 센싱 트랜지스터(SENT1)는 턴-온 상태이거나 턴-오프 상태일 수 있다.

도 8을 참조하면, 제1 신호배선(CL1)이 정상 상태인 경우(Case 1), 제1 신호배선(CL1)을 통해 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 제1 센싱 트랜지스터(SENT1)의 게이트 노드에 정상적으로 인가된다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 턴-온 상태(ON)이다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)를 리드아웃 배선(ROL)으로 전달해줄 수 있다.

도 10을 참조하면, 판단회로(620)는, 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)를 리드아웃 배선(ROL)을 통해 읽을 수 있다. 판단회로(620)는, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되는 경우, 제1 신호배선(CL1)은 정상 상태인 것으로 판단할 수 있다. 이 경우, 센싱기준신호(SRS) 및 리드아웃 신호(ROS)는 하이 레벨 전압(HV)이다.

도 9를 참조하면, 제1 신호배선(CL1)이 벤딩 영역(BA) 내에서 크랙이 발생한 상태인 경우(Case 2), 제1 신호배선(CL1)에 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 인가되더라도, 제1 신호배선(CL1)의 크랙에 의해, 턴-온 레벨 전압을 갖는 제1 신호(CLK1)가 제1 센싱 트랜지스터(SENT1)의 게이트 노드에 정상적으로 인가되지 못한다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 턴-오프 상태(OFF)이다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)를 리드아웃 배선(ROL)으로 전달하지 못할 수 있다.

도 10을 참조하면, 판단회로(620)는, 제1 센싱기간(T1) 동안 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)를 리드아웃 배선(ROL)을 통해 읽지 못한다. 판단회로(620)는, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않는 경우, 제1 신호배선(CL1)은 비 정상 상태(예: 크랙 또는 단락)인 것으로 판단할 수 있다. 이 경우, 센싱기준신호(SRS)는 하이 레벨 전압(HV)이고, 리드아웃 신호(ROS)는 하이 레벨 전압(HV)이 아닌 상태로 예를 들어 로우 레벨 전압(LV)일 수 있다.

센서회로(610)는, 센싱기준신호(SRS)에 의해 제어되며 로우 레벨 게이트 전압 배선(VGLL) 및 리드아웃 배선(ROL)과 연결된 제1 제어 트랜지스터(M1)와, 하이 레벨 게이트 전압 배선(VGHL)에서 인가되는 신호에 의해 턴-온 및 턴-오프가 제어되는 제2 제어 트랜지스터(M2) 등을 더 포함할 수 있다.

리드아웃 배선(ROL)은 액티브 영역(AA)의 측면 외곽(예를 들어, GIP 영역(GIPA))으로 연장되어 배치될 수 있다. 리드아웃 배선(ROL)은 링크 영역(LA)에 위치하는 부분(PART1)과 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)을 포함할 수 있다. 제2 제어 트랜지스터(M2)는 리드아웃 배선(ROL)에 직렬로 연결되고, 액티브 영역(AA)의 측면에 인접하며 링크 영역(LA)에 배치될 수 있다. 따라서, 리드아웃 배선(ROL)에서, 링크 영역(LA)에 위치하는 부분(PART1)과 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)은, 제2 제어 트랜지스터(M2)의 턴-온 또는 턴-오프에 따라 서로 연결되거나 분리될 수 있다.

리드아웃 배선(ROL)에서 링크 영역(LA)에 위치하는 부분(PART1)의 끝단부(NR1)는 제2 제어 트랜지스터(M2)의 드레인 노드 또는 소스 노드와 연결될 수 있다. 그리고, 리드아웃 배선(ROL)에서 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)의 끝단부(NR2)는 리드아웃 배선(ROL)의 끝단부(NR1)와 연결되지 않은 제2 제어 트랜지스터(M2)의 소스 노드 또는 드레인 노드와 연결될 수 있다.

게이트 구동 회로(130)는 기판(SUB) 상에 배치되며 GIP (Gate In Panel) 타입으로 된 복수의 게이트 드라이버(GIP SCAN1, GIP SCAN2, GIP EM1, GIP EM2)를 포함할 수 있다.

리드아웃 배선(ROL)에서 액티브 영역(AA)의 측면 외곽(GIP 영역(GIPA))에 위치하는 부분(PART2) 중 제2 제어 트랜지스터(M2)와 연결되지 않은 끝단부(NE)는, 복수의 게이트 드라이버(GIP SCAN1, GIP SCAN2, GIP EM1, GIP EM2) 중 벤딩 영역(BA)으로부터 가장 멀리 배치된 마지막 게이트 드라이버(GIP SCAN1 [m], GIP SCAN2 [m], GIP EM1 [m], GIP EM2 [m])의 출력 단과 전기적으로 연결될 수 있다. 디스플레이 구동시, 제2 제어 트랜지스터(M2)를 턴-온시켜 마지막 게이트 드라이버로부터 출력되는 출력 값이 리드아웃 배선(ROL)을 통해 판단회로(620)에 제공될 수 있게 함으로써, 마지막 게이트 드라이버의 출력 값의 정상 유무를 판단하여 게이트 드라이버의 불량을 확인할 수 있다. 게이트 드라이버는 이전 게이트 드라이버의 출력 신호를 입력받아 동작하기 때문에 마지막 게이트 드라이버의 출력 신호를 확인함으로써 게이트 드라이버들의 이상 유무를 확인할 수 있다.

제1 및 제2 제어 트랜지스터(M1, M2)를 고려할 때, 제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1) 동안, 제1 제어 트랜지스터(M1)는 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)에 의해 턴-온 되고, 로우 레벨 게이트 전압 배선(VGLL)에서 공급된 로우 레벨 게이트 전압(VGL)을 리드아웃 배선(ROL)에 전달할 수 있다.

제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1)이 시작되면서, 하이 레벨 게이트 전압 배선(VGHL)에 인가되는 하이 레벨 게이트 전압(VGH)은 하이 레벨 전압(HV)에서 로우 레벨 전압(LV)으로 변경되고, 이에 따라, 제2 제어 트랜지스터(M2)는 턴-오프 될 수 있다.

이와 같이, 제1 센싱기간(T1)을 포함하는 총 센싱기간(Tsen) 동안, 제2 제어 트랜지스터(M2)는 턴-오프 상태이다. 따라서, 리드아웃 배선(ROL)에서, 링크 영역(LA)에 위치하는 부분(PART1)과 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)이 전기적으로 끊어지게 된다. 따라서, 리드아웃 배선(ROL)에서 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)은 센싱에 영향을 끼치지 않는다.

또한, 제1 센싱기간(T1)을 포함하는 총 센싱기간(Tsen) 동안, 제1 제어 트랜지스터(M1)는 턴-온 상태이다. 따라서, 로우 레벨 게이트 전압(VGL)이 제1 제어 트랜지스터(M1)를 통해 리드아웃 배선(ROL)에 항상 인가된다. 이로 인해, 리드아웃 배선(ROL)이 전기적으로 플로팅(Floating) 되는 것을 방지해주어, 센서회로(610)의 안정적인 동작을 가능하게 해줄 수 있다. 하지만, 제1 제어 트랜지스터(M1)를 센싱기간(Tsen) 동안 지속적으로 턴-온시킴으로써 센싱기준신호(SRS) 센싱시 부하가 증가할 수도 있어 센서회로(610)는 제1 제어 트랜지스터(M1)를 생략할 수도 있다.

제1 및 제2 제어 트랜지스터(M1, M2)를 고려할 때, 도 10을 참조하면, 리드아웃 신호(ROS)가 하이 레벨 전압(HV)을 갖는 센싱기준신호(SRS)와 대응되는 경우, 판단회로(620)는 제1 신호배선(CL1)이 정상 상태인 것으로 판단한다.

그리고, 리드아웃 신호(ROS)가 로우 레벨 게이트 전압(VGL)과 대응되는 경우, 판단회로(620)는 제1 신호배선(CL1)에 크랙이 발생한 것으로 판단할 수 있다. 또는, 제1 신호배선(CL1)이 단락된 경우, 제1 신호배선(CL1)의 부하가 증가하여 로우 레벨 게이트 전압(VGL)이 상승하게 된다. 이러한 점을 고려할 때, 판단회로(620)는 제1 신호배선(CL1)의 비 정상 상태가 단락이 아닌 크랙인 것을 구별할 수도 있을 것이다.

전술한 센서회로(610) 및 판단회로(620)를 이용하면, 제1 신호배선(CL1)의 크랙 또는 단락이 발생한 위치가 벤딩 영역(BA)인 것을 확인할 수 있다. 이는 센서회로(610)의 배치 위치가 벤딩 영역(BA)과 바로 인접한 지점이기 때문이다.

센싱 트랜지스터들(SENT1, SENT2, SENT3)의 게이트 노드에 인가되는 신호들이 벤딩 영역(BA)과 인접한 지점에서 입력되고, 센싱 트랜지스터들(SENT1, SENT2, SENT3)의 드레인 노드 또는 소스 노드에 인가되는 센싱기준신호(SRS)도 벤딩 영역(BA)과 인접한 지점에서 입력되기 때문에, 벤딩 영역(BA)에서의 신호배선 이상 유무를 확인할 수 있다.

도 11은 본 명세서의 일 실시예에 따른 표시장치(100)의 디스플레이 구동 시, 센서회로(610)에 포함된 센싱기준신호(SRS), 제1 제어 트랜지스터(M1) 및 제2 제어 트랜지스터(M2)의 상태를 나타낸 다이어그램이고, 도 12는 본 명세서의 일 실시예에 따른 표시장치(100)의 디스플레이 구동 시, 센서회로(610)의 상태를 나타낸 도면이다.

도 11 및 도 12를 참조하면, 영상을 표시하기 위한 디스플레이 구동 기간 동안, 제1 제어 트랜지스터(M1)는 턴-오프 상태이고, 제2 트랜지스터(M2)는 턴-온 상태일 수 있다. 턴-온된 제2 트랜지스터(M2)를 통해 리드아웃 배선(ROL)은 링크 영역에 위치하는 부분(PART1)과 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)은 전기적으로 연결된다.

그리고 영상을 표시하기 위한 디스플레이 구동(Display driving time) 시, 센싱기준신호 배선(SRSL)에는 로우 레벨 전압을 갖는 센싱기준신호(SRS)가 인가될 수 있다.

제1 신호배선(CL1)이 게이트 구동 회로(130)에 클럭 신호를 공급하는 클럭 배선일 때, 한 프레임 시간 중 정해진 타이밍(스캐닝 타이밍으로서, 이때 클럭 신호는 하이 레벨 전압임)에 제1 센싱 트랜지스터(SENT1)는 턴-온될 수 있다. 하지만 디스플레이 구동 시 센싱기준신호(SRS)가 로우 레벨 전압(LV)이기 때문에 리드아웃 배선(ROL)에는 항상 로우 레벨 전압(LV)이 제공된다.

도 13은 본 명세서의 일 실시예에 따른 표시장치(100)에서 센서회로(610)가 배치된 부분에 대한 평면도이다. 아래 설명에서는, 도 4의 평면도와 동일한 구성요소에 대해서는 생략하거나 간략히 할 수 있다.

도 13을 참조하면, 링크 영역(LA)에는 센서회로들(610)과 정전기 방전 회로들(ESD)이 배치될 수 있다. 정전기 방전 회로들(ESD)은 제1 신호배선(CL1), 리드아웃 배선(ROL) 및 센싱기준신호 배선(SRSL)과 연결될 수 있다. 이를 통해, 공정 중에 일어날 수 있는 정전기나 일시적으로 예상치 못하게 발생할 수 있는 튀는 전압 등을 방지하여 상기 배선들과 연결되어 있는 게이트 구동 회로(130), 판단회로(620), 또는 서브픽셀(SP) 등을 보호할 수 있다.

도 13을 참조하면, 센싱기준신호 배선(SRSL)은 센서회로(610) 및 정전기 방전 회로(ESD)에만 연결되고, GIP 영역(GIPA)까지는 연장되지 않을 수 있다.

도 13을 참조하면, m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)과, 리드아웃 배선(ROL)이 벤딩 영역(BA)과 링크 영역(LA)을 지나서 GIP 영역(GIPA)까지 배치된다.

m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)의 이상 유무를 센싱하기 위한 센서회로(610)가 링크 영역(LA)에 배치될 수 있다. 이러한 센서회로(610)는 하이 레벨 게이트 전압 배선(VGHL) 및 로우 레벨 게이트 전압 배선(VGLL)과 연결될 수 있다.

m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)은 센서회로(610)를 지나 정전기 방전 회로(ESD)를 거친 이후, GIP 영역(GIPA)에 배치된 m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m])의 전체 또는 일부와 연결된다.

리드아웃 배선(ROL)은 센서회로(610)를 지나 정전기 방전 회로(ESD)를 거친 이후, GIP 영역(GIPA)에 배치된 m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m]) 중 마지막 번째 스캔 드라이버(GIP SCAN1 [m])의 출력 단에 연결될 수 있다. 이를 통해, 센서회로(610)는 마지막 번째 스캔 드라이버(GIP SCAN1 [m])의 출력 단에서의 신호를 리드아웃 신호(ROS)로서 출력할 수 있다. 판단회로(620)는 센싱신호(SEN)인 리드아웃 신호(ROS)에 근거하여, m개의 제1 스캔 드라이버(GIP SCAN1 [1], …,GIP SCAN1 [m])에서 제1 스캔신호들(SCAN1)이 정상적으로 출력되는지를 확인할 수 있다.

도 13을 참조하면, m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)과, 리드아웃 배선(ROL)이 벤딩 영역(BA)과 링크 영역(LA)을 지나서 GIP 영역(GIPA)까지 배치된다.

m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)의 이상 유무를 센싱하기 위한 센서회로(610)가 링크 영역(LA)에 배치될 수 있다. 이러한 센서회로(610)는 하이 레벨 게이트 전압 배선(VGHL) 및 로우 레벨 게이트 전압 배선(VGLL)과 연결될 수 있다.

m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m])의 전체 또는 일부로 제1 내지 제3 신호들(CLK1, CLK2, VST)을 공급하기 위한 제1 내지 제3 신호배선들(CL1, CL2, VSL)은 센서회로(610)를 지나 정전기 방전 회로(ESD)를 거친 이후, GIP 영역(GIPA)에 배치된 m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m])의 전체 또는 일부와 연결된다.

리드아웃 배선(ROL)은 센서회로(610)를 지나 정전기 방전 회로(ESD)를 거친 이후, GIP 영역(GIPA)에 배치된 m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m]) 중 마지막 번째 발광제어 드라이버(GIP EM1 [m])의 출력 단에 연결될 수 있다. 이를 통해, 센서회로(610)는 마지막 번째 발광제어 드라이버(GIP EM1 [m])의 출력 단에서의 신호를 리드아웃 신호(ROS)로서 출력할 수 있다. 판단회로(620)는 센싱신호(SEN)인 리드아웃 신호(ROS)에 근거하여, m개의 제1 발광제어 드라이버(GIP EM1 [1], …,GIP EM1 [m])에서 제1 발광제어신호들(EM1)이 정상적으로 출력되는지를 확인할 수 있다.

도 14는 본 명세서의 일 실시예에 따른 표시장치(100)의 벤딩 영역(BA)에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로(640) 및 판단회로(620)를 나타낸 도면이고, 도 15는 본 명세서의 일 실시예에 따른 센서회로(640)의 센싱 동작을 위한 구동 타이밍 다이어그램이다. 도 14에 도시된 센서회로(640) 이외의 구성요소 중 도 6에 개시된 구성요소는 동일하게 적용될 수 있으므로 중복되는 설명은 간략히 하거나 생략할 수 있다.

도 14를 참조하면, 센서회로(640)는 센싱기준신호(SRS)를 공급하는 센싱기준신호 배선(SRSL), 리드아웃신호(ROS)를 판단회로(620)로 전달하는 리드아웃 배선(ROL), 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 제3 센싱 트랜지스터(SENT3), 및 제어 센싱 트랜지스터(MS)를 포함할 수 있다. 센서회로(640)에 포함된 트랜지스터들은 모두 n 타입으로 도시되어 있지만, 이에 한정되지는 않는다.

제1 센싱 트랜지스터(SENT1)의 게이트 노드 및 제1 센싱 트랜지스터(SENT1)의 드레인 노드 또는 소스 노드가 제1 신호배선(CL1)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS)에 연결된다. 제1 센싱 트랜지스터(SENT1)는 제1 신호배선(CL1)의 이상 유무를 센싱한다.

제2 센싱 트랜지스터(SENT2)의 게이트 노드 및 제2 센싱 트랜지스터(SENT2)의 드레인 노드 또는 소스 노드는 제2 신호배선(CL2)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS)에 연결된다. 제2 센싱 트랜지스터(SENT2)는 제2 신호배선(CL2)의 이상 유무를 센싱한다.

제3 센싱 트랜지스터(SENT3)의 게이트 노드 및 제3 센싱 트랜지스터(SENT3)의 드레인 노드 또는 소스 노드는 스타트 배선(VSL)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS)에 연결된다. 제3 센싱 트랜지스터(SENT3)는 스타트 배선(VSL)의 이상 유무를 센싱한다.

제어 센싱 트랜지스터(MS)의 게이트 노드는 센싱기준신호 배선(SRSL)과 연결되고, 소스 노드 또는 드레인 노드는 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 및 제3 센싱 트랜지스터(SENT3)와 연결되며, 나머지 드레인 노드 또는 소스 노드는 리드아웃 배선(ROL)을 통해 판단회로(620)와 연결된다. 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 및 제3 센싱 트랜지스터(SENT3)는 공통적으로 제어 센싱 트랜지스터(MS)를 통해 리드아웃 배선(ROL)과 연결된다.

상술한 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 및 제3 센싱 트랜지스터(SENT3)는 각각 신호배선, 센싱기준신호 배선, 및 리드아웃 배선에 전기적으로 연결되어 신호배선의 이상 유무를 센싱할 수 있다.

판단회로(620)는 리드아웃 배선(ROL)과 연결되어 리드아웃 배선(ROL)으로부터 리드아웃 신호(ROS)를 입력받아 리드아웃 신호(ROS)에 근거하여 제1 신호배선(CL1), 제2 신호배선(CL2), 또는 스타트 배선(VSL)의 이상 유무를 판단할 수 있다.

도 15를 참조하면, 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 센싱기준신호(SRS)는 하이 레벨 전압(HV)을 갖고 전체 센싱기간(Tsen) 이외의 기간 동안에는 로우 레벨 전압(LV)을 갖는다.

벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 이상 유무를 확인하기 위한 신호배선들(CL1, CL2, VSL)로 하이 레벨 전압(HV)이 순차적으로 공급된다. 따라서, 신호배선들(CL1, CL2, VSL) 각각의 이상 유무를 확인하기 위한 센싱기간들(T1, T2, T3)이 순차적으로 진행될 수 있다.

제1 신호배선(CL1)의 이상 유무를 센싱하는 제1 센싱기간(T1) 동안 제1 신호배선(CL1)으로 하이 레벨 전압(HV)이 인가되고, 나머지 신호배선들(CL2, VSL)에는 로우 레벨 전압(LV)이 인가된다.

스타트 배선(VSL)의 이상 유무를 센싱하는 제3 센싱기간(T3) 동안, 스타트 배선(VSL)으로 하이 레벨 전압(HV)이 인가되고, 나머지 신호배선들(CL1, CL2)에는 로우 레벨 전압(LV)이 인가된다.

제1 센싱기간(T1) 동안, 제1 신호(CLK1)가 하이 레벨 전압(HV)이므로 제1 센싱 트랜지스터(SENT1)는 턴-온된다. 그리고, 센싱기준신호(SRS)도 하이 레벨 전압(HV)이므로 제어 센싱 트랜지스터(MS)도 턴-온된다.

제1 신호배선(CL1)이 정상 상태인 경우, 제1 신호배선(CL1)에 인가된 하이 레벨 전압(HV)이 제1 센싱 트랜지스터(SENT1) 및 제어 센싱 트랜지스터(MS)를 통해 리드아웃 배선(ROL)에 전달된다. 이 경우, 판단회로(620)는 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내고, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응됨을 확인하면, 제1 신호배선(CL1)은 정상 상태인 것으로 판단할 수 있다.

제1 신호배선(CL1)이 벤딩 영역(BA) 내에서 크랙이 발생한 경우, 제1 신호배선(CL1)에 하이 레벨 전압(HV)이 인가되더라도 제1 신호배선(CL1)의 크랙에 의해 하이 레벨 전압(HV)인 제1 신호(CLK1)가 제1 센싱 트랜지스터(SENT1)의 게이트 노드에 정상적으로 인가되지 못한다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 턴-온되지 못한다. 제어 센싱 트랜지스터(MS)는 턴-온 상태이지만 제1 센싱 트랜지스터(SENT1)가 턴-오프 상태이므로 하이 레벨 전압(HV)을 리드아웃 배선(ROL)에 전달하지 못한다. 이 경우, 판단회로(620)는 제1 센싱기간(T1) 동안 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내지 못하므로, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않음을 확인하고, 제1 신호배선(CL1)은 비 정상 상태인 것으로 판단할 수 있다.

제2 센싱기간(T2) 및 제3 센싱기간(T3)에서 제2 센싱 트랜지스터(SENT2) 및 제3 센싱 트랜지스터(SENT3)의 동작, 각 신호배선들(CL2, VSL)의 정상 상태 및 비 정상 상태를 센싱하는 동작은 제1 센싱기간(T1)에서의 동작과 동일하므로 설명은 생략한다. 다만, 제1 센싱 트랜지스터(SENT1)가 제2 센싱 트랜지스터(SENT2) 및 제3 센싱 트랜지스터(SENT3)로, 제1 신호배선(CL1)이 제2 신호배선(CL2) 및 스타트 배선(VSL)으로, 제1 신호(CLK1)가 제2 신호(CLK2) 및 스타트 신호(VST)로 변경될 뿐이다.

전술한 센서회로(640) 및 판단회로(620)를 이용하면, 신호배선들(CL1, CL2, VSL)의 크랙 또는 단락이 발생한 위치가 벤딩 영역(BA)인 것을 확인할 수 있다. 이는 센서회로(640)의 배치 위치가 벤딩 영역(BA)을 지나 벤딩 영역(BA)과 인접한 지점이기 때문이다.

구체적으로, 센싱 트랜지스터들(SENT1, SENT2, SENT3)의 게이트 노드에 인가되는 신호들이 벤딩 영역(BA)과 인접한 지점에서 입력되기 때문에 벤딩 영역(BA)에서의 신호배선 이상 유무를 확인할 수 있다.

한편, 본 명세서의 일 실시예에 따른 표시장치(100)의 디스플레이 구동 기간 동안에는 센싱기준신호(SRS)가 로우 레벨 전압(LV)이므로 제어 센싱 트랜지스터(MS)는 턴-오프 상태를 유지한다. 따라서, 제어 센싱 트랜지스터(MS)는 신호배선들(CL1, CL2, VSL)과 리드아웃 배선(ROL)이 전기적으로 연결되지 않게 하므로, 각각의 신호들(CLK1, CLK2, VST)이 정상적으로 게이트 구동 회로(130)에 입력될 수 있다.

도 16은 본 명세서의 일 실시예에 따른 표시패널의 벤딩 영역(BA)에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로(660) 및 판단회로(620)를 나타낸 도면이다. 도 16에 도시된 센서회로(660)의 센싱 동작을 위한 구동 타이밍 다이어그램은 도 15와 동일하므로, 도 15를 참조하여 설명한다. 도 16에 도시된 센서회로(660)는 도 14에 도시된 센서회로(640)의 변형된 예이므로 중복되는 내용은 설명을 간략히 하거나 생략할 수 있다.

도 16을 참조하면, 센서회로(660)는 센싱기준신호(SRS)를 공급하는 센싱기준신호 배선(SRSL), 리드아웃신호(ROS)를 판단회로(620)로 전달하는 리드아웃 배선(ROL), 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 제3 센싱 트랜지스터(SENT3), 및 제어 센싱 트랜지스터(MS)를 포함할 수 있다. 센서회로(660)에 포함된 트랜지스터들은 모두 n 타입으로 도시되어 있지만, 이에 한정되지는 않는다.

제3 센싱 트랜지스터(SENT3)의 게이트 노드는 센싱기준신호 배선(SRSL)에 연결되고, 제3 센싱 트랜지스터(SENT3)의 드레인 노드 또는 소스 노드는 스타트 배선(VSL)과 연결되며, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS)에 연결된다. 제3 센싱 트랜지스터(SENT3)는 스타트 배선(VSL)의 이상 유무를 센싱한다. 제3 센싱 트랜지스터(SENT3)의 게이트 노드가 센싱기준신호 배선(SRSL)에 연결되므로, 센싱기간(Tsen)동안 턴-온 상태를 유지하여 스타트 배선(VSL)의 이상 유무를 센싱하는 기간을 제외한 기간동안 리드아웃 배선(ROL)에 로우 레벨 전압(LV)을 안정적으로 공급한다. 따라서, 제3 센싱 트랜지스터(SENT3)가 센싱하는 신호배선을 제외한 나머지 신호배선에 이상이 발생한 경우 판단회로(620)가 신호배선의 이상 유무를 정확히 판단할 수 있게 한다. 신호배선들에 제공되는 신호가 서로 중첩되는 펄스를 갖는 경우, 구체적으로, 제3 센싱 트랜지스터(SENT3)의 게이트 노드가 스타트 배선(VSL)이 아닌 센싱기준신호 배선(SRSL)에 연결시킴으로써, 제1 신호(CLK1) 또는 제2 신호(CLK2)가 스타트 신호(VST)와 중첩되어 하이 레벨 전압(HV)을 갖는 경우 제어 센싱 트랜지스터(MS)에 전달되는 신호의 간섭이 생길 수 있기 때문에 이를 방지할 수 있다. 제3 센싱 트랜지스터(SENT3)는 기준 트랜지스터라고 일컫을 수도 있다.

도 15를 참조하면, 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 동안, 센싱기준신호(SRS)는 하이 레벨 전압(HV)을 갖는다. 벤딩 영역(BA)에 대한 전체 센싱기간(Tsen) 이외의 기간 동안에 센싱기준신호(SRS)는 로우 레벨 전압(LV)을 갖는다.

제1 센싱기간(T1) 동안, 제1 신호(CLK1)가 하이 레벨 전압(HV)이므로 제1 센싱 트랜지스터(SENT1)는 턴-온된다. 그리고, 센싱기준신호(SRS)도 하이 레벨 전압(HV)이므로 제어 센싱 트랜지스터(MS) 및 제3 센싱 트랜지스터(SENT3)도 턴-온된다.

제1 신호배선(CL1)이 벤딩 영역(BA) 내에서 크랙이 발생한 경우, 제1 신호배선(CL1)에 하이 레벨 전압(HV)이 인가되더라도 제1 신호배선(CL1)의 크랙에 의해 하이 레벨 전압(HV)인 제1 신호(CLK1)가 제1 센싱 트랜지스터(SENT1)의 게이트 노드에 정상적으로 인가되지 못한다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 턴-오프 상태가 된다. 제어 센싱 트랜지스터(MS)는 턴-온 상태이지만 제1 센싱 트랜지스터(SENT1)가 턴-오프 상태이므로 하이 레벨 전압(HV)을 리드아웃 배선(ROL)에 전달하지 못한다. 이 경우, 제3 센싱 트랜지스터(SENT3)가 턴-온 상태이므로 로우 레벨 전압(LV)이 제어 센싱 트랜지스터(MS)를 통해 리드아웃 배선(ROL)에 전달된다. 따라서, 판단회로(620)는 제1 센싱기간(T1) 동안 로우 레벨 전압(LV)을 리드아웃 배선(ROL)을 통해 읽어내고, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않음을 확인하고, 제1 신호배선(CL1)은 비 정상 상태인 것으로 판단할 수 있다.

제2 센싱기간(T2) 동안, 제2 신호(CLK2)가 하이 레벨 전압(HV)이므로 제2 센싱 트랜지스터(SENT2)는 턴-온된다. 그리고, 센싱기준신호(SRS)도 하이 레벨 전압(HV)이므로 제어 센싱 트랜지스터(MS)도 턴-온된다. 제2 신호배선(CL2)이 정상 상태인 경우 및 제2 신호배선(CL2)이 벤딩 영역(BA) 내에서 크랙이 발생한 경우의 센서회로(660) 및 판단회로(620)의 동작은 제1 센싱기간(T1)과 동일하게 적용되므로 설명은 생략한다.

제3 센싱기간(T3) 동안, 스타트 신호(VST) 및 센싱기준신호(SRS)가 하이 레벨 전압(HV)이므로 제3 센싱 트랜지스터(SENT3) 및 제어 센싱 트랜지스터(MS)는 턴-온된다.

스타트 배선(VSL)이 정상 상태인 경우, 스타트 배선(VSL)에 인가된 하이 레벨 전압(HV)이 제3 센싱 트랜지스터(SENT3) 및 제어 센싱 트랜지스터(MS)를 통해 리드아웃 배선(ROL)에 전달된다. 이 경우, 판단회로(620)는 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내고, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응됨을 확인하면, 스타트 배선(VSL)은 정상 상태인 것으로 판단할 수 있다.

스타트 배선(VSL)이 벤딩 영영(BA) 내에서 크랙이 발생한 경우, 리드아웃 신호(ROS)가 하이 레벨 전압(HV)이므로 제3 센싱 트랜지스터(SENT3)는 턴-온된다. 하지만, 스타트 배선(VSL)에 하이 레벨 전압(HV)이 인가되더라도 스타트 배선(VSL)의 크랙에 의해 하이 레벨 전압(HV)인 스타트 신호(VST)가 제3 센싱 트랜지스터(SENT3)의 소스 노드 또는 드레인 노드에 정상적으로 인가되지 못한다. 이에 따라, 제어 센싱 트랜지스터(MS)는 턴-온 상태이지만 하이 레벨 전압(HV)을 리드아웃 배선(ROL)에 전달하지 못한다. 따라서, 판단회로(620)는 제3 센싱기간(T3) 동안 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않음을 확인하고, 제3 신호배선(CL3)은 비 정상 상태인 것으로 판단할 수 있다.

전술한 센서회로(660) 및 판단회로(620)를 이용하면, 신호배선들(CL1, CL2, VSL)의 크랙 또는 단락이 발생한 위치가 벤딩 영역(BA)인 것을 확인할 수 있다. 이는 센서회로(660)의 배치 위치가 벤딩 영역(BA)과 인접한 지점이기 때문이다.

한편, 본 명세서의 일 실시예에 따른 표시장치(100)의 디스플레이 구동 기간 동안에는 센싱기준신호(SRS)가 로우 레벨 전압(LV)이므로 제어 센싱 트랜지스터(MS) 및 제3 센싱 트랜지스터(SENT3)는 턴-오프 상태를 유지한다. 따라서, 제어 센싱 트랜지스터(MS)는 신호배선들(CL1, CL2, VSL)과 리드아웃 배선(ROL)이 전기적으로 연결되지 않게 하므로, 각각의 신호들(CLK1, CLK2, VST)이 정상적으로 게이트 구동 회로(130)에 입력될 수 있다.

도 17은 본 명세서의 일 실시예에 따른 표시장치(100)의 벤딩 영역(BA)에 배치된 신호배선의 이상 유무를 센싱하기 위한 센서회로(680) 및 판단회로(620)를 나타낸 도면이다. 도 17에 도시된 센서회로(680)의 센싱 동작을 위한 구동 타이밍 다이어그램은 도 15와 동일하므로, 도 15를 참조하여 설명한다. 도 17에 도시된 센서회로(680)는 도 14에 도시된 센서회로(640)의 변형된 예이므로 중복되는 내용은 설명을 간략히 하거나 생략할 수 있다.

도 17을 참조하면, 센서회로(680)는 센싱기준신호(SRS)를 공급하는 센싱기준신호 배선(SRSL), 리드아웃신호(ROS)를 판단회로(620)로 전달하는 리드아웃 배선(ROL), 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 제3 센싱 트랜지스터(SENT3), 및 제어 센싱 트랜지스터(MS1, MS2)를 포함할 수 있다. 제어 센싱 트랜지스터(MS1, MS2)는 제1 제어 센싱 트랜지스터(MS1)과 제2 제어 센싱 트랜지스터(MS2)를 포함할 수 있다. 센서회로(680)에 포함된 트랜지스터들은 모두 n 타입으로 도시되어 있지만, 이에 한정되지는 않는다.

제1 센싱 트랜지스터(SENT1)의 게이트 노드 및 제1 센싱 트랜지스터(SENT1)의 드레인 노드 또는 소스 노드가 제1 신호배선(CL1)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS1, MS2)에 연결된다. 제1 센싱 트랜지스터(SENT1)는 제1 신호배선(CL1)의 이상 유무를 센싱한다.

제2 센싱 트랜지스터(SENT2)의 게이트 노드 및 제2 센싱 트랜지스터(SENT2)의 드레인 노드 또는 소스 노드는 제2 신호배선(CL2)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제어 센싱 트랜지스터(MS1, MS2)에 연결된다. 제2 센싱 트랜지스터(SENT2)는 제2 신호배선(CL2)의 이상 유무를 센싱한다.

제3 센싱 트랜지스터(SENT3)의 게이트 노드 및 제3 센싱 트랜지스터(SENT3)의 드레인 노드 또는 소스 노드는 스타트 배선(VSL)과 연결되고, 나머지 소스 노드 또는 드레인 노드는 제2 제어 센싱 트랜지스터(MS2)에 연결된다. 제3 센싱 트랜지스터(SENT3)는 스타트 배선(VSL)의 이상 유무를 센싱한다.

제1 제어 센싱 트랜지스터(MS1)의 게이트 노드는 센싱기준신호 배선(SRSL)과 연결되고, 제1 제어 센싱 트랜지스터(MS1)의 소스 노드 또는 드레인 노드는 제1 센싱 트랜지스터(SENT1), 제2 센싱 트랜지스터(SENT2), 및 제2 제어 센싱 트랜지스터(MS2)와 연결되며, 제1 제어 센싱 트랜지스터(MS1)의 나머지 드레인 노드 또는 소스 노드는 리드아웃 배선(ROL)을 통해 판단회로(620)와 연결된다.

제2 제어 센싱 트랜지스터(MS2)의 게이트 노드는 센싱기준신호 배선(SRSL)과 연결되고, 제2 제어 센싱 트랜지스터(MS2)의 소스 노드 또는 드레인 노드는 제3 센싱 트랜지스터(SENT3)와 연결되며, 제2 제어 센싱 트랜지스터(MS2)의 나머지 드레인 노드 또는 소스 노드는 제1 제어 센싱 트랜지스터(MS1)와 연결된다.

제1 센싱 트랜지스터(SENT1) 및 제2 센싱 트랜지스터(SENT2)는 공통적으로 제1 제어 센싱 트랜지스터(MS1)를 통해 리드아웃 배선(ROL)과 연결된다. 그리고, 제3 센싱 트랜지스터(SENT3)는 제1 제어 센싱 트랜지스터(MS1) 및 제2 제어 센싱 트랜지스터(MS2)를 통해 리드아웃 배선(ROL)과 연결된다.

제1 센싱기간(T1) 동안, 제1 신호(CLK1)가 하이 레벨 전압(HV)이므로 제1 센싱 트랜지스터(SENT1)는 턴-온된다. 그리고, 센싱기준신호(SRS)도 하이 레벨 전압(HV)이므로 제1 제어 센싱 트랜지스터(MS1)도 턴-온된다.

제1 신호배선(CL1)이 정상 상태인 경우, 제1 신호배선(CL1)에 인가된 하이 레벨 전압(HV)이 제1 센싱 트랜지스터(SENT1) 및 제1 제어 센싱 트랜지스터(MS1)를 통해 리드아웃 배선(ROL)에 전달된다. 이 경우, 판단회로(620)는 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내고, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응됨을 확인하면, 제1 신호배선(CL1)은 정상 상태인 것으로 판단할 수 있다.

제1 신호배선(CL1)이 벤딩 영역(BA) 내에서 크랙이 발생한 경우, 제1 신호배선(CL1)에 하이 레벨 전압(HV)이 인가되더라도 제1 신호배선(CL1)의 크랙에 의해 하이 레벨 전압(HV)인 제1 신호(CLK1)가 제1 센싱 트랜지스터(SENT1)의 게이트 노드에 정상적으로 인가되지 못한다. 이에 따라, 제1 센싱 트랜지스터(SENT1)는 턴-온되지 못한다. 제1 제어 센싱 트랜지스터(MS1)는 턴-온 상태이지만 제1 센싱 트랜지스터(SENT1)가 턴-오프 상태이므로 하이 레벨 전압(HV)을 리드아웃 배선(ROL)에 전달하지 못한다. 이 경우, 판단회로(620)는 제1 센싱기간(T1) 동안 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내지 못하므로, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않음을 확인하고, 제1 신호배선(CL1)은 비 정상 상태인 것으로 판단할 수 있다.

제2 센싱기간(T2)에서 제2 센싱 트랜지스터(SENT2)의 동작, 제2 신호배선(CL2)의 정상 상태 및 비 정상 상태를 센싱하는 동작은 제1 센싱기간(T1)에서의 동작과 동일하므로 설명은 생략한다. 다만, 제1 센싱 트랜지스터(SENT1)가 제2 센싱 트랜지스터(SENT2)로, 제1 신호배선(CL1)이 제2 신호배선(CL2)으로, 제1 신호(CLK1)가 제2 신호(CLK2)로 변경될 뿐이다.

제3 센싱기간(T3) 동안, 스타트 신호(VST)가 하이 레벨 전압(HV)이므로 제3 센싱 트랜지스터(SENT3)는 턴-온된다. 그리고, 센싱기준신호(SRS)도 하이 레벨 전압(HV)이므로 제1 제어 센싱 트랜지스터(MS1) 및 제2 제어 센싱 트랜지스터(MS2)도 턴-온된다.

스타트 신호배선(VSL)이 정상 상태인 경우, 스타트 신호배선(VSL)에 인가된 하이 레벨 전압(HV)이 제3 센싱 트랜지스터(SENT3), 제2 제어 센싱 트랜지스터(MS2), 및 제1 제어 센싱 트랜지스터(MS1)를 통해 리드아웃 배선(ROL)에 전달된다. 이 경우, 판단회로(620)는 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내고, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응됨을 확인하면, 스타트 신호배선(VSL)은 정상 상태인 것으로 판단할 수 있다.

스타트 신호배선(VSL)이 벤딩 영역(BA) 내에서 크랙이 발생한 경우, 스타트 신호배선(VSL)에 하이 레벨 전압(HV)이 인가되더라도 스타트 신호배선(VSL)의 크랙에 의해 하이 레벨 전압(HV)인 스타트 신호(VST)가 제3 센싱 트랜지스터(SENT3)의 게이트 노드에 정상적으로 인가되지 못한다. 이에 따라, 제3 센싱 트랜지스터(SENT3)는 턴-온되지 못한다. 제1 제어 센싱 트랜지스터(MS1) 및 제2 제어 센싱 트랜지스터(MS2)는 턴-온 상태이지만 제3 센싱 트랜지스터(SENT3)가 턴-오프 상태이므로 하이 레벨 전압(HV)을 리드아웃 배선(ROL)에 전달하지 못한다. 이 경우, 판단회로(620)는 제3 센싱기간(T3) 동안 하이 레벨 전압(HV)을 리드아웃 배선(ROL)을 통해 읽어내지 못하므로, 리드아웃 신호(ROS)가 센싱기준신호(SRS)와 대응되지 않음을 확인하고, 스타트 신호배선(VSL)은 비 정상 상태인 것으로 판단할 수 있다.

전술한 센서회로(680) 및 판단회로(620)를 이용하면, 신호배선들(CL1, CL2, VSL)의 크랙 또는 단락이 발생한 위치가 벤딩 영역(BA)인 것을 확인할 수 있다. 이는 센서회로(680)의 배치 위치가 벤딩 영역(BA)을 지나 벤딩 영역(BA)과 인접한 지점이기 때문이다.

한편, 본 명세서의 일 실시예에 따른 표시장치(100)의 디스플레이 구동 기간 동안에는 센싱기준신호(SRS)가 로우 레벨 전압(LV)이므로 제어 센싱 트랜지스터(MS1, MS2)는 턴-오프 상태를 유지한다. 따라서, 제어 센싱 트랜지스터(MS1, MS2)는 신호배선들(CL1, CL2, VSL)과 리드아웃 배선(ROL)이 전기적으로 연결되지 않게 하므로, 각각의 신호들(CLK1, CLK2, VST)이 정상적으로 게이트 구동 회로(130)에 입력될 수 있다.

예를 들어, 디스플레이 구동에 있어서, 제1 신호(CLK1) 및 제2 신호(CLK2)는 서로 토글(toggle)하며 중첩하여 하이 레벨 전압(HV)을 갖는 기간이 없고, 스타트 신호(VST)가 제1 신호(CLK1) 및 제2 신호(CLK2)와 하이 레벨 전압(HV)으로 중첩하는 기간을 갖는 신호로써 게이트 구동 회로를 동작시킬 수 있다. 이 경우, 제2 제어 센싱 트랜지스터(MS2)가 없다면, 제1 제어 센싱 트랜지스터(MS1)와 센싱 트랜지스터들(SENT1, SENT2, SENT3)과 연결된 노드에 중첩된 신호들이 인가되므로 신호간 간섭이 생기기 때문에 게이트 구동 회로의 구동에 문제가 발생할 수도 있다. 따라서, 신호간 중첩이 발생할 수 있는 스타트 신호(VST)를 센싱하는 제3 센싱 트랜지스터(SENT3)와 제1 제어 센싱 트랜지스터(MS1) 사이에 제2 제어 센싱 트랜지스터(MS2)를 배치함으로써 신호들이 간섭하는 것을 방지하고, 게이트 구동 회로를 정상적으로 구동시킬 수 있다.

추가적으로, 도 6에 설명된 실시예와 같이 도 14, 도 16, 및 도 17의 리드아웃 배선(ROL)은 링크 영역(LA)에 위치하는 부분(PART1)과 액티브 영역(AA)의 측면 외곽에 위치하는 부분(PART2)을 포함할 수 있다. 또한, 리드아웃 배선(ROL)에 직렬연결되어, 리드아웃 배선(ROL)을 링크 영역(LA)에 위치하는 부분(PART1)과 액티브 영역(AA) 외곽에 위치하는 부분(PART2)을 연결시키거나 분리시킬 수 있는 제어 트랜지스터를 더 포함할 수 있다. 여기서 언급된 제어 트랜지스터는 도 6에 설명된 제2 제어 트랜지스터(M2)와 동일한 역할을 하므로 설명은 생략한다.

또한, 전술한 실시예들에서 언급한 신호배선들(CLK1, CLK2, VST)은 게이트 구동 회로에 입력되는 신호들로써 이에 한정되지 않고, 게이트 구동 회로의 구조에 따라 신호배선들은 변경되거나 그 수가 증가할 수 있다.

본 명세서의 실시예에 따른 표시장치는 다음과 같이 설명될 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 표시장치는 복수의 서브픽셀이 배치되고 영상이 표시되는 액티브 영역과 액티브 영역의 외곽영역인 넌-액티브 영역을 포함하는 기판, 복수의 서브픽셀로 데이터 신호를 공급하는 데이터 구동회로, 복수의 서브픽셀로 게이트 신호를 공급하는 게이트 구동 회로, 및 게이트 구동 회로에 연결된 신호배선의 이상 유무를 센싱하기 위한 센서회로를 포함한다. 그리고, 기판의 넌-액티브 영역은 데이터 구동 회로가 전기적으로 연결되는 구동 회로 영역, 구동 회로 영역과 액티브 영역 사이에 위치하며 벤딩되는 벤딩 영역, 및 벤딩 영역과 액티브 영역 사이의 링크 영역을 포함한다. 그리고, 센서회로는 센싱기준신호를 공급하는 센싱기준신호 배선, 리드아웃신호를 전달하는 리드아웃 배선, 그리고 신호배선, 센싱기준신호 배선, 및 리드아웃 배선과 전기적으로 연결된 센싱 트랜지스터를 포함한다. 이 경우, 센서회로는 링크 영역에 배치된다. 이에 따라, 신호배선의 이상 유무가 어디에서 발생한 것 인지를 정확히 인지하고 불량을 해결할 수 있다.

본 명세서의 다른 특징에 따르면, 리드아웃 배선과 전기적으로 연결되며, 리드아웃 배선으로부터 리드아웃 신호를 입력 받고, 리드아웃 신호에 근거하여 신호배선의 이상 유무를 판단하는 판단회로를 더 포함할 수 있다. 그리고, 판단회로는 신호배선이 비 정상 상태인 것으로 판단되면, 신호배선의 식별정보 또는 위치정보와, 검사 결과 정보를 저장하거나 화면으로 출력되도록 제어할 수 있다.

본 명세서의 다른 특징에 따르면, 신호배선의 이상 유무를 센싱하는 센싱기간 동안, 신호배선에는 센싱 트랜지스터의 턴-온 레벨 전압을 갖는 신호가 인가되고, 센싱기준신호 배선에는 턴-온 레벨 전압과 동일한 전압을 갖는 센싱기준신호가 인가될 수 있다.

본 명세서의 다른 특징에 따르면, 신호배선의 이상 유무를 센싱하는 센싱기간 동안, 신호배선에는 센싱 트랜지스터의 턴-온 레벨 전압을 갖는 신호가 인가될 때, 신호배선의 크랙 유무에 따라 센싱 트랜지스터는 턴-온 상태이거나 턴-오프 상태일 수 있다.

본 명세서의 다른 특징에 따르면, 판단회로는 리드아웃 신호가 센싱기준신호와 대응되는 경우 신호배선은 정상 상태인 것으로 판단하고, 리드아웃 신호가 센싱기준신호와 대응되지 않는 경우 신호배선은 비 정상 상태인 것으로 판단할 수 있다.

본 명세서의 다른 특징에 따르면, 센서회로는 센싱기준신호에 의해 제어되는 제어 센싱 트랜지스터를 더 포함할 수 있다.

본 명세서의 다른 특징에 따르면, 리드아웃 배선은 액티브 영역의 측면 외곽으로 연장 배치되어, 링크 영역에 위치하는 부분과 액티브 영역의 측면 외곽에 위치하는 부분을 포함할 수 있다.

본 명세서의 다른 특징에 따르면, 게이트 구동 회로는 기판 상에 배치되며 GIP(Gate in panel) 타입으로 된 복수의 게이트 드라이버를 포함하고, 리드아웃 배선에서 액티브 영역의 측면 외곽에 위치하는 부분의 끝 단은, 복수의 게이트 드라이버 중 벤딩 영역으로부터 가장 멀리 배치된 마지막 게이트 드라이버의 출력 단과 전기적으로 연결될 수 있다.

본 명세서의 다른 특징에 따르면, 제어 센싱 트랜지스터는 신호배선의 이상 유무를 센싱하는 센싱기간 동안 센싱기준신호에 의해 턴-온되고, 디스플레이 구동 기간 동안 센싱기준신호에 의해 턴-오프될 수 있다.

본 명세서의 일 실시예에 따른 표시장치에 있어서, 벤딩 영역을 포함하는 표시장치는 벤딩 영역을 통과하도록 배치된 신호배선, 신호배선과 연결된 센서회로, 및 센서회로로부터 센싱된 정보를 감지하는 판단회로를 포함한다. 그리고, 센서회로는 판단회로에 연결된 리드아웃 배선, 판단회로가 센서회로로부터 제공받은 정보를 비교하기 위한 센싱기준신호를 제공하는 센싱기준신호 배선, 신호배선과 연결된 센싱 트랜지스터, 및 센싱기준신호 배선, 리드아웃 배선, 및 센싱 트랜지스터와 연결된 제어 센싱 트랜지스터를 포함한다. 이에 따라, 신호배선의 이상 유무가 어디에서 발생한 것 인지를 정확히 인지하고 불량을 해결할 수 있다.

본 명세서의 다른 특징에 따르면, 센서회로는 신호배선 및 센싱 트랜지스터를 각각 둘 이상 포함하고, 제어 센싱 트랜지스터는 둘 이상의 센싱 트랜지스터에 공통으로 연결될 수 있다.그리고, 둘 이상의 센싱 트랜지스터들은 둘 이상의 신호배선의 이상 유무를 판단하기 위한 센싱기간 동안 순차적으로 턴-온될 수 있다.

본 명세서의 다른 특징에 따르면, 센싱 트랜지스터의 게이트 노드와 센싱 트랜지스터의 소스 노드 또는 드레인 노드는 신호배선과 전기적으로 연결되고, 센싱 트랜지스터의 소스 노드 및 드레인 노드 중 신호배선과 연결되지 않은 노드는 제어 센싱 트랜지스터에 연결될 수 있다.

본 명세서의 다른 특징에 따르면, 둘 이상의 신호배선은 서로 중첩되는 펄스를 갖는 신호를 갖는(전달하는) 신호배선들을 포함하고, 제어 센싱 트랜지스터는 제1 제어 센싱 트랜지스터 및 제2 제어 센싱 트랜지스터를 포함하며, 제1 제어 센싱 트랜지스터는 신호배선들 중 어느 하나의 신호배선과 연결된 센싱 트랜지스터 및 리드아웃 배선 사이에 연결되고, 제2 제어 센싱 트랜지스터는 신호배선들 중 다른 하나의 신호배선과 연결된 센싱 트랜지스터 및 제1 제어 센싱 트랜지스터 사이에 연결될 수 있다. 그리고, 제1 제어 센싱 트랜지스터 및 제2 제어 센싱 트랜지스터는 센싱기준신호에 의해 제어되고, 센싱기준신호는 신호배선들의 이상 유무를 센싱하는 센싱기간 동안에 제1 제어 센싱 트랜지스터 및 제2 제어 센싱 트랜지스터를 턴-온시킬 수 있는 턴-온 레벨 전압일 수 있다.

본 명세서의 다른 특징에 따르면, 센서회로는 벤딩 영역에 인접하여 배치될 수 있다.

본 명세서의 다른 특징에 따르면, 신호배선, 리드아웃 배선, 및 센싱기준신호 배선과 연결된 정전기 방전 회로를 더 포함할 수 있다.

본 명세서의 다른 특징에 따르면, 신호배선은 센싱기준신호 배선보다 긴 배선일 수 있다.

이상에서 설명한 본 명세서의 실시예들에 의하면, 표시패널(110)의 벤딩 구조를 통해 네로우 베젤을 구현함에 있어서, 패널 구조 및 패널 제작 공정 등의 한계로 인해, 벤딩 영역(BA)에서의 신호배선들에 대한 이상 유무를 육안이나 검사 장비 등을 통하여 확인하기가 어려웠던 문제점을 해결하여, 벤딩 영역(BA)에서 신호배선의 이상 유무를 정확하게 센싱할 수 있는 표시장치(100)를 제공할 수 있다.

이를 통해, 벤딩 영역(BA)에서 신호배선들의 크랙 등의 이상 유무를 정확하게 확인하여, 불량이 없는 정상적인 벤딩 구조를 갖는 표시장치(100)를 제공할 수 있다.

본 명세서의 실시예들에 의하면, 패널 제작이 완료된 이후에도, 벤딩 영역(BA)에서 발생할 지 모를 신호배선들의 이상 현상을 감지하여 조치가 취해지도록 해주는 표시장치(100)를 제공할 수 있다.

본 명세서의 실시예들에 의하면, 신호배선의 이상 현상이 벤딩 영역(BA)에서 발생한 것인지 벤딩 영역(BA)이 아닌 영역에서 발생한 것인지를 구분할 수 있는 표시장치(100)를 제공할 수 있다.

이상에서 설명한 본 명세서는 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시장치
110: 표시패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 컨트롤러

Claims

복수의 서브픽셀이 배치되고 영상이 표시되는 액티브 영역과 상기 액티브 영역의 외곽영역인 넌-액티브 영역을 포함하는 기판;
상기 복수의 서브픽셀로 데이터 신호를 공급하는 데이터 구동 회로;
상기 복수의 서브픽셀로 게이트 신호를 공급하는 게이트 구동 회로; 및
상기 게이트 구동 회로에 연결된 신호배선의 이상 유무를 센싱하기 위한 센서회로를 포함하고,
상기 기판의 넌-액티브 영역은,
상기 데이터 구동 회로가 전기적으로 연결되는 구동 회로 영역;
상기 구동 회로 영역과 상기 액티브 영역 사이에 위치하며 벤딩되는 벤딩 영역; 및
상기 벤딩 영역과 상기 액티브 영역 사이의 링크 영역을 포함하고,
상기 센서회로는,
센싱기준신호를 공급하는 센싱기준신호 배선;
리드아웃신호를 전달하는 리드아웃 배선; 및
상기 신호배선, 상기 센싱기준신호 배선, 및 상기 리드아웃 배선과 전기적으로 연결된 센싱 트랜지스터를 포함하며,
상기 센서회로는 상기 링크 영역에 배치된, 표시장치.
제1항에 있어서,
상기 리드아웃 배선과 전기적으로 연결되며, 상기 리드아웃 배선으로부터 상기 리드아웃 신호를 입력 받고, 상기 리드아웃 신호에 근거하여 상기 신호배선의 이상 유무를 판단하는 판단회로를 더 포함하는, 표시장치.
제2항에 있어서,
상기 판단회로는,
상기 신호배선이 비 정상 상태인 것으로 판단되면, 상기 신호배선의 식별정보 또는 위치정보와, 검사 결과 정보를 저장하거나 화면으로 출력되도록 제어하는, 표시장치.
제1항에 있어서,
상기 신호배선의 이상 유무를 센싱하는 센싱기간 동안, 상기 신호배선에는 상기 센싱 트랜지스터의 턴-온 레벨 전압을 갖는 신호가 인가되고, 상기 센싱기준신호 배선에는 상기 턴-온 레벨 전압과 동일한 전압을 갖는 상기 센싱기준신호가 인가되는, 표시장치.
제1항에 있어서,
상기 신호배선의 이상 유무를 센싱하는 센싱기간 동안, 상기 신호배선에는 상기 센싱 트랜지스터의 턴-온 레벨 전압을 갖는 신호가 인가될 때, 상기 신호배선의 크랙 유무에 따라 상기 센싱 트랜지스터는 턴-온 상태이거나 턴-오프 상태인, 표시장치.
제3항에 있어서,
상기 판단회로는,
상기 리드아웃 신호가 상기 센싱기준신호와 대응되는 경우, 상기 신호배선은 정상 상태인 것으로 판단하고,
상기 리드아웃 신호가 상기 센싱기준신호와 대응되지 않는 경우, 상기 신호배선은 비 정상 상태인 것으로 판단하는, 표시장치.
제1항에 있어서,
상기 센서회로는,
상기 센싱기준신호에 의해 제어되는 제어 센싱 트랜지스터를 더 포함하는, 표시장치.
제1항에 있어서,
상기 리드아웃 배선은 상기 액티브 영역의 측면 외곽으로 연장 배치되어, 상기 링크 영역에 위치하는 부분과 상기 액티브 영역의 측면 외곽에 위치하는 부분을 포함하는, 표시장치.
제8항에 있어서,
상기 게이트 구동 회로는 상기 기판 상에 배치되며 GIP(Gate in panel) 타입으로 된 복수의 게이트 드라이버를 포함하고,
상기 리드아웃 배선에서 상기 액티브 영역의 측면 외곽에 위치하는 부분의 끝 단은, 상기 복수의 게이트 드라이버 중 상기 벤딩 영역으로부터 가장 멀리 배치된 마지막 게이트 드라이버의 출력 단과 전기적으로 연결된, 표시장치.
제7항에 있어서,
상기 제어 센싱 트랜지스터는, 상기 신호배선의 이상 유무를 센싱하는 센싱기간 동안 상기 센싱기준신호에 의해 턴-온되고, 디스플레이 구동 기간 동안 상기 센싱기준신호에 의해 턴-오프되는, 표시장치.
벤딩 영역을 포함하는 표시장치에 있어서,
상기 벤딩 영역을 통과하도록 배치된 신호배선;
상기 신호배선과 연결된 센서회로; 및
상기 센서회로로부터 센싱된 정보를 감지하는 판단회로를 포함하고,
상기 센서회로는,
상기 판단회로에 연결된 리드아웃 배선;
상기 판단회로가 상기 센서회로로부터 제공받은 정보를 비교하기 위한 센싱기준신호를 제공하는 센싱기준신호 배선;
상기 신호배선과 연결된 센싱 트랜지스터; 및
상기 센싱기준신호 배선, 상기 리드아웃 배선, 및 상기 센싱 트랜지스터와 연결된 제어 센싱 트랜지스터를 포함하는, 표시장치.
제11항에 있어서,
상기 센서회로는 상기 신호배선 및 상기 센싱 트랜지스터를 각각 둘 이상 포함하고, 상기 제어 센싱 트랜지스터는 상기 둘 이상의 센싱 트랜지스터에 공통으로 연결된, 표시장치.
제12항에 있어서,
상기 둘 이상의 센싱 트랜지스터는 상기 둘 이상의 신호배선의 이상유무를 판단하기 위한 센싱기간 동안 순차적으로 턴-온되는, 표시장치.
제11항에 있어서,
상기 센싱 트랜지스터의 게이트 노드와 상기 센싱 트랜지스터의 소스 노드 또는 드레인 노드는 상기 신호배선과 전기적으로 연결되고,
상기 센싱 트랜지스터의 소스 노드 및 드레인 노드 중 상기 신호배선과 연결되지 않은 노드는 상기 제어 센싱 트랜지스터에 연결된, 표시장치.
제12항에 있어서,
상기 둘 이상의 신호배선은 서로 중첩되는 펄스를 갖는 신호를 전달하는 신호배선들을 포함하고,
상기 제어 센싱 트랜지스터는 제1 제어 센싱 트랜지스터 및 제2 제어 센싱 트랜지스터를 포함하며,
상기 제1 제어 센싱 트랜지스터는 상기 신호배선들 중 어느 하나의 신호배선과 연결된 센싱 트랜지스터 및 리드아웃 배선 사이에 연결되고,
상기 제2 제어 센싱 트랜지스터는 상기 신호배선들 중 다른 하나의 신호배선과 연결된 센싱 트랜지스터 및 상기 제1 제어 센싱 트랜지스터 사이에 연결된, 표시장치.
제15항에 있어서,
상기 제1 제어 센싱 트랜지스터 및 상기 제2 제어 센싱 트랜지스터는 상기 센싱기준신호에 의해 제어되고,
상기 센싱기준신호는 상기 신호배선들의 이상 유무를 센싱하는 센싱기간 동안에 상기 제1 제어 센싱 트랜지스터 및 상기 제2 제어 센싱 트랜지스터를 턴-온시킬 수 있는 턴-온 레벨 전압인, 표시장치.
제11항에 있어서,
상기 센서회로는 상기 벤딩 영역에 인접하여 배치된, 표시장치.
제11항에 있어서,
상기 신호배선, 상기 리드아웃 배선, 및 상기 센싱기준신호 배선과 연결된 정전기 방전 회로를 더 포함하는, 표시장치.
제11항에 있어서,
상기 신호배선은 상기 센싱기준신호 배선보다 긴 배선인, 표시장치.