KR20220085728A - 반도체 패터닝 애플리케이션들을 위한 틴 옥사이드 및 틴 카바이드 재료들 - Google Patents

반도체 패터닝 애플리케이션들을 위한 틴 옥사이드 및 틴 카바이드 재료들 Download PDF

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영-첸 린
치-이 랑
호-영 황
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

맨드릴들, 하드마스크들 및 라이너 재료들로서 틴-기반 재료들을 사용하여 반도체 재료들을 패터닝하기 위한 방법 및 장치가 제공된다. 본 개시내용의 하나 이상의 구현들은 다양한 패터닝 애플리케이션들 동안 하드마스크 재료들, 맨드릴 재료들 및/또는 라이너 재료로서 틴-옥사이드 및/또는 틴-카바이드 재료들을 사용한다. 틴-옥사이드 또는 틴-카바이드 재료들은 금속 옥사이드들(예컨대, TiO2, ZrO2, HfO2, Al2O3)과 같은 다른 높은 선택성 재료들에 비해 스트리핑하기가 용이하여, 결함들을 생성하고 임계 치수들에 영향을 미치는 것을 회피한다. 부가하여, 틴-옥사이드 및 틴-카바이드는 리소그래피 오버레이에 대해 663-nm 미만에서 투명하고, 낮은 굴절률, k-값을 갖는다.

Description

반도체 패터닝 애플리케이션들을 위한 틴 옥사이드 및 틴 카바이드 재료들{TIN OXIDE AND TIN CARBIDE MATERIALS FOR SEMICONDUCTOR PATTERNING APPLICATIONS}
[0001] 본원에서 설명되는 구현들은 일반적으로, 막 스택, 및 패터닝 프로세스들에 대한 우수한 프로파일 제어 및 높은 선택성으로 막 스택을 에칭하기 위한 에칭 프로세스에 관한 것이다.
[0002] VLSI(very large scale integration) 및 ULSI(ultra large scale integration) 반도체 디바이스들의 생산은 서브미크론 및 더 작은 피처(feature)들을 신뢰성 있게 생산하는 것을 수반한다. 그러나, 회로 기술의 계속되는 소형화로 인해, 인터커넥트들과 같은 회로 피처들의 사이즈 및 피치의 치수들은 프로세싱 능력들에 대한 부가적인 요구들을 제기하였다. 디바이스 및 인터커넥트 밀도를 추가로 증가시키기 위해서, 이 기술의 핵심인 멀티레벨 인터커넥트들은 비아들 및 다른 인터커넥트 구조들과 같은 고종횡비 피처들의 정밀한 이미징 및 배치를 수반한다. 부가적으로, 레지스트들 및 하드마스크 재료들과 같은 중간 재료들의 낭비가 감소된 서브-미크론 사이즈 피처들 및 인터커넥트들을 형성하는 것이 수요가 많다.
[0003] 피처 사이즈들이 더 작아짐에 따라, 피처의 깊이와 피처의 폭 사이의 비(ratio)로서 정의되는 더 높은 종횡비들에 대한 요구는 10:1로 그리고 훨씬 더 크게 꾸준히 증가되었다. 그러한 고종횡비들을 갖는 피처들을 신뢰성 있게 형성할 수 있는 막 스택 및 에칭 프로세스들을 개발하는 것은 상당한 난제를 제시한다. 리소그래피 노출 및 현상 프로세스의 부정확한 제어 또는 저분해능은 피처들을 막 스택 내로 전사하는 데 활용되는 다양한 층들의 불량한 임계 치수로 이어져서, 수용불가능한 LWR(line width roughness)을 초래할 수 있다. 큰 LWR(line width roughness) 및 원하지 않는 흔들린 프로파일(wiggling profile)은 막 스택으로의 부정확한 피처 전사를 유발하여서, 결국 디바이스 고장 및 수율 손실로 이어질 수 있다.
[0004] 더욱이, 그러한 막 스택들의 에칭 동안, 에칭 프로세스 동안 생성된 부산물들 또는 다른 재료들의 재증착 또는 빌드-업(build-up)이 에칭되는 피처들의 최상부 및/또는 측벽들 상에 축적되어서, 재료 층에 형성되는 피처의 개구를 바람직하지 않게 차단할 수 있다. 막 스택을 위해 선택된 상이한 재료들은 상이한 양(amount)들 또는 프로파일들의 부산물들이 막 스택에 재증착되게 할 수 있다. 더욱이, 에칭되는 피처들의 개구가 재료의 축적되는 재증착에 의해 좁아지고 그리고/또는 밀봉됨에 따라, 반응성 에천트들이 피처들의 하부 표면에 도달하지 못하게 되어서, 획득될 수 있는 종횡비가 제한된다. 부가적으로, 부산물들의 재증착 재료 또는 빌드-업은 에칭되는 피처들의 최상부 표면 및/또는 측벽들에 무작위로 그리고/또는 불규칙하게 접착될 수 있으며, 재증착 재료의 결과적인 불규칙한 프로파일 및 성장이 반응성 에천트들의 유동 경로를 변경하여서, 재료 층에 형성되는 피처들의 휨(bowing) 또는 비틀림(twisting) 프로파일들을 초래할 수 있다. 부정확한 프로파일 또는 구조적 치수들은 디바이스 구조의 붕괴를 초래하여서, 결국 디바이스 고장 및 낮은 제품 수율로 이어질 수 있다. 부가하여, 막 스택에 포함된 재료들에 대한 불량한 에칭 선택성은 바람직하지 않게, 부정확한 프로파일 제어를 초래하여서, 결국 디바이스 고장으로 이어질 수 있다.
[0005] 그러므로, 적절한 막 스택, 그리고 막 스택에서 타겟화된 프로파일 및 작은 치수들을 갖는 피처들을 에칭하기 위한 에칭 방법이 기술분야에 필요하다.
[0006] 본원에서 설명되는 구현들은 일반적으로, 막 스택, 및 패터닝 프로세스들에 대한 우수한 프로파일 제어 및 높은 선택성으로 막 스택을 에칭하기 위한 에칭 프로세스에 관한 것이다.
[0007] 일 양상에서, 기판 상에 피처들을 형성하는 방법이 제공된다. 방법은, 기판 상에 맨드릴 층을 형성하는 단계를 포함하고, 맨드릴 층은 틴-카바이드 층 또는 틴-옥사이드 층이다. 방법은, 맨드릴 층을 패터닝하는 단계를 더 포함한다. 방법은, 패터닝된 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계를 더 포함한다. 방법은, 스페이서 층을 패터닝하는 단계를 더 포함한다.
[0008] 구현들은 다음 중 하나 이상을 포함할 수 있다. 패터닝된 맨드릴 층은 패터닝된 스페이서 층으로부터 선택적으로 제거된다. 기판 상에 맨드릴 층을 형성하는 단계는 PVD(physical vapor deposition) 프로세스, CVD(chemical vapor deposition) 프로세스 또는 ALD(atomic layer deposition) 프로세스를 사용하여 맨드릴 층을 증착하는 단계를 포함한다. 맨드릴 층을 패터닝하는 단계는, 할로겐-함유 가스 및 산소 가스를 포함하는 제1 가스 혼합물을 공급하는 단계, 및 제1 가스 혼합물에 제1 RF 소스 전력 세팅을 적용하는 단계를 포함한다. 할로겐-함유 가스는 Cl2 가스, HBr 가스, 또는 이들의 조합으로부터 선택된다. 제1 가스 혼합물은 N2, O2, COS, SO2, 또는 이들의 조합으로부터 선택된 패시베이션 가스를 더 포함한다. 스페이서 층은, 맨드릴 층의 재료와 상이하며 그리고 실리콘 옥사이드, 실리콘 나이트라이드, 금속 옥사이드 또는 폴리실리콘으로부터 선택되는 재료를 포함한다. 맨드릴은 맨드릴 상에 형성된 하드마스크 층을 갖는다. 하드마스크 층은 폴리실리콘, 나노 결정질 실리콘, 비정질 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 비정질 탄소, 다이아몬드-형 탄소, 티타늄 나이트라이드, 티타늄 옥사이드, 티타늄 옥시나이트라이드, 탄탈럼 나이트라이드, 탄탈럼 옥사이드, 탄탈럼 옥시나이트라이드, 또는 임의의 다른 적절한 재료, 또는 이들의 조합으로부터 선택된 재료를 포함한다. 기판은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드, 지르코늄 옥사이드, 티타늄 옥사이드, 또는 이들의 조합을 포함한다.
[0009] 다른 양상에서, 기판 상에 피처들을 형성하는 방법이 제공된다. 방법은, 기판 위에 형성된 막 스택 상에 하드마스크 층을 형성하는 단계를 포함하고, 하드마스크 층은 틴-옥사이드 또는 틴 카바이드를 포함한다. 방법은, 기판에 제1 에칭 가스 혼합물을 공급하는 단계; 및 패터닝된 하드마스크 층을 형성하기 위해 하드마스크 층을 에칭하는 단계를 더 포함한다.
[0010] 구현들은 다음 중 하나 이상을 포함할 수 있다. 방법은, 기판에 제2 에칭 가스 혼합물을 공급하는 단계, 및 패터닝된 하드마스크 층에 의해 노출된 막 스택을 에칭하는 단계를 더 포함한다. 막 스택은 다수의 유전체 층들을 포함한다. 막 스택은 옥사이드-나이트라이드-옥사이드(ONO; oxide-nitride-oxide) 층들을 포함한다. 막 스택은 실리콘과 실리콘 게르마늄의 교번 층들을 포함한다. 하드마스크 층은 선택적으로 제거된다. 제1 에칭 가스 혼합물은 할로겐-함유 가스를 포함한다. 할로겐-함유 가스는 Cl2 가스, HBr 가스, 또는 이들의 조합으로부터 선택된다. 제1 에칭 가스 혼합물은 N2, O2, COS, SO2, 또는 이들의 조합으로부터 선택된 패시베이션 가스를 더 포함한다.
[0011] 또 다른 양상에서, 기판 상에 피처들을 형성하는 방법이 제공된다. 방법은, 기판 위에 형성된 막 스택 상에 패터닝된 하드마스크 층을 형성하는 단계를 포함하고, 패터닝된 하드마스크 층은 탄소를 포함한다. 방법은, 기판에 제1 에칭 가스 혼합물을 공급하는 단계를 더 포함한다. 방법은, 패터닝된 막 스택을 형성하기 위해 하드마스크 층에 의해 노출된 막 스택을 에칭하는 단계를 더 포함한다. 방법은, 패터닝된 하드마스크 층 및 패터닝된 막 스택 상에 라이너 층을 형성하는 단계를 더 포함하고, 라이너 층은 틴-옥사이드 또는 틴-카바이드를 포함한다.
[0012] 구현들은 다음 중 하나 이상을 포함할 수 있다. 라이너 층은 ALD 프로세스에 의해 형성된다. 라이너 층을 제거하기 위해 라이너 층은 습식 케미스트리 또는 건식 플라즈마에 노출된다. 패터닝된 하드마스크 층은 비정질 탄소, 다이아몬드-형 탄소, 또는 이들의 조합을 포함한다. 막 스택은 다수의 유전체 층들을 포함한다. 막 스택은 ONO(oxide-nitride-oxide) 층들을 포함한다. 막 스택은 실리콘과 실리콘 게르마늄의 교번 층들을 포함한다.
[0013] 다른 양상에서, 비-일시적 컴퓨터 판독가능 매체에는, 프로세서에 의해 실행될 때, 프로세스로 하여금 상기 장치 및/또는 방법의 동작들을 수행하게 하는 명령들이 저장되어 있다.
[0014] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 구현들의 보다 상세한 설명은 구현들을 참조로 하여 이루어질 수 있으며, 이러한 구현들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 구현들을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 구현들을 허용할 수 있기 때문이다.
[0015] 도 1은 본 개시내용의 하나 이상의 구현들에 따른, 에칭 프로세스를 수행하는 데 활용될 수 있는 플라즈마 프로세싱 챔버의 일 예의 단면도를 예시한다.
[0016] 도 2는 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스를 수행하기 위한 방법의 흐름도를 예시한다.
[0017] 도 3a 내지 도 3d는 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들을 예시한다.
[0018] 도 4는 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스를 수행하기 위한 다른 방법의 흐름도를 예시한다.
[0019] 도 5a 내지 도 5d는 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들을 예시한다.
[0020] 도 6은 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스를 수행하기 위한 다른 방법의 흐름도를 예시한다.
[0021] 도 7a 내지 도 7d는 본 개시내용의 하나 이상의 구현들에 따른, 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들을 예시한다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 구현의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 구현들에 유익하게 통합될 수 있다는 것이 고려된다.
[0023] 다음의 개시내용은 고종횡비 피처들의 형성을 설명한다. 본 개시내용의 다양한 구현들의 철저한 이해를 제공하기 위해, 다음의 설명에서 그리고 도 1 내지 도 7d에서 특정 세부사항들이 제시된다. 고종횡비 피처들의 형성과 대개 연관된 잘 알려진 구조들 및 시스템들을 설명하는 다른 세부사항들은 다양한 구현들의 설명을 불필요하게 모호하게 하는 것을 회피하기 위해 다음의 개시내용에서 제시되지 않는다. 부가하여, 본원에서 설명되는 장치 설명은 예시적이며, 본원에서 설명되는 구현들의 범위를 제한하는 것으로 해석되거나 또는 간주되지 않아야 한다.
[0024] 도면들에 도시된 세부사항들, 동작들, 치수들, 각도들 및 다른 특징들 중 대부분은 단지 특정 구현들을 예시할 뿐이다. 이에 따라서, 다른 구현들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 세부사항들, 컴포넌트들, 치수들, 각도들 및 특징들을 가질 수 있다. 부가하여, 본 개시내용의 추가적인 구현들은 아래에서 설명되는 세부사항들 중 여러 세부사항들 없이 실시될 수 있다.
[0025] 본원에서 설명되는 구현들은 일반적으로, 막 스택, 및 패터닝 프로세스들에 대한 우수한 프로파일 제어 및 높은 선택성으로 막 스택을 에칭하기 위한 에칭 프로세스에 관한 것이다. 본 개시내용의 하나 이상의 구현들은 유리하게, 틴-옥사이드(예컨대, SnO, SnO2) 또는 틴-카바이드(예컨대, SnC) 재료들을 사용함으로써 고종횡비 피처들에서의 개선된 재료 선택성을 제공한다. 본 개시내용의 하나 이상의 구현들은 다양한 패터닝 애플리케이션들 동안 하드마스크 재료들, 맨드릴 재료들 및/또는 라이너 재료로서 틴-옥사이드 및/또는 틴-카바이드 재료들을 사용한다. 본 개시내용의 일부 구현들은, 높은 영률(young's modulus)의 틴-옥사이드 및 틴-카바이드 그리고 비-휘발성 에칭 부산물들(예컨대, SnF4)로 인해 메모리 애플리케이션들에 대해 재료들, 예컨대, 실리콘 옥사이드 또는 실리콘 나이트라이드들의 커패시터 에칭 동안 탄소, 고밀도 탄소 및 다이아몬드-형 탄소 재료들의 불량한 선택성을 개선한다. 틴-옥사이드 또는 틴-카바이드 재료들은 금속 옥사이드들(예컨대, TiO2, ZrO2, HfO2, Al2O3)과 같은 다른 높은 선택성 재료들에 비해 스트리핑하기가 용이하여, 결함들을 생성하고 임계 치수들에 영향을 미치는 것을 회피한다. 탄소보다 높은 선택성을 제공할 가능성으로 인해, 틴-옥사이드 및 틴-카바이드 재료들이 메모리 애플리케이션들에서 딥 에칭 하드마스크에 사용될 수 있다. 부가하여, 틴-옥사이드 및 틴-카바이드는 리소그래피 오버레이에 대해 663-nm 미만에서 투명하고, 낮은 굴절률, k-값을 갖는다. 추가로, 탄소, 틴 및 SnOx(공기 중 산화)는 건식 플라즈마 에칭 또는 습식 에천트들에 의해 쉽게 제거될 수 있으며, 이는 멀티-패터닝을 위한 정확한 임계 치수 제어를 제공하는 것을 돕는다. 틴 및 틴-옥사이드는, 생산 프로세스에서의 결함들을 감소시키고 또한 챔버 생산성을 증가시키기 위해, 챔버 세정 동안 쉽게 제거될 수 있다.
[0026] 본원에서 설명되는 구현들이 실시될 수 있는 특정 장치는 제한되지 않지만, 캘리포니아주 산타 클라라의 Applied Materials, Inc.에 의해 판매되는 SYM3® 에칭 시스템에서 구현들을 실시하는 것이 특히 유익하다. 부가적으로, 다른 이용가능한 에칭 시스템들이 또한, 본원에서 설명되는 구현들로부터 이익을 얻을 수 있다.
[0027] 본원에서 사용되는 바와 같은 "기판"은, 제작 프로세스 동안 막 프로세싱이 수행되는, 재료의 표면 또는 재료 또는 표면의 일부분을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 도핑된 비정질 실리콘, 폴리 실리콘, 도핑된 폴리 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함(이에 제한되지 않음)한다. 기판 표면 자체에 대해 바로 막 프로세싱하는 것에 부가하여, 본 개시내용에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(under-layer)에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면은 기판 표면이 된다.
[0028] 기판은, 유전체, 전도성 또는 반도체 재료와 같은 재료의 하나 이상의 층들이 상부에 증착되어 있는 웨이퍼들을 포함하여, 실리콘 웨이퍼, 예컨대, 200-mm 웨이퍼, 300-mm 웨이퍼 또는 450-mm 웨이퍼일 수 있다. 패터닝된 기판은 비아들, 개구들 또는 콘택 홀들과 같은 "피처들"을 가질 수 있으며, 이들은 좁은 및/또는 재진입 개구들, 피처들 내의 수축들, 및 고종횡비들 중 하나 이상을 특징으로 할 수 있다. 피처들은 위에서 설명된 층들 중 하나 이상에 형성될 수 있다. 피처의 일 예는 반도체 기판 또는 기판 상의 층에 있는 홀 또는 비아이다. 다른 예는 기판 또는 층에 있는 트렌치이다. 일부 구현들에서, 피처는 하부 층, 이를테면, 장벽 층 또는 접착 층을 가질 수 있다. 하부층들의 비-제한적인 예들은 유전체 층들 및 전도성 층들, 예컨대, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들 및 금속 층들을 포함한다.
[0029] 일부 구현들에서, 개시되는 구현들을 수행함으로써 제작되는 기판들의 타입들은 개시되는 구현들을 수행하기 전의 기판 상의 피처들의 종횡비들에 의존할 수 있다. 종횡비들은 피처의 깊이 대 피처의 임계 치수(예컨대, 폭/직경)의 비교이다. 일부 구현들에서, 기판 상의 피처들은 적어도 약 2:1, 적어도 약 3:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1, 적어도 약 20:1, 또는 그 초과의 종횡비를 가질 수 있다. 피처는 또한, 개구 근처의 치수, 예컨대, 약 5 nm 내지 500 nm, 예컨대, 약 25 nm 내지 약 300 nm의 개구 직경 또는 라인 폭을 가질 수 있다.
[0030] 본 개시내용의 하나 이상의 구현들은 일반적으로, 메모리 구조들에서 구현될 수 있는 바와 같은, 유전체 재료들을 패터닝함으로써 형성된 고종횡비 구조들을 포함하는 구조들을 제공한다. 예로서, 본 개시내용의 구현들에 따라 형성된 고종횡비 피처는 NAND 타입 메모리 디바이스와 같은 메모리 타입 반도체 디바이스일 수 있다.
[0031] 도 1은, 플라즈마 프로세싱 챔버(100) 내의 기판(102) 상에 배치된 재료 층을 형성할 뿐만 아니라 재료 층을 패터닝하기에 적절한 플라즈마 프로세싱 챔버(100)의 일 예에 대한 간략화된 절단도(cutaway view)이다. 플라즈마 프로세싱 챔버(100)는 본원에서 설명되는 바와 같은 에칭 프로세스를 수행하기에 적절하다. 본 개시내용으로부터 이익을 얻도록 구성될 수 있는 플라즈마 프로세싱 챔버(100)의 일 예는 캘리포니아주 산타 클라라에 위치된 Applied Materials, Inc.로부터 입수가능한 CENTRIS® SYM3® 프로세싱 챔버이다. 다른 제조자들로부터의 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 본 개시내용의 구현들을 실시하도록 구성될 수 있다는 것이 고려된다.
[0032] 플라즈마 프로세싱 챔버(100)는 프로세싱 볼륨(101)이 내부에 정의되어 있는 챔버 바디(105)를 포함한다. 챔버 바디(105)는 접지(126)에 커플링된, 측벽들(112) 및 최하부(118)를 갖는다. 측벽들(112)은, 측벽들(112)을 보호하고 플라즈마 프로세싱 챔버(100)의 유지보수 사이클들 사이의 시간을 연장시키기 위해 라이너(115)를 갖는다. 플라즈마 프로세싱 챔버(100)의 챔버 바디(105) 및 관련 컴포넌트들의 치수들은 제한되지 않으며, 내부에서 프로세싱될 기판(102)의 사이즈보다 비례적으로 더 클 수 있다. 기판 사이즈들의 예들은 특히 200 mm 직경, 250 mm 직경, 300 mm 직경 및 450 mm 직경을 포함한다.
[0033] 챔버 바디(105)는 프로세싱 볼륨(101)을 둘러싸도록 챔버 덮개 조립체(110)를 지지한다. 챔버 바디(105)는 알루미늄 또는 다른 적절한 재료들로 제작될 수 있다. 기판 액세스 포트(113)가 챔버 바디(105)의 측벽(112)을 관통하여 형성되어서, 플라즈마 프로세싱 챔버(100) 내외로의 기판(102)의 이송을 가능하게 한다. 기판 액세스 포트(113)는 기판 프로세싱 시스템(미도시)의 이송 챔버 및/또는 다른 챔버들에 커플링될 수 있다.
[0034] 펌핑 포트(145)가 챔버 바디(105)에 정의되고 프로세싱 볼륨(101)에 연결된다. 펌핑 디바이스(미도시)가 펌핑 포트(145)를 통해 프로세싱 볼륨(101)에 커플링되어, 프로세싱 볼륨(101)의 압력을 제어 및 진공배기한다. 펌핑 디바이스는 하나 이상의 펌프들 및 스로틀 밸브들을 포함할 수 있다.
[0035] 가스 패널(160)이 프로세싱 볼륨(101) 내로 프로세스 가스들을 공급하기 위해 가스 라인(167)에 의해 챔버 바디(105)에 커플링된다. 가스 패널(160)은 하나 이상의 프로세스 가스 소스들(161, 162, 163, 164)을 포함할 수 있고, 부가적으로, 불활성 가스들, 비-반응성 가스들 및 반응성 가스들을 포함할 수 있다. 가스 패널(160)에 의해 제공될 수 있는 프로세스 가스들의 예들은, O2, H2O, H2O2, O3, N2O, NO2를 포함하는 산소-함유 가스들; Cl2, HCl, HF, F2, Br2, HCl, HBr, SF6, NF3를 포함하는 할로겐-함유 가스들; 질소(N2), 카보닐 설파이드(COS) 및 설퍼 디옥사이드(SO2)를 포함하는 패시베이션 가스들; 및 아르곤, 헬륨을 포함하는 불활성 가스들을 포함(그러나, 이에 제한되지 않음)한다. 부가적으로, 프로세스 가스들은 특히 질소, 염소, 불소, 산소 및 수소 함유 가스들, 이를테면, BCl3, C2F4, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, NH3, CO2, SO2, CO, N2, NO2, N2O 및 H2를 포함할 수 있다.
[0036] 밸브들(166)은 가스 패널(160)로부터의 소스들(161, 162, 163, 164)로부터의 프로세스 가스들의 유동을 제어하고, 시스템 제어기(165)에 의해 관리된다. 가스 패널(160)로부터 챔버 바디(105)로 공급되는 가스들의 유동은 가스들의 조합들을 포함할 수 있다.
[0037] 챔버 덮개 조립체(110)는 노즐(114)을 포함할 수 있다. 노즐(114)은 가스 패널(160)의 소스들(161, 162, 164, 163)로부터 프로세싱 볼륨(101) 내로 프로세스 가스들을 도입하기 위한 하나 이상의 포트들을 갖는다. 프로세스 가스들이 플라즈마 프로세싱 챔버(100) 내로 도입된 후에, 가스들은 플라즈마를 형성하도록 에너자이징된다. 하나 이상의 인덕터 코일들과 같은 안테나(148)가 플라즈마 프로세싱 챔버(100)에 인접하게 제공될 수 있다. 안테나 전력 공급부(142)는, RF 에너지와 같은 에너지를 프로세스 가스에 유도 결합하여, 플라즈마 프로세싱 챔버(100)의 프로세싱 볼륨(101) 내의 프로세스 가스로부터 형성되는 플라즈마를 유지하기 위해, 정합 회로(141)를 통해 안테나(148)에 전력을 공급할 수 있다. 안테나 전력 공급부(142)에 부가하여 또는 대안적으로, RF 전력을 프로세스 가스들에 용량 결합하여 프로세싱 볼륨(101) 내의 플라즈마를 유지하기 위해, 기판(102) 아래의 그리고/또는 기판(102) 위의 프로세스 전극들이 사용될 수 있다. 안테나 전력 공급부(142)의 동작은 플라즈마 프로세싱 챔버(100) 내의 다른 컴포넌트들의 동작을 또한 제어하는 시스템 제어기(165)와 같은 제어기에 의해 제어될 수 있다.
[0038] 기판 지지 페데스탈(135)이 프로세싱 동안 기판(102)을 지지하도록 프로세싱 볼륨(101)에 배치된다. 기판 지지 페데스탈(135)은 프로세싱 동안 기판(102)을 홀딩하기 위한 ESC(electrostatic chuck)(122)를 포함할 수 있다. ESC(122)는 기판(102)을 기판 지지 페데스탈(135)에 홀딩하기 위해 정전기 인력을 사용한다. ESC(122)는 정합 회로(124)와 통합된 RF 전력 공급부(125)에 의해 전력을 공급받는다. ESC(122)는 유전체 바디 내에 임베딩된 전극(121)을 포함한다. 전극(121)은 RF 전력 공급부(125)에 커플링되며, 프로세싱 볼륨(101) 내의 프로세스 가스들에 의해 형성된 플라즈마 이온들을 끌어 당기는 바이어스를 ESC(122) 및 ESC(122) 상에 포지셔닝된 기판(102)에 제공한다. RF 전력 공급부(125)는 기판(102)의 프로세싱 동안 온(on)으로 그리고 오프(off)로 사이클링되거나, 또는 펄싱될 수 있다. ESC(122)는, ESC(122)의 유지보수 수명 사이클을 연장시키기 위해, 플라즈마에 대해 덜 끌어 당겨지게 ESC(122)의 측벽을 만드는 목적을 위한 아이솔레이터(128)를 갖는다. 부가적으로, 기판 지지 페데스탈(135)은, 플라즈마 가스들로부터 기판 지지 페데스탈(135)의 측벽들을 보호하고 플라즈마 프로세싱 챔버(100)의 유지보수 사이의 시간을 연장시키기 위해, 캐소드 라이너(136)를 가질 수 있다.
[0039] 더욱이, 전극(121)은 전력 소스(150)에 커플링된다. 전력 소스(150)는 약 200 볼트 내지 약 2,000 볼트의 척킹 전압을 전극(121)에 제공한다. 전력 소스(150)는 또한, 기판(102)을 척킹 및 디-척킹하기 위해 전극(121)에 DC 전류를 지향시킴으로써 전극(121)의 동작을 제어하기 위한 시스템 제어기, 예컨대, 시스템 제어기(165)를 포함할 수 있다.
[0040] ESC(122)는, 기판을 가열하기 위해, ESC(122)에 배치되고 전력 소스(미도시)에 연결된 가열기들을 포함할 수 있는 한편, ESC(122)를 지지하는 냉각 베이스(129)는 ESC(122) 및 ESC(122) 상에 배치된 기판(102)의 온도를 유지하기 위해 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. ESC(122)는 기판(102) 상에 제작되는 디바이스의 열 버짓(thermal budget)에 의해 지시된 온도 범위에서 수행하도록 구성된다. 예컨대, ESC(122)는 -50 ℃ 내지 약 250 ℃, 예컨대, 약 25 ℃ 내지 약 150 ℃의 온도로 기판(102)을 유지하도록 구성될 수 있다.
[0041] 냉각 베이스(129)는 기판(102)의 온도를 제어하는 것을 보조하기 위해 제공된다. 프로세스 드리프트 및 시간을 완화시키기 위해, 기판(102)의 온도는 기판(102)이 플라즈마 프로세싱 챔버(100)에 있는 시간 내내 냉각 베이스(129)에 의해 실질적으로 일정하게 유지될 수 있다. 일 구현에서, 기판(102)의 온도는 에칭 프로세스 내내 -50 ℃ 내지 약 250 ℃, 예컨대, 약 25 ℃ 내지 약 150 ℃로 유지된다.
[0042] 커버 링(130)이 ESC(122) 상에 그리고 기판 지지 페데스탈(135)의 주변을 따라 배치된다. 커버 링(130)은, 플라즈마 프로세싱 챔버(100) 내부의 플라즈마 환경으로부터 기판 지지 페데스탈(135)의 최상부 표면을 차폐하면서, 에칭 가스들을 기판(102)의 노출된 최상부 표면의 타겟팅된 부분으로 한정하도록 구성된다. 기판 지지 페데스탈(135) 위로 기판(102)을 리프팅하여 이송 로봇(미도시) 또는 다른 적절한 이송 메커니즘에 의한 기판(102)으로의 액세스를 가능하게 하기 위해 리프트 핀들(미도시)이 기판 지지 페데스탈(135)을 통해 선택적으로 이동된다.
[0043] 시스템 제어기(165)는, 프로세스 시퀀스를 제어하여 가스 패널(160)로부터 플라즈마 프로세싱 챔버(100) 내로의 가스 유동들 및 다른 프로세스 파라미터들을 조절하는 데 활용될 수 있다. 소프트웨어 루틴들은, CPU에 의해 실행될 때, 프로세스들이 본 개시내용에 따라 수행되도록 플라즈마 프로세싱 챔버(100)를 제어하는 특정 목적 컴퓨터(제어기)로 CPU를 변환한다. 소프트웨어 루틴들은 또한, 플라즈마 프로세싱 챔버(100)와 코로케이트(collocate)된 제2 제어기(미도시)에 의해 실행 및/또는 저장될 수 있다.
[0044] 도 2는 본 개시내용의 하나 이상의 구현들에 따른, 틴-기반 맨드릴 재료들을 활용하여 고종횡비 피처 패터닝 프로세스를 수행하기 위한 방법(200)의 흐름도를 예시한다. 도 3a 내지 도 3d는 방법(200)에 따른 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들에서의 막 스택(300)의 단면도들을 예시한다. 맨드릴 재료들은 틴-옥사이드(예컨대, SnO, SnO2) 또는 틴-카바이드(예컨대, SnC) 재료들을 포함한다. 방법(200)은, 필요에 따라 로직 또는 메모리 디바이스들에 대한 콘택 구조, 게이트 구조, NAND 구조 또는 인터커넥션 구조와 같은, 타겟화된 임계 치수들 및 프로파일들을 갖는 피처들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(200)은 다른 타입들의 구조들을 패터닝하는 데 유익하게 활용될 수 있다.
[0045] 방법(200)은, 동작(210)에서, 도 3a에 도시된 바와 같이, 기판(310) 상에 배치된 패터닝된 맨드릴 층(320) 상에 배치된 패터닝된 하드마스크 층(330)을 갖는 막 스택(300)을 제공함으로써 시작된다. 패터닝된 하드마스크 층(330)은 정의된 개구들을 갖는 패터닝된 포토레지스트 층(미도시)을 사용하여 패터닝되어서, 에칭을 위해 하드마스크 층의 일부분이 노출될 수 있다.
[0046] 이어서, 동작(220) 동안, 패터닝된 하드마스크 층(330)은 패터닝된 맨드릴 층(320)을 형성하는 데 사용된다. 동작(220)의 맨드릴 패터닝 프로세스는 플라즈마 프로세싱 챔버, 예컨대, 도 1에 도시된 플라즈마 프로세싱 챔버(100)에서 수행될 수 있다. 맨드릴 패터닝 프로세스는, 패터닝된 맨드릴 층(320)의 측벽들(324)을 형성하기 위해, 패터닝된 하드마스크 층(330)의 재료보다 더 높은 레이트(rate)로 선택적으로 맨드릴 층의 재료를 선택적으로 제거하는 제1 가스 혼합물을 공급함으로써 수행된다. 맨드릴 패터닝 프로세스 동안 공급되는 제1 가스 혼합물은 틴-카바이드 또는 틴-옥사이드 재료를 에칭하기 위해 활용되는 반응성 에천트들을 포함한다.
[0047] 제1 가스 혼합물은 할로겐-함유 가스를 포함할 수 있다. 할로겐-함유 가스는 HBr, 염소 가스(Cl2), 탄소 및 불소 함유 가스, 이를테면, CF4, CHF3, C4F8, 또는 이들의 조합의 그룹으로부터 선택될 수 있다. 제1 가스 혼합물은 산소-함유 가스 또는 H2를 더 포함할 수 있다. 산소-함유 가스는 O2, H2O, H2O2, O3, N2O, NO2, CO, 또는 이들의 조합의 그룹으로부터 선택될 수 있다. 제1 가스 혼합물은 패시베이션 가스를 더 포함할 수 있다. 패시베이션 가스는 질소(N2), 설퍼 디옥사이드(SO2), 카보닐 설파이드(COS), 또는 이들의 조합의 그룹으로부터 선택될 수 있다. 제1 가스 혼합물은 패터닝된 맨드릴 층(320)의 측벽들(324)을 형성하기 위해 맨드릴 층으로부터 재료를 제거하도록 구성된다. 이론에 의해 얽매이는 것은 아니지만, 패시베이션 가스의 포함은 측벽들(324)의 수직 에칭 프로파일을 달성하는 것을 돕는 것으로 여겨진다. 하나의 특정 예에서, 제1 가스 혼합물은 O2/HBr 및 염소 가스(Cl2) 중 적어도 하나/N2, COS 및 SO2 중 적어도 하나를 포함한다.
[0048] 제1 가스 혼합물이 플라즈마 프로세싱 챔버, 예컨대, 도 1에 도시된 플라즈마 프로세싱 챔버(100) 내로 공급되는 동안 여러 프로세스 파라미터들이 조절된다. 일 구현에서, 제1 가스 혼합물의 존재 시에 챔버 압력이 조절된다. 일 예에서, 에칭 챔버 내의 프로세스 압력은 약 1 mTorr 내지 약 80 mTorr, 예컨대, 약 3 mTorr 내지 약 60 mTorr로 조절된다. 제1 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 플라즈마 프로세싱 챔버 내부의 플라즈마를 유지하기 위해 약 100 와트 내지 약 3000 와트(약 200 와트 내지 약 1500 와트; 약 200 와트 내지 약 1,000 와트; 또는 약 500 와트 내지 약 3,000 와트)의 RF 소스 전력이 유도 결합 안테나 소스에 인가될 수 있다. 제1 가스 혼합물을 공급하는 동안 약 1500 와트 미만(약 40 와트 내지 400 와트; 약 150 와트 내지 약 400 와트; 또는 약 500 와트 내지 약 1,500 와트)의 RF 바이어스 전력이 인가될 수 있다. 제1 가스 혼합물은 약 50 sccm 내지 약 1,000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판의 온도는 약 -50 ℃ 내지 약 250 ℃, 예컨대, 약 -20 ℃ 내지 약 80 ℃로 유지될 수 있다.
[0049] 제1 가스 혼합물을 공급하는 동안, RF 소스 및 바이어스 전력 범위는 맨드릴 층의 특정 부분들을 주로 제거하는 것을 가능하게 하기 위해 변화될 수 있다. 예컨대, 제1 가스 혼합물을 공급하는 동안, 필요에 따라, RF 소스 전력은 예컨대 제1 RF 소스 전력 세팅으로부터 제2 RF 소스 전력 세팅으로 턴 업될 수 있는 한편 RF 바이어스 전력은 예컨대 제1 RF 바이어스 전력 세팅으로부터 제2 RF 바이어스 전력 세팅으로 턴 다운될 수 있다. 일 예에서, 제1 RF 소스 및 바이어스 전력 세팅이 약 5초 내지 약 20초의 시간 기간 동안 수행된 후에, 패터닝 프로세스를 계속하기 위해 제1 RF 소스 및 바이어스 전력 세팅들은 제2 RF 소스 및 바이어스 전력 세팅으로 전환될 수 있다. 일 예에서, 제2 RF 소스 전력 세팅은 제1 RF 소스 전력 세팅보다 약 30% 내지 약 80% 더 높다. 제2 바이어스 전력 세팅은 제1 바이어스 전력 세팅보다 약 30% 내지 약 70% 더 작을 수 있다.
[0050] 하나의 특정 예에서, 제1 RF 소스 전력 세팅은 약 500 와트 내지 약 600 와트이고, 제1 RF 바이어스 전력 세팅은 약 50 와트 내지 약 150 와트이다. 제2 RF 소스 전력 세팅은 약 700 와트 내지 약 900 와트이고, 제2 RF 바이어스 전력 세팅은 약 20 와트 내지 약 100 와트이다.
[0051] 일부 구현들에서, 패터닝된 하드마스크 층(330)은 폴리실리콘, 나노 결정질 실리콘, 비정질 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 비정질 탄소, 다이아몬드-형 탄소, 티타늄 나이트라이드, 티타늄 옥사이드, 티타늄 옥시나이트라이드, 탄탈럼 나이트라이드, 탄탈럼 옥사이드, 탄탈럼 옥시나이트라이드, 또는 임의의 다른 적절한 재료들의 그룹으로부터 선택된 제1 타입의 유전체 층일 수 있다. 하나의 특정 예에서, 패터닝된 하드마스크 층(330)을 형성하도록 선택된 제1 타입의 유전체 층은 탄소-함유 층, 이를테면, 비정질 탄소, 다이아몬드-형 탄소, SiOC 등이다. 맨드릴 재료가 틴-옥사이드인 일부 구현들에서, 하드마스크 층(330)은 탄소-기반 막들(예컨대, 스핀-온 탄소 막들, 비정질 탄소 막들, 탄소-기반 포토-레지스트, 극자외선("EUV(extreme ultraviolet)") 레지스트 재료들, 유전체 재료들(예컨대, SiO, SiN, SiON, SiOCN 또는 SiOC) 및 실리콘-함유 막들(예컨대, 실리콘 또는 폴리-실리콘 막들)을 포함할 수 있다. 맨드릴 재료가 틴-카바이드인 일부 구현들에서, 하드마스크 층(330)은 패터닝된 유전체들(예컨대, SiO, SiN, SiON, SiOCN 또는 SiOC) 또는 실리콘-함유 막들(예컨대, 실리콘 또는 폴리-실리콘 막들)을 포함한다.
[0052] 패터닝된 맨드릴 층(320)은 패터닝된 하드마스크 층(330)과 상이한 재료를 포함한다. 패터닝된 맨드릴 층(320)은 틴-함유 재료이다. 일 예에서, 패터닝된 맨드릴 층(320)은 틴-옥사이드 층(예컨대, SnOx, SnO 또는 SnO2)이다. 다른 예에서, 패터닝된 맨드릴 층(320)은 틴-카바이드 층(예컨대, Sn-Sn, Sn-C 및/또는 C-C의 결합(bonding)을 함유하는 Sn-C 또는 Sn(C))이다. 이론에 의해 얽매이는 것은 아니지만, Sn-C의 강한 결합은 패터닝된 맨드릴 층(320)의 측벽들(324)의 수직 프로파일을 유지하는 것을 돕는 것으로 여겨진다. 패터닝된 맨드릴 층(320)은 임의의 적절한 증착 프로세스, 이를테면, PVD, CVD, ALD, 또는 다른 적절한 증착 기법들에 의해 형성될 수 있다. 패터닝된 맨드릴 층(320)은 후속하여 증착되는 스페이서 재료를 패터닝하는 데 사용된다. 일 예에서, 패터닝된 맨드릴 층(320)은 약 5 nm 내지 약 200 nm, 예컨대, 약 40 nm 내지 약 100 nm의 두께를 갖는다.
[0053] 일부 구현들에서, 도 3b에 도시된 바와 같이, 패터닝된 맨드릴 층(320)을 형성한 후에, 패터닝된 하드마스크 층(330)이 제거된다. 일부 구현들에서, 패터닝된 하드마스크 층(330)은 패터닝된 맨드릴 층(320) 상에 유지되고, 나중에 제거될 수 있다. 일부 구현들에서, 패터닝된 하드마스크 층(330)은 패터닝된 맨드릴 층(320)을 패터닝하는 동안 소모된다.
[0054] 일부 구현들에서, 기판(310)은 콘택 층, 이중 다마신 구조 또는 임의의 적절한 재료들을 형성하는 데 활용되는 유전체 층을 포함할 수 있다. 유전체 층의 적절한 예들은 탄소-함유 실리콘 옥사이드들(SiOC), 테트라에틸 오르토실리케이트(TEOS), 열 실리콘 옥사이드, 폴리머 재료들, 이를테면, 폴리아미드들, SOG, USG, 실리콘 옥사이드, 실리콘 나이트라이드(예컨대, SiNx), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 탄소-나이트라이드(SiCN), 실리콘 옥시카바이드, 보론 나이트라이드(BN), 예컨대 하프늄 옥사이드(예컨대, HfOx, HfO2), 알루미늄 옥사이드(예컨대, AlxOy, Al2O3), 지르코늄 옥사이드(ZrO2), 티타늄 옥사이드를 포함하는 하이-k 유전체들, 또는 이들의 조합을 포함한다. 일 예에서, 기판(310)은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드, 지르코늄 옥사이드, 티타늄 옥사이드, 또는 이들의 조합을 포함한다.
[0055] 동작(230)에서, 도 3b에 도시된 바와 같이, 기판(310) 및 패터닝된 맨드릴 층(320) 위에 스페이서 층(340)이 형성된다. 스페이서 층(340)은 기판(310) 및 패터닝된 맨드릴 층(320)의 재료와 상이한 재료로 형성된다. 일부 구현들에서, 스페이서 층(340)은 패터닝된 맨드릴 층(320)의 재료와 상이한 재료를 포함하고, 실리콘 옥사이드들, 실리콘 나이트라이드들, 금속 옥사이드들 또는 폴리실리콘으로부터 선택된다. 일 예에서, 스페이서 층(340)은 도핑된 실리콘-함유 층, 이를테면, 붕소 도핑된 실리콘 재료, 인 도핑된 실리콘, 또는 다른 적절한 Ⅲ 족, Ⅳ 족 또는 V 족 도핑된 실리콘 재료이다. 일 예에서, 스페이서 층(340)은 붕소 도핑된 실리콘 층이다.
[0056] 일부 구현들에서, 스페이서 층(340)은 CVD 프로세스에 의해 형성된다. 스페이서 층(340)은 임의의 적절한 증착 프로세스들, 이를테면, PECVD, ALD, SACVD, HDPCVD, 스핀-온 코팅, 또는 다른 적절한 증착 기법들에 의해 형성될 수 있다는 것이 주목된다. 일 예에서, 스페이서 층(340)은 약 5 nm 내지 약 25 nm의 두께를 갖는다.
[0057] 일 예에서, 스페이서 층(340)은 패터닝된 맨드릴 층(320) 상에 등각적으로 형성되어서, 패터닝된 맨드릴 층(320)의 측벽들(324) 및 최상부 표면(322) 상에 등각적으로 라이닝된다. 스페이서 층(340)은 후속 패터닝 프로세스 동안 우수한 에칭 선택비를 제공할 수 있고, 이에 따라, 패터닝 프로세스 후에 스페이서 층(340)의 우수한 프로파일이 필요에 따라 획득될 수 있는 것으로 여겨진다.
[0058] 동작(240)에서, 스페이서 층(340)은 도 3c에 도시된 바와 같이 패터닝된다. 동작(240)의 스페이서 패터닝 프로세스는 플라즈마 프로세싱 챔버, 예컨대, 도 1에 도시된 플라즈마 프로세싱 챔버(100)에서 수행될 수 있다. 패터닝 프로세스는, 스페이서 층(340)의 특정 부분들(예컨대, 측벽들(342))이 스페이서 구조(350)를 형성하기 위해 타겟팅된 프로파일로 기판(310) 상에 계속 있을 수 있도록, 타겟팅된 방향성으로 스페이서 층(340)의 일부분들을 선택적으로 제거할 수 있는 제2 가스 혼합물을 공급함으로써 수행된다. 일 예에서, 스페이서 패터닝 프로세스 동안 공급되는 제2 가스 혼합물은, 특히, 도핑된 실리콘 함유 재료를 이방성으로 에칭하기 위해, 스페이서 층(340)으로부터의 실리콘 함유 재료의 이방성 에칭을 위해 활용되는 반응성 에천트들을 포함할 수 있다.
[0059] 일부 구현들에서, 제2 가스 혼합물은 HBr, 염소 가스(Cl2), 보론 트리클로라이드(BCl3), 나이트로겐 트리플루오라이드(NF3), 설퍼 헥사플루오라이드 가스(SF6), 탄소 및 불소 함유 가스, 이를테면, CF4, CHF3, C4F8, 또는 이들의 조합들의 그룹으로부터 선택된 할로겐 함유 가스를 포함한다. 일 예에서, 제2 가스 혼합물은 스페이서 층(340)을 에칭하는 데 활용되는 염소 가스(Cl2) 및 HBr을 포함한다. 제2 가스 혼합물은, 스페이서 층(340)의 측벽들(342)을 크게 공격하지 않으면서 스페이서 층(340)의 최상부 부분 및 최하부 부분을 제거하도록 구성된다. 일 예에서, 스페이서 층(340)의 에칭은 스페이서 구조(350)의 실질적으로 정사각형의 최상부 표면을 야기한다.
[0060] 제2 가스 혼합물이 플라즈마 프로세싱 챔버 내로 공급되는 동안 여러 프로세스 파라미터들이 조절된다. 일 구현에서, 제2 가스 혼합물의 존재 시에 챔버 압력이 조절된다. 일 예에서, 플라즈마 프로세싱 챔버 내의 프로세스 압력은 약 1 mTorr 내지 약 80 mTorr, 예컨대, 약 3 mTorr 내지 약 60 mTorr로 조절된다. 제2 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 플라즈마 프로세싱 챔버 내부의 플라즈마를 유지하기 위해 약 100 와트 내지 약 3000 와트(약 200 와트 내지 약 1500 와트; 약 200 와트 내지 약 1,000 와트; 또는 약 500 와트 내지 약 3,000 와트)의 RF 소스 전력이 유도 결합 안테나 소스에 인가될 수 있다. 제2 가스 혼합물을 공급하는 동안 약 1500 와트 미만(약 40 와트 내지 400 와트; 약 150 와트 내지 약 400 와트; 또는 약 500 와트 내지 약 1,500 와트)의 RF 바이어스 전력이 인가될 수 있다. 제2 가스 혼합물은 약 50 sccm 내지 약 1,000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판의 온도는 약 -50 ℃ 내지 약 250 ℃, 예컨대, 약 -20 ℃ 내지 약 80 ℃로 유지될 수 있다.
[0061] 제2 가스 혼합물을 공급하는 동안, RF 소스 및 바이어스 전력 범위는 스페이서 층(340)의 특정 부분들을 주로 제거하는 것을 가능하게 하기 위해 변화될 수 있다. 예컨대, 제2 가스 혼합물을 공급하는 동안, 필요에 따라, RF 소스 전력은 예컨대 제1 RF 소스 전력 세팅으로부터 제2 RF 소스 전력 세팅으로 턴 업될 수 있는 한편 RF 바이어스 전력은 (예컨대 제1 RF 바이어스 전력 세팅으로부터 제2 RF 바이어스 전력 세팅으로) 턴 다운될 수 있다. 일 예에서, 제1 RF 소스 및 바이어스 전력 세팅이 약 5초 내지 약 20초 동안의 시간 기간 동안 수행된 후에, 스페이서 패터닝 프로세스를 계속하기 위해 제1 RF 소스 및 바이어스 전력 세팅들은 제2 RF 소스 및 바이어스 전력 세팅으로 전환될 수 있다. 일 예에서, 제2 RF 소스 전력 세팅은 제1 RF 소스 전력 세팅보다 약 30% 내지 약 80% 더 높다. 제2 바이어스 전력 세팅은 제1 바이어스 전력 세팅보다 약 30% 내지 약 70% 더 작다.
[0062] 일 예에서, 제1 RF 소스 전력 세팅은 약 500 와트 내지 약 600 와트이고, 제1 RF 바이어스 전력 세팅은 약 50 와트 내지 약 150 와트이다. 제2 RF 소스 전력 세팅은 약 700 와트 내지 약 900 와트이고, 제2 RF 바이어스 전력 세팅은 약 20 와트 내지 약 100 와트이다.
[0063] 동작(250)에서, 도 3d에 도시된 바와 같은 스페이서 구조(350)를 형성하기 위해, 패터닝된 맨드릴 층(320)이 제거된다. 패터닝된 맨드릴 층(320)의 제거를 위해 선택되는 에칭 케미스트리는 패터닝된 맨드릴 층(320) 및 스페이서 층(340)을 형성하는 데 사용된 재료들에 기반하여 선택될 수 있다.
[0064] 일 예에서, 스페이서 패터닝 프로세스는 하나 이상의 프로세싱 스테이지들을 포함할 수 있다. 예컨대, 스페이서 층(340)의 최상부 부분 및 최하부 부분을 주로 제거하기 위해 제2 가스 혼합물이 공급된 후에, 패터닝된 맨드릴 층(320)을 주로 제거하기 위해 제3 가스 혼합물이 공급된다. 제3 가스 혼합물은 O2, H2, H2/N2, Cl2, HBr, H2O, H2O2, 또는 이들의 조합, 및/또는 캐리어 가스, 이를테면, N2, He, Ar 등을 포함할 수 있다. 제3 가스 혼합물은 산소-함유 가스 혼합물 및/또는 캐리어 가스, 이를테면, N2, He, Ar 등을 포함할 수 있다. 일 예에서, 탄소 및 불소-함유 가스, 이를테면, CH2F2, CF4 등이 또한, 필요에 따라 활용될 수 있다. 일 예에서, 제2 가스 혼합물은 O2 및 N2, 또는 O2, N2 및 CH2F2를 포함한다.
[0065] 제3 가스 혼합물이 플라즈마 프로세싱 챔버 내로 공급되는 동안 여러 프로세스 파라미터들이 조절될 수 있다. 일 구현에서, 제3 가스 혼합물의 존재 시에 챔버 압력이 조절된다. 일 예에서, 플라즈마 프로세싱 챔버 내의 프로세스 압력은 약 1 mTorr 내지 약 80 mTorr, 예컨대, 약 3 mTorr 내지 약 60 mTorr로 조절된다. 제3 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 플라즈마 프로세싱 챔버 내부의 플라즈마를 유지하기 위해 약 100 와트 내지 약 3000 와트(약 200 와트 내지 약 1500 와트; 약 200 와트 내지 약 1,000 와트; 또는 약 500 와트 내지 약 3,000 와트)의 RF 소스 전력이 유도 결합 안테나 소스에 인가될 수 있다. 제3 가스 혼합물을 공급하는 동안 약 1500 와트 미만(약 40 와트 내지 400 와트; 약 150 와트 내지 약 400 와트; 또는 약 500 와트 내지 약 1,500 와트)의 RF 바이어스 전력이 인가될 수 있다. 제3 가스 혼합물은 약 50 sccm 내지 약 1,000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판의 온도는 약 -50 ℃ 내지 약 250 ℃, 예컨대, 약 -20 ℃ 내지 약 80 ℃로 유지될 수 있다. 스페이서 구조(350)는 추가적인 프로세싱을 받을 수 있다.
[0066] 틴-기반 맨드릴을 사용하는 구현들은 다음의 잠재적인 장점들 중 하나 이상을 포함할 수 있다. Sn-C의 강한 결합으로 인해, Sn-C 맨드릴은 작은 치수들(예컨대, 10 nm 미만)에서도 수직 프로파일을 유지한다. 탄소, Sn 또는 SnOx(공기 중 산화)는 건식 플라즈마 에칭 또는 습식 에천트들에 의해 쉽게 제거될 수 있으며, 이는 멀티-패터닝을 위한 정확한 임계 치수 제어를 제공한다.
[0067] 도 4는 틴-기반 하드마스크 층(530)을 갖는 막 스택(500)을 에칭하기 위한 다른 방법(400)의 흐름도를 예시한다. 도 5a 내지 도 5d는 방법(400)에 따른 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들에서의 막 스택(500)의 단면도들을 예시한다. 방법(400)은, 필요에 따라 로직 또는 메모리 디바이스들에 대한 콘택 구조, 게이트 구조, NAND 구조 또는 인터커넥션 구조와 같은, 타겟화된 임계 치수들 및 프로파일들을 갖는 피처들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(400)은 다른 타입들의 구조들을 에칭하는 데 유익하게 활용될 수 있다.
[0068] 방법(400)은, 동작(410)에서, 도 5a에 도시된 바와 같이, 기판(510) 위의 복수의 층들(520) 상에 배치된 하드마스크 층(530)을 갖는 막 스택(500)을 제공함으로써 시작된다.
[0069] 하드마스크 층(530)은 본원에서 설명되는 바와 같이 틴-옥사이드(SnO, SnO2) 또는 틴-카바이드(SnC)를 포함한다. 일부 구현들에서, 복수의 층들(520)은 다수의 유전체 층들을 포함한다. 일 예에서, 다수의 유전체 층들은 교번 ONO(oxide-nitride-oxide) 층들을 포함한다. 다른 구현에서, 복수의 층들(520)은 교번하는 실리콘 및 실리콘 게르마늄 층들을 포함한다.
[0070] 일부 구현들에서, 하드마스크 층(530)은 도 5a에 도시된 바와 같이 하드마스크 층(530) 상에 배치된 패터닝된 포토레지스트 층(540)을 갖는다. 패터닝된 포토레지스트 층(540)은 화학적으로 증폭된 반응을 겪을 수 있는 네거티브-톤 포토레지스트 및/또는 포지티브-톤 포토레지스트일 수 있다. 일 예에서, 패터닝된 포토레지스트 층(540)은 EUV 리소그래피 프로세스에 적절한 폴리머 유기 재료이다. 하나 이상의 예들에서, 패터닝된 포토레지스트 층(540)은 Sn, Ta, In, Ga, Zr, Zn, 이들의 임의의 합금, 또는 이들의 임의의 조합 중 적어도 하나로부터 선택된 적어도 하나의 금속 원소를 포함한다. 패터닝된 포토레지스트 층(540)에 포함된 금속 원소는 필요에 따라 리소그래피 노출 프로세스 동안 광 흡수 효율을 변경할 수 있다.
[0071] 패터닝된 포토레지스트 층(540)은 하드마스크 층(530) 상에 배치된다. 일부 구현들에서, 하드마스크 층(530)은 부가적인 층들, 예컨대, BARC(bottom anti-reflective coating) 층 및/또는 유기 층들(미도시) 상에 배치된다. 유기 층은 유기 재료 또는 유기 및 무기 재료들의 혼합물을 포함할 수 있다.
[0072] 막 스택(500)에 형성될 하드마스크 층(530)은 틴-옥사이드 또는 틴-카바이드 재료를 포함한다. 하드마스크 층(530)은 단일 층 또는 다수의 층들을 포함할 수 있다. 도 5a에 도시된 예에서, 하드마스크 층(530)은, 틴-옥사이드, 틴-카바이드, 또는 이들의 조합을 함유하거나 또는 이로부터 형성된 단일 층이다. 하나 이상의 예들에서, 하드마스크 층(530)은 약 10 Å 내지 약 500 Å, 예컨대, 약 20 Å 내지 약 200 Å, 예컨대, 약 50 Å 내지 약 100 Å의 두께를 갖는다.
[0073] 하드마스크 층(530)은 임의의 적절한 증착 기법에 의해 형성될 수 있다. 일부 구현들에서, 하드마스크 층(530)은 CVD, ALD, PVD, 또는 다른 적절한 증착 프로세스들에 의해 형성된다.
[0074] 일부 구현들에서, 하드마스크 층(530)은 CVD 또는 PVD 프로세스에 의해 형성되며, Xe 또는 Kr과 같은 비교적 더 높은 원자 중량을 갖는 불활성 가스 및/또는 캐리어 가스가 하드마스크 층(530)의 플라즈마 증착 프로세스 동안 사용될 수 있다. 하드마스크 층(530)의 형성 동안 제어되는 기판 온도는 약 -50 ℃ 내지 약 250 ℃로 제어될 수 있다. 이론에 의해 얽매이는 것은 아니지만, 하드마스크 층(530)을 형성하는 동안의 예컨대 250 ℃ 미만의 비교적 낮은 기판 온도 제어는 비교적 느린 증착 레이트로 하드마스크 층(530)을 형성하여서 비교적 평활한 표면을 갖는 막 표면을 제공(rendering)하는 것을 도울 수 있는 것으로 여겨진다.
[0075] 기판(510)은 반도체 기판들, 실리콘 웨이퍼들, 유리 기판들 등 중 임의의 것일 수 있다. 기판(510)은 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 옥사이드, 스트레인드 실리콘, 실리콘 게르마늄, 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 실리콘 나이트라이드, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리 또는 사파이어와 같은 재료일 수 있다. 기판(510)은 직사각형 또는 정사각형 패널일 뿐만 아니라 다양한 치수들, 이를테면, 200-mm, 300-mm, 450-mm 또는 다른 직경을 가질 수 있다. 달리 언급되지 않는 한, 본원에서 설명되는 예들은 200-mm 직경, 300-mm 직경 또는 450-mm 직경을 갖는 기판들에 대해 수행된다.
[0076] 동작(420) 동안, 도 5b에 도시된 바와 같이, 하드마스크 층(530)을 패터닝하여 패터닝된 하드마스크 층(550)을 형성하기 위해 에칭 프로세스가 수행된다. 하드마스크 층(530)은 정의된 개구들(542)을 갖는 패터닝된 포토레지스트 층(540)을 사용하여 패터닝되어서, 에칭을 위해 하드마스크 층(530)의 표면의 일부분을 노출시킬 수 있다. 패터닝된 하드마스크 층(550)은 정의된 개구들 또는 피처들(552)을 가져서, 복수의 층들(520)의 표면의 일부분을 노출시킨다. 패터닝된 포토레지스트 층(540)에 의해 정의된 개구들(542)의 치수들이 예컨대 100-nm 미만으로 작기 때문에, 하드마스크 층(530)을 에칭하기 위한 프로세스 파라미터들 뿐만 아니라 가스 혼합물은, 하부의 복수의 층들(520)을 손상시키지 않으면서 우수한 프로파일 제어로 하드마스크 층(530)을 에칭하도록 신중하게 선택된다.
[0077] 하나 이상의 예들에서, 동작(420)의 에칭 프로세스는, 기판 지지 페데스탈(135)의 온도를 실온(예컨대, 약 23 ℃) 내지 최대 약 150 ℃로 유지하면서 플라즈마 프로세싱 챔버 내로 제1 에칭 가스 혼합물을 공급함으로써 수행된다.
[0078] 일부 구현들에서, 제1 에칭 가스 혼합물은 적어도 하나의 할로겐-함유 가스를 포함한다. 할로겐-함유 가스는 불소-함유 가스, 염소-함유 가스, 브로민-함유 가스, 또는 이들의 조합을 포함할 수 있다. 할로겐-함유 가스의 적절한 예들은 SF6, SiCl4, Si2Cl6, NF3, HBr, Br2, CHF3, CH2F2, CF4, C2F, C4F6, C3F8, HCl, C4F8, Cl2, HF, CCl4, CHCl3, CH2Cl2 및 CH3Cl을 포함한다. 일부 예들에서, 실리콘-함유 가스가 또한, 제1 에칭 가스 혼합물에 공급될 수 있다. 실리콘-함유 가스의 적절한 예들은 SiCl4, Si2Cl6, SiH4, Si2H6 등을 포함한다. 더욱이, 특히, 염소-함유 가스의 예들은 HCl, Cl2, CCl4, CHCl3, CH2Cl2, CH3Cl, SiCl4, Si2Cl6 등을 포함하고, 브로민-함유 가스의 예들은 HBr, Br2 등을 포함한다. 반응 가스, 이를테면, 산소-함유 가스 또는 질소-함유 가스, 예컨대, O2, N2, N2O, NO2, O3, H2O 등이 또한, 필요에 따라 제1 에칭 가스 혼합물에 공급될 수 있다.
[0079] 일부 구현들에서, 하드마스크 층(530)을 에칭하는 데 사용되는 할로겐-함유 가스는 염소-함유 가스 또는 브로민 함유 가스를 포함한다. 플라즈마 프로세싱 챔버 내로 제1 에칭 가스 혼합물을 공급하는 동안, 필요에 따라 프로파일 제어를 보조하기 위해 불활성 가스가 에칭 가스 혼합물 내로 공급될 수 있다. 가스 혼합물에 공급되는 불활성 가스의 예들은 Ar, He, Ne, Kr, Xe 등을 포함한다.
[0080] 일 예에서, 하드마스크 층(530)을 에칭하는 데 활용되는 제1 에칭 가스 혼합물, 이를테면, 틴-옥사이드 또는 틴-카바이드는 HBr, Cl2, Ar, He, 또는 이들의 조합을 포함한다.
[0081] 동작(420) 동안, 제1 에칭 가스 혼합물의 챔버 압력이 또한 조절된다. 일부 구현들에서, 플라즈마 프로세싱 챔버 내의 프로세스 압력은 약 2 mTorr 내지 약 100 mTorr, 예컨대, 약 3 mTorr 내지 약 20 Torr, 이를테면, 약 6 mTorr로 조절된다. RF 소스 또는 바이어스 전력은 제1 에칭 가스 혼합물의 존재 시에 필요에 따라 연속 모드 또는 펄스 모드로부터 형성된 플라즈마를 유지하기 위해 인가될 수 있다. 예컨대, 플라즈마 프로세싱 챔버 내부의 플라즈마를 유지하기 위해, 약 13.56 MHz의 주파수를 갖는 RF 소스 전력이 약 200 와트 내지 약 1,000 와트, 이를테면, 약 500 와트의 에너지 레벨로 유도 결합 안테나 소스에 인가될 수 있다. 부가하여, 약 2 MHz 내지 약 13.56 MHz의 주파수를 갖는 RF 바이어스 전력이 500 와트 미만, 이를테면, 약 0 와트 내지 약 450 와트, 이를테면, 약 150 와트로 인가될 수 있다.
[0082] 일부 구현들에서, 동작(420)의 에칭 동안 플라즈마 프로세싱 챔버에서 RF 바이어스 전력 및 RF 소스 전력은 펄싱될 수 있다. RF 바이어스 전력 및 RF 소스 전력은 플라즈마 프로세싱 챔버 내로 동기화 또는 비-동기화 펄싱될 수 있다. 일부 예들에서, RF 바이어스 전력 및 RF 소스 전력은 플라즈마 프로세싱 챔버 내로 비-동기화 펄싱된다. 예컨대, RF 바이어스 전력을 펄싱하기 전에 RF 소스 전력은 프로세싱 챔버에 펄싱될 수 있다. 예컨대, RF 바이어스 전력은 RF 소스 전력과 동기화된 펄스 모드에 있거나 또는 RF 소스 전력에 대해 시간 지연을 두고 동기화된 펄스 모드에 있을 수 있다. 일부 예들에서, RF 소스 전력 및 RF 바이어스 전력은 각각의 듀티 사이클의 약 5% 내지 약 75%로 펄싱된다. 예컨대 각각의 시간 단위 사이의 각각의 듀티 사이클은 약 0.1 ms(millisecond) 내지 약 10 ms이다.
[0083] 일 예에서, 동작(220)에서 공급되는 제1 에칭 가스 혼합물은 약 0 sccm 내지 약 50 sccm의 레이트로 챔버 내로 공급되는 O2 가스를 포함한다. 제1 에칭 가스 혼합물은 약 25 sccm 내지 약 250 sccm, 이를테면, 약 100sccm의 유량으로 공급되는 할로겐-함유 가스, 이를테면, HBr을 더 포함한다. 일 예에서, 할로겐-함유 가스는 불소-함유 가스를 포함한다. 불소-기반 에칭 케미스트리는, 유전체 에칭 동안 선택비를 개선하기 위해 비-휘발성인 SnF4를 형성한다. SnF4 또는 SnO2는 SnH4 또는 할로겐 기반 플라즈마들(예컨대, Cl2/HBr)을 형성하기 위해 수소 플라즈마에 의해 제거될 수 있다.
[0084] 피처들(552)이 하드마스크 층(530)에 형성된 후에, 남아 있는 패터닝된 포토레지스트 층(540)을 제거하기 위해 디스컴(de-scum) 또는 스트립 프로세스가 수행될 수 있다.
[0085] 동작(430)에서, 도 5c에 도시된 바와 같이, 피처들(552)을 복수의 층들(520) 내로 계속 전사하여, 피처들(562)이 내부에 형성되어 있는 패터닝된 복수의 층들(560)을 형성하기 위해, 추가적인 에칭 또는 패터닝이 수행될 수 있다. 일부 구현들에서, 동작(430)의 에칭 또는 패터닝은 동작(420)의 제1 가스 혼합물을 사용하여 수행된다. 다른 구현들에서, 동작(430)의 에칭 또는 패터닝은 동작(420) 동안 사용된 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 수행된다. 제2 가스 혼합물은 패터닝된 하드마스크(550)를 형성하는 데 사용된 재료의 타입 및 복수의 층들(520)을 형성하는 데 사용된 재료의 타입에 기반하여 선택될 수 있다.
[0086] 동작(440)에서, 도 5d에 도시된 바와 같이, 패터닝된 복수의 층들(560)로부터 패터닝된 하드마스크(550)를 제거하기 위해 하드마스크 제거 프로세스가 수행될 수 있다. 동작(440)의 스트리핑 프로세스는 실리콘 옥사이드 및 실리콘 나이트라이드에 대해 매우 선택적일 수 있으며, 이는 패터닝된 복수의 층들(520)의 임계 치수들의 어떠한 변화로도 이어지지 않을 수 있다.
[0087] 틴-기반 하드마스크를 사용하는 구현들은 다음의 잠재적인 장점들 중 하나 이상을 포함할 수 있다. 불소 기반 에칭 케미스트리는, 유전체 에칭 동안 선택비를 개선하기 위해 비-휘발성인 SnF4를 형성한다. SnF4 또는 SnO2는 SnH4 또는 할로겐 기반 플라즈마들(예컨대, Cl2/HBr)을 형성하기 위해 H2 플라즈마에 의해 제거될 수 있다. 틴-기반 하드마스크 막들의 스트리핑 프로세스는 실리콘 옥사이드 및 실리콘 나이트라이드에 대해 매우 선택적일 수 있다(에칭 후 ONO 구조, 임계 치수 변화 없음). 틴 산화는 또한, 습식 케미스트리들(예컨대, HCl, HNO3 또는 H2SO4)에 의해 선택적 제거될 수 있다.
[0088] 도 6은 본 개시내용의 하나 이상의 구현들에 따른, 틴-기반 라이너 재료들을 활용하여 고종횡비 피처 패터닝 프로세스를 수행하기 위한 방법(600)의 흐름도를 예시한다. 도 7a 내지 도 7d는 방법(600)에 따른 고종횡비 피처 패터닝 프로세스의 다양한 스테이지들에서의 막 스택(700)의 단면도들을 예시한다. 방법(600)은, 필요에 따라 로직 또는 메모리 디바이스들에 대한 콘택 구조, 게이트 구조, NAND 구조 또는 인터커넥션 구조와 같은, 타겟화된 임계 치수들 및 프로파일들을 갖는 피처들을 형성하는 데 활용될 수 있다. 대안적으로, 방법(600)은 다른 타입들의 구조들을 에칭하는 데 유익하게 활용될 수 있다.
[0089] 방법(600)은, 동작(610)에서, 도 7a에 도시된 바와 같이, 기판(710) 상에 배치된 복수의 층들(720) 상에 배치된 패터닝된 하드마스크 층(730)을 갖는 막 스택(700)을 제공함으로써 시작된다. 패터닝된 하드마스크 층(730)은 정의된 개구들을 갖는 패터닝된 포토레지스트 층(미도시)을 사용하여 패터닝되어서, 에칭을 위해 하드마스크 층의 일부분이 노출될 수 있다. 패터닝된 하드마스크 층(730)은 정의된 개구들 또는 피처들(732)을 가져서, 복수의 층들(720)의 표면의 일부분을 노출시킨다.
[0090] 일 예에서, 패터닝된 하드마스크 층(730)은 폴리실리콘, 나노 결정질 실리콘, 비정질 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 비정질 탄소, 다이아몬드-형 탄소, 티타늄 나이트라이드, 티타늄 옥사이드, 티타늄 옥시나이트라이드, 탄탈럼 나이트라이드, 탄탈럼 옥사이드, 탄탈럼 옥시나이트라이드, 또는 임의의 다른 적절한 재료들의 그룹으로부터 선택된 제1 타입의 유전체 층일 수 있다. 하나의 특정 예에서, 패터닝된 하드마스크 층(730)을 형성하도록 선택된 제1 타입의 유전체 층은 탄소-함유 층, 이를테면, 비정질 탄소, 다이아몬드-형 탄소, SiOC 등이다.
[0091] 패터닝된 하드마스크 층(730)은 임의의 적절한 패터닝 프로세스를 사용하여 형성될 수 있다.
[0092] 동작(620)에서, 도 7b에 도시된 바와 같이, 피처들(732)을 복수의 층들(720) 내로 계속 전사하여, 피처(742)가 내부에 형성되어 있는 패터닝된 복수의 층들(740)을 형성하기 위해, 추가적인 에칭 또는 패터닝이 수행될 수 있다. 피처(742)는 패터닝된 복수의 층들(740)의 최상부 표면(744)으로부터 피처(742)의 최하부 표면(746)까지 피처 깊이를 연장시킨다. 피처(742)는 적어도 하나의 측벽(748)에 의해 정의된 폭을 갖는다.
[0093] 패터닝된 복수의 층들(740)을 형성하기 위해 임의의 적절한 에칭 또는 패터닝 프로세스가 수행될 수 있다. 동작(620)의 에칭 또는 패터닝은, 패터닝된 하드마스크 층(730)을 형성하는 데 사용된 재료의 타입 및 복수의 층들(720)을 형성하는 데 사용된 재료의 타입에 기반하여 선택되는 가스 혼합물을 사용하여 수행될 수 있다. 일부 구현들에서, 동작(620)의 에칭 또는 패터닝은, 동작(420)의 제1 가스 혼합물 및 에칭 조건들과 유사한 가스 혼합물 및 에칭 조건들을 사용하여 수행된다. 다른 구현들에서, 동작(620)의 에칭 또는 패터닝은, 동작(420) 동안 사용된 제1 가스 혼합물 및 에칭 조건들과 상이한 가스 혼합물 및 프로세싱 조건들을 사용하여 수행된다.
[0094] 동작(630)에서, 도 7c에 도시된 바와 같이, 패터닝된 하드마스크 층(730)(존재하는 경우) 및 패터닝된 복수의 층들(740) 상에 라이너 층(760)이 형성된다. 라이너 층(760)은 틴-기반 라이너 층이다. 라이너 층(760)은 틴-옥사이드, 틴-카바이드, 또는 이들의 조합을 포함한다. 라이너 층(760)은 다른 스페이서 층인 것처럼 보일 수 있고(예컨대, 스페이서-온-스페이서 방식), 이는 필요에 따라 감소된 치수들로 이들 사이에 정의되는 개구들(742)의 치수들을 감소시키는 것을 보조한다. 라이너 층(760)은 CVD, ALD, 또는 임의의 다른 적절한 증착 기법들에 의해 형성될 수 있다. 일 예에서, 라이너 층(760)은 ALD 프로세스에 의해 형성된 틴-옥사이드 층 또는 틴-카바이드 층이다. 도 7c에 도시된 바와 같은 라이너 층(760)은 패터닝된 하드마스크 층(730) 및 패터닝된 복수의 층들(740) 상에 등각적으로 형성되어서, 패터닝된 하드마스크 층(730)의 최상부 표면(734) 및 패터닝된 복수의 층들(740)의 측벽들(748)을 등각적으로 라이닝한다는 것이 주목된다. 라이너 층(760)은 측벽들(748) 사이에 정의된 피처(742)의 치수를 추가로 감소시키며, 이는 필요에 따라 감소된 작은 치수들로 피처들을 패터닝된 복수의 층들(740)의 하부 층들 또는 패터닝되지 않은 부분들로 전사하기 위한 마스크 층으로서 추가로 활용될 수 있다. 일 예에서, 라이너 층(760)은 약 1 nm 내지 약 10 nm, 예컨대, 약 2 nm 내지 약 5 nm의 두께를 갖는다.
[0095] 동작(640)에서, 도 7d에 도시된 바와 같이, 피처들(742)을 패터닝된 복수의 층들(740)의 하부 층들 또는 패터닝되지 않은 부분들로 전사하여, 필요에 따라 감소된 작은 치수들을 갖는 피처들(752)을 형성하기 위해, 다른 패터닝 프로세스가 수행된다. 동작(640) 동안, 라이너 층(760)의 일부분, 예컨대, 패터닝된 하드마스크 층(730)의 최상부 표면(734) 상에 형성된 라이너 층(760)이 제거될 수 있다. 라이너 층(760) 및 패터닝된 복수의 층들(740)의 패터닝되지 않은 부분들은 피처(752)가 형성될 때까지 이방성 에칭 또는 패터닝을 겪는다. 동작(640)의 패터닝 프로세스는 동작(240)에서 수행된 패터닝 프로세스와 유사할 수 있다. 일부 구현들에서, 동작(640)은 기판(710)의 최상부 표면이 노출되게 한다.
[0096] 틴-기반 라이너를 사용하는 구현들은 다음의 잠재적인 장점들 중 하나 이상을 포함할 수 있다. 틴-기반 라이너는 임계 치수들의 유전체 비아 홀 휨을 감소시키거나 또는 방지할 수 있다. 틴-기반 라이너는 피처의 임계 치수를 손상시키지 않으면서 습식 또는 건식 플라즈마에서 쉽게 제거될 수 있다.
[0097] 본 명세서에서 설명된 기능적 동작들 전부 및 구현들은, 본 명세서 및 이의 구조적 등가물들에서 개시된 구조적 수단들을 포함하여, 디지털 전자 회로소자로, 또는 컴퓨터 소프트웨어, 펌웨어 또는 하드웨어로, 또는 이들의 조합들로 구현될 수 있다. 본원에서 설명된 구현들은, 데이터 프로세싱 장치, 예컨대, 프로그램가능 프로세서, 컴퓨터, 또는 다수의 프로세서들 또는 컴퓨터들에 의한 실행을 위해 또는 이의 동작을 제어하기 위해, 머신 판독가능 저장 디바이스에 유형적으로 구현되는 하나 이상의 컴퓨터 프로그램들과 같은 하나 이상의 비-일시적 컴퓨터 프로그램 제품들로서 구현될 수 있다.
[0098] 본 명세서에서 설명된 프로세스들 및 로직 흐름들은, 입력 데이터에 대해 동작하고 출력을 생성함으로써 기능들을 수행하기 위해 하나 이상의 컴퓨터 프로그램들을 실행하는 하나 이상의 프로그램가능 프로세서들에 의해 수행될 수 있다. 프로세스들 및 로직 흐름들은 또한, 특수 목적 로직 회로소자, 예컨대, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)에 의해 수행될 수 있고, 장치는 또한 이로서 구현될 수 있다.
[0099] "데이터 프로세싱 장치"라는 용어는, 예로서 프로그램가능 프로세서, 컴퓨터, 또는 다수의 프로세서들 또는 컴퓨터들을 포함하여, 데이터를 프로세싱하기 위한 모든 장치, 디바이스들 및 머신들을 포함한다. 장치는, 하드웨어에 부가하여, 문제의 컴퓨터 프로그램에 대한 실행 환경을 생성하는 코드, 예컨대, 프로세서 펌웨어, 프로토콜 스택, 데이터베이스 관리 시스템, 운영 시스템, 또는 이들 중 하나 이상의 조합을 구성하는 코드를 포함할 수 있다. 컴퓨터 프로그램의 실행에 적절한 프로세서들은, 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 모두, 그리고 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다.
[00100] 컴퓨터 프로그램 명령들 및 데이터를 저장하기에 적절한 컴퓨터 판독가능 매체는, 예로서 반도체 메모리 디바이스들, 예컨대, EPROM, EEPROM 및 플래시 메모리 디바이스들; 자기 디스크들, 예컨대, 내부 하드 디스크들 또는 제거가능 디스크들; 광 자기 디스크들; 및 CD ROM 및 DVD-ROM 디스크들을 포함하여, 모든 형태들의 비휘발성 메모리, 매체 및 메모리 디바이스들을 포함한다. 프로세서 및 메모리는 특수 목적 로직 회로소자에 의해 보충되거나 또는 이에 통합될 수 있다.
[00101] 본 개시내용 또는 이의 예시적인 양상들 또는 구현(들)의 엘리먼트들을 도입하는 경우, 단수형 및 "상기"는 엘리먼트들 중 하나 이상이 있음을 의미하는 것으로 의도된다.
[00102] "포함하는(comprising)", "포함하는(including)" 및 "갖는"이라는 용어들은 포괄적(inclusive)인 것으로 의도되며, 열거된 엘리먼트들 이외의 부가적인 엘리먼트들이 있을 수 있음을 의미한다.
[00103] 전술된 내용이 본 개시내용의 구현들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 구현들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 기판 상에 피처(feature)들을 형성하는 방법으로서,
    기판 상에 맨드릴 층을 형성하는 단계 ―상기 맨드릴 층은 틴-카바이드 층 또는 틴-옥사이드 층임―;
    상기 맨드릴 층을 패터닝하는 단계;
    상기 패터닝된 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계; 및
    상기 스페이서 층을 패터닝하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 패터닝된 스페이서 층으로부터 상기 패터닝된 맨드릴 층을 선택적으로 제거하는 단계를 더 포함하는,
    기판 상에 피처들을 형성하는 방법.
  3. 제1 항에 있어서,
    상기 맨드릴 층을 패터닝하는 단계는,
    할로겐-함유 가스 및 산소 가스를 포함하는 제1 가스 혼합물을 공급하는 단계; 및
    상기 제1 가스 혼합물에 제1 RF 소스 전력 세팅을 적용하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  4. 제1 항에 있어서,
    상기 스페이서 층은, 상기 맨드릴 층의 재료와 상이하며 그리고 실리콘 옥사이드, 실리콘 나이트라이드, 금속 옥사이드 또는 폴리실리콘으로부터 선택되는 재료를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  5. 제1 항에 있어서,
    상기 맨드릴 층은 상기 맨드릴 층 상에 형성된 하드마스크 층을 갖는,
    기판 상에 피처들을 형성하는 방법.
  6. 제5 항에 있어서,
    상기 하드마스크 층은 폴리실리콘, 나노 결정질 실리콘, 비정질 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 비정질 탄소, 다이아몬드-형 탄소, 티타늄 나이트라이드, 티타늄 옥사이드, 티타늄 옥시나이트라이드, 탄탈럼 나이트라이드, 탄탈럼 옥사이드, 탄탈럼 옥시나이트라이드, 또는 임의의 다른 적절한 재료, 또는 이들의 조합으로부터 선택된 재료를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  7. 제1 항에 있어서,
    상기 기판은 실리콘 옥사이드, 실리콘 나이트라이드, 하프늄 옥사이드, 알루미늄 옥사이드, 지르코늄 옥사이드, 티타늄 옥사이드, 또는 이들의 조합을 포함하는,
    기판 상에 피처들을 형성하는 방법.
  8. 기판 상에 피처들을 형성하는 방법으로서,
    기판 위에 형성된 막 스택 상에 하드마스크 층을 형성하는 단계 ―상기 하드마스크 층은 틴-옥사이드 또는 틴 카바이드를 포함함―;
    상기 기판에 제1 에칭 가스 혼합물을 공급하는 단계; 및
    패터닝된 하드마스크 층을 형성하기 위해 상기 하드마스크 층을 에칭하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  9. 제8 항에 있어서,
    상기 기판에 제2 에칭 가스 혼합물을 공급하는 단계; 및
    상기 패터닝된 하드마스크 층에 의해 노출된 막 스택을 에칭하는 단계
    를 더 포함하는,
    기판 상에 피처들을 형성하는 방법.
  10. 제9 항에 있어서,
    상기 하드마스크 층을 선택적으로 제거하는 단계를 더 포함하는,
    기판 상에 피처들을 형성하는 방법.
  11. 제8 항에 있어서,
    상기 제1 에칭 가스 혼합물은 할로겐-함유 가스를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  12. 제3 항 또는 제11 항에 있어서,
    상기 할로겐-함유 가스는 Cl2 가스, HBr 가스, 또는 이들의 조합으로부터 선택되는,
    기판 상에 피처들을 형성하는 방법.
  13. 제9 항에 있어서,
    상기 제1 에칭 가스 혼합물은 N2, O2, COS, SO2, 또는 이들의 조합으로부터 선택된 패시베이션 가스를 더 포함하는,
    기판 상에 피처들을 형성하는 방법.
  14. 기판 상에 피처들을 형성하는 방법으로서,
    기판 위에 형성된 막 스택 상에 패터닝된 하드마스크 층을 형성하는 단계 ―상기 패터닝된 하드마스크 층은 탄소를 포함함―;
    상기 기판에 제1 에칭 가스 혼합물을 공급하는 단계;
    패터닝된 막 스택을 형성하기 위해 상기 하드마스크 층에 의해 노출된 막 스택을 에칭하는 단계; 및
    상기 패터닝된 하드마스크 층 및 상기 패터닝된 막 스택 상에 라이너 층을 형성하는 단계
    를 포함하고,
    상기 라이너 층은 틴-옥사이드 또는 틴-카바이드를 포함하는,
    기판 상에 피처들을 형성하는 방법.
  15. 제14 항에 있어서,
    상기 라이너 층은 ALD 프로세스에 의해 형성되는,
    기판 상에 피처들을 형성하는 방법.
  16. 제14 항에 있어서,
    상기 라이너 층을 제거하기 위해 상기 라이너 층을 습식 케미스트리 또는 건식 플라즈마에 노출시키는 단계를 더 포함하는,
    기판 상에 피처들을 형성하는 방법.
  17. 제14 항에 있어서,
    상기 패터닝된 하드마스크 층은 비정질 탄소, 다이아몬드-형 탄소, 또는 이들의 조합을 포함하는,
    기판 상에 피처들을 형성하는 방법.
  18. 제9 항 또는 제14 항에 있어서,
    상기 막 스택은 다수의 유전체 층들을 포함하는,
    기판 상에 피처들을 형성하는 방법.
  19. 제18 항에 있어서,
    상기 막 스택은 옥사이드-나이트라이드-옥사이드(ONO; oxide-nitride-oxide) 층들을 포함하는,
    기판 상에 피처들을 형성하는 방법.
  20. 제18 항에 있어서,
    상기 막 스택은 실리콘과 실리콘 게르마늄의 교번 층들을 포함하는,
    기판 상에 피처들을 형성하는 방법.
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