KR20220082526A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

일 실시예에 의한 데이터 저장 장치는 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부 및 저장부와 데이터를 교환하는 컨트롤러를 포함할 수 있다. 컨트롤러는 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부 및 상기 저장부와 데이터를 교환하는 컨트롤러를 포함할 수 있다. 컨트롤러는, 소거된 메모리 블록이 발생하면, 상기 소거된 메모리 블록의 정보를 핫 블록 리스트에 추가하는 핫 블록 리스팅부, 상기 복수의 메모리 블록 각각의 마모도에 기초하여 적어도 하나의 후보 블록을 선택하는 후보 선택부, 상기 후보 블록 중 상기 핫 블록 리스트에 포함된 적어도 하나의 블록을 희생 블록으로 선택하는 희생블록 선택부 및 상기 희생 블록을 이용하여 웨어레벨링 동작을 수행하는 웨어레벨링 수행부를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
데이터 저장 장치는 호스트 장치와 연결되어 호스트 장치의 요청에 따라 데이터 입출력 동작을 수행한다.
데이터 저장 장치는 휘발성 또는 비휘발성 메모리 장치를 저장 매체로 사용할 수 있다.
비휘발성 메모리 장치 중 플래시 메모리 장치는 데이터를 프로그램하기 전 소거 동작이 선행되어야 하고, 프로그램 단위(페이지)와 소거 단위(블록)가 상이한 특성이 있다.
플래시 메모리 장치는 한정된 수명, 즉 제한된 리드/프로그램/소거 횟수를 가지므로, 특정 블록(들)에 접근이 집중되지 않고 고르게 사용될 수 있도록 관리하는 것이 필요하다.
본 기술의 실시예는 블록별 마모도를 고르게 관리할 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부; 및 상기 저장부와 데이터를 교환하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 소거된 메모리 블록이 발생하면, 상기 소거된 메모리 블록의 정보를 핫 블록 리스트에 추가하는 핫 블록 리스팅부; 상기 복수의 메모리 블록 각각의 마모도에 기초하여 적어도 하나의 후보 블록을 선택하는 후보 선택부; 상기 후보 블록 중 상기 핫 블록 리스트에 포함된 적어도 하나의 블록을 희생 블록으로 선택하는 희생블록 선택부; 및 상기 희생 블록을 이용하여 웨어레벨링 동작을 수행하는 웨어레벨링 수행부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부; 및 상기 저장부와 데이터를 교환하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 웨어레벨링 동작이 트리거됨에 따라 소거 횟수가 제 1 기준을 만족하고, 상기 웨어레벨링 트리거 시점과 소거 시점이 인접한 메모리 블록 중 적어도 하나를 희생 블록으로 선택하여 상기 웨어레벨링 동작을 수행하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부 및, 상기 저장부와 데이터를 교환하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가, 소거된 메모리 블록이 발생하면 상기 소거된 메모리 블록의 정보를 핫 블록 리스트에 추가하는 단계; 상기 컨트롤러가, 상기 복수의 메모리 블록 각각의 마모도에 기초하여 적어도 하나의 후보 블록을 선택하는 단계; 상기 컨트롤러가, 상기 후보 블록 중 상기 핫 블록 리스트에 포함된 적어도 하나의 블록을 희생 블록으로 선택하는 단계; 및 상기 희생 블록을 이용하여 웨어레벨링 동작을 수행하는 단계;를 포함하도록 구성하도록 구성될 수 있다.
본 기술에 의하면, 각 블록에 대한 접근 양상에 기초하여 희생 블록을 선택하여 웨어레벨링을 수행함으로써, 데이터 저장 장치의 동작 효율을 향상시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 정적 웨어레벨링 처리부의 구성도이다.
도 4a 내지 도 4c는 일 실시예에 의한 핫 블록 리스팅부의 동작을 설명하기 위한 개념도이다.
도 5는 일 실시예에 의한 희생 블록 선택부의 동작을 설명하기 위한 개념도이다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110), 저장부(120) 및 버퍼 메모리(130)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치(미도시)의 요청에 응답하여 저장부(Storage; 120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 라이트 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 리드 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 프로그램하거나 프로그램된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다.
저장부(120)는 복수의 비휘발성 메모리 장치(NVM, 121~12N)를 포함할 수 있고, 각각의 비휘발성 메모리 장치(NVM, 121~12N))는 복수의 다이들, 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 엑스트라 레벨 셀(Extra-Level Cell)로 이루어질 수 있다.
버퍼 메모리(130)는 데이터 저장 장치(10)가 호스트 장치와 연동하여 데이터를 라이트하거나 읽는 등의 일련의 동작을 수행할 때 송수신되는 데이터를 임시 저장할 수 있는 공간으로 작용한다. 도 1에는 버퍼 메모리(130)가 컨트롤러(110) 외부에 위치하는 경우를 예로 들어 도시하였으나, 버퍼 메모리(130)는 컨트롤러(110) 내부에 구비될 수도 있음은 물론이다.
버퍼 메모리(130)는 버퍼 매니저(도 2의 119)에 의해 제어될 수 있다.
버퍼 매니저는 버퍼 메모리(130)를 복수의 영역(슬롯)으로 구분하고, 데이터를 임시 저장하기 위하여 각 영역들을 할당하거나 해제할 수 있다. 영역이 할당된다는 것은 해당 영역에 데이터가 저장된 상태, 또는 해당 영역에 저장된 데이터가 유효한 상태를 의미할 수 있다. 영역이 해제된다는 것은 해당 영역에 데이터가 저장되지 않은 상태 또는 해당 영역에 저장된 데이터가 무효화된 상태임을 의미할 수 있다.
일 실시예에서, 컨트롤러(110)는 정적 웨어레벨링(Static Wear Leveling; SWL) 처리부(20)를 포함할 수 있다.
웨어레벨링은 저장부(120)를 구성하는 모든 메모리 블록들이 균등하게 이용되도록 하는 관리 기법으로, 이를 통해 저장부(120)의 수명 연장을 도모할 수 있다.
구현하기에 따라, 웨어레벨링은 동적 웨어레벨링(Dynamic Wear Leveling; DWL)과 정적 웨어레벨링(SWL)으로 구분할 수 있다.
DWL은, 새로운 프로그램 동작을 시도하려고 할 때, 블록의 균등한 사용을 위하여 마모도가 가장 낮은 프리 블록을 할당하는 것을 의미한다.
SWL은 설정된 조건에 따라 트리거되어, 마모도가 가장 크거나 낮은 메모리 블록을 희생 블록으로 선택하여, 희생 블록의 데이터를 다른 블록을 이동시키는 동작일 수 있다. SWL은 데이터 저장 장치(10)의 백그라운드 동작으로 수행될 수 있으나 이에 한정되지는 않는다.
DWL은 사용 중인 블록은 고려하지 않고 프리 블록에 대해서만 웨어레벨링이 이루어지므로, SWL을 병행하여 메모리 블록의 마모도를 더욱 고르게 관리할 수 있다.
본 기술의 일 실시예에 의한 SWL 처리부(20)는 최종 소거 시점이 SWL 트리거 시점과 가까운 순으로 핫 블록 리스트를 관리할 수 있다. 그리고, 소거 횟수가 일정 수준 이상인 후보 블록 중에서, 핫 블록 리스트에 포함된 블록 중 어느 하나를 희생 블록으로 선택할 수 있다.
SWL 수행시, 소거 횟수가 가장 낮은 블록을 희생블록으로 선택하여 희생 블록의 데이터를 다른 블록으로 옮겼으나 희생블록에 콜드 데이터가 라이트되는 경우, 또는 소거 횟수가 가장 큰 블록을 희생블록으로 선택하였으나 희생블록에 핫 데이터가 라이트되는 경우, 블록별 소거 횟수의 편차가 의도하지 않는 방향으로 진행될 수 있다. 하지만, 본 기술에 의하면, 소거 횟수가 큰 블록 중 핫 데이터를 저장하고 있는 블록을 희생 블록으로 선택하여 데이터를 이동시킴으로써, 특정 블록에 대한 소거 횟수가 계속해서 증가하는 것을 방지할 수 있다.
일 실시예에서, SWL 처리부(20)는 소거 시점을 기준으로 핫 블록 리스트를 생성 및 갱신하고, 마모도를 기준으로 하여 후보 블록을 선택할 수 있다. 그리고, 후보 블록 중 핫 블록 리스트에 포함된 적어도 하나의 블록을 랜덤하게 선택하고, 이를 희생 블록으로 하여 웨어레벨링을 수행할 수 있다.
일 실시예에서, 핫 블록 리스트는 지정된 개수의 메모리 블록 정보를 선입선출(First-On-First-Out; FIFO) 방식으로 저장한 리스트이며, SWL 처리부(20)는 소거 동작이 수행된 소거 동작이 수행된 메모리 블록을 핫 블록 리스트에 추가할 수 있다. 즉, 임의의 블록이 소거되면 해당 블록은 핫 블록 리스트에 추가되고, 이때 핫 블록 리스트가 가득 찬 상태였다면 제일 먼저 리스팅된 블록을 핫 블록 리스트로부터 삭제하는 방식으로 핫 블록 리스트를 관리할 수 있다.
일 실시예에서, 후보 블록은 소거 횟수가 설정된 범위 내에 속하는 적어도 하나의 블록일 수 있다. 설정된 범위는 [허용 가능한 최대 소거 횟수-α(α=자연수)]의 범위일 수 있고, 개발자에 의해 설정될 수 있다.
즉, 일 실시예에 의한 SWL 처리부(20)는 메모리 블록에 대한 소거가 수행될 때마다 핫 블록 리스트 및 소거 횟수를 갱신할 수 있다. 그리고, SWL이 트리거되면, 설정된 범위 내의 횟수만큼 소거된 후보 블록 중, 핫 블록 리스트에 포함된 블록을 랜덤하게 선택하여 희생블록으로 이용할 수 있다.
다른 실시예에 의한 SWL 처리부(20)는 마모도, 예를 들어 소거 횟수가 제1기준을 만족하고, 소거 시점이 제2기준을 만족하는 블록 중 적어도 하나를 희생블록으로서 랜덤하게 선택할 수 있다.
여기에서, 제 1 기준은 [허용 가능한 최대 소거 횟수-α(=자연수)] 범위의 값으로 결정될 수 있다. 제 2 기준은 SWL 트리거 시점 전의 일정 시간 범위의 값으로 결정될 수 있다. 다른 관점에서, 제 2 기준은 SWL 트리거 시점과 시간적 인접성이 있는 소거 시점으로 결정될 수 있다.
다른 관점에서, SWL 처리부(20)는 SWL 트리거 시점과 소거 시점이 인접한 마모수준이 높은 희생블록의 데이터를 빈 블록으로 이동시킬 수 잇다.
이와 같이, SWL의 희생블록으로서 마모도가 높은 핫 블록을 선택하고 다른 블록으로 이동시킴에 따라, 희생블록으로의 접근 빈도를 낮추면서, 핫 데이터를 다른 블록 내에 안전하게 저장할 수 있다.
유사하게, 소거 횟수가 일정 수준 이하인 후보 블록 중에서, 최종 소거 시점이 SWL 소거 시점과 먼 콜드 블록 중 어느 하나를 희생 블록으로 선택하는 것도 가능하다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 버퍼 매니저(119) 및 메모리 인터페이스(117)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153), 버퍼 매니저(119) 및 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등의 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(117)는 프로세서(111)의 제어에 따라 버퍼 메모리(130)에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리(130)로 전달하여 일시 저장할 수 있다.
버퍼 매니저(119)는 각 버퍼 메모리(130)의 사용 상태를 관리하도록 구성될 수 있다. 일 실시예에서, 버퍼 매니저(119)는 버퍼 메모리(130)를 복수의 영역(슬롯)으로 분할하고, 데이터를 임시 저장하기 위하여 각 영역들을 할당하거나 해제할 수 있다.
SWL 처리부(20)는 프로세서(111)의 제어에 따라 정적 웨어레벨링을 수행하도록 구성될 수 있다.
일 실시예에 의한 SWL 처리부(20)는 최종 소거 시점이 SWL 트리거 시점과 인접한 설정된 개수의 블록들을 핫 블록 리스트로 관리할 수 있다. 그리고, 소거 횟수가 일정 수준 이상인 후보 블록 중에서, 핫 블록 리스트에 포함된 블록 중 어느 하나를 희생 블록으로 선택할 수 있다. 그리고, 희생블록의 데이터를 다른 블록으로 이동시킴으로써 특정 블록에 대한 소거 횟수가 계속해서 증가하는 것을 방지할 수 있다.
도 3은 일 실시예에 의한 SWL 처리부(20)의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 SWL 처리부(20)는 카운터(210), 블록 관리부(220), 핫 블록 리스팅부(230), 후보 선택부(240), 희생블록 선택부(250) 및 SWL 수행부(260)를 포함할 수 있다.
카운터(210)는 프로세서(111)로부터 소거 동작이 이루어진 블록 정보(EBLK_N)가 제공됨에 따라 해당 블록의 소거 횟수를 카운트하고 블록 관리부(220)로 제공할 수 있다.
블록 관리부(220)는 카운터(210)로부터 소거 횟수를 제공받아, 저장부(120)를 구성하는 메모리 블록 별로 소거 횟수를 갱신할 수 있다.
핫 블록 리스팅부(230)는 설정된 깊이(Depth)에 대응하는 수의 핫 블록 리스트를 저장할 수 있다. 일 실시예에서, 핫 블록 리스트의 깊이는 저장부(120)의 용량을 블록 사이즈로 나눈 값일 수 있다.
핫 블록 리스팅부(230)는 프로세서(111)로부터 소거블록 정보(EBLK_N)가 제공됨에 따라, 해당 블록을 핫 블록 리스트에 추가할 수 있다. 일 실시예에서, 핫 블록 리스팅부(230)는 프로세서(111)로부터 제공되는 소거블록 정보(EBLK_N)가 시간 순서대로 저장되는 FIFO(First-On-First-Out) 큐일 수 있으나 이에 한정되는 것은 아니다. 따라서, 임의의 블록이 소거되면 해당 블록의 정보는 핫 블록 리스트에 추가되고, 이때 핫 블록 리스트가 가득 찬 상태였다면 제일 먼저 저장된 블록 정보를 리스트 저장부로부터 삭제할 수 있다.
도 4a 내지 도 4c는 일 실시예에 의한 핫 블록 리스팅부의 동작을 설명하기 위한 개념도이다.
도 4a를 참조하면, 설정된 깊이(Depth=N)를 갖는 핫 블록 리스트(231)에 복수의 블록 정보(BLK6, BLK4, BLK3, BLK2, BLK8)이 소거 순서에 따라 저장되어 있을 수 있다. 소거 동작이 이루어질 때마다 핫 블록 리스트는 갱신될 수 있다.
도 4b와 같이, 블록 정보(BLK5)가 핫 블록 리스트(231)에 추가되어 핫 블록 리스트는 가득 채워진 상태가 될 수 있다.
이후, 도 4c와 같이 새롭게 소거된 블록 정보(BLK25)가 추가됨에 따라, 가장 먼저 리스팅된 블록 정보(BLK6)는 핫 블록 리스트로부터 제거될 수 있다.
핫 블록 리스트(231)에는 이전에 추가된 블록 정보와 같거나 새로운 블록 정보가 추가될 수 있음은 자명하다.
후보 선택부(240)는 블록 관리부(220)에서 관리하는 블록별 소거 횟수에 기초하여, 소거 횟수가 설정된 범위 내에 속하는 적어도 하나의 블록을 후보 블록으로 선택할 수 있다. 설정된 범위는 [허용 가능한 최대 소거 횟수(Max EC)α(=자연수)]의 범위일 수 있고, 개발자에 의해 설정될 수 있다.
희생블록 선택부(250)는 후보 선택부(240)에 의해 선택된 후보 블록 중, 핫 블록 리스팅부(230)가 관리하는 핫 블록 리스트에 포함된 블록, 즉 핫 블록을 검출하고, 검출된 핫 블록 중 어느 하나를 희생블록으로 선택할 수 있다. 일 실시예에서, 희생블록 선택부(250)는 검출된 블록 중 어느 하나를 랜덤 방식으로 선택할 수 있으나, 이에 한정되는 것은 아니다.
SWL 수행부(260)는 희생블록 선택부)250)에서 선택한 희생블록의 데이터를 목표 블록으로 이동시킬 수 있다. 목표 블록은 다양한 방식에 의해 선택될 수 있다.
도 5는 일 실시예에 의한 희생 블록 선택부의 동작을 설명하기 위한 개념도이다.
후보 선택부(240)에 의해, [허용 가능한 최대 소거 횟수(Max EC)-α(=자연수)]의 범위 내의 소거 횟수를 갖는 후보 블록(241)이 선택될 수 있다. 희생블록 선택부(250)는 후보 블록(241) 중, 핫 블록 리스트에 포함된 핫 블록을 검출하고, 이 중 하나를 랜덤 방식에 의해 희생블록으로 선택할 수 있다.
소거 횟수가 설정된 범위([허용 가능한 최대 소거 횟수(Max EC)~α] 내에 포함되는 후보블록(241) 중, SWL 트리거 시점과 인접한 이간에 소거되지 않은 블록들(A, B)은 희생블록으로 선택되지 않는다. 따라서, 소거 횟수가 큰 블록 중 핫 데이터를 저장하고 있는 블록을 희생 블록으로 선택하여 데이터를 목표 블록으로 이동시킴으로써, 특정 블록에 대한 소거 횟수가 계속해서 증가하는 것을 방지할 수 있다. 환언하면, 소거 횟수가 큰 블록일지라도 콜드 데이터가 저장된 블록은 마모도 변동이 적으므로 웨어레벨링의 후보에서 제외함으로써 불필요한 데이터 이동을 방지할 수 있다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
데이터 저장 장치(10)가 동작 또는 대기하는 중에(S100) 블록 소거 이벤트가 발생할 수 있다.
컨트롤러(110)는 소거 동작이 이루어진 블록 정보가 제공됨에 따라 해당 블록의 소거 횟수를 카운트하고(S101) 해당 메모리 블록 별로 소거 횟수를 갱신할 수 있다.
컨트롤러(110)는 소거 동작이 이루어진 블록 정보 핫 블록 리스트에 추가할 수 있다(S103).
SWL은 예를 들어 메모리 블록별 소거 횟수의 편차가 설정값 이상이면 트리거될 수 있다.
SWL이 트리거됨에 따라(S105), 컨트롤러(110)는 블록별 소거 횟수에 기초하여, 소거 횟수가 설정된 범위 내에 속하는 적어도 하나의 블록을 후보 블록으로 선택할 수 있다(S107).
아울러, 컨트롤러(110)는 단계 S107에서 선택된 후보 블록 중 핫 블럭 즉, 핫 블록 리스트에 포함된 블록을 검출하고, 검출된 핫 블록 중 적어도 하나를 희생블록으로 선택할 수 있다(S109). 일 실시예에서, 희생블록은 랜덤 방식으로 선택할 수 있으나, 이에 한정되는 것은 아니다.
이제 컨트롤러(110)는 단계 S109에서 선택한 희생블록의 데이터를 목표 블록으로 이동시켜 웨어레벨링을 수행할 수 있다(S111).
이와 같이, 각 메모리 블록에 대한 접근 양상 및 마모도에 기초하여 희생 블록을 선택하고 웨어레벨링을 수행함으로써, 데이터 저장 장치의 동작 효율을 향상시킬 수 있다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블록들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블록들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 7의 데이터 저장 장치(1200), 도 8의 메모리 시스템(3200), 도 9의 메모리 시스템(4200)으로 구성될 수 있다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 11을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블록(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블록(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블록(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블록(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블록(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블록(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블록(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
130 : 버퍼 메모리

Claims (13)

  1. 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부; 및
    상기 저장부와 데이터를 교환하는 컨트롤러;를 포함하고,
    상기 컨트롤러는,
    소거된 메모리 블록이 발생하면, 상기 소거된 메모리 블록의 정보를 핫 블록 리스트에 추가하는 핫 블록 리스팅부;
    상기 복수의 메모리 블록 각각의 마모도에 기초하여 적어도 하나의 후보 블록을 선택하는 후보 선택부;
    상기 후보 블록 중 상기 핫 블록 리스트에 포함된 적어도 하나의 블록을 희생 블록으로 선택하는 희생블록 선택부; 및
    상기 희생 블록을 이용하여 웨어레벨링 동작을 수행하는 웨어레벨링 수행부;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 핫 블록 리스트는 지정된 개수의 메모리 블록의 정보를 소거 시점에 따라 선입선출방식으로 저장한 리스트인 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는 소거 횟수가 설정된 범위 내에 속하는 적어도 하나의 메모리 블록을 상기 후보 블록으로 선택하도록 구성되는 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 설정된 범위는 허용 가능한 최대 소거 횟수-α(자연수]의 범위로 결정되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 적어도 하나의 희생 블록을 랜덤하게 선택하도록 구성되는 데이터 저장 장치.
  6. 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부; 및
    상기 저장부와 데이터를 교환하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 웨어레벨링 동작이 트리거됨에 따라, 소거 횟수가 제 1 기준을 만족하고 상기 웨어레벨링 트리거 시점과 소거 시점이 인접한 메모리 블록 중 적어도 하나를 희생 블록으로 선택하여 상기 웨어레벨링 동작을 수행하도록 구성되는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 제 1 기준은 허용 가능한 최대 소거 횟수-α(자연수)]의 범위로 결정되는 데이터 저장 장치.
  8. 제 6 항에 있어서,
    상기 컨트롤러는 상기 적어도 하나의 희생 블록을 랜덤하게 선택하도록 구성되는 데이터 저장 장치.
  9. 데이터가 저장되는 복수의 메모리 블록을 포함하는 저장부 및, 상기 저장부와 데이터를 교환하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가, 소거된 메모리 블록이 발생하면 상기 소거된 메모리 블록의 정보를 핫 블록 리스트에 추가하는 단계;
    상기 컨트롤러가, 상기 복수의 메모리 블록 각각의 마모도에 기초하여 적어도 하나의 후보 블록을 선택하는 단계;
    상기 컨트롤러가, 상기 후보 블록 중 상기 핫 블록 리스트에 포함된 적어도 하나의 블록을 희생 블록으로 선택하는 단계; 및
    상기 희생 블록을 이용하여 웨어레벨링 동작을 수행하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 핫 블록 리스트는 지정된 개수의 메모리 블록의 정보를 소거 시점에 따라 선입선출방식으로 저장한 리스트인 데이터 저장 장치의 동작 방법.
  11. 제 9 항에 있어서,
    상기 후보 블록을 선택하는 단계는 소거 횟수가 설정된 범위 내에 속하는 적어도 하나의 메모리 블록을 선택하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 설정된 범위는 허용 가능한 최대 소거 횟수-α(자연수]의 범위로 결정되는 데이터 저장 장치의 동작 방법.
  13. 제 9 항에 있어서,
    상기 희생블록을 선택하는 단계는 상기 적어도 하나의 희생 블록을 랜덤하게 선택하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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