KR20220081130A - 투명표시장치 - Google Patents

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KR20220081130A
KR20220081130A KR1020200170668A KR20200170668A KR20220081130A KR 20220081130 A KR20220081130 A KR 20220081130A KR 1020200170668 A KR1020200170668 A KR 1020200170668A KR 20200170668 A KR20200170668 A KR 20200170668A KR 20220081130 A KR20220081130 A KR 20220081130A
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KR1020200170668A
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윤준호
백흠일
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엘지디스플레이 주식회사
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Abstract

본 발명의 본 발명의 투명표시장치는, 발광부와 제1 투명부를 포함하는 화소가 정의된 기판과; 상기 발광부에 구비되고, 제1 전극과 발광층 및 제2 전극을 포함하는 발광다이오드와; 상기 제1 투명부에 구비되는 증착 방지막을 포함하며, 상기 제2 전극은 상기 제1 투명부를 제외한 상기 기판 전면에 위치하고, 상기 증착 방지막은 상기 제1 투명부의 가장자리에서 높이가 상기 제1 투명부의 중앙에서 높이보다 높다.
이에 따라, 투명부의 투과율을 높여 보다 선명한 주변 환경 정보를 제공할 수 있다.

Description

투명표시장치{Transparent Display Device}
본 발명은 표시장치에 관한 것으로, 특히, 발광부와 투명부를 포함하는 투명표시장치에 관한 것이다.
평판표시장치 중 하나인 전계발광 표시장치(Electroluminescent Display Device)는 자체 발광형이기 때문에 액정표시장치(Liquid Crystal Display Device)에 비해 시야각 등이 우수하며, 백라이트가 필요하지 않기 때문에 경량 및 박형이 가능하고, 소비전력 측면에서도 유리하다.
또한, 전계발광 표시장치는 직류 저전압 구동이 가능하고 응답속도가 빠르며, 전부 고체이기 때문에 외부충격에 강하고 사용 온도 범위도 넓으며, 특히 제조비용 측면에서도 저렴한 장점을 가지고 있다.
최근, 전계발광 표시장치를 이용한 투명표시장치가 널리 개발되고 있다. 투명표시장치는 화면의 뒷배경이 보이는 디스플레이로서, 영상 정보와 주변 환경 정보를 같이 보여줄 수 있는 장점이 있다.
이러한 전계발광 표시장치를 이용한 투명표시장치의 각 화소는 다수의 발광부를 포함하며, 다수의 발광부를 선택적으로 발광시켜 다양한 컬러 영상을 표시한다.
다수의 발광부는 각각 발광층을 포함하며, 일반적으로 각 발광층은 미세 금속 마스크(fine metal mask)를 이용하여 발광물질을 선택적으로 증착하는 진공 열 증착(vacuum thermal evaporation) 공정을 통해 형성된다.
그러나, 전계발광 표시장치를 이용한 투명표시장치의 경우, 발광부의 면적이 상대적으로 작기 때문에, 증착 공정을 통해 발광층을 형성하기가 쉽지 않다.
또한, 이러한 증착 공정은 마스크 구비 등에 의해 제조 비용을 증가시키며, 마스크의 제작 편차와, 처짐, 쉐도우 효과(shadow effect) 등에 의해 대면적 및 고해상도 표시장치에 적용하기 어려운 문제가 있다.
본 발명은, 상기한 문제점을 해결하기 위하여 제시된 것으로, 대면적 및 고해상도를 갖는 투명표시장치를 제공하고자 한다.
상기의 목적을 달성하기 위하여, 본 발명의 투명표시장치는, 발광부와 제1 투명부를 포함하는 화소가 정의된 기판과; 상기 발광부에 구비되고, 제1 전극과 발광층 및 제2 전극을 포함하는 발광다이오드와; 상기 제1 투명부에 구비되는 증착 방지막을 포함하고, 상기 발광층은 상기 발광부의 가장자리에서의 높이가 상기 발광부의 중앙에서의 높이보다 높으며, 상기 제2 전극은 상기 제1 투명부를 제외한 상기 기판 전면에 위치하고, 상기 증착 방지막은 상기 제1 투명부의 가장자리에서 높이가 상기 제1 투명부의 중앙에서 높이보다 높다.
상기 화소는 제2 투명부를 더 포함하고, 상기 제1 투명부의 투과율은 상기 제2 투명부의 투과율보다 크다.
상기 제2 전극은 상기 제2 투명부에도 위치한다.
본 발명의 투명표시장치는, 상기 발광부와 상기 제2 투명부 사이에 구비되고, 상기 제1 전극과 동일 물질로 동일층에 형성되는 연결 패턴과; 상기 제2 투명부에 구비되고, 상기 연결 패턴과 연결되는 보조 연결 패턴을 더 포함하며, 상기 제2 전극은 상기 연결 패턴 및 상기 보조 연결 패턴과 중첩하고 전기적으로 연결된다.
상기 보조 연결 패턴은 상기 연결 패턴과 중첩하며 접촉할 수 있다.
이와 달리, 상기 제1 전극과 상기 연결 패턴의 각각은 제1, 제2, 제3층을 포함하고, 상기 보조 연결 패턴은 상기 제1층과 일체로 이루어질 수 있다.
상기 제2층은 상기 제1층과 상기 제3층 사이에 위치하고, 상기 제1층은 상기 기판과 상기 제2층 사이에 위치하거나, 상기 제3층은 상기 기판과 상기 제2층 사이에 위치할 수 있다.
상기 발광층은 제1 전하 보조층과 발광물질층 그리고 제2 전하 보조층을 포함하고, 상기 제2 전하 보조층은 상기 제2 전극과 상기 연결 패턴 사이 및 상기 제2 전극과 상기 보조 연결 패턴 사이에도 위치한다.
상기 기판과 상기 연결 패턴 사이에 적어도 하나의 보조 전극을 더 포함하고, 상기 제2 전극은 상기 연결 패턴과 상기 보조 연결 패턴을 통해 상기 보조 전극과 전기적으로 연결된다.
본 발명의 투명표시장치는, 상기 발광부에 대응하는 제1 개구부와 상기 제1 투명부에 대응하는 제2 개구부, 상기 제2 투명부에 대응하는 제3 개구부 및 상기 연결 패턴에 대응하는 보조 컨택홀을 가지는 뱅크를 더 포함한다.
상기 뱅크는 친수성의 제1 뱅크와 소수성의 제2 뱅크를 포함한다.
상기 제1 뱅크와 상기 제2 뱅크는 일체로 이루어질 수 있다.
상기 발광부와 상기 제1 투명부는 제1 방향을 따라 배치되고, 상기 발광부는 상기 제1 방향 또는 상기 제1 방향에 수직한 제2 방향을 따라 배열된 제1, 제2, 제3 발광부를 포함한다.
상기 제1 방향에 수직한 제2 방향을 따라 인접한 발광부의 발광층은 서로 연결되어 일체로 이루어진다.
본 발명의 투명표시장치는, 상기 기판과 상기 제1 전극 사이에 적어도 하나의 박막트랜지스터를 더 포함하고, 상기 제1 전극은 상기 적어도 하나의 박막트랜지스터와 연결된다.
상기 증착 방지막은 하기 화학식으로 표시되는 물질로 이루어지거나,
Figure pat00001
하기 화학식으로 표시되고, L1, L2 각각은 아릴(aryl) 또는 헤테로아릴(heteroaryl)이고, m 및 n 각각은 0 또는 1이며, X1 내지 X6 각각은 독립적으로 수소 또는 할로겐 원소로부터 선택되는 물질로 이루어지거나,
Figure pat00002
하기 화학식으로 표시되고, R1 내지 R4 각각은 독립적으로 질소 원소를 포함하는 이형고리 그룹으로부터 선택되는 물질로 이루어질 수 있다.
Figure pat00003
상기 증착 방지막에 인접한 상기 제2 전극의 두께는 상기 발광층 상부의 상기 제2 전극의 두께보다 두껍다.
본 발명에서는, 각 화소가 발광부와 투명부를 포함함으로써, 발광부를 통해 영상 정보를 표시하면서 투명부를 통해 뒷배경과 같은 주변 환경 정보를 함께 보여줄 수 있다.
또한, 적, 녹, 청색 부화소의 발광부 면적을 서로 다르게 함으로써, 각 부화소에 구비되는 발광다이오드의 수명을 최적화하여 투명표시장치의 수명을 향상시킬 수 있다.
또한, 발광층의 적어도 일부를 용액 공정에 의해 형성함으로써, 미세 금속 마스크를 생략하여 제조 비용을 줄일 수 있으며, 대면적 및 고해상도를 갖는 표시장치를 구현할 수 있다.
또한, 제1 투명부에 증착 방지막을 형성하여 제1 투명부에 제2 전극이 증착되지 않도록 함으로써, 투명부의 투과율을 향상시킬 수 있다.
또한, 상부 발광 방식을 적용함으로써, 휘도를 향상시키고 소비 전력을 낮출 수 있다. 이때, 연결 패턴을 통해 제2 전극을 보조 전극과 전기적으로 연결함으로써, 제2 전극의 저항을 낮출 수 있으며, 제2 전극을 제2 투명부의 보조 연결 패턴과도 전기적으로 연결되도록 함으로써, 제2 전극과 연결 패턴 간의 전기적 접촉 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 투명표시장치의 하나의 화소를 나타내는 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 투명표시장치의 개략적인 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 투명표시장치의 개략적인 단면도이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 투명표시장치의 제조 과정을 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 투명표시장치의 개략적인 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 투명표시장치의 개략적인 단면도이다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 투명표시장치의 제조 과정을 개략적으로 도시한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 투명표시장치의 개략적인 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 투명표시장치의 개략적인 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 투명표시장치의 개략적인 평면도이다.
도 11은 도 10의 III-III'선에 대응하는 단면도이다.
도 12는 도 10의 IV-IV'선에 대응하는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 투명표시장치에 대하여 상세히 설명한다.
본 발명의 실시예에 따른 투명표시장치는 전계발광 표시장치를 이용하여 영상을 표시한다. 이러한 전계발광 표시장치를 이용한 투명표시장치는 영상을 표시하기 위해 표시영역에 다수의 화소(pixel)를 포함하고, 각 화소는 제1, 제2, 제3 부화소(sub pixels)를 포함하며, 제1, 제2, 제3 부화소는 도 1과 같은 구성을 가질 수 있다.
도 1은 본 발명의 실시예에 따른 투명표시장치의 하나의 화소를 나타내는 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 투명표시장치는 서로 교차하여 제1, 제2, 제3 부화소(P1, P2, P3)를 정의하는 게이트 배선(GL)과 데이터 배선(DL)을 포함하고, 제1, 제2, 제3 부화소(P1, P2, P3)의 각각은 발광부(EA)와 투명부(TA)를 포함한다. 이에 따라, 하나의 화소는 3개의 발광부(EA)와 3개의 투명부(TA)를 포함할 수 있다.
이와 달리, 제1, 제2, 제3 부화소(P1, P2, P3)의 투명부(TA)는 서로 연결되어 일체로 구비될 수 있다. 즉, 하나의 화소는 3개의 발광부(EA)와 1개의 투명부(TA)를 포함할 수 있으며, 이에 제한되지 않는다. 일례로, 제1, 제2, 제3 부화소(P1, P2, P3)는 각각 적, 녹, 청색 부화소일 수 있다.
이러한 본 발명의 실시예에 따른 투명표시장치는 발광부(EA)를 통해 영상 정보를 표시하면서 투명부(TA)를 통해 뒷배경과 같은 주변 환경 정보를 함께 보여준다.
각 부화소(P1, P2, P3)의 발광부(EA)에는 스위칭 박막트랜지스터(T1)와 구동 박막트랜지스터(T2), 스토리지 커패시터(Cst), 그리고 발광다이오드(De)가 형성된다.
보다 상세하게, 게이트 배선(GL)은 가로 방향을 따라 연장되고, 데이터 배선(DL)은 세로 방향을 따라 연장되며, 제1, 제2, 제3 부화소(P1, P2, P3)는 가로 방향을 따라 순차적으로 배열된다. 각 부화소(P1, P2, P3)의 발광부(EA)와 투명부(TA)는 세로 방향을 따라 배열될 수 있다.
각 부화소(P1, P2, P3)의 발광부(EA)에서 스위칭 박막트랜지스터(T1)의 게이트 전극은 게이트 배선(GL)에 연결되고 소스 전극은 데이터 배선(DL)에 연결된다. 구동 박막트랜지스터(T2)의 게이트 전극은 스위칭 박막트랜지스터(T1)의 드레인 전극에 연결되고, 소스 전극은 고전위 전압(VDD)에 연결된다. 발광다이오드(De)의 애노드(anode)는 구동 박막트랜지스터(T2)의 드레인 전극에 연결되고, 캐소드(cathode)는 저전위 전압(VSS)에 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T2)의 게이트 전극과 드레인 전극에 연결된다.
이러한 전계발광 표시장치를 이용한 투명표시장치의 영상표시 동작을 살펴보면, 게이트 배선(GL)을 통해 인가된 게이트 신호에 따라 스위칭 박막트랜지스터(T1)가 턴-온(turn-on) 되고, 이때, 데이터 배선(DL)으로 인가된 데이터 신호가 스위칭 박막트랜지스터(T1)를 통해 구동 박막트랜지스터(T2)의 게이트 전극과 스토리지 커패시터(Cst)의 일 전극에 인가된다.
구동 박막트랜지스터(T2)는 데이터 신호에 따라 턴-온 되어 발광다이오드(De)를 흐르는 전류를 제어하여 영상을 표시한다. 발광다이오드(De)는 구동 박막트랜지스터(T2)를 통하여 전달되는 고전위 전압(VDD)의 전류에 의하여 발광한다.
즉, 발광다이오드(De)를 흐르는 전류의 양은 데이터 신호의 크기에 비례하고, 발광다이오드(De)가 방출하는 빛의 세기는 발광다이오드(De)를 흐르는 전류의 양에 비례하므로, 각 부화소(P1, P2, P3)는 데이터 신호의 크기에 따라 상이한 계조를 표시하고, 그 결과 투명표시장치는 영상을 표시한다.
스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전하를 일 프레임(frame) 동안 유지하여 발광다이오드(De)를 흐르는 전류의 양을 일정하게 하고 발광다이오드(De)가 표시하는 계조를 일정하게 유지시키는 역할을 한다.
한편, 각 부화소(P1, P2, P3)에는 스위칭 및 구동 박막트랜지스터(T1, T2)와 스토리지 커패시터(Cst) 외에 다른 박막트랜지스터와 커패시터가 더 추가될 수도 있다.
즉, 투명표시장치에 사용되는 전계발광 표시장치에서는, 데이터 신호가 구동 박막트랜지스터(T2)의 게이트 전극에 인가되어, 발광다이오드(De)가 발광하여 계조를 표시하는 상대적으로 긴 시간 동안 구동 박막트랜지스터(T2)가 턴-온 된 상태를 유지하는데, 이러한 데이터 신호의 장시간 인가에 의하여 구동 박막트랜지스터(T2)는 열화(deterioration)될 수 있다. 이에 따라, 구동 박막트랜지스터(T2)의 이동도(mobility) 및/또는 문턱전압(threshold voltage: Vth)이 변하게 되며, 각 부화소(P1, P2, P3)는 동일한 데이터 신호에 대하여 상이한 계조를 표시하게 되고, 휘도 불균일이 나타나 표시장치의 화질이 저하된다.
따라서, 이러한 구동 박막트랜지스터(T2)의 이동도 및/또는 문턱전압의 변화를 보상하기 위해, 각 부화소(P1, P2, P3)에는 전압 변화를 감지하기 위한 적어도 하나의 센싱 박막트랜지스터 및/또는 커패시터가 더 추가될 수 있으며, 센싱 박막트랜지스터 및/또는 커패시터는 기준 전압을 인가하고 센싱전압을 출력하기 위한 기준 배선과 연결될 수 있다.
이러한 투명표시장치에 사용되는 전계발광 표시장치는 발광방향에 따라 하부발광방식(bottom emission type)과 상부발광방식(top emission type)으로 나뉜다. 하부발광방식에서는 발광다이오드(De)로부터의 빛이 애노드를 통해 박막트랜지스터(T1, T2)가 형성된 기판 쪽으로 출력되고, 상부발광방식에서는 발광다이오드(De)로부터의 빛이 캐소드를 통해 기판 반대 방향 쪽으로 출력된다. 일반적으로 전계발광 표시장치에서는 박막트랜지스터(T1, T2)가 발광다이오드(De) 하부에 형성되기 때문에, 하부발광방식에서는 박막트랜지스터(T1, T2)에 의해 유효 발광 면적이 제한되어, 상부발광방식은 하부발광방식보다 넓은 유효 발광 면적을 가진다. 따라서, 상부발광방식이 하부발광방식에 비해 개구율이 높으므로, 대면적 및 고해상도 표시장치에 널리 이용된다.
이때, 캐소드는 주로 금속 물질을 이용하여 형성되므로, 상부발광방식 표시장치에서 빛이 캐소드를 통해 출력되기 위해, 캐소드는 상대적으로 얇은 두께를 캐소드는 상대적으로 얇은 두께를 가져야 한다. 이에 따라, 캐소드의 저항(resistance)이 높아지게 되며, 대면적 고해상도 표시장치에서는 캐소드의 저항에 의해 저전위 전압 강하(VSS voltage drop)가 발생하게 되어, 휘도 불균일 문제가 발생할 수 있다. 따라서, 본 발명의 실시예에 따른 투명표시장치는 캐소드의 저항을 낮출 수 있는 구조를 가진다.
또한, 캐소드는 실질적으로 표시장치의 기판 전면에 형성된다. 이에 따라, 본 발명의 투명표시장치에서, 캐소드는 발광부(EA)뿐만 아니라 투명부(TA)에도 위치할 수 있다. 그런데, 금속 물질로 형성되는 캐소드가 투명부(TA)에 위치할 경우, 투명부(TA)의 투과율이 저하된다. 따라서, 본 발명에서는 투명부(TA)에 캐소드가 형성되지 않도록 한다.
도 2는 본 발명의 제1 실시예에 따른 투명표시장치의 개략적인 평면도로, 뱅크 구성을 중심으로 도시한다.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 투명표시장치(1000)에서, 하나의 화소(P)는 발광부(EA)와 투명부(TA)를 포함한다. 이때, 하나의 화소(P)는 3개의 발광부(EA)와 1개의 투명부(TA)를 포함할 수 있으며, 각 발광부(EA)는 면적을 제외하고 동일한 구성을 가진다.
보다 상세하게, 하나의 화소(P)는 제1, 제2, 제3 부화소, 일례로, 적, 녹, 청색 부화소를 포함한다. 적, 녹, 청색 부화소의 각각은 발광부(EA)와 투명부(TA)를 포함할 수 있다. 이때, 발광부(EA)는 적, 녹, 청색 부화소에 각각 대응하는 제1, 제2, 제3 발광부(EA1, EA2, EA3)를 포함할 수 있다. 또한, 적, 녹, 청색 부화소의 투명부(TA)는 서로 연결되어 일체로 구비될 수 있다. 이와 달리, 투명부(TA)는 적, 녹, 청색 부화소 별로 분리되어 있을 수 있다.
이러한 발광부(EA)와 투명부(TA)는 도면 상의 세로 방향인 Y 방향을 따라 배치되고, 제1, 제2, 제3 발광부(EA1, EA2, EA3)는 Y 방향에 수직한 도면 상의 가로 방향인 X 방향을 따라 순차적으로 배열된다. 여기서, Y 방향이 제1 방향으로 정의되고, X 방향이 제2 방향으로 정의될 수 있다. 이와 달리, X 방향이 제1 방향으로 정의되고, Y 방향이 제2 방향으로 정의될 수도 있다.
제1, 제2, 제3 발광부(EA1, EA2, EA3)는 서로 다른 면적을 가질 수 있다. 일례로, 녹색 부화소의 제2 발광부(EA2)의 면적은 적색 부화소의 제1 발광부(EA1) 면적보다 크고, 청색 부화소의 제3 발광부(EA3) 면적보다 작을 수 있으며, 이에 제한되지 않는다.
각 부화소에 구비되는 발광다이오드는 서로 다른 특성을 가지는 발광물질로 형성되므로, 발광다이오드간 수명 및 효율에 차이가 있으며, 이러한 발광다이오드 간 수명 차이로 인해 표시장치의 수명이 저하될 수 있다. 그러나, 본 발명에서는 적, 녹, 청색 부화소의 제1, 제2, 제3 발광부(EA1, EA2, EA3) 면적을 다르게 함으로써, 각 부화소에 구비되는 발광다이오드의 수명 및 효율을 최적화하며, 이에 따라, 표시장치의 수명 저하 문제를 해결하여, 표시장치의 수명을 향상시킬 수 있다.
인접한 제1, 제2, 제3 발광부(EA1, EA2, EA3) 사이와 발광부(EA) 및 투명부(TA) 사이에는 뱅크(170)가 형성된다. 뱅크(170)는 제1, 제2, 제3 발광부(EA1, EA2, EA3)의 각각에 대응하는 제1 개구부(170a)를 가지며, 투명부(TA)에 대응하는 제2 개구부(170c)를 가진다.
여기서, 제2 개구부(170c)는 적, 녹, 청색 부화소의 투명부(TA)에 대응하여 하나로 형성될 수 있다. 이와 달리, 제2 개구부(170c)는 적, 녹, 청색 부화소 별로 분리되어 형성될 수도 있다.
이러한 제1 및 제2 개구부(170a, 170c)는 사각형 형태를 가지는 것으로 도시하였으나, 이에 제한되지 않으며, 제1 및 제2 개구부(170a, 170c)는 모서리가 곡선형태의 사각형이나 타원형 등 다양한 모양을 가질 수 있다.
한편, 뱅크(170) 하부에는 제1 및 제2 보조 전극(114, 146)과 연결 패턴(162)이 형성된다.
제1 보조 전극(114)은 Y 방향을 따라 연장된 배선 형태로 구비될 수 있으며, X 방향을 따라 인접한 화소(P) 사이에 하나씩 배치될 수 있다.
제2 보조 전극(146)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 제1 보조 전극(114)과 부분적으로 중첩한다. 이러한 제2 보조 전극(146)은 컨택홀(140d)을 통해 제1 보조 전극(114)과 연결된다.
이때, 제1 보조 전극(114)은 발광부(EA)와 투명부(TA) 사이에 돌출부를 포함할 수 있으며, 제2 보조 전극(146)은 이러한 제1 보조 전극(114)의 돌출부와 중첩할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 제2 보조 전극(146)과 부분적으로 중첩한다. 뱅크(170)는 연결 패턴(162)에 대응하여 보조 컨택홀(170b)을 가진다. 이러한 연결 패턴(162)은 보조 컨택홀(170b) 하부의 컨택홀(도시하지 않음)을 통해 제2 보조 전극(146)과 연결된다.
한편, 도시하지 않았지만, 제1, 제2, 제3 발광부(EA1, EA2, EA3)의 각각에는 연결 패턴(162)과 동일 물질로 제1 전극이 형성되며, 제1 전극은 제1 개구부(170a)를 통해 노출된다. 노출된 제1 전극 상부에는 발광층이 형성되고, 발광층 상부에는 제2 전극이 형성된다. 이러한 제1 전극과 발광층 및 제2 전극은 발광다이오드를 이루며, 제1 전극은 애노드의 역할을 하고, 제2 전극은 캐소드의 역할을 한다.
이때, 제2 전극은 투명부(TA)를 제외한 실질적으로 기판 전면에 형성되며, 보조 컨택홀(170b)을 통해 하부의 연결 패턴(162)과 접촉한다. 이러한 제2 전극은 연결 패턴(162)을 통해 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결된다. 이에 따라, 제2 전극, 즉, 캐소드의 저항을 낮출 수 있다.
한편, 도시하지 않았지만, 투명부(TA)에는 증착 방지막이 형성되어, 제2 전극의 증착을 방지한다. 이에 따라, 제2 전극은 투명부(TA)에는 위치하지 않으며, 투명부(TA)의 투과율을 높일 수 있다.
이러한 본 발명의 제1 실시예에 따른 투명표시장치(1000)의 단면 구조에 대해 도 3을 참조하여 상세히 설명한다.
도 3은 본 발명의 제1 실시예에 따른 투명표시장치의 개략적인 단면도로, 도 2의 I-I'선에 대응한다.
도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 투명표시장치(1000)에서는, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 기판(100) 상에 금속과 같은 제1 도전성 물질로 차광 패턴(112)과 제1 보조 전극(114)이 형성된다. 여기서, 차광 패턴(112)의 적어도 일부는 발광부(EA)에 위치하고, 제1 보조 전극(114)의 적어도 일부는 발광부(EA)와 투명부(TA) 사이에 위치할 수 있다.
기판(100)은 유리기판이나 플라스틱기판일 수 있다. 일례로, 플라스틱 기판으로 폴리이미드가 사용될 수 있으며, 이에 제한되지 않는다.
차광 패턴(112)과 제1 보조 전극(114)은 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 차광 패턴(112)과 제1 보조 전극(114)은 몰리브덴-티타늄 합금(MoTi)의 하부층과 구리(Cu)의 상부층을 포함하는 이중층 구조를 가질 수 있으며, 상부층의 두께가 하부층의 두께보다 두꺼울 수 있다.
차광 패턴(112) 및 제1 보조 전극(114) 상부에는 버퍼층(120)이 실질적으로 기판(100) 전면에 형성된다. 버퍼층(120)은 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
여기서, 버퍼층(120)은 차광 패턴(112) 상부에 버퍼 홀(120a)을 가지며, 차광 패턴(112)의 상면은 버퍼 홀(120a)을 통해 부분적으로 노출된다.
버퍼층(120) 상부에는 패터닝된 반도체층(122)과 커패시터 전극(124)이 형성된다. 반도체층(122)과 커패시터 전극(124)은 차광 패턴(112) 상부에 서로 이격되어 위치한다. 차광패턴(112)은 반도체층(122)으로 입사되는 빛을 차단하여 반도체층(122)이 빛에 의해 열화되는 것을 방지한다.
반도체층(122)과 커패시터 전극(124)은 다결정 실리콘으로 이루어질 수 있으며, 반도체층(122)의 양 가장자리 및 커패시터 전극(124)에는 불순물이 도핑되어 있을 수 있다. 이와 달리, 반도체층(122)과 커패시터 전극(124)은 산화물 반도체 물질로 이루어질 수도 있다.
반도체층(122) 상부에는 절연물질로 이루어진 게이트 절연막(130) 및 금속과 같은 제2 도전성 물질로 이루어진 게이트 전극(132)이 순차적으로 형성된다. 게이트 절연막(130)과 게이트 전극(132)은 반도체층(122)의 중앙에 대응하여 위치한다.
게이트 절연막(130)은 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 여기서, 반도체층(122)이 산화물 반도체 물질로 이루어질 경우, 게이트 절연막(130)은 산화 실리콘(SiO2)으로 형성되는 것이 바람직하다.
또한, 게이트 전극(132)은 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 게이트 전극(132)은 몰리브덴-티타늄 합금(MoTi)의 하부층과 구리(Cu)의 상부층을 포함하는 이중층 구조를 가질 수 있으며, 상부층의 두께가 하부층의 두께보다 두꺼울 수 있다.
도시한 바와 같이, 게이트 절연막(130)은 게이트 전극(132)과 실질적으로 동일한 모양으로 패턴될 수 있다. 이때, 게이트 절연막(130)의 폭이 게이트 전극(132)의 폭보다 넓을 수 있으며, 이에 따라, 게이트 절연막(130)의 상면 가장자리는 노출될 수 있다. 이와 달리, 게이트 절연막(130)의 폭은 게이트 전극(132)의 폭과 동일할 수도 있다. 또는, 게이트 절연막(130)은 패턴되지 않고, 실질적으로 기판(100) 전면에 형성될 수도 있다.
한편, 게이트 전극(132)과 동일 물질로 동일 층에 게이트 배선(도시하지 않음)이 더 형성될 수 있다.
게이트 전극(132) 상부에는 절연물질로 이루어진 층간 절연막(140)이 실질적으로 기판(100) 전면에 형성된다. 층간 절연막(140)은 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 이와 달리, 층간 절연막(140)은 포토 아크릴(photo acryl)이나 벤조사이클로부텐(benzocyclobutene)과 같은 유기절연물질로 형성될 수도 있다.
층간 절연막(140)은 제1, 제2, 제3, 제4 컨택홀(140a, 140b, 140c, 140d)을 가진다. 제1 및 제2 컨택홀(140a, 140b)은 반도체층(122)의 양 가장자리를 각각 노출한다. 제3 컨택홀(140c)은 차광 패턴(112)의 상면 일부를 노출하며, 버퍼 홀(120a) 내에 위치한다. 이와 달리, 버퍼 홀(120a)이 생략되고, 제3 컨택홀(140c)은 층간 절연막(140)뿐만 아니라 버퍼층(120) 내에도 형성되어 차광 패턴(112)의 상면 일부를 노출할 수도 있다. 제4 컨택홀(140d)은 층간 절연막(140)뿐만 아니라 버퍼층(120) 내에도 형성되어 제1 보조 전극(114)의 상면 일부를 노출한다.
층간 절연막(140) 상부에는 금속과 같은 제3 도전성 물질로 이루어진 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)이 형성된다. 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)은 알루미늄(Al)이나 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 텅스텐(W) 또는 이들의 합금 중 적어도 하나로 형성될 수 있으며, 단일층 또는 다중층 구조일 수 있다. 일례로, 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)은 몰리브덴-티타늄 합금(MoTi)의 하부층과 구리(Cu)의 상부층을 포함하는 이중층 구조를 가질 수 있으며, 상부층의 두께가 하부층의 두께보다 두꺼울 수 있다. 이와 달리, 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)은 삼중층 구조를 가질 수도 있다.
소스 및 드레인 전극(142, 144)은 각각 제1 및 제2 컨택홀(140a, 140b)을 통해 반도체층(122)의 양 가장자리와 접촉한다. 또한, 드레인 전극(144)은 제3 컨택홀(140c)을 통해 차광 패턴(112)과 접촉하며, 커패시터 전극(124)과 중첩한다. 커패시터 전극(124)은 차광 패턴(112) 및 드레인 전극(144)과 중첩하여 스토리지 커패시터(storage capacitor)를 형성한다.
한편, 제2 보조 전극(146)은 제4 컨택홀(140d)을 통해 제1 보조 전극(114)과 접촉한다.
또한, 층간 절연막(140) 상부에는 제3 도전성 물질로 데이터 배선(도시하지 않음)과 고전위 배선(도시하지 않음)이 더 형성될 수 있다.
반도체층(122)과 게이트 전극(132) 그리고 소스 및 드레인 전극(142, 144)은 박막트랜지스터(T)를 이룬다. 여기서, 박막트랜지스터(T)는 반도체층(122)의 일측, 즉, 반도체층(122)의 상부에 게이트 전극(132)과 소스 및 드레인 전극(142, 144)이 위치하는 코플라나(coplanar) 구조를 가진다.
이와 달리, 박막트랜지스터(T)는 반도체층의 하부에 게이트 전극이 위치하고 반도체층의 상부에 소스 및 드레인 전극이 위치하는 역 스태거드(inverted staggered) 구조를 가질 수 있다. 이 경우, 반도체층은 산화물 반도체 물질 또는 비정질 실리콘으로 이루어질 수 있다.
여기서, 박막트랜지스터(T)는 도 1의 구동 박막트랜지스터(T2)에 해당하며, 도시하지 않았지만, 이러한 박막트랜지스터(T)와 동일한 구성을 갖는 스위칭 박막트랜지스터(도 1의 T1)가 더 형성될 수 있다.
소스 및 드레인 전극(142, 144)과 제2 보조 전극(146) 상부에는 절연물질로 이루어진 보호층(passivation layer, 150)이 실질적으로 기판(100) 전면에 형성된다. 보호층(150)은 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다.
다음, 보호층(150) 상부에는 절연물질로 오버코트층(155)이 실질적으로 기판(100) 전면에 형성된다. 오버코트층(155)은 포토 아크릴(photo acryl)이나 벤조사이클로부텐(benzocyclobutene)과 같은 유기절연물질로 형성될 수 있다. 이러한 오버코트층(155)은 하부막에 의한 단차를 없애며, 실질적으로 평탄한 상면을 가진다.
여기서, 보호층(150)과 오버코트층(155) 중 하나는 생략될 수도 있는데, 일례로, 보호층(150)이 생략될 수 있으며, 이에 제한되지 않는다.
오버코트층(155)은 보호층(150)과 함께 드레인 전극(144)을 노출하는 드레인 컨택홀(155a)을 가진다. 또한, 오버코트층(155)은 보호층(150)과 함께 제2 보조 전극(146)을 노출하는 제5 컨택홀(155b)을 가진다.
오버코트층(155) 상부의 발광부(EA)에는 비교적 높은 일함수를 가지는 제1 전극(160)이 형성된다. 제1 전극(160)은 드레인 컨택홀(155a)을 통해 드레인 전극(144)과 접촉한다.
제1 전극(160)은 제1층(160a)과 제2층(160b) 및 제3층(160c)을 포함한다. 여기서, 제2층(160b)이 제1층(160a)과 제3층(160c) 사이에 위치하고, 제1층(160a)이 제2층(160b)과 기판(100) 사이, 보다 상세하게는 제2층(160b)과 오버코트층(155) 사이에 위치한다.
제1층(160a)은 제2층(160b)과 오버코트층(155) 사이의 접착(adhesion) 특성을 개선하기 위한 것으로, 인듐-틴-옥사이드(indium tin oxide: ITO)나 인듐-징크-옥사이드(indium zinc oxide: IZO) 같은 투명 도전성 물질로 이루어질 수 있으며, 이에 제한되지 않는다. 이러한 제1층(160a)은 생략될 수 있다.
제2층(160b)은 비교적 반사율이 높은 금속 물질로 이루어지며, 일례로, 은(Ag)이나 알루미늄(Al) 또는 몰리브덴(Mo)으로 이루어질 수 있다.
제3층(160c)은 비교적 일함수(work function)가 높은 도전성 물질로 이루어지며, 일례로, ITO나 IZO와 같은 투명 도전성 물질로 이루어질 수 있다. 이러한 제3층(160c)의 일함수는 제2층(160b)의 일함수보다 높다.
여기서, 제2층(160b)의 두께는 제3층(160c)의 두께보다 두꺼울 수 있다. 일례로, 제2층(160b)의 두께는 80~100 nm이고, 제3층(160c)의 두께는 10~80 nm일 수 있으며, 이에 제한되지 않는다. 또한, 제1층(160a)의 두께는 제2층(160b)의 두께보다 작고, 제3층(160c)의 두께보다 작거나 같을 수 있다. 일례로, 제1층(160a)의 두께는 10 nm일 수 있으며, 이에 제한되지 않는다.
한편, 오버코트층(155) 상부의 발광부(EA)와 투명부(TA) 사이에는 제1 전극(160)과 동일 물질로 연결 패턴(162)이 형성된다. 이에 따라, 연결 패턴(162)은 제1, 제2, 제3층(162a, 162b, 162c)을 포함할 수 있다. 이때, 제2층(162b)은 제1층(162a)과 제3층(162c) 사이에 위치하고, 제1층(162a)은 제2층(162b)과 기판(100) 사이, 보다 상세하게는, 제2층(162b)과 오버코트층(155) 사이에 위치한다. 연결 패턴(162)은 제5 컨택홀(155b)을 통해 제2 보조 전극(146)과 접촉한다.
제1 전극(160)과 연결 패턴(162) 상부에는 절연물질로 뱅크(170)가 형성된다. 뱅크(170)는 제1 전극(160)과 연결 패턴(162) 각각의 가장자리와 중첩하고 덮는다.
뱅크(170)는 발광부(EA)에 대응하는 제1 개구부(170a)와 투명부(TA)에 대응하는 제2 개구부(170c) 그리고 발광부(EA)와 투명부(TA) 사이의 보조 컨택홀(170b)을 가진다.
제1 개구부(170a)는 제1 전극(160)의 중앙부를 노출하고, 제2 개구부(170c)는 오버코트층(155)의 상면을 노출하며, 보조 컨택홀(170b)은 연결패턴(162)의 일부를 노출한다.
이러한 뱅크(170)는 친수성의 제1 뱅크(172)와 소수성의 제2 뱅크(174)를 포함하며, 제2 뱅크(174)가 제1 뱅크(172) 상부에 위치한다. 제2 뱅크(174)는 제1 뱅크(172)보다 좁은 폭을 가지며, 제1 뱅크(172)의 가장자리를 노출한다. 또한, 제2 뱅크(174)의 두께는 제1 뱅크(172)의 두께보다 두꺼울 수 있다.
제1 뱅크(172)는 친수성 특성을 갖는 물질, 일례로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 이와 달리, 제1 뱅크(172)는 폴리이미드로 형성될 수도 있다.
또한, 제2 뱅크(174)의 적어도 상면은 소수성이며, 제2 뱅크(174)의 측면은 소수성 또는 친수성일 수 있다. 이러한 제2 뱅크(174)는 소수성 특성을 갖는 유기절연물질로 형성될 수 있다. 이와 달리, 제2 뱅크(174)는 친수성 특성을 갖는 유기절연물질로 형성되고 소수성 처리될 수도 있다.
한편, 제1 뱅크(172)와 제2 뱅크(174)가 다른 물질로 분리되어 형성되어 있으나, 친수성의 제1 뱅크(172)와 소수성의 제2 뱅크(174)는 동일 물질로 이루어지고, 일체로 형성될 수도 있다.
이와 달리, 제1 뱅크(172)는 생략될 수도 있다.
노출된 제1 전극(160) 상부에는 발광층(180)이 형성된다. 발광층(180)의 마주 대하는 측면은 제2 뱅크(174)로 둘러싸인다.
도시하지 않았지만, 발광층(180)은 발광물질층(light-emitting material layer)을 포함한다. 발광물질층은 적, 녹, 청색 발광물질 중 어느 하나로 이루어질 수 있으며, 이에 제한되지 않는다. 이러한 발광물질은 인광화합물 또는 형광화합물과 같은 유기발광물질이거나 양자 점(quantum dot)과 같은 무기발광물질일 수 있다.
또한, 발광층(180)은 발광물질층 하부의 제1 전하보조층과 발광물질층 상부의 제2 전하보조층을 더 포함할 수 있다.
제1 전하보조층은 정공보조층(hole auxiliary layer)일 수 있으며, 정공보조층은 정공주입층(hole injection layer: HIL)과 정공수송층(hole transport layer: HTL) 중 적어도 하나를 포함할 수 있다. 또한, 제2 전하보조층은 전자보조층(electron auxiliary layer)일 수 있으며, 전자보조층은 전자주입층(electron injection layer: EIL)과 전자수송층(electron transport layer: ETL) 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이러한 발광층(180)은 용액 공정(solution process)을 통해 형성된다. 이에 따라, 공정을 단순화하고 대면적 및 고해상도의 표시장치를 제공할 수 있다. 용액 공정으로는 스핀 코팅법이나 잉크젯 프린팅법 또는 스크린 프린팅법이 사용될 수 있으며, 이에 제한되지 않는다.
여기서, 용액이 건조될 때, 제2 뱅크(174)에 인접한 부분과 다른 부분에서는 용매의 증발 속도에 차이가 있다. 즉, 제2 뱅크(174) 근처에서 용매의 증발 속도가 다른 부분에서보다 빠르며, 이에 따라, 제2 뱅크(174) 근처에서 발광층(180)은 제2 뱅크(174)에 가까워질수록 그 높이가 높아진다.
한편, 발광층(180) 중에서, 전자보조층은 열 증착 공정(thermal evaporation process)을 통해 형성될 수도 있다. 이때, 전자보조층은 실질적으로 기판(100) 전면에 형성될 수 있다.
발광층(180)과 제2 뱅크(174), 그리고 연결 패턴(162) 상부에는 비교적 일함수가 낮은 도전성 물질로 이루어진 제2 전극(190)이 실질적으로 기판(100) 전면, 보다 상세하게는, 다수의 화소(P)가 구비되는 표시영역 전면에 형성된다. 이때, 제2 전극(190)은 투명부(TA)를 제외한 화소(P) 전체에 형성된다. 이에 따라, 제2 전극(190)은 발광부(EA)에 형성되며, 발광부(EA)와 투명부(TA) 사이에도 형성된다.
제2 전극(190)은 알루미늄(Al)이나 마그네슘(Mg), 은(Ag), 금(Au) 또는 이들의 합금으로 형성될 수 있다. 이때, 제2 전극(190)은 발광층(180)으로부터의 빛이 투과될 수 있도록 상대적으로 얇은 두께를 가진다. 일례로, 제2 전극(190)은 5~10 nm의 두께를 가질 수 있다.
이러한 제2 전극(190)은 보조 컨택홀(170b)을 통해 연결 패턴(162)과 접촉하여 전기적으로 연결된다.
제1 전극(160)과 발광층(180) 및 제2 전극(190)은 발광다이오드(De)를 이룬다. 여기서, 제1 전극(160)은 애노드의 역할을 하고, 제2 전극(190)은 캐소드의 역할을 할 수 있으며, 이에 제한되지 않는다.
한편, 투명부(TA)의 노출된 오버코트층(155) 상부에는 증착 방지막(195)이 형성된다.
증착 방지막(195)은 유기 물질을 이용하여 용액 공정을 통해 형성된다. 이에 따라, 제2 뱅크(174) 근처에서 증착 방지막(195)은 제2 뱅크(174)에 가까워질수록 그 높이가 높아지며, 증착 방지막(195)은 투명부(TA)의 가장자리에서 높이가 투명부(TA)의 중앙에서의 높이보다 높다.
이러한 증착 방지막(195)은 하기 화학식1로 표시되는 물질, 즉, 3-(4-바이페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트라이아졸(TAZ)로 이루어질 수 있다.
화학식1
Figure pat00004
이와 달리, 증착 방지막(195)은 고무상(rubbery phase)을 가지는 상전이 광 이성질체 화합물로 이루어질 수 있다. 이러한 상전이 광 이성질체 화합물은 광 조사에 따라 고무상(rubbery phase)과 유리상(glassy phase) 사이에서 상 전이가 이루어진다.
본 발명의 상전이 광 이성질체 화합물은 하기 화학식2으로 표시되는 물질을 포함할 수 있다.
화학식2
Figure pat00005
상기 화학식2에서, L1, L2 각각은 아릴(aryl) 또는 헤테로아릴(heteroaryl)일 수 있고, m 및 n 각각은 0 또는 1일 수 있다. 또한, X1 내지 X6 각각은 독립적으로 수소 또는 할로겐 원소일 수 있다. 예를 들어, L1, L2는 페닐일 수 있으며, X1 내지 X6 모두는 수소이거나 불소(F)일 수 있다.
이와 달리, 본 발명의 상전이 광 이성질체 화합물은 하기 화학식3으로 표시되는 물질을 포함할 수 있다.
화학식3
Figure pat00006
화학식3에서, R1 내지 R4 각각은 독립적으로 질소 원소를 포함하는 이형고리 그룹에서 선택된다. 예를 들어, R1 내지 R4 각각은 독립적으로 피리딜(pyridyl) 또는 퀴놀리닐(quinolinyl)일 수 있다. R1 내지 R4는 서로 같거나 상이할 수 있다.
증착 방지막(195)은 상대적으로 낮은 초기 고착 확률을 나타내어 투명부(TA)에 제2 전극(190)이 형성되는 것을 막는다. 이때, 증착 방지막(195)은 투명하며, 증착 방지막(195)의 투과율은 제2 전극(190)의 투과율보다 크다. 이러한 증착 방지막(195)에 의해 투명부(TA)에 인접한 제2 전극(190)의 두께는 발광층(180) 상부의 제2 전극(190)의 두께보다 두껍다. 이에 대해 추후 상세히 설명한다.
한편, 증착 방지막(195)이 화학식1로 표시되는 물질로 이루어질 때, 제2 전극(190)은 마그네슘으로 이루어지는 것이 바람직하다.
앞서 언급한 바와 같이, 본 발명의 제1 실시예에 따른 투명표시장치(1000)는 발광부(EA)에 구비되는 발광다이오드(De)의 발광층(180)으로부터의 빛이 기판(100)과 반대 방향, 즉, 제2 전극(190)을 통해 외부로 출력되는 상부 발광 방식일 수 있으며, 이러한 상부 발광 방식은 동일 면적의 하부 발광 방식에 비해 보다 넓은 발광영역을 가질 수 있으므로, 휘도를 향상시키고 소비 전력을 낮출 수 있다.
이때, 각 부화소의 발광다이오드(De)는 방출하는 빛의 파장에 따라 마이크로 캐비티 효과에 해당하는 소자 두께를 가질 수 있으며, 이에 따라, 광 효율을 높일 수 있다.
한편, 제2 전극(180)과 증착 방지막(195) 상부의 실질적으로 기판(100) 전면에는 보호막 및/또는 봉지층(도시하지 않음)이 형성되어, 외부에서 유입되는 수분이나 산소를 차단함으로써 발광다이오드(De)를 보호할 수 있다.
또한, 제2 전극(180)과 증착 방지막(195) 상부의 실질적으로 기판(100) 전면에는 캐핑층(capping layer)(도시하지 않음)이 형성될 수 있다. 이러한 캐핑층은 비교적 높은 굴절률을 가지는 절연물질로 형성될 수 있으며, 표면 플라즈마 공진(surface plasma resonance)에 의해 캐핑층을 따라 이동하는 빛의 파장이 증폭되고 이로 인해 피크(peak)의 세기(intensity)가 증가하여, 상부 발광 방식 표시장치에서의 광 효율을 향상시킬 수 있다. 일례로, 캐핑층은 유기막이나 무기막의 단일막 또는 유기/무기 적층막의 형태로 이루어질 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 투명표시장치(1000)는 하나의 화소(P)가 발광부(EA)와 투명부(TA)를 포함함으로써, 발광부(EA)를 통해 영상 정보를 표시하면서 투명부(TA)를 통해 뒷배경과 같은 주변 환경 정보를 함께 보여줄 수 있다.
또한, 본 발명의 제1 실시예에 따른 투명표시장치(1000)에서는 발광층(180)의 적어도 일부를 용액 공정에 의해 형성함으로써, 미세 금속 마스크를 생략하여 제조 비용을 줄일 수 있으며, 대면적 및 고해상도를 갖는 표시장치를 구현할 수 있다.
또한, 본 발명의 제1 실시예에 따른 투명표시장치(1000)는 상부 발광 방식을 적용함으로써, 휘도를 향상시키고 소비 전력을 낮출 수 있다. 여기서, 제2 전극(190)은 빛을 투과시키기 위해 비교적 얇은 두께를 가지도록 형성되어 저항이 높아지게 되는데, 연결 패턴(162)을 통해 제2 전극(190)을 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결함으로써 제2 전극(190)의 저항을 낮출 수 있다.
또한, 본 발명의 제1 실시예에 따른 투명표시장치(1000)는 투명부(TA)에 증착 방지막(195)을 형성하여 투명부(TA)에 제2 전극(190)의 증착을 막는다. 이에 따라, 투명부(TA)의 투과율을 높일 수 있으며, 보다 선명한 주변 환경 정보를 제공할 수 있다.
또는, 필요에 따라, 투명부(TA)의 면적을 줄여 투명부(TA)의 투과율을 기존과 동일하게 하면서, 발광부(EA)의 면적을 증가시킴으로써 보다 고화질의 영상 정보를 제공할 수도 있다.
이러한 본 발명의 제1 실시예에 따른 투명표시장치(1000)의 제조 방법에 대해 도면을 참조하여 상세히 설명한다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 따른 투명표시장치의 제조 과정을 개략적으로 도시한 단면도로, 도 2의 I-I'선에 대응한다.
도 4a에 도시한 바와 같이, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 절연 기판(100) 상부에 제1 도전성 물질을 증착하고 제1 마스크 공정을 통해 패터닝함으로써, 차광 패턴(112)과 제1 보조 전극(114)을 형성한다.
다음, 차광 패턴(112) 및 제1 보조 전극(114) 상부에 무기절연물질을 증착하여 실질적으로 기판(100) 전면에 버퍼층(120)을 형성하고, 제2 마스크 공정을 통해 버퍼층(120)을 패터닝함으로써, 차광 패턴(112)의 상면을 부분적으로 노출하는 버퍼 홀(120a)을 형성한다.
이어, 버퍼층(120) 상부에 반도체 물질을 증착하고 제3 마스크 공정을 통해 패터닝함으로써, 반도체층(122)과 커패시터 전극(124)을 형성한다. 반도체층(122)과 커패시터 전극(124)은 차광 패턴(112) 상부에 서로 이격되어 위치한다.
여기서, 반도체 물질은 다결정 실리콘일 수 있으며, 추후, 반도체층(122)의 양 가장자리 및 커패시터 전극(124)에 불순물 도핑 단계가 수행될 수 있다. 이와 달리, 반도체 물질은 산화물 반도체 물질일 수도 있다.
다음, 반도체층(122)과 커패시터 전극(124) 상부에 무기절연물질과 제2 도전성 물질을 순차적으로 증착하고 제4 마스크 공정을 통해 패터닝함으로써, 게이트 절연막(130)과 게이트 전극(132)을 형성한다. 게이트 절연막(130)과 게이트 전극(132)은 반도체층(122)의 중앙에 대응하여 위치한다.
이어, 게이트 전극(132)과 제1 패드 전극(134) 상부에 무기절연물질을 증착하거나 유기절연물질을 도포하여 실질적으로 기판(100) 전면에 층간 절연막(140)을 형성하고, 제5 마스크 공정을 통해 이를 패터닝하여 제1, 제2, 제3, 제4 컨택홀(140a, 140b, 140c, 140d)을 형성한다. 이때, 버퍼층(120)도 선택적으로 제거될 수 있다.
제1 및 제2 컨택홀(140a, 140b)은 반도체층(122)의 양 가장자리를 각각 노출하고, 제3 컨택홀(140c)은 버퍼 홀(120a)에 대응하여 차광 패턴(112)의 상면 일부를 노출한다. 여기서, 버퍼 홀(120a)은 생략될 수 있으며, 제3 컨택홀(140c)은 층간 절연막(140)뿐만 아니라 버퍼층(120) 내에도 형성되어 차광 패턴(112)의 상면 일부를 노출할 수도 있다. 이러한 경우, 제2 마스크 공정은 생략된다. 또한, 제4 컨택홀(140d)은 층간 절연막(140)뿐만 아니라 버퍼층(120) 내에도 형성되어 제1 보조 전극(114)의 상면 일부를 노출한다.
다음, 층간 절연막(140) 상부에 제3 도전성 물질을 증착하고 제6 마스크 공정을 통해 패터닝함으로써, 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)을 형성한다.
소스 및 드레인 전극(142, 144)은 각각 제1 및 제2 컨택홀(140a, 140b)을 통해 반도체층(122)의 양 가장자리와 접촉한다. 또한, 드레인 전극(144)은 제3 컨택홀(140c)을 통해 차광 패턴(112)과 접촉하며, 커패시터 전극(124)과 중첩한다.
한편, 제2 보조 전극(146)은 제4 컨택홀(140d)을 통해 제1 보조 전극(114)과 접촉한다.
다음, 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146) 상부에 무기절연물질을 증착하여 보호층(150)을 형성하고, 보호층(150) 상부에 유기절연물질을 도포하여 오버코트층(155)을 형성한다. 이어, 제7 마스크 공정을 통해 오버코트층(155)과 보호층(150)을 패터닝하여 드레인 컨택홀(155a)과 제5 컨택홀(155b)을 형성한다.
드레인 컨택홀(155a)은 드레인 전극(144)의 일부를 노출하고, 제5 컨택홀(155b)은 제2 보조 전극(146)의 일부를 노출한다.
여기서, 보호층(150)과 오버코트층(155)은 동일 마스크 공정을 통해 패터닝되는 것으로 설명하였으나, 보호층(150)과 오버코트층(155)은 서로 다른 마스크 공정을 통해 패터닝될 수도 있다.
다음, 오버코트층(155) 상부에 제1, 제2, 제3 도전층(도시하지 않음)을 순차적으로 증착하고 제8 마스크 공정을 통해 패터닝함으로써, 제1 전극(160)과 연결 패턴(162)을 형성한다.
여기서, 제1 및 제3 도전층은 ITO나 IZO로 이루어질 수 있으며, 제2 도전층은 은(Ag)이나 알루미늄(Al) 또는 몰리브덴(Mo)으로 이루어질 수 있다.
제1 전극(160)과 연결 패턴(162)의 각각은 제1층(160a, 162a)과 제2층(160b, 162b) 및 제3층(160c, 162c)을 포함하며, 제2층(160b, 162b)이 제1층(160a, 162a)과 제3층(160c, 162c) 사이에 위치하고, 제1층(160a, 162a)이 제2층(160b, 162b)과 오버코트층(155) 사이에 위치한다.
제1 전극(160)은 발광부(EA)에 위치하고, 드레인 컨택홀(155a)을 통해 드레인 전극(144)과 접촉한다. 또한, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치하고, 제5 컨택홀(155b)을 통해 제2 보조 전극(146)과 접촉한다.
다음, 도 4b에 도시한 바와 같이, 제1 전극(160)과 연결 패턴(162) 상부에 절연물질을 증착 또는 도포하고 마스크 공정을 통해 패터닝하여 친수성의 제1 뱅크(172)와 소수성의 제2 뱅크(174)를 포함하는 뱅크(170)를 형성한다. 이때, 친수성 특성을 갖는 절연물질을 증착 후 제9 마스크 공정을 통해 패터닝하여 제1 뱅크(172)를 형성하고, 소수성 특성을 갖는 유기절연물질을 도포 후 제10 마스크 공정을 통해 패터닝하거나 친수성 특성을 갖는 유기절연물질을 도포하고 제10 마스크 공정을 통해 패터닝 한 후 소수성 처리를 하여 제2 뱅크(174)를 형성할 수 있다.
이와 달리, 제1 뱅크(172)와 제2 뱅크(174)는 하나의 마스크 공정을 통해 형성될 수도 있다. 일례로, 유기물층을 기판(100) 전면에 형성한 다음, 투과부와 차단부 및 반투과부를 포함하는 하프톤 마스크를 이용하여 노광 후 패터닝함으로써, 일체로 이루어지고 서로 다른 폭과 두께를 갖는 친수성의 제1 뱅크(172)와 소수성의 제2 뱅크(174)를 형성할 수도 있다.
이러한 뱅크(170)는 발광부(EA)에 대응하는 제1 개구부(170a)와 투명부(TA)에 대응하는 제2 개구부(170c) 그리고 발광부(EA)와 투명부(TA) 사이의 보조 컨택홀(170b)을 가진다.
제1 개구부(170a)는 제1 전극(160)의 중앙부를 노출하고, 제2 개구부(170c)는 오버코트층(155)의 상면을 노출하며, 보조 컨택홀(170b)은 연결패턴(162)의 일부를 노출한다.
다음, 도 4c에 도시한 바와 같이, 뱅크(170)의 제1 개구부(170a)를 통해 노출된 제1 전극(160) 상부에 용액을 적하하고 건조하여, 발광층(180)을 형성한다. 발광층(180)의 적어도 일 측면은 제2 뱅크(174)로 둘러싸이며, 용액이 건조될 때, 제2 뱅크(174)에 인접한 부분과 다른 부분에서 용매의 증발 속도 차이로 인해, 제2 뱅크(174)와 인접한 부분에서 제2 뱅크(174)에 가까워질수록 발광층(180)의 높이가 높아진다.
다음, 도 4d에 도시한 바와 같이, 뱅크(170)의 제2 개구부(170c)를 통해 노출된 오버코트층(155) 상부에 용액을 적하하고 건조하여, 증착 방지막(195)을 형성한다. 증착 방지막(195)의 측면은 제2 뱅크(174)로 둘러싸이며, 용액이 건조될 때, 제2 뱅크(174)에 인접한 부분과 다른 부분에서 용매의 증발 속도 차이로 인해, 제2 뱅크(174)와 인접한 부분에서 제2 뱅크(174)에 가까워질수록 증착 방지막(195)의 높이가 높아진다.
증착 방지막(195)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다. 이때, 용매는 방향족　에스테르　유도체(aromatic ester derivative),　방향족　에테르　유도체(aromatic ether derivative),　방향족　탄화수소　유도체(aromatic hydrocarbon derivative),　방향족　케톤　유도체(aromatic ketone derivative)　중에서 선택되는　적어도　하나,　바람직하게는　둘　또는　셋의　혼합　용매이다.　
다음, 도 4e에 도시한 바와 같이, 발광층(180) 상부에 금속과 같은 도전성 물질을 증착하여 제2 전극(190)을 형성한다. 제2 전극(190)은 투명부(TA)를 제외한 실질적으로 기판(100) 전면에 형성된다. 이러한 제2 전극(190)은 보조 컨택홀(170b)을 통해 연결 패턴(162)과 전기적으로 연결된다.
한편, 투명부(TA)에 형성된 증착 방지막(195)의 표면은 다른 막들, 즉, 발광층(180) 및 뱅크(170)의 표면과 비교하여 도전성 물질(190a)에 대한 친화도가 상대적으로 낮다. 즉, 증착 방지막(195)의 표면은 발광층(180) 및 뱅크(170)의 표면과 비교하여 상대적으로 낮은 초기 고착 확률을 나타낸다. 따라서, 투명부(TA)의 증착 방지막(195) 상부에 증착되는 도전성 물질(190a)은 증착 방지막(195)의 표면에 고착되지 못하고, 상대적으로 높은 친화도를 가지는 뱅크(170)쪽으로 이동하여 투명부(TA) 밖으로 마이그레이션된다. 이에 따라, 제2 전극(190)은 투명부(TA)에 형성되지 않으며, 제2 전극(190)은 가장자리의 두께가 다른 부분의 두께보다 두껍다. 즉, 투명부(TA)의 증착 방지막(195)에 인접한 제2 전극(190)의 두께는 발광부(EA)의 발광층(180) 상부의 제2 전극(190)의 두께보다 두껍다.
제1 전극(160)과 발광층(180) 및 제2 전극(190)은 발광다이오드(De)를 이룬다. 여기서, 제1 전극(160)은 애노드의 역할을 하고, 제2 전극(190)은 캐소드의 역할을 할 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 투명표시장치(1000)에서는, 제1 전극(160)과 동일 물질로 동일 공정을 통해 형성되는 연결 패턴(162)을 통해 제2 전극(190)을 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결한다. 따라서, 제2 전극(190)의 저항을 낮출 수 있다.
또한, 투명부(TA)에 증착 방지막(195)을 형성하여, 제2 전극(190)이 투명부(TA)에 형성되는 것을 막는다. 따라서, 투명부(TA)의 투과율을 향상시킬 수 있다. 이러한 증착 방지막(195)은 용액 공정을 통해 형성하며, 노광 마스크를 이용한 사진식각공정 없이 제2 전극(190)을 패터닝할 수 있으므로, 공정을 단순화할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 투명표시장치의 개략적인 평면도로, 뱅크 구성을 중심으로 도시한다. 본 발명의 제2 실시예에 따른 투명표시장치는 투명부 및 보조 연결 패턴을 제외하면 제1 실시예와 실질적으로 동일한 구성을 가지며, 동일 구성에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 5에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 투명표시장치(2000)에서, 하나의 화소(P)는 발광부(EA)와 투명부(TA)를 포함한다. 이때, 하나의 화소(P)는 3개의 발광부(EA)와 2개의 투명부(TA)를 포함할 수 있으며, 각 발광부(EA)는 면적을 제외하고 동일한 구성을 가진다.
보다 상세하게, 하나의 화소(P)는 제1, 제2, 제3 부화소, 일례로, 적, 녹, 청색 부화소를 포함하고, 발광부(EA)는 적, 녹, 청색 부화소에 각각 대응하는 제1, 제2, 제3 발광부(EA1, EA2, EA3)를 포함할 수 있다. 또한, 투명부(TA)는 제1 및 제2 투명부(TA1, TA2)를 포함하며, 제1 및 제2 투명부(TA1, TA2)는 서로 다른 투과율을 가진다. 여기서, 동일 면적을 기준으로 제1 투명부(TA1)의 투과율이 제2 투명부(TA2)의 투과율보다 크다.
이러한 발광부(EA)와 투명부(TA)는 Y 방향을 따라 배치되고, 제1, 제2, 제3 발광부(EA1, EA2, EA3)는 X 방향을 따라 순차적으로 배열되며, 제1 및 제2 투명부(TA1, TA2)는 X 방향을 따라 배열된다.
제1, 제2, 제3 발광부(EA1, EA2, EA3)는 서로 다른 면적을 가질 수 있다. 일례로, 녹색 부화소의 제2 발광부(EA2)의 면적은 적색 부화소의 제1 발광부(EA1) 면적보다 크고, 청색 부화소의 제3 발광부(EA3) 면적보다 작을 수 있으며, 이에 제한되지 않는다.
제1 및 제2 투명부(TA1, TA2)는 서로 다른 면적을 가질 수 있다. 이때, 제1 투명부(TA1)의 면적이 제2 투명부(TA2)의 면적보다 클 수 있다. 이와 달리, 제1 및 제2 투명부(TA1, TA2)의 면적은 동일할 수 있다. 또한, 제2 투명부(TA2)의 최소 면적은 제1 발광부(EA1)의 면적과 동일할 수 있다. 이에 따라, 제2 투명부(TA2)의 면적은 제1 발광부(EA1)의 면적보다 크거나 같고 제1 투명부(TA1)의 면적보다 작거나 같을 수 있다.
인접한 제1, 제2, 제3 발광부(EA1, EA2, EA3)와 제1 및 제2 투명부(TA1, TA2) 사이에는 뱅크(270)가 형성된다. 뱅크(270)는 제1, 제2, 제3 발광부(EA1, EA2, EA3)의 각각에 대응하는 제1 개구부(270a)를 가지며, 제1 및 제2 투명부(TA1, TA2)에 각각 대응하는 제2 및 제3 개구부(270c, 270d)를 가진다. 또한, 뱅크(270)는 발광부(EA)와 투명부(TA) 사이에 보조 컨택홀(270b)을 가진다.
이러한 제1, 제2, 제3 개구부(270a, 270c, 270d)는 사각형 형태를 가지는 것으로 도시하였으나, 이에 제한되지 않으며, 제1, 제2, 제3 개구부(270a, 270c, 270d)는 모서리가 곡선형태의 사각형이나 타원형 등 다양한 모양을 가질 수 있다.
한편, 뱅크(270) 하부에는 제1 및 제2 보조 전극(114, 146)과 연결 패턴(162) 및 보조 연결 패턴(264)이 형성된다. 이러한 연결 패턴(162)과 보조 연결 패턴(264)은 각각 제1 연결 패턴 및 제2 연결 패턴일 수 있다.
제2 보조 전극(146)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 컨택홀(140d)을 통해 제1 보조 전극(114)과 연결된다.
또한, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 보조 컨택홀(270b) 하부의 컨택홀(도시하지 않음)을 통해 제2 보조 전극(146)과 연결된다.
보조 연결 패턴(264)은 제2 투명부(TA2)에 대응하여 위치하며, 제3 개구부(270d)를 통해 노출된다. 보조 연결 패턴(264)은 연결 패턴(162)과 직접 접촉한다. 이러한 보조 연결 패턴(264)은 연결 패턴(162)과 중첩하며, 연결 패턴(162)을 덮을 수 있다. 이와 달리, 보조 연결 패턴(264)은 연결 패턴(162)에서 연장될 수 있다.
한편, 도시하지 않았지만, 제1, 제2, 제3 발광부(EA1, EA2, EA3)의 각각에는 연결 패턴(162)과 동일 물질로 제1 전극이 형성되며, 제1 전극은 제1 개구부(270a)를 통해 노출된다. 노출된 제1 전극 상부에는 발광층이 형성되고, 발광층 상부에는 제2 전극이 형성된다.
이때, 제2 전극은 제1 투명부(TA1)를 제외한 실질적으로 기판 전면에 형성되며, 보조 컨택홀(270b)을 통해 하부의 연결 패턴(162)과 전기적으로 연결된다. 이러한 제2 전극은 연결 패턴(162)을 통해 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결되며, 이에 따라, 제2 전극, 즉, 캐소드의 저항을 낮출 수 있다.
또한, 제2 전극은 제2 투명부(TA2)에도 위치하며, 제3 개구부(270d)를 통해 보조 연결 패턴(264)과도 전기적으로 연결된다. 이러한 제2 전극은 보조 연결 패턴(264)을 통해 연결 패턴(162) 그리고 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결된다.
여기서, 제2 전극과 연결 패턴(162) 사이에는 접촉 저항이 발생하며, 접촉 저항이 증가할수록 발광 효율이 저하된다. 이러한 접촉 저항은 보조 컨택홀(270b)의 면적을 증가시킴으로써 줄일 수 있으나, 보조 컨택홀(270b)의 면적을 증가시킬 경우, 발광부(EA) 및/또는 투명부(TA)의 면적이 줄어들게 되어 화소(P)의 개구율이 저하된다.
따라서, 본 발명의 제2 실시예에 따른 투명표시장치(2000)에서는, 보조 컨택홀(270b)의 면적을 최소화하여 화소(P)의 개구율을 최대한 확보하면서, 제2 전극이 연결 패턴(162)뿐만 아니라 보조 연결 패턴(264)과도 전기적으로 연결되도록 함으로써, 제2 전극의 접촉 저항을 줄일 수 있다.
한편, 도시하지 않았지만, 제1 투명부(TA1)에는 증착 방지막이 형성되어, 제2 전극의 증착을 방지한다. 이에 따라, 제2 전극은 제1 투명부(TA1)에는 위치하지 않으며, 제1 투명부(TA1)의 투과율을 높임으로써 투명부(TA)의 투과율을 높일 수 있다.
이러한 본 발명의 제2 실시예에 따른 투명표시장치(2000)의 단면 구조에 대해 도 6을 참조하여 상세히 설명한다.
도 6은 본 발명의 제2 실시예에 따른 투명표시장치의 개략적인 단면도로, 도 5의 II-II'선에 대응한다.
도 6에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 투명표시장치(2000)에서는, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 기판(100) 상에 차광 패턴(112)과 제1 보조 전극(114)이 형성된다. 투명부(TA)는 제1 투명부(TA1)와 제2 투명부(TA2)를 포함한다.
여기서, 차광 패턴(112)의 적어도 일부는 발광부(EA)에 위치하고, 제1 보조 전극(114)의 적어도 일부는 발광부(EA)와 투명부(TA) 사이에 위치할 수 있다.
차광 패턴(112) 및 제1 보조 전극(114) 상부에는 버퍼층(120)이 실질적으로 기판(100) 전면에 형성된다. 버퍼층(120)은 차광 패턴(112)의 상면을 부분적으로 노출하는 버퍼 홀(120a)을 가진다.
버퍼층(120) 상부에는 패터닝된 반도체층(122)과 커패시터 전극(124)이 형성된다. 반도체층(122)과 커패시터 전극(124)은 차광 패턴(112) 상부에 서로 이격되어 위치한다.
반도체층(122) 상부에는 게이트 절연막(130) 및 게이트 전극(132)이 순차적으로 형성된다. 도시한 바와 같이, 게이트 절연막(130)은 게이트 전극(132)과 실질적으로 동일한 모양으로 패턴될 수 있다. 이와 달리, 게이트 절연막(130)은 패턴되지 않고, 실질적으로 기판(100) 전면에 형성될 수도 있다.
게이트 전극(132) 상부에는 층간 절연막(140)이 실질적으로 기판(100) 전면에 형성된다. 층간 절연막(140)은 제1, 제2, 제3, 제4 컨택홀(140a, 140b, 140c, 140d)을 가진다. 제1 및 제2 컨택홀(140a, 140b)은 반도체층(122)의 양 가장자리를 각각 노출한다. 제3 컨택홀(140c)은 차광 패턴(112)의 상면 일부를 노출하며, 버퍼 홀(120a) 내에 위치한다. 제4 컨택홀(140d)은 층간 절연막(140)뿐만 아니라 버퍼층(120) 내에도 형성되어 제1 보조 전극(114)의 상면 일부를 노출한다.
층간 절연막(140) 상부에는 소스 및 드레인 전극(142, 144)과 제2 보조 전극(146)이 형성된다.
소스 및 드레인 전극(142, 144)은 각각 제1 및 제2 컨택홀(140a, 140b)을 통해 반도체층(122)의 양 가장자리와 접촉한다. 또한, 드레인 전극(144)은 제3 컨택홀(140c)을 통해 차광 패턴(112)과 접촉하며, 커패시터 전극(124)과 중첩한다. 커패시터 전극(124)은 차광 패턴(112) 및 드레인 전극(144)과 중첩하여 스토리지 커패시터(storage capacitor)를 형성한다.
한편, 제2 보조 전극(146)은 제4 컨택홀(140d)을 통해 제1 보조 전극(114)과 접촉한다.
또한, 층간 절연막(140) 상부에는 제3 도전성 물질로 데이터 배선(도시하지 않음)과 고전위 배선(도시하지 않음)이 더 형성될 수 있다.
반도체층(122)과 게이트 전극(132) 그리고 소스 및 드레인 전극(142, 144)은 박막트랜지스터(T)를 이룬다.
소스 및 드레인 전극(142, 144)과 제2 보조 전극(146) 상부에는 보호층(passivation layer, 150)과 오버코트층(155)이 실질적으로 기판(100) 전면에 순차적으로 형성된다. 오버코트층(155)은 하부막에 의한 단차를 없애며, 실질적으로 평탄한 상면을 가진다.
오버코트층(155)은 보호층(150)과 함께 드레인 전극(144)을 노출하는 드레인 컨택홀(155a)을 가진다. 또한, 오버코트층(155)은 보호층(150)과 함께 제2 보조 전극(146)을 노출하는 제5 컨택홀(155b)을 가진다.
오버코트층(155) 상부의 발광부(EA)에는 비교적 높은 일함수를 가지는 제1 전극(160)이 형성된다. 제1 전극(160)은 드레인 컨택홀(155a)을 통해 드레인 전극(144)과 접촉한다. 제1 전극(160)은 제1층(160a)과 제2층(160b) 및 제3층(160c)을 포함한다.
한편, 오버코트층(155) 상부의 발광부(EA)와 투명부(TA) 사이에는 제1 전극(160)과 동일 물질로 연결 패턴(162)이 형성된다. 이에 따라, 연결 패턴(162)은 제1, 제2, 제3층(162a, 162b, 162c)을 포함할 수 있다. 연결 패턴(162)은 제5 컨택홀(155b)을 통해 제2 보조 전극(146)과 접촉한다.
또한, 오버코트층(155) 상부의 제2 투명부(TA2)에는 보조 연결 패턴(264)이 형성된다. 보조 연결 패턴(264)은 발광부(EA)와 투명부(TA) 사이로 연장되어 연결 패턴(162)과 중첩하며 연결 패턴(162)을 덮는다. 이때, 보조 연결 패턴(264)은 연결 패턴(162)의 적어도 일부와 중첩하고 연결 패턴(162)의 적어도 일부를 덮을 수 있다.
이러한 보조 연결 패턴(264)은 연결 패턴(162)의 상면 및 측면과 접촉한다. 보다 상세하게, 보조 연결 패턴(264)은 연결 패턴(162)의 제3층(162c)의 상면 및 제1, 제2, 제3층(162a, 162b, 162c)의 측면과 접촉한다.
보조 연결 패턴(264)은 ITO나 IZO와 같은 투명 도전성 물질로 이루어지는 것이 바람직하다.
제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(264) 상부에는 뱅크(270)가 형성된다. 뱅크(270)는 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(264) 각각의 가장자리와 중첩하고 덮는다.
뱅크(270)는 발광부(EA)에 대응하는 제1 개구부(270a)와 제1 투명부(TA1)에 대응하는 제2 개구부(270c), 제2 투명부(TA2)에 대응하는 제3 개구부(270d) 그리고 발광부(EA)와 투명부(TA) 사이의 보조 컨택홀(270b)을 가진다.
제1 개구부(270a)는 제1 전극(160)의 중앙부를 노출하고, 제2 개구부(270c)는 오버코트층(155)의 상면을 노출하며, 제3 개구부(270d)는 보조 연결 패턴(264)의 중앙부를 노출하고, 보조 컨택홀(270b)은 연결패턴(162)의 일부를 노출한다.
이러한 뱅크(270)는 친수성의 제1 뱅크(272)와 소수성의 제2 뱅크(274)를 포함하며, 제2 뱅크(274)가 제1 뱅크(272) 상부에 위치한다. 제2 뱅크(274)는 제1 뱅크(272)보다 좁은 폭을 가지며, 제1 뱅크(272)의 가장자리를 노출한다. 또한, 제2 뱅크(274)의 두께는 제1 뱅크(272)의 두께보다 두꺼울 수 있다.
제1 뱅크(272)는 친수성 특성을 갖는 물질, 일례로, 산화 실리콘(SiO2)이나 질화 실리콘(SiNx)과 같은 무기절연물질로 형성될 수 있다. 이와 달리, 제1 뱅크(272)는 폴리이미드로 형성될 수도 있다.
또한, 제2 뱅크(274)의 적어도 상면은 소수성이며, 제2 뱅크(274)의 측면은 소수성 또는 친수성일 수 있다. 이러한 제2 뱅크(274)는 소수성 특성을 갖는 유기절연물질로 형성될 수 있다. 이와 달리, 제2 뱅크(274)는 친수성 특성을 갖는 유기절연물질로 형성되고 소수성 처리될 수도 있다.
한편, 제1 뱅크(272)와 제2 뱅크(274)가 다른 물질로 분리되어 형성되어 있으나, 친수성의 제1 뱅크(272)와 소수성의 제2 뱅크(274)는 동일 물질로 이루어지고, 일체로 형성될 수도 있다.
이와 달리, 제1 뱅크(272)는 생략될 수도 있다.
노출된 제1 전극(160) 상부에는 발광층(280)이 형성된다. 발광층(280)은 제1 전극(160) 상부로부터 순차적으로 위치하는 제1 전하보조층(282)과, 발광물질층(284), 그리고 제2 전하보조층(286)을 포함할 수 있다.
발광물질층(284)은 적, 녹, 청색 부화소에 각각 대응하여 적, 녹, 청색 발광물질로 이루어질 수 있으며, 여기서, 발광물질층(284)은 청색 발광물질로 이루어질 수 있다. 이러한 발광물질은 인광화합물 또는 형광화합물과 같은 유기발광물질이거나 양자 점(quantum dot)과 같은 무기발광물질일 수 있다.
제1 전하보조층(282)은 정공보조층일 수 있으며, 정공보조층은 정공주입층(HIL)과 정공수송층(HTL) 중 적어도 하나를 포함할 수 있다. 또한, 제2 전하보조층(286)은 전자보조층일 수 있으며, 전자보조층은 전자주입층(EIL)과 전자수송층(ETL) 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
여기서, 제1 전하보조층(282)과 발광물질층(284)의 각각은 용액 공정을 통해 형성된다. 이에 따라, 공정을 단순화하고 대면적 및 고해상도의 표시장치를 제공할 수 있다. 용액 공정으로는 스핀 코팅법이나 잉크젯 프린팅법 또는 스크린 프린팅법이 사용될 수 있으며, 이에 제한되지 않는다. 이때, 용액이 건조될 때, 제2 뱅크(274)에 인접한 부분과 다른 부분에서 용매의 증발 속도는 차이가 있다. 즉, 제2 뱅크(274) 근처에서 용매의 증발 속도가 다른 부분에서보다 빠르며, 이에 따라, 제2 뱅크(274)와 인접한 부분에서 제1 전하보조층(282)과 발광물질층(284)은 제2 뱅크(274)에 가까워질수록 그 높이가 높아진다.
반면, 제2 전하보조층(286)은 열 증착 공정(thermal evaporation process)을 통해 형성된다. 이에 따라, 제2 전하보조층(286)은 실질적으로 기판(100) 전면에 형성된다. 즉, 제2 전하보조층(286)은 제2 뱅크(274)의 상면과 측면에도 형성되며, 연결 패턴(162)과 보조 연결 패턴(264) 상부에도 형성된다. 이러한 제2 전하보조층(286)은 제2 뱅크(274)의 상면 및 측면과 접촉하며, 보조 연결 패턴(264)과도 접촉한다. 또한, 제2 전하보조층(286)은 제1 투명부(TA1)에서 제3 개구부(270d)를 통해 노출된 오버코트층(155)의 상면과 접촉한다.
이와 달리, 제2 전하보조층(286)은 용액 공정을 통해 형성될 수 있다. 이 경우, 제1 전하보조층(282)과 발광물질층(284)과 마찬가지로, 제2 전하보조층(286)은 제1 개구부(270a) 내에만 형성될 수 있으며, 제2 뱅크(274)와 인접한 부분에서 제2 뱅크(274)에 가까워질수록 그 높이가 높아질 수 있다.
발광층(280)과 제2 뱅크(274), 연결 패턴(162) 및 보조 연결 패턴(264) 상부에는 비교적 일함수가 낮은 도전성 물질로 이루어진 제2 전극(290)이 실질적으로 기판(100) 전면, 보다 상세하게는, 다수의 화소(P)가 구비되는 표시영역 전면에 형성된다. 이때, 제2 전극(290)은 제1 투명부(TA1)를 제외한 화소(P) 전체에 형성된다. 이에 따라, 제2 전극(290)은 발광부(EA)와 제2 투명부(TA2)에 형성되며, 발광부(EA)와 투명부(TA) 사이에도 형성된다.
제2 전극(290)은 알루미늄(Al)이나 마그네슘(Mg), 은(Ag), 금(Au) 또는 이들의 합금으로 형성될 수 있다. 이때, 제2 전극(290)은 발광층(280)으로부터의 빛이 투과될 수 있도록 상대적으로 얇은 두께를 가진다. 일례로, 제2 전극(290)은 5~10 nm의 두께를 가질 수 있다.
이러한 제2 전극(290)은 보조 컨택홀(270b)을 통해 연결 패턴(162)과 전기적으로 연결된다. 이때, 제2 전극(290)은 연결 패턴(162) 상부의 보조 연결 패턴(264)을 통해 연결 패턴(162)과 전기적으로 연결될 수 있다.
또한, 제2 전극(290)은 제3 개구부(270d)를 통해 보조 연결 패턴(264)과 전기적으로 연결된다. 이에 따라, 제2 전극(290)의 전기적 연결을 위한 면적을 증가시켜, 제2 전극(290)과 연결 패턴(162) 간의 전기적 접촉 특성을 개선할 수 있다.
앞서 언급한 바와 같이, 제2 전하 보조층(286)은 용액 공정을 통해 형성될 수 있으며, 이러한 경우, 제2 전극(290)은 보조 연결 패턴(264)과 접촉할 수 있다.
제1 전극(160)과 발광층(280) 및 제2 전극(290)은 발광다이오드(De)를 이룬다. 여기서, 제1 전극(160)은 애노드의 역할을 하고, 제2 전극(290)은 캐소드의 역할을 할 수 있으며, 이에 제한되지 않는다.
한편, 제1 투명부(TA1)의 노출된 오버코트층(155) 상부에는 증착 방지막(295)이 형성된다.
증착 방지막(295)은 유기 물질을 이용하여 용액 공정을 통해 형성된다. 이에 따라, 제2 뱅크(274) 근처에서 증착 방지막(295)은 제2 뱅크(274)에 가까워질수록 그 높이가 높아지며, 증착 방지막(295)은 제1 투명부(TA1)의 가장자리에서 높이가 제1 투명부(TA1)의 중앙에서의 높이보다 높다.
이러한 증착 방지막(295)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다.
증착 방지막(295)은 상대적으로 낮은 초기 고착 확률을 나타내어 제1 투명부(TA1)에 제2 전극(290)이 형성되는 것을 막는다. 이때, 증착 방지막(295)은 투명하며, 증착 방지막(295)의 투과율은 제2 전극(290)의 투과율보다 크다. 이러한 증착 방지막(295)에 의해 제1 투명부(TA1)에 인접한 제2 전극(290)의 두께는 발광층(280) 상부의 제2 전극(290)의 두께보다 두껍다.
이와 같이, 본 발명의 제2 실시예에 따른 투명표시장치(2000)는 하나의 화소(P)가 발광부(EA)와 투명부(TA)를 포함함으로써, 발광부(EA)를 통해 영상 정보를 표시하면서 투명부(TA)를 통해 뒷배경과 같은 주변 환경 정보를 함께 보여줄 수 있다.
또한, 본 발명의 제2 실시예에 따른 투명표시장치(2000)는 발광층(280)의 적어도 일부를 용액 공정에 의해 형성함으로써, 미세 금속 마스크를 생략하여 제조 비용을 줄일 수 있으며, 대면적 및 고해상도를 갖는 표시장치를 구현할 수 있다.
또한, 본 발명의 제2 실시예에 따른 투명표시장치(2000)는 상부 발광 방식을 적용함으로써, 휘도를 향상시키고 소비 전력을 낮출 수 있다. 여기서, 제2 전극(290)은 빛을 투과시키기 위해 비교적 얇은 두께를 가지도록 형성되어 저항이 높아지게 되는데, 연결 패턴(162)을 통해 제2 전극(290)을 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결함으로써 제2 전극(290)의 저항을 낮출 수 있다. 이때, 제2 전극(290)은 제2 투명부(TA2)의 보조 연결 패턴(264)과도 전기적으로 연결되도록 함으로써, 제2 전극(290)과 연결 패턴(162) 간의 전기적 접촉 특성을 개선할 수 있다.
또한, 본 발명의 제2 실시예에 따른 투명표시장치(2000)는 제1 투명부(TA1)에 증착 방지막(295)을 형성하여 제1 투명부(TA1)에 제2 전극(290)의 증착을 막는다. 이에 따라, 제1 투명부(TA1)의 투과율을 증가시켜 투명부(TA)의 투과율을 높일 수 있으며, 보다 선명한 주변 환경 정보를 제공할 수 있다.
이러한 본 발명의 제2 실시예에 따른 투명표시장치(2000)의 제조 방법에 대해 도면을 참조하여 상세히 설명한다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 투명표시장치의 제조 과정을 개략적으로 도시한 단면도로, 도 5의 II-II'선에 대응한다. 본 발명의 제2 실시예에 따른 투명표시장치의 제조 방법에서, 도 7a의 제1 전극 형성까지 단계들은 제1 실시예의 도 4a의 단계들과 동일하며, 동일 단계에 대한 설명은 생략하거나 간략히 한다.
도 7a에 도시한 바와 같이, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 절연 기판(100) 상부에, 제1 내지 제8 마스크 공정을 통해, 차광 패턴(112), 제1 보조 전극(114), 버퍼층(120), 반도체층(122), 커패시터 전극(124), 게이트 절연막(130), 게이트 전극(132), 층간 절연막(140), 소스 및 드레인 전극(142, 144), 제2 보조 전극(146), 보호층(150), 오버코트층(155), 제1 전극(160), 그리고 연결 패턴(162)을 형성한다.
제1 전극(160)과 연결 패턴(162)의 각각은 제1층(160a, 162a)과 제2층(160b, 162b) 및 제3층(160c, 162c)을 포함하며, 제2층(160b, 162b)이 제1층(160a, 162a)과 제3층(160c, 162c) 사이에 위치하고, 제1층(160a, 162a)이 제2층(160b, 162b)과 오버코트층(155) 사이에 위치한다.
제1 전극(160)은 발광부(EA)에 위치하고, 드레인 컨택홀(155a)을 통해 드레인 전극(144)과 접촉한다. 또한, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치하고, 제5 컨택홀(155b)을 통해 제2 보조 전극(146)과 접촉한다.
다음, 도 7b에 도시한 바와 같이, 제1 전극(160)과 연결 패턴(162) 상부에 투명 도전 물질을 증착하고 제9 마스크 공정을 통해 패터닝하여 제2 투명부(TA2)에 보조 연결 패턴(264)을 형성한다.
보조 연결 패턴(264)은 발광부(EA)와 투명부(TA) 사이로 연장되어 연결 패턴(162)과 중첩하며 연결 패턴(162)을 덮는다. 이러한 보조 연결 패턴(264)은 ITO나 IZO와 같은 투명 도전 물질로 이루어질 수 있다.
다음, 도 7c에 도시한 바와 같이, 제1 전극(160)과 보조 연결 패턴(264) 상부에 절연물질을 증착 또는 도포하고 1회의 마스크 공정 또는 2회의 마스크 공정을 통해 패터닝하여 친수성의 제1 뱅크(272)와 소수성의 제2 뱅크(274)를 포함하는 뱅크(270)를 형성한다.
이러한 뱅크(270)는 발광부(EA)에 대응하는 제1 개구부(270a)와 제1 투명부(TA1)에 대응하는 제2 개구부(270c), 제2 투명부(TA2)에 대응하는 제3 개구부(270d) 그리고 발광부(EA)와 투명부(TA) 사이의 보조 컨택홀(270b)을 가진다.
제1 개구부(270a)는 제1 전극(160)의 중앙부를 노출하고, 제2 개구부(270c)는 오버코트층(155)의 상면을 노출하며, 제3 개구부(270d)는 보조 연결 패턴(264)의 중앙부를 노출하고, 보조 컨택홀(270b)은 연결패턴(162)의 일부를 노출한다.
다음, 도 7d에 도시한 바와 같이, 뱅크(270)을 통해 노출된 제1 전극(160) 상부에 제1 용액을 적하하고 건조하여, 제1 전하보조층(282)을 형성한다. 제1 전하보조층(282)의 적어도 일 측면은 제2 뱅크(274)로 둘러싸이며, 제1 용액이 건조될 때, 제2 뱅크(274)에 인접한 부분과 다른 부분에서 용매의 증발 속도 차이로 인해, 제2 뱅크(274)와 인접한 부분에서 제2 뱅크(274)에 가까워질수록 제1 전하보조층(282)의 높이가 높아진다. 이러한 제1 전하보조층(282)은 정공주입층(HIL) 및/또는 정공수송층(HTL)일 수 있다.
이어, 제1 전하보조층(282) 상부에 제2 용액을 적하하고 건조하여 발광물질층(284)을 형성한다. 발광물질층(284)의 적어도 일 측면은 제2 뱅크(274)로 둘러싸이며, 제2 용액이 건조될 때, 제2 뱅크(274)에 인접한 부분과 다른 부분에서 용매의 증발 속도 차이로 인해, 제2 뱅크(274)와 인접한 부분에서 제2 뱅크(274)에 가까워질수록 발광물질층(284)의 높이가 높아진다.
다음, 발광물질층(284) 상부에 유기물질 및/또는 무기물질을 증착하여 제2 전하보조층(286)을 형성한다. 제2 전하보조층(286)은 실질적으로 기판(100) 전면에 형성된다. 이에 따라, 제2 전하보조층(286)은 제2 뱅크(274) 상부와 보조 컨택홀(270b)의 보조 연결 패턴(264) 상부, 그리고 제2 투명부(TA2)의 보조 연결 패턴(264) 상부에도 형성된다. 이러한 제2 전하보조층(286)은 전자주입층(EIL) 및/또는 전자수송층(ETL)일 수 있다.
제1 전하보조층(282)과 발광물질층(284) 및 제2 전하보조층(286)은 발광층(280)을 이룬다.
다음, 도 7e에 도시한 바와 같이, 뱅크(270)의 제2 개구부(270c)를 통해 노출된 오버코트층(155) 상부에 용액을 적하하고 건조하여, 증착 방지막(295)을 형성한다. 증착 방지막(295)의 측면은 제2 뱅크(274)로 둘러싸이며, 용액이 건조될 때, 제2 뱅크(274)에 인접한 부분과 다른 부분에서 용매의 증발 속도 차이로 인해, 제2 뱅크(274)와 인접한 부분에서 제2 뱅크(274)에 가까워질수록 증착 방지막(295)의 높이가 높아진다.
증착 방지막(295)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다. 이때, 용매는 방향족　에스테르　유도체(aromatic ester derivative),　방향족　에테르　유도체(aromatic ether derivative),　방향족　탄화수소　유도체(aromatic hydrocarbon derivative),　방향족　케톤　유도체(aromatic ketone derivative)　중에서　선택되는 적어도　하나,　바람직하게는　둘　또는　셋의　혼합　용매이다.　
다음, 도 7f에 도시한 바와 같이, 발광층(280) 상부에 상부에 금속과 같은 도전성 물질을 증착하여 제2 전극(290)을 형성한다. 제2 전극(290)은 제1 투명부(TA1)를 제외한 실질적으로 기판(100) 전면에 형성된다.
이러한 제2 전극(290)은 보조 컨택홀(270b)을 통해 연결 패턴(162)과 전기적으로 연결된다. 또한, 제2 전극(290)은 제3 개구부(270d)를 통해 보조 연결 패턴(264)과 전기적으로 연결된다.
한편, 제1 투명부(TA1)에 형성된 증착 방지막(295)의 표면은 다른 막들, 즉, 발광층(280) 및 뱅크(270)의 표면과 비교하여 도전성 물질(290a)에 대한 친화도가 상대적으로 낮다. 즉, 증착 방지막(295)의 표면은 발광층(280) 및 뱅크(270)의 표면과 비교하여 상대적으로 낮은 초기 고착 확률을 나타낸다. 따라서, 제1 투명부(TA1)의 증착 방지막(295) 상부에 증착되는 도전성 물질(290a)은 증착 방지막(295)의 표면에 고착되지 못하고, 상대적으로 높은 친화도를 가지는 뱅크(270)쪽으로 이동하여 제1 투명부(TA1) 밖으로 마이그레이션된다. 이에 따라, 제2 전극(290)은 제1 투명부(TA1)에 형성되지 않으며, 제2 전극(290)은 가장자리의 두께가 다른 부분의 두께보다 두껍다. 즉, 제1 투명부(TA1)의 증착 방지막(295)에 인접한 제2 전극(290)의 두께는 발광부(EA)의 발광층(280) 상부의 제2 전극(290)의 두께보다 두껍다.
제1 전극(160)과 발광층(280) 및 제2 전극(290)은 발광다이오드(De)를 이룬다. 여기서, 제1 전극(160)은 애노드의 역할을 하고, 제2 전극(290)은 캐소드의 역할을 할 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 투명표시장치(2000)에서는 제1 전극(160)과 연결 패턴(162)을 형성한 후, 제2 투명부(TA2)에 연결 패턴(162)과 직접 연결되는 보조 연결 패턴(264)을 형성하여, 연결 패턴(162)과 보조 연결 패턴(264)을 통해 제2 전극(290)을 제1 및 제2 보조 전극(114, 146)과 전기적으로 연결한다. 따라서, 제2 전극(290)의 저항을 낮추면서, 제2 전극(290)의 전기적 연결을 위한 면적을 증가시켜, 제2 전극(290)과 연결 패턴(162) 간의 전기적 접촉 특성을 개선할 수 있다.
한편, 제2 전극(290)과 연결 패턴(162) 사이에는 제2 전하보조층(286)이 위치하여 전기적 특성이 저하될 수 있으나, 제2 전극(290)은 비교적 넓은 면적을 가지는 제2 투명부(TA2)의 보조 연결 패턴(264)과 전기적으로 연결되므로, 제2 전극(290)과 연결 패턴(162) 간의 전기적 접촉 특성 저하를 최소화할 수 있다.
이러한 본 발명의 제2 실시예에 따른 투명표시장치(2000)의 제조 방법은 보조 연결 패턴(264)의 형성을 위한 공정만 추가하면 되므로, 기존 공정의 변경 없이 구현할 수 있다는 장점이 있다.
또한, 제1 투명부(TA1)에 증착 방지막(295)을 형성하여, 제2 전극(290)이 제1 투명부(TA1)에 형성되는 것을 막는다. 따라서, 투명부(TA)의 투과율을 향상시킬 수 있다. 이러한 증착 방지막(295)은 용액 공정을 통해 형성하며, 마스크 공정 없이 제2 전극(290)을 패터닝할 수 있으므로, 공정을 단순화할 수 있다.
도 8은 본 발명의 제3 실시예에 따른 투명표시장치의 개략적인 단면도이다. 본 발명의 제3 실시예에 따른 투명표시장치는 보조 연결 패턴을 제외하면 제2 실시예와 동일한 구성을 가지며, 동일 구성에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 8에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 투명표시장치(3000)에서는, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 기판(100) 상부에 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(364)이 형성된다. 투명부(TA)는 제1 투명부(TA1)와 제2 투명부(TA2)를 포함한다.
제1 전극(160)은 발광부(EA)에 위치하고, 보조 연결 패턴(364)은 제2 투명부(TA2)에 위치하며, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치한다.
제1 전극(160)과 연결 패턴(162)의 각각은 제1층(160a, 162a)과 제2층(160b, 162b) 및 제3층(160c, 162c)을 포함한다.
보조 연결 패턴(364)은 연결 패턴(162)과 직접 연결되며 접촉한다. 이러한 보조 연결 패턴(364)은 연결 패턴(162)의 제3층(162c)에서 연장된다. 즉, 보조 연결 패턴(364)은 연결 패턴(162)의 제3층(162c)과 일체로 형성될 수 있으며, 연결 패턴(162)의 제1 및 제2층(162a, 162b)의 측면과 접촉한다.
이러한 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(364)은 2회의 마스크 공정을 통해 형성된다. 보다 상세하게, 제1 및 제2 도전층을 증착하고 마스크 공정을 통해 패터닝하여 제1 전극(160)과 연결 패턴(162)의 제1층(160a, 162a) 및 제2층(160b, 162b)을 형성한 다음, 제3 도전층을 증착하고 별도의 마스크 공정을 통해 패터닝하여 제1 전극(160)과 연결 패턴(162)의 제3층(160c, 162c) 및 보조 연결 패턴(364)을 형성한다.
제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(364) 상부에는 절연물질로 뱅크(270)가 형성된다. 뱅크(270)는 제1, 제2, 제3 개구부(270a, 270c, 270d)와 보조 컨택홀(270b)을 가진다. 이러한 뱅크(270)는 친수성의 제1 뱅크(272)와 소수성의 제2 뱅크(274)를 포함한다.
제1 개구부(270a)를 통해 노출된 제1 전극(160) 상부에는 발광층(280)이 형성된다. 발광층(280)은 제1 전하보조층(282)과, 발광물질층(284), 그리고 제2 전하보조층(286)을 포함할 수 있다.
여기서, 제1 전하보조층(282)과 발광물질층(284)의 각각은 용액 공정을 통해 형성된다. 이러한 제1 전하보조층(282)과 발광물질층(284)은, 위치에 따른 건조 속도 차이에 의해, 제2 뱅크(274)에 가까워질수록 그 높이가 높아진다.
반면, 제2 전하보조층(286)은 열 증착 공정을 통해 실질적으로 기판(100) 전면에 형성된다. 이에 따라, 제2 전하보조층(286)은 제2 뱅크(274)의 상면 및 측면과 접촉하며, 연결 패턴(162) 및 보조 연결 패턴(364)과도 접촉한다. 이러한 제2 전하보조층(286)은 제1 및 제2 투명부(TA1, TA2)에도 위치한다.
발광층(280)과 제2 뱅크(274), 연결 패턴(162) 및 보조 연결 패턴(364) 상부에는 제2 전극(290)이 실질적으로 기판(100) 전면, 보다 상세하게는, 다수의 화소(P)가 구비되는 표시영역 전면에 형성된다. 이때, 제2 전극(290)은 제1 투명부(TA1)를 제외한 화소(P) 전체에 형성된다. 이에 따라, 제2 전극(290)은 발광부(EA)와 제2 투명부(TA2)에 형성되며, 발광부(EA)와 투명부(TA) 사이에도 형성된다.
이러한 제2 전극(290)은 보조 컨택홀(270b)을 통해 연결 패턴(162)과 접촉하여 전기적으로 연결된다. 또한, 제2 전극(290)은 제3 개구부(270d)를 통해 보조 연결 패턴(364)과 전기적으로 연결된다.
한편, 제1 투명부(TA1)의 노출된 오버코트층(155) 상부에는 증착 방지막(295)이 형성된다. 증착 방지막(295)은 유기 물질을 이용하여 용액 공정을 통해 형성된다. 이에 따라, 제2 뱅크(274) 근처에서 증착 방지막(295)은 제2 뱅크(274)에 가까워질수록 그 높이가 높아지며, 증착 방지막(295)은 제1 투명부(TA1)의 가장자리에서 높이가 제1 투명부(TA1)의 중앙에서의 높이보다 높다.
이러한 증착 방지막(295)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다.
증착 방지막(295)은 상대적으로 낮은 초기 고착 확률을 나타내어 제1 투명부(TA1)에 제2 전극(290)이 형성되는 것을 막는다. 이에 따라, 제1 투명부(TA1)의 투과율을 증가시켜 투명부(TA)의 투과율을 높일 수 있다. 이러한 증착 방지막(295)에 의해 제1 투명부(TA1)에 인접한 제2 전극(290)의 두께는 발광층(280) 상부의 제2 전극(290)의 두께보다 두껍다.
이와 같이, 본 발명의 제3 실시예에 따른 투명표시장치(3000)에서는 제1 전극(160)과 연결 패턴(162)의 제3층(160c, 162c) 형성 시, 제2 투명부(TA2)에 연결 패턴(162)과 연결되는 보조 연결 패턴(364)을 형성하여, 제2 전극(290)을 연결 패턴(162) 및 보조 연결 패턴(364)과 전기적으로 연결한다.
이러한 본 발명의 제3 실시예에 따른 투명표시장치(3000)는 제2 실시예에 비해 제조 공정 및 재료를 줄일 수 있는 장점이 있다.
도 9는 본 발명의 제4 실시예에 따른 투명표시장치의 개략적인 단면도이다. 본 발명의 제4 실시예에 따른 투명표시장치는 보조 연결 패턴을 제외하면 제2 실시예와 동일한 구성을 가지며, 동일 구성에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 9에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 투명표시장치(4000)에서는, 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의된 기판(100) 상부에 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(464)이 형성된다. 투명부(TA)는 제1 투명부(TA1)와 제2 투명부(TA2)를 포함한다.
제1 전극(160)은 발광부(EA)에 위치하고, 보조 연결 패턴(464)은 제2 투명부(TA2)에 위치하며, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치한다.
제1 전극(160)과 연결 패턴(162)의 각각은 제1층(160a, 162a)과 제2층(160b, 162b) 및 제3층(160c, 162c)을 포함한다.
보조 연결 패턴(464)은 연결 패턴(162)과 직접 연결되며 접촉한다. 이러한 보조 연결 패턴(464)은 연결 패턴(162)의 제1층(162a)에서 연장된다. 즉, 보조 연결 패턴(464)은 연결 패턴(162)의 제1층(162a)과 일체로 형성될 수 있다.
이러한 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(464)은 2회의 마스크 공정을 통해 형성될 수 있다. 보다 상세하게, 제1 도전층을 증착하고 마스크 공정을 통해 패터닝하여 제1 전극(160)과 연결 패턴(162)의 제1층(160a, 162a) 및 보조 연결 패턴(464)을 형성하고, 제2 및 제3 도전층을 순차적으로 증착하고 별도의 마스크 공정을 통해 패터닝하여 제1 전극(160)과 연결 패턴(162)의 제2층(160b, 162b) 및 제3층(160c, 162c)을 형성한다.
이와 달리, 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(464)은 투과부와 차단부 및 반투과부를 포함하는 하프톤 마스크를 이용한 1회의 마스크 공정을 통해 형성될 수도 있다. 이때, 반투과부는 보조 연결 패턴(464)에 대응할 수 있다.
제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(464) 상부에는 절연물질로 뱅크(270)가 형성된다. 뱅크(270)는 제1, 제2, 제3 개구부(270a, 270c, 270d)와 보조 컨택홀(270b)을 가진다. 이러한 뱅크(270)는 친수성의 제1 뱅크(272)와 소수성의 제2 뱅크(274)를 포함한다.
제1 개구부(270a)를 통해 노출된 제1 전극(160) 상부에는 발광층(280)이 형성된다. 발광층(280)은 제1 전하보조층(282)과, 발광물질층(284), 그리고 제2 전하보조층(286)을 포함할 수 있다.
여기서, 제1 전하보조층(282)과 발광물질층(284)의 각각은 용액 공정을 통해 형성된다. 이러한 제1 전하보조층(282)과 발광물질층(284)은, 위치에 따른 건조 속도 차이에 의해, 제2 뱅크(274)에 가까워질수록 그 높이가 높아진다.
반면, 제2 전하보조층(286)은 열 증착 공정을 통해 실질적으로 기판(100) 전면에 형성된다. 이에 따라, 제2 전하보조층(286)은 제2 뱅크(274)의 상면 및 측면과 접촉하며, 연결 패턴(162) 및 보조 연결 패턴(464)과도 접촉한다. 이러한 제2 전하보조층(286)은 제1 및 제2 투명부(TA1, TA2)에도 위치한다.
발광층(280)과 제2 뱅크(274), 연결 패턴(162) 및 보조 연결 패턴(464) 상부에는 제2 전극(290)이 실질적으로 기판(100) 전면, 보다 상세하게는, 다수의 화소(P)가 구비되는 표시영역 전면에 형성된다. 이때, 제2 전극(290)은 제1 투명부(TA1)를 제외한 화소(P) 전체에 형성된다. 이에 따라, 제2 전극(290)은 발광부(EA)와 제2 투명부(TA2)에 형성되며, 발광부(EA)와 투명부(TA) 사이에도 형성된다.
이러한 제2 전극(290)은 보조 컨택홀(270b)을 통해 연결 패턴(162)과 접촉하여 전기적으로 연결된다. 또한, 제2 전극(290)은 제3 개구부(270d)를 통해 보조 연결 패턴(464)과 전기적으로 연결된다.
한편, 제1 투명부(TA1)의 노출된 오버코트층(155) 상부에는 증착 방지막(295)이 형성된다. 증착 방지막(295)은 유기 물질을 이용하여 용액 공정을 통해 형성된다. 이에 따라, 제2 뱅크(274) 근처에서 증착 방지막(295)은 제2 뱅크(274)에 가까워질수록 그 높이가 높아지며, 증착 방지막(295)은 제1 투명부(TA1)의 가장자리에서 높이가 제1 투명부(TA1)의 중앙에서의 높이보다 높다.
이러한 증착 방지막(295)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다.
증착 방지막(295)은 상대적으로 낮은 초기 고착 확률을 나타내어 제1 투명부(TA1)에 제2 전극(290)이 형성되는 것을 막는다. 이에 따라, 제1 투명부(TA1)의 투과율을 증가시켜 투명부(TA)의 투과율을 높일 수 있다. 이러한 증착 방지막(295)에 의해 제1 투명부(TA1)에 인접한 제2 전극(290)의 두께는 발광층(280) 상부의 제2 전극(290)의 두께보다 두껍다.
이와 같이, 본 발명의 제4 실시예에 따른 투명표시장치(4000)에서는 제1 전극(160)과 연결 패턴(162)의 제1층(160a, 162a) 형성 시, 제2 투명부(TA2)에 연결 패턴(162)과 연결되는 보조 연결 패턴(464)을 형성하여, 제2 전극(290)을 연결 패턴(162) 및 보조 연결 패턴(464)과 전기적으로 연결한다.
이러한 본 발명의 제4 실시예에 따른 투명표시장치(4000)는 제2 실시예에 비해 제조 공정 및 재료를 줄일 수 있는 장점이 있다.
도 10은 본 발명의 제5 실시예에 따른 투명표시장치의 개략적인 평면도로, 뱅크 구성을 중심으로 도시한다. 본 발명의 제5 실시예에 따른 투명표시장치는 발광부와 투명부의 배치를 제외하면 제2 실시예와 실질적으로 동일한 구성을 가지며, 동일 구성에 대해 동일 부호를 부여하고 이에 대한 설명은 생략하거나 간략히 한다.
도 10에 도시한 바와 같이, 본 발명의 제5 실시예에 따른 투명표시장치(5000)에서, 하나의 화소(P)는 발광부(EA)와 투명부(TA)를 포함한다. 이때, 하나의 화소(P)는 3개의 발광부(EA)와 2개의 투명부(TA)를 포함하며, 각 발광부(EA)는 면적을 제외하고 동일한 구성을 가진다.
보다 상세하게, 하나의 화소(P)는 제1, 제2, 제3 부화소, 일례로, 적, 녹, 청색 부화소를 포함하고, 발광부(EA)는 적, 녹, 청색 부화소에 각각 대응하는 제1, 제2, 제3 발광부(EA1, EA2, EA3)를 포함할 수 있다. 또한, 투명부(TA)는 제1 및 제2 투명부(TA1, TA2)를 포함하며, 제1 및 제2 투명부(TA1, TA2)는 서로 다른 투과율을 가진다. 여기서, 동일 면적을 기준으로 제1 투명부(TA1)의 투과율이 제2 투명부(TA2)의 투과율보다 크다.
발광부(EA)와 투명부(TA)는 Y 방향을 따라 배치되고, 제1, 제2, 제3 발광부(EA1, EA2, EA3)도 Y 방향을 따라 순차적으로 배열되며, 제1 및 제2 투명부(TA1, TA2)도 Y 바향을 따라 배열된다. 여기서, 제2 투명부(TA2)가 제1 투명부(TA1)와 발광부(EA) 사이에 위치할 수 있다.
인접한 제1, 제2, 제3 발광부(EA1, EA2, EA3)와 제1 및 제2 투명부(TA1, TA2) 사이에는 뱅크(570)가 형성된다. 뱅크(570)는 제1, 제2, 제3 발광부(EA1, EA2, EA3)의 각각에 대응하는 제1 개구부(570a)를 가지며, 제1 및 제2 투명부(TA1, TA2)에 각각 대응하는 제2 및 제3 개구부(570c, 570d)를 가진다. 또한, 뱅크(570)는 발광부(EA)와 투명부(TA) 사이에 보조 컨택홀(570b)을 가진다.
여기서, 제1 개구부(570a)는 X 방향을 따라 인접한 동일 색의 부화소 열의 발광부(EA1, EA2, EA3)에 대응하여 하나씩 구비될 수 있다.
뱅크(570) 하부에는 제1 및 제2 보조 전극(114, 146)과 연결 패턴(162) 및 보조 연결 패턴(564)이 형성된다.
제2 보조 전극(146)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 컨택홀(140d)을 통해 제1 보조 전극(114)과 연결된다.
또한, 연결 패턴(162)은 발광부(EA)와 투명부(TA) 사이에 위치하며, 보조 컨택홀(570b) 하부의 컨택홀(도시하지 않음)을 통해 제2 보조 전극(146)과 연결된다.
보조 연결 패턴(564)은 제2 투명부(TA2)에 대응하여 위치하며, 제3 개구부(570d)를 통해 노출된다.
이러한 본 발명의 제5 실시예에 따른 투명표시장치(5000)에서는, 제1 개구부(570a)에 의해 동일 색의 부화소 간의 발광층이 서로 연결되어 일체로 형성되도록 함으로써, 노즐 간의 적하량 편차를 최소화할 수 있으며, 각 부화소에 형성되는 발광층의 두께를 균일하게 할 수 있다. 이에 따라, 얼룩(mura)을 방지하여 표시장치의 화질 저하를 막을 수 있다.
이러한 본 발명의 제5 실시예에 따른 투명표시장치(5000)의 단면 구조에 대해 도 11과 도 12를 참조하여 상세히 설명한다.
도 11은 도 10의 III-III'선에 대응하는 단면도이고, 도 12는 도 10의 IV-IV'선에 대응하는 단면도이다.
도 11과 도 12에 도시한 바와 같이, 본 발명의 제5 실시예에 따른 투명표시장치(5000)에서는, 기판(100) 상에 발광부(EA)와 투명부(TA)를 포함하는 화소(P)가 정의되고, 이러한 기판(100) 상의 X 방향을 따라 인접한 발광부(EA) 사이에 제1 보조 전극(114)이 형성된다. 제1 보조 전극(114) 상부의 실질적으로 기판(100) 전면에 버퍼층(120)이 형성되며, 버퍼층(120) 상부의 각 부화소의 발광부(EA1, EA2, EA3)에 대응하여 박막트랜지스터(T)가 형성된다.
이어, 박막트랜지스터(T) 상부의 실질적으로 기판(100) 전면에는 보호층(150)과 오버코트층(155)이 순차적으로 형성되고, 오버코트층(155) 상부의 각 부화소의 발광부(EA1, EA2, EA3)에는 제1 전극(160)이 형성된다.
오버코트층(155)은 보호층(150)과 함께 박막트랜지스터(T)의 일부, 즉, 드레인 전극을 노출하는 드레인 컨택홀(155a)을 가지며, 제1 전극(160)은 드레인 컨택홀(155a)을 통해 박막트랜지스터(T)의 드레인 전극과 접촉한다.
한편, 도시하지 않았지만, 오버코트층(155) 상부의 발광부(EA)와 투명부(TA) 사이에는 제1 전극(160)과 동일 물질로 연결 패턴(도 10의 162)이 형성된다.
또한, 오버코트층(155) 상부의 제2 투명부(TA2)에는 투명 도전 물질로 이루어진 보조 연결 패턴(564)이 형성된다.
다음, 제1 전극(160)과 연결 패턴(162) 및 보조 연결 패턴(564) 상부에는 뱅크(570)가 형성된다. 뱅크(570)는 친수성의 제1 뱅크(572)와 소수성의 제2 뱅크(574)를 포함한다. 이러한 뱅크(570)는 각 부화소의 발광부(EA1, EA2, EA3)에 대응하는 제1 개구부(570a)와 제1 투명부(TA1)에 대응하는 제2 개구부(570c) 및 제2 투명부(TA2)에 대응하는 제3 개구부(570d)를 가진다.
이때, 제1 뱅크(572)는 인접한 동일 색의 부화소 사이 및 인접한 서로 다른 색의 부화소 사이에 형성된다. 반면, 제2 뱅크(574)는 인접한 서로 다른 색의 부화소 사이에만 형성되며, 인접한 동일 색의 부화소 사이에 위치하는 제1 뱅크(572)를 노출한다.
발광부(EA)의 제1 개구부(570a)를 통해 노출된 제1 전극(160) 상부에는 발광층(580)이 형성된다. 발광층(580)은 제1 전하보조층(582)과, 발광물질층(584), 그리고 제2 전하보조층(586)을 포함한다. 제2 전하보조층(586)은 실질적으로 기판(100) 전면에 형성되어 제2 전하보조층(586)은 제1 및 제2 투명부(TA1, TA2)에도 형성된다. 이러한 제2 전하보조층(586)은 제2 뱅크(574)와 연결 패턴(162) 및 보조 연결 패턴(564) 상부에도 형성될 수 있다.
여기서, 발광층(580)은 인접한 동일 색의 부화소 사이에서 노출된 제1 뱅크(572) 상부에도 형성되며, 제1 뱅크(572) 상부의 발광층(580)은 인접한 제1 전극(160) 상부의 발광층(580)과 연결되어 일체로 형성된다.
이러한 발광층(580)의 적어도 제1 전하보조층(582)과 발광물질층(584)은 용액 공정을 통해 형성된다. 여기서, 동일 색의 부화소 열에 대응하여 서로 다른 노즐을 통해 적하된 용액은 서로 연결되며, 이러한 용액을 건조하여 제1 전하보조층(582)과 발광물질층(584)을 형성한다. 이에 따라, 노즐 간의 적하량 편차를 최소화하며, 각 부화소에 형성되는 박막 두께를 균일하게 할 수 있다.
반면, 제2 전하보조층(586)은 열 증착 공정을 통해 형성된다. 이러한 제2 전하보조층(586)은 실질적으로 기판(100) 전면에 형성되어, 제1 및 제2 투명부(TA1, TA2)에도 위치한다.
다음, 발광층(580) 상부에는 제2 전극(590)이 형성된다. 제1 전극(160)과 발광층(580) 및 제2 전극(590)은 발광다이오드(De)를 구성한다.
여기서, 제2 전극(590)은 실질적으로 기판(100) 전면, 보다 상세하게는, 다수의 화소(P)가 구비되는 표시영역 전면에 형성된다. 이때, 제2 전극(590)은 제1 투명부(TA1)를 제외한 화소(P) 전체에 형성된다. 이에 따라, 제2 전극(590)은 발광부(EA)와 제2 투명부(TA2)에 형성되며, 발광부(EA)와 투명부(TA) 사이에도 형성된다. 이러한 제2 전극(590)은 연결 패턴(162) 및 보조 연결 패턴(564)과 전기적으로 연결된다.
한편, 제1 투명부(TA1)의 노출된 오버코트층(155) 상부에는 증착 방지막(595)이 형성된다. 증착 방지막(595)은 유기 물질을 이용하여 용액 공정을 통해 형성된다. 이에 따라, 제2 뱅크(574) 근처에서 증착 방지막(595)은 제2 뱅크(574)에 가까워질수록 그 높이가 높아지며, 증착 방지막(595)은 제1 투명부(TA1)의 가장자리에서 높이가 제1 투명부(TA1)의 중앙에서의 높이보다 높다.
이러한 증착 방지막(595)은 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어질 수 있다.
증착 방지막(595)은 상대적으로 낮은 초기 고착 확률을 나타내어 제1 투명부(TA1)에 제2 전극(590)이 형성되는 것을 막는다. 이에 따라, 제1 투명부(TA1)의 투과율을 증가시켜 투명부(TA)의 투과율을 높일 수 있다. 이러한 증착 방지막(595)에 의해 제1 투명부(TA1)에 인접한 제2 전극(590)의 두께는 발광층(580) 상부의 제2 전극(590)의 두께보다 두껍다.
이와 같이, 본 발명의 제5 실시예에 따른 투명표시장치(5000)에서는, 동일 색의 부화소 간의 발광층(580)이 서로 연결되어 일체로 형성되도록 함으로써, 노즐 간의 적하량 편차를 최소화할 수 있으며, 각 부화소에 형성되는 발광층(580)의 두께를 균일하게 할 수 있다.
본 발명의 실시예들에서는 제1 보조 전극(114)이 Y 방향을 따라 연장된 배선 형태로 구비되는 경우에 대해 설명하였으나, 이에 제한되지 않는다. 이와 달리, 제1 보조 전극 X 방향을 따라 연장된 배선 형태로 구비될 수 있으며, 발광부(EA)와 투명부(TA) 사이에 배치될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 160: 제1 전극
162: 연결 패턴 170: 뱅크
170a: 제1 개구부 170b: 보조 컨택홀
170c: 제2 개구부 180: 발광층
190: 제2 전극 195: 증착 방지막
De: 발광다이오드 EA: 발광부
TA: 투명부

Claims (19)

  1. 발광부와 제1 투명부를 포함하는 화소가 정의된 기판과;
    상기 발광부에 구비되고, 제1 전극과 발광층 및 제2 전극을 포함하는 발광다이오드와;
    상기 제1 투명부에 구비되는 증착 방지막
    을 포함하고,
    상기 발광층은 상기 발광부의 가장자리에서의 높이가 상기 발광부의 중앙에서의 높이보다 높으며,
    상기 제2 전극은 상기 제1 투명부를 제외한 상기 기판 전면에 위치하고,
    상기 증착 방지막은 상기 제1 투명부의 가장자리에서 높이가 상기 제1 투명부의 중앙에서 높이보다 높은 투명표시장치.
  2. 제1항에 있어서,
    상기 화소는 제2 투명부를 더 포함하고, 상기 제1 투명부의 투과율은 상기 제2 투명부의 투과율보다 큰 투명표시장치.
  3. 제2항에 있어서,
    상기 제2 전극은 상기 제2 투명부에도 위치하는 투명표시장치.
  4. 제3항에 있어서,
    상기 발광부와 상기 제2 투명부 사이에 구비되고, 상기 제1 전극과 동일 물질로 동일층에 형성되는 연결 패턴과;
    상기 제2 투명부에 구비되고, 상기 연결 패턴과 연결되는 보조 연결 패턴
    을 더 포함하며,
    상기 제2 전극은 상기 연결 패턴 및 상기 보조 연결 패턴과 중첩하고 전기적으로 연결되는 투명표시장치.
  5. 제4항에 있어서,
    상기 보조 연결 패턴은 상기 연결 패턴과 중첩하며 접촉하는 투명표시장치.
  6. 제4항에 있어서,
    상기 제1 전극과 상기 연결 패턴의 각각은 제1, 제2, 제3층을 포함하고, 상기 보조 연결 패턴은 상기 제1층과 일체로 이루어지는 투명표시장치.
  7. 제6항에 있어서,
    상기 제2층은 상기 제1층과 상기 제3층 사이에 위치하고, 상기 제1층은 상기 기판과 상기 제2층 사이에 위치하는 투명표시장치.
  8. 제6항에 있어서,
    상기 제2층은 상기 제1층과 상기 제3층 사이에 위치하고, 상기 제3층은 상기 기판과 상기 제2층 사이에 위치하는 투명표시장치.
  9. 제4항에 있어서,
    상기 발광층은 제1 전하 보조층과 발광물질층 그리고 제2 전하 보조층을 포함하고, 상기 제2 전하 보조층은 상기 제2 전극과 상기 연결 패턴 사이 및 상기 제2 전극과 상기 보조 연결 패턴 사이에도 위치하는 투명표시장치.
  10. 제4항에 있어서,
    상기 기판과 상기 연결 패턴 사이에 적어도 하나의 보조 전극을 더 포함하고, 상기 제2 전극은 상기 연결 패턴과 상기 보조 연결 패턴을 통해 상기 보조 전극과 전기적으로 연결되는 투명표시장치.
  11. 제4항에 있어서,
    상기 발광부에 대응하는 제1 개구부와 상기 제1 투명부에 대응하는 제2 개구부, 상기 제2 투명부에 대응하는 제3 개구부 및 상기 연결 패턴에 대응하는 보조 컨택홀을 가지는 뱅크를 더 포함하는 투명표시장치.
  12. 제11항에 있어서,
    상기 뱅크는 친수성의 제1 뱅크와 소수성의 제2 뱅크를 포함하는 투명표시장치.
  13. 제12항에 있어서,
    상기 제1 뱅크와 상기 제2 뱅크는 일체로 이루어지는 투명표시장치.
  14. 제1항에 있어서,
    상기 발광부와 상기 제1 투명부는 제1 방향을 따라 배치되고, 상기 발광부는 상기 제1 방향에 수직한 제2 방향을 따라 배열된 제1, 제2, 제3 발광부를 포함하는 투명표시장치.
  15. 제1항에 있어서,
    상기 발광부와 상기 제1 투명부는 제1 방향을 따라 배치되고, 상기 발광부는 상기 제1 방향을 따라 배열된 제1, 제2, 제3 발광부를 포함하는 투명표시장치.
  16. 제15항에 있어서,
    상기 제1 방향에 수직한 제2 방향을 따라 인접한 발광부의 발광층은 서로 연결되어 일체로 이루어지는 투명표시장치.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 적어도 하나의 박막트랜지스터를 더 포함하고, 상기 제1 전극은 상기 적어도 하나의 박막트랜지스터와 연결되는 투명표시장치.
  18. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 증착 방지막은 하기 화학식1 내지 3으로 표시되는 물질 중 하나로 이루어지며,
    화학식1
    Figure pat00007

    화학식2
    Figure pat00008

    화학식3
    Figure pat00009

    상기 화학식2에서, L1, L2 각각은 아릴(aryl) 또는 헤테로아릴(heteroaryl)이고, m 및 n 각각은 0 또는 1이며, X1 내지 X6 각각은 독립적으로 수소 또는 할로겐 원소로부터 선택되고,
    상기 화학식3에서, R1 내지 R4 각각은 독립적으로 질소 원소를 포함하는 이형고리 그룹으로부터 선택되는 투명표시장치.
  19. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 증착 방지막에 인접한 상기 제2 전극의 두께는 상기 발광층 상부의 상기 제2 전극의 두께보다 두꺼운 투명표시장치.
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