KR20220064729A - multi-layered selector device and method of manufacturing the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000010410 layer Substances 0.000 claims description 708
- 229910052751 metal Inorganic materials 0.000 claims description 141
- 239000002184 metal Substances 0.000 claims description 141
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical group [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 74
- 239000011787 zinc oxide Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 34
- 239000012790 adhesive layer Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 8
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 8
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 claims description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 8
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 8
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 8
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 8
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 claims description 4
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 4
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 claims description 4
- 229910003437 indium oxide Inorganic materials 0.000 claims description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 4
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 claims description 4
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 4
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910001887 tin oxide Inorganic materials 0.000 claims description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 4
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 3
- 239000000395 magnesium oxide Substances 0.000 claims description 3
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims 1
- 230000001747 exhibiting effect Effects 0.000 abstract description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 27
- 239000010936 titanium Substances 0.000 description 20
- 230000000052 comparative effect Effects 0.000 description 17
- 229910052709 silver Inorganic materials 0.000 description 15
- 239000004332 silver Substances 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 13
- 229910052719 titanium Inorganic materials 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- -1 silver ions Chemical class 0.000 description 10
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 230000006399 behavior Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052742 iron Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 239000011701 zinc Substances 0.000 description 4
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005566 electron beam evaporation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 239000011777 magnesium Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005323 electroforming Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 229910052701 rubidium Inorganic materials 0.000 description 2
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- FARHYDJOXLCMRP-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]-1-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]pyrazol-3-yl]oxyacetic acid Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C=1C(=NN(C=1)CC(N1CC2=C(CC1)NN=N2)=O)OCC(=O)O FARHYDJOXLCMRP-UHFFFAOYSA-N 0.000 description 1
- AETVBWZVKDOWHH-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]-3-(1-ethylazetidin-3-yl)oxypyrazol-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C=1C(=NN(C=1)CC(=O)N1CC2=C(CC1)NN=N2)OC1CN(C1)CC AETVBWZVKDOWHH-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- SEQDDYPDSLOBDC-UHFFFAOYSA-N Temazepam Chemical compound N=1C(O)C(=O)N(C)C2=CC=C(Cl)C=C2C=1C1=CC=CC=C1 SEQDDYPDSLOBDC-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000006479 redox reaction Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H01L45/1253—
-
- H01L27/2463—
-
- H01L45/146—
-
- H01L45/1633—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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Abstract
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는 다중층 선택 소자 및 그 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor device, and more particularly, to a multi-layer selection device and a method of manufacturing the same.
차세대 메모리 구조로서, 교차점 어레이(cross-point array) 구조가 고밀도 메모리 소자에 사용될 가능성이 있다. 그러나, 이러한 교차점 어레이 구조는 이웃 셀에서 누설되는 전류에 의하여 쓰기 오류 및 읽기 오류가 발생할 우려가 있으며, 이에 따라 어레이 크기를 증가시키기 어려움이 있다. 따라서, 이러한 전류의 누설을 억제할 수 있는 선택 소자가 요구된다. 현재까지는, 이러한 선택 소자로서, 터널 장벽, 혼합-이온-전자 전도(mixed-ionic-electronic conduction, MIEC), 절연체-금속-전이(insulator-metal-transition, IMT), 오보닉 문턱 스위칭(ovonic threshold switching, OTS), 및 다이오드형 셀렉터 등이 제안되고 있다. 그러나, 상기 선택 소자들에서도 누설 전류가 여전히 높은 수준으로 나타나는 문제점이 있다.As a next-generation memory structure, a cross-point array structure is likely to be used in a high-density memory device. However, in such a cross-point array structure, write errors and read errors may occur due to current leaking from neighboring cells, and thus, it is difficult to increase the size of the array. Therefore, a selection element capable of suppressing such leakage of current is required. To date, as such devices of choice, tunnel barriers, mixed-ionic-electronic conduction (MIEC), insulator-metal-transition (IMT), ovonic threshold switching (ovonic threshold) switching, OTS), and a diode-type selector have been proposed. However, there is a problem in that the leakage current still appears at a high level even in the selection devices.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 문턱 전압을 제어하여 낮은 누설 전류를 나타내는 다중층 선택 소자 및 그 제조방법을 제공하는 것이다.The technical problem to be achieved by the technical idea of the present invention is to provide a multilayer selection device exhibiting low leakage current by controlling a threshold voltage and a method for manufacturing the same.
그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.However, these tasks are exemplary, and the technical spirit of the present invention is not limited thereto.
본 발명의 일 관점에 의하면, 문턱 전압을 제어하여 낮은 누설 전류를 나타내는 다중층 선택 소자 및 그 제조 방법을 제공한다.According to one aspect of the present invention, a multi-layer selection device exhibiting a low leakage current by controlling a threshold voltage and a method of manufacturing the same are provided.
본 발명의 일 실시예에 의하면, 상기 다중층 선택 소자는, 기판; 상기 기판 상에 위치하는 하부 전극층; 상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층; 및 상기 스위칭층 상에 위치하는 상부 전극층;을 포함할 수 있다.According to an embodiment of the present invention, the multi-layer selection device comprises: a substrate; a lower electrode layer positioned on the substrate; a switching layer disposed on the lower electrode layer, performing a switching operation by forming and breaking a conductive filament, and comprising a multi-layered switching layer to control a threshold voltage by controlling the formation of the conductive filament; and an upper electrode layer positioned on the switching layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 전도성 필라멘트를 형성하는 금속이 도핑된 금속 도핑층; 그 내부에서 상기 금속에 의하여 전도성 필라멘트가 형성되거나 또는 파괴되는 전도성 필라멘트 형성층; 및 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하는 문턱전압 제어층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer may include: a metal doped layer doped with a metal forming the conductive filament; a conductive filament forming layer in which a conductive filament is formed or destroyed by the metal therein; and a threshold voltage control layer configured to control the threshold voltage by controlling the formation of the conductive filament.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 하부 전극층 상에 위치한 문턱전압 제어층; 상기 문턱전압 제어층 상에 위치한 전도성 필라멘트 형성층; 및 상기 전도성 필라멘트 형성층 상에 위치한 금속 도핑층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer may include a threshold voltage control layer disposed on the lower electrode layer; a conductive filament forming layer positioned on the threshold voltage control layer; and a metal doped layer positioned on the conductive filament forming layer.
본 발명의 일 실시예에 의하면, 상기 하부 전극층 상에 위치한 금속 도핑층; 상기 금속 도핑층 상에 위치한 전도성 필라멘트 형성층; 및 상기 전도성 필라멘트 형성층 상에 위치한 문턱전압 제어층;을 포함할 수 있다.According to an embodiment of the present invention, a metal doped layer located on the lower electrode layer; a conductive filament forming layer positioned on the metal doped layer; and a threshold voltage control layer positioned on the conductive filament forming layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 하부 전극층 상에 위치한 제1 문턱전압 제어층; 상기 제1 문턱전압 제어층 상에 위치한 전도성 필라멘트 형성층; 상기 전도성 필라멘트 형성층 상에 위치한 금속 도핑층; 및 상기 금속 도핑층 상에 위치한 제2 문턱전압 제어층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer may include a first threshold voltage control layer disposed on the lower electrode layer; a conductive filament forming layer disposed on the first threshold voltage control layer; a metal doped layer positioned on the conductive filament forming layer; and a second threshold voltage control layer disposed on the metal doped layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 하부 전극층 상에 위치한 제1 문턱전압 제어층; 상기 제1 문턱전압 제어층 상에 위치한 금속 도핑층; 상기 금속 도핑층 상에 위치한 전도성 필라멘트 형성층; 및 상기 전도성 필라멘트 형성층 상에 위치한 제2 문턱전압 제어층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer may include a first threshold voltage control layer disposed on the lower electrode layer; a metal doping layer disposed on the first threshold voltage control layer; a conductive filament forming layer positioned on the metal doped layer; and a second threshold voltage control layer positioned on the conductive filament forming layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 하부 전극층 상에 위치한 제1 금속 도핑층; 상기 제1 금속 도핑층 상에 위치한 제1 전도성 필라멘트 형성층; 상기 제1 전도성 필라멘트 형성층 상에 위치한 문턱전압 제어층; 상기 문턱전압 제어층 상에 위치한 제2 전도성 필라멘트 형성층; 및 상기 제2 전도성 필라멘트 형성층 상에 위치한 제2 금속 도핑층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer may include a first metal doped layer positioned on the lower electrode layer; a first conductive filament forming layer positioned on the first metal doped layer; a threshold voltage control layer disposed on the first conductive filament forming layer; a second conductive filament forming layer disposed on the threshold voltage control layer; and a second metal doped layer positioned on the second conductive filament forming layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층은, 상기 하부 전극층 상에 위치한 제1 전도성 필라멘트 형성층; 상기 제1 전도성 필라멘트 형성층 상에 위치한 제1 금속 도핑층; 상기 제1 금속 도핑층 상에 위치한 문턱전압 제어층; 상기 문턱전압 제어층 상에 위치한 제2 금속 도핑층; 및 상기 제2 금속 도핑층 상에 위치한 제2 전도성 필라멘트 형성층;을 포함할 수 있다.According to an embodiment of the present invention, the switching layer, the first conductive filament forming layer located on the lower electrode layer; a first metal doped layer positioned on the first conductive filament forming layer; a threshold voltage control layer disposed on the first metal doped layer; a second metal doped layer disposed on the threshold voltage control layer; and a second conductive filament forming layer positioned on the second metal doped layer.
본 발명의 일 실시예에 의하면, 상기 금속 도핑층에 도핑된 상기 금속은 상기 전도성 필라멘트 형성층으로 이동하여 상기 전도성 필라멘트를 형성하고, 상기 전도성 필라멘트는 상기 상부 전극층과 상기 하부 전극층을 전기적으로 연결할 수 있다.According to an embodiment of the present invention, the metal doped into the metal doping layer moves to the conductive filament forming layer to form the conductive filament, and the conductive filament may electrically connect the upper electrode layer and the lower electrode layer. .
본 발명의 일 실시예에 의하면, 상기 전도성 필라멘트 형성층에 형성되는 상기 전도성 필라멘트는 전기적 신호가 인가되면 형성되는 특성을 가질 수 있다.According to an embodiment of the present invention, the conductive filament formed on the conductive filament forming layer may have a property of being formed when an electrical signal is applied.
본 발명의 일 실시예에 의하면, 상기 전도성 필라멘트 형성층에 형성되는 상기 전도성 필라멘트는 전기적 신호가 인가되면 형성되고, 상기 전기적 신호가 제거되면 파괴되는 휘발성 특성을 가질 수 있다.According to an embodiment of the present invention, the conductive filament formed on the conductive filament forming layer may have a volatile characteristic that is formed when an electrical signal is applied and is destroyed when the electrical signal is removed.
본 발명의 일 실시예에 의하면, 상기 문턱전압 제어층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 및 지르코늄 산화물 중 적어도 어느 하나를 포함할 수 있다.According to an embodiment of the present invention, the threshold voltage control layer may include at least one of silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, titanium oxide, tantalum oxide, aluminum oxide, and zirconium oxide.
본 발명의 일 실시예에 의하면, 상기 전도성 필라멘트 형성층 또는 상기 금속 도핑층은, 아연 산화물, 인듐 산화물, 인듐-아연 산화물, 인듐-갈륨 산화물, 아연-주석 산화물, 알루미늄-아연 산화물, 갈륨-아연 산화물, 인듐-아연-주석 산화물, 인듐-갈륨-아연 산화물, 인듐-갈륨-주석 산화물, 하프늄 산화물, 하프늄-지르코늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 망간 산화물, 니켈 산화물, 및 마그네슘 산화물 중 적어도 어느 하나를 포함할 수 있다.According to an embodiment of the present invention, the conductive filament forming layer or the metal doped layer is zinc oxide, indium oxide, indium-zinc oxide, indium-gallium oxide, zinc-tin oxide, aluminum-zinc oxide, gallium-zinc oxide , indium-zinc-tin oxide, indium-gallium-zinc oxide, indium-gallium-tin oxide, hafnium oxide, hafnium-zirconium oxide, zirconium oxide, tantalum oxide, titanium oxide, tungsten oxide, manganese oxide, nickel oxide, and magnesium It may include at least one of oxides.
본 발명의 일 실시예에 의하면, 상기 기판과 상기 하부 전극층 사이에 개재되어, 상기 기판과 상기 하부 전극층을 서로 접착시키는 접착층을 더 포함할 수 있다.According to an embodiment of the present invention, an adhesive layer interposed between the substrate and the lower electrode layer to bond the substrate and the lower electrode layer to each other may be further included.
본 발명의 일 실시예에 의하면, 상기 다중층 선택 소자는, 기판; 상기 기판 상에 위치하는 하부 전극층; 상기 하부 전극층 상에 위치하고, 상기 하부 전극층을 노출하도록 관통하는 비아홀을 구비한 절연층; 상기 비아홀 내에서 상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층; 및 상기 스위칭층 상에 위치하는 상부 전극층;을 포함할 수 있다.According to an embodiment of the present invention, the multi-layer selection device comprises: a substrate; a lower electrode layer positioned on the substrate; an insulating layer positioned on the lower electrode layer and having a via hole passing through to expose the lower electrode layer; a switching layer positioned on the lower electrode layer in the via hole, performing a switching operation by forming and breaking a conductive filament, and comprising a multi-layered switching layer to control a threshold voltage by controlling the formation of the conductive filament; and an upper electrode layer positioned on the switching layer.
본 발명의 일 실시예에 의하면, 상기 절연층은 상기 스위칭층의 측벽을 형성하여, 상기 스위치층을 개별화할 수 있다.According to an embodiment of the present invention, the insulating layer may form a sidewall of the switching layer to individualize the switch layer.
본 발명의 일 실시예에 의하면, 상기 다중층 선택 소자의 제조방법은, 기판을 제공하는 단계; 상기 기판 상에 하부 전극층을 형성하는 단계; 상기 하부 전극층 상에 절연층을 형성하는 단계; 상기 절연층의 일부 영역을 제거하여, 상기 하부 전극층을 노출하는 비아홀을 형성하는 단계; 상기 비아홀 내에 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층을 형성하는 단계; 및 상기 스위칭층 상에 상부 전극층을 형성하는 단계;를 포함할 수 있다.According to an embodiment of the present invention, the method of manufacturing the multi-layer selection device includes: providing a substrate; forming a lower electrode layer on the substrate; forming an insulating layer on the lower electrode layer; removing a portion of the insulating layer to form a via hole exposing the lower electrode layer; forming a multi-layered switching layer in the via hole to control the formation of the conductive filament to control a threshold voltage; and forming an upper electrode layer on the switching layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층을 형성하는 단계는, 절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층을 형성하는 단계; 상기 문턱전압 제어층 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층을 형성하는 단계; 및 상기 전도성 필라멘트 형성층 상에 상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층을 형성하는 단계;를 포함할 수 있다.According to an embodiment of the present invention, the forming of the switching layer comprises: forming a threshold voltage control layer comprising an insulating layer and controlling the formation of the conductive filament; forming a conductive filament forming layer in which the conductive filament is formed on the threshold voltage control layer; and forming a metal doping layer for providing a metal to the conductive filaments on the conductive filament forming layer.
본 발명의 일 실시예에 의하면, 상기 스위칭층을 형성하는 단계는, 상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층을 형성하는 단계; 상기 금속 도핑층 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층을 형성하는 단계; 및 상기 전도성 필라멘트 형성층 상에, 절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층을 형성하는 단계;를 포함할 수 있다.According to an embodiment of the present invention, the forming of the switching layer may include: forming a metal doped layer for providing a metal to the conductive filament; forming a conductive filament forming layer in which the conductive filament is formed on the metal doped layer; and forming, on the conductive filament forming layer, a threshold voltage control layer including an insulating layer and controlling the formation of the conductive filament.
본 발명의 일 실시예에 의하면, 상기 상부 전극층을 형성하는 단계를 수행한 후에, 상기 다중층 선택 소자를 100℃ 내지 500℃의 온도에서 어닐링하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, after performing the step of forming the upper electrode layer, the method may further include annealing the multi-layer selection device at a temperature of 100°C to 500°C.
본 발명의 기술적 사상에 의할 경우, 실리콘 산화물(SiO2)로 구성된 문턱전압 제어층의 삽입에 의하여 넓은 범위의 제어가능한 문턱 전압을 가지는 문턱 스위칭 선택 소자를 제공할 수 있다.According to the inventive concept, a threshold switching selection device having a controllable threshold voltage in a wide range can be provided by inserting a threshold voltage control layer made of silicon oxide (SiO 2 ).
이러한 다중층 선택 소자는, 이온들의 이동에 의한 전도성 필라멘트들의 형성을 이용하며, 단순한 구조, CMOS 호환성 및 높은 선택성의 장점으로 교차점 어레이 메모리를 구현할 수 있다. 일반적으로 전도성 필라멘트들의 형성을 제어하기가 어려우므로, 선택 소자의 불균일성과 신뢰성이 문제가 될 수 있다. 여기에서, 은이 도핑된 아연 산화물층을 포함하는 다중층 선택 소자가 제안되었다. 이러한 다중층 구조를 사용하면, 높은 온-전류 상태에서 은 이온들이 과잉으로 유입되는 것을 방지하여, 전도성 필라멘트들의 형성을 용이하게 제어할 수 있다.This multi-layer selection device utilizes the formation of conductive filaments by movement of ions, and can implement a cross-point array memory with advantages of a simple structure, CMOS compatibility, and high selectivity. In general, it is difficult to control the formation of conductive filaments, so the non-uniformity and reliability of the selection element can be a problem. Here, a multi-layer selection device including a zinc oxide layer doped with silver has been proposed. Using such a multi-layer structure, it is possible to prevent excessive inflow of silver ions in a high on-current state, thereby easily controlling the formation of conductive filaments.
또한, 상기 다중층 선택 소자는 실리콘 산화물로 구성된 문턱전압 제어층을 삽입함으로써, 다중층 구조의 제어가능한(Tunable) 문턱 전압 특성을 가질 수 있다. 상기 문턱전압 제어층의 실리콘 산화물의 두께를 제어하여, 문턱 전압을 0.6 V 내지 2.2 V의 넓은 범위로 제어할 수 있다. 상기 다중층 선택 소자는 300℃ 까지 열안정성을 나타내었다. 상기 다중층 선택 소자의 문턱 전압을 조정하여 1S-1R 구조의 동작을 비교하면, 1/2 선택 전압에서의 누설 전류가 10-6 A 에서 10-13 A 로 효과적으로 감소되었다.In addition, the multi-layer selection device may have a tunable threshold voltage characteristic of a multi-layer structure by inserting a threshold voltage control layer made of silicon oxide. By controlling the thickness of the silicon oxide of the threshold voltage control layer, the threshold voltage may be controlled in a wide range of 0.6 V to 2.2 V. The multilayer selection device exhibited thermal stability up to 300°C. Comparing the operation of the 1S-1R structure by adjusting the threshold voltage of the multilayer selection device, the leakage current at 1/2 selection voltage was effectively reduced from 10 -6 A to 10 -13 A.
본 발명의 기술적 사상에 따른, 넓은 범위의 제어가능한 문턱 전압 특성을 가지는 다중층 선택 소자를 이용하여 문턱 전압을 제어하여 고밀도 교차점 어레이 소자의 누설 전류를 감소시킬 수 있다.According to the technical spirit of the present invention, it is possible to reduce the leakage current of the high-density cross-point array device by controlling the threshold voltage using a multi-layer selection device having a wide range of controllable threshold voltage characteristics.
상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.The above-described effects of the present invention have been described by way of example, and the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일실시예에 따른 다중층 선택 소자에 대하여 문턱 전압과 누설 전류의 관계를 설명하는 그래프들이다.
도 2는 본 발명의 일실시예에 따른 다중층 선택 소자를 나타내는 개략도이다.
도 3은 본 발명의 일실시예에 따른 다중층 선택 소자를 나타내는 단면도이다.
도 4는 본 발명의 일실시예에 따른 다중층 선택 소자에서 전도성 필라멘트의 형성과 파괴를 설명하는 개략도이다.
도 5는 본 발명의 일실시예에 따른 다중층 선택 소자의 스위칭층을 나타내는 단면도들이다.
도 6 내지 도 10은 본 발명의 일실시예에 따른 다중층 선택 소자의 제조 방법을 공정 단계에 따라 도시한 단면도들이다.
도 11은 본 발명의 일실시예에 따른 다중층 선택 소자의 단면을 나타내는 주사전자현미경 사진이다.
도 12는 본 발명의 일실시예에 따른 다중층 선택 소자의 전류-전압 특성을 나타내는 그래프들이다.
도 13는 본 발명의 일실시예에 따른 다중층 선택 소자의 문턱전압 제어층의 두께에 따른 전기적 특성 변화를 나타내는 그래프들이다.
도 14는 본 발명의 일실시예에 따른 다중층 선택 소자의 컴플라이언스 전류 하에서의 전류-전압 특성을 나타내는 그래프이다.
도 15는 본 발명의 일실시예에 따른 다중층 선택 소자의 온-상태 및 오프-상태의 누적확률분포를 나타내는 그래프이다.
도 16은 본 발명의 일실시예에 따른 다중층 선택 소자의 내구성 특성을 나타내는 그래프이다.
도 17은 본 발명의 일실시예에 따른 다중층 선택 소자의 열안정성 특성을 나타내는 그래프이다.
도 18은 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자의 개략도이다.
도 19는 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자의 전류-전압 특성을 나타내는 그래프들이다.
도 20은 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자를 이용하여 형성한 교차점 어레이 소자의 개략도이다.1 is a graph illustrating a relationship between a threshold voltage and a leakage current for a multi-layer selection device according to an embodiment of the present invention.
2 is a schematic diagram illustrating a multi-layer selection device according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a multi-layer selection device according to an embodiment of the present invention.
4 is a schematic diagram illustrating the formation and destruction of a conductive filament in a multi-layer selection device according to an embodiment of the present invention.
5 is a cross-sectional view illustrating a switching layer of a multi-layer selection device according to an embodiment of the present invention.
6 to 10 are cross-sectional views illustrating a method of manufacturing a multi-layer selection device according to an embodiment of the present invention according to process steps.
11 is a scanning electron microscope photograph showing a cross-section of a multi-layer selection device according to an embodiment of the present invention.
12 is a graph showing current-voltage characteristics of a multi-layer selection device according to an embodiment of the present invention.
13 is a graph illustrating changes in electrical characteristics according to a thickness of a threshold voltage control layer of a multi-layer selection device according to an embodiment of the present invention.
14 is a graph illustrating current-voltage characteristics under a compliance current of a multi-layer selection device according to an embodiment of the present invention.
15 is a graph illustrating cumulative probability distributions of an on-state and an off-state of a multi-layer selection device according to an embodiment of the present invention.
16 is a graph illustrating durability characteristics of a multi-layer selection device according to an embodiment of the present invention.
17 is a graph illustrating thermal stability characteristics of a multi-layer selection device according to an embodiment of the present invention.
18 is a schematic diagram of a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
19 is a graph illustrating current-voltage characteristics of a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
20 is a schematic diagram of a cross-point array device formed using a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are provided to more completely explain the technical idea of the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, The scope of the technical idea is not limited to the following examples. Rather, these embodiments are provided so as to more fully and complete the present disclosure, and to fully convey the technical spirit of the present invention to those skilled in the art. In this specification, the same reference numerals refer to the same elements throughout. Furthermore, various elements and regions in the drawings are schematically drawn. Accordingly, the technical spirit of the present invention is not limited by the relative size or spacing drawn in the accompanying drawings.
2 단자 멤리스터(memristor)를 기반하는 3차원 교차점 어레이 소자는 단순한 구조, 고밀도, 및 CMOS 호환성의 장점을 가지므로 차세대 기술로 각광을 받고 있다. 그러나, 상기 교차점 어레이 메모리 소자는 두 개의 엑세스 라인들의 교차점에 배치된 메모리 셀에서 야기되는 누설 전류의 문제점이 있다. 이러한 누설 전류에 의하여, 상기 어레이의 최대 크기가 제한되고, 메모리 소자가 작동하기 어렵게 된다. 따라서, 상기 누설 전류에 관련된 문제점을 극복하기 위하여, 고집적 메모리 구조에서 다양한 소자들이 연구되어 왔고, 예를 들어 절연체-금속-전이(insulator-metal-transition, IMT), 혼합-이온-전자 전도(mixed-ionic-electronic conduction, MIEC), 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 등이 제안되고 있다. 그러나, 이러한 소자들은 높은 오프 전류에 의하여 높은 수준의 누설 전류가 발생하는 한계가 있다.A three-dimensional cross-point array device based on a two-terminal memristor has the advantages of a simple structure, high density, and CMOS compatibility, and is therefore in the spotlight as a next-generation technology. However, the cross-point array memory device has a problem of leakage current caused by a memory cell disposed at an intersection of two access lines. This leakage current limits the maximum size of the array and makes the memory device difficult to operate. Accordingly, in order to overcome the problems related to the leakage current, various devices have been studied in a highly integrated memory structure, for example, insulator-metal-transition (IMT), mixed-ion-electron conduction (mixed) -ionic-electronic conduction (MIEC) and ovonic threshold switching (OTS) have been proposed. However, these devices have a limitation in that a high level of leakage current occurs due to a high off-state current.
낮은 누설 전류를 구현하기 위한 방법으로서, 전기화학적 금속화(electrochemical metallization, ECM) 기술을 적용한 선택소자를 고려할 수 있다. 선택 소자는 비휘발성 메모리 소자들의 누설 전류를 억제할 수 있고, 고밀도 교차점 어레이 소자에서 중요한 구성요소이다. 원자 스위치 기반의 선택 소자들은 전도성 필라멘트들의 형성과 파괴를 이용하며, 낮은 누설 전류를 가지는 장점이 있다. As a method for realizing a low leakage current, a selection device to which an electrochemical metallization (ECM) technique is applied may be considered. The selection element can suppress leakage current of nonvolatile memory elements, and is an important component in a high-density cross-point array element. Atomic switch-based selection devices use the formation and destruction of conductive filaments, and have the advantage of low leakage current.
그러나, 전기화학적 금속화를 기반한 선택 소자는 교차점 어레이 동작 도중에 메모리 소자의 동작 전압 범위에 일치되지 못하는 문제점을 야기하는 낮은 문턱 전압 특성을 가지며, 누설 전류를 효과적으로 감소시키기 못하고, 감지 오류를 발생시킬 수 있다. 다시 말하면, 상기 전기화학적 금속화 기반 선택 소자의 낮은 누설 전류 특성을 유지하기 위하여, 상기 선택 소자의 문턱 전압이 메모리 소자의 동작 전압과 조화될 필요가 있다.However, the selection device based on electrochemical metallization has a low threshold voltage characteristic that causes a problem that the operating voltage range of the memory device is not matched during the operation of the cross-point array, cannot effectively reduce the leakage current, and may cause a sensing error. there is. In other words, in order to maintain the low leakage current characteristic of the electrochemical metallization-based selection device, the threshold voltage of the selection device needs to be matched with the operating voltage of the memory device.
도 1은 본 발명의 일실시예에 따른 다중층 선택 소자에 대하여 문턱 전압과 누설 전류의 관계를 설명하는 그래프들이다.1 is a graph illustrating a relationship between a threshold voltage and a leakage current for a multi-layer selection device according to an embodiment of the present invention.
도 1의 (a)를 참조하면, 1S-1R(one selector-one resistor)로 구성된 교차점 어레이 메모리 소자에서, 전체 셀의 절반이 선택되어 메모리 동작을 수행하는 경우에는, 선택된 셀들에는 선택 전압(Vselect)이 인가되고, 선택되지 않은 이웃 셀들에 1/2 선택 전압(1/2Vselect)이 인가된다. 상기 1/2 선택 전압(1/2Vselect)은 상기 선택 전압(Vselect)에 비하여 작다. 선택 소자(1S)의 문턱 전압(Vth)이 상기 1/2 선택 전압(1/2Vselect)에 비하여 작은 경우에는, 쓰기 동작 동안에 상기 선택 소자는 온-상태가 된다. 이러한 경우에는, 상기 교차점 어레이 메모리 소자의 누설 전류가 크게 나타나며, 심지어는 상기 선택 소자가 낮은 오프 전류(Ioff)를 가지고 높은 선택성을 가지는 경우에도 상기 누설 전류가 억제되지 않고 큰 값을 가지게 된다. Referring to FIG. 1A , in a cross-point array memory device including 1S-1R (one selector-one resistor), when half of all cells are selected to perform a memory operation, a selection voltage V is applied to the selected cells. select ) is applied, and a 1/2 selection voltage (1/2V select ) is applied to unselected neighboring cells. The 1/2
도 1의 (b)를 참조하면, 상기 선택 소자의 문턱 전압(Vth)이 상기 1/2 선택 전압(1/2Vselect)에 비하여 큰 경우에는, 이웃 셀들의 선택 소자들은 오프-상태로 유지되고, 선택된 셀의 선택 소자는 온-상태가 된다. 이러한 경우에는, 교차점 어레이 메모리 소자의 누설 전류가 작게 나타날 수 있다.Referring to FIG. 1B , when the threshold voltage V th of the selection device is greater than the 1/2
따라서, 상기 이웃 셀들에 의하여 야기되는 누설 전류를 방지하기 위하여, 상기 선택 소자의 문턱 전압은 상기 1/2 선택 전압에 비하여 큰 수치를 가져야 한다. 더 나아가. 상기 교차점 어레이 메모리 소자의 누설 전류를 감소시키기 위하여, 상기 선택 소자는 적절한 문턱 전압 특성을 가져야 하며, 문턱 전압을 제어할 필요가 있다.Accordingly, in order to prevent leakage current caused by the neighboring cells, the threshold voltage of the selection element should have a larger value than the 1/2 selection voltage. Furthermore. In order to reduce the leakage current of the cross-point array memory element, the selection element must have an appropriate threshold voltage characteristic and it is necessary to control the threshold voltage.
본 발명의 기술적 사상에 따르면, 이러한 전기화학적 금속화 기반 선택 소자의 문턱 전압을 제어하기 위하여, 다중층 구조의 스위칭층을 제안한다. 이러한 다중층 구조는 결함들을 제어할 수 있고, 상기 결함에서는 금속 이온들이 이동할 수 있고, 필라멘트 형성 및 파괴를 제어하도록 스위칭층들 사이의 계면을 증가시킬 수 있다.According to the technical idea of the present invention, in order to control the threshold voltage of such an electrochemical metallization-based selection device, a multi-layered switching layer is proposed. This multi-layer structure can control defects, in which metal ions can migrate, and increase the interface between switching layers to control filament formation and destruction.
도 2는 본 발명의 일실시예에 따른 다중층 선택 소자(100)를 나타내는 개략도이다.2 is a schematic diagram illustrating a
도 3은 본 발명의 일실시예에 따른 다중층 선택 소자(100)를 나타내는 단면도이다.3 is a cross-sectional view illustrating a
도 2 및 도 3을 참조하면, 다중층 선택 소자(100)는, 기판(110), 하부 전극층(120), 절연층(130), 스위칭층(140), 및 상부 전극층(150)을 포함한다.2 and 3 , the
구체적으로, 다중층 선택 소자(100)는, 기판(110); 상기 기판 상에 위치하는 하부 전극층(120); 상기 하부 전극층 상에 위치하고, 상기 하부 전극층을 노출하도록 관통하는 비아홀을 구비한 절연층(130); 상기 비아홀 내에서 상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층(140); 및 상기 스위칭층 상에 위치하는 상부 전극층(150);을 포함할 수 있다.Specifically, the
기판(110)은 다양한 기판을 포함할 수 있다. 기판(110)은, 예를 들어 실리콘층(112) 및 실리콘층(112) 상에 실리콘 산화물층(114)이 위치하여 구성될 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.The
하부 전극층(120)은 기판(110) 상에 위치할 수 있다. 하부 전극층(120)은 전도성 물질을 포함할 수 있고, 예를 들어 백금, 알루미늄, 구리, 금, 은, 철, 팔라듐, 티타늄, 아연, 몰리브덴, 텅스텐, 니켈, 니오븀, 루비듐, 이리듐 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있다.The
또한, 기판(110)과 하부 전극층(120) 사이에 개재되어, 기판(110)과 하부 전극층(120)을 서로 접착시키는 접착층(122)을 더 포함할 수 있다. 접착층(122)에 의하여 기판(110)과 하부 전극층(120) 사이의 접착이 더 강해질 수 있고, 균일한 접착이 이루어 질 수 있다. 접착층(122)은, 예를 들어 티타늄, 티타늄 질화물, 실리콘, 알루미늄, 및 이리듐을 포함할 수 있다. 그러나, 몇몇 다른 실시 예들에 있어서, 접착층은 생략될 수도 있다.In addition, an
절연층(130)은 하부 전극층(120) 상에 위치할 수 있다. 절연층(130)은 하부 전극층(120)을 노출하도록 관통하는 복수의 비아홀들(135)을 포함할 수 있다. 절연층(130)은 스위칭층(140)의 측벽을 형성하여, 스위칭층(140)을 개별화할 수 있다. 절연층(130)은 다양한 절연물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 및 지르코늄 산화물 중 적어도 어느 하나를 포함할 수 있다.The insulating
스위칭층(140)은 비아홀(135) 내에서 하부 전극층(120) 상에 위치할 수 있다. 스위칭층(140)은 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행할 수 있다. 스위칭층(140)은 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어질 수 있다.The
상부 전극층(150)은 스위칭층(140) 상에 위치할 수 있다. 상부 전극층(150)은 개별화된 스위칭층(140) 각각에 분리되어 형성될 수 있다. 상부 전극층(150)은 전도성 물질을 포함할 수 있고, 예를 들어 백금, 알루미늄, 구리, 금, 은, 철, 팔라듐, 티타늄, 아연, 몰리브덴, 텅스텐, 니켈, 니오븀, 루비듐, 이리듐 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있다. The
이하에서는, 다중층 선택 소자(100)의 스위칭층(140)에 대하여 상세하게 설명하기로 한다. Hereinafter, the
스위칭층(140)은, 금속 도핑층(160), 전도성 필라멘트 형성층(170), 및 문턱전압 제어층(180)을 포함할 수 있다.The
구체적으로, 스위칭층(140)은, 상기 전도성 필라멘트를 형성하는 금속이 도핑된 금속 도핑층(160); 그 내부에서 상기 금속에 의하여 전도성 필라멘트가 형성되거나 또는 파괴되는 전도성 필라멘트 형성층(170); 및 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하는 문턱전압 제어층(180);을 포함할 수 있다.Specifically, the
금속 도핑층(160)은 상기 전도성 필라멘트를 형성하는 금속이 도핑될 수 있다. 금속 도핑층(160)은 기지(matrix)로서 절연물을 포함할 수 있고, 예를 들어 아연 산화물, 인듐 산화물, 인듐-아연 산화물, 인듐-갈륨 산화물, 아연-주석 산화물, 알루미늄-아연 산화물, 갈륨-아연 산화물, 인듐-아연-주석 산화물, 인듐-갈륨-아연 산화물, 인듐-갈륨-주석 산화물, 하프늄 산화물, 하프늄-지르코늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 망간 산화물, 니켈 산화물, 및 마그네슘 산화물 중 적어도 어느 하나를 포함할 수 있다. 또한, 금속 도핑층(160)은 상기 절연물에 금속이 도핑될 수 있고, 예를 들어 예를 들어 은, 구리, 철, 금, 티타늄, 아연, 마그네슘, 및 주석 중 적어도 어느 하나가 도핑될 수 있다. 금속 도핑층(160)은, 예를 들어 0.01% 내지 50% 범위의 금속 도핑 농도를 가질 수 있다.The metal doped
전도성 필라멘트 형성층(170)은 그 내부에서 상기 금속에 의하여 전도성 필라멘트가 형성되거나 또는 파괴될 수 있다. 상기 전도성 필라멘트는 다음과 같은 방식으로 형성되거나 또는 파괴될 수 있다. 상기 은으로 구성된 전도성 필라멘트가 형성되는 상기 다중층 선택 소자에서, 전압이 인가되면, 은 이온들이 전도성 필라멘트 형성층으로 이동하고, 산화-환원 반응에 의하여 상기 전도성 필라멘트 형성층 내에 전도성 필라멘트를 형성한다. 상기 문턱 전압에서 상기 전도성 필라멘트는 확장되어, 상부 전극과 하부 전극을 전기적으로 연결한다. 이에 따라 상기 다중층 선택 소자의 저항을 온-상태에서 오프-상태로 변화시킨다. 반면, 인가된 전압을 제거하면, 상기 전도성 필라멘트들은 은 이온들로 분해되며, 상기 분해는 레일리(Rayleigh) 불안정성 효과에 의하여 가속될 수 있다.In the conductive
전도성 필라멘트 형성층(170)은 기지(matrix)로서 절연물을 포함할 수 있고, 예를 들어 아연 산화물, 인듐 산화물, 인듐-아연 산화물, 인듐-갈륨 산화물, 아연-주석 산화물, 알루미늄-아연 산화물, 갈륨-아연 산화물, 인듐-아연-주석 산화물, 인듐-갈륨-아연 산화물, 인듐-갈륨-주석 산화물, 하프늄 산화물, 하프늄-지르코늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 망간 산화물, 니켈 산화물, 및 마그네슘 산화물 중 적어도 어느 하나를 포함할 수 있다. 전도성 필라멘트 형성층(170)은 금속이 도핑되지 않도록 구성될 수 있다. 또는, 전도성 필라멘트 형성층(170)은 상기 절연물에 금속이 도핑될 수 있고, 예를 들어 은, 구리, 철, 금, 티타늄, 아연, 마그네슘, 및 주석 중 적어도 어느 하나가 도핑될 수 있다. 전도성 필라멘트 형성층(170)은, 예를 들어 0.01% 내지 50% 범위의 금속 도핑 농도를 가질 수 있다.The conductive
금속 도핑층(160)과 전도성 필라멘트 형성층(170)을 각각 구성하는 절연물은 동일하거나 서로 다를 수 있다. 또한, 금속 도핑층(160)과 전도성 필라멘트 형성층(170)은 금속 도핑 농도가 상이할 수 있다. 금속 도핑층(160)의 금속 도핑 농도는 전도성 필라멘트 형성층(170)의 금속 도핑 농도에 비하여 클 수 있다.Insulators constituting each of the metal doped
문턱전압 제어층(180)은 상기 전도성 필라멘트의 형성을 제어하는, 예를 들어 억제하는 물질을 포함할 수 있다. 구체적으로, 문턱전압 제어층(180)은 상기 금속 도핑층(160)에서 배출되어 상기 전도성 필라멘트를 형성하는 상기 금속의 확산을 억제하는 물질을 포함할 수 있다. 다만, 문턱전압 제어층(180)은 상기 금속의 확산을 완전히 차단하지 않아야 한다. 이러한 상기 금속의 확산의 제어를 위하여, 구체적으로 상기 금속의 확산을 억제하지만 완전히 차단하지 않도록, 문턱전압 제어층(180)의 물질 종류와 층의 품질 및 층의 두께가 제어될 필요가 있다. 예를 들어, 문턱전압 제어층(180)을 원자층 증착법을 이용하여 형성함으로써, 상대적으로 치밀한 품질의 층을 형성할 수 있고, 또한 상대적으로 얇은 두께의 층을 형성할 수 있다.The threshold
문턱전압 제어층(180)은, 다양한 절연물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 및 지르코늄 산화물 중 적어도 어느 하나를 포함할 수 있다.The threshold
금속 도핑층(160)은, 예를 들어 3 nm 내지 20 nm의 두께를 가질 수 있다. 전도성 필라멘트 형성층(170)은, 예를 들어 15 nm 내지 50 nm의 두께를 가질 수 있다. 문턱전압 제어층(180)은, 예를 들어 1 nm 내지 5 nm의 두께를 가질 수 있다. 그러나, 이러한 두께는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.The metal doped
또한, 본 발명의 일실시예에 따른 다중층 선택 소자는, 비아홀을 구비한 절연층을 포함하지 않는 경우도 포함된다. 예를 들어, 본 발명의 일실시예에 따른 다중층 선택 소자는, 기판; 상기 기판 상에 위치하는 하부 전극층; 상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층; 및 상기 스위칭층 상에 위치하는 상부 전극층;을 포함할 수 있다.In addition, the multilayer selection device according to an embodiment of the present invention includes a case that does not include an insulating layer having a via hole. For example, a multi-layer selection device according to an embodiment of the present invention includes: a substrate; a lower electrode layer positioned on the substrate; a switching layer disposed on the lower electrode layer, performing a switching operation by forming and breaking a conductive filament, and comprising a multi-layered switching layer to control a threshold voltage by controlling the formation of the conductive filament; and an upper electrode layer positioned on the switching layer.
도 4는 본 발명의 일실시예에 따른 다중층 선택 소자(100)에서 전도성 필라멘트(190)의 형성과 파괴를 설명하는 개략도이다.4 is a schematic diagram illustrating the formation and destruction of a
도 4의 (a)를 참조하면, 비교예로서 문턱전압 제어층(180)을 포함하지 않는 경우이다. 전도성 필라멘트 형성층(170)에 형성되는 전도성 필라멘트(190)의 형성과 파괴가 도시되어 있다.Referring to FIG. 4A , as a comparative example, the threshold
외부에서 전기적 신호가 인가되지 않거나 낮은 수준으로 인가된 오프 상태에서는 전도성 필라멘트를 형성하지 못하고 있고, 구체적으로 금속 도핑층(160)에서 배출된 금속(192)이 하부 전극층(120)과 상부 전극층(150)을 전기적으로 연결하지 못한 상태이다. 예를 들어, 금속 도핑층(160)은 절연물 기지(168)에 금속(192)이 도핑되어 존재할 수 있다. 전도성 필라멘트 형성층(170)에는 상기 금속이 도핑되지 않거나, 또는 전도성 필라멘트(190)를 형성하지 못하는 수준으로 도핑될 수 있다.In an OFF state where no electrical signal is applied from the outside or a low level is applied, a conductive filament cannot be formed, and specifically, the
외부에서 전기적 신호가 인가되어 금속 도핑층(160)으로부터 금속(192)이 전도성 필라멘트 형성층(170)으로 이동하여도, 하부 전극층(120)과 상부 전극층(150)을 연결하는 전도성 필라멘트(190)를 형성하지 못하면, 문턱 스위칭 거동을 나타내지 못하고, 오프-상태가 계속 유지된다. 즉, 문턱 전압 이상의 전기적 신호가 인가되어야 전도성 필라멘트(190)를 형성할 수 있다.Even when an electrical signal is applied from the outside and the
외부에서 일정 수준 이상으로 전기적 신호가 인가된 온 상태가 되면, 금속(192)이 전도성 필라멘트 형성층(170)에 전도성 필라멘트(190)를 형성하고, 이에 따라 하부 전극층(120)과 상부 전극층(150)을 전기적으로 연결된다. 상기 전기적 신호는 문턱 전압 이상의 전압이 된다. 따라서, 전도성 필라멘트(190)의 형성에 의하여 문턱 스위칭 거동이 가능하게 된다.When an electrical signal is applied from the outside to an on state over a certain level, the
상기 온 상태에서의 금속(192)의 이동을 다음과 같이 이루어질 수 있다. 외부에서 일정 수준 이상으로 전기적 신호가 하부 전극층(120)과 상부 전극층(150)에 인가되면, 금속 도핑층(160)의 상기 도핑된 금속(192)이 전도성 필라멘트 형성층(170)로 이동하여 전도성 필라멘트(190)를 형성할 수 있다. 금속(192)이 이동하는 경우, 금속(192)은 원자 상태로 이동하거나 또는 양이온 상태로 이동할 수 있다. 전도성 필라멘트(190)의 형성에 의하여 하부 전극층(120)과 상부 전극층(150)은 전기적으로 연결될 수 있다. 구체적으로, 하부 전극층(120), 전도성 필라멘트 형성층(170), 금속 도핑층(160) 및 상부 전극층(150)이 물리적으로 연결되어 전기적 경로를 형성할 수 있다.The movement of the
다시 오프 상태가 되면, 전도성 필라멘트(190)가 파괴될 수 있고, 전도성 필라멘트(190)를 구성하는 금속(192)은 다시 금속 도핑층(160)으로 이동할 수 있다. 따라서, 전도성 필라멘트(190)는 휘발성 특성을 가질 수 있다. 그러나, 이는 예시적이며 전도성 필라멘트(190)가 비휘발성 특성을 가지는 경우도 본 발명의 기술적 사상에 포함된다.When the off state again, the
도 4의 (b)를 참조하면, 실시예로서 문턱전압 제어층(180)을 포함하는 경우이다. 상술한 비교예와 유사하게 전도성 필라멘트(190)가 형성 및 파괴될 수 있다. 전도성 필라멘트(190)의 형성에 의하여 하부 전극층(120), 문턱전압 제어층(180), 전도성 필라멘트 형성층(170), 금속 도핑층(160) 및 상부 전극층(150)이 물리적으로 연결되어 전기적 경로를 형성할 수 있다.Referring to FIG. 4B , as an embodiment, the threshold
다만, 실시예의 경우에는, 전도성 필라멘트(190)의 형성을 억제할 수 있는 문턱전압 제어층(180)을 더 포함하므로, 문턱전압 제어층(180)에 형성되는 전도성 필라멘트(190)는 비교예에 비하여 상대적으로 높은 전압 하에서 형성될 수 있고, 상대적으로 작은 치수를 가질 수 있다. 즉, 전도성 필라멘트(190)를 형성하기 위하여는, 금속(192)이 문턱전압 제어층(180)으로 이동하여야 한다. 문턱전압 제어층(180)에서의 금속(192)의 이동은 전도성 필라멘트 형성층(170)에 비하여 상대적으로 어려우므로, 문턱 전압이 증가될 수 있다.However, in the case of the embodiment, since it further includes a threshold
스위칭층(140)을 구성하는 금속 도핑층(160), 전도성 필라멘트 형성층(170), 및 문턱전압 제어층(180)은 하기와 같이 다양한 방식으로 배치될 수 있다.The
도 5는 본 발명의 일실시예에 따른 다중층 선택 소자(100)의 스위칭층을 나타내는 단면도들이다.5 is a cross-sectional view showing a switching layer of the
도 5의 (a)를 참조하면, 스위칭층(140a)은, 하부 전극층(120) 상에 위치한 문턱전압 제어층(180); 문턱전압 제어층(180) 상에 위치한 전도성 필라멘트 형성층(170); 및 전도성 필라멘트 형성층(170) 상에 위치한 금속 도핑층(160);을 포함할 수 있다. 이러한 경우에는, 하부 전극층(120), 문턱전압 제어층(180), 전도성 필라멘트 형성층(170), 금속 도핑층(160), 및 상부 전극층(150)의 순서로 적층될 수 있다.Referring to FIG. 5A , the switching layer 140a includes a threshold
도 5의 (b)를 참조하면, 스위칭층(140b)은, 하부 전극층(120) 상에 위치한 금속 도핑층(160); 금속 도핑층(160) 상에 위치한 전도성 필라멘트 형성층(170); 및 전도성 필라멘트 형성층(170) 상에 위치한 문턱전압 제어층(180);을 포함할 수 있다.Referring to FIG. 5B , the
이러한 경우에는, 하부 전극층(120), 금속 도핑층(160), 전도성 필라멘트 형성층(170), 문턱전압 제어층(180), 및 상부 전극층(150)의 순서로 적층될 수 있다.In this case, the
한편, 문턱전압 제어층(180)은 복수로 형성될 수 있다. 문턱전압 제어층(180)은 하측에 배치된 제1 문턱전압 제어층(181) 및 상측에 배치된 제2 문턱전압 제어층(182)을 포함할 수 있다. 제1 문턱전압 제어층(181)은 하부 전극층(120)과 물리적으로 접촉할 수 있다. 제2 문턱전압 제어층(182)은 상부 전극층(150)과 물리적으로 접촉할 수 있다.Meanwhile, the threshold
도 5의 (c)를 참조하면, 스위칭층(140c)은, 하부 전극층(120) 상에 위치한 제1 문턱전압 제어층(181); 제1 문턱전압 제어층(181) 상에 위치한 전도성 필라멘트 형성층(170); 전도성 필라멘트 형성층(170) 상에 위치한 금속 도핑층(160); 및 금속 도핑층(160) 상에 위치한 제2 문턱전압 제어층(182);을 포함할 수 있다. 이러한 경우에는, 하부 전극층(120), 제1 문턱전압 제어층(181), 전도성 필라멘트 형성층(170), 금속 도핑층(160), 제2 문턱전압 제어층(182), 및 상부 전극층(150)의 순서로 적층될 수 있다.Referring to FIG. 5C , the
도 5의 (d)를 참조하면, 스위칭층(140d)은, 하부 전극층(120) 상에 위치한 제1 문턱전압 제어층(181); 제1 문턱전압 제어층(181) 상에 위치한 금속 도핑층(160); 금속 도핑층(160) 상에 위치한 전도성 필라멘트 형성층(170); 및 전도성 필라멘트 형성층(170) 상에 위치한 제2 문턱전압 제어층(182);을 포함할 수 있다. 이러한 경우에는, 하부 전극층(120), 제1 문턱전압 제어층(181), 금속 도핑층(160), 전도성 필라멘트 형성층(170), 제2 문턱전압 제어층(182), 및 상부 전극층(150)의 순서로 적층될 수 있다.Referring to FIG. 5D , the
또한, 스위칭층(140c)과 스위칭층(140d)을 조합하여, 제1 문턱전압 제어층(181) 상에 금속 도핑층(160)이 위치하고, 동시에 제2 문턱전압 제어층(182)의 하측에 금속 도핑층(160)이 위치하는 경우도 본 발명의 기술적 사상에 포함된다. 즉, 금속 도핑층(160)을 복수로 더 포함하는 경우이다. 이러한 경우에는, 하부 전극층(120), 제1 문턱전압 제어층(181), 금속 도핑층(160), 전도성 필라멘트 형성층(170), 금속 도핑층(160), 제2 문턱전압 제어층(182)및 상부 전극층(150)의 순서로 적층될 수 있다.In addition, by combining the
또한, 전도성 필라멘트 형성층(170)을 복수로 더 포함하는 경우도 본 발명의 기술적 사상에 포함된다. 이러한 경우에는, 하부 전극층(120), 제1 문턱전압 제어층(181), 전도성 필라멘트 형성층(170), 금속 도핑층(160), 전도성 필라멘트 형성층(170), 제2 문턱전압 제어층(182), 및 상부 전극층(150)으로 적층될 수 있다.In addition, a case in which a plurality of conductive
금속 도핑층(160) 및 전도성 필라멘트 형성층(170)은 각각 복수로 형성될 수 있다. 금속 도핑층(160)은 하측에 배치된 제1 금속 도핑층(161) 및 상측에 배치된 제2 금속 도핑층(162)을 포함할 수 있다. 전도성 필라멘트 형성층(170)은 하측에 배치된 제1 전도성 필라멘트 형성층(171) 및 상측에 배치된 제2 전도성 필라멘트 형성층(172)을 포함할 수 있다.The metal doped
도 5의 (e)를 참조하면, 스위칭층(140e)은, 하부 전극층(120) 상에 위치한 제1 금속 도핑층(161); 제1 금속 도핑층(161) 상에 위치한 제1 전도성 필라멘트 형성층(171); 제1 전도성 필라멘트 형성층(171) 상에 위치한 문턱전압 제어층(180); 문턱전압 제어층(180) 상에 위치한 제2 전도성 필라멘트 형성층(172); 및 제2 전도성 필라멘트 형성층(172) 상에 위치한 제2 금속 도핑층(162);을 포함할 수 있다. 이러한 경우에는, 하부 전극층(120), 제1 금속 도핑층(161), 제1 전도성 필라멘트 형성층(171), 문턱전압 제어층(180), 제2 전도성 필라멘트 형성층(172), 제2 금속 도핑층(162), 및 상부 전극층(150)의 순서로 적층될 수 있다.Referring to FIG. 5E , the
도 5의 (f)를 참조하면, 스위칭층(140f)은, 하부 전극층(120) 상에 위치한 제1 전도성 필라멘트 형성층(171); 제1 전도성 필라멘트 형성층(171) 상에 위치한 제1 금속 도핑층(161); 제1 금속 도핑층(161) 상에 위치한 문턱전압 제어층(180); 문턱전압 제어층(180) 상에 위치한 제2 금속 도핑층(162); 및 제2 금속 도핑층(162) 상에 위치한 제2 전도성 필라멘트 형성층(172);을 포함할 수 있다. 이러한 경우에는, 하부 전극층(120), 제1 전도성 필라멘트 형성층(171), 제1 금속 도핑층(161), 문턱전압 제어층(180), 제2 금속 도핑층(162), 제2 전도성 필라멘트 형성층(172), 및 상부 전극층(150)의 순서로 적층될 수 있다.Referring to (f) of FIG. 5 , the
도 5의 (e) 및 (f)에서, 또한, 제1 금속 도핑층(161)과 제1 전도성 필라멘트 형성층(171) 중 어느 하나가 생략되는 경우도 본 발명의 기술적 사상에 포함된다. 또한, 제2 금속 도핑층(162)과 제2 전도성 필라멘트 형성층(172) 중 어느 하나가 생략되는 경우도 본 발명의 기술적 사상에 포함된다.In FIGS. 5 (e) and (f), a case in which either one of the first metal doped
도 6 내지 도 10은 본 발명의 일실시예에 따른 다중층 선택 소자의 제조 방법을 공정 단계에 따라 도시한 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a multi-layer selection device according to an embodiment of the present invention according to process steps.
도 6 내지 도 10에서, 상기 다중층 선택 소자의 형성을 위한 다양한 층의 형성과 제거는 본 기술 분야에서 잘 알려진 화학기상증착법, 물리기상증착법, 리소그래피 방법을 이용하여 수행할 수 있으므로, 상세한 설명은 생략하기로 한다. 상기 다중층 선택 소자의 제조 방법은 통상적인 CMOS 기술을 적용하여 구현될 수 있다.6 to 10, the formation and removal of various layers for the formation of the multi-layer selection device can be performed using a chemical vapor deposition method, a physical vapor deposition method, and a lithography method well known in the art, so the detailed description is to be omitted. The method of manufacturing the multi-layer selection device may be implemented by applying a conventional CMOS technology.
도 6을 참조하면, 기판(110)을 제공한다. 기판(110)은, 실리콘층(112) 및 실리콘 산화물층(114)이 적층되어 구성될 수 있다. Referring to FIG. 6 , a
도 7을 참조하면, 기판(110) 상에 하부 전극층(120)을 형성한다. 선택적으로, 하부 전극층(120)을 형성하기 전에 기판(110) 상에 접착층(122)을 형성할 수 있다. 접착층(122)과 하부 전극층(120)은, 예를 들어 전자빔 증발을 이용하여 형성할 수 있다.Referring to FIG. 7 , the
도 8을 참조하면, 하부 전극층(120) 상에 절연층(130)을 형성한다. 절연층(130)은, 예를 들어 플라즈마 강화 화학기상증착법(PECVD)을 이용하여 형성할 수 있다.Referring to FIG. 8 , the insulating
도 9를 참조하면, 절연층(130)의 일부 영역을 제거하여, 하부 전극층(120)을 노출하는 비아홀(135)을 형성한다. 비아홀(135)은, 예를 들어 KrF 리소그래피 방법과 반응성 이온 식각 방법을 이용하여 형성할 수 있다.Referring to FIG. 9 , a portion of the insulating
도 10을 참조하면, 비아홀(135) 내에 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층(140)을 형성한다.Referring to FIG. 10 , a
스위칭층(140)을 형성하는 단계는, 절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층(180)을 형성하는 단계; 문턱전압 제어층(180) 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층(170)을 형성하는 단계; 및 전도성 필라멘트 형성층(170) 상에 상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층(160)을 형성하는 단계;를 포함할 수 있다.The forming of the
또는, 스위칭층(140)을 형성하는 단계는, 상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층(160)을 형성하는 단계; 금속 도핑층(160) 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층(170)을 형성하는 단계; 및 전도성 필라멘트 형성층(170) 상에, 절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층(180)을 형성하는 단계;를 포함할 수 있다.Alternatively, the forming of the
금속 도핑층(160) 또는 전도성 필라멘트 형성층(170)은 산화물 타겟과 금속 타겟을 함께 사용하는 동시 스퍼터링을 이용하여 금속의 도핑 농도의 구배를 가지도록 형성할 수 있다.The
문턱전압 제어층(180)은 원자층 증착법을 이용하여 형성할 수 있다. 이에 따라, 치밀하고 얇은 두께의 층을 형성할 수 있다.The threshold
이어서, 스위칭층(140) 상에 상부 전극층(150)을 형성하여, 도 2의 다중층 선택 소자(100)를 완성한다. 상부 전극층(150)은, 예를 들어 전자빔 증발을 이용하여 형성할 수 있다.Next, the
또한, 추가적으로 다중층 선택 소자(100)를 100℃ 내지 500℃의 온도에서 어닐링할 수 있다.In addition, the
실험예Experimental example
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.Hereinafter, preferred experimental examples are presented to help the understanding of the present invention. However, the following experimental examples are only for helping understanding of the present invention, and the present invention is not limited by the following experimental examples.
다중층 선택 소자의 제조Fabrication of Multilayer Selection Elements
실리콘(Si) 상에 실리콘 산화물층(SiO2)이 형성된 SiO2/Si 기판을 준비하였다. 상기 기판 상에 전자빔 증발을 이용하여 접착층과 하부 전극층을 순차적으로 형성하였다. 상기 접착층은 약 10 nm 두께를 가지며, 티타늄(Ti)을 포함하였다. 상기 하부 전극층은 약 100 nm 두께를 가지며, 백금(Pt)을 포함하였다. 이어서, 플라즈마 강화 화학기상증착법(PECVD)을 이용하여, 상기 하부 전극층 상에 절연층을 형성하였다. 상기 절연층은 약 100 nm 두께를 가지며, 실리콘 산화물(SiO2)을 포함하였다.A SiO 2 /Si substrate having a silicon oxide layer (SiO 2 ) formed on silicon (Si) was prepared. An adhesive layer and a lower electrode layer were sequentially formed on the substrate by electron beam evaporation. The adhesive layer had a thickness of about 10 nm and included titanium (Ti). The lower electrode layer had a thickness of about 100 nm and included platinum (Pt). Then, an insulating layer was formed on the lower electrode layer using plasma enhanced chemical vapor deposition (PECVD). The insulating layer had a thickness of about 100 nm, and included silicon oxide (SiO 2 ).
이어서, KrF 리소그래피 방법과 반응성 이온 식각 방법을 이용하여, 상기 절연층을 관통하는 복수의 비아홀을 형성하였다. 상기 비아홀들은 250 nm의 직경과 100 nm의 깊이를 가졌다. 상기 비아홀에 의하여 상기 하부 전극층이 노출되었다. 상기 비아홀들에 의하여 패터닝된 상기 절연층은 다중층 선택 소자의 셀들을 격리하기 위하여 사용된다.Then, a plurality of via holes passing through the insulating layer were formed using a KrF lithography method and a reactive ion etching method. The via holes had a diameter of 250 nm and a depth of 100 nm. The lower electrode layer was exposed through the via hole. The insulating layer patterned by the via holes is used to isolate cells of the multi-layer selection device.
이어서, 상기 비아홀 내에서, 상기 하부 전극층 상에 실리콘 산화물층을 원자층 증착법을 이용하여 약 300℃에서 형성하였다. 상기 실리콘 산화물층은 약 2 nm의 두께를 가지거나 또는 약 4 nm의 두께를 가졌다.Then, in the via hole, a silicon oxide layer was formed on the lower electrode layer at about 300° C. using an atomic layer deposition method. The silicon oxide layer had a thickness of about 2 nm or a thickness of about 4 nm.
이어서, 상기 비아홀 내에서, 상기 실리콘 산화물층 상에 스퍼터링을 이용하여 아연 산화물층을 형성하였다. 상기 아연 산화물층은 아연 산화물 타겟(99.99% 순도)을 20/1 sccm 유동 속도의 Ar/O2 가스 환경에서 형성하였다. 상기 스퍼터링은 150 W의 고주파수(RF) 전력에서 수행되었다. 상기 아연 산화물층이 형성되는 동안의 상기 스퍼터링 챔버의 작동 압력은 10 mTorr 이었다. 상기 아연 산화물층은 약 25 nm 두께를 가졌다.Then, in the via hole, a zinc oxide layer was formed on the silicon oxide layer by sputtering. The zinc oxide layer was formed with a zinc oxide target (99.99% purity) in an Ar/O 2 gas environment at a flow rate of 20/1 sccm. The sputtering was performed at a high frequency (RF) power of 150 W. The operating pressure of the sputtering chamber during the formation of the zinc oxide layer was 10 mTorr. The zinc oxide layer had a thickness of about 25 nm.
이어서, 상기 비아홀 내에서, 상기 아연 산화물층 상에 은-도핑 아연 산화물층을 형성하였다. 상기 은-도핑 아연 산화물층은 은(Ag) 타겟(99.99% 순도) 및 아연 산화물(ZnO) 타겟(99.99% 순도)을 20/1 sccm 유동 속도의 Ar/O2 가스 환경에서 형성하였다. 상기 은-도핑 아연 산화물층들은 동시 스퍼터링에 의하여 증착하였다. 이때에, 상기 아연 산화물 타겟에 제공된 고주파수(RF) 전력은 150 W 이었고, 상기 은 타겟에 제공된 직류 전력은 20 W 이었다. 상기 은-도핑 아연 산화물층이 형성되는 동안의 상기 스퍼터링 챔버의 작동 압력은 10 mTorr 이었다. 상기 은-도핑 아연 산화물층은 약 5 nm 두께를 가졌다.Then, in the via hole, a silver-doped zinc oxide layer was formed on the zinc oxide layer. The silver-doped zinc oxide layer was formed by forming a silver (Ag) target (99.99% purity) and a zinc oxide (ZnO) target (99.99% purity) in an Ar/O 2 gas environment at a flow rate of 20/1 sccm. The silver-doped zinc oxide layers were deposited by simultaneous sputtering. In this case, the high frequency (RF) power provided to the zinc oxide target was 150 W, and the direct current power provided to the silver target was 20 W. The operating pressure of the sputtering chamber during the formation of the silver-doped zinc oxide layer was 10 mTorr. The silver-doped zinc oxide layer had a thickness of about 5 nm.
이어서, 상기 은-도핑 아연 산화물층 상에 75 W의 스퍼터링을 이용하여 상부 전극층을 형성하였다. 상기 상부 전극층은 약 60 nm 두께를 가지며, 백금(Pt)을 포함하였다.Then, an upper electrode layer was formed on the silver-doped zinc oxide layer by sputtering at 75 W. The upper electrode layer had a thickness of about 60 nm and included platinum (Pt).
상기 실리콘 산화물층은 문턱전압 제어층(180)에 상응하고, 상기 아연 산화물층(또는 은-미도핑 아연 산화물층)은 전도성 필라멘트 형성층(170)에 상응하고, 상기 은-도핑 아연 산화물층은 금속 도핑층(160)에 상응한다.The silicon oxide layer corresponds to the threshold
이어서, 대기 조건 하에서 300℃의 온도에서 약 10분 동안 어닐링하였다. 이에 따라, Pt/AZO/ZnO/ SiO2/Pt 구조를 가지는 다중층 선택 소자를 형성하였다.It was then annealed for about 10 minutes at a temperature of 300° C. under atmospheric conditions. Accordingly, a multilayer selection device having a Pt/AZO/ZnO/SiO 2 /Pt structure was formed.
비교예로서, 동일한 방식으로, Pt/AZO/ZnO/Pt 구조의 단일층 선택 소자를 형성하였다. 상기 비교예는 실리콘 산화물층을 포함하지 않는 경우이다.As a comparative example, a single-layer selection device having a Pt/AZO/ZnO/Pt structure was formed in the same manner. The comparative example is a case in which the silicon oxide layer is not included.
저항 스위칭 메모리 소자의 제조Fabrication of resistive switching memory devices
상술한 바와 같이, SiO2/Si 기판을 준비하고, 접착층, 하부 전극층, 및 절연층을 형성한 후에, 상기 절연층을 관통하고 상기 하부 전극층을 노출하는 복수의 비아홀을 형성하였다.As described above, after preparing the SiO 2 /Si substrate and forming the adhesive layer, the lower electrode layer, and the insulating layer, a plurality of via holes passing through the insulating layer and exposing the lower electrode layer were formed.
이어서, 상기 비아홀 내에서, 상기 하부 전극층 상에 ZrOx 층을 원자층 증착법을 이용하여 약 280℃에서 형성하였다. 상기 ZrOx 층을 형성하기 위하여, 지르코늄 전구체로서 Zr[N(C2H5)CH3]4 (TEMAZ)를 사용하였고 산소 소스로서 오존을 사용하였다. 상기 ZrOx 층은 약 5 nm의 두께를 가졌다.Then, in the via hole, a ZrO x layer was formed on the lower electrode layer at about 280° C. using an atomic layer deposition method. To form the ZrO x layer, Zr[N(C 2 H 5 )CH 3 ] 4 (TEMAZ) was used as a zirconium precursor and ozone was used as an oxygen source. The ZrO x layer had a thickness of about 5 nm.
이어서, 상기 비아홀 내에서, 상기 ZrOx 층 상에 아연 산화물(ZnO)층을 스퍼터링을 이용하여 150 W에서 증착하였다. 상기 아연 산화물층이 형성되는 동안의 상기 스퍼터링 챔버의 작동 압력은 10 mTorr 이었다. 상기 아연 산화물층은 약 15 nm의 두께를 가졌다.Then, in the via hole, a zinc oxide (ZnO) layer was deposited on the ZrO x layer at 150 W by sputtering. The operating pressure of the sputtering chamber during the formation of the zinc oxide layer was 10 mTorr. The zinc oxide layer had a thickness of about 15 nm.
이어서, 상기 ZrOx 층 상에 티타늄(Ti) 타겟(99.99% 순도)을 이용하여 직류 스퍼터링으로 상온에서 티타늄층(Ti)을 형성하였고, 이어서 상기 티타늄층 상에 상부 전극을 형성하였다. 상기 스퍼터링 동안에, 상기 티타늄 타겟에 400 W의 직류 스퍼터링 전력을 인가하였고, 스퍼터링 챔버의 작동 압력은 2 mTorr 이었다. 상기 티타늄층은 접착층으로 기능할 수 있고, 약 10 nm의 두께를 가졌다. 상기 상부 전극층은 약 100 nm 두께를 가지며, 티타늄 질화물(TiN)을 포함하였다. 이에 따라, TiN/Ti/ZnO/ZrOx/Pt 구조의 저항 스위칭 메모리 소자를 완성하였다.Then, a titanium (Ti) layer was formed on the ZrO x layer by direct current sputtering using a titanium (Ti) target (99.99% purity) at room temperature, and then an upper electrode was formed on the titanium layer. During the sputtering, a DC sputtering power of 400 W was applied to the titanium target, and the working pressure of the sputtering chamber was 2 mTorr. The titanium layer could function as an adhesive layer and had a thickness of about 10 nm. The upper electrode layer had a thickness of about 100 nm and included titanium nitride (TiN). Accordingly, a resistance switching memory device having a TiN/Ti/ZnO/ZrO x /Pt structure was completed.
다중층 선택 소자의 특성 분석Characterization of Multilayer Selective Devices
상기 다중층 선택 소자의 전기적 특성을 반도체 파라미터 분석기(4200A-SCS, Keithley)를 이용하여 대기 조건하에서 상온에서 측정하였다. 상기 다중층 선택 소자의 스위칭 특성을 펄스 발생기(33600A, Keysight) 및 오실로스코프(TDS 5054, Tektronix)를 이용하여 측정하였다. 상기 다중층 선택 소자의 전기적 특성 분석을 위하여, 백금으로 구성된 상부 전극에 바이어스 전압을 인가하였고, 하부 전극은 접지하였다.Electrical characteristics of the multilayer selection device were measured at room temperature under atmospheric conditions using a semiconductor parameter analyzer (4200A-SCS, Keithley). The switching characteristics of the multilayer selection device were measured using a pulse generator (33600A, Keysight) and an oscilloscope (TDS 5054, Tektronix). In order to analyze the electrical characteristics of the multilayer selection device, a bias voltage was applied to the upper electrode made of platinum, and the lower electrode was grounded.
상기 다중층 선택 소자의 단면 미세조직을 주사전자현미경(JSM-7800F Prime, JEOL)을 이용하여 관찰하였다.The cross-sectional microstructure of the multilayer selection device was observed using a scanning electron microscope (JSM-7800F Prime, JEOL).
결과 및 논의Results and discussion
도 11은 본 발명의 일실시예에 따른 다중층 선택 소자의 단면을 나타내는 주사전자현미경 사진이다.11 is a scanning electron microscope photograph showing a cross-section of a multi-layer selection device according to an embodiment of the present invention.
도 11을 참조하면, Si/SiO2 기판 상에 티타늄(Ti)으로 구성된 접착층, 백금(Pt)으로 구성된 하부 전극층, 및 실리콘 산화물(SiO2)로 구성된 절연층이 형성되어 있다. 상기 절연층의 일부 영역에 비아홀이 형성되어 있다. 상기 비아홀 내에, 적색 영역으로 표시된 바와 같이, 상기 하부 전극층 상에 SiO2/ZnO/AZO으로 구성된 다중층이 형성되어 있다.Referring to FIG. 11 , an adhesive layer made of titanium (Ti), a lower electrode layer made of platinum (Pt), and an insulating layer made of silicon oxide (SiO 2 ) are formed on a Si/SiO 2 substrate. A via hole is formed in a portion of the insulating layer. In the via hole, as indicated by a red region, a multi-layer composed of SiO 2 /ZnO/AZO is formed on the lower electrode layer.
상기 비아홀 내에 형성된 실리콘 산화물층(SiO2)은 문턱전압 제어층(180)으로서, 상기 다중층 선택 소자의 문턱 전압 특성을 제어하는 기능을 수행할 수 있다. 상기 비이홀 내에 형성된 아연 산화물층(ZnO)은 전도성 필라멘트 형성층(170)으로서, 상기 전도성 필라멘트가 형성될 수 있는 스위칭층으로 기능할 수 있다.A silicon oxide layer (SiO 2 ) formed in the via hole is a threshold
도 12는 본 발명의 일실시예에 따른 다중층 선택 소자의 전류-전압 특성을 나타내는 그래프들이다.12 is a graph showing current-voltage characteristics of a multi-layer selection device according to an embodiment of the present invention.
도 12를 참조하면, 상기 다중층 선택 소자의 전류 전압(I-V) 특성을 측정하여, 실리콘 산화물로 구성된 문턱전압 제어층의 삽입에 따른 문턱 스위칭 특성에의 영향을 검토한다. 전기적 측정 동안에, 백금 상부 전극에 전기적 바이어스를 인가하였고, 백금 하부 전극은 접지하였다.Referring to FIG. 12 , by measuring the current voltage (I-V) characteristics of the multi-layer selection device, the effect of the insertion of the threshold voltage control layer made of silicon oxide on the threshold switching characteristics is examined. During electrical measurements, an electrical bias was applied to the platinum upper electrode, and the platinum lower electrode was grounded.
도 12의 (a)를 참조하면, 비교예로서 상기 문턱전압 제어층을 포함하지 않는 경우이다. 비교예는, 10-13 A의 낮은 수준의 오프 전류를 가졌다. 또한, 10 μA의 컴플라이언스 전류(Icc)에서 전압을 0 V 에서 3 V 로 스위프하면, 0.7 V의 문턱 전압(Vth)에서 문턱 스위칭 거동이 관찰되었다. 이때에, 저항은 약 108 의 비율로 고저항 상태(HRS)에서 저저항 상태(LRS)로 변화되었다. 이어서, 전압을 반대 방향으로 3 V 에서 0 V 로 스위프하면, 저저항 상태(LRS)에서 고저항 상태(HRS)로 급격하게 변화되었다. 고저항 상태(HRS)에서 저저항 상태(LRS)로의 저항의 변화는 아연 산화물(ZnO) 스위칭층 내의 은(Ag) 전도성 필라멘트의 형성과 관련된 것으로 분석된다.Referring to FIG. 12A , as a comparative example, the threshold voltage control layer is not included. The comparative example had a low level of off current of 10 -13 A. In addition, when the voltage was swept from 0 V to 3 V at a compliance current (I cc ) of 10 μA, a threshold switching behavior was observed at a threshold voltage (V th ) of 0.7 V. At this time, the resistance was changed from the high resistance state (HRS) to the low resistance state (LRS) at a rate of about 10 8 . Then, when the voltage is swept from 3 V to 0 V in the opposite direction, the low resistance state (LRS) to the high resistance state (HRS) is abruptly changed. The change in resistance from the high resistance state (HRS) to the low resistance state (LRS) is analyzed to be related to the formation of silver (Ag) conductive filaments in the zinc oxide (ZnO) switching layer.
도 12의 (b)를 참조하면, 실시예로서 4 nm 두께의 실리콘 산화물로 구성된 문턱전압 제어층을 포함하는 경우이다. 실시예는, 예를 들어 10-14 A 내지 10-12 A, 예를 들어 10-13 A의 낮은 수준의 오프 전류를 가졌다. 또한, 10 μA의 컴플라이언스 전류(Icc)에서 3 V에서 일렉트로포밍(electroforming) 현상을 나타내었다. 상기 소자의 일렉트로포밍이 수행된 후에, 상기 선택 소자의 문턱 스위칭을 측정하기 위하여, 상기 전압을 0 V 에서 3 V 로 스위프하였다. 실시예의 상기 다중층 선택 소자의 문턱 스위칭 거동으로서, 비교예에 비하여 높은 2.2 V의 문턱 전압이 측정되었다. 이때에, 저항은 약 107 ~ 108 의 비율로 고저항 상태(HRS)에서 저저항 상태(LRS)로 변화되었다. 전압을 반대 방향으로 3 V 에서 0 V 로 스위프하면, 전압 수준은 상이하지만 비교예와 유사한 거동으로 저저항 상태(LRS)에서 고저항 상태(HRS)로 급격하게 변화되었다.Referring to FIG. 12B , as an embodiment, a threshold voltage control layer made of silicon oxide having a thickness of 4 nm is included. Examples have low levels of off currents, for example from 10 -14 A to 10 -12 A, for example 10 -13 A. In addition, an electroforming phenomenon was exhibited at 3 V at a compliance current of 10 μA (I cc ). After the electroforming of the device was performed, the voltage was swept from 0 V to 3 V in order to measure the threshold switching of the selection device. As a threshold switching behavior of the multi-layer selection device of the embodiment, a threshold voltage of 2.2 V, which is higher than that of the comparative example, was measured. At this time, the resistance was changed from the high resistance state (HRS) to the low resistance state (LRS) at a ratio of about 10 7 to 10 8 . When the voltage is swept from 3 V to 0 V in the opposite direction, the voltage level is different but abruptly changed from the low resistance state (LRS) to the high resistance state (HRS) with a similar behavior to the comparative example.
비교예와 실시예 모두, 문턱전압 제어층의 존재와 무관하게, 낮은 오프 전류를 가지는 문턱 스위칭 거동을 나타내었다. 그러나, 상기 4 nm 두께의 실리콘 산화물로 구성된 상기 문턱전압 제어층을 가지는 실시예는, 문턱 전압이 0.7 V 에서 2.2 V 로 변화됨을 확인하였다. 따라서, 상기 문턱전압 제어층은 문턱 전압을 증가시킬 수 있다.Both the comparative examples and the examples exhibited a threshold switching behavior with a low off-state current regardless of the presence of the threshold voltage control layer. However, in the embodiment having the threshold voltage control layer made of the 4 nm-thick silicon oxide, it was confirmed that the threshold voltage was changed from 0.7 V to 2.2 V. Accordingly, the threshold voltage control layer may increase the threshold voltage.
도 13는 본 발명의 일실시예에 따른 다중층 선택 소자의 문턱전압 제어층의 두께에 따른 전기적 특성 변화를 나타내는 그래프들이다.13 is a graph illustrating changes in electrical characteristics according to a thickness of a threshold voltage control layer of a multi-layer selection device according to an embodiment of the present invention.
도 13의 (a)를 참조하면, 문턱전압 제어층의 두께에 따른 전류-전압 특성이 나타나있다. 상기 문턱전압 제어층이 없는 비교예는 0.7 V의 문턱 전압을 나타내었다. 반면, 실시예의 경우로서, 실리콘 산화물로 구성된 문턱전압 제어층의 두께가 2 nm 경우는 1.3 V의 문턱 전압을 나타내었고, 상기 문턱전압 제어층의 두께가 4 nm 경우는 2.2 V의 문턱 전압을 나타내었다. 따라서, 문턱전압 제어층의 두께가 증가됨에 따라 상기 문턱 전압이 증가됨을 알 수 있다.Referring to FIG. 13A , current-voltage characteristics according to the thickness of the threshold voltage control layer are shown. The comparative example without the threshold voltage control layer exhibited a threshold voltage of 0.7 V. On the other hand, in the case of the embodiment, when the thickness of the threshold voltage control layer made of silicon oxide was 2 nm, the threshold voltage was 1.3 V, and when the thickness of the threshold voltage control layer was 4 nm, the threshold voltage was 2.2 V. it was Accordingly, it can be seen that the threshold voltage increases as the thickness of the threshold voltage control layer increases.
도 13의 (b)를 참조하면, 문턱전압 제어층의 두께에 따른 문턱 전압 분포가 나타나있다. 각각의 경우는 20 회의 반복적인 문턱 스위칭 동작으로부터 문턱 전압을 측정하였다. 상기 문턱전압 제어층이 없는 비교예는 0.75 V의 평균 문턱 전압을 나타내었다. 반면, 실시예의 경우로서, 상기 문턱전압 제어층의 두께가 2 nm 경우는 1.27 V의 평균 문턱 전압을 나타내었고, 상기 문턱전압 제어층의 두께가 4 nm 경우는 1.95 V의 평균 문턱 전압을 나타내었다.Referring to FIG. 13B , the threshold voltage distribution according to the thickness of the threshold voltage control layer is shown. In each case, the threshold voltage was measured from 20 repeated threshold switching operations. The comparative example without the threshold voltage control layer showed an average threshold voltage of 0.75 V. On the other hand, in the case of the embodiment, when the thickness of the threshold voltage control layer was 2 nm, the average threshold voltage was 1.27 V, and when the thickness of the threshold voltage control layer was 4 nm, the average threshold voltage was 1.95 V. .
상기 결과로부터, 다중층 선택 소자의 문턱 전압은 아연 산화물로 구성된 전도성 필라멘트 형성층과 하부 전극층 사이에 상기 실리콘 산화물로 구성된 문턱전압 제어층을 삽입함에 따라 증가될 수 있고, 또한 문턱전압 제어층의 두께를 제어함에 따라 상기 문턱 전압의 크기를 제어할 수 있다.From the above results, the threshold voltage of the multi-layer selection device can be increased by inserting the threshold voltage control layer composed of silicon oxide between the conductive filament forming layer composed of zinc oxide and the lower electrode layer, and the thickness of the threshold voltage control layer can also be increased. According to the control, the magnitude of the threshold voltage may be controlled.
상기 문턱전압 제어층을 구성하는 실리콘 산화물층을 원자층 증착법을 이용하여 형성하면, 낮은 밀도의 결함을 가지게 된다. 상기 결합을 통하여 은 이온들이 이동할 수 있다. 따라서, 은-도핑 아연 산화물로 구성된 금속 도핑층으로부터 문턱전압 제어층을 통하여 하부 전극층으로 은 이온을 이동시켜 전도성 필라멘트를 형성하려면, 문턱전압 제어층에 은 이온의 이동이 어려우므로 고전압이 요구된다. 따라서, 상기 전기화학적 금속화 기반의 다중층 선택 소자에 문턱전압 제어층을 삽입하면, 상기 선택 소자의 문턱 전압을 제어할 수 있다.When the silicon oxide layer constituting the threshold voltage control layer is formed using an atomic layer deposition method, it has a low density of defects. Silver ions may move through the bonding. Therefore, in order to form a conductive filament by moving silver ions from the metal doped layer composed of silver-doped zinc oxide to the lower electrode layer through the threshold voltage control layer, a high voltage is required because the movement of silver ions in the threshold voltage control layer is difficult. Accordingly, when a threshold voltage control layer is inserted into the electrochemical metallization-based multi-layer selection device, the threshold voltage of the selection device can be controlled.
실시예의 다중층 선택 소자에 펄스를 인가하여 문턱 스위칭 특성을 측정하였다. 6 V 및 100 μs 의 쓰기 펄스와 0.6 V 및 50 μs 의 읽기 펄스를 10 μs 의 완화 시간으로 상기 선택 소자의 상부 전극에 인가하였다. 상기 완화 시간은 상기 쓰기 펄스를 인가한 후에 정류 수준의 급격한 변화가 측정되는 시간으로 정의하였다. 상기 선택 소자의 온-스위칭 시간은 6 μs 로 측정되었다. 또한, 상기 선택 소자는 약 10 μs 시간에서 초기 오프-상태로 되돌아갔다. 이러한 결과로부터, 문턱전압 제어층을 가지는 다중층 선택 소자는 펄스 동작을 이용하여 안정적으로 동작할 수 있다.The threshold switching characteristics were measured by applying a pulse to the multilayer selection device of the embodiment. Write pulses of 6 V and 100 μs and read pulses of 0.6 V and 50 μs were applied to the upper electrode of the selection device with a relaxation time of 10 μs. The relaxation time was defined as a time during which a rapid change in the rectification level was measured after the write pulse was applied. The on-switching time of the selection element was measured to be 6 μs. In addition, the selection element returned to its initial off-state at about 10 μs time. From these results, the multi-layer selection device having the threshold voltage control layer can be stably operated using a pulse operation.
도 14는 본 발명의 일실시예에 따른 다중층 선택 소자의 컴플라이언스 전류 하에서의 전류-전압 특성을 나타내는 그래프이다.14 is a graph illustrating current-voltage characteristics under a compliance current of a multi-layer selection device according to an embodiment of the present invention.
도 14를 참조하면, 0.1 μA, 1 μA, 및 10 μA 의 다양한 컴플라이언스 전류(Icc) 하에서 상기 다중층 선택 소자의 문턱 스위칭 거동을 측정하였다. 상기 다중층 선택 소자는 4 nm 두께의 문턱전압 제어층을 가졌다. 상기 다양한 컴플라이언스 전류 하에서, 상기 실리콘 산화물 개재층을 가지는 상기 선택 소자는 10-13 A 의 낮은 오프 전류를 나타내었고, 약 1.8 V 내지 2 V 범위의 높은 문턱 전압을 나타내었다. 따라서, 상기 다중층 선택 소자는 신뢰성있는 문턱 스위칭 특성을 가짐을 알 수 있다.Referring to FIG. 14 , the threshold switching behavior of the multilayer selection device was measured under various compliance currents (I cc ) of 0.1 μA, 1 μA, and 10 μA. The multilayer selection device had a threshold voltage control layer with a thickness of 4 nm. Under the various compliance currents, the selection device having the silicon oxide intervening layer exhibited a low off-state current of 10 -13 A and a high threshold voltage in the range of about 1.8 V to 2 V. Accordingly, it can be seen that the multi-layer selection device has reliable threshold switching characteristics.
도 15는 본 발명의 일실시예에 따른 다중층 선택 소자의 온-상태 및 오프-상태의 누적확률분포를 나타내는 그래프이다.15 is a graph illustrating cumulative probability distributions of an on-state and an off-state of a multi-layer selection device according to an embodiment of the present invention.
도 15를 참조하면, 반복적인 직류 측정을 이용하여 온-상태 저항과 오프-상태 저항의 누적확률분포를 측정하였다. 상기 다중층 선택 소자는 4 nm 두께의 문턱전압 제어층을 가졌다. 상기 저항 분포는 20 회의 반복적인 직류 전압 동작 동안 측정되었고, 온-상태 저항과 오프-상태 저항은 1 V 의 읽기 전압에서 측정되었다. 결과적으로, 예를 들어 107 내지 109 범위, 예를 들어 108 의 높은 선택성을 가지며, 신뢰성있는 온-상태 저항 분포 및 오프-상태 저항 분포를 나타냄을 알 수 있다.Referring to FIG. 15 , the cumulative probability distribution of the on-state resistance and the off-state resistance was measured using repeated DC measurement. The multilayer selection device had a threshold voltage control layer with a thickness of 4 nm. The resistance distribution was measured during 20 repeated DC voltage operations, and the on-state resistance and off-state resistance were measured at a read voltage of 1 V. As a result, it can be seen that, for example, it has a high selectivity in the range of 10 7 to 10 9 , for example 10 8 , and exhibits reliable on-state resistance distribution and off-state resistance distribution.
도 16은 본 발명의 일실시예에 따른 다중층 선택 소자의 내구성 특성을 나타내는 그래프이다.16 is a graph illustrating durability characteristics of a multi-layer selection device according to an embodiment of the present invention.
도 16을 참조하면, 반복적인 동작 동안의 선택 소자의 안정성을 평가하기 위하여, 반복적인 펄스 동작을 이용하여 내구성 특성을 측정하였다. 상기 다중층 선택 소자는 4 nm 두께의 문턱전압 제어층을 가졌다. 4 V 및 100 μs 의 쓰기 펄스와 0.4 V 및 50 μs 의 읽기 펄스를 상기 펄스들 사이에 100 μs 의 완화 시간으로 반복하여 인가하여, 상기 다중층 선택 소자의 내구성 특성을 평가하였다. 상기 선택 소자는 두드러진 열화 없이 104 사이클에 대하여 안정된 온-동작 및 오프-동작을 나타내었고, 따라서 신뢰성있는 문턱 스위칭 특성을 가짐을 알 수 있다.Referring to FIG. 16 , in order to evaluate the stability of the selection device during repetitive operation, durability characteristics were measured using repetitive pulse operation. The multilayer selection device had a threshold voltage control layer with a thickness of 4 nm. A write pulse of 4 V and 100 μs and a read pulse of 0.4 V and 50 μs were repeatedly applied with a relaxation time of 100 μs between the pulses to evaluate the durability characteristics of the multilayer selection device. The selection element exhibited stable on-operation and off-operation for 10 4 cycles without significant deterioration, and thus it can be seen that it has reliable threshold switching characteristics.
도 17은 본 발명의 일실시예에 따른 다중층 선택 소자의 열안정성 특성을 나타내는 그래프이다.17 is a graph illustrating thermal stability characteristics of a multi-layer selection device according to an embodiment of the present invention.
도 17을 참조하면, 상기 다중층 선택 소자의 열안정성을 다양한 온도들에서 평가하였다. 상기 다중층 선택 소자는 4 nm 두께의 문턱전압 제어층을 가졌다. 온 상태 저항과 오프-상태의 저항은 각각 1 V에서 측정하였다. 상기 다중층 선택 소자의 온-상태 저항과 오프-상태 저항은 300℃까지 두드러진 열화없이 유지되었다.Referring to FIG. 17 , the thermal stability of the multilayer selection device was evaluated at various temperatures. The multilayer selection device had a threshold voltage control layer with a thickness of 4 nm. The on-state resistance and the off-state resistance were measured at 1 V, respectively. The on-state resistance and off-state resistance of the multilayer selection element were maintained up to 300° C. without significant deterioration.
이러한 결과로부터, 상기 실리콘 산화물로 구성된 문턱전압 제어층을 포함하는 다중층 선택 소자는 메모리 장치를 위한 선택 소자로서 사용될 수 있다.From these results, the multi-layer selection device including the threshold voltage control layer made of silicon oxide can be used as a selection device for a memory device.
도 18은 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자의 개략도이다.18 is a schematic diagram of a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
도 18의 (a)는, 비교예로서 문턱전압 제어층을 포함하지 않는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다. 도 18의 (b)는, 실시예로서 4 nm 두께의 실리콘 산화물로 구성된 문턱전압 제어층을 포함하는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다.18A is a case in which a 1S-1R device is configured as a multi-layer selection device that does not include a threshold voltage control layer as a comparative example. 18B is a case in which the 1S-1R device is configured as a multi-layer selection device including a threshold voltage control layer made of silicon oxide having a thickness of 4 nm as an embodiment.
도 18을 참조하면, 이러한 결합으로서, 상기 다중층 선택 소자와 상기 저항 스위칭 메모리 소자의 호환성을 확인할 수 있다. 상기 저항 스위칭 메모리 소자는 TiN/Ti/ZnO/ZrOx/Pt 구조를 가진다. 상기 저항 스위칭 메모리 소자는 백금(Pt)으로 구성된 하부 전극과, ZrOx 및 티타늄(Ti)으로 구성된 메모리층, 및 티타늄 질화물(TiN)로 구성된 상부 전극을 포함한다. 상기 다중층 선택 소자의 하부 전극과 상기 저항 스위칭 메모리 소자의 상부 전극이 전기적으로 연결되어 있다. 상기 다중층 선택 소자의 상부 전극에는 전압이 인가되고, 상기 저항 스위칭 메모리 소자의 하부 전극은 접지되어 있다. 상기 저항 스위칭 메모리 소자는 2.8 V 의 셋 전압(Vset)에서 저항 스위칭 특성을 나타내었다.Referring to FIG. 18 , with this combination, compatibility between the multi-layer selection device and the resistance switching memory device can be confirmed. The resistance switching memory device has a TiN/Ti/ZnO/ZrO x /Pt structure. The resistance switching memory device includes a lower electrode made of platinum (Pt), a memory layer made of ZrO x and titanium (Ti), and an upper electrode made of titanium nitride (TiN). The lower electrode of the multi-layer selection element and the upper electrode of the resistance switching memory element are electrically connected to each other. A voltage is applied to the upper electrode of the multilayer selection device, and the lower electrode of the resistance switching memory device is grounded. The resistance switching memory device exhibited resistance switching characteristics at a set voltage (V set ) of 2.8 V.
도 19는 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자의 전류-전압 특성을 나타내는 그래프들이다.19 is a graph illustrating current-voltage characteristics of a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
도 19의 (a)를 참조하면, 비교예로서 문턱전압 제어층을 포함하지 않는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다. 비교예의 경우, 전압을 인가하면 상기 다중층 선택 소자는, 0.7 V의 문턱 전압에서 스위칭 동작을 수행하였고, 상기 저항 스위칭 메모리 소자는 2.8 V 에서 셋(SET) 동작을 수행하였다. 상기 다중층 선택 소자(1S)의 문턱 전압(Vth)이 상기 1/2 선택 전압(1/2Vselect)에 비하여 작으므로, 쓰기 동작 동안에 선택되지 않은 다중층 선택 소자가 온-상태가 될 수 있다. 따라서, 누설 전류가 크게 나타날 수 있다.Referring to FIG. 19A , as a comparative example, a 1S-1R device is configured as a multi-layer selection device that does not include a threshold voltage control layer. In the case of the comparative example, when a voltage was applied, the multilayer selection device performed a switching operation at a threshold voltage of 0.7 V, and the resistance switching memory device performed a SET operation at 2.8 V. Since the threshold voltage V th of the
도 19의 (b)를 참조하면, 실시예로서 4 nm 두께의 실리콘 산화물로 구성된 문턱전압 제어층을 포함하는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다. 실시예의 경우, 전압을 인가하면 상기 다중층 선택 소자는 1.9 V의 문턱 전압에서 스위칭 동작을 수행하였고, 상기 저항 스위칭 메모리 소자는 2.8 V 에서 셋 동작을 수행하였다. 상기 다중층 선택 소자(1S)의 문턱 전압(Vth)이 상기 1/2 선택 전압(1/2Vselect)에 비하여 크므로, 쓰기 동작 동안에 선택되지 않은 다중층 선택 소자가 오프-상태가 될 수 있다. 따라서, 누설 전류가 작게 나타날 수 있다.Referring to FIG. 19B , as an embodiment, a 1S-1R device is configured as a multi-layer selection device including a threshold voltage control layer made of silicon oxide having a thickness of 4 nm. In the embodiment, when a voltage is applied, the multilayer selection device performs a switching operation at a threshold voltage of 1.9 V, and the resistance switching memory device performs a set operation at 2.8 V. Since the threshold voltage V th of the
도 20은 본 발명의 일실시예에 따른 다중층 선택 소자와 저항 스위칭 메모리 소자가 결합된 1S-1R 소자를 이용하여 형성한 교차점 어레이 소자의 개략도이다.20 is a schematic diagram of a cross-point array device formed using a 1S-1R device in which a multi-layer selection device and a resistance switching memory device are combined according to an embodiment of the present invention.
도 20의 (a)는, 비교예로서 문턱전압 제어층을 포함하지 않는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다. 도 20의 (b)는, 실시예로서 4 nm 두께의 실리콘 산화물로 구성된 문턱전압 제어층을 포함하는 다중층 선택 소자로 1S-1R 소자를 구성한 경우이다.20A is a case in which a 1S-1R device is configured as a multi-layer selection device that does not include a threshold voltage control layer as a comparative example. 20 (b) is a case in which the 1S-1R device is configured as a multi-layer selection device including a threshold voltage control layer made of silicon oxide having a thickness of 4 nm as an embodiment.
도 20을 참조하면, 상기 1S-1R 소자의 쓰기 동작에서는, 선택 전압(Vselect)이 셋 전압(Vset)에 비하여 클 것이 요구된다. 상기 1S-1R 소자들이 교차점 어레이 메모리를 구성하면, 누설 전류의 차이가 생길 수 있다. 상기 1S-1R 교차점 어레이 메모리를 동작시키기 위하여 1/2 선택 전압(1/2Vselect)을 이용할 수 있다.Referring to FIG. 20 , in the write operation of the 1S-1R device, the selection voltage V select is required to be greater than the set voltage V set . When the 1S-1R devices constitute a cross-point array memory, a difference in leakage current may occur. A 1/2 select voltage (1/2V select ) may be used to operate the 1S-1R cross-point array memory.
즉, 쓰기 선택 전압(Vselect)이 워드라인1(WL1)에 인가되고, 비트라인4(BL4)는 접지되고, 1/2 선택 전압(1/2Vselect)은 선택되지 않은 워드라인들과 비트라인들에 인가된다. 이때에, 상기 선택된 워드라인1(WL1) 및 비트라인4(BL4) 상에 위치한 선택되지 않은 셀들에서 누설 전류가 발생할 수 잇다.That is, the write select voltage V select is applied to the
실시예와 같이, 상기 선택 소자가 높은 문턱 전압을 가지는 경우에는, 1/2 선택 전압(1/2Vselect)에서의 누설 전류는 10-13 A 으로 낮은 수준으로 나타낼 수 있다. 그러나, 비교예와 같이 상기 선택 소자가 낮은 문턱 전압을 가지는 경우에는, 1/2 선택 전압(1/2Vselect)에서의 누설 전류는 10-6 A 으로 증가된다. 또한, 인접한 다른 셀들에 감지 오류를 유발할 수 있다. 따라서, 상기 교차점 어레이 메모리에서 저항 스위칭 메모리 소자의 누설 전류를 감소시키기 위하여, 상기 전기화학적 금속화 기반 선택 소자의 문턱 전압을 증가시킬 필요가 있다. 상기 결과로부터, 실리콘 산화물로 구성된 문턱전압 제어층은 상기 다중층 선택 소자의 문턱 전압 및 스위칭 특성에 영향을 줄 수 있다.As in the embodiment, when the selection element has a high threshold voltage, the leakage current at the 1/2 selection voltage (1/2V select ) may be represented as low as 10 -13 A. However, as in the comparative example, when the selection device has a low threshold voltage, the leakage current at the 1/2 selection voltage (1/2V select ) is increased to 10 −6 A. Also, it may cause a sensing error in other adjacent cells. Therefore, in order to reduce the leakage current of the resistive switching memory device in the cross-point array memory, it is necessary to increase the threshold voltage of the electrochemical metallization-based selection device. From the above results, the threshold voltage control layer made of silicon oxide may affect the threshold voltage and switching characteristics of the multi-layer selection device.
결론conclusion
스퍼터링 및 원자층 증착법을 이용하여 실리콘 산화물로 구성된 문턱전압 제어층이 삽입된 전기화학적 금속화 기반 문턱 스위칭 다중층 선택 소자를 제조하였다. 상기 실리콘 산화물은 원자층증착법을 이용하여 형성하였다.An electrochemical metallization-based threshold switching multilayer selection device having a threshold voltage control layer composed of silicon oxide inserted therein was fabricated by sputtering and atomic layer deposition. The silicon oxide was formed using an atomic layer deposition method.
제조된 다중층 선택 소자는 108 의 선택성을 가지며, 상기 문턱전압 제어층을 구성하는 상기 실리콘 산화물의 두께를 제어함에 따라 0.6 V 내지 2.2 V 범위의 제어가능한 문턱 전압 특성을 가졌다. 상기 문턱전압 제어층을 삽입하여, 상기 다중층 선택 소자의 제어가능한 문턱 전압 특성이 구현되었다. 상기 다중층 선택 소자는 104 사이클까지의 교류 동작 동안에, 신뢰성있는 문턱 스위칭 특성을 나타내었다. 또한, 상기 다중층 선택 소자의 열안정성은 두드러진 열화 없이 300℃의 온도 까지 유지되었다.The manufactured multi-layer selection device had a selectivity of 10 8 and had a controllable threshold voltage characteristic in the range of 0.6 V to 2.2 V by controlling the thickness of the silicon oxide constituting the threshold voltage control layer. By inserting the threshold voltage control layer, a controllable threshold voltage characteristic of the multi-layer selection device is realized. The multilayer selection device exhibited reliable threshold switching characteristics during AC operation up to 10 4 cycles. In addition, the thermal stability of the multilayer selection device was maintained up to a temperature of 300° C. without significant deterioration.
상기 다중층 선택 소자와 저항 스위칭 메모리 소자를 연결하여, 다른 문턱 전압을 가지는 선택 소자에 의존하는 1/2 선택 전압(1/2Vselect)에서 상기 메모리 소자의 누설 전류를 비교하였다. 상기 다중층 선택 소자에 문턱전압 제어층을 삽입하면, 상기 다중층 선택 소자의 문턱 전압이 상기 저항 스위칭 메모리 소자의 셋 전압에 비하여 높게 유도되었고, 메모리 셀의 누설 전류는10-6 A 내지 10-13 A 로 감소되도록 제어할 수 있다.By connecting the multilayer selection device and the resistance switching memory device, the leakage current of the memory device was compared at a 1/2 selection voltage (1/2V select ) depending on selection devices having different threshold voltages. When a threshold voltage control layer is inserted in the multi-layer selection device, the threshold voltage of the multi-layer selection device is induced to be higher than the set voltage of the resistance switching memory device, and the leakage current of the memory cell is 10 -6 A to 10 − It can be controlled to decrease to 13 A.
이러한 결과들로부터, 넓은 범위의 제어가능한 문턱 전압을 가지는 전기화학적 금속화 기반의 문턱 스위칭 다중층 선택 소자를 고밀도 교차점 어레이 메모리에 적용될 수 있다. 또한, 문턱전압 제어층을 구성하는 실리콘 산화물의 두께를 제어하여 제어가능한 문턱 전압 특성을 가지는 다중층 선택 소자를 구현할 수 있고, 상기 다중층 선택 소자를 이용하여 고밀도 교차점 어레이 메모리의 누설 전류를 효과적으로 감소시킬 수 있다.From these results, an electrochemical metallization-based threshold switching multilayer selection device having a wide range of controllable threshold voltages can be applied to a high-density cross-point array memory. In addition, it is possible to implement a multilayer selection device having a controllable threshold voltage characteristic by controlling the thickness of silicon oxide constituting the threshold voltage control layer, and by using the multilayer selection device, it is possible to effectively reduce the leakage current of the high-density junction array memory. can do it
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The technical spirit of the present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is the technical spirit of the present invention that various substitutions, modifications and changes are possible within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in the art to which this belongs.
100: 다중층 선택 소자,
110: 기판,
120: 하부 전극층,
130: 절연층,
135: 비아홀,
140, 140a, 140b, 140c, 140d, 140e, 140f: 스위칭층,
150: 상부 전극층,
160, 161, 162: 금속 도핑층
168: 절연물 기지
170, 171, 172: 전도성 필라멘트 형성층
180, 181, 182: 문턱전압 제어층,
190: 전도성 필라멘트,
192: 금속,100: multi-layer selection element;
110: substrate;
120: a lower electrode layer;
130: an insulating layer;
135: via hole,
140, 140a, 140b, 140c, 140d, 140e, 140f: switching layer;
150: an upper electrode layer;
160, 161, 162: metal doped layer
168: insulator base
170, 171, 172: conductive filament forming layer
180, 181, 182: a threshold voltage control layer;
190: conductive filament;
192: metal,
Claims (20)
상기 기판 상에 위치하는 하부 전극층;
상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층; 및
상기 스위칭층 상에 위치하는 상부 전극층;을 포함하는,
다중층 선택 소자.Board;
a lower electrode layer positioned on the substrate;
a switching layer disposed on the lower electrode layer, performing a switching operation by forming and breaking a conductive filament, and comprising a multi-layered switching layer to control a threshold voltage by controlling the formation of the conductive filament; and
Including; an upper electrode layer positioned on the switching layer;
Multilayer selection device.
상기 스위칭층은,
상기 전도성 필라멘트를 형성하는 금속이 도핑된 금속 도핑층;
그 내부에서 상기 금속에 의하여 전도성 필라멘트가 형성되거나 또는 파괴되는 전도성 필라멘트 형성층; 및
상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하는 문턱전압 제어층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a metal doped layer doped with a metal forming the conductive filament;
a conductive filament forming layer in which a conductive filament is formed or destroyed by the metal therein; and
Including; a threshold voltage control layer for controlling the threshold voltage by controlling the formation of the conductive filament
Multilayer selection device.
상기 스위칭층은,
상기 하부 전극층 상에 위치한 문턱전압 제어층;
상기 문턱전압 제어층 상에 위치한 전도성 필라멘트 형성층; 및
상기 전도성 필라멘트 형성층 상에 위치한 금속 도핑층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a threshold voltage control layer disposed on the lower electrode layer;
a conductive filament forming layer positioned on the threshold voltage control layer; and
Containing, a metal doped layer located on the conductive filament forming layer;
Multilayer selection device.
상기 하부 전극층 상에 위치한 금속 도핑층;
상기 금속 도핑층 상에 위치한 전도성 필라멘트 형성층; 및
상기 전도성 필라멘트 형성층 상에 위치한 문턱전압 제어층;을 포함하는,
다중층 선택 소자.The method of claim 1,
a metal doped layer positioned on the lower electrode layer;
a conductive filament forming layer positioned on the metal doped layer; and
Including; a threshold voltage control layer located on the conductive filament forming layer;
Multilayer selection device.
상기 스위칭층은,
상기 하부 전극층 상에 위치한 제1 문턱전압 제어층;
상기 제1 문턱전압 제어층 상에 위치한 전도성 필라멘트 형성층;
상기 전도성 필라멘트 형성층 상에 위치한 금속 도핑층; 및
상기 금속 도핑층 상에 위치한 제2 문턱전압 제어층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a first threshold voltage control layer disposed on the lower electrode layer;
a conductive filament forming layer disposed on the first threshold voltage control layer;
a metal doped layer positioned on the conductive filament forming layer; and
A second threshold voltage control layer positioned on the metal doped layer; including,
Multilayer selection device.
상기 스위칭층은,
상기 하부 전극층 상에 위치한 제1 문턱전압 제어층;
상기 제1 문턱전압 제어층 상에 위치한 금속 도핑층;
상기 금속 도핑층 상에 위치한 전도성 필라멘트 형성층; 및
상기 전도성 필라멘트 형성층 상에 위치한 제2 문턱전압 제어층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a first threshold voltage control layer disposed on the lower electrode layer;
a metal doping layer disposed on the first threshold voltage control layer;
a conductive filament forming layer positioned on the metal doped layer; and
Containing; a second threshold voltage control layer located on the conductive filament forming layer;
Multilayer selection device.
상기 스위칭층은,
상기 하부 전극층 상에 위치한 제1 금속 도핑층;
상기 제1 금속 도핑층 상에 위치한 제1 전도성 필라멘트 형성층;
상기 제1 전도성 필라멘트 형성층 상에 위치한 문턱전압 제어층;
상기 문턱전압 제어층 상에 위치한 제2 전도성 필라멘트 형성층; 및
상기 제2 전도성 필라멘트 형성층 상에 위치한 제2 금속 도핑층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a first metal doped layer positioned on the lower electrode layer;
a first conductive filament forming layer positioned on the first metal doped layer;
a threshold voltage control layer disposed on the first conductive filament forming layer;
a second conductive filament forming layer disposed on the threshold voltage control layer; and
A second metal doped layer positioned on the second conductive filament forming layer; including,
Multilayer selection device.
상기 스위칭층은,
상기 하부 전극층 상에 위치한 제1 전도성 필라멘트 형성층;
상기 제1 전도성 필라멘트 형성층 상에 위치한 제1 금속 도핑층;
상기 제1 금속 도핑층 상에 위치한 문턱전압 제어층;
상기 문턱전압 제어층 상에 위치한 제2 금속 도핑층; 및
상기 제2 금속 도핑층 상에 위치한 제2 전도성 필라멘트 형성층;을 포함하는,
다중층 선택 소자.The method of claim 1,
The switching layer is
a first conductive filament forming layer positioned on the lower electrode layer;
a first metal doped layer positioned on the first conductive filament forming layer;
a threshold voltage control layer disposed on the first metal doped layer;
a second metal doped layer disposed on the threshold voltage control layer; and
Containing; a second conductive filament forming layer positioned on the second metal doped layer
Multilayer selection device.
상기 금속 도핑층에 도핑된 상기 금속은 상기 전도성 필라멘트 형성층으로 이동하여 상기 전도성 필라멘트를 형성하고,
상기 전도성 필라멘트는 상기 상부 전극층과 상기 하부 전극층을 전기적으로 연결하는,
다중층 선택 소자.3. The method of claim 2,
The metal doped into the metal doping layer moves to the conductive filament forming layer to form the conductive filament,
The conductive filament electrically connects the upper electrode layer and the lower electrode layer,
Multilayer selection device.
상기 전도성 필라멘트 형성층에 형성되는 상기 전도성 필라멘트는 전기적 신호가 인가되면 형성되는 특성을 가지는,
다중층 선택 소자.3. The method of claim 2,
The conductive filament formed on the conductive filament forming layer has a characteristic that is formed when an electrical signal is applied,
Multilayer selection device.
상기 전도성 필라멘트 형성층에 형성되는 상기 전도성 필라멘트는 전기적 신호가 인가되면 형성되고, 상기 전기적 신호가 제거되면 파괴되는 휘발성 특성을 가지는,
다중층 선택 소자.3. The method of claim 2,
The conductive filament formed on the conductive filament forming layer is formed when an electrical signal is applied, and has a volatile characteristic that is destroyed when the electrical signal is removed,
Multilayer selection device.
상기 문턱전압 제어층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물 및 지르코늄 산화물 중 적어도 어느 하나를 포함하는,
다중층 선택 소자.3. The method of claim 2,
The threshold voltage control layer includes at least one of silicon oxide, silicon nitride, silicon oxynitride, hafnium oxide, titanium oxide, tantalum oxide, aluminum oxide, and zirconium oxide,
Multilayer selection device.
상기 전도성 필라멘트 형성층 또는 상기 금속 도핑층은, 아연 산화물, 인듐 산화물, 인듐-아연 산화물, 인듐-갈륨 산화물, 아연-주석 산화물, 알루미늄-아연 산화물, 갈륨-아연 산화물, 인듐-아연-주석 산화물, 인듐-갈륨-아연 산화물, 인듐-갈륨-주석 산화물, 하프늄 산화물, 하프늄-지르코늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 텅스텐 산화물, 망간 산화물, 니켈 산화물, 및 마그네슘 산화물 중 적어도 어느 하나를 포함하는,
다중층 선택 소자.3. The method of claim 2,
The conductive filament forming layer or the metal doped layer is zinc oxide, indium oxide, indium-zinc oxide, indium-gallium oxide, zinc-tin oxide, aluminum-zinc oxide, gallium-zinc oxide, indium-zinc-tin oxide, indium - comprising at least one of gallium-zinc oxide, indium-gallium-tin oxide, hafnium oxide, hafnium-zirconium oxide, zirconium oxide, tantalum oxide, titanium oxide, tungsten oxide, manganese oxide, nickel oxide, and magnesium oxide,
Multilayer selection device.
상기 기판과 상기 하부 전극층 사이에 개재되어, 상기 기판과 상기 하부 전극층을 서로 접착시키는 접착층을 더 포함하는,
다중층 선택 소자.The method of claim 1,
Further comprising an adhesive layer interposed between the substrate and the lower electrode layer to bond the substrate and the lower electrode layer to each other,
Multilayer selection device.
상기 기판 상에 위치하는 하부 전극층;
상기 하부 전극층 상에 위치하고, 상기 하부 전극층을 노출하도록 관통하는 비아홀을 구비한 절연층;
상기 비아홀 내에서 상기 하부 전극층 상에 위치하고, 전도성 필라멘트의 형성과 파괴에 의하여 스위칭 동작을 수행하고, 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층; 및
상기 스위칭층 상에 위치하는 상부 전극층;을 포함하는,
다중층 선택 소자.Board;
a lower electrode layer positioned on the substrate;
an insulating layer positioned on the lower electrode layer and having a via hole passing through to expose the lower electrode layer;
a switching layer disposed on the lower electrode layer in the via hole, performing a switching operation by forming and breaking a conductive filament, and comprising a multi-layered switching layer to control a threshold voltage by controlling the formation of the conductive filament; and
Including; an upper electrode layer positioned on the switching layer;
Multilayer selection device.
상기 절연층은 상기 스위칭층의 측벽을 형성하여, 상기 스위치층을 개별화하는,
다중층 선택 소자.16. The method of claim 15,
The insulating layer forms a sidewall of the switching layer to individualize the switch layer,
Multilayer selection device.
상기 기판 상에 하부 전극층을 형성하는 단계;
상기 하부 전극층 상에 절연층을 형성하는 단계;
상기 절연층의 일부 영역을 제거하여, 상기 하부 전극층을 노출하는 비아홀을 형성하는 단계;
상기 비아홀 내에 상기 전도성 필라멘트의 형성을 제어하여 문턱전압을 제어하도록 다중층으로 이루어진 스위칭층을 형성하는 단계; 및
상기 스위칭층 상에 상부 전극층을 형성하는 단계;를 포함하는,
다중층 선택 소자의 제조방법.providing a substrate;
forming a lower electrode layer on the substrate;
forming an insulating layer on the lower electrode layer;
removing a portion of the insulating layer to form a via hole exposing the lower electrode layer;
forming a multi-layered switching layer in the via hole to control the formation of the conductive filament to control a threshold voltage; and
Including; forming an upper electrode layer on the switching layer;
A method of manufacturing a multilayer selection device.
상기 스위칭층을 형성하는 단계는,
절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층을 형성하는 단계;
상기 문턱전압 제어층 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층을 형성하는 단계; 및
상기 전도성 필라멘트 형성층 상에 상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층을 형성하는 단계;를 포함하는,
다중층 선택 소자의 제조방법.18. The method of claim 17,
The step of forming the switching layer,
forming a threshold voltage control layer comprising an insulating layer and controlling the formation of the conductive filament;
forming a conductive filament forming layer in which the conductive filament is formed on the threshold voltage control layer; and
Containing;
A method of manufacturing a multilayer selection device.
상기 스위칭층을 형성하는 단계는,
상기 전도성 필라멘트에 금속을 제공하는 금속 도핑층을 형성하는 단계;
상기 금속 도핑층 상에 상기 전도성 필라멘트가 형성되는 전도성 필라멘트 형성층을 형성하는 단계; 및
상기 전도성 필라멘트 형성층 상에, 절연층으로 구성되고, 상기 전도성 필라멘트의 형성을 제어하는 문턱전압 제어층을 형성하는 단계;를 포함하는,
다중층 선택 소자의 제조방법.18. The method of claim 17,
The step of forming the switching layer,
forming a metal doped layer for providing a metal to the conductive filament;
forming a conductive filament forming layer in which the conductive filament is formed on the metal doped layer; and
Including; on the conductive filament forming layer, forming a threshold voltage control layer comprising an insulating layer and controlling the formation of the conductive filament
A method of manufacturing a multilayer selection device.
상기 상부 전극층을 형성하는 단계를 수행한 후에,
상기 다중층 선택 소자를 100℃ 내지 500℃의 온도에서 어닐링하는 단계를 더 포함하는,
다중층 선택 소자의 제조방법.18. The method of claim 17,
After performing the step of forming the upper electrode layer,
Further comprising the step of annealing the multilayer selection device at a temperature of 100 °C to 500 °C,
A method of manufacturing a multilayer selection device.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200151132A KR102432689B1 (en) | 2020-11-12 | 2020-11-12 | multi-layered selector device and method of manufacturing the same |
US17/623,241 US11925129B2 (en) | 2020-11-12 | 2021-11-09 | Multi-layer selector device and method of fabricating the same |
PCT/KR2021/016197 WO2022103110A1 (en) | 2020-11-12 | 2021-11-09 | Multilayer selection element and manufacturing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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