KR20220056436A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 전극을 포함하는 기판; 상기 기판 전면에 걸쳐 위치한 게이트 절연막; 상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및 상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고, 상기 반도체층은 cesium tin triiodide (CsSnI3) 또는 methylammonium tin triiodide(MASnI3)을 포함하고, 상기 반도체층은 첨가제를 더 포함하는 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터 및 이의 제조 방법{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것이다. 구체적으로는 본 발명은 3차원 주석 기반 페로브스카이트를 반도체층으로 적용한 트랜지스터 및 이의 제조방법에 관한 것이다.
현재 디스플레이 시장의 메가트렌드(megatrends)는 기존의 고효율·고해상도 지향의 디스플레이에서 더 나아가, 고색순도 천연색 구현을 지향하는 감성화질 디스플레이로 이동하고 있는 추세이다. 이에, 유기 발광체 기반의 유기 발광 다이오드(organic light emitting diode, OLED) 소자가 비약적인 발전을 이루었으나, 유기 반도체나 산화물 트랜지스터의 낮은 전하 이동도로 인해 박막 트랜지스터(thin-film transistor, TFT)의 이동도가 낮아서 고해상도 디스플레이의 구동소자로 사용되기에는 한계가 있다. 통상 유기 발광 다이오드의 구동 트랜지스터로는 현재 금속 산화물 반도체나 다결정 실리콘 무기 박막 트랜지스터에 의해 구동되고 있다. 하지만, 무기 박막 트랜지스터는 300℃정도의 고온 공정을 필요로 하기 때문에, 플라스틱 기판 기반의 플렉서블(flexible) 소자에는 적용이 어렵다는 단점을 가지고 있어, 이를 개선하기 위하여, 낮은 공정온도로 플라스틱 기판에 제조가 가능하며 높은 이동도를 보이는 반도체 소재에 대한 다양한 연구가 진행되고 있다.
한편, 페로브스카이트(perovskite) 두개의 양이온과 하나의 음이온으로 구성된 독특한 결정구조를 가지는 소재로써 유기물 양이온과 무기물 양이온 할라이드 음이온이 사용되는 유무기 하이브리드 페로브스카이트 소재는 현재 주로 태양전지의 흡광체로서 연구되고 있으나, 그 특성은 낮은 전자나 정공의 유효질량으로 인해서 높은 전하 이동도가 기대되어 트랜지스터로써도 매우 큰 가능성을 가지고 있다. 또한, 할라이드 기반 페로브스카이트 소재는 용액상의 코팅 공정으로 박막이 제조 가능하여 제조 비용이 저렴하고, 제조 및 소자 제작 공정이 간단하며, 광학적, 전기적 성질을 조절하기 쉬운 특성으로 인해서 학문적, 산업적으로 각광받고 있다. 더욱이, 할라이드 기반 페로브스카이트는 양이온과 음이온으로 다양한 소재를 적용할 수 있어서 전기적 물성을 양이온과 음이온의 조합으로 조절 가능하여 다양한 응용분야에 맞춤형 전자소재를 제공 할 수 있다.
본 발명은 높은 전하이동도 특성을 지닌 박막 트랜지스터 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 납을 포함하지 않는 친환경적인 소재로써 산업화가 용이한 박막 트랜지스터 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 박막 트랜지스터는 게이트 전극을 포함하는 기판; 상기 기판 전면에 걸쳐 위치한 게이트 절연막; 상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및 상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고, 상기 반도체층은 cesium tin triiodide (CsSnI3) 또는 methylammonium tin triiodide(MASnI3)을 포함하고, 상기 반도체층은 첨가제를 더 포함할 수 있다.
또한, 상기 첨가제는 상기 반도체층 대비 1mol% 내지 30mol% 로 첨가될 수 있다.
또한, 상기 첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함할 수 있다.
또한, 상기 첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함할 수 있다.
또한, 상기 첨가제는 제1첨가제 및 제2첨가제가 혼합되고, 상기 제1첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하고, 상기 제2첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함할 수 있다.
한편, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 및 상기 반도체층 상에 서로 이격되도록 소스전극 및 드레인 전극을 형성하는 단계; 포함하고, 상기 반도체층을 형성하는 단계에서 상기 반도체층은 cesium tin triiodide(CsSnI3) 또는 methylammonium tin triiodide(MASnI3)을 포함하고, 상기 반도체층을 형성하는 단계는 첨가제를 첨가하는 단계를 포함할 수 있다.
또한, 상기 반도체층을 형성하는 단계에서 상기 반도체층은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법으로 형성될 수 있다.
또한, 상기 첨가제를 첨가하는 단계에서, 상기 첨가제는 상기 반도체층 대비 1mol% 내지 30mol% 로 첨가될 수 있다.
또한, 상기 첨가제를 첨가하는 단계에서, 상기 첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함할 수 있다.
또한, 상기 첨가제를 첨가하는 단계에서, 상기 첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함할 수 있다.
또한, 상기 첨가제를 첨가하는 단계에서, 상기 첨가제는 제1첨가제 및 제2첨가제가 혼합되고, 상기 제1첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하고, 상기 제2첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따르면, 높은 전하이동도 특성을 지닌 박막 트랜지스터를 제공할 수 있다.
또한, 납을 포함하지 않는 친환경적인 소재로써 산업화가 용이한 박막 트랜지스터를 제공할 수 있다.
또한, CsSnI3 또는 MASnI3에 따른 반도체 재료는 높은 전하량으로 인해서 높은 OFF STATE CURRENT의 특성을 나타내므로, 박막 형성시 트랜지스터용 반도체로써 일부 단점이 있을 수 있으나, 특정 첨가제를 첨가하여 전하량을 효과적으로 낮추어서 우수한 특성을 갖는 트랜지스터를 제공할 수 있다.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 공정도를 나타낸 흐름도이고,
도 2는 본 발명에 따른 박막 트랜지스터를 개략적으로 나타낸 예시도이고,
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조 및 전이 특성 곡선(Transfer Curve)을 나타낸 그래프이고,
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 구조 및 전이 특성 곡선(Transfer Curve)을 나타낸 그래프이고,
도 5 내지 도 10는 본 발명의 일 실시예에 따른 박막 트랜지스터에서, 첨가제의 첨가에 따른 특성 변화를 나타낸 그래프이다.
이하, 본 발명의 실시 예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시 예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다.
본 발명에 사용되는 트랜지스터는 BGTC (Bottom Gate Top Contact)구조에 설명하고 있지만, 이에 한정되는 것은 아니며 BGBC (Bottom gate bottom contact) 구조 등에서도 적용될 수 있다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 공정도를 나타낸 흐름도이고, 도 2는 본 발명에 따른 박막 트랜지스터를 개략적으로 나타낸 예시도이다.
바텀 형태의 박막 트랜지스터는 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 반도체층을 형성하며, 유기반도체층 상에 서로 이격되게 소스/드레인 전극을 형성하는 단계로 구성된다.
도 1 및 도 2를 참조하면, 제공되는 상기 기판(110)은 n-형이나 p-형으로 도핑된 실리콘 웨이퍼, 유리기판, 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리에틸렌 나프탈렌(polyethylene naphthalate)로 이루어진 그룹으로부터 선택되는 플라스틱 필름과 인듐틴옥사이드(indium tinoxide)가 코팅된 유리기판 및 플라스틱 필름을 포함하나, 이에 한정되지 않는다.
상기 게이트 전극(120)은 알루미늄(Al), 금 (Au), 은 (Ag), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성할 수 있다. 상기 게이트 전극은 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 게이트 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 게이트 전극(120)을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
상기 게이트 전극(120)을 포함하는 기판(110) 상의 전면에 걸쳐서 게이트 절연막(130)을 형성할 수 있다.
상기 게이트 절연막(130)은 유기절연막 또는 무기절연막의 단일막 또는 다층막으로 포함되거나 유-무기 하이브리드 막으로 포함된다. 상기 유기절연막으로는 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 폴리스타이렌(PS, polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 중에서 선택되는 어느 하나 또는 다수개를 사용한다. 상기 무기절연막으로는 실리콘 산화막, 실리콘 질화막, Al2O3, HfOx, Ta2O5, BST, PZT 중에서 선택되는 어느 하나 또는 다수개를 사용한다.
상기 게이트 절연막(130) 상의 전면에 상기 반도체층(140)을 형성할 수 있다.
상기 반도체층(140)은 cesium tin triiodide(CsSnI3) 또는 methylammonium tin triiodide(MASnI3)를 포함할 수 있다.
또한, 상기 반도체층(140)은 적어도 하나의 첨가제를 더 포함할 수 있다.
첨가제는 상기 반도체층 대비 1mol% 내지 30mol% 로 첨가될 수 있다.
여기서, 첨가제가 1mol% 미만으로 첨가되면 전하량 감소 효과가 미미 하여 오프 전류(off current)가 여전히 높으며, 낮은 전류 점멸비의 문제가 발생할 수 있고, 첨가제가 30mol% 초과로 첨가되면 첨가제끼리 뭉침으로 인해서 오히려 전하 이동도가 낮아지는 문제가 발생할 수 있다.
첨가제는 제1첨가제 및 제2첨가제 각각이 첨가될 수 있으며, 또는 제1첨가제 및 제2첨가제의 혼합물로 구성될 수 있다.
여기서, 상기 제1첨가제는 SnF2, 또는 SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하고, 상기 제2첨가제는 PbI2, 또는 InI2, 및 SbI2 중 어느 하나를 포함할 수 있다.
여기서, 제2첨가제에 첨가되는 Pb는 환경적으로 무해한 수준의 미량으로 첨가될 수 있다.
즉, 첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나, PbI2, InI2, 및 SbI2 중 어느 하나, 또는 SnF2:PbI2, SnF2:InI2, SnF2:SbI2, SnBr2:PbI2, SnBr2:InI2, SnBr2:SbI2, SnI2:PbI2, SnI2:InI2, SnI2:SbI2, SnCl2:PbI2, SnCl2:InI2 및 SnCl2:SbI2 중 어느 하나를 포함할 수 있다.
한편, 본 발명은 제1첨가제 및 제2첨가제가 동시에 혼합되어 반도체층에 첨가되는 것이 바람직한데, 제1첨가제는 Sn이 포함되어서 박막형성시 발생되는 Sn 공극을 효과적으로 패시베이션 해주는 역할을 수행할 수 있으며, 제2첨가제는 Pb, In 또는 Sb가 Sn 공극에 치환됨으로써 Sn공극의 양을 줄여줄 수 있다.
여기서, 제1첨가제와 제2첨가제가 혼합되는 경우, 혼합 비율은 10:90 내지 90:10으로 구성될 수 있으며, 30:70 내지 70:30으로 구성되는 것이 바람직하며, 40:60 내지 60:40으로 구성되는 것이 가장 바람직하다.
한편, 상기 반도체층(140)은 아세트로 나이트릴과 같은 용매에 혼합되어 용액공정이 가능하며, 상온에서 제조할 수 있다.
상기 반도체층(140)은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법을 통해 게이트 절연막(130) 위에 형성될 수 있다. 반도체층(130) 형성 후 반도체 결정성 및 안정성 등의 소자 성능을 향상시키기 위해 열처리나 광학적 노출(exposure) 등을 시행할 수 있다.
특히, 본 발명의 트랜지스터에서 반도체층(140)은 스핀코팅, 바코팅을 이용하여 ultra-thin 구조의 반도체층(140)을 형성할 수 있다.
또한, 반도체층(140)의 두께는 3nm ~ 10nm의 두께로 형성할 수 있으며, 이에 따라서 투명도도 우수하여 85 ~ 90%의 투명도를 유지할 수 있다.
또한, 이렇게 매우 얇은 구조로 형성됨에 따라 플렉시블한 어플리케이션에서 구현가능하다.
또한, 상기 반도체층(140) 상에 서로 이격되게 소스/드레인 전극(151, 152)을 형성할 수 있다.
상기 소스/드레인 전극(151, 152)은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO 또는 이들의 합금 중에서 선택되는 단일층으로 형성될 수 있으며, 기판과의 접착성을 향상시키기 위하여 Ti, Cr 또는 Ni과 같은 접착 금속층을 더욱 포함하여 다중층으로 형성될 수 있다. 또한 그라핀(graphene), 카본나노튜브(CNT), PEDOT:PSS 전도성 고분자 실버 나노와이어(silver nanowire) 등을 이용하여 기존의 금속보다 탄성에 더욱 유연한 소자를 제조할 수 있으며 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 소스/드레인 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 소스/드레인 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
위와 같은 구조로 도 2와 같은 트랜지스터(100)를 제조할 수 있다.
특성 측정
이하에서는 도 5 내지 도 10을 참조하여, 본 발명의 일실시예에 따른 박막 트랜지스터의 전이 특성 곡선(Transfer Curve), 전류 곡선(output curve) 및 특성을 설명한다.
도 3에 따른 일 실시예에 따른 반도체층 및 도 4에 따른 다른 실시예에 따른 반도체층 각각에서, 페로브스카이트 소재는 CsI 혹은 methylammonium iodide과 SnI2 전구체를 각각 DMF나 DMSO 용액에 형성하고자 하는 박막의 두께에 따라서 0.1wt% 내지 50wt%로 용해하여 용액으로 준비한 후, 전극위에 스핀코팅 공정으로 형성하였다.
한편, 다른 방법으로 상기한 CsI 혹은 methylammonium iodide 과 SnI2 전구체를 진공 챔버에서 열 증착(thermal evaporation)을 이용한 진공증착 공정으로도 형성 가능하다. 진공증착 시 상기한 첨가제는 열증착을 통해서 페로브스카이트에 도입 가능하다.
다만, 페로브스카이트 TFT용 반도체층 형성은 열증착을 통한 진공증착, 용액공정(스핀코팅, 바코팅, 슬롯코팅, 잉크젯, 디스펜싱, 스프레이코팅 등) 및 혼합공정(two step 공정: 진공증착후 용액공정)이 가능함은 물론이며, 본 발명이 이러한 공정으로 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조 및 전이 특성 곡선(Transfer Curve)을 나타낸 그래프이고, 도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 구조 및 전이 특성 곡선(Transfer Curve)을 나타낸 그래프이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 반도체층(140)은 cesium tin triiodide(CsSnI3)과 상술한 첨가제를 포함하고, 도 4를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 반도체층(140)은 methylammonium tin triiodide(MASnI3)과 상술한 첨가제를 포함할 수 있다.
도 3의 (B)와 (C)는 본 발명의 일 실시예에 따른 박막 트랜지스터의 전이 곡선(transfer curve)을 나타내는 그래프이다. 게이트 전압(VG)의 인가에 따라 CsSnI3를 포함하는 반도체층을 통하여 흐르는 전류(I)를 나타낸다. 이 경우 소스 전극 및 드레인 전극 간의 전압은 -40V로 하였다(Vds=-40V).
여기서 반도체층을 형성할 때 CsI와 SnI2 전구체를 DMF나 DMSO 용액에 녹이고, 이후 SnF2 및 PbI2첨가제를 첨가하여 도 3과 같은 결과를 확인할 수 있다.
이때 두 첨가제의 혼합 비율은 1:2이고, 반도체층 대비 SnF2는 5mol%로 첨가되고, PbI2는 10mol%로 첨가될 수 있다.
도 3의 (B)와 (C)를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 전형적인 P 형 트랜지스터 특성을 나타냄을 확인할 수 있다. 이때 이동도는 30 ~ 40 cm2/VS 정도이며, 전류점멸비는 108 이상으로 우수한 특성을 보여준다.
도 4의 (B)와 (C)는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 전이 곡선(transfer curve)을 나타내는 그래프이다. 게이트 전압(VG)의 인가에 따라 MASnI3를 포함하는 반도체층을 통하여 흐르는 전류(I)를 나타낸다. 이 경우 소스 전극 및 드레인 전극 간의 전압은 -40V로 하였다(Vds=-40V).
여기서 반도체층을 형성할 때 MAI와 SnI2 전구체를 DMF나 DMSO 용액에 녹이고, 이후 SnF2 및 PbI2첨가제를 첨가하여 도 4과 같은 결과를 확인할 수 있다.
이때 두 첨가제의 혼합 비율은 1:2이고, 반도체층 대비 SnF2는 5mol%로 첨가되고, PbI2는 10mol%로 첨가될 수 있다.
도 4의 (B)와 (C)를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 P 형 트랜지스터 특성을 나타냄을 확인할 수 있다. 이때 이동도는 20 ~ 30 cm2/VS 정도이며, 전류점멸비는 108 이상으로 우수한 특성을 보여준다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터에서, 첨가제의 첨가에 따른 특성 변화를 나타낸 그래프이다.
구체적으로, 도 5는 MASnI3와 CsSnI3의 트랜지스터의 전이 곡선(transfer curve)을 각각 나타낸다.
도 5a는 첨가제가 첨가되지 않은 MASnI3 TFTs의 전이 곡선을 나타내고, 이 경우 매우 낮은 on/off 비율을 나타내며, 이에 따라 on/off 점멸이 되지 않는 것을 확인할 수 있다.
또한, 첨가제가 첨가되지 않은 MASnI3 TFTs는 트랜지스터 박막 형성 시 Sn 공극이 발생함에 따라 전도체처럼 기능하는 것을 확인할 수 있다. 한편, 도 5a에 따르면 박막의 두께를 두껍게 할수록 전하량이 많아져서 흐르는 전류가 높아짐을 확인 할 수 있다.
도 5b는 첨가제가 첨가되지 않은 CsSnI3 TFTs의 전이 곡선을 나타내고, 도 5a와 같이 첨가제가 첨가되지 않은 CsSnI3 TFTs는 트랜지스터 박막 형성 시 Sn 공극이 발생함에 따라 전도체처럼 기능하는 것을 확인할 수 있다.
도 6는 본 발명의 일 실시예에 따른 박막 트랜지스터에서, 첨가제 첨가에 따른 XRD 분석 결과(a), SEM이미지(b), SIMS 스펙트럼 결과(c), TEM 이미지, HRTEM 이미지 및 TTF 패턴(d)을 나타낸다.
우선, 도 6a를 참조하면, 페로브스카이트 반도체층(CsSnI3)에 SnF2 첨가제를 넣으면 결정성이 향상되고, SnF2/PbI2를 혼합하여 넣으면 더욱 결정성이 향상되는 것을 XRD상으로 확인할 수 있다. 즉, 두 개의 첨가제를 혼합하여 넣으면 결정성 향상이 더욱 크다는 것을 알수 있다.
또한, 도 6b를 참조하면, 페로브스카이트 반도체층(CsSnI3)에 SnF2 나 SnF2/ PbI2를 첨가하는 경우, 각각의 구조를 확인할 수 있다.
또한, 도 6c를 참조하면, 첨가제인 SnF2/PbI2 가 반도체층(CsSnI3)에 속으로 들어가서 필름의 벌크상에 전반적으로 존재한다는 것을 확인할 수 있다.
또한, 도 6d를 참조하면, 제 1 첨가제 및 제 2 첨가제를 혼합하여 첨가하여도 반도체층(CsSnI3)의 결정성에는 크게 영향이 없음을 확인할 수 있다.
또한, 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터에서, SnF2, SnBr2, SnI2 첨가제를 각각 첨가 하였을 때 트랜지스터의 이동도와 전류점멸비의 변화(a) 및 첨가제인 SnF2/ PbI2 를 동시에 첨가하였을 때 Sn:Pb 간의 비율 조성에 따른 트랜지스터의 이동도 및 전류점멸비(b)를 나타낸다.
도 7a를 참조하면, SnF2, SnBr2, SnI2 첨가제를 각각 첨가한 경우에서 트랜지스터의 이동도와 전류점멸비의 변화를 확인할 수 있다. 측정 결과 세 개의 첨가제가 모두 원래보다 성능은 향상시켰으나 SnF2가 가장 성능향상이 큰 것을 확인할 수 있다.
또한, 도 7b를 참조하면, 제1첨가제와 제2첨가제인 SnF2/PbI2를 혼합하여 동시에 첨가하는 경우, Sn:Pb 간의 혼합 비율 조성에 따라 트랜지스터의 이동도와 전류점멸비가 변화함을 확인할 수 있다.
또한, 도 8은 SnF2를 3, 7, 11 mol % 각각을 첨가한 경우에 따른 전이 곡선(transfer curve)을 나타낸다.
도 8을 참조하면, SnF2의 첨가로 인해 오프 전류가 점차 낮아지게 되고 이로 인해 트랜지스터의 오프 전류 동작을 수행할 수 있다.
다만, SnF2 첨가량이 필요 이상으로 많아지는 경우(도 7에 따른 일 예에서는 11 mol %) ON 전류도 감소하게 되므로, 첨가제를 적절히 조절하여 적당량을 첨가하는 것이 바람직하다(도 7에 따른 일 예에서는 7 mol %).
도 9a는 첨가제가 첨가되지 않고 SnF2만 단독으로 첨가된 경우, PbI만 단독으로 첨가된 경우 및 SnF2와 PbI가 혼합되어 첨가되는 경우에 따른 전이 곡선(transfer curve)을 각각 나타낸다.
또한, 도 9b는, 첨가제가 첨가되지 않은 경우와 SnF2와 PbI가 혼합되어 첨가되는 경우에서 SnF2 첨가량에 따른 전이 곡선(transfer curve)을 나타낸다.
도 9a에서 CsSnI3로 첨가제가 첨가되지 않은 경우, 첨가제가 첨가되지 않은 경우, 오프 전류가 매우 높아서 트랜지스터로 작동하지 못하고 전도체로만 동작함을 확인할 수 있다. 이는 CsSnI3의 전하량이 매우 높아서 오프 전류(off current)가 발생하지 않은 것임을 확인할 수 있다.
여기서, 도 9a 및 도 9b를 참조하면, CsSnI3에 PbI와 SnF가 혼합되어 첨가되는 경우는 첨가제가 첨가되지 않는 경우에 비해서 오프 커렌트가 발생되어 높은 ON/OFF 점멸비를 나타냄을 확인할 수 있다.
첨가제가 첨가되지 않는 경우에는 CsSnI3로 박막을 형성 시, 많은 Sn 공극(vacancy)이 형성되어 높은 전하량을 갖게되므로 트랜지스터로 작동하지 못하고 전도체로만 동작할 수 있다.
이에 반해 첨가제를 첨가하면, 첨가된 Pb와 SnF가 Sn 공극을 채움으로써 공극이 감소하여 반도체 특성이 발현될 수 있다.
한편, 첨가제의 첨가량이 임계치 이상이면(예를 들어, 도 9b의 SnF2 10mol%) 오히려 전하량이 낮아져서 on current 값이 필요 이상으로 낮아져서 트랜지스터 이동도가 저하될 수 있다.
도 10은 CsSnI3 반도체 박막에 (a) SnI2, (b) SnBr2, (c) SnCl2 (d) SnF2의 첨가에 따른 전이 곡선(transfer curve)을 나타낸다.
도 10을 참조하면, CsSnI3 반도체 박막에 Sn 기반 제1첨가제를 각각 첨가한 경우, 제1첨가제의 첨가에 따라 트랜지스터 동작을 나타내는 것을 확인할 수 있다.
도 10을 참조하면, 제1첨가제를 첨가하지 않는 경우는 오프 전류가 발생하지 않지만, 제1첨가제의 첨가량이 증가하면 오프 전류가 낮아질 수 있다. 이를 통해 첨가제의 첨가에 의해 반도체 박막의 전하량이 낮아지는 것을 확인할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다. 저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (11)

  1. 게이트 전극을 포함하는 기판;
    상기 기판 전면에 걸쳐 위치한 게이트 절연막;
    상기 게이트 절연막 상의 전면에 위치하는 반도체층; 및
    상기 반도체층 상에 서로 이격되어 위치하는 소스/드레인 전극을 포함하고,
    상기 반도체층은 cesium tin triiodide(CsSnI3) 또는 methylammonium tin triiodide(MASnI3)을 포함하고,
    상기 반도체층은 첨가제를 더 포함하는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 첨가제는 상기 반도체층 대비 1mol% 내지 30mol% 로 첨가되는 박막 트랜지스터.
  3. 제 2항에 있어서,
    상기 첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하는 박막 트랜지스터.
  4. 제 2항에 있어서,
    상기 첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함하는 박막 트랜지스터.
  5. 제 2항에 있어서,
    상기 첨가제는 제1첨가제 및 제2첨가제가 혼합되고,
    상기 제1첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하고,
    상기 제2첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함하는 박막 트랜지스터.
  6. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체층을 형성하는 단계; 및
    상기 반도체층 상에 서로 이격되도록 소스전극 및 드레인 전극을 형성하는 단계; 포함하고,
    상기 반도체층을 형성하는 단계에서
    상기 반도체층은 cesium tin triiodide(CsSnI3) 또는 methylammonium tin triiodide(MASnI3)을 포함하고,
    상기 반도체층을 형성하는 단계는 첨가제를 첨가하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  7. 제 5항에 있어서,
    상기 반도체층을 형성하는 단계에서
    상기 반도체층은 스핀코팅, 바코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating, 화학 증착(CVD), 원자층 증착(ADL), 스퍼터링, 열 증착(Thermal Evaporation) 및 그라비어(Gravure) 방법 중 어느 하나의 방법으로 형성되는 박막 트랜지스터 제조 방법.
  8. 제 5항에 있어서,
    상기 첨가제는 상기 반도체층 대비 1mol% 내지 30mol% 로 첨가되는 박막 트랜지스터 제조 방법.
  9. 제 8항에 있어서,
    상기 첨가제를 첨가하는 단계에서,
    상기 첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하는 박막 트랜지스터 제조 방법.
  10. 제 8항에 있어서,
    상기 첨가제를 첨가하는 단계에서,
    상기 첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함하는 박막 트랜지스터 제조 방법.
  11. 제 8항에 있어서,
    상기 첨가제를 첨가하는 단계에서,
    상기 첨가제는 제1첨가제 및 제2첨가제가 혼합되고,
    상기 제1첨가제는 SnF2, SnBr2, SnI2, 및 SnCl2 중 어느 하나를 포함하고,
    상기 제2첨가제는 PbI2, InI2, 및 SbI2 중 어느 하나를 포함하는 박막 트랜지스터 제조 방법.
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