KR20220049309A - 유기발광 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은, 유기발광 표시장치에 관한 것으로서, 더욱 상세하게는, 표시영역에서 제1 기판 상에 배치된 제1 전극, 제1 전극 상에 배치된 유기층 및 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자를 포함하고, 비 표시영역에서 제1 기판 상에 배치된 제1 패턴, 제1 패턴 상에 배치되고, 제1 패턴의 상면의 일부를 노출하는 제1 개구부를 구비하는 제1 절연막 및 제1 절연막 상에 배치되고, 제1 개구부의 일부와 중첩된 제2 개구부를 구비하는 제2 패턴을 포함하며, 유기발광소자의 제2 전극은 제2 개구부의 적어도 일부와 중첩됨으로써, 좁은 베젤 폭을 갖는 유기발광 표시장치에서, 유기발광소자의 제2 전극의 위치를 용이하게 파악할 수 있다.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명의 실시예들은 유기발광 표시장치에 관한 것이다.
유기발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광 표시장치는 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
이러한 유기발광 표시장치는 화상이 표시되는 표시영역과 표시영역을 둘러싸는 비 표시영역을 포함한다. 비 표시영역은 표시장치에서 검정색으로 보이는 베젤로 작용한다. 최근에는 사용자의 다양한 요구를 충족시키고 미감을 증진 시키기 위해 베젤 크기(또는 베젤 폭)을 줄이는 노력을 꾸준히 이어오고 있다.
특히, 유기발광 표시장치의 베젤 영역의 크기가 축소됨에 따라, 베젤 영역에 배치되는 구성들의 증착 마진의 정확한 관리가 요구되고 있다.
본 발명의 실시예들은 비 표시영역에 배치된 패턴들과 유기발광소자의 제2 전극이 중첩하여 배치됨으로써, 네로우 베젤을 구현할 수 있는 유기발광 표시장치에 관한 것이다.
또한, 본 발명의 실시예들은 좁은 베젤 폭을 갖는 유기발광 표시장치에서, 유기발광소자의 제2 전극의 위치를 용이하게 파악하고, 제2 전극의 증착 마진을 관리할 수 있는 유기발광 표시장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 표시영역 및 표시영역을 둘러싸는 비 표시영역으로 구분된 제1 기판, 표시영역에서 제1 기판 상에 배치된 제1 전극, 제1 전극 상에 배치된 유기층 및 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자를 포함하고, 비 표시영역에서 제1 기판 상에 배치된 제1 패턴, 제1 패턴 상에 배치되고, 제1 패턴의 상면의 일부를 노출하는 제1 개구부를 구비하는 제1 절연막 및 제1 절연막 상에 배치되고, 제1 개구부의 일부와 중첩된 제2 개구부를 구비하는 제2 패턴을 포함하며, 유기발광소자의 제2 전극은 제2 개구부의 적어도 일부와 중첩된 유기발광 표시장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 표시영역 및 표시영역을 둘러싸는 비 표시영역으로 구분된 기판, 표시영역에서 기판 상에 배치된 제1 전극, 제1 전극 상에 배치된 유기층 및 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자를 포함하고, 비 표시영역에서 기판 상에 배치되고 서로 이격하여 배치된 적어도 두 개의 제1 패턴, 제1 패턴들 상에 배치되고, 제1 패턴들 각각의 상면의 일부를 노출하는 제1 개구부들을 구비하는 절연막 및 절연막 상에 배치되고, 제1 개구부들 각각과 중첩된 제2 개구부들을 구비하며 서로 이격하여 배치된 적어도 두 개의 제2 패턴을 포함하며, 유기발광소자의 제2 전극은 제2 개구부들 각각의 적어도 일부와 중첩된 유기발광 표시장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 비 표시영역에 배치된 패턴들과 유기발광소자의 제2 전극이 중첩하여 배치됨으로써, 네로우 베젤을 구현할 수 있는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 좁은 베젤 폭을 갖는 유기발광 표시장치에서, 유기발광소자의 제2 전극의 위치를 용이하게 파악하고, 제2 전극의 증착 마진을 관리할 수 있는 유기발광 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 패널의 서프픽셀 영역에 대한 단면구조를 도시한 도면이다.
도 4는 도 2의 X 영역을 개략적으로 도시한 평면도이다.
도 5는 도 4의 A-B를 따라 절단한 단면도이다.
도 6은 도 4의 A-B를 따라 절단한 단면의 다른 실시예에 따른 도면이다.
도 7은 도 4의 C-D를 따라 절단한 단면도이다.
도 8은 도 2의 X 영역에 대한 다른 실시예에 따른 평면 구조를 도시한 도면이다.
도 9는 도 8의 E-F를 따라 절단한 단면도이다.
도 10은 도 8의 G-H를 따라 절단한 단면도이다.
도 11은 도 8의 I-J를 따라 절단한 단면도이다.
도 12는 도 2의 Y 영역을 개략적으로 도시한 평면도이다.
도 13은 도 2의 Z 영역을 개략적으로 도시한 평면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 표시장치뿐만 아니라, 트랜지스터를 포함하기만 하면, 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 표시영역(AA)과, 그 외곽 영역이고 화상이 표시되지 않는 비 표시영역(NA)을 포함할 수 있다. 여기서, 비 표시영역(NA)은 베젤 영역이라고도 한다.
표시영역(AA)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
비 표시영역(NA)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 비 표시영역(NA)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 비 표시영역(NA)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 표시영역(AA)에 배치되는 게이트 라인들(GL)과 다르게, 비 표시영역(NA)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 비 표시영역(NA)에 존재하는 패드부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 비 표시영역(NA)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 비 표시영역(NA) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 표시영역(AA)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 비 표시영역(NA)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
비 표시영역(NA)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
상술한 패널(PNL)의 서브픽셀 영역에 대한 구조를 구체적으로 검토하면 다음과 같다.
도 3은 패널의 서프픽셀 영역에 대한 단면구조를 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 유기발광 표시장치에서 표시영역(AA)은 다수의 발광영역(EA)과 비 발광영역(NEA)을 포함할 수 있다.
표시영역(AA) 내에서 패널은 제1 기판(301) 상에 적어도 하나의 박막 트랜지스터가 배치될 수 있다. 또한, 도면에는 도시하지 않았으나, 제1 기판(301) 상에는 적어도 하나의 캐패시터가 배치될 수 있다.
박막 트랜지스터는 액티브층(311), 제1 전극 패턴(312) 및 제2 전극 패턴(314)을 포함할 수 있다.
제1 기판(301) 상에는 적어도 하나의 라인(313)이 배치될 수 있다. 여기서, 라인(313)은 패널 상에 배치된 데이터 라인과 대응되는 구성일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
라인(313) 상에는 적어도 한 층의 버퍼층(315)이 배치될 수 있다. 버퍼층(315)은 무기절연물질을 포함할 수 있다. 예를 들면, SiOx, SiOx 또는 SiON 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
버퍼층(315) 상에는 액티브층(311)이 배치될 수 있다. 액티브층(311)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 3에서는 액티브층(311)이 단일층인 구성을 도시하였으나, 본 발명의 실시예들에 따른 박막 트랜지스터는 액티브층(311)이 2층 이상의 구조로 이루어질 수도 있다.
액티브층(311) 상에는 게이트 절연막(330)이 배치될 수 있다. 게이트 절연막(330)은 무기절연물질을 포함할 수 있다. 예를 들면, SiOx, SiOx 또는 SiON 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
게이트 절연막(330) 상에는 제1 전극 패턴(312) 및 제2 전극 패턴(314)이 배치될 수 있다. 제1 전극 패턴(312)과 제2 전극 패턴(314)은 서로 대응되는 물질을 포함할 수 있다.
예를 들면, 제1 전극 패턴(312)과 제2 전극 패턴(314)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극 패턴(312)과 제2 전극 패턴(314)이 도전물질을 포함하는 구성이면 충분하다.
제1 전극 패턴(312)은 게이트 절연막(330)에 구비된 컨택홀을 통해 액티브층(311)과 연결될 수 있다.
제2 전극 패턴(314) 역시 게이트 절연막(330)에 구비된 컨택홀을 통해 액티브층(311)과 연결될 수 있다. 또한, 제2 전극 패턴(314)은 게이트 절연막(330)과 버퍼층(315)에 구비된 컨택홀을 통해 라인(313)과 전기적으로 연결될 수 있다.
제2 전극 패턴(314)은 박막 트랜지스터의 게이트 전극 역할을 하는 동시에, 소스 전극 또는 드레인 전극의 역할을 할 수 있다.
박막 트랜지스터 상에는 보호막(350, 또는 절연막)이 배치될 수 있다. 보호막(350)은 무기절연물질을 포함할 수 있다. 예를 들면, SiOx, SiOx 또는 SiON 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
보호막(350) 상에는 오버코트층(360)이 배치될 수 있다. 오버코트층(360, 또는 평탄화층)은 유기절연물질을 포함할 수 있다. 예를 들면, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin) 또는 폴리이미드 수지(polyimide resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
오버코트층(360) 상에는 유기발광소자(380)와 뱅크(385)가 배치될 수 있다.
유기발광소자(380)는 제1 전극(381), 유기층(382) 및 제2 전극(383)을 포함할 수 있다. 여기서, 제1 전극(381)은 애노드 전극이고, 제2 전극(383)은 캐소드 전극일 수 있다.
도 3에는 도시하지 않았으나, 표시영역(AA)에는 다수의 제1 전극(381)이 배치될 수 있으며, 다수의 제1 전극(381)은 서로 이격될 수 있다.
유기발광소자(380)의 제1 전극(381)은 오버코트층(360) 상에 배치될 수 있다. 제1 전극(381)은 오버코트층(360)과 보호막(350)에 구비된 컨택홀을 통해, 제2 전극 패턴(314)과 전기적으로 연결될 수 있다.
제1 전극(381)은 투명도전물질, 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 IGZO(Indium Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(381)과 오버코트층(360) 상에는 뱅크(385)가 배치될 수 있다. 뱅크(385)는 유기절연물질을 포함할 수 있으며, 제1 전극(381)의 상면의 일부를 노출하도록 배치될 수 있다.
뱅크(385)는 표시영역(AA) 내의 발광영역(EA)과 비 발광영역(NEA)을 정의하는 구성일 수 있다. 구체적으로, 표시영역(AA) 내에서 뱅크(385)가 배치된 영역은 비 발광영역(NEA)이고, 뱅크(385)가 미 배치된 영역은 발광영역(EA)일 수 있다.
제1 전극(381)과 뱅크(385) 상에는 적어도 1층의 발광층을 포함하는 유기층(382)이 배치될 수 있다.
유기층(382) 상에는 제2 전극(383)이 배치될 수 있다. 제2 전극(383)은 반사성 금속을 포함할 수 있다. 예를 들면, 제2 전극(383)은 은 알루미늄(Al), 금(Au), 구리(Cu), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 유기발광소자(380)의 제1 전극(381)은 반사성 금속을 포함할 수 있고, 제2 전극(383)은 투명도전물질을 포함할 수 있으며, 다른 예로, 유기발광소자(380)의 제1 및 제2 전극(381, 383) 각각이 투명도전물질을 포함할 수도 있다.
도 3에는 유기층(382)은 표시영역(AA) 내에서 제1 기판(301) 전면에 배치되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들면, 유기층(382)은 표시영역(AA)에 구비된 다수의 발광영역(EA)과 대응되는 영역에 배치되고, 비 표시영역(NEA)에는 배치되지 않거나, 비 표시영역(NEA)의 일부에만 배치될 수 있다.
한편, 도 3에서는 유기발광소자(380)의 제1 전극(381), 유기층(382) 및 제2 전극(383)이 단일층인 구성을 도시하였으나, 본 발명은 이에 한정되지 않으며, 1 전극(381), 유기층(382) 및 제2 전극(383) 중 적어도 하나의 구성이 다중층일 수 있다.
유기발광소자(380)의 제2 전극(383) 상에는 캡핑층(370)이 배치될 수 있다.
캡핑층(370)은 수분 및 이물이 유기발광소자(380)로 침투하는 것을 방지할 수 있다. 이러한 캡핑층(370)은 투습 방지 효과가 높은 무기 재료를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
캡핑층(370) 상에는 접착층(390)이 배치될 수 있다.
접착층(390) 상에는 제2 기판(302)이 배치될 수 있다.
접착층(390)은 제2 기판(302)을 캡핑층(370) 상에 부착하는 역할을 할 수 있다. 또한, 접착층(390)은 절연성 물질을 포함하면서, 유기발광 표시장치 내부로 수분이 침투하는 것을 방지하는 역할을 할 수 있다.
또한, 제2 기판(302) 역시 유기발광 표시장치 내부로 수분이 침투하는 것을 방지할 수 있는 역할을 할 수 있다. 다시 말해, 제2 기판(302)은 봉지 기판일 수 있다.
캡핑층(370), 접착층(390) 및 제2 기판(302)은 제1 기판(301) 상에 유기발광소자(380)의 제2 전극(383)이 형성된 다음 공정에 형성될 수 있다.
유기발광소자(380)의 제2 전극(383)은 표시영역(AA)에서 제1 기판(301)의 전면에 배치되고, 비 표시영역(NA)의 일부까지 연장되어 배치될 수 있다.
그러나, 제2 전극(383)이 비 표시영역(NA)에서 과 형성되는 경우, 제2 전극(383)으로 인해 비 표시영역(NA)의 크기가 커질 수 있다. 다시 말해, 베젤(bezel) 영역이 넓어질 수 있다.
베젤 영역의 크기가 커지는 것을 방지하기 위해서는 비 표시영역(NA)에 배치되는 제2 전극(383)의 증착 마진(margin)의 정확한 관리가 필요하다. 그러나, 제2 전극(383)을 제1 기판(301) 상에 증착하는 장비에 따라서, 증착 마진이 달라질 수 있기 때문에, 제2 전극(383)으로 인해 베젤 영역의 크기가 커지는 현상을 방지하기 어렵다.
또한, 비 표시영역(NA)에서 제2 전극(383)의 위치를 수동으로 확인하는 경우, 제2 전극(383)이 정확히 어느 위치까지 형성되는지 파악하기 어려우므로, 제2 전극(383)의 위치를 정확히 파악할 수 있는 방안이 필요하다.
이를 위해, 본 발명의 실시예들은 비 표시영역(NA)에 배치된 제1 패턴 및 제1 패턴 상에 배치된 제2 패턴을 포함하고, 제2 전극(383)이 제1 및 제2 패턴과 전기적으로 연결되는 구조를 포함할 수 있다. 그리고, 제2 전극(383)이 제1 및 제2 패턴과 전기적으로 연결되는지 확인함으로써, 제2 전극(383)의 위치를 파악할 수 있다.
이러한 구조를 도 4를 참조하여 검토하면 다음과 같다.
도 4는 도 2의 X 영역을 개략적으로 도시한 평면도이다.
도 2 및 도 4에 도시된 X 영역은 게이트 구동회로가 배치되는 영역일 수 있다. 후술하는 설명에서는 게이트 구동회로(GDC)가 GIP 타입으로 구현되어 패널에 내장된 구조를 중심으로 설명될 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
도 4를 참조하면, 게이트 구동회로(GDC)들 사이의 영역에는 하나의 제1 패턴(410)과 제2 패턴(420)이 배치될 수 있다. 여기서, 제2 패턴(420)은 제1 패턴(410) 상에 배치될 수 있다.
도 4에는 도시하지 않았으나, 게이트 구동회로(GDC)는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하는 적어도 하나의 박막 트랜지스터(TFT)를 포함하며, 박막 트랜지스터는 다수의 신호전송배선에 의해 인가되는 게이트 구동 신호가 표시영역(AA)에 위치하는 다수의 게이트 배선에 순차적으로 출력되도록 구성될 수 있다.
제1 패턴(410)과 제2 패턴(420)은 X 영역에 포함된 박막 트랜지스터 및 배선과 미 중첩될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 유기발광 표시장치는 게이트 구동회로(GDC) 사이의 영역마다 제1 패턴(410)과 제2 패턴(420)이 배치될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 비 표시영역(NA)에서 게이트 구동회로(GDC)와 인접한 영역에 하나의 제1 패턴(410)과 하나의 제2 패턴(420)이 배치되는 구조이면 충분하다.
제2 패턴(420)은 제1 패턴(410)의 상면의 일부를 노출하는 개구부를 포함할 수 있다.
제2 패턴(420) 상에는 유기발광소자의 제2 전극(383)이 배치될 수 있다. 제2 전극(383)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 영역까지 배치될 수 있다.
도 4에 구체적으로 도시하지 않았으나, 제2 전극(383)은 게이트 구동회로(GDC)와 중첩하도록 배치될 수 있다.
이러한 제2 전극(383)은 제2 패턴(420)의 상면의 일부와 접촉될 수 있다. 또한, 제2 전극(383)은 제2 패턴(420)의 개구부를 통해 노출된 제1 패턴(410)의 상면의 적어도 일부와도 접촉될 수 있다.
다시 말해, 제2 전극(383)은 제1 패턴(410) 및 제2 패턴(420)과 전기적으로 연결될 수 있다.
비 표시영역(NA)에 배치된 제2 전극(383)의 위치는 제2 패턴(420) 및 제2 전극(383)의 저항을 측정하여 판단할 수 있다. 제2 패턴(420)과 제2 전극(383)의 저항 측정은, 캡핑층(390)을 형성하기 전의 단계에서 수행될 수 있다.
예를 들면, 제2 패턴(420)에 저항 측정기(또는 전류 측정기)의 단자를 연결하고, 제2 전극(383)에 저항 측정기의 다른 단자를 연결하면, 저항 값은 거의 0에 가깝게 측정(매우 높은 전류가 흐르는 상태)될 수 있다.
다시 말해, 제2 전극(383)이 제1 및 제2 패턴(410, 420)과 전기적으로 연결됨을 확인 함으로써, 제2 전극(383)이 제1 및 제2 패턴(410, 420)과 접촉되는 위치에 연결됨을 알 수 있다.
또한, 제2 전극(383)과 미 중첩된 제2 패턴(420)의 영역에 저항 측정기의 단자를 접촉시키면서 저항 측정기를 지나는 전류 값을 측정할 수 있으므로, 제2 패턴(420)이 제2 패턴(420) 상에 배치된 제2 전극(383)과 미 중첩된 영역을 포함하는 것을 알 수 있기 때문에, 제2 전극(383)의 위치를 더욱 명확히 할 수 있다.
또한, 제1 및 제2 패턴(410, 420)과, 제2 전극(383)이 전기적으로 연결되지 않는 구조로 배치되는 경우, 이들 사이에 전류가 거의 흐르지 않는 상태가 되므로, 저항이 거의 무한대인 상태로 측정될 수 있다.
한편, 제1 패턴(410)과 제2 전극(383)이 전기적으로 연결되는 구조를 갖고 저항 측정기의 단자를 제1 패턴(410)과 제2 전극(383) 각각에 연결하여 저항을 측정하는 방법으로 제2 전극(383)의 위치를 파악할 수도 있다.
그러나, 제1 패턴(410)과 제2 전극(383)의 사이에 다수의 무기 절연막과 유기 절연막(예를 들면, 보호층 및 오버코트층 등)이 배치될 수 있음을 감안할 때, 다수의 무기 절연막과 유기 절연막의 개구부 내에 배치되는 제1 패턴(410)의 상면에 저항 측정기의 단자를 접촉시키기 어렵고, 저항 측정기의 단자를 제1 패턴(410)에 무리하게 접촉시키기 위한 과정에서 다수의 무기 절연막과 유기절연막을 비롯하여 유기발광소자의 제2 전극(383) 등 다른 구성들에 손상이 가해질 가능성이 크다.
반면, 본 발명의 실시예들은, 캡핑층(370)이 형성되기 전 단계에 해당하는 제1 기판(301)의 적층 구조를 기준으로, 제2 패턴(420)은 제1 패턴(410)에 비해 다수의 무기 절연막 및 유기 절연막에 의해 노출된 상면의 면적이 넓기 때문에 제1 패턴(410)에 저항 측정기의 단자를 접촉시키는 것보다 제2 패턴(420)에 저항 측정기의 단자를 접촉시키는 것이 용이한 구조를 갖는다.
다시 말해, 제1 패턴(410)과 제2 전극(383) 사이에 제2 패턴(420)이 배치됨으로써, 제2 전극(383) 및 다수의 무기 절연막과 유기 절연막에 손상을 주지 않고 저항을 측정할 수 있는 구조를 가질 수 있다.
본 발명의 일 실시예에서는, 게이트 구동회로(GDC) 사이의 영역에 하나의 제1 패턴(410) 및 하나의 제2 패턴(420)이 배치되고, 제2 전극(383)이 제1 패턴(410)의 상면의 일부 및 제2 패턴(420)의 상면의 일부와 접촉되는 구조를 가짐으로써, 제2 전극(383)이 과하게 증착되어 비 표시영역(NA)의 폭이 증가하는 것을 방지할 수 있고, 제2 전극(383)의 위치를 용이하게 파악할 수 있다.
제1 및 제2 패턴(410, 420)과 제2 전극(383)의 배치관계를 도 5 내지 도 7을 통해 구체적으로 검토하면 다음과 같다.
도 5는 도 4의 A-B를 따라 절단한 단면도이다. 도 6은 도 4의 A-B를 따라 절단한 단면의 다른 실시예에 따른 도면이다. 도 7은 도 4의 C-D를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
먼저, 도 5를 참조하면, 비 표시영역(NA)에서 제1 기판(301) 상에는 버퍼층(315) 및 게이트 절연막(330)이 배치될 수 있다. 버퍼층(315)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 또는 전체 영역에 배치될 수 있다.
비 표시영역(NA)에서 게이트 절연막(330) 상에는 제1 패턴(410)이 배치될 수 있다.
게이트 절연막(330)은 제1 패턴(410)과 중첩하는 영역에만 배치될 수 있으나, 본 발명의 구조가 이에 한정되는 것은 아니다. 예를 들면, 게이트 절연막(330)은 비 표시영역(NA)에서 제1 패턴(410)과 중첩되지 않은 영역에도 배치될 수 있다.
제1 패턴(410)은 표시영역(AA)에 배치된 박막 트랜지스터의 제1 및 제2 전극 패턴과 동일층에 배치되고, 제1 및 제2 전극 패턴의 물질과 대응되는 물질을 포함할 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 패턴(410)이 도전성 재료를 포함하는 구성이면 충분하다.
제1 패턴(410) 상에는 보호막(350)이 배치될 수 있다. 보호막(350)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 또는 전체 영역에 배치될 수 있다.
보호막(350)은 제1 패턴(410)의 상면의 일부를 노출하는 제1 개구부(510)를 구비할 수 있다.
한편, 도 5에는 보호막(350)이 제1 패턴(410)의 상면의 일부와 접촉하는 구조를 도시하였으나, 본 발명의 구조가 이에 한정된 것은 아니다.
예를 들면, 보호막(350)과 제1 패턴(410) 사이에는 층간 절연막이 더 배치될 수 있다. 이 경우, 층간 절연막은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 또는 전체 영역에 배치될 수 있다. 또한, 층간 절연막은 보호막(350)의 제1 개구부(510)와 대응되는 영역에 개구부를 구비하여 제1 패턴(410)의 상면의 일부를 노출할 수 있다.
보호막(350) 상에는 제2 패턴(420)이 배치될 수 있다.
제2 패턴(420)은 표시영역(AA)에 배치된 유기발광소자의 제1 전극과 동일층에 배치되고, 제1 전극의 물질과 대응되는 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 패턴(420)이 도전성 물질을 포함하는 구성이면 충분하다.
제2 패턴(420)은 보호막(350)의 제1 개구부(510)와 대응되는 영역에서 제1 패턴(410)의 상면의 일부와 접촉될 수 있다.
여기서, 제2 패턴(420)은 제1 개구부(510)의 일부 영역만을 채우도록 배치됨으로써, 제2 패턴(420) 역시 제1 패턴(410)의 상면의 일부를 노출하도록 배치될 수 있다. 구체적으로, 제2 패턴(420)은 제1 개구부(510)의 일부와 중첩된 제2 개구부(520)를 통해, 제1 패턴(410)의 상면의 일부를 노출할 수 있다.
제1 개구부(510)의 크기는 제2 개구부(520)의 크기보다 클 수 있다. 제1 개구부(510)의 크기는 제1 개구부(510)로 인해 노출된 제1 패턴(410)의 상면의 면적을 의미하고, 제2 개구부(520)의 크기는 제2 개구부(520)로 인해 노출된 제1 패턴(410)의 상면의 면적을 의미한다.
제2 패턴(420) 및 보호막(350) 상에는 유기발광소자의 제2 전극(383)이 배치될 수 있다.
제2 전극(383)은 표시영역(AA)에서부터 연장되어 제2 개구부(520)의 일부 영역까지 배치될 수 있다.
제2 전극(383)은 제2 패턴(420)의 상면의 일부 및 측면의 일부와 접촉될 수 있다.
또한, 제2 전극(383)은 제2 개구부(520)와 대응되는 영역에서, 제1 패턴(410)의 상면의 일부와 접촉될 수 있다.
이러한 구조를 통해, 제1 패턴(410), 제2 패턴(420) 및 유기발광소자의 제2 전극(383)이 전기적으로 연결될 수 있다.
본 발명의 구조는 이에 한정되는 것은 아니며, 도 6에 도시된 바와 같이, 비 표시영역(NA)에서는 제2 패턴(420)과 보호막(350) 사이에 오버코트층(360)이 더 배치될 수도 있다.
오버코트층(360)은 보호층(350)에 구비된 제1 개구부(310)와 대응되는 영역에서, 제1 패턴(410)의 상면을 노출하는 개구부를 구비할 수 있다. 다시 말해, 오버코트층(360)의 개구부의 크기는 보호층(350)에 구비된 제1 개구부(310)의 크기와 대응될 수 있다.
본 발명의 유기발광 표시장치의 구조에서, 오버코트층(360)이 비 표시영역(NA)에서 어느 위치에 배치되든 제1 패턴(410), 제2 패턴(420) 및 유기발광소자의 제2 전극(363)이 전기적으로 연결되는 구조에 영향을 미치지 않는 위치에 배치되는 것이라면 본 발명을 만족할 수 있다.
도 6에서는, 유기발광소자의 제2 전극(383)이 제1 패턴(410)의 상면의 일부, 제2 패턴(420)의 상면 및 오버코트층(360)의 상면의 일부와 접촉될 수 있다.
또한, 도 5 및 도 6에는 도시하지 않았으나, 표시영역(AA)에 배치된 뱅크와 동일층에 배치된 뱅크가 비 표시영역(NA)에도 배치될 수 있다. 이 경우, 뱅크는 제1 및 제2 개구부(510, 520)와 미 중첩되고, 제2 패턴(420)과도 미 중첩하도록 배치됨으로써, 제1 패턴(410), 제2 패턴(420) 및 제2 전극(383)이 전기적으로 연결되는 구조에 영향을 미치지 않을 수 있다.
그리고, 제2 전극(383) 상에는 캡핑층(370)이 배치되어, 비 표시영역(NA)에서도 유기발광소자의 구성인 제2 전극(383)에 수분이 침투하는 것을 막을 수 있다.
캡핑층(370)은 제2 전극(383)의 상면 전체를 덮도록 배치될 수도 있고, 제2 전극(383)의 상면의 일부를 덮도록 배치될 수도 있다.
도 7을 참조하면, 제2 전극(383)은 제2 개구부(520)와 대응되는 영역 중 일부 영역에서 제2 패턴(420)의 양 측면과 접촉될 수 있고, 제2 패턴(420)의 양 측면과 접촉된 영역이 존재하는 제2 개구부(520) 내에서는 제2 전극(383)이 제1 패턴(410)의 상면 전체와 접촉될 수 있다.
도 4 내지 도 7에서는 게이트 구동회로(GDC) 사이의 영역에서, 게이트 구동회로(GDC)에 포함된 구성들과 미 중첩된 제1 패턴(410) 및 제2 패턴(420)이 하나씩 배치되는 구조를 도시하였으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
도 8 내지 도 10을 참조하여, 다른 실시예에 따른 패턴들 및 유기발광소자의 제2 전극의 배치구조를 검토하면 다음과 같다.
도 8은 도 2의 X 영역에 대한 다른 실시예에 따른 평면 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 8을 참조하면, 게이트 구동회로(GDC)들 사이의 영역에는 제1 패턴(410)과 제2 패턴(420)이 배치될 수 있다.
제1 패턴(410)과 제2 패턴(420)은 게이트 구동회로(GDC)에 배치된 박막 트랜지스터 및 배선과 미 중첩될 수 있다.
제1 패턴(410)은 서로 이격하여 배치된 제1 도전 패턴(811)과 제2 도전 패턴(812)을 포함할 수 있다. 도 8에서는 제1 패턴(410)이 서로 이격하여 배치된 두 개의 도전 패턴을 포함하는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 패턴(410)은 서로 이격하여 배치된 세 개 이상의 도전 패턴을 포함할 수 있다.
제2 패턴(420) 역시 서로 이격하여 배치된 제3 도전 패턴(823)과 제4 도전 패턴(824)를 포함할 수 있다. 도 8에서는 제2 패턴(420)이 서로 이격하여 배치된 두 개의 도전 패턴을 포함하는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제2 패턴(420)은 서로 이격하여 배치된 세 개 이상의 도전 패턴을 포함할 수 있다.
제1 패턴(410) 상에는 제2 패턴(420)이 배치되고, 제1 패턴(410)의 상면의 일부는 제2 패턴(420)의 일부와 중첩될 수 있다.
구체적으로, 제1 패턴(410)의 제1 도전 패턴(811) 상에는 제2 패턴(420)의 제3 도전 패턴(823)이 배치될 수 있다. 여기서, 제3 도전 패턴(823)은 제1 도전 패턴(811)의 상면의 일부를 노출하는 개구부를 포함할 수 있다. 제3 도전 패턴(823)의 개구부와 대응되는 영역에서, 제3 도전 패턴(823)과 제1 도전 패턴(811)은 서로 미 중첩될 수 있다.
또한, 제1 패턴(410)의 제2 도전 패턴(712) 상에는 제2 패턴(420)의 제4 도전 패턴(824)이 배치될 수 있다. 제4 도전 패턴(824)은 제2 도전 패턴(812)의 상면의 일부를 노출하는 개구부를 포함할 수 있다. 제4 도전 패턴(824)의 개구부와 대응되는 영역에서, 제4 도전 패턴(824)과 제2 도전 패턴(812)은 서로 미 중첩될 수 있다.
유기발광소자의 제2 전극(383)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 영역까지 배치될 수 있다.
제2 전극(383)은 제2 패턴(420)의 제3 및 제4 도전 패턴(823, 824)의 상면의 일부와 접촉될 수 있다.
또한, 제2 전극(383)은 제3 도전 패턴(823)의 개구부를 통해 노출된 제1 도전 패턴(811)의 상면의 일부와 접촉되고, 제4 도전 패턴(824)의 개구부를 통해 노출된 제2 도전 패턴(812)의 상면의 일부와 접촉될 수 있다.
다시 말해, 유기발광소자의 제2 전극(383)은 제1 패턴(410) 및 제2 패턴(420)과 전기적으로 연결될 수 있다.
비 표시영역(NA)에 배치된 제2 전극(383)의 위치는 제2 패턴(420)의 저항을 측정하여 판단할 수 있다.
예를 들면, 제2 패턴(420)의 제3 도전 패턴(823)에 저항 측정기의 하나의 단자를 연결하고, 제2 패턴(420)의 제4 도전 패턴(824)에 저항 측정기의 하나의 단자를 연결하여 저항 값을 측정할 수 있다.
상술한 바와 같이, 제2 전극(383)이 제1 패턴(410) 및 제2 패턴(420)과 전기적으로 연결되는 구조를 갖는 경우, 이들 사이의 저항 값이 측정될 수 있다.
반면에, 제2 전극(383)이 제1 패턴(410) 및 제2 패턴(420)과 미 중첩되면서 전기적으로 연결되지 못하는 경우, 이들 사이에 전류가 흐르지 않는 상태가 되므로, 저항이 무한대인 상태로 측정될 수 있다.
한편, 제2 전극(383)이 제2 패턴(420)의 상면 전체를 덮는 경우에도, 제2 전극(383)이 제1 및 제2 패턴(410, 420)과 전기적으로 연결될 수 있다.
그러나, 발광영역으로부터 외부로 출사되는 광 효율 등의 고려할 때, 제2 전극(383)의 두께는 얇게 형성될 수 있으며, 이 경우, 제2 전극(383)의 두께는 제2 패턴(420)의 두께에 비해 얇을 수 있다. 두께가 얇은 제2 전극(383)에 저항 측정기의 단자를 연결하는 경우, 제2 전극(383)의 얇은 두께로 인해 제2 전극(383)에 손상이 발생될 수 있다.
이에, 본 발명에서는 제1 패턴(410)과 제2 전극(383) 사이에 제2 패턴(420)을 배치하여, 제1 패턴(410)과 제2 전극(383) 사이의 저항을 측정함으로써, 제2 전극(383)의 손상을 방지하는 동시에, 비 표시영역(NA)에서 제2 전극(383)의 위치를 확인할 수 있는 효과를 갖는다.
또한, 제2 패턴(420)이 적어도 2개의 도전 패턴을 포함함으로써, 명확한 저항 값을 도출할 수 있으므로, 측정의 정확성이 향상될 수 있다.
즉, 비 표시영역(NA)에서 제2 전극(383)의 일 단의 위치는 제1 및 제2 패턴(410, 420)의 일부와 중첩하는 위치로 정해질 수 있으며, 제1 및 제2 패턴(410, 420)과 제2 전극(383)이 전기적으로 연결된 구조를 가짐으로써, 제2 전극(383)의 위치를 정확히 판단할 수 있다.
이에, 네로우 베젤(narrow bezel)을 구현해야 하는 유기발광 표시장치에서도, 제2 전극(383)의 증착 마진의 관리가 가능하다.
이어서, 도 8에 도시된 제1 및 제2 패턴(410, 420)과 제2 전극(383)의 배치관계를 도 9 내지 도 11을 통해 구체적으로 검토하면 다음과 같다.
도 9는 도 8의 E-F를 따라 절단한 단면도이다. 도 10은 도 8의 G-H를 따라 절단한 단면도이다. 도 11은 도 8의 I-J를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
먼저, 도 9를 참조하면, 비 표시영역(NA)에서 제1 기판(301) 상에는 버퍼층(315) 및 게이트 절연막(330)이 배치될 수 있다. 버퍼층(315)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 영역에 배치될 수 있다.
비 표시영역(NA)에서 게이트 절연막(330) 상에는 제1 패턴(410)의 제1 도전 패턴(811)이 배치될 수 있다.
제1 패턴(410)의 제1 도전 패턴(811)은 표시영역(AA)에 배치된 박막 트랜지스터의 제1 및 제2 전극 패턴과 동일층에 배치되고, 제1 및 제2 전극 패턴의 물질과 대응되는 물질을 포함할 수 있으나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 패턴(410)에 포함된 제1 및 제2 도전 패턴(811, 812)이 도전성 재료를 포함하는 구성이면 충분하다.
제1 도전 패턴(811) 상에는 보호막(350, 또는 절연막)이 배치될 수 있다. 보호막(350)은 표시영역(AA)에서부터 연장되어 비 표시영역(NA)의 일부 영역에 배치될 수 있다.
보호막(350)은 제1 도전 패턴(811)상면의 일부를 노출하는 제1 개구부(910)를 구비할 수 있다.
보호막(350) 상에는 오버코트층(360)이 배치될 수 있다. 오버코트층(360)은 보호층(350)에 구비된 제1 개구부(910)와 대응되는 영역에서 제1 도번 패턴(811)의 상면을 노출하는 개구부를 구비할 수 있다.
여기서, 오버코트층(360)의 개구부의 크기는 보호층(350)에 구비된 제1 개구부(910)의 크기와 대응될 수 있다.
오버코트층(360) 상에는 제2 패턴(420)의 제3 도전 패턴(823)이 배치될 수 있다.
제2 패턴(420)의 제3 도전 패턴(823)은 표시영역(AA)에 배치된 유기발광소자의 제1 전극과 동일층에 배치되고, 제1 전극의 물질과 대응되는 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제2 패턴(420)에 포함된 제3 및 제4 도전 패턴(823, 824)이 도전성 물질을 포함하는 구성이면 충분하다.
제3 도전 패턴(823)은 보호막(350)의 제1 개구부(910)와 대응되는 영역에서 제1 도전 패턴(811)의 상면의 일부와 접촉될 수 있다.
여기서 제3 도전 패턴(823)은 제1 개구부(910)의 일부 영역만을 채우도록 배치됨으로써, 제3 도전 패턴(823) 역시 제1 도전 패턴(811)의 상면의 일부를 노출하도록 배치될 수 있다. 구체적으로, 제3 도전 패턴(823)은 제1 개구부(910)의 일부와 중첩된 제2 개구부(920)를 통해, 제1 도전 패턴(811)의 상면의 일부를 노출할 수 있다.
여기서, 제1 개구부(910)의 크기는 제2 개구부(920)의 크기보다 작을 수 있다.
제1 개구부(910)의 크기는 제1 개구부(910)로 인해 노출된 제1 도전 패턴(811)의 상면의 면적을 의미하고, 제2 개구부(920)의 크기는 제2 개구부(920)로 인해 노출된 제1 도전 패턴(811)의 상면의 면적을 의미한다.
제3 도전 패턴(823) 및 오버코트층(360) 상에는 유기발광소자의 제2 전극(383)이 배치될 수 있다.
제2 전극(383)은 제3 도전 패턴(823)의 상면의 일부 및 측면의 일부와 접촉될 수 있다.
또한, 제2 전극(383)은 제2 개구부(920)와 대응되는 영역에서, 제1 도전 패턴(811)의 상면의 일부와 접촉될 수 있다.
이러한 구조를 통해, 제1 패턴(410)의 제1 도전 패턴(811), 제2 패턴(420)의 제3 도전 패턴(823) 및 유기발광소자의 제2 전극(383)이 전기적으로 연결될 수 있다.
한편, 도면에는 도시하지 않았으나, 제1 패턴(410)의 제2 도전 패턴(812), 제2 패턴(420)의 제4 도전 패턴(824) 및 유기발광소자의 제2 전극(383)은 도 9에 도시된 제1 패턴(410)의 제1 도전 패턴(811), 제2 패턴(420)의 제3 도전 패턴(823) 및 유기발광소자의 제2 전극(383)과 대응되는 배치 구조를 가질 수 있다.
구체적으로, 제1 패턴(410)의 제2 도전 패턴(812)은 제1 패턴(410)의 제1 도전 패턴(811)의 위치와 대응되고, 제2 패턴(420)의 제4 도전 패턴(824)은 제2 패턴(420)의 제3 도전 패턴(8230)의 위치와 대응될 수 있다.
이에, 제1 패턴(410)의 제2 도전 패턴(812), 제2 패턴(420)의 제4 도전 패턴(824) 및 유기발광소자의 제2 전극(383)은 서로 전기적으로 연결될 수 있다.
구체적으로, 도 10을 참조하면, 버퍼층(315) 및 게이트 절연막(330) 상에는 제1 패턴(410)의 제2 도전 패턴(812)이 배치될 수 있다.
제2 도전 패턴(812)은 제1 패턴(410)의 제1 도전 패턴(811)과 동일층에 배치될 수 있다.
제2 도전 패턴(812) 상에는 보호층(350)이 배치될 수 있다.
보호층(350)은 제1 패턴(410)의 제2 도전 패턴(812)의 상면의 일부를 노출하는 제3 개구부(1030)를 구비할 수 있다.
보호층(350) 상에 배치된 오버코트층(360)은 제3 개구부(1030)와 대응되는 영역에서, 제3 개구부(1030)와 동일한 크기의 개구부를 구비할 수 있다. 제3 개구부(1030)의 크기와 오버코트층(360)의 개구부의 크기가 동일하다는 것은, 제3 개구부(1030)와 중첩된 제2 도전 패턴(812)의 상면의 면적과 오버코트층(360)의 개구부와 중첩된 제2 도전 패턴(812)의 상면의 면적이 서로 대응된다는 의미이다.
도 9에 도시된 바와 같이, 오버코트층(360)의 일 단은 제1 기판(301)의 일 단과 대응되도록 배치될 수 있다. 이러한 오버코트층(360)은 비 표시영역(NA)에서 버퍼층(315) 및 보호층(350) 등 다수의 무기 절연막의 적어도 일 단을 덮을 수 있다. 이를 통해, 오버코트층(360)은 버퍼층(315)과 보호층(350)에 수분이 침투하는 것을 방지할 수 있다.
오버코트층(360) 상에는 제2 패턴(420)의 제4 도전 패턴(824)이 배치될 수 있다.
도 10에 도시된 바와 같이, 제4 도전 패턴(824)은 제2 패턴(420)의 제3 도전 패턴(823)과 동일층에 배치될 수 있다.
제4 도전 패턴(824)은 보호막(350)의 제3 개구부(1030)와 대응되는 영역에서 제2 도전 패턴(812)의 상면의 일부와 접촉될 수 있다.
여기서, 제4 도전 패턴(824)은 제3 개구부(1030)의 일부 영역만을 채우도록 배치됨으로써, 제4 도전 패턴(824) 역시 제2 도전 패턴(812)의 상면의 일부를 노출하도록 배치될 수 있다. 구체적으로, 제4 도전 패턴(824)은 제3 개구부(1030)의 일부와 중첩된 제4 개구부(1040)를 통해, 제2 도전 패턴(812)의 상면의 일부를 노출할 수 있다.
제1 및 제3 개구부(910, 1030)의 크기는 제2 및 제4 개구부(920, 1040)의 크기보다 클 수 있다. 제1 및 제3 개구부(910, 1030)의 크기는 제1 및 제3 개구부(910, 1030)로 인해 노출된 제1 패턴(410)의 상면의 면적을 의미하고, 제2 및 제4 개구부(920, 1040)의 크기는 제2 및 제4 개구부(920, 1040)로 인해 노출된 제1 패턴(410)의 상면의 면적을 의미한다.
제3 및 제4 도전 패턴(823, 824)을 포함하는 제2 패턴(420) 및 오버코트층(360) 상에는 유기발광소자의 제2 전극(383)이 배치될 수 있다.
제2 전극(383)은 제2 및 제4 개구부(920, 1040)와 대응되는 영역 중 일부 영역에서 제2 패턴의 제3 및 제4 도전 패턴(823, 824)의 양 측면과 접촉될 수 있다. 또한, 제2 패턴의 제3 및 제4 도전 패턴(823, 824)의 양 측면과 접촉된 영역이 존재하는 제2 및 제4 개구부(920, 1040) 내에서는 제2 전극(383)이 제1 패턴(410)의 제1 및 제2 도전 패턴(811, 812) 상면 전체와 접촉될 수 있다.
또한, 도 11에 도시된 바와 같이, 제2 전극(383)은 제2 및 제4 개구부(920, 1040)와 대응되는 영역 중 나머지 일부 영역에서 제3 및 제4 도전 패턴(823, 824)과 미 중첩되고, 제1 및 제2 도전 패턴(811, 812)과도 미 중첩될 수 있다.
제2 전극(383)이 제1 패턴(410) 및 제2 패턴(420)과 미 중첩된 영역에서는, 제2 패턴(420)과 오버코트층(360) 상에 접착층(390) 및 제2 기판(302)이 순서대로 적층될 수 있다.
도 11에 도시된 바와 같이, 제1 개구부(910)의 일부에는 제3 도전 패턴(823)이 배치되고, 제1 개구부(910)의 나머지 일부에는 접착층(390)이 배치될 수 있다. 또한, 제3 개구부(1030)의 일부에는 제4 도전 패턴(824)이 배치되고, 제3 개구부(1030)의 나머지 일부에는 접착층(390)이 배치될 수 있다.
좁은 영역의 베젤 영역을 구비하는 유기발광 표시장치의 구현을 위해서는, 게이트 구동회로(GDC)가 배치된 비 표시영역(NA)의 면적이 줄어들어야만 한다. 이에, 게이트 구동회로(GDC)가 배치된 비 표시영역(NA)에서 제2 전극(383)의 증착 마진의 관리가 어려울 수 있다.
본 발명의 실시예들에 따른 유기발광 표시장치는 게이트 구동회로(GDC)가 배치된 비 표시영역(NA)에서 제2 전극(383)의 위치 확인이 용이한 구조를 가짐으로써, 제2 전극(383)이 과 증착되어 베젤 영역이 커지는 것을 방지할 수 있다.
도 4 내지 도 11에서는 제1 패턴(410)과 제2 패턴(420)이 게이트 구동회로(GDC)들 사이의 영역에 배치되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 12 및 도 13을 참조하여, 본 발명의 다른 실시예에 따른 제1 패턴과 제2 패턴의 위치를 검토하면 다음과 같다.
도 12는 도 2의 Y 영역을 개략적으로 도시한 평면도이다. 도 13은 도 2의 Z 영역을 개략적으로 도시한 평면도이다.
도 2 및 도 12에 도시된 Y 영역은 데이터 드라이버(DDR)와 전기적으로 연결되는 패드부들의 사이 영역일 수 있다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
패드부들의 사이 영역에는 적어도 하나의 제1 패턴(410) 및 제2 패턴(420)이 배치될 수 있다. 적어도 하나의 제1 패턴(410) 및 제2 패턴(420)은 패드부들에 배치된 다수의 패드와 미 중첩하도록 배치될 수 있다.
제1 패턴(410)은 제1 도전 패턴(1211)과 제2 도전 패턴(1212)을 포함하고, 제2 패턴(420)은 제3 도전 패턴(1223) 및 제4 도전 패턴(1224)을 포함할 수 있다. 여기서, 제1 및 제2 패턴(410, 420) 각각은 세 개 이상의 도전 패턴을 포함할 수도 있다.
제1 패턴(410)과 제2 패턴(420)은 패드부에 배치된 다수의 패드 및 다수의 배선들과 미 중첩하도록 배치될 수 있다.
제1 패턴(410) 상에는 제2 패턴(420)이 배치되고, 유기발광소자의 제2 전극(383)은 제1 패턴(410)의 제1 및 제2 도전 패턴(1211, 1212)의 일부 및 제2 패턴(420)의 제3 및 제4 도전 패턴(1223, 1224)의 일부와 중첩될 수 있다.
구체적으로, 제1 기판 상에 제1 패턴(410)이 배치될 수 있다. 제1 패턴(410)의 제1 도전 패턴(1211)과 제2 도전 패턴(1212)은 서로 이격하여 배치될 수 있다.
제1 패턴(410) 상에는 제1 도전 패턴(1211)의 상면의 일부 및 제2 도전 패턴(1212) 각각의 상면의 일부를 노출하는 제1 및 제2 개구부가 구비된 보호층 및 오버코트층(360)이 배치될 수 있다.
오버코트층(360) 상에는 제2 패턴(420)이 배치될 수 있다. 제2 패턴(420)의 제3 도전 패턴(1223)과 제4 도전 패턴(1224)은 서로 이격하여 배치될 수 있다. 그리고, 제3 도전 패턴(1223)은 제1 개구부를 통해 제1 도전 패턴(1211)과 전기적으로 연결되고, 제4 도전 패턴(1224)은 제2 개구부를 통해 제2 도전 패턴(1212)과 전기적으로 연결될 수 있다.
제3 도전 패턴(1223)은 제1 도전 패턴(1211)의 상면의 일부를 노출하는 제3 개구부(1230)를 구비하고, 제4 도전 패턴(1224)은 제2 도전 패턴(1212)의 상면의 일부를 노출하는 제4 개구부(1240)를 구비할 수 있다.
제3 및 제4 도전 패턴(1223, 1224) 상에는 유기발광소자의 제2 전극(383)이 배치될 수 있다.
제2 전극(383)은 제3 및 제4 개구부(1230, 1240)의 일부 영역을 채우도록 배치될 수 있다.
다시 말해, 제2 전극(383)은 제1 내지 제4 도전 패턴(1211, 1212, 1223, 1224) 각각의 일부와 중첩하도록 배치될 수 있다.
제2 전극(383)의 위치는, 제2 전극(383)과 미 중첩된 제3 도전 패턴(1223)과 제4 도전 패턴(1224) 각각의 상면에 저항 측정기의 단자를 연결하여 저항 값을 측정하여 파악될 수 있다.
상술한 바와 같이, 제2 전극(383)이 제2 패턴(420)의 제3 도전 패턴(1223) 및 제4 도전 패턴(1224)과 전기적으로 연결되고, 제1 패턴(410)의 제1 도전 패턴(1211) 및 제4 도전 패턴(1212)과 전기적으로 연결되는 경우, 이들 사이의 저항 값이 측정됨으로써, 제2 전극(383)이 제1 패턴(410) 및 제2 패턴(420)과 전기적으로 연결되되, 제2 패턴(420)의 상면의 일부를 노출하는 구조로 배치된 것을 알 수 있다.
반면에, 제2 전극(383)이 제1 패턴(410) 및 제2 패턴(420)과 미 중첩되면서 전기적으로 연결되지 못하는 경우, 이들 사이에 전류가 흐르지 않는 상태가 되므로, 저항이 무한대인 상태로 측정될 수 있다.
또한, 제2 전극(383)의 위치 판별을 위해, 제2 패턴(420)의 제3 도전 패턴(1223) 및 제4 도전 패턴(1224) 각각에 저항 측정기를 연결함으로써, 제2 전극(383)의 손상 없이, 제2 전극(383), 제1 패턴(410) 및 제2 패턴(420)의 접촉 관계를 확인할 수 있다.
도 2 및 도 13에 도시된 Z 영역은 각종 드라이버 및 이들과 연결되는 패드부가 존재하지 않는 패널(PNL)의 비 표시영역(NA)일 수 있다. 예를 들면, 패널(PNL)의 Z 영역은 데이터 드라이버(DDR)와 전기적으로 연결되는 패드부가 배치된 영역과 마주보는 영역일 수 있다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
각종 드라이버 및 이들과 연결되는 패드부가 존재하지 않는 비 표시영역(NA)에는 적어도 하나의 제1 패턴(410) 및 제2 패턴(420)이 배치될 수 있다.
제1 패턴(410)은 제1 도전 패턴(1311)과 제2 도전 패턴(1312)을 포함하고, 제2 패턴(420)은 제3 도전 패턴(1323) 및 제4 도전 패턴(1324)을 포함할 수 있다.
제1 기판 상에 제1 패턴(410)이 배치될 수 있다. 제1 패턴(410)의 제1 도전 패턴(1311)과 제2 도전 패턴(1312)은 서로 이격하여 배치될 수 있다.
제1 패턴(410) 상에는 제1 도전 패턴(1311)의 상면의 일부 및 제2 도전 패턴(1312) 각각의 상면의 일부를 노출하는 제1 및 제2 개구부가 구비된 보호층 및 오버코트층(360)이 배치될 수 있다.
오버코트층(360) 상에는 제2 패턴(420)이 배치될 수 있다. 제2 패턴(420)의 제3 도전 패턴(1323)과 제4 도전 패턴(1324)은 서로 이격하여 배치될 수 있다. 그리고, 제3 도전 패턴(1323)은 제1 개구부를 통해 제1 도전 패턴(1311)과 접촉되고, 제4 도전 패턴(1324)은 제2 개구부를 통해 제2 도전 패턴(1312)과 접촉될 수 있다.
제3 도전 패턴(1323)은 제1 도전 패턴(1311)의 상면의 일부를 노출하는 제3 개구부(1330)를 구비하고, 제4 도전 패턴(1324)은 제2 도전 패턴(1312)의 상면의 일부를 노출하는 제4 개구부(1340)를 구비할 수 있다.
유기발광소자의 제2 전극(383)은 제3 및 제4 개구부(1230, 1240)의 일부 영역을 채우도록 배치될 수 있다. 제3 및 제4 도전 패턴(1323, 1324)의 상면의 일부는 제2 전극(383)과 미 중첩될 수 있다.
각종 드라이버 및 이들과 연결되는 패드부가 존재하지 않는 비 표시영역(NA)에서도 제2 전극(383)의 위치는 제2 전극(383)과 미 중첩된 제3 도전 패턴(1323)과 제4 도전 패턴(1324) 각각의 상면의 일부에 저항 측정기의 단자를 연결하여 저항 값을 측정하여 파악될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
380: 유기발광소자
381: 제1 전극
382: 제2 전극
383: 제3 전극
410: 제1 패턴
420: 제2 패턴
510, 910: 제1 개구부
520, 920: 제2 개구부
811, 1211, 1311: 제1 도전 패턴
812, 1212, 1312: 제2 도전 패턴
823, 1223, 1323: 제3 도전 패턴
824, 1224, 1324: 제4 도전 패턴
1030, 1230, 1330: 제3 개구부
1040, 1240, 1340: 제4 개구부

Claims (19)

  1. 표시영역 및 표시영역을 둘러싸는 비 표시영역으로 구분된 제1 기판;
    상기 표시영역에서 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 유기층 및 상기 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자;
    상기 비 표시영역에서 상기 제1 기판 상에 배치된 제1 패턴;
    상기 제1 패턴 상에 배치되고, 상기 제1 패턴의 상면의 일부를 노출하는 제1 개구부를 구비하는 제1 절연막; 및
    상기 제1 절연막 상에 배치되고, 상기 제1 개구부의 일부와 중첩된 제2 개구부를 구비하는 제2 패턴을 포함하고,
    상기 유기발광소자의 상기 제2 전극은 상기 제2 개구부의 적어도 일부와 중첩된 유기발광 표시장치.
  2. 제1 항에 있어서,
    상기 제2 패턴은 상기 제1 개구부의 일부와 대응되는 영역에서, 상기 제1 패턴과 접촉된 유기발광 표시장치.
  3. 제1 항에 있어서,
    상기 제2 전극은 상기 제2 개구부와 대응되는 영역에서 상기 제1 패턴의 상면의 일부와 접촉된 유기발광 표시장치.
  4. 제1 항에 있어서,
    상기 유기발광소자의 상기 제2 전극은 상기 제2 패턴의 상면의 일부와 접촉된 유기발광 표시장치.
  5. 제1 항에 있어서,
    상기 제1 패턴의 일부와 상기 제2 패턴의 일부는 상기 제2 전극과 미 중첩된 영역을 포함하는 유기발광 표시장치.
  6. 제1 항에 있어서,
    상기 제1 패턴, 상기 제2 패턴 및 상기 제2 전극은 전기적으로 연결된 유기발광 표시장치.
  7. 제1 항에 있어서,
    상기 제1 절연막과 상기 제2 패턴 사이에 배치된 제2 절연막을 더 포함하고,
    상기 제2 절연막은 제1 절연막의 제1 개구부와 대응되는 영역에서, 제1 개구부의 크기와 대응되는 크기의 개구부를 구비하는 유기발광 표시장치.
  8. 제1 항에 있어서,
    상기 제1 패턴은 서로 이격된 제1 도전 패턴 및 제2 도전 패턴을 포함하고,
    상기 제2 패턴은 서로 이격된 제3 도전 패턴 및 제4 도전 패턴을 포함하는 유기발광 표시장치.
  9. 제8 항에 있어서,
    상기 제2 전극은 상기 제3 도전 패턴의 일부 및 상기 제4 도전 패턴의 일부와 접촉된 유기발광 표시장치.
  10. 제8 항에 있어서,
    상기 제1 절연막의 상기 제1 개구부는 서로 이격된 제3 개구부와 제4 개구부를 포함하고,
    상기 제3 개구부는 상기 제1 도전 패턴의 상면의 일부와 중첩되고,
    상기 제4 개구부는 상기 제2 도전 패턴의 상면의 일부와 중첩된 유기발광 표시장치.
  11. 제10 항에 있어서,
    상기 제3 도전 패턴은 상기 제3 개구부의 일부와 대응되는 영역에서, 상기 제1 도전 패턴과 접촉되고,
    상기 제4 도전 패턴은 상기 제4 개구부의 일부와 대응되는 영역에서, 상기 제2 도전 패턴과 접촉된 유기발광 표시장치.
  12. 제10 항에 있어서,
    상기 제2 패턴의 제2 개구부는 제5 개구부 및 제6 개구부를 포함하고,
    상기 제5 개구부는 상기 제3 개구부의 일부와 중첩되고, 상기 제6 개구부는 상기 제4 개구부의 일부와 중첩된 유기발광 표시장치.
  13. 제12 항에 있어서,
    상기 제5 개구부 및 상기 제6 개구부의 일부 영역은 상기 제2 전극과 중첩된 유기발광 표시장치.
  14. 제13 항에 있어서,
    상기 제2 전극은 상기 제5 개구부와 대응되는 영역에서 상기 제1 도전 패턴의 상면의 일부와 접촉되고,
    상기 제2 전극은 상기 제6 개구부와 대응되는 영역에서 상기 제2 도전 패턴의 상면의 일부와 접촉된 유기발광 표시장치.
  15. 제1 항에 있어서,
    상기 비 표시영역에는 다수의 게이트 구동회로가 배치되고, 상기 제1 패턴 및 상기 제2 패턴은 상기 다수의 게이트 구동회로 사이의 영역에 배치된 유기발광 표시장치.
  16. 제1 항에 있어서,
    상기 비 표시영역에는 데이터 드라이버와 연결된 다수의 패드부가 배치되고, 상기 제1 패턴 및 상기 제2 패턴은 다수의 패드부에 배치된 다수의 패드와 미 중첩된 유기발광 표시장치.
  17. 제1 항에 있어서,
    상기 비 표시영역에는 데이터 드라이버와 연결된 다수의 패드부가 배치되고, 상기 제1 패턴 및 상기 제2 패턴은 상기 패드부가 배치된 영역과 마주보는 상기 비 표시영역에 배치된 유기발광 표시장치.
  18. 제1 항에 있어서,
    상기 유기발광소자의 제2 전극 상에 배치된 캡핑층;
    상기 캡핑층 상에 배치된 접착층; 및
    상기 접착층 상에 배치된 제2 기판을 더 포함하는 유기발광 표시장치.
  19. 표시영역 및 표시영역을 둘러싸는 비 표시영역으로 구분된 기판;
    상기 표시영역에서 상기 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 유기층 및 상기 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자;
    상기 비 표시영역에서 상기 기판 상에 배치되고 서로 이격하여 배치된 적어도 두 개의 제1 패턴;
    상기 제1 패턴들 상에 배치되고, 상기 제1 패턴들 각각의 상면의 일부를 노출하는 제1 개구부들을 구비하는 절연막; 및
    상기 절연막 상에 배치되고, 상기 제1 개구부들 각각과 중첩된 제2 개구부들을 구비하며 서로 이격하여 배치된 적어도 두 개의 제2 패턴을 포함하고,
    상기 유기발광소자의 상기 제2 전극은 상기 제2 개구부들 각각의 적어도 일부와 중첩된 유기발광 표시장치.
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