KR20220045107A - 광기전 디바이스 - Google Patents

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KR20220045107A
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벤 윌리엄스
니콜라 보몬트
에드워드 제임스 윌리엄 크로스랜드
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옥스퍼드 포토발테익스 리미티드
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Abstract

광기전 디바이스는 PIN 구조를 포함하고, 여기서 p형 정공 수송층(2)은 기판(1) 및 페로브스카이트 층(3)에 의해 지지되고, n형 전자 수송층(4)은 p형 층 상에 순서대로 배치된다. n형 전자 수송층의 상면에는 수광 상면을 형성하는 투광성 도전층(9)이 제공된다. n형 전자 수송층과 투광성 도전층 사이에는 도전성 재료의 층(7)을 개재하는 2 개의 무기 전기 절연층(6, 8)을 포함하는 구조가 제공되고, 2 개의 무기 전기 절연층은 4.5 eV를 초과하는 띠틈을 갖는 재료를 포함하고, 도전성 재료의 층은 전기 절연층의 띠틈보다 작은 띠틈을 갖는 재료를 포함하고, 각각의 전기 절연층은 도전성 재료의 층과 함께 유형-1 오프셋 접합을 형성한다.

Description

광기전 디바이스
본 발명은 광기전(PV) 디바이스, 특히 페로브스카이트 PV 디바이스 및 페로브스카이트 기반의 서브셀(sub-cell)을 갖는 탠덤 태양 전지 등의 다접합 광기전 디바이스에 관한 것이다.
태양 에너지 전환은 재생가능한 에너지를 제공하기 위한 가장 유망한 기술 중 하나이다. 그러나, 높은 재료비를 포함하는 태양 에너지를 포획하는 디바이스의 제조 비용이 높기 때문에 역사적으로 그 광범위한 사용에 방해가 되었다.
단접합 태양 전지(예를 들면, 실리콘 p-n 접합으로 제조되는 것 등)은 AM1.5G 조건(예를 들면, 책 "Photovoltaic Solar Energy - from Fundamentals to Applications", A Reinders 등 편저, Wiley ISBN9781118927465 [2017], p164를 참조할 것) 하에서 약 29%의 최대 이론 효율 및 최대 26%의 실제 효율을 갖는다. 그러나, 띠틈(band gap)이 더 높은 재료의 셀을 실리콘 단접합 셀(또는 기타 유형의 단접합 셀)의 상면에 적층하여 직렬로 접속하면, 한계 이론 효율은 40%를 초과하여 증가한다. 따라서 탠덤 및 기타 다접합 셀 기술에 현재 많은 관심이 기울여 지고 있다.
또한, 단접합 페로브스카이트 태양 전지는 실리콘의 효율에 필적하는 효율을 보이고 있다.
태양 전지는 전형적 구조 또는 반전형 구조를 가질 수 있다. 종종 P-I-N(층 시퀀스는 p형 컨택(P), 페로브스카이트(I), n형 컨택(N)임)이라고 부르는 구성으로 개발된 본 명세서에 기재된 것과 같은 반전형(inverted) 페로브스카이트 태양 전지의 경우, 유기 n-컨택 재료를 사용하는 것이 전형적이다. 그러나, 이 유기 재료는 후속 적층 프로세스 중에 손상될 수 있다. 이 문제는, 예를 들면, 후속 TCO(transparent conducting oxide electrode; 투명 전도성 산화물 전극) 층이 스퍼터링에 의해 n형 컨택 상에 코팅되는 경우에 특히 심각할 수 있다. 후속 재료의 층의 스퍼터링 중에 스퍼터 손상으로부터 유기 n-컨택층을 보호하기 위해, 유기 n-컨택층이 퇴적된 직후에 보다 고밀도의 n형 무기 컨택을 퇴적할 수 있다.
예로서, 반전형 PIN 페로브스카이트 태양 전지에서 전자 선택과 유기 플러렌 컨택의 스퍼터 보호(sputter protection)를 위한 원자층 퇴적(ALD) 성장형 n형 SnO2의 사용은 2017년에 Bush 등에 의해 출판(10.1038/nenergy.2017.9)되었다. 또한, 완전히 텍스처화된 모노리스 페로브스카이트/실리콘 탠덤 태양 전지는 2018년 6월 11일에 Nature Materials(https://doi.org/10.1038/s41563-018-0115-4)에 온라인으로 출판된 논문에서 Sahli 등에 의해 개시되었다. SnO2의 버퍼 층이 원자층 퇴적에 의해 스택 상에 퇴적되었다.
페로브스카이트 태양 전지에 대한 ALD의 사용에 관한 리뷰가 최근에 출판되었다(참조: V. Zardetto, B.L. Williams, et al. Sustainable Energy & Fuels, vol 1, pp 30-55(2017)). 반전형 PIN 페로브스카이트 디바이스 구조는 교과서("Organic-Inorganic Halide Perovskite Photovoltaics" Park, Gratzel 및 Miyasaka 편저, Springer(2016) ISBN978-3-319-35112-4 (특히 Chapter 12 - pp 307 - 324를 참조할 것))에 더 상세히 기술되어 있다.
그러나, 기존의 기술에는 다음을 포함하는 많은 잠재적인 결점이 있다:
1) 프로세스 재현성: 많은 ALD 프로세스의 핵생성의 표면 의존성으로 인해 막 두께는 프로세스마다 다를 수 있다. SnO2의 경우, 이는 최대 10-15%일 수 있다.
2) 비부동태화된 결합으로 인해 무기-n/플러렌 계면에서 캐리어 재결합은 태양 전지 디바이스에서 개회로 전압(Voc) 및 필 팩터(fill factor; FF) 손실로 이어질 수 있다.
3) 무기 n형 층의 목적은 유기 n형 층 및 페로브스카이트 층을 ITO 스퍼터 손상으로부터 보호하는 것 뿐만 아니라 유해한 ITO/유기-n 및 ITO/페로브스카이트 컨택 영역의 형성을 방지하는 것이다. 무기층의 밀도 및/또는 표면 피복률이 불충분하거나 전도율이 과도하게 높으면 효율이 제한될 수 있다.
본 발명은 선행기술의 단점에 대처하는 것이다.
본 발명의 제 1 양태에 따르면, 청구항 1 내지 청구항 11에 명시된 광기전 디바이스가 제공된다.
다층 계면층을 포함하는 광기전 디바이스는 US9,416,279로부터 알려져 있다. 그러나, 이 특허는 본 발명의 PIN 구조가 아니라 전형적인 NIP 구조를 개시한다. NIP 구조와 PIN 구조가 직면하는 제조 프로세스의 고려사항은 다르다. 스퍼터링은 전형적으로 NIP 구조의 경우에는 그다지 문제가 되지 않으나 PIN 구조에서 스퍼터링의 사용은 위에서 상세히 설명한 바와 같이 재료를 손상시킬 수 있다.본 발명은 반전형 페로브스카이트 태양 전지에 관한 것이며, 위에서 설명한 선행 기술의 간결한 무기 n형 층을 치환하기 위해 무기 '고유-n형-고유(INI)' 샌드위치 구조를 제공한다. 단일의 "간결한" SnO2 층이 사용되는 경우, 본 발명의 3층 스택을 사용하는 경우에 비해 변동성이 크고, 피크 효율 및 평균 효율이 낮아진다.
본 발명의 계면 3층 구조를 사용하면 여러 가지 이유로 단일의 SnO2 층의 사용에 비해 유리하다. 스택 내에 제 1 전기 절연층, 예를 들면, Al2O3를 사용하면, ALD를 사용할 때, 스택 전체의 보다 재현성이 높은 성장이 가능해진다. ALD 성장은 거의 완전히 표면의 화학적 성질에 의존한다. Al2O3 층은 OH 표면 종단(termination)의 생성에 의해 표면을 기능화하는 급속한 핵생성층으로서 기능하고, 이로 인해 스택 내의 후속 층의 성장을 도와준다. 궁극적으로, 제 1 층을 포함하면 프로세스 사이의 두께 변화가 줄어든다.
제 1 층(예를 들면, Al2O3)는 무기-n/유기-n 계면에 존재하는 임의의 자유 결합을 화학적으로 부동태화하도록 작용할 수도 있고, 그 후 캐리어 재결합에 이용될 수 있는 전자 트랩(electronic trap)의 밀도를 저하시키고, 따라서 포화 전류 밀도 및 다이오드 이상 계수(ideality factor)를 저하시킨다. 이는 개회로 전압 및 필 팩터의 둘 모두를 증가시키는 작용을 할 수 있다.
마지막으로, Al2O3 등의 재료는 자유 라디칼의 저장소로서 기능할 수 있다. 스퍼터 손상으로부터 추가의 보호 및 ITO/유기-n, 또는 ITO/페로브스카이트 결합 계면의 방지에 의해 기생 션트 경로(parasitic shunt pathway) 및/또는 약한 다이오드 영역의 형성을 저감시킬 수 있다.
본 발명의 제 2 양태에 따르면, 청구항 1 내지 청구항 11 중 어느 하나의 항에 명시된 바와 같은 광기전 디바이스의 제조 방법이 제공되며, 2 개의 무기 전기 절연층 및 이들 사이의 전도성 재료의 층이 원자층 퇴적에 의해 n형 전자 수송 재료의 층 상에 순서대로 퇴적된다. 이러한 퇴적은, 바람직하게는, 125℃ 이하의 온도에서 수행된다.
이하, 첨부한 개략도를 참조하여 단지 예시로서 본 발명의 실시형태를 설명한다.
도 1의 (A)는 공지의 광기전 디바이스를 단면도로 예시하고;
도 1의 (B)는 본 발명에 따른 예시적인 디바이스를 단면도로 예시하고;
도 2는 a) SnO2 만; 및 b) Al2O3/SnO2/Al2O3의 반복적인 실행에 대한 예상되는 두께에 정규화된 측정된 두께의 플롯이다.
도 3은 하나의 다이오드 모델을 암 전류-전압 데이터에 적합시킴으로써 추출된 직렬 저항, 이상 계수 및 역포화 전류의 (디바이스 유형에 대해 20 개의 단일 접합의 페로브스카이트 디바이스로부터의) 최상의 값 및 관련된 범위를 기록한 테이블이다. 광 전류-전압 데이터로부터 측정된 SnO2만의 대신에 3층을 사용하여 얻어진 V oc 및 FF에서의 이득도 도시되어 있다;
도 4는 ALD 3층(x nm-Al2O3/SnO2/1 nm-Al2O3) 내의 최초의 Al2O3 층의 두께(x,)의 함수로서 페로브스카이트/Si 탠덤 태양 전지의 션트 저항(R shunt )를 도시한다. 이 플롯은 최상의 셀 및 각각의 두께에 대해 20 개의 디바이스의 평균에 대해 도시되어 있다;
도 5는 스트래들링(straddling) 유형-1 오프셋 접합을 보여주는 에너지 준위도이다.
일 실시형태에서, 광기전 디바이스는 p형 정공 수송층이 기판과 페로브스카이트 층(perovskite layer)에 의해 지지되고 n형 전자 수송층이 상기 p형 층 상에 순서대로 배치되는 PIN 구조, 및 n형 전자 수송층의 상면에 제공되어 수광 상면을 형성하는 투광성 도전층을 포함하고, 상기 n형 전자 수송층과 상기 투광성 도전층 사이에 도전성 재료의 층을 개재하는 2 개의 무기 전기 절연층을 포함하는 계면 구조가 제공되고, 상기 2 개의 무기 전기 절연층은 4.5 eV를 초과하는 띠틈을 갖는 재료를 포함하고, 도전성 재료의 층은 상기 전기 절연층의 띠틈보다 작은 띠틈(예를 들면, 2 eV 초과 내지 4.0 eV 이하)을 갖는 재료를 포함한다.
기판은 유리하게는 모노리스로 통합된 다접합 광기전 디바이스를 형성하기 위해 추가의 광기전 서브셀을 포함한다. 이 추가의 광기전 서브셀은, 예를 들면, 추가의 페로브스카이트, 단결정 실리콘, 폴리실리콘, Cu(In,Ga)Se2 또는 Cu2ZnSn(S,Se)4 서브셀을 포함할 수 있다.
유리하게는, 광기전 디바이스는 추가의 서브셀이 페로브스카이트 재료의 층을 포함하는 모노리스로 통합된 태양 전지이다.
바람직하게는, 페로브스카이트 재료는 이극성이다. 전형적으로 이것은 식 ABX3을 갖는 3차원 결정 구조를 가지며, 여기서 A는 하나 이상의 유기 또는 무기 양이온(예를 들면, 메틸암모늄, 포름아미디늄, 구아니디늄 등, 및 세슘, 루비듐, 등 양이온)을 포함하고, B는 Pb, Sn, Sb, 또는 Ti로 이루어지는 그룹 중 하나 이상으로부터 선택되는 2가 금속을 나타내고, X는, 예를 들면, Cl, Br 및 I로부터 선택되는 하나 이상의 할로젠화물 음이온을 나타낸다.
다른 실시형태에서, p형 층 및 n형 층을 포함하는 Cu(In,Ga)Se2 또는 Cu2ZnSn(S,Se)4 p-n 접합, 및 상기 n형 층의 상면에 제공되어 수광 상면을 형성하는 투광성 도전층을 포함하는 광기전 디바이스가 제공되며, 상기 n형 층과 상기 투광성 도전층 사이에 도전성 재료의 층을 개재하는 2 개의 무기 전기 절연층을 포함하는 구조가 제공되고, 상기 2 개의 무기 전기 절연층은 도전성 재료의 띠틈을 초과하는 (예를 들면, 4.5 eV를 초과하는) 띠틈을 갖는 재료를 포함하고, 상기 도전성 재료의 층은 전기 절연층의 띠틈보다 작고 (예를 들면, 4.0 eV 미만) 2 eV를 초과하는 띠틈을 갖는 재료를 포함한다.
도 1의 (A)는 선행 기술의 디바이스 스택을 개략적인 단면도로 도시하며, 도 1의 (B)는 본 발명에 따른 광기전 디바이스의 개략 단면도를 도시한다. 각각의 스택(1)의 저면 상의 기판은 상면에 ITO 등의 TCO 층을 갖는 유리 등의 재료, 또는 실리콘 태양 전지 등의 저면 서브셀을 포함한다. 페로브스카이트/실리콘 탠덤 태양 전지는, 예를 들면, "Werner et al. Adv. Mater. Interfaces 5, 1700731 (2017)"에 더 상세히 기술되어 있다.
도 1의 (B)는 본 발명에 따른 예시적인 실시형태를 도시한다. 볼 수 있는 바와 같이, 스택(1)의 저면은 Si 저면 셀 또는 ITO/유리를 포함한다. 다음에 이것은 p형 층(2)에 의해 피복되고, 다음에 이 p형 층은 페로브스카이트 층(3)에 의해 피복된다. 페로브스카이트 층은 유기 n형 층(4)에 의해 피복된다. 스택의 상면은 ITO 층(9)으로 형성된다. ITO 층과 유기 n형 층 사이에는 본 발명의 3층 계면 구조(6,7,8)가 존재한다.
p형 층(2)은 무기 또는 유기일 수 있는 정공 수송 재료를 포함한다. p형 층의 상면에는, 예를 들면, MAPbI3 또는 FA0.8:Cs0.2PbI2Br 등의 3차원 결정 구조를 갖는 페로브스카이트 층(3)이 있다. 페로브스카이트 층의 조성은 광활성 층의 원하는 띠틈에 맞추어 적절히 선택될 수 있다.
p형 층은 정공 수송(즉, p형) 재료의 층이다. p형 재료는 단일의 p형 화합물 또는 원소 재료, 또는 2 개 이상의 p형 화합물 또는 원소 재료의 혼합물일 수 있고, 이것은 도핑되지 않거나, 하나 이상의 도펀트 원소로 도핑될 수 있다.
p형 층은 무기 또는 유기 p형 재료를 포함할 수 있다. 전형적으로, p형 영역은 유기 p형 재료의 층을 포함한다.
적절한 p형 재료는 폴리머 또는 분자 정공 수송체로부터 선택될 수 있다. 본 발명의 광기전 디바이스에서 사용되는 p형 층은, 예를 들면, 스피로-OMeTAD(2,2',7,7'-테트라키스-(N,N-디-p-메톡시페닐아민)9,9'-스피로비플루오렌)), P3HT(폴리(3-헥실티오펜)), PCPDTBT(폴리[2,1,3-벤조티아디아졸-4,7-딜[4,4-비스(2-에틸헥실)-4H-시클로펜타[2,1-b:3,4-b']디티오펜-2,6-딜]]), PVK(폴리(N-비닐카르바졸)), HTM-TFSI(1-헥실-3-메틸이미다졸륨 비스(트리플루오로메틸술포닐)이미드), Li-TFSI(리튬 비스(트리플루오로메탄술포닐)이미드) 또는 tBP(tert-부틸피리딘)을 포함할 수 있다. p형 영역은 탄소 나노튜브를 포함할 수 있다. 통상적으로, p형 재료는 스피로-OMeTAD, P3HT, PCPDTBT 및 PVK로부터 선택된다. 바람직하게는, p형 영역은 스피로-MeOTAD를 포함하는 p형 층으로 이루어진다.
p형 층은, 예를 들면, 스피로-OMeTAD(2,2',7,7'-테트라키스-(N,N-디-p-메톡시페닐아민)9,9'-스피로비플루오렌)), P3HT(폴리(3-헥실티오펜)), PCPDTBT(폴리[2,1,3-벤조티아디아졸-4,7-딜[4,4-비스(2-에틸헥실)-4H-시클로펜타[2,1-b:3,4-b']디티오펜-2,6-딜]]), 또는 PVK(폴리(N-비닐카르바졸))을 포함할 수 있다.
적절한 p형 재료는 또한 분자 정공 수송체, 폴리머 정공 수송체 및 코폴리머 정공 수송체를 포함한다. p형 재료는, 예를 들면, 분자 정공 수송 재료, 이하의 부분(moiety) 중 하나 이상을 포함하는 폴리머 또는 코폴리머일 수 있다: 티오페닐, 페네레닐, 디티아조릴, 벤조티아조릴,
디케토피롤로피로릴, 에톡시디티오페닐, 아미노, 트리페닐 아미노, 카르보조릴, 에틸렌 디옥시티오페닐, 디옥시티오페닐, 또는 플루오레닐. 따라서, 본 발명의 광기전 디바이스에서 채용되는 p형 층은, 예를 들면, 전술한 분자 정공 수송 재료, 폴리머 또는 코폴리머 중 어느 하나를 포함할 수 있다.
적절한 p형 재료는 또한 m-MTDATA(4,4',4''-트리스(메틸페닐페닐아미노)트리페닐아민), MeOTPD(N,N,N',N'-테트라키스(4-메톡시페닐)-벤지딘), BP2T(5,5'-디(비페닐-4-일)-2,2'-비티오펜), 디-NPB(N,N'-디-[(1-나프틸)-N,N'-디페닐]-1,1'-비페닐)-4,4'-디아민), α-NPB(N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘), TNATA(4,4',4"-트리스-(N-(나프틸렌-2-일)-N-페닐아민)트리페닐아민), BPAPF(9,9-비스[4-(N,N-비스-비페닐-4-일-아미노)페닐]-9H-플루오렌), 스피로-NPB(N2,N7-디-1-나프탈레닐-N2,N7-디페닐-9,9'-스피로비[9H-플루오렌]-2,7-디아민), 4P-TPD(4,4-비스-(N,N-디페닐아미노)-테트라페닐), PEDOT:PSS 및 스피로-OMeTAD를 포함한다.
p형 층은, 예를 들면, tert부틸 피리딘 및 LiTFSI로 도핑될 수 있다. p형 층은 정공 밀도를 증가시키기 위해 도핑될 수 있다. p형 층은, 예를 들면, 정공 밀도를 증가시키기 위해 NOBF4(니트로소늄 테트라플루오로보레이트)로 도핑될 수 있다.
다른 실시례에서, p형 층은 무기 정공 수송체를 포함할 수 있다. 예를 들면, p형 층은 바나듐, 구리, 니켈 또는 몰리브데넘의 산화물; CuI, CuBr, CuSCN, Cu2O, CuO 또는 CIS; 페로브스카이트; 비정질 Si; p형 IV족 반도체, p형 III-V족 반도체, p형 II-VI족 반도체, p형 I-VII족 반도체, p형 IV-VI족 반도체, p형 V-VI족 반도체, 및 p형 II-V족 반도체를 포함하는 무기 정공 수송체를 포함할 수 있고, 이 무기 재료는 도핑되거나 도핑되지 않을 수 있다. p형 층은 다공질이 아닌 상기 무기 정공 수송체의 컴팩트한 층일 수 있다.
p형 층은, 예를 들면, 니켈, 바나듐, 구리 또는 몰리브데넘의 산화물; CuI, CuBr, CuSCN, Cu2O, CuO 또는 CIS; 비정질 Si; p형 IV족 반도체, p형 III-V족 반도체, p형 II-VI족 반도체, p형 I-VII족 반도체, p형 IV-VI족 반도체, p형 V-VI족 반도체, 및 p형 II-V족 반도체를 포함하는 무기 정공 수송체를 포함할 수 있고, 이 무기 재료는 도핑되거나 도핑되지 않을 수 있다.
p형 영역은, 예를 들면, 5 nm 내지 1000 nm의 두께를 가질 수 있다. 예를 들면, p형 영역은 50 nm 내지 500 nm, 또는 100 nm 내지 500 nm의 두께를 가질 수 있다. 전술한 다접합 광기전 디바이스에서, 제 1 서브-셀의 p형 영역(112)은 바람직하게는 10 nm 내지 50 nm의 두께, 더 바람직하게는 약 20 nm의 두께를 갖는다. p형 영역은 상이한 재료를 갖는 2 개 이상의 층으로 이루어지는 2층 또는 다층 구조를 포함할 수도 있다.
페로브스카이트 재료는 일반식 (I)을 가질 수 있다:
[A][B][X]3 (I)
여기서, [A]는 하나 이상의 1가의 양이온이고, [B]는 하나 이상의 2가의 무기 양이온이고, [X]는 하나 이상의 할로젠화물 음이온이고, 바람직하게는 불화물, 염화물, 브로민화물, 및 요드화물로부터 선택되는, 바람직하게는 염화물, 브로민화물 및 요드화물로부터 선택되는 하나 이상의 할로젠화물 음이온을 포함한다. 더 바람직하게는, [X]는 브로민화물 및 요드화물로부터 선택되는 하나 이상의 할로젠화물 음이온을 포함한다. 일부의 실시례에서, [X]는 바람직하게는 불화물, 염화물, 브로민화물, 및 요드화물로부터 선택되는, 바람직하게는 염화물, 브로민화물 및 요드화물로부터 선택되는 2 개의 상이한 할로젠화물 음이온을 포함하며, 더 바람직하게는 브로민화물 및 요드화물을 포함한다.
[A]는, 바람직하게는, 메틸암모늄(CH3NH3 +), 포름아미디늄(HC(NH)2)2 +), 및 에틸 암모늄(CH3CH2NH3 +)으로부터 선택되는 하나 이상의 유기 양이온을 포함하며, 바람직하게는 메틸암모늄(CH3NH3 +) 및 포름아미디늄(HC(NH2)2 +)으로부터 선택되는 유기 양이온을 포함한다. [A]는 Cs+, Rb+, Cu+, Pd+, Pt+, Ag+, Au+, Rh+, 및 Ru+으로부터 선택되는 하나 이상의 무기 양이온을 포함할 수 있다.
[B]는, 바람직하게는, Pb2+ 및 Sn2+으로부터 선택되는 적어도 하나의 2가의 무기 양이온을 포함하며, 바람직하게는 Pb2+를 포함한다.
바람직한 실시례에서, 페로브스카이트 재료는 다음의 일반식을 갖는다:
AxA'1-xB(XyX'1-y)3 (IA)
여기서 A는 포름아미디늄(FA)이고, A'는 세슘 양이온(Cs+)이고, B는 Pb2+이고, X는 요드화물이고, X'는 브로민화물이고, 0 < x ≤ 1이고, 0 < y ≤ 1이다. 따라서, 이들 바람직한 실시형태에서, 페로브스카이트 재료는 2 개의 1 가 양이온의 혼합물을 포함할 수 있다. 또한, 바람직한 실시형태에서, 페로브스카이트 재료는 따라서 단일 요드화물 음이온 또는 요드화물과 브로민화물 음이온의 혼합물을 포함할 수 있다. 본 발명자들은 이러한 페로브스카이트 재료가 1.50eV 내지 1.75eV의 띠틈을 가질 수 있고, 이러한 페로브스카이트 재료의 해당 층은 적절한 결정 형태 및 상으로 쉽게 형성될 수 있다는 것을 발견하였다. 더 바람직하게는, 페로브스카이트 재료는 FA1-xCsxPbI3-yBry이다.
고효율의 광기전 디바이스를 제공하기 위해, 최적의 전류량을 생성하기 위해 흡수재의 흡수가 최대화되는 것이 이상적이다. 결과적으로, 광기전 디바이스 또는 서브셀 내에서 흡수재로서 페로브스카이트를 사용하는 경우, 가시 스펙트럼을 가로질러 태양 광의 대부분을 흡수하기 위해 페로브스카이트 층의 두께는 이상적으로 약 300 내지 600 nm이어야 한다. 따라서, 전형적으로 페로브스카이트 재료의 층의 두께는 100nm를 초과한다. 광기전 디바이스의 페로브스카이트 재료의 층의 두께는, 예를 들면, 100 nm 내지 1000 nm일 수 있다. 광기전 디바이스의 페로브스카이트 재료의 층의 두께는, 예를 들면, 200 nm 내지 700 nm, 바람직하게는 300nm 내지 600nm이다. 전술한 다접합 광기전 디바이스에서, 제 1/상부 서브셀(210)의 광활성 영역에서 평면의 페로브스카이트 재료의 층(11)은 바람직하게는 350 nm 내지 450 nm의 두께, 더 바람직하게는 약 400 nm의 두께를 갖는다.
페로브스카이트 층은 WO2013/171517, WO2014/045021, WO2016/198889, WO2016/005758, WO2017/089819, 및 참고서 "Photovoltaic Solar Energy: From Fundamentals to Applications"(Angele Reinders and Pierre Verlinden, Wiley-Blackwell 편저 (2017) ISBN-13: 978-1118927465) 및 참고서 "Organic-Inorganic Halide Perovskite Photovoltaics: From Fundamentals to Device Architectures"(Nam-Gyu Park 등 편저, Springer (2016) ISBN-13: 978-3319351124)에 기술된 바와 같이 준비될 수 있다.
이 페로브스카이트 층의 상면에는 전자 수송 재료(4)의 층이 있다. 본 실시형태에서 페로브스카이트 광기전 셀에서의 사용에 적합한 전자 수송층은 최근에 재검토 논문 "Current status of electron transport layers in perovskite solar cells: materials and properties"(Mahmood, Sarwar 및 Mehran, RSC Adv. 2017.7.17044)에 기술되었다.
전자 수송층은 전형적으로 n형 영역을 포함한다. 전술한 다접합 광기전 디바이스에서, 제 1 서브-셀의 n형 영역은 하나 이상의 n형 층을 포함한다. 대개, n형 영역은 n형 층, 즉, 단일의 n형 층이다. 그러나, 다른 실시례에서, n형 영역은 n형 층 및 별개의 n형 엑시톤 차단층 또는 정공 차단층을 포함할 수 있다.
엑시톤 차단층은 광활성 재료보다 넓은 밴드 갭을 가지지만 그 전도성 밴드 또는 가전자 밴드가 광활성 재료의 것과 근접하게 매칭되는 재료이다. 엑시톤 차단층의 전도 밴드(또는 최저의 비점유 분자 궤도 에너지 준위)가 광활성 재료의 전도 밴드와 근접하게 정렬되면 전자는 광활성 재료로부터 엑시톤 차단층을 통과하거나, 또는 엑시톤 차단층을 통해 광활성 재료 내로 진입할 수 있으며, 이것을 n형 엑시톤 차단층이라고 부른다. 이와 같은 예는 P. Peumans, A. Yakimov, 및 S. R. Forrest의 "Small molecular weight organic thin-film photodetectors and solar cells"(J. Appl. Phys. 93, 3693 (2001)) 및 Masaya Hirade, 및 Chihaya Adachi의 "Small molecular organic photovoltaic cells with exciton blocking layer at anode interface for improved device performance"(Appl. Phys. Lett. 99, 153302 (2011))에 기술된 바와 같은 배소큐프로인(bathocuproine; BCP)이다.
n형 층(4)은 전자 수송 (즉, n형) 재료의 층이다. n형 재료는 단일 n형 화합물 또는 원소 재료, 또는 2 개 이상의 n형 화합물 또는 원소 재료의 혼합물일 수 있고, 이 재료는 하나 이상의 도펀트 원소로 도핑되지 않거나 도핑될 수 있다.
사용되는 전자 수송 재료는 무기 또는 유기 n형 재료를 포함할 수 있다.
적절한 무기 n형 재료는 금속 산화물, 금속 황화물, 금속 셀렌화물, 금속 텔루르화물, 페로브스카이트, 비정질 또는 나노결정질 Si, n형 IV족 반도체, n형 III-V족 반도체, n형 II-VI족 반도체, n형 I-VII족 반도체, n형 IV-VI족 반도체, n형 V-VI족 반도체, 및 n형 II-V족 반도체로부터 선택될 수 있으며, 이들 모두 도핑되거나 도핑되지 않을 수 있다.
더 전형적으로, n형 재료는 금속 산화물, 금속 황화물, 금속 셀렌화물, 및 금속 텔루르화물로부터 선택된다.
따라서, n형 층은 타이타늄, 주석, 아연, 니오븀, 탄탈럼, 텅스텐, 인듐, 갈륨, 네오디뮴, 팔라듐, 또는 카드뮴의 산화물, 또는 상기 금속 중 2 개 이상의 혼합물의 산화물로부터 선택되는 무기 재료를 포함할 수 있다. 예를 들면, n형 층은 TiO2, SnO2, ZnO, Nb2O5, Ta2O5, WO3, W2O5, In2O3, Ga2O3, Nd2O3, PbO, 또는 CdO를 포함할 수 있다.
사용될 수 있는 다른 적합한 n형 재료는 카드뮴, 주석, 구리, 또는 아연의 황화물 및 상기 금속의 2 개 이상의 혼합물의 황화물을 포함한다. 예를 들면, 황화물은 FeS2, CdS, ZnS, SnS, 비스, SbS, 또는 Cu2ZnSnS4일 수 있다.
예를 들면, n형 층은 카드뮴, 아연, 인듐, 또는 갈륨의 셀렌화물 는 상기 금속의 2 개 이상의 혼합물의 셀렌화물; 또는 카드뮴, 아연, 카드뮴 또는 주석의 텔루르화물, 또는 상기 금속의 2 개 이상의 혼합물의 텔루르화물을 포함할 수 있다. 예를 들면, 셀렌화물은 Cu(In,Ga)Se2일 수 있다. 전형적으로, 텔루르화물은 카드뮴, 아연, 카드뮴 또는 주석의 텔루르화물이다. 예를 들면, 텔루르화물은 CdTe일 수 있다.
n형 층은, 예를 들면, 타이타늄, 주석, 아연, 니오븀, 탄탈럼, 텅스텐, 인듐, 갈륨, 네오디뮴, 팔라듐, 카드뮴의 산화물, 또는 상기 금속의 2 개 이상의 혼합물의 산화물; 카드뮴, 주석, 구리, 아연의 황화물 또는 상기 금속의 2 개 이상의 혼합물의 황화물; 카드뮴, 아연, 인듐, 갈륨의 셀렌화물, 상기 금속의 2 개 이상의 혼합물의 셀렌화물; 또는 카드뮴, 아연, 카드뮴 또는 주석의 텔루르화물, 또는 상기 금속의 2 개 이상의 혼합물의 텔루르화물로부터 선택되는 무기 재료를 포함할 수 있다.
적합한 n형 재료일 수 있는 기타 반도체의 예는, 예를 들면, 이것이 n-도핑된 경우, IV 족 원소 또는 화합물 반도체; 비정질 Si; III-V 족 반도체(예를 들면, 갈륨 비화물); II-VI 족 반도체(예를 들면, 카드뮴 셀렌화물); I-VII 족 반도체(예를 들면, 염화 제1구리); IV-VI 족 반도체(예를 들면, 납 셀렌화물); V-VI 족 반도체(예를 들면, 비스무스 텔루르화물); 및 II-V 족 반도체(예를 들면, 카드뮴 비화물)을 포함한다.
n형 층이 무기 재료, 예를 들면,TiO2 또는 위에 기재된 임의의 다른 재료인 경우, 이것은 유리하게는 상기 무기 재료의 컴팩트 층일 수 있다. 바람직하게, n형 층은 TiO2의 컴팩트 층이다.
유기 및 폴리머 전자 수송 재료, 및 전해질을 포함하는 기타 n형 재료도 사용될 수 있다. 적절한 예는 플러렌 또는 플러렌 유도체, 페릴렌 또는 이것의 유도체를 포함하는 유기 전자 수송 재료, 또는 폴리{[N,N0-비스(2-옥틸도데실)-나프탈렌-1,4,5,8-비스(디카르복시미드)-2,6-딜]-alt-5,50-(2,20-비티오펜)}(P(NDI2OD-T2))를 포함하지만 이것에 한정되지 않는다. 예를 들면, n형 영역은 C60, C70, C84, C60-PCBM, C70-PCBM, C84-PCBM 및 탄소 나노튜브 중 하나 이상을 포함하는 n형 층을 포함할 수 있다. 이것은 C60-IPB, C60-IPH, C70-IPB, C70IPH 또는 이들의 혼합물을 포함할 수 있다. 이러한 재료는 Solenne BV(Zernikepark 6, 9747AN Groningen, The Netherlands)로부터 시판된다.
n형 영역은 3 nm 내지 1000 nm의 두께를 가질 수 있다. n형 영역이 n형 반도체의 컴팩트 층을 포함하는 경우, 이 컴팩트 층은 3 nm 내지 200 nm의 두께를 갖는다.
본 발명의 계면 구조(6,7,8)는 2 개의 전기 절연층(6, 8) 사이에 개재된 도전성 재료(7)를 포함한다. 2 개의 전기 절연층은 4.5eV를 초과하는 적절한 띠틈을 갖는 재료를 포함한다. 각각의 전기 절연층이 반드시 동일한 재료를 포함해야 하는 것은 아니지만 두 층이 동일한 재료를 포함하는 것이 바람직하다. 넓은 띠틈은 중요하다. 이 재료는 아래의 n형 영역 및 위의 도전층(예를 들면, SnO2)에 의해 도입되는 띠틈 상태의 부동태화를 제공한다.
본 발명에 따른 계면 구조의 일 실시례는 도 1의 (B)에 도시되어 있으며, n형 층(4) 상에는 4.5 eV를 초과하는 띠틈을 갖는 재료를 포함하는 2 개의 무기 전기 절연층(6, 8) 및 이들 사이에 개재된 바람직하게는 2 eV 초과 내지 4.0 eV 미만의 띠틈을 갖는 재료를 포함하는 도전성 재료의 층(7)이 퇴적되어 있다. 전기 절연층은 바람직하게는 원자층 퇴적(ALD)에 의해 퇴적된다.
도전성 재료의 층은, 도 5에 예시된 바와 같이, 각각의 전기 절연층과 함께 스트래들링 유형-1 오프셋 접합을 형성한다. 이 도면에서:
Eg-A> Wg-B
EC-A> EC-B
EV-A < EV-B
전기 절연층(6,8)은 4.5eV를 초과하는, 바람직하게는 5, 5.5, 6, 6.5 또는 7eV를 초과하는 띠틈을 포함하는 재료로 형성된다. 적절한 재료에는 Al2O3 및 LiF가 포함된다. 가장 바람직한 재료는 Al2O3이다.
전기 절연층은 인접층과의 계면에서 전도띠(conduction band) 및 원자가띠 장벽(valence band barrier)을 형성하고, 이 위치에서 유형-1 헤테로접합을 생성한다.
전기 절연성 재료의 각각의 층은 바람직하게는 0.1-10 nm 범위, 바람직하게는 0.4-3 nm 범위, 가장 바람직하게는 약 1nm의 두께를 갖는다.
도전층(7)은 전기 절연층(6, 8)의 재료의 띠틈보다 작은 띠틈을 갖는 재료로 형성된다. 각각의 도전층이 상이한 재료로 제조되는 경우, 도전층은 두 재료보다 작은 띠틈을 갖는 재료로 형성된다. 바람직하게는, 이것은 2 eV 초과 내지 4.0 eV 미만이다. 바람직하게는, 도전층은 도전성 n형 산화물로 형성된다. 적절한 재료에는 SnOx; ZnOx; (Zn:Sn)Ox; TiOx 및 InOx., 가장 바람직하게는 SnO2, ZnO, In2O3 및 TiO2가 포함된다.
도전층의 가장 바람직한 재료는SnO2이다. 2 개의 무기 전기 절연층 사이의 도전성 재료의 층(7)은 바람직하게는 3 내지 12 nm의 두께를 갖는다.
띠틈은 본 기술분야에서 주지된 방법을 사용하는 UV-VIS 분광학을 사용하여 측정된다. 띠틈이, 예를 들면, 유리 기판보다 넓은 경우, 파라미터 k를 보다 정확하게 결정하기 위해 타원편광반사법(이것은 UV 내로 충분히 연장됨)을 사용할 수 있다. 다음에 k 분산으로부터 생성된 Tauc 플롯으로부터 띠틈이 결정될 수 있다.
띠틈은 Vos 등의 논문 "Journal of Vacuum Science & Technology A34, 01A103(2016)"의 섹션 3에 나타나 있는 바와 같이 측정될 수 있다.
다음에 n형 전자 수송층의 상면에 투광성 도전층(9)이 퇴적되어 수광 상면을 형성한다. 이 층은 전형적으로 10 내지 200 nm 두께의 ITO 층 등의 스퍼터링된 투명 도전성 산화물을 포함하지만 금속 나노와이어 등의 기타 산화물 또는 재 료를 대안적으로 또는 추가적으로 사용할 수 있다. 선택된 두께는 투명도와 전도율 사이에서 절충된다.
이제 본 발명을 다음의 실시례에 의해 설명한다.
실시례
여기서 제시된 결과는 도 1의 (B)에 도시된 바와 같은 무기 "고유-n형-고유(INI)" 샌드위치 계면 구조를 갖는 PIN 광기전 디바이스에 관한 것이며, 여기서 INI 구조는 구체적으로는 Al2O3/SnO2/Al2O3이다.
Al2O3 층은 1 nm의 두께이고, SnO2 층은 ALD에 의해 퇴적된 SnO2를 포함하여 6 nm의 두께이다.
Al2O3의 열 ALD를 위해, 기판을 80 - 120℃에 유지한다. TMA 및 H2O는 실온에서 별개의 스테인리스 강 용기 내에 수용되며, ALD 시퀀스는 TMA-투여/TMA-퍼지/H2O-투여/H2O 퍼지이다.
SnOx의 열 ALD를 위해, 기판을 80 - 120℃에 유지한다. TDMASn 및 H2O는 각각 60℃ 및 실온의 별개의 스테인리스 강 용기 내에 수용되며, ALD 시퀀스는 TDMASn-투여/TDMASn-퍼지/H2O-투여/H2O 퍼지이다.
Al2O3 및 SnO2 층의 사이클 당 성장(growth-per-cycle)은 각각 0.1 - 0.12 nm 및 0.12 - 0.14 nm이고, 사이클 수는 원하는 두께를 생성하기 위해 적절히 선택된다.
스택의 각각의 구성성분의 두께 제어 및 필름 완성을 보장하기 위해 스택 전체를 열 ALD로 퇴적한다. SnO2 및 Al2O3 프로세스의 둘 모두에 대한 공반응물로서 H2O를 사용한다. 각각의 금속의 전구체로서 TDMASn 및 TMA를 사용한다. 다음에 본 발명의 스택과 3층 대신 SnO2 층을 포함하는 종래기술에 대응하는 스택에 대해 일련의 실험을 실시하였다. 다른 점에서는 스택들은 동일하였다.
실시례 1: 측정된 두께
도 2는 a) SnO2 만; 및 b) Al2O3/SnO2/Al2O3의 반복적인 실행에 대한 예상되는 두께에 정규화된 측정된 두께의 플롯으로서, 3층으로 달성된 실행마다의 변동의 감소를 단일의 층과 비교하여 보여준다. 이는 SnO2 층의 핵생성을 촉진하도록 작용하는 최초의 Al2O3 층에 기인된다.
두께는 페로브스카이트 디바이스의 퇴적 실행에 포함되는 위트니스 샘플(witness sample)로부터 분광 타원편광반사법을 사용하여 측정하였다. 측정된 두께는 사용된 ALD 사이클 수에 의해 설정되는 공칭 두께에 관련된다. Woollam M2000 엘립소미터(ellipsometer)를 사용하여 두께를 측정하였다. 단일의 Tauc-Lorentz 발진기로 구성되는 일반적인 발진기 모델을 사용하여 복소 유전 함수(complex dielectric function)를 기술하였고, 이를 통해 로(raw) psi-델타 분산 데이터를 피팅(fitting)시켰다. Tauc-Lorentz 발진기로부터 추출된 피팅 파라미터는 n 및 k 분산을 구축한다. 데이터 피팅 후에 n @ 632nm는 1.8-1.85이다.
실시례 2: 직렬 저항, 이상 계수 및 역포화 전류
전류-전압(I-V) 곡선이 작성되었고, 본 발명의 구조를 사용하는 경우에 개선된 다이오드 파라미터가 실증되었다. Keithley 소스 미터를 사용하여 측정을 수행하였다. 처음에, n(이상 계수), J0(역포화 전류), 및 Rs(직렬 저항)을 추출하기 위해 J-V 곡선을 단일의 다이오드 태양 전지의 등가 회로에 적합하여 생성하였다. Voc, FF, 등은 AM1.5 조명된 J-V 측정에 의해 얻어졌다.
도 3은 하나의 다이오드 모델을 암 전류-전압 데이터에 적합시킴으로써 추출된 직렬 저항, 이상 계수 및 역포화 전류의 (디바이스 유형에 대해 20 개의 단일 접합의 페로브스카이트 디바이스로부터의) 최상의 값 및 관련된 범위를 기록한 테이블이다. 광 전류-전압 데이터로부터 측정된 SnO2만의 대신에 3층을 사용하여 얻어진 Voc 및 FF에서의 이득도 도시되어 있다;
이상 계수(n) 및 포화 전류(J0)의 둘 모두를 포함하는 도 3에 기록된 디바이스 파라미터는 INI 구조를 포함함으로써 감소되고, 이는 재결합이 감소됨을 나타낸다. 개회로 전압 및 FF가 향상된다. 암 I-V 곡선의 로그 플롯을 작성하면 기생 션트 전류의 감소가 보인다.
실시례 3: 션트 저항
이 실험에서, 최초의 Al2O3 층의 두께의 중요성이 나타나며, 이것은 0-2nm의 범위를 갖는다. 광 I-V 측정값은 Keithley 소스 미터 및 AM1.5 조명을 사용하여 얻었다. 션트 저항은 단락시의 J-V 구배의 역수로부터 얻었다.
도 4는 ALD 3층(x nm-Al2O3/SnO2/1 nm-Al2O3) 내의 최초의 Al2O3 층의 두께(x)의 함수로서 페로브스카이트/Si 탠덤 태양 전지의 션트 저항(R shunt )을 도시한다.
이 실험은 반전형 페로브스카이트 상면 셀이 퇴적된 2 개의 상이한 저면 셀 웨이퍼 유형에 대해 실행하였다. 디바이스 효율, 필 팩터 및 션트 저항은 모두 Al2O3 두께와 함께 증가한다.
도 4의 플롯은 최상의 셀 및 각각의 두께에 대해 20 개의 디바이스의 평균에 대해 도시되어 있다. 이 실험은 2번 실행하였고, 일관된 긍정적인 경향, 특히 최고의 성능을 발휘하는 디바이스를 입증하는 두 배치(batch)의 결과를 설명하였다.

Claims (13)

  1. p형 정공 수송층이 기판과 페로브스카이트 층(perovskite layer)에 의해 지지되고 n형 전자 수송층이 상기 p형 층 상에 순서대로 배치되는 PIN 구조, 및 n형 전자 수송층의 상면에 제공되어 수광 상면을 형성하는 투광성 도전층을 포함하는 광기전 디바이스로서,
    상기 n형 전자 수송층과 상기 투광성 도전층 사이에 도전성 재료의 층을 개재하는 2 개의 무기 전기 절연층을 포함하는 계면 구조가 제공되고, 상기 무기 전기 절연층은 4.5 eV를 초과하는 띠틈을 갖는 재료를 포함하고, 상기 도전성 재료의 층은 상기 전기 절연층의 띠틈보다 작은 띠틈을 갖는 재료를 포함하고, 각각의 전기 절연층은 상기 도전성 재료의 층과 함께 유형-1 오프셋 접합을 형성하는, 광기전 디바이스.
  2. 제 1 항에 있어서,
    상기 도전성 재료의 층은 2 eV 초과 내지 4.0 eV 이하의 띠틈을 갖는 재료를 포함하는, 광기전 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 모노리스로 통합된 다접합 광기전 디바이스를 형성하기 위해 추가의 광기전 서브셀(sub-cell)을 포함하는, 광기전 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 2 개의 무기 전기 절연층은 Al2O3를 포함하는, 광기전 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 2 개의 무기 전기 절연층 사이의 도전성 재료의 층은 SnOx; ZnOx; (Zn:Sn)Ox; TiOx 및 InOx로 이루어지는 그룹으로부터 선택되는 재료 중 하나 이상의 재료를 포함하는, 광기전 디바이스.
  6. 제 5 항에 있어서,
    상기 2 개의 무기 전기 절연층 사이의 상기 도전성 재료의 층은 SnOx를 포함하는, 광기전 디바이스.
  7. 제 3 항에 있어서,
    상기 추가의 광기전 서브셀은 페로브스카이트, 단결정 실리콘, 폴리실리콘, Cu(In,Ga)Se2 또는 Cu2ZnSn(S,Se)4 서브셀을 포함하는, 광기전 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 페로브스카이트 층은 유기 양이온 및 세슘 양이온으로부터 선택되는 하나 이상의 양이온, Pb, Sn, Sb 또는 Ti 중 하나 이상, 및 Cl, Br 및 I로부터 선택되는 하나 이상의 할로젠화물 음이온을 포함하는, 광기전 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 2 개의 무기 전기 절연층은 0.4 내지 3 nm의 두께를 갖는, 광기전 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 2 개의 무기 전기 절연층 사이의 도전성 재료의 층은 3 내지 12 nm의 두께를 갖는, 광기전 디바이스.
  11. p형 층 및 n형 층을 포함하는 Cu(In,Ga)Se2 또는 Cu2ZnSn(S,Se)4 p-n 접합, 및 상기 n형 층의 상면에 제공되어 수광 상면을 형성하는 투광성 도전층을 포함하는 광기전 디바이스로서,
    상기 n형 층과 상기 투광성 도전층 사이에 도전성 재료의 층을 개재하는 2 개의 무기 전기 절연층을 포함하는 구조가 제공되고, 상기 2 개의 무기 전기 절연층은 4.5 eV를 초과하는 띠틈(band gap)을 갖는 재료를 포함하고, 상기 도전성 재료의 층은 2 eV 초과 내지 4.0 eV 미만의 띠틈을 갖는 재료를 포함하는, 광기전 디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 청구된 광기전 디바이스를 제조하는 방법으로서,
    상기 2 개의 무기 전기 절연층과 이들 사이의 상기 도전성 재료의 층은 원자층 퇴적에 의해 상기 n형 전자 수송 재료의 층 상에 순서대로 퇴적되는, 광기전 디바이스를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 원자층 퇴적은 125℃ 이하의 온도에서 수행되는, 광기전 디바이스를 제조하는 방법.
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