KR20220044601A - 금속 충진 프로세스 동안 라인 벤딩 감소 - Google Patents

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아난드 찬드라셰카
레이 구오
정-한 양
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램 리써치 코포레이션
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Abstract

피처 충진 동안 라인 벤딩을 완화하는 방법들은 비정질 층의 증착 및/또는 충진 동안의 억제 처리를 포함한다.

Description

금속 충진 프로세스 동안 라인 벤딩 감소
전도성 재료들의 증착은 많은 반도체 제조 프로세스들의 필수적인 부분이다. 이들 재료들은 수평 상호 접속부들, 인접한 금속 층들 사이의 비아들, 실리콘 기판 상의 금속 층들과 디바이스들 사이의 콘택트들, 및 고 종횡비 피처들에 사용될 수도 있다. 반도체 기판 상의 증착 프로세스의 예에서, 기판은 진공 챔버에서 프로세스 온도로 가열되고, 시드 층 또는 핵 생성 층으로서 역할하는 막의 매우 박형인 (thin) 부분이 증착된다. 그 후, 막의 나머지 (벌크 층) 는 기판을 2 개의 반응 물질들에 동시에 노출시킴으로써 핵 생성 층 상에 증착된다. 벌크 층은 일반적으로 핵 생성 층보다 신속하게 증착된다. 그러나, 디바이스들이 축소되고 보다 복잡한 패터닝 스킴들 (schemes) 이 산업계에서 활용됨에 따라, 피처들을 충진하기 위한 박막들의 증착이 어려워진다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하는 목적을 위한 것이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용되었다.
피처 충진 동안 라인 벤딩을 완화하는 방법들이 기술된다. 방법들은 인접한 피처들의 충진 동안 라인 벤딩을 완화하도록 사용될 수도 있다. 일부 실시 예들에서, 방법들은 비정질 금속-기반 층들의 증착을 포함한다. 일부 실시 예들에서, 방법들은 불순물들을 포함하는 금속-기반 층들의 증착을 포함한다. 다양한 실시 예들에 따라, 금속-기반 층들은 응력을 완화할 수 있고 그리고/또는 라인 벤딩을 유발할 수 있는 금속-금속 결합을 중단할 수 있다. 일부 실시 예들에서, 방법들은 억제 화학 물질을 사용하는 층의 표면 처리를 포함한다. 다양한 실시 예들에 따라, 표면 처리는 표면을 거칠게 할 수 있고 라인 벤딩을 감소시킬 수 있다.
본 개시의 일 양태는 (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 피처의 폭은 피처의 상단부로부터 피처의 하단부로 좁아지는, 기판 제공 단계; (b) 표면을 금속-함유 전구체 및 억제 화학 물질에 노출시킴으로써 표면을 컨포멀하게 (conformally) 처리하는 단계; (c) 표면을 처리하는 단계 후, 피처들 내에 벌크 금속 층을 증착하는 단계를 포함하는 방법에 관한 것이다.
일부 실시 예들에서, 피처 각각의 하단부의 폭은 0 ㎚ 내지 피처의 상단부에서의 폭의 90 ％이다. 일부 실시 예들에서, 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택된다. 일부 실시 예들에서, 단계 (b) 및 단계 (c) 는 피처들을 충진하기 위해 1 회 이상 반복된다. 일부 실시 예들에서, 단계 (c) 에서 증착된 벌크 금속 층은 피처들을 완전히 충진한다. 일부 실시 예들에서, 단계 (b) 는 피처 내에 연속적인 막을 증착하지 않고 수행된다. 일부 실시 예들에서, 단계 (b) 는 금속 전구체 및 억제 화합물의 불균일한 흡착을 포함한다. 일부 실시 예들에서, 단계 (b) 는 불연속적인 막의 증착을 포함한다. 일부 실시 예들에서, 방법은 단계 (b) 가 핵 생성 층 표면을 처리하는 단계를 포함하도록 피처들 내에 핵 생성 층을 증착하는 단계를 더 포함한다. 일부 실시 예들에서, 단계 (b) 는 벌크 금속 층의 표면 거칠기를 상승시킨다. 일부 실시 예들에서, 단계 (b) 는 비플라즈마 열적 프로세스이다. 일부 실시 예들에서, 단계 (b) 는 플라즈마-기반 프로세스이다. 일부 실시 예들에서, 억제 화학 물질은 질소-함유 화합물을 포함한다. 일부 실시 예들에서, 억제 화학 물질은 암모니아이다.
본 개시의 또 다른 양태는 (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 피처들의 적어도 일부의 폭은 피처의 상단부로부터 피처의 하단부로 좁아지는, 기판 제공 단계; (b) 피처들 내에 컨포멀한 (conformal) 비정질 금속-기반 층을 증착하는 단계; 및 (c) 컨포멀한 비정질 금속-기반 층을 증착하는 단계 후, 피처들 내에 벌크 금속 층을 증착하는 단계를 포함하는 방법에 관한 것이다. 일부 실시 예들에서, 피처 각각의 하단부의 폭은 0 ㎚ 내지 피처의 상단부에서의 폭의 90 ％이다. 일부 실시 예들에서, 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택된다. 일부 실시 예들에서, 단계 (b) 및 단계 (c) 는 피처들을 충진하기 위해 1 회 이상 반복된다. 일부 실시 예들에서, 방법은 컨포멀한 비정질 금속-기반 층을 어닐링하는 단계를 더 포함한다.
일부 실시 예들에서, 피처들은 인접한 피처들 사이에서 약 10 ㎚ 내지 60 ㎚의 피치 (pitch) 로 이격된다. 일부 실시 예들에서, 방법들은 피처들 내에 금속 핵 생성 층을 증착하는 단계를 더 수반한다. 일부 실시 예들에서, 금속-기반 층은 적어도 50 원자％ (atomic ％) 의 금속을 포함한다. 일부 실시 예들에서, 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 및 게르마늄 (Ge) 중 하나 이상을 더 포함한다.
본 개시의 또 다른 양태는 (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 피처의 폭은 피처의 상단부로부터 피처의 하단부로 좁아지는, 기판 제공 단계; (b) 피처들 내에 벌크 금속 층을 증착하는 단계; 및 (c) 피처들 내에 벌크 금속 층을 증착하는 단계 후, 피처들 내에 비정질 금속-기반 층을 증착하는 단계를 포함하는 방법에 관한 것이다.
일부 실시 예들에서, 피처 각각의 하단부의 폭은 0 ㎚ 내지 피처 각각의 상단부에서의 폭의 90 ％이다. 일부 실시 예들에서, 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택된다. 일부 실시 예들에서, 방법은 피처를 충진하기 위해 단계 (b) 를 1 회 이상 반복하는 단계를 더 포함한다. 일부 이러한 실시 예들에서, 방법은 피처를 충진하기 위해 단계 (c) 를 1 회 이상 반복하는 단계를 더 포함한다. 일부 실시 예들에서, 방법은 컨포멀한 비정질 금속-기반 층을 어닐링하는 단계를 더 포함한다. 일부 실시 예들에서, 피처들은 인접한 피처들 사이에서 약 10 ㎚ 내지 60 ㎚의 피치로 이격된다. 일부 실시 예들에서, 방법은 피처들 내에 금속 핵 생성 층을 증착하는 단계를 더 포함한다. 일부 실시 예들에서, 금속-기반 층은 적어도 50 ％의 금속을 포함한다. 일부 실시 예들에서, 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 및 게르마늄 (Ge) 중 하나 이상을 더 포함한다.
본 개시의 또 다른 양태는 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 피처들의 적어도 일부의 폭은 피처의 상단부로부터 피처의 하단부로 좁아지는, 기판 제공 단계; 및 피처들 내에 컨포멀한 금속-기반 층을 증착하는 단계로서, 금속-기반 층은 텅스텐 (W), 루테늄 (Ru), 몰리브덴 (Mo), 티타늄 (Ti), 탄탈룸 (Ta), 및 코발트 (Co) 로부터 선택된 금속을 포함하고, 그리고 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 게르마늄 (Ge), 및 이들의 조합들로부터 선택된 적어도 5 ％ (원자) 의 불순물인, 컨포멀한 금속-기반 층 증착 단계를 포함하는 방법에 관한 것이다. 일부 실시 예들에서, 복수의 피처들은 티타늄 나이트라이드 및 탄탈룸 나이트라이드로부터 선택된 막으로 충진된다.
본 개시의 이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1은 기판 상의 예시적인 막들의 개략적인 예시이다.
도 2a는 실리콘 기판 내에 bWL (buried wordline) 을 포함하는 DRAM (Dynamic Random Access Memory) 아키텍처의 예의 개략적인 예시를 도시한다.
도 2b는 라인 벤딩의 개략적인 예시를 도시한다.
도 2c는 집핑 (zipping) 현상의 개략적인 예시를 도시한다.
도 2d는 텅스텐-텅스텐 결합 반경의 함수로서 원자간력 (interatomic force) 을 도시하는 그래프이다.
도 3a 내지 도 3i는 특정한 개시된 실시 예들에 따른, 텅스텐과 같은 금속이 증착될 수도 있는 다양한 구조체들의 개략적인 예들이다.
도 4a 내지 도 4c는 특정한 개시된 실시 예들에 따라 수행된 방법들에 대한 동작들을 도시하는 프로세스 흐름도들이다.
도 5a 내지 도 5c는 특정한 실시 예들에 따른 피처 충진 동안 다양한 동작들의 개략적인 예시들이다.
도 6 내지 도 10은 특정한 개시된 실시 예들에 따른 다양한 방법들의 예시적인 사이클들을 도시하는 타이밍 시퀀스도들이다.
도 11은 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
도 12는 특정한 개시된 실시 예들을 수행하기 위한 예시적인 스테이션의 개략도이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
피처들의 텅스텐 (W) 충진과 같은 금속 충진은, 전기적 콘택트들을 형성하기 위해 반도체 디바이스 제조에 자주 사용된다. 디바이스들이 보다 작은 기술 노드들로 스케일링되고 보다 복잡한 패터닝 구조들이 사용되기 때문에, 텅스텐 충진에서 다양한 문제들이 있다. 일 문제는 증착된 텅스텐 막에서 불소 농도 또는 함량을 감소시키는 것이다. 보다 큰 피처들과 비교하여, 텅스텐 막에 보다 큰 피처와 동일한 불소 농도를 갖는 보다 작은 피처가 디바이스의 성능에 보다 실질적으로 영향을 준다. 예를 들어, 피처가 보다 작을수록, 막들이 보다 박형으로 (thin) 증착된다. 그 결과, 증착된 텅스텐 막의 불소는 보다 박형의 막들을 통해 확산될 가능성이 보다 높아서, 잠재적으로 디바이스 고장을 유발한다.
불소 확산을 방지하는 일 방법은 텅스텐으로부터 옥사이드 층과 같은 기판의 다른 층들로 불소가 확산하는 것을 방지하도록 텅스텐을 증착하기 전 하나 이상의 배리어 층들을 증착하는 단계를 포함한다. 예를 들어, 도 1은 기판 (190) 상에 증착된 층들의 예시적인 스택을 도시한다. 기판 (190) 은 실리콘 층 (192), 옥사이드 층 (194) (예를 들어, 티타늄 옥사이드 (TiOx), 테트라에틸 오소실리케이트 (TEOS) 옥사이드, 등), 배리어 층 (196) (예를 들어, 티타늄 나이트라이드 (TiN)), 텅스텐 핵 생성 층 (198), 및 벌크 텅스텐 층 (199) 을 포함한다. 배리어 층 (196) 은 벌크 텅스텐 층 (199) 및 텅스텐 핵 생성 층 (198) 으로부터 옥사이드 층 (194) 으로 불소 확산을 방지하도록 증착된다. 그러나, 디바이스들이 축소됨에 따라, 배리어 층들은 보다 박형이 되고, 불소는 여전히 증착된 텅스텐 층들로부터 확산될 수도 있다. 보다 고온에서 수행된 벌크 텅스텐의 화학적 기상 증착 (Chemical Vapor Deposition; CVD) 이 보다 낮은 불소 함량을 발생시키지만, 이러한 막들은 불량한 단차 커버리지 (step coverage) 를 갖는다.
또 다른 문제는 증착된 텅스텐 막들에서 저항을 감소시키는 것이다. 보다 박형인 막들은 보다 두꺼운 막들보다 높은 저항을 갖는 경향이 있다. 피처들이 보다 작아짐에 따라, 텅스텐 콘택트 또는 라인 저항은 보다 박형인 텅스텐 막들의 산란 효과들로 인해 상승한다. 저 저항률 텅스텐 막들은 집적 회로 설계에서 전력 손실 및 과열을 최소화한다. 텅스텐 핵 생성 층들은 통상적으로 위에 놓인 (overlying) 벌크 층들보다 높은 전기 저항률들을 갖는다. 콘택트들, 비아들, 및 다른 피처들에 증착된 배리어 층들은 또한 고 저항률들을 가질 수도 있다. 또한, 박형 배리어 및 텅스텐 핵 생성 막들은 보다 작은 피처들의 보다 큰 백분율을 점유하여, 피처의 전체 저항을 상승시킨다. 텅스텐 막의 저항률은 두께가 경계 효과들로 인해 감소함에 따라 저항률이 상승하도록, 증착된 막의 두께에 종속된다.
또 다른 문제는 증착된 막들 상의 응력을 감소시키는 것이다. 보다 박형의 텅스텐 막들은 상승된 인장 응력을 갖는 경향이 있다. CVD에 의해 벌크 텅스텐 막들을 증착하기 위한 종래의 기법들은 200 Å 막에 대해 2.5 GPa보다 큰 인장 응력을 갖는다. 고 열적 인장 응력은 기판으로 하여금 말리게 (curl) 하고, 이는 후속 프로세싱을 어렵게 한다. 예를 들어, 후속 프로세스들은 챔버에서 프로세스들을 수행하기 위해 화학적 기계적 평탄화, 재료들의 증착, 및/또는 기판 홀더로 기판의 클램핑을 포함할 수도 있다. 그러나, 이들 프로세스들은 편평하게 있는 기판에 종종 의존하고, 말린 기판은 불균일한 프로세싱 또는 기판 프로세싱 불능을 발생시킨다. 어닐링과 같이 다른 재료들의 막들의 응력을 감소시키기 위한 기존 방법들이 있지만, 텅스텐은 고 융점으로 인해 한번 증착되면 입자들로 하여금 이동되거나 변경되게 하는 표면 이동성을 갖지 않는다.
또 다른 문제는 예를 들어, 좁은 피치 (pitch) 를 갖는 복수의 피처들을 갖는 기판들에서, 또는 서로 인접한 기판들의 복수의 고 종횡비 피처들에서 발견되는 현상, 라인 벤딩을 감소시키는 것이다. 텅스텐 충진 동안 DRAM (Dynamic Random Access Memory) bWL (buried wordline) 구조체들의 라인 벤딩은 결정 입계 병합 (grain boundary merging) ("집핑 (zipping)" 메커니즘으로 지칭될 수도 있음) 에 의해 유발되는 것으로 여겨진다. 입자 경계들이 형성될 때, 인접한 텅스텐 표면들 (예컨대 피처의 측벽들 상의 성장하는 텅스텐 막) 사이의 금속-금속 결합은 bWL을 분리하는 실리콘 핀들 (fins) (라인들) 의 벤딩을 초래하는 변형을 유발한다. 원자 층 증착 (Atomic Layer Deposition; ALD) 및 CVD 텅스텐 충진 기법들은 bWL 구조체들의 심한 벤딩을 발생시킬 수 있다. 이 라인 벤딩은 다운스트림 프로세스들에서 텅스텐 리세스 불균일성 및 콘택트 랜딩 (contact landing) 문제들을 유발할 것이고, 이는 DRAM 수율 손실을 발생시킨다.
ALD는 저 응력, 저 불소, 및 저 저항률 텅스텐 막들을 형성하도록 사용될 수도 있지만 이러한 성장을 허용하는 표면들 상에서만 사용될 수 있다. 디바이스들이 축소되고 피처들이 보다 좁아짐에 따라, 인장 응력, 높은 불소 혼입, 및 저항률에 대한 영향을 유발할 수 있는 집핑 메커니즘이 있을 수도 있고, 거친 모폴로지 (morphology) 를 발생시킨다.
특정한 실시 예들은 메모리 디바이스들에서 텅스텐 워드라인들의 형성을 위한 방법들 및 관련 장치에 관한 것이다. 도 2a는 실리콘 기판 (9) 내에 bWL (11) 을 포함하는 DRAM 아키텍처의 개략적인 예를 도시한다. bWL (11) 은 실리콘 기판 (9) 의 에칭된 트렌치 내에 형성된다. bWL (11) 은 실리콘 기판 (9) 내에 증착된 텅스텐이고, SiN 패시베이션 (5) 에 의해 캡핑된다 (capped). 트렌치를 라이닝하는 것은 컨포멀한 (conformal) 배리어 층 (12) 및 컨포멀한 배리어 층 (12) 과 실리콘 기판 (9) 사이에 배치되는 절연 층 (13) 이다. 도 2a의 예에서, 절연 층 (13) 은 실리콘 옥사이드와 같은 재료로 형성된 게이트 옥사이드 층일 수도 있다. 컨포멀한 배리어 층들의 예들은 TiN 및 텅스텐-함유 배리어 층들을 포함한다. 텅스텐-함유 컨포멀 배리어 층들은 WBx, WSix, WGex, WCx, WNx와 같은 2원 화합물들, 및 WBxNy, WSixNy, WGexNy, WSixCy, WBxCy, WGexCy,WCxNy와 같은 3원 화합물들, 및 WBxGeyNz, WGexCyNz와 같은 4원 화합물들, 등을 포함할 수 있고, 여기서 x, y 및 z는 0보다 큰 수들이다.
DRAM bWL 트렌치들에 대한 충진 프로세스들은 최종 트렌치 폭 및 저항 R들이 상당히 불균일하도록 트렌치들을 왜곡할 수 있다. 도 2b는 충진 후 라인 벤딩을 나타내는 비충진된 (201) 좁은 비대칭 트렌치 구조체 DRAM bWL 및 충진된 (205) 좁은 비대칭 트렌치 구조체 DRAM bWL을 도시한다. 도시된 바와 같이, 복수의 피처들이 기판 상에 도시된다. 이들 피처들은 이격되고, 일부 실시 예들에서, 인접한 피처들은 약 5 ㎚ 내지 약 60 ㎚, 또는 약 20 ㎚ 내지 약 60 ㎚, 또는 약 10 ㎚ 내지 30 ㎚, 또는 약 10 ㎚ 내지 40 ㎚, 또는 약 20 ㎚ 내지 40 ㎚의 피치를 갖는다. 피치는 일 피처의 중간 축과 인접한 피처의 중간 축 사이의 거리로 규정된다. 비충진된 피처들은 피처 (203) 에 도시된 바와 같이 일반적으로 V-형상일 수도 있고, 피처의 폭이 피처의 상단으로부터 피처의 하단으로 좁아지는 경사진 측벽들을 갖는다. 피처들은 피처 하단부 (213b) 로부터 피처 상단부 (213a) 로 넓어진다. 텅스텐 충진 후, 기판 (205) 에서 심한 라인 벤딩이 관찰된다. 특정한 이론에 얽매이지 않고, 트렌치의 마주 보는 표면들 사이의 응집력이 화살표들 (207) 에 의해 도시된 바와 같이 트렌치 측면들을 함께 당긴다고 여겨진다. 이 현상들은 도 2c에 예시되고, 피처를 "집핑하는 (zipping up)" 것으로 특징지어질 수도 있다. 피처 (203) 가 충진됨에 따라, 피처 (203) 의 중심 축 (299) 으로부터 보다 많은 힘이 가해져, 라인 벤딩을 유발한다. 피처 (203) 의 측벽들 상에 텅스텐 (243a 및 243b) 이 증착되어 매우 근접하게 상호 작용하고, 텅스텐-텅스텐 결합 반경 r은 작아서, 텅스텐의 평활하게 성장하는 표면들 사이에 응집성 원자간력 (cohesive interatomic force) 을 유발하고, 이에 따라 라인 벤딩을 유발한다. 도 2d는 텅스텐-텅스텐 결합 반경 r의 함수로서 원자간력을 예시한다. 알 수 있는 바와 같이, 응집력은 r의 특정한 값들에 존재한다. ALD 프로세스들에 의해 증착된 저 응력 텅스텐 막들조차도 충진 동안 심한 라인 벤딩을 유발할 수 있다. V-형상 피처들이 본 명세서에 기술되지만, 방법들은 피처 충진 동안 라인 벤딩을 겪는 임의의 프로파일의 피처들로 유리하게 적용될 수도 있다.
라인 벤딩을 감소시키기 위해 금속으로 피처들을 충진하는 방법들 및 관련 시스템들과 장치들이 본 명세서에 기술된다. 본 명세서의 다양한 예들 및 실시 예들이 텅스텐에 대해 기술되지만, 개시된 실시 예들은 루테늄, 몰리브덴, 코발트, 등을 포함하지만 이로 제한되지 않는, 다양한 금속들의 증착에 적합하다는 것이 이해될 것이다. 애플리케이션들의 예들은 로직 및 메모리 콘택트 충진, DRAM bWL 충진, 수직으로 집적된 메모리 게이트/워드라인 충진, 및 TSV들 (Through-Silicon Vias) 과의 3D 집적을 포함한다. 본 명세서에 기술된 방법들은 텅스텐 비아들에서와 같은 수직 피처들, 및 3D-NAND 워드라인들과 같은 수평 피처들을 충진하도록 사용될 수 있다. 방법들은 컨포멀한 충진 및 보텀-업 (bottom-up) 또는 인사이드-아웃 (inside-out) 충진을 위해 사용될 수도 있다.
본 명세서에 기술된 방법들은 챔버에 하우징될 수도 있는 기판 상에서 수행된다. 기판은 유전체, 전도성 또는 반전도성 재료와 같은 재료의 하나 이상의 층들이 그 위에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 기판들은 V-형상 측벽들, 좁은 그리고/또는 요각 (re-entrant) 개구부들, 피처 내의 협폭부들 (constrictions), 및 고 종횡비들 중 하나 이상을 특징으로 할 수도 있는, 비아 또는 콘택트 홀들과 같은 피처들을 갖는다. 피처가 상기 기술된 층들 중 하나 이상에 형성될 수도 있다. 예를 들어, 피처는 유전체 층에 적어도 부분적으로 형성될 수도 있다. 일부 실시 예들에서, 피처는 적어도 약 2:1, 적어도 약 4:1, 적어도 약 6:1, 적어도 약 10:1 이상의 종횡비를 가질 수도 있다. 피처의 일 예는 기판 상의 층 또는 반도체 기판 내의 홀 또는 비아이다. 피처들은 약 20 ㎚ 내지 약 40 ㎚의 인접한 피처들 사이의 피치만큼 기판 상에서 이격될 수도 있다.
도 3a 내지 도 3g는 개시된 실시예들에 따라 텅스텐이 증착될 수도 있는 다양한 구조체들의 개략적인 예들이다. 도 3a는 텅스텐으로 충진될 수직 피처 (301) 의 단면도의 예를 도시한다. 피처 (301) 는 기판 (303) 내에 피처 홀 (305) 을 포함할 수 있다. 홀 (305) 또는 다른 피처는 개구부 근방 치수, 예를 들어, 약 10 ㎚ 내지 500 ㎚, 예를 들어 약 25 ㎚ 내지 약 300 ㎚의 개구부 직경 또는 라인 폭을 가질 수도 있다. 피처 홀 (305) 은 비충진된 피처 또는 단순히 피처로 지칭될 수 있다. 피처 (301), 및 임의의 피처가 수직 축들을 갖는 수직으로 배향된 피처들 및 수평 축들을 갖는 수평으로 배향된 피처들과 함께, 홀 (305) 의 중심을 통과하여 피처의 길이를 통해 연장하는 축 (318) 에 의해 부분적으로 특징지어질 수도 있다.
일부 실시 예들에서, 피처들은 3D NAND 구조체의 트렌치들이다. 예를 들어, 기판은 적어도 200 Å 깊이 또는 수 ㎛ 깊이의 트렌치들과 함께 18 내지 48 개의 층들 또는 수백 개의 층들을 갖는, 적어도 60 개의 라인들을 갖는 워드라인 구조체를 포함할 수도 있다. 또 다른 예는 기판 또는 층의 트렌치이다. 피처들은 임의의 깊이일 수도 있다. 다양한 실시 예들에서, 피처는 배리어 층 또는 접착 층과 같은, 하부 층을 가질 수도 있다. 하부 층들의 비제한적인 예들은 유전체 층들 및 전도성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함한다.
도 3b는 요각 프로파일을 갖는 피처 (301) 의 예를 도시한다. 요각 프로파일은 피처의 하단부, 폐쇄된 단부, 또는 내부로부터 피처 개구부로 좁아지는 프로파일이다. 다양한 구현 예들에 따라, 프로파일은 점진적으로 좁아질 수도 있고 그리고/또는 피처 개구부에 오버행 (overhang) 을 포함할 수도 있다. 도 3b는 피처 (301) 의 피처 홀 (305) 의 측벽 또는 내부 표면들을 라이닝하는 하부 층 (313) 을 갖는, 후자의 예를 도시한다. 하부 층 (313) 은 예를 들어, 확산 배리어 층, 접착 층, 핵 생성 층, 이의 조합, 또는 임의의 다른 적용 가능한 재료일 수 있다. 하부 층들의 비제한적인 예들은 유전체 층들 및 전도성 층들, 예를 들어, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 금속 옥사이드들, 금속 나이트라이드들, 금속 카바이드들, 및 금속 층들을 포함할 수 있다. 특정한 구현 예들에서 하부 층은 Ti, TiN, WN, TiAl, 및 W 중 하나 이상일 수 있다. 하부 층 (313) 은 하부 층 (313) 이 피처 (301) 의 내부보다 피처 (301) 의 개구부 근방에서 보다 두껍도록 오버행 (315) 을 형성한다.
일부 구현 예들에서, 피처 내부에 하나 이상의 협폭부들을 갖는 피처들이 충진될 수도 있다. 도 3c는 협폭부들을 갖는 다양한 충진된 피처들의 도면들의 예들을 도시한다. 도 3c의 예 (a), 예 (b) 및 예 (c) 각각은 피처 내의 중간 지점에 협폭부 (309) 를 포함한다. 협폭부 (309) 는 예를 들어, 약 15　㎚ 내지 20　㎚ 폭일 수 있다. 협폭부들은 종래의 기법들을 사용하여 피처 내 텅스텐의 증착 동안 핀치 오프 (pinch off) 를 유발할 수 있고, 추가 증착을 차단하는 증착된 텅스텐이 피처의 일부가 충진되기 전 협폭부를 넘어가 (past), 피처 내에 보이드들 (voids) 을 발생시킨다. 예 (b) 는 피처 개구부에 라이너/배리어 오버행 (315) 을 더 포함한다. 이러한 오버행은 또한 잠재적인 핀치 오프 지점일 수 있다. 예 (c) 는 예 (b) 의 오버행 (315) 보다 필드 영역으로부터 더 멀어진 협폭부 (312) 를 포함한다.
3D 메모리 구조체들 내와 같이, 수평 피처들이 또한 충진될 수 있다. 도 3d는 협폭부 (351) 를 포함하는 수평 피처 (350) 의 예를 도시한다. 예를 들어, 수평 피처 (350) 는 3D NAND 구조체의 워드라인일 수도 있다.
일부 구현 예들에서, 협폭부들은 3D NAND 또는 다른 구조체의 필라들 (pillars) 의 존재로 인한 것일 수 있다. 예를 들어, 도 3e는 3D NAND 또는 VIM (Vertically Integrated Memory) 구조체 (348) 내의 필라들 (325) 의 평면도를 도시하고, 도 3f는 필라들 (325) 의 단면도의 간략화된 개략도를 도시한다. 도 3e의 화살표들은 증착 재료를 나타내고, 필라들 (325) 이 영역 (327) 과 가스 유입구 또는 다른 증착 소스 사이에 배치될 때, 인접한 필라들은 영역 (327) 의 보이드 프리 (void free) 충진에 문제들을 제시하는 협폭부들 (351) 을 발생시킬 수 있다.
구조체 (348) 는 예를 들어, 기판 (300) 상에 교번하는 층간 (interlayer) 유전체 층들 (329) 및 희생 층들 (미도시) 의 스택을 증착하고, 희생 층들을 선택적으로 에칭함으로써 형성될 수 있다. 층간 유전체 층들은 예를 들어, 실리콘 옥사이드 및/또는 실리콘 나이트라이드 층들일 수도 있고, 희생 층들은 에천트 (etchant) 로 선택적으로 에칭 가능한 재료이다. 이는 완성된 메모리 디바이스의 채널 영역들을 포함할 수 있는 필라들 (325) 을 형성하기 위해 에칭 및 증착 프로세스들이 이어질 수도 있다.
기판 (300) 의 주 표면은 z 방향으로 배향된 필라들 (325) 과 함께 x 방향 및 y 방향으로 연장될 수 있다. 도 3e 및 도 3f의 예에서, 필라들 (325) 은 x 방향으로 바로 인접한 필라들 (325) 이 y 방향으로 서로 오프셋되고 그 반대도 되도록, 오프셋 방식으로 배치된다. 다양한 구현 예들에 따라, 필라들 (및 인접한 필라들에 의해 형성된 대응하는 협폭부들) 은 임의의 수의 방식들로 배치될 수도 있다. 게다가, 필라들 (325) 은 원형, 정사각형, 등을 포함하는 임의의 형상일 수도 있다. 필라들 (325) 은 환형 반전도성 (semi-conducting) 재료, 또는 원형 (또는 정사각형) 반전도성 재료를 포함할 수 있다. 게이트 유전체가 반전도성 재료를 둘러쌀 수도 있다. 층간 유전체 층 (329) 각각 사이의 영역은 텅스텐으로 충진될 수 있다; 따라서 구조체 (348) 는 충진될 x 방향 및/또는 y 방향으로 연장하는 복수의 스택된 수평으로 배향된 피처들을 갖는다.
도 3g는 예를 들어, 필라 협폭부들 (351) 을 포함하는 3D NAND 또는 다른 구조체의 수평 피처의 도면의 또 다른 예를 제공한다. 도 3g의 예는 개방형 (open-ended) 이고, 증착될 재료는 화살표들로 나타낸 바와 같이 2 개의 측면들로부터 수평으로 들어갈 수 있다. (도 3g의 예는 구조체의 3D 피처들의 2D 렌더링으로 보일 수 있고, 도 3g는 충진될 영역의 단면도이고 도면에 도시된 필라 협폭부들이 단면도보다는 평면도에서 볼 수 있는 협폭부들을 나타낸다는 것을 주의해야 한다.) 일부 구현 예들에서, 3D 구조체들은 (예를 들어, 도 3f의 예에서 x 및 y 또는 x 방향, y 및 z 방향으로) 2 차원 또는 3 차원을 따라 연장하는 충진될 영역으로 특징지어질 수 있고, 1 차원 또는 2 차원을 따라 연장하는 홀들 또는 트렌치들을 충진하는 것보다 충진에 보다 많은 문제들을 제시할 수 있다. 예를 들어, 3D 구조체의 충진을 제어하는 것은 증착 가스들이 복수의 차원들로부터 피처로 들어갈 수도 있기 때문에 어려울 수 있다.
도 3h는 V-형상 피처의 단면도의 예를 제공한다. 도 3h는 기판 (303) 에 피처 홀 (305) 을 포함하는, 텅스텐으로 충진될 피처 (301) 를 포함한다. 홀은 개구부 근방의 치수 (예를 들어, 약 10 ㎚ 내지 약 20 ㎚, 또는 약 15 ㎚일 수도 있는 개구부 직경 또는 라인 폭 w) 를 갖는다. 폭은 피처의 측벽들 사이의 거리로 측정된다. 폭은 피처 개구부의 피처의 상단부로부터 (개구부 직경 또는 라인 폭 w) 피처의 하단부로 가변할 수도 있다. 피처 홀 (305) 은 축 (318) 에 의해 부분적으로 특징지어진다. V-형상 피처 (301) 는 약 80 ㎚ 내지 약 120 ㎚, 또는 약 100 ㎚일 수도 있는 깊이 (350) 를 포함한다. 다양한 실시 예들에서, 측벽들은 피처의 하단부의 지점 (395) 에서 만나고, 또는 일부 실시 예들에서, 피처의 하단부는 일 측벽으로부터 다른 측벽으로 약 0.1 w 내지 약 0.9 w, 또는 폭 w의 약 10 ％ 내지 폭 w의 약 90 ％의 개구부에서의 라인 폭 w의 백분율로서의 거리를 가질 수도 있는, 편평한 하단 표면에 대해 평탄하다 (plateau). 피처들은 2:1 내지 약 10:1, 또는 약 6:1 내지 약 8:1, 또는 약 6:1, 또는 약 8:1의 종횡비를 가질 수도 있다. 라인들의 피치는 약 20 ㎚ 내지 약 40 ㎚일 수도 있다. 피처 깊이의 50 ％ 내지 70 ％의 영역으로서 특징지어지는 피처의 하단부는, 0 ㎚ 내지 약 20 ㎚의 측벽들 사이의 폭을 가질 수도 있다.
도 3i는 V-형상 피처의 단면도의 또 다른 예를 제공한다. 본 명세서에 기술된 바와 같은 V-형상 피처는 기판의 상단부 필드 레벨로부터 피처의 하단부까지 좁아지는 폭을 갖는 피처들을 지칭한다. 도 3i는 기판 (303) 내에 피처 홀 (305) 을 포함하는, 텅스텐과 같은 금속으로 충진될 피처 (301) 를 포함한다. 홀은 개구부 근방의 치수 (예를 들어, 약 10 ㎚ 내지 약 20 ㎚, 또는 약 15 ㎚일 수도 있는 개구부 직경 또는 라인 폭 w) 를 갖는다. 피처의 하단부 (396) 는 w보다 좁은 폭을 갖는다. 예를 들어, 피처의 하단부 (396) 는 폭 w의 1 ％ 내지 90％ 폭, 또는 폭 w의 1 ％ 내지 50 ％, 또는 10 ％ 내지 20 ％의 폭을 가질 수도 있다.
도 2b에 도시된 바와 같이, 다양한 개시된 실시 예들에서 복수의 V-형상 피처들이 기판 상에 존재한다. 기판 상의 복수의 피처들은 서로 20 ㎚ 내지 40 ㎚보다 크지 않은 거리를 갖는 인접한 피처들로 규정된다. 다양한 실시 예들에서, 이러한 복수의 피처들은 도 3h 또는 도 3i에 도시된 바와 같은 형상을 가질 수도 있는 모든 V-형상 피처들을 포함한다.
수평으로 배향된 피처들 및 수직으로 배향된 피처들에 대한 피처 충진의 예들이 이하에 기술된다. 이 예들은 수평으로 배향된 피처들 또는 수직으로 배향된 피처들 모두에 적용 가능하다는 것을 주의해야 한다. 게다가, 이하의 기술에서, 용어 "측방향 (lateral)"은 대체로 피처 축에 직교하는 방향을 지칭하고 용어 "수직 (vertical)"은 대체로 피처 축을 따른 방향을 지칭하도록 사용될 수도 있다는 것을 또한 주의해야 한다.
이하의 기술은 텅스텐 피처 충진에 포커싱하지만, 본 개시의 양태들은 다른 재료들로 피처들을 충진할 때 또한 구현될 수도 있다. 예를 들어, 본 명세서에 기술된 하나 이상의 기법들을 사용한 피처 충진은 Mo, Co, 및 Ru를 포함하는 다른 재료들로 피처들을 충진하기 위해 사용될 수도 있다. 또한, 이는 기상 증착 프로세스들에서 입자 성장을 겪는 임의의 재료로 피처들을 충진하기 위해 사용될 수 있다.
일부 실시 예들은 인접한 트렌치들의 충진 동안 비정질 층의 증착을 수반한다. 비정질 층은 특정한 실시 예들에서 10 Å 내지 1 ㎚ 두께로 증착될 수도 있다. 다양한 실시 예들에 따라, 비정질 층은 피처 내에 컨포멀하게 (conformally) 증착된다. 비정질 층은 상기 기술된 집핑 메커니즘을 중단하고, 피처 내의 유전체를 향한 응력 전파를 완화한다.
비정질 막은 금속 (예를 들어, W, Mo, Co, Ru, 등) 및 불순물들의 일부 양을 포함한다. 이러한 불순물들의 예들은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 및 게르마늄 (Ge) 을 포함한다. 불순물들의 존재는 금속 막을 비정질로 만들고, 집핑 메커니즘을 방지하고 그리고/또는 벌크 층으로부터 유전체로의 응력 전파를 방지한다. 예시적인 불순물 레벨들은 5 원자％ 내지 50 원자％를 포함하고, 막의 나머지는 금속이다. 일부 실시 예들에서, 비정질 층은 적어도 50 원자％ (atomic ％) 금속, 적어도 60 원자％, 적어도 70 원자％, 적어도 80 원자％, 또는 적어도 90 원자％ 금속이다.
비정질 막은 금속과 금속 화합물의 혼합물을 포함할 수도 있고, 예를 들어, 비정질 층은 텅스텐 (W) 및 텅스텐 나이트라이드 (WN) 의 혼합물을 가질 수도 있고, 비정질 층 내의 W의 총량은 적어도 50 원자％이고, 그리고 비정질 층 내의 N의 총량은 5 원자 ％ 내지 50 원자％이다. 또 다른 예에서, 비정질 막은 W와 B 및/또는 N의 혼합물이고, 막 내 B 및/또는 N의 총량은 5 원자％ 내지 50 원자％이다.
비정질 층은 상이한 실시 예들에 따른 충진 프로세스의 다양한 단계들에서 증착될 수도 있다. 도 4a는 인접한 트렌치들을 충진하기 위한 프로세스 플로우의 예를 제공한다. 프로세스는 인접한 트렌치들 내에 컨포멀한 핵 생성 층을 증착하는 것으로 시작된다 (402). 컨포멀한 비정질 금속-기반 막이 이어서 트렌치들에 증착된다 (404). 이 예에서, 비정질 층은 상대적으로 박형, 예를 들어, 10 Å 내지 50 Å, 10 Å 내지 40 Å, 또는 10 Å 내지 20 Å일 수도 있다. 다음에, 벌크 금속 층이 비정질 층 상에 증착된다 (406). 일부 실시 예들에서, 벌크 금속 층은 트렌치들을 충진하기 위해 증착될 수도 있다. 다른 실시 예들에서, 동작 404 및 동작 406은 트렌치를 충진하기 위해 1 회 이상 반복될 수도 있다 (408). 컨포멀한 벌크 증착이 수행될 때 집핑 메커니즘이 발생한다면 동작 404 및 동작 406은 유리하게 반복될 수도 있다. 벌크 층은 예를 들어, 원소 금속의 적어도 97 ％ 또는 99 ％의 원자 순도를 갖는, 고순도 층일 수도 있다.
도 4a의 예에서, 비정질 층의 저항률을 감소시키기 위해 1 회 이상의 어닐링 동작들이 수행될 수도 있다. 다양한 실시 예들에 따라, 열적 어닐링은 피처가 충진된 후 (예를 들어, 수행된다면 동작 408 후) 에만, 선택 가능하게 (optionally) 비정질 층의 증착 후 (예를 들어, 동작 404와 동작 406 사이) 에만, 또는 선택 가능하게 벌크 층의 일부 또는 전부의 증착 후 (예를 들어, 동작 406 동안 또는 동작 406 후) 에만 수행될 수도 있다.
도 4a에 대해 기술된 프로세스는 다양한 실시 예들에 따라 수정될 수도 있다. 일부 실시 예들에서, 동작 406은 수행되지 않는다. 예를 들어 일부 실시 예들에서, 동작 404만이 수행되도록, 비정질 층이 전체 피처를 충진하도록 사용된다. 일부 실시 예들에서, 동작 402 및 동작 404만이 수행되도록 피처들을 충진하기 위해 핵 생성 층에 이어서 비정질 층이 증착된다. 여전히 또한, 일부 실시 예들에서, 동작 404 및 동작 406 (및 선택 가능하게 408) 만이 수행되어, 핵 생성 층이 증착되지 않는다.
도 4b는 인접한 트렌치들을 충진하기 위한 프로세스 플로우의 또 다른 예를 제공한다. 프로세스는 도 4a의 예에서와 같이 인접한 트렌치들 내에 컨포멀한 핵 생성 층을 증착하는 것으로 시작된다 (402). 그러나 이 예에서, 벌크 금속 층이 아래에 놓인 (underlying) 층 (예를 들어, 핵 생성 층) 상에 증착된다 (414). 이는 비정질 층의 증착으로 이어진다 (416). 동작 414 및 동작 416은 트렌치를 충진하도록 1 회 이상 반복될 수도 있다 (418). 벌크 층은 예를 들어, 원소 금속의 적어도 97 ％ 또는 99 ％의 원자 순도를 갖는, 고순도 층일 수도 있다. 일부 실시 예들에서, 동작 416의 초기 사례 후에, 비정질 층의 증착이 중단되고, 트렌치의 충진을 완료하기 위해 동작 414가 반복된다.
도 4b의 예에서, 비정질 층의 저항률을 감소시키기 위해 1 회 이상의 어닐링 동작들이 수행될 수도 있다. 다양한 실시 예들에 따라, 열적 어닐링은 피처가 충진된 후 (예를 들어, 수행된다면 동작 418 후) 에만, 선택 가능하게 비정질 층의 증착 후 (예를 들어, 동작 416 후) 에만 수행될 수도 있다.
도 4b에 대해 기술된 프로세스는 다양한 실시 예들에 따라 수정될 수도 있다. 일부 실시 예들에서, 동작 414 및 동작 416만이 수행되어 핵 생성 층이 증착되지 않는다. 비정질 층의 증착 후에 벌크 금속의 증착이 발생하는 일부 실시 예들에서, 억제 효과를 제거하기 위한 또는 보다 적은 억제 효과를 위한 처리가 벌크 증착 전에 수행될 수도 있다. 이러한 처리들은 환원제 (예를 들어, 디보란 및/또는 실란 및/또는 수소) 및 금속 전구체 중 1 회 이상의 소킹 단계를 수반할 수 있다. 일부 실시 예들에서, 비정질 층 상의 벌크 층의 증착은 핵 생성 층 증착이 선행될 수도 있다. 예를 들어, 일 시퀀스는 금속 핵 생성/금속 벌크/비정질 층/금속 핵 생성/벌크 금속을 수반할 수도 있다.
도 5a 및 도 5b는 각각 도 4a 및 도 4b에 따른 방법들에 의해 충진된 인접한 트렌치들의 개략적인 예들을 도시한다. 도 5a에서, 트렌치들은 배리어 층 (501), 예를 들어, TiN으로 라이닝되고, 컨포멀한 핵 생성 층 (505) (예를 들어, 2 ㎚ 두께의 핵 생성 층), 컨포멀한 비정질 층 (503) (예를 들어, 약 10 ㎚) 을 포함하고, 그리고 벌크 층 (507) 으로 충진된다.
도 5b에서, 트렌치들은 배리어 층 (501), 예를 들어, TiN으로 라이닝되고, 컨포멀한 핵 생성 층 (503) (예를 들어, 2 ㎚ 두께의 핵 생성 층), 컨포멀한 벌크 층 (507) 을 포함하고, 그리고 비정질 층 (505) 으로 충진된다. 도 4b의 방법은 심 (seam) 폐쇄 동안 집핑 효과를 완화하지만, 도 4a의 방법은 벌크 층과 유전체 사이에 비정질 층을 개재함으로써 벌크 층으로부터 핵 생성 층으로 배리어 층 및 유전체로의 응력 완화를 방지하는 것으로 이해될 수도 있다. 두 효과들은 동작 408 및 동작 418이 수행되는 실시 예들에서 유리하게 관찰될 수도 있다.
비정질 막의 존재는 라인 벤딩을 완화하지만, 이는 벌크 금속 막보다 높은 저항률 막이다. 라인 벤딩 완화 및 저항률은 막들 각각의 두께뿐만 아니라 비정질 막 내의 불순물의 양을 제어함으로써 적절하게 튜닝될 수 있다. 도 4b의 방법에서, 비정질 층은 그렇지 않으면 집핑 메커니즘이 발생하는 것을 방지하기 위해 집핑 메커니즘이 발생하는 곳 또는 지점에 증착될 수도 있다. 이는 실험적으로, 모델링에 의해, 또는 이론적으로 결정될 수도 있다. 도 4a의 방법에서, 중간 비정질 막의 두께는 저항률 상승을 완화하도록 제어될 수도 있다.
비정질 막을 포함하는 충진 프로세스를 사용하는 것으로부터의 라인 벤딩의 감소는 라인들을 형성하기 위해 인접한 트렌치들을 충진하도록 사용된 2 개의 프로세스들로부터 관찰되었다. 프로세스 A는 기준 (비정질 막 없음) 프로세스이다.
프로세스 A: 핵 생성 + W-CVD (WF6/H2 CVD)
프로세스 B: 핵 생성 + WF6 및 NH3으로부터 증착된 비정질 막.
온도는 약 300 ℃였고, 챔버 압력은 약 10 Torr였다.
막 라인 벤딩
핵 생성 + CVD-W 3 ㎚ 초과
핵 생성 + NH3/WF6 기반 W 막 1.4 ㎚ 이하
상기 기술된 실시 예들에서, 금속 및 하나 이상의 불순물들 (예를 들어, 질소, 붕소, 등) 을 포함하는 층은 비정질인 것으로 기술된다. 다른 실시 예들에서, 불순물들을 갖지만 비정질일 필요는 없는 층은 비정질 층에 대해 상기 기술된 방식으로 사용될 수도 있다.
일부 실시 예들에서, 전체 피처는 불순물들을 포함하는 층으로 충진될 수도 있다. 예를 들어, 텅스텐 나이트라이드 (WN) 막이 트렌치의 주 전도체로서 사용될 수도 있다. 이러한 층들의 다른 예들은 티타늄 나이트라이드 (TiN) 및 탄탈룸 나이트라이드 (TaN) 를 포함하는 다른 금속 나이트라이드들을 포함한다.
특정한 실시 예들에서, 방법들은 벌크 층의 증착 전에 금속-함유 전구체 및 억제 화학 물질을 사용하여 피처를 컨포멀하게 처리하는 것을 수반한다. 도 4c는 인접한 트렌치들을 충진하기 위한 프로세스 플로우의 예를 제공한다. 프로세스는 인접한 트렌치들에 제 1 양의 금속을 증착하는 것으로 시작된다 (452). 이는 일부 실시 예들에서 컨포멀한 핵 생성 층일 수도 있고, 또는 핵 생성 층 및 벌크 층의 일부 양을 포함할 수도 있다. 따라서, 이 단계 후에 피처들은 피처의 측벽들 및 하단부를 라이닝하는, 대체로 컨포멀한 금속 층을 갖는다. 일 예에서, 15 ㎚ 피처는 2 ㎚ 핵 생성 층으로 라이닝된다. 다음에, 증착된 층은 금속-함유 전구체 및 억제 화학 물질로 컨포멀하게 처리된다 (454). 일 예에서, 피처는 텅스텐-함유 전구체 및 암모니아 (NH3) 에 노출된다. 블록 454에서의 처리는 텅스텐-함유 전구체 및 억제 화학 물질의 막을 증착하고 그리고/또는 텅스텐-함유 전구체 및 억제 화학 물질의 종을 흡착하는 것을 수반할 수도 있다. 특정한 실시 예들에서, 처리는 컨포멀하지만 불연속적이도록 수행된다. 예를 들어, 불연속적인 막이 피처의 깊이 전반에 걸쳐 증착될 수도 있다. 또 다른 예에서, 텅스텐-함유 종 및 질소-함유 종은 피처의 깊이 전반에 걸쳐 불균일하게 흡착된다. 이는 후속하는 벌크 층 프로세스에서 막이 컨포멀하게 증착될 수도 있지만 상승된 거칠기를 갖도록, 피처의 깊이 전반에 걸쳐 불균일한 패시베이션을 제공하는 효과를 갖는다.
다음에, 벌크 금속 층이 처리된 금속 상에 증착된다 (456). 일부 실시 예들에서, 벌크 금속 층은 트렌치들을 충진하기 위해 증착될 수도 있다. 다른 실시 예들에서, 동작 454 및 동작 456은 트렌치를 충진하기 위해 1 회 이상 반복될 수도 있다 (458). 컨포멀한 벌크 증착이 수행될 때 집핑 메커니즘이 발생한다면 동작 454 및 동작 456은 유리하게 반복될 수도 있다. 벌크 층은 예를 들어, 원소 금속의 적어도 97 ％ 또는 99 ％의 원자 순도를 갖는, 고순도 층일 수도 있다.
도 4c의 예에서, 비정질 층의 저항률을 감소시키기 위해 1 회 이상의 어닐링 동작들이 수행될 수도 있다. 다양한 실시 예들에 따라, 열적 어닐링은 피처가 충진된 후 (예를 들어, 수행된다면 동작 458 후) 에만, 선택 가능하게 처리 후 (예를 들어, 동작 454와 동작 456 사이) 에만, 또는 선택 가능하게 벌크 층의 일부 또는 전부의 증착 후 (예를 들어, 동작 456 동안 또는 동작 456 후) 에만 수행될 수도 있다.
도 4c에 대해 기술된 프로세스는 다양한 실시 예들에 따라 수정될 수도 있다. 예를 들어, 일부 실시 예들에서, 동작 454 및 동작 456 (및 선택 가능하게 458) 만이 수행되어, 동작 452는 수행되지 않는다. 이는 피처가 상기 기술된 바와 같이 처리될 수 있는 라이너 층 (예를 들어, WCN) 과 함께 제공된다면, 일부 실시 예들에서 적절할 수도 있다.
일부 실시 예들에서, 처리 동작은 피처 전반에 걸쳐 불균일하게 흡착되고 그리고/또는 피처의 깊이 전반에 걸쳐 불연속적으로 패시베이팅된 (passivate) 표면을 형성하도록 아래에 놓인 금속과 불균일하게 반응하는 억제 화학 물질만을 수반할 수도 있다.
도 5c는 V-형상 피처 (553) 를 갖는 기판의 예를 도시하고, 피처 (553) 의 측벽들을 따라 증착된 텅스텐 (580) 의 표면 상의 종 (570) 은 텅스텐-텅스텐 결합을 방지하여, 라인 벤딩을 감소시킨다. 종은 피처 전반에 걸쳐 불연속적으로 흡착된다.
개시된 실시 예들은 라인 벤딩을 감소시키기에 적합하다. 라인 벤딩 분석은 텅스텐 또는 다른 금속으로 충진된 트렌치들의 라인 폭 및 거칠기를 측정함으로써 수행될 수도 있다. 라인 벤딩 분석은 평면도 현미경 관찰 (microscopy) 로 디바이스 개구부의 상단부에서 금속을 이미징하고 복수의 라인들 상의 복수의 지점들에서 금속 폭을 측정하는 것을 수반한다. 라인 각각에 대해, 라인 폭은 100 개의 지점들에 걸쳐 측정된다. 라인 각각으로부터, 이어서 평균 라인 폭 및 라인 폭의 변동을 계산하고, 이는 또한 거칠기로 규정될 수도 있다. "라인 폭 평균"은 분석 동안 측정된 모든 개별 라인들의 평균 라인 폭의 평균이다.
라인 벤딩을 위해, 2 개의 주요 메트릭들이 다음과 같이 규정된다: (i) 라인-투-라인 (Line-To-Line; LTL) 변동은 평균 라인 폭들의 표준 편차이고, 이에 따라 이미지 상의 상이한 라인들에 걸친 라인 폭 변화들의 변동들을 캡처하고, 그리고 (ii) 라인 폭 거칠기 (Line Width Roughness; LWR) 는 모든 측정된 라인들로부터의 라인 거칠기의 평균 (라인 각각 내에서 라인 폭의 변동) 이고, 이에 따라 단일 라인들 내에서 평균 라인 폭 변동을 캡처한다. 이들 2 개의 메트릭들, LTL 및 LWR은 σ=(σ1 2+σ2 2)1/2에 의해 결정된 바와 같이, 단일 변동 메트릭, σ total로 결합된다. 게다가, LTL 및 σ total은 LTL ％ 및 σ total ％로 기술된 라인 폭 평균에 대해 정규화된다.
다양한 실시 예들에서, 방법들은 총 분산이 약 5 ㎚ 미만, 또는 약 1.5 ㎚ 미만, 또는 백분율로 약 7.2 ％ 미만인 기판들을 발생시키고, 총 분산 백분율은 평균 라인 폭에 의해 총 분산을 정규화함으로써 계산된다.
본 명세서에 기술된 임의의 충진 프로세스들에서, 억제 처리들은 충진 개선을 용이하게 하도록 피처의 상단부에 우선적으로 적용될 수도 있다. 이러한 억제 처리는 억제 화학 물질을 사용한 열적 처리 또는 플라즈마 처리를 수반할 수 있다. 예를 들어, N2 플라즈마 또는 NH3 열적 처리는 충진 프로세스 동안 임의의 지점에서 피처의 상단부에서 핵 생성을 억제하도록 사용될 수 있다.
억제 화학 물질은 금속의 후속 핵 생성을 억제하기 위해 표면과 상호 작용하는 원자, 화합물, 또는 다른 종을 지칭한다. 질소는 예를 들어 텅스텐 핵 생성을 억제할 수 있고, 열적으로 (예를 들어, 암모니아로) 또는 플라즈마 (예를 들어, N2 플라즈마) 로 전달될 수 있다.
비정질 층 증착
도 4a 및 도 4b에 대해 상기 기술된 바와 같은 비정질 층의 증착은 CVD 기법 또는 ALD 기법을 사용하여 수행될 수도 있다. 도 6 및 도 7은 텅스텐-함유 전구체 WF6 및 환원제 NH3로부터 비정질 W-기반 층을 증착하는 예시적인 사이클들을 도시하는 타이밍 시퀀스도를 제공한다. 도 6에서, 반응 물질들은 순차적인 도즈들 사이에서 퍼지들을 사용하여 도즈들로 공류한다 (co-flow). 도 7에서, 반응 물질들은 반응 물질 각각 사이에서 퍼지들과 교번한다.
비정질 층의 증착 동안 반응 물질 조건들은 불순물이 막 내로 혼입되는 (incorporate) 것이다. 이는 고순도 금속 막들이 증착될 수도 있는 핵 생성 층 및 벌크 층 증착과는 다르다. 도 6 및 도 7과 같은 일부 실시 예들에서, 불순물은 환원제에 의해 공급된다. 이들 예들에서, NH3로부터 질소가 혼입된다. 유사하게, 붕소는 디보란 환원제로부터 혼입될 수도 있다.
다른 예들에서, 불순물은 금속-함유 전구체 내에 있을 수도 있고, 또는 금속-함유 전구체 및 환원제와 별개로 공급될 수도 있다. 예를 들어, N2는 WF6/H2 반응에서 비정질 막을 형성하기 위해 질소를 공급하도록 사용될 수도 있다.
이러한 환원제들의 예들은 붕소-함유 환원제, 실리콘-함유 환원제, 및 게르마늄-함유 환원제를 포함한다. 붕소-함유 환원제들의 예들은 BnHn+4, BnHn+6, BnHn+8, BnHm과 같은 보란들을 포함하고, 여기서 n은 1부터 10까지의 정수이고, m은 n과 상이한 정수이다. 특정한 예들에서, 디보란이 채용될 수도 있다. 다른 붕소-함유 화합물들, 예를 들어, 알킬 보란들, 알킬 붕소, 아미노보란들 (CH3)2NB(CH2)2, 및 C2BnHn+2와 같은 카르보란들이 또한 사용될 수도 있다. 실리콘-함유 화합물들의 예들은 SiH4 및 Si2H6과 같은 실란들을 포함한다. 게르마늄-함유 화합물들의 예들은 GenHn+4, GenHn+6, GenHn+8, 및 GenHm과 같은 게르만들을 포함하고, 여기서 n은 1부터 10까지의 정수이고, n은 m과 상이한 정수이다. 다른 게르마늄-함유 화합물들, 예를 들어, 알킬 게르만들, 알킬 게르마늄, 아미노게르만들 (aminogermane) 및 카르보게르만들 (carbogermanes) 이 또한 사용될 수도 있다. 질소-함유 환원제들 NH3, 및 N2H4의 예들. 탄소-함유 반응 물질들의 예들은 CH4 및 C2H2를 포함한다.
반응 물질들에 따라, 온도는 불순물의 혼입을 허용하도록 상대적으로 높을 수도 있다. 환원제 또는 다른 불순물 캐리어의 양은 많을 수도 있어서 혼입을 발생시킨다.
비정질 막 증착 프로세스들은 막 내로 불순물 혼입을 허용하도록 금속-함유 반응 물질보다 많은 불순물-함유 반응 물질에 기판을 노출시키는 것을 수반할 수 있다. 일부 실시 예들에서, ALD 프로세스는 적어도 2:1의 금속-함유 반응 물질 펄스들에 대한 불순물-함유 반응 물질 펄스들의 수의 비를 수반한다. 이 비는 다양한 실시 예들에 따라 적어도 3:1, 4:1 또는 그 이상일 수 있다. 본 명세서에 기술된 프로세스들에서, 펄스는 가스의 단일 주입 또는 몇몇 짧은 순차적 주입일 수 있다. 일부 실시 예들에서, 프로세스들은 적어도 2:1, 3:1 또는 그 이상의 금속-함유 반응 물질 주입들에 대한 불순물-함유 반응 물질 주입들의 수의 비를 수반한다.
일부 실시 예들에서, 반응 물질들의 상대적인 플로우 레이트들은 또한 금속 및 불순물의 농도들을 조절하도록 가변될 수도 있다. 예시적인 플로우 레이트들은 300 ㎜ 웨이퍼에 대해 약 60 sccm 내지 약 300 sccm의 범위일 수 있고, 플로우 레이트들은 면적에 따라 선형으로 스케일링된다. 도즈 시간들은 또한 보다 적은, 보다 긴 펄스들보다 효율적인 혼입을 제공하는 불순물-함유 반응 물질의 보다 많은 수의 짧은 펄스들로 가변될 수 있다. 게다가, 일부 실시 예들에서, 상대적으로 긴 퍼지 시간은 적어도 불순물-함유 반응 물질의 펄스들을 따른다.
일부 실시 예들에서, 불순물의 양은 저항률을 개선하도록 제한될 수도 있다. 예를 들어, 이는 2:1 미만, 또는 심지어 1:1 미만의 금속-함유 반응 물질 펄스들에 대한 불순물-함유 반응 물질 펄스들의 수의 비를 수반할 수 있다. 플로우 레이트 비들은 노출 시간들과 유사하게 조절될 수 있다. 총 노출 시간은 금속-함유 가스에 대한 노출 시간이 불순물-함유 반응 물질 가스에 대한 노출 시간보다 길게 될 수도 있다.
일부 실시 예들에서, 불순물의 양은 비정질 막의 증착 전반에 걸쳐 가변될 수도 있다. 예를 들어, NH3의 양은 집핑 메커니즘이 관찰되는 지점에서 증가될 수도 있고, 이어서 감소될 수도 있다. 이러한 방식으로, 불순물의 양이 가변될 수도 있다. 플로우 레이트들 및/또는 노출 시간들은 가변될 수도 있다.
금속-함유 전구체 및 억제 화학 물질을 사용한 처리
일부 실시 예들에서, 방법들은 적어도 피처들의 측벽들을 따른 사이트들 (sites) 에서 금속 핵 생성을 억제하기 위한 처리를 포함한다. 일부 구현 예들에서, 억제는 텅스텐 나이트라이드 (WN) 또는 텅스텐 카바이드 (WC) 와 같은 화합물 재료의 작은 아일랜드들 (small islands) 을 형성하도록 억제 종과 금속-함유 전구체 또는 피처 표면 사이의 화학적 반응을 수반할 수 있다. 일부 구현 예들에서, 억제는 합성 재료의 층을 형성하지 않고 표면을 패시베이팅하는 흡착과 같은 표면 효과를 수반할 수 있다. 금속-함유 전구체는 후속 증착 동작들에서 시드 금속 핵 생성을 제공할 수도 있는 사이트들에서 흡착된다.
억제 화학 물질은 N2 또는 NH3와 같은 질소-함유 화합물일 수도 있다. 텅스텐 및 다른 금속 표면들의 억제를 위해 사용될 수도 있는 다른 화학 물질들은 산소-기반 화학 물질들 및 탄화수소-기반 화학 물질들을 포함한다. 예를 들어, 분자 산소 또는 메탄이 플라즈마 생성기로 도입될 수도 있다. 아르곤, 제논, 또는 크립톤과 같은 불활성 성분이 캐리어 가스로서 사용될 수도 있다. 일부 구현 예들에서, 미량을 제외하고 플라즈마가 생성되는 가스에 다른 비-불활성 성분들이 존재하지 않는다. 일부 구현 예들에서, 억제 화학 물질들은 플라즈마에 존재하는 하나 이상의 부가적인 반응성 종과 함께, 질소-함유, 수소-함유, 산소-함유, 및/또는 탄소-함유일 수도 있다.
도 4c의 동작 454는 열적 프로세스 또는 플라즈마-보조된 (plasma-assisted) 프로세스일 수도 있다. 열적이라면, 금속-함유 전구체는 억제 화학 물질과 함께 흐를 수도 있고, 또는 이들이 피처에 순차적으로 도입될 수도 있다. 플라즈마-보조된다면, 플라즈마는 억제 화학 물질이 챔버 내에 있는 동안 점화될 수도 있다. 금속-함유 전구체 (예를 들어, H2) 에 대한 공-반응 물질 (co-reactant) 은 흐를 수도 있고 또는 흐르지 않을 수도 있다.
도 8 내지 도 10은 텅스텐-함유 전구체 WF6 및 환원제 NH3를 사용하여 표면을 처리하는 예시적인 사이클들을 도시하는 타이밍 시퀀스도를 제공한다. 이들 도면들에서, WF6은 금속-함유 전구체로서 도시되고, NH3 또는 N2는 억제 화학 물질들로서 도시되고, 그리고 H2는 공-반응 물질로서 도시된다. 그러나, 예들은 다른 금속-함유 전구체들 (예를 들어, WClx, MoCl4, 등) 에 적용 가능하고, 다른 억제 화학 물질들, 및 다른 공-반응 물질들이 사용될 수도 있다는 것이 이해될 것이다.
도 8에서, 금속-함유 전구체 및 억제 화학 물질은 순차적인 도즈들 사이에서 퍼지들과 함께 도즈들로 공류한다. 대안적으로, 화합물들은 처리가 완료될 때까지 퍼지 없이 일 도즈로 공류할 수도 있다. 도 9에서, 금속-함유 전구체 및 억제 화학 물질은 반응 물질 각각 사이에서 퍼지들과 교번한다. 도 8 내지 도 10에서 캐리어 가스가 도시된다. 이는 예를 들어 아르곤 (Ar) 또는 임의의 다른 불활성 가스일 수도 있다. 일부 실시 예들에서, 캐리어 가스는 사용되지 않을 수도 있고 그리고/또는 특정한 플로우들에 대해서만 사용될 수도 있다. 처리 사이클들은 억제 화학 물질 또는 금속-함유 전구체로 시작될 수도 있다. 금속-함유 전구체 또는 억제 화학 물질은 환원제와 같은 화합물과 함께 도입될 수도 있다. 도 8 및 도 9의 예들에서 부가적인 환원제가 사용되지 않지만, 암모니아 내의 수소가 환원제로 작용할 수도 있다. 도 8 및 도 9의 예들은 열적 프로세스들이다. 도 10은 플라즈마-보조된 프로세스의 예를 도시한다. 여기서, 금속-함유 전구체 도즈는 N2 가스로부터 생성된 플라즈마와 교번한다. 리모트 (remote) 또는 인-시츄 (in-situ) 플라즈마 생성기가 사용될 수도 있다. 다른 실시 예들에서, 금속-함유 전구체 및 억제 화학 물질은 이어서 불활성 가스 (예를 들어, Ar) 로부터 생성된 플라즈마로 플라즈마와 함께 또는 플라즈마 없이 순차적으로 도입될 수도 있다.
상기 나타낸 바와 같이, 처리는 컨포멀하지만, 불연속적이다. 이를 달성하도록 조정될 수도 있는 프로세스 파라미터들은 노출 시간, 사이클들의 수, 반응 물질 농도, 및 챔버 압력을 포함한다. 온도는 또한 컨포멀성 (conformality) 및 불연속성을 달성하도록 사용될 수 있다. 보다 낮은 온도들은 화합물들로 하여금 (상단부에서 반응하기보다는) 피처의 하단부로 확산되게 할 수도 있고, 또한 막 및/또는 흡착된 종이 불연속적으로 증착되고 그리고/또는 흡착되는 동안 처리가 중단되게 한다.
플라즈마-기반 프로세스들에 대해, 억제 프로파일을 튜닝하는 것은 억제 화학 물질, 기판 바이어스 전력, 플라즈마 전력, 프로세스 압력, 노출 시간, 및 다른 프로세스 파라미터들을 적절히 제어하는 것을 수반할 수 있다. 인-시츄 플라즈마 프로세스들 (또는 이온 종이 존재하는 다른 프로세스들) 을 위해, 바이어스가 기판에 인가될 수 있다. 일부 구현 예들에서, 기판 바이어스는 수직으로 배향된 피처 내에서 보다 깊이 활성 종을 발생시키는 상승하는 바이어스 전력과 함께, 억제 프로파일에 상당히 영향을 줄 수 있다. 억제 화학 물질은 또한 사용된 활성 억제 종의 상이한 비들로, 억제 프로파일을 튜닝하기 위해 사용될 수 있다. 예를 들어, W 및 다른 금속 표면들의 억제를 위해, 질소는 수소보다 강한 억제 효과를 가질 수도 있다; 형성 가스-기반 플라즈마에서 N2 및 H2 가스의 비를 조정하는 것은 프로파일을 튜닝하기 위해 사용될 수 있다. 플라즈마 전력은 또한 플라즈마 전력에 의해 튜닝된 활성 종의 상이한 비들로, 억제 프로파일을 튜닝하도록 사용될 수도 있다.
압력은 보다 많은 재결합 (활성 종을 비활성화함) 을 유발할 뿐만 아니라 활성 종을 피처 내로 더 밀어넣을 (push) 수 있기 때문에, 프로세스 압력은 프로파일을 튜닝하도록 사용될 수 있다. 프로세스 시간은 또한 억제 프로파일들을 튜닝하도록 사용될 수도 있고, 증가하는 처리 시간은 피처 내로 보다 깊이 억제를 유발한다.
일부 구현 예들에서, 억제 레이트들은 피처 내부의 상이한 위치들에서 다양한 성분들의 농도들에 종속된다. 컨포멀한 처리를 위해, 피처 개구부에서 종의 소비를 방지하기 위해 (예를 들어, 사이클들의 수, 도즈 시간, 플로우 레이트, 및 농도를 증가시킴으로써) 다량의 억제 종이 공급될 수도 있다. 피처들 내부의 전체 억제 농도 변동들에 더하여, 억제는 피처 전반에 걸쳐 상이한 억제 종의 상대적인 농도들에 의해 영향을 받을 수도 있다. 이들 상대적인 농도들은 결국 억제 종의 해리 및 재결합 프로세스들의 상대적인 역학에 종속될 수 있다. 분자 질소와 같은 초기 억제 재료가 리모트 플라즈마 생성기를 통과할 수 있고 그리고/또는 활성화된 종 (예를 들어, 원자 질소, 질소 이온들) 을 생성하도록 인-시츄 플라즈마를 겪을 수 있다. 그러나, 활성화된 종은 보다 덜 활성인 재결합된 종 (예를 들어, 질소 분자들) 으로 재결합할 수도 있고 그리고/또는 이들의 확산 경로들을 따라 W, WN, TiN, 또는 다른 피처 표면들과 반응할 수도 있다. 이와 같이, 피처의 상이한 부분들은 상이한 농도들의 상이한 억제 재료들, 예를 들어, 초기 억제 가스, 활성화된 억제 종, 및 재결합된 억제 종에 노출될 수도 있다. 활성화된 종은 일반적으로 초기 억제 가스들 및 재결합된 억제 종보다 반응성이다. 게다가, 일부 경우들에서, 활성화된 종은 재결합된 종보다 온도 변동들에 보다 덜 민감할 수도 있다. 프로세스 조건들은 (예를 들어, 비플라즈마, 열적 프로세스에서와 같이) 억제가 주로 비활성화된 종에 기여하는 방식으로 제어될 수도 있다.
타이밍 시퀀스도들은 기술된 증착을 위한 것들과 유사하다. 그러나 상기 기술된 바와 같이, 겨우 불연속적인 층만이 증착된다. 이에 따라 처리를 제한하기 위해, 온도, 도즈 시간, 및 총 노출 시간 중 하나 이상이 제어될 수 있다.
핵 생성 층 증착
금속-함유 전구체와 환원제, 예컨대 실란 (SiH4), 디실란 (Si2H6), 트리실란 (Si3H8), 게르만 (GeH4), 또는 디보란 (B2H6) 사이를 교번함으로써, 특정한 개시된 실시 예들에 따라 핵 생성 층들이 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 기판을 노출시킴으로써 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시킴으로써 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 기판을 노출시키고, 이어서 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시킴으로써 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시키고, 이어서 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 기판을 노출시킴으로써 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 기판을 노출시키고, 이어서 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시키고, 이어서 기판을 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 노출시킴으로써 증착된다. 일부 실시 예들에서, 핵 생성 층은 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시키고, 이어서 텅스텐-함유 전구체 및 실란의 교번하는 펄스들에 기판을 노출시키고, 이어서 텅스텐-함유 전구체 및 디보란의 교번하는 펄스들에 기판을 노출시킴으로써 증착된다. 개시된 실시 예들 중 임의의 실시 예에서, 기판을 하우징하는 챔버는 핵 생성 층을 증착하기 위한 1 회 이상의 도즈 동작들 사이에서 퍼지될 수도 있다. 퍼지는 아르곤과 같은 불활성 가스를 챔버 내로 흘림으로써 수행될 수도 있다. 임의의 적합한 불활성 가스가 퍼지에 사용될 수도 있다. 예를 들어, 일부 실시 예들에서, 기판이 텅스텐-함유 전구체의 펄스에 노출될 수도 있고, 이어서 챔버가 퍼지될 수도 있고, 이어서 기판이 실란의 펄스에 노출될 수도 있고, 챔버가 다시 퍼지될 수도 있고, 그리고 이러한 동작들은 사이클들로 반복될 수도 있다.
상기 기술된 구현 예들 중 임의의 구현 예에 사용될 수도 있는 핵 생성 층 증착은 전체 핵 생성 증착 프로세스 동안, 또는 실란 도즈 동안, 또는 디보란 도즈 동안, 또는 WF6 도즈와 같은 텅스텐-함유 전구체 도즈 동안, 또는 임의의 퍼지 시간들 동안, 수소 (H2), 아르곤 (Ar), 질소 (N2), 또는 이들의 조합들 중 임의의 하나를 공류시키는 것을 포함할 수도 있다. 일부 실시 예들에서, 실란, 디실란, 트리실란, 게르만, 디보란, 수소, 텅스텐 헥사플루오라이드, 질소, 아르곤, 및 이들의 조합들 중 임의의 조합에 기판을 노출시킴으로써 핵 생성 성장 동안 또는 핵 생성 성장 후에 표면 처리 동작이 수행될 수도 있다. 예를 들어, 핵 생성 층의 증착 동안, 기판은 실란 및 WF6의 교번하는 펄스들에 노출될 수도 있고, 이어서 기판은 실란 소킹에 노출될 수도 있고, 이어서 기판은 실란 및 WF6의 교번하는 펄스들에 노출되는 것을 재개할 수도 있다. 이러한 동작들은 사이클들로 수행될 수도 있다. 예를 들어, 일부 실시 예들에서, 다음의 사이클은 핵 생성 층을 증착하기 위해 1 회 이상 반복될 수도 있다: SiH4 및 WF6의 교번하는 펄스들 및 표면 처리에 대한 노출.
일부 실시 예들에서, 핵 생성 층은 1 회 이상의 사이클들에서 임의의 시퀀스 및 순서로, 텅스텐-함유 전구체 및 다음의 가스들: 디보란, 실란, 디실란, 트리실란, 수소, 질소 및 게르만 (GeH4) 중 임의의 하나 이상의 임의의 조합에 기판을 노출시킴으로써 증착될 수도 있다. 예를 들어, 일부 실시 예들에서, 핵 생성 층은 기판을 디보란에 노출시키고, 기판을 텅스텐 헥사플루오라이드에 노출시키고, 기판을 실란에 노출시키고, 그리고 기판을 수소에 노출시킴으로써 증착될 수도 있다. 이러한 동작들은 1 회 이상의 사이클들로 반복될 수도 있다. 또 다른 예에서, 일부 실시 예들에서, 핵 생성 층은 기판을 실란에 노출시키고, 기판을 텅스텐 헥사플루오라이드에 노출시키고, 그리고 기판을 수소에 노출시킴으로써 증착될 수도 있다. 이러한 동작들은 1 회 이상의 사이클들로 반복될 수도 있다. 또 다른 예에서, 일부 실시 예들에서, 핵 생성 층은 기판을 디보란에 노출시키고, 기판을 수소에 노출시키고, 기판을 텅스텐 헥사플루오라이드에 노출시킴으로써 증착될 수도 있다. 이러한 동작들은 1 회 이상의 사이클들로 반복될 수도 있다. 또 다른 예에서, 일부 실시 예들에서, 핵 생성 층은 기판을 질소에 노출시키고, 기판을 디보란에 노출시키고, 그리고 기판을 텅스텐 헥사플루오라이드에 노출시킴으로써 증착될 수도 있다. 이러한 동작들은 1 회 이상의 사이클들로 반복될 수도 있다. 또 다른 예에서, 일부 실시 예들에서, 핵 생성 층은 기판을 실란에 노출시키고, 기판을 질소에 노출시키고, 그리고 기판을 텅스텐 헥사플루오라이드에 노출시킴으로써 증착될 수도 있다. 이러한 동작들은 1 회 이상의 사이클들로 반복될 수도 있다. 기술된 실시 예들 중 임의의 실시 예에서, 기판은 임의의 가용 가스를 사용하는 핵 생성 증착 사이클의 전, 동안, 또는 후에 표면 처리 동작 및/또는 소킹 동작에 노출될 수도 있다. 일부 실시 예들에서, 부가적인 가스들은 핵 생성 증착 프로세스의 1 회 이상의 노출들 동안 임의의 상기 기술된 가스들과 공류할 수도 있다. 개시된 실시 예들 중 임의의 실시 예에서, 기판을 하우징하는 챔버는 핵 생성 층을 증착하기 위한 1 회 이상의 도즈 동작들 사이에서 퍼지될 수도 있다. 퍼지는 아르곤과 같은 불활성 가스를 챔버 내로 흘림으로써 수행될 수도 있다. 임의의 적합한 불활성 가스가 퍼지에 사용될 수도 있다. 일부 실시 예들에서, 기판은 텅스텐 핵 생성 층의 증착 동안 주기적으로 질소에 노출될 수도 있다는 것이 이해될 것이다.
상기 기술된 노출들 중 임의의 노출 동안, 가스들은 연속적으로 펄싱되거나 흐를 수도 있다. 예를 들어, 일부 실시 예들에서, 순차적인 CVD 동작의 WF6 도즈 동안, WF6는 단일 도즈 동안 1 회 이상 펄싱될 수도 있다. 유사하게, 일부 실시 예들에서, 퍼지 동안, 불활성 가스가 단일 퍼지 동작 동안 1 회 이상 펄싱될 수도 있다. 이러한 펄싱 동작들은 핵 생성 증착의 임의의 동작 또는 벌크 증착의 임의의 동작 또는 이들의 임의의 조합 동안 수행될 수도 있다. 일부 실시 예들에서, 압력, 플로우 레이트, 및 온도와 같은 하나 이상의 파라미터들에 대한 하나 이상의 변화들이 사용될 수도 있다. 일부 실시 예들에서, 페데스탈은 페데스탈 위의 샤워헤드와 기판 사이의 갭이 조절될 수도 있도록, 핵 생성 증착 또는 벌크 증착 또는 둘 모두의 임의의 동작 동안 이동될 수도 있다. 페데스탈을 이동시키는 것은 압력, 온도, 또는 플로우 레이트와 같은 하나 이상의 파라미터들을 변경하는 것과 조합하여 사용될 수도 있다. 기판과 샤워헤드 사이의 갭을 조절하는 것은 특정한 개시된 실시 예들에 따라 사용될 수도 있는 압력, 온도, 또는 플로우 레이트에 영향을 줄 수 있다. 본 명세서에 기술된 임의의 프로세스들은 ALD를 수반하는 기법들에 적용 가능할 수도 있다는 것이 이해될 것이다.
벌크 층 증착
본 명세서에 기술된 바와 같은 벌크 증착은 2 개의 반응 물질들이 증착 동안 동시에 흐르도록, 2 개의 반응 물질들의 동시 노출이 수행될 수도 있다. 예를 들어, 벌크 텅스텐은 피처들을 충진하기 충분한 지속 기간 동안 기판을 수소 (H2) 및 텅스텐 헥사플루오라이드 (WF6) 에 동시에 노출시킴으로써 증착될 수도 있다. 수소와 WF6는 피처들 내로 텅스텐을 증착하기 위해 노출 동안 반응한다. 펄싱된 CVD 프로세스들에서, 일 반응 물질은 연속적으로 흐르는 한편 다른 반응 물질은 펄싱되지만, 기판은 펄스 각각 동안 재료를 증착하기 위해 증착 동안 반응 물질들 모두에 노출된다. 예를 들어, 기판은 WF6가 펄싱되는 동안 H2의 연속적인 플로우에 노출될 수도 있고, WF6 및 H2는 텅스텐을 증착하기 위해 펄스 동안 반응한다.
일부 실시 예들에서, 벌크 증착은 반응 물질들이 증착 동안 동시에 챔버 내로 흐르지 않도록 반응 물질 각각에 대한 별도의 노출들을 수반할 수도 있다. 오히려, 반응 물질 플로우 각각은 시퀀스에서 시간적으로 분리된 펄스들로 기판을 하우징하는 챔버로 도입되고, 사이클들로 1 회 이상 반복된다.
금속-함유 전구체들
상기 기술은 주로 텅스텐 층들을 기술하지만, 방법들은 몰리브덴, 코발트, 및 루테늄을 포함하는 다른 금속들을 사용하는 피처 충진을 위해 구현될 수도 있다.
몰리브덴 재료들의 ALD를 위한 Mo 전구체들의 예들은 MoF6 및 MoCl6와 같은 몰리브덴 할라이드들, 몰리브덴 디클로라이드 다이옥사이드 (MoO2Cl2) 및 몰리브덴 테트라클로라이드 옥사이드 (MoOCl4) 와 같은 몰리브덴 옥시할라이드들, 및 몰리브덴 헥사카르보닐 (Mo(CO)6) 을 포함한다. 다른 예들은 화학식 MoxOyHalz의 Mo 옥시할라이드들을 포함하고, Hal은 할로겐 (불소 (F), 염소 (Cl), 브롬 (Br), 또는 요오드 (I)) 이고, x, y, 및 z는 안정한 분자를 형성할 수 있는, 0보다 큰 임의의 수이다. 이들은 몰리브덴 테트라플루오라이드 옥사이드 (MoOF4), 몰리브덴 디브로마이드 디옥사이드 (MoO2Br2), 및 몰리브덴 옥시아이오다이드들 (MoO2I 및 Mo4O11I) 을 포함한다.
특정한 실시 예들에서, 유기-금속 전구체들은 또한 시클로펜타디에닐 리간드들을 갖는 Mo 전구체들을 포함하는 예들과 함께 사용될 수도 있다. 추가 예들은 화학식 Mo2Ln의 전구체들을 포함하고, 여기서 L 각각은 아미데이트 리간드 (amidate ligand), 아미디네이트 리간드 (amidinate ligand), 및 구아니디네이트 리간드 (guanidinate ligand) 로부터 독립적으로 선택되고, 여기서 n은 2 내지 5이다. Mo2Ln 전구체는 복수의 몰리브덴-몰리브덴 결합 (이중 결합 또는 결합 차수가 2 내지 5 인 임의의 복수의 결합) 을 포함한다. 추가 예들은 할라이드-함유 헤테로렙틱 (heteroleptic) 몰리브덴 화합물들 (즉, 상이한 타입들의 리간드들을 갖는 화합물들) 을 포함한다. 이러한 전구체들의 특정한 예들은 몰리브덴, 몰리브덴과 결합을 형성하는 적어도 하나의 할라이드, 및 N, O, 및 S 원소들 중 임의의 원소를 갖는 적어도 하나의 유기 리간드를 포함하는 화합물들이고, 이들 원소들의 원자는 몰리브덴과 결합을 형성한다. 질소 또는 산소 결합을 제공하는 적합한 유기 리간드의 예들은 아미디네이트들, 아미데이트들, 이미노피롤리디네이트들 (iminopyrrolidinates), 디아자디엔들 (diazadienes), 베타-이미노 아미드들 (beta-imino amides), 알파-이미노 알콕사이드들 (alpha-imino alkoxides), 베타-아미노 알콕사이드들 (beta-amino alkoxides), 베타-디케티미네이트들 (beta-diketiminates), 베타-케토이미네이트들 (beta-ketoiminates), 베타-디케토네이트들 (beta-diketonates), 아민들, 및 피라졸레이트들 (pyrazolates) 을 포함한다. 황 결합을 제공하는 적합한 유기 리간드들의 예들은 티오에테르들 (thioethers), 티올레이트들 (thiolates), 디티올렌들 (dithiolenes), 디티올레이트들 (dithiolates), 및 α-이미노 티올렌들 (α-imino thiolenes) 을 포함한다. 이들 리간드들은 치환될 수도 있고 또는 치환되지 않을 수도 있다. 일부 실시 예들에서, 이들 리간드들은 H, 알킬 (alkyl), 플루오로알킬 (fluoroalkyl), 알킬실릴 (alkylsilyl), 알킬아미노 (alkylamino), 및 알콕시 (alkoxy) 치환기들로 구성된 그룹으로부터 독립적으로 선택된 하나 이상의 치환기들을 포함한다. 유기 리간드들은 중성 또는 음이온성 (예를 들어, 일가 음이온 (monoanionic) 또는 이가 음이온 (dianionic)) 일 수 있고, 몰리브덴은 +1, +2, +3, +4, +5, 및 +6과 같은 다양한 산화 상태들에 있을 수 있다.
루테늄 (Ru) 을 증착하기 위해, Ru-전구체들이 사용될 수도 있다. 산화 반응들에 사용될 수도 있는 루테늄 전구체들의 예들은 (에틸벤질)(1-에틸-1,4-사이클로 헥사디에닐)Ru(0) ((ethylbenzyl)(1-ethyl-1,4-cyclohexadienyl)Ru(0)), (1-이소프로필-4-메틸벤질)(1,3-사이클로헥사디에닐)Ru(0) ((1-isopropyl-4-methylbenzyl)(1,3-cyclohexadienyl)Ru(0)), 2,3-디메틸-1,3-부타디에닐)Ru(0)트리카르보닐 (2,3-dimethyl-1,3-butadienyl)Ru(0)tricarbonyl), (1,3-시클로헥사디에닐)Ru(0)트리카르보닐 ((1,3-cyclohexadienyl)Ru(0)tricarbonyl), 및 (시클로펜타디에닐)(에틸)Ru(II)디카르보닐 ((cyclopentadienyl)(ethyl)Ru(II)dicarbonyl) 을 포함한다. 비산화 반응 물질들과 반응하는 루테늄 전구체들의 예들은 비스(5-메틸-2,4-헥산디케토나토)Ru(II)디카르보닐 (bis(5-methyl-2,4-hexanediketonato)Ru(II)dicarbonyl) 및 비스(에틸시클로펜타디에닐)Ru(II) (bis(ethylcyclopentadienyl)Ru(II)) 이다.
코발트 (Co) 를 증착하기 위해, 디카르보닐 사이클로펜타디에닐 코발트 (I) (dicarbonyl cyclopentadienyl cobalt (I)), 코발트 카르보닐 (cobalt carbonyl), 다양한 코발트 아미디네이트 전구체들 (cobalt amidinate precursors), 코발트 디아자디에닐 착체들 cobalt diazadienyl complexes), 코발트 아미디네이트/구아니디네이트 전구체들 (cobalt amidinate/guanidinate precursors), 및 이들의 조합들을 포함하는 코발트-함유 전구체들이 사용될 수도 있다.
WF6가 텅스텐-함유 전구체의 예로서 사용되지만, 다른 텅스텐-함유 전구체들이 개시된 실시 예들의 수행에 적합할 수도 있다는 것이 이해되어야 한다. 예를 들어, 금속-유기 텅스텐-함유 전구체가 사용될 수도 있다. 유기-금속 전구체들, 및 MDNOW (methylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 및 EDNOW (ethylcyclopentadienyl-dicarbonylnitrosyl-tungsten) 과 같은 불소 프리 (free of fluorine) 전구체들이 또한 사용될 수도 있다. 텅스텐 펜타클로라이드 (WCl5) 및 텅스텐 헥사클로라이드 (WCl6) 와 같은 염소-함유 텅스텐 전구체들 (WClx) 이 사용될 수도 있다.
금속-함유 전구체는 상기 기술된 바와 같이 환원제와 반응할 수도 있다. 일부 실시 예들에서, H2는 고순도 막들을 증착하도록 벌크 층 증착을 위한 환원제로서 사용된다.
일부 실시 예들에서, 벌크 층은 CVD를 사용하여 증착되고 피처의 충진은 감소된 온도에서 수행된다. 다양한 실시 예들에 따라, 감소된 온도 (기판 온도) 는 다음의 범위들 중 하나이다: 약 250 내지 350 ℃, 약 250 ℃ 내지 340 ℃, 약 250 ℃ 내지 330 ℃, 약 250 ℃ 내지 325 ℃, 약 250 ℃ 내지 320 ℃, 약 250 ℃ 내지 315 ℃, 약 250 ℃ 내지 310 ℃, 약 250 ℃ 내지 305 ℃, 또는 약 250 ℃ 내지 300 ℃. 또한 다양한 실시 예들에 따라, 기판 온도는 약 260 내지 310 ℃, 약 270 ℃ 내지 310 ℃, 약 280 ℃ 내지 310 ℃, 또는 약 290 ℃ 내지 310 ℃이다. 특정한 실시 예들에서, 프로세스 및/또는 기판 온도는 약 300 ℃이다. 감소된 온도 CVD는 좁은, 고 종횡비 피처들에서 고품질 충진을 획득하도록 사용될 수 있다.
장치
임의의 적합한 챔버가 개시된 실시 예들을 구현하도록 사용될 수도 있다. 예시적인 증착 장치들은 다양한 시스템들, 예를 들어, California, Fremont 소재의 Lam Research Corp. 로부터 입수 가능한 ALTUS® 및 ALTUS® Max, 또는 임의의 다양한 다른 상업적으로 입수 가능한 프로세싱 시스템들을 포함한다. 일부 실시 예들에서, 순차 CVD가 단일 증착 챔버 내에 위치된 2 개, 5 개, 또는 훨씬 보다 많은 증착 스테이션들 중 하나인 제 1 스테이션에서 수행될 수도 있다. 따라서, 예를 들어, 디보란 (B2H6) 및 텅스텐 헥사플루오라이드 (WCl6) 는 핵 생성 층을 증착하기 위해 기판 표면에서 국부화된 대기를 생성하는 개별 가스 공급 시스템을 사용하여, 제 1 스테이션에서 반도체 기판의 표면에 교번하여 도입될 수도 있다. 또 다른 스테이션이 비정질 층의 증착을 위해 사용될 수도 있다. 저압에서 벌크 금속 층을 증착하기 위해 또 다른 스테이션이 사용될 수도 있다. 일부 실시 예들에서, 온도는 개별적으로 제어된다. 예를 들어, 온도는 불순물의 혼입을 증가시키기 위해 비정질 층 스테이션에서 보다 높을 수도 있다.
억제 처리가 수행되는 구현 예들에서, 일 스테이션이 핵 생성 층의 처리를 위해 사용될 수도 있다. 벌크 금속 층을 증착하기 위해 또 다른 스테이션이 사용될 수도 있다. 일부 실시 예들에서, 온도는 개별적으로 제어된다. 예를 들어, 온도는 불연속적이고 컨포멀한 처리가 적용되게 하도록 처리 스테이션에서 보다 낮을 수도 있다.
2 개 이상의 스테이션들이 병렬 프로세싱으로 텅스텐을 증착하도록 사용될 수도 있다. 대안적으로 증착 동작들이 2 개 이상의 스테이션들에 걸쳐 순차적으로 수행되도록 웨이퍼가 인덱싱될 수도 있다.
도 11은 실시 예들에 따른 텅스텐 박막 증착 프로세스들을 수행하기에 적합한 프로세싱 시스템의 블록도이다. 시스템 (1100) 은 이송 모듈 (1103) 을 포함한다. 이송 모듈 (1103) 은 다양한 반응기 모듈들 사이에서 이동될 때 프로세싱될 기판들의 오염 위험을 최소화하도록 클린, 가압된 분위기를 제공한다. 실시 예들에 따라 ALD 및 CVD를 수행할 수 있는 멀티-스테이션 반응기 (1109) 가 이송 모듈 (1103) 상에 장착된다. 반응기 (1109) 는 개시된 실시 예들에 따른 동작들을 순차적으로 수행할 수도 있는 복수의 스테이션들 (1111, 1113, 1115, 및 1117) 을 포함할 수도 있다. 예를 들어, 반응기 (1109) 는 스테이션 (1111) 이 ALD에 의한 핵 생성 층 증착을 수행하고, 스테이션 (1113) 이 비정질 층 증착을 수행하고, 그리고 스테이션들 (1115 및 1117) 이 CVD 또는 ALD에 의한 벌크 층 증착을 수행하도록 구성될 수 있다.
또 다른 예에서, 반응기 (1109) 는 스테이션 (1111) 이 ALD에 의한 핵 생성 층 증착을 수행하고, 스테이션 (1113) 이 핵 생성 층의 처리를 수행하고, 그리고 스테이션들 (1115 및 1117) 이 ALD 또는 CVD의 벌크 금속 층 증착을 수행하도록 구성될 수 있다.
스테이션들은 가열된 페데스탈 또는 기판 지지부, 하나 이상의 가스 유입구들 또는 샤워헤드 또는 확산 플레이트 (dispersion plate) 를 포함할 수도 있다. 기판 지지부 (1202) 및 샤워헤드 (1203) 를 포함하는, 증착 스테이션 (1200) 의 일 예가 도 12에 도시된다. 히터가 페데스탈 부분 (1201) 에 제공될 수도 있다.
또한 이송 모듈 (1103) 상에 플라즈마 또는 화학적 (비플라즈마) 사전 세정들을 수행할 수 있는 하나 이상의 단일 또는 멀티-스테이션 모듈들 (1107) 이 장착될 수도 있다. 모듈은 또한 예를 들어, 증착 프로세스를 위해 기판을 준비하도록 다양한 처리들에 사용될 수도 있다. 일부 실시 예들에서, 모듈 (1107) 은 예를 들어 플라즈마 억제 처리를 위해 사용될 수도 있다.
시스템 (1100) 은 또한 웨이퍼들이 프로세싱 전후에 저장되는, 하나 이상의 웨이퍼 소스 모듈들 (1101) 을 포함한다. 대기 이송 챔버 (1119) 의 대기 로봇 (미도시) 가 소스 모듈들 (1101) 로부터 로드록들 (loadlocks) (1121) 로 웨이퍼들을 먼저 제거할 수도 있다. 이송 모듈 (1103) 의 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 가 로드록들 (1121) 로부터 이송 모듈 (1103) 상에 장착된 모듈들로 그리고 이들 사이에 웨이퍼들을 이동시킨다.
다양한 실시 예들에서, 시스템 제어기 (1129) 가 증착 동안 프로세스 조건들을 제어하기 위해 채용된다. 제어기 (1129) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서가 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
제어기 (1129) 는 증착 장치의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (1129) 는 타이밍, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, 무선 주파수 (Radio Frequency; RF) 전력 레벨들, 웨이퍼 척 또는 페데스탈 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는, 시스템 제어 소프트웨어를 실행한다. 일부 실시 예들에서 제어기 (1129) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채용될 수도 있다.
통상적으로 제어기 (1129) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 구성되거나 설계될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드 코딩될 수도 있고, 또는 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 "프로그래밍"에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들, 주문형 집적 회로 (application-specific integrated circuits), 및 하드웨어로서 구현된 특정한 알고리즘들을 갖는 다른 디바이스들에 하드 코딩된 로직을 포함하는, 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것으로 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능 프로그램 언어로 코딩될 수도 있다.
프로세스 시퀀스의 게르마늄-함유 환원제 펄스들, 수소 플로우, 및 텅스텐-함유 전구체 펄스들, 그리고 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도, 및 챔버 벽 온도와 같은, 프로세스 조건들에 관련된다. 이들 파라미터들은 레시피의 형태로 사용자들에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 시스템 제어기 (1129) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치 (1100) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들이 개시된 실시 예들에 따른 증착 프로세스들을 수행하기 위해 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 및 히터 제어 코드를 포함한다.
일부 구현 예들에서, 제어기 (1129) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치와 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는, "제어기"로서 지칭될 수도 있다. 제어기 (1229) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 일부 시스템들에서 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어 하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
일부 구현 예들에서, 제어기 (1129) 는 시스템에 포함되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (1129) 는 웨이퍼 프로세싱의 원격 액세스를 허용할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
제어기 (1129) 는 다양한 프로그램들을 포함할 수도 있다. 기판 포지셔닝 프로그램은 기판을 페데스탈 또는 척 상으로 로딩하도록 그리고 기판과 가스 유입구 및/또는 타깃과 같은 챔버의 다른 부분들 사이의 간격을 제어하도록 사용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성, 플로우 레이트들, 펄스 시간들을 제어하기 위한, 그리고 선택 가능하게 챔버 내 압력을 안정화하기 위해 증착 전에 챔버 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 챔버의 배기 시스템의 쓰로틀 밸브 (throttle valve) 를 조절함으로써 챔버의 압력을 제어하기 위한 코드를 포함할 수도 있다. 히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 웨이퍼 척으로의 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다.
증착 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 유량 제어기들, 마노미터들 (manometers) 과 같은 압력 센서들, 및 페데스탈 또는 척에 위치된 써모커플들 (thermocouples) 을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들은 목표된 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
전술한 바는 단일 또는 멀티-챔버 반도체 프로세싱 툴의 개시된 실시 예들의 구현 예를 기술한다. 본 명세서에 기술된 장치 및 프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들, 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들과 함께 제공된, 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 샘플 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 한정되지 않을 것이다.

Claims (34)

  1. (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 상기 피처의 상기 폭은 상기 피처의 상단부로부터 상기 피처의 하단부로 좁아지는, 상기 기판 제공 단계;
    (b) 표면을 금속-함유 전구체 및 억제 화합물에 노출시킴으로써 상기 표면을 컨포멀하게 (conformally) 처리하는 단계; 및
    (c) 상기 표면을 처리하는 단계 후, 상기 피처들 내에 벌크 금속 층을 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    피처 각각의 상기 하단부의 폭은 0 ㎚ 내지 상기 피처의 상기 상단부에서의 폭의 90 ％인, 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택되는, 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 피처들을 충진하기 위해 상기 단계 (b) 및 상기 단계 (c) 를 1 회 이상 반복하는 단계를 더 포함하는, 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 상기 피처 내에 연속적인 막을 증착하지 않고 수행되는, 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 상기 금속 전구체 및 상기 억제 화합물의 불균일한 흡착을 포함하는, 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 불연속적인 막의 증착을 포함하는, 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 단계 (b) 가 핵 생성 층 표면을 처리하는 단계를 포함하도록 상기 피처들 내에 상기 핵 생성 층을 증착하는 단계를 더 포함하는, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 상기 벌크 금속 층의 표면 거칠기를 상승시키는, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 비플라즈마 열적 프로세스인, 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 플라즈마-기반 프로세스인, 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 억제 화학 물질은 질소-함유 화합물을 포함하는, 방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 억제 화학 물질은 암모니아인, 방법.
  14. (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 상기 피처들의 적어도 일부의 상기 폭은 상기 피처의 상단부로부터 상기 피처의 하단부로 좁아지는, 상기 기판 제공 단계;
    (b) 상기 피처들 내에 컨포멀한 (conformal) 비정질 금속-기반 층을 증착하는 단계; 및
    (c) 상기 컨포멀한 비정질 금속-기반 층을 증착하는 단계 후, 상기 피처들 내에 벌크 금속 층을 증착하는 단계를 포함하는, 방법.
  15. 제 14 항에 있어서,
    피처 각각의 상기 하단부의 폭은 0 ㎚ 내지 상기 피처의 상기 상단부에서의 폭의 90 ％인, 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택되는, 방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 피처들을 충진하기 위해 상기 단계 (b) 및 상기 단계 (c) 를 1 회 이상 반복하는 단계를 더 포함하는, 방법.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 컨포멀한 비정질 금속-기반 층을 어닐링하는 단계를 더 포함하는, 방법.
  19. 제 14 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 피처들은 인접한 피처들 사이에서 약 10 ㎚ 내지 60 ㎚의 피치 (pitch) 로 이격되는, 방법.
  20. 제 14 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 피처들 내에 금속 핵 생성 층을 증착하는 단계를 더 포함하는, 방법.
  21. 제 14 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 금속-기반 층은 적어도 50 원자％ (atomic ％) 의 금속을 포함하는, 방법.
  22. 제 14 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 및 게르마늄 (Ge) 중 하나 이상을 더 포함하는, 방법.
  23. (a) 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 상기 피처의 상기 폭은 상기 피처의 상단부로부터 상기 피처의 하단부로 좁아지는, 상기 기판 제공 단계;
    (b) 상기 피처들 내에 벌크 금속 층을 증착하는 단계; 및
    (c) 상기 피처들 내에 상기 벌크 금속 층을 증착하는 단계 후, 상기 피처들 내에 비정질 금속-기반 층을 증착하는 단계를 포함하는, 방법.
  24. 제 23 항에 있어서,
    피처 각각의 상기 하단부의 폭은 0 ㎚ 내지 상기 피처 각각의 상기 상단부에서의 폭의 90 ％인, 방법.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 금속은 텅스텐, 루테늄, 몰리브덴, 및 코발트로 구성된 그룹으로부터 선택되는, 방법.
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 피처를 충진하기 위해 상기 단계 (b) 를 1 회 이상 반복하는 단계를 더 포함하는, 방법.
  27. 제 26 항에 있어서,
    상기 피처를 충진하기 위해 상기 단계 (c) 를 1 회 이상 반복하는 단계를 더 포함하는, 방법.
  28. 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 컨포멀한 비정질 금속-기반 층을 어닐링하는 단계를 더 포함하는, 방법.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 피처들은 인접한 피처들 사이에서 약 10 ㎚ 내지 60 ㎚의 피치로 이격되는, 방법.
  30. 제 23 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 피처들 내에 금속 핵 생성 층을 증착하는 단계를 더 포함하는, 방법.
  31. 제 23 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 금속-기반 층은 적어도 50 ％의 금속을 포함하는, 방법.
  32. 제 31 항에 있어서,
    상기 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 및 게르마늄 (Ge) 중 하나 이상을 더 포함하는, 방법.
  33. 이격된 복수의 피처들을 갖는 기판을 제공하는 단계로서, 피처 각각은 피처 개구부 폭을 갖고, 상기 피처들의 적어도 일부의 상기 폭은 상기 피처의 상단부로부터 상기 피처의 하단부로 좁아지는, 상기 기판 제공 단계; 및
    상기 피처들 내에 컨포멀한 금속-기반 층을 증착하는 단계로서, 상기 금속-기반 층은 텅스텐 (W), 루테늄 (Ru), 몰리브덴 (Mo), 티타늄 (Ti), 탄탈룸 (Ta), 및 코발트 (Co) 로부터 선택된 금속을 포함하고, 그리고 상기 금속-기반 층은 붕소 (B), 질소 (N), 탄소 (C), 실리콘 (Si), 게르마늄 (Ge), 및 이들의 조합들로부터 선택된 적어도 5 ％ (원자) 의 불순물인, 상기 컨포멀한 금속-기반 층 증착 단계를 포함하는, 방법.
  34. 제 33 항에 있어서,
    상기 복수의 피처들은 티타늄 나이트라이드 및 탄탈룸 나이트라이드로부터 선택된 막으로 충진되는, 방법.
KR1020227009027A 2019-08-21 2020-08-18 금속 충진 프로세스 동안 라인 벤딩 감소 KR20220044601A (ko)

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