KR20220042570A - 고속 단락검출회로 - Google Patents

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심민섭
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서길수
이경호
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한국전기연구원
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Abstract

본 발명은 전력 스위치용 단락보호회로에 포함되는 단락검출회로에 관한 것으로, 전력 스위치에 존재하는 기생 인덕터를 이용하여 상기 기생 인덕터를 통과하는 드레인 전류의 상승 여부를 검출하는 상승전류 검출부; 상기 드레인 전류의 상승 시, 상기 드레인 전류의 상승 유지 시간을 검출하는 상승시간 검출부; 및 상기 드레인 전류의 상승 유지 시간과 미리 결정된 임계 시간을 비교하여 상기 전력 스위치의 단락 여부를 검출하는 보호신호 생성부를 포함한다.

Description

고속 단락검출회로{SHORT CIRCUIT DETECTION WITH HIGH SPEED}
본 발명은 전력 스위치용 단락보호회로에 관한 것으로, 더욱 상세하게는 기생 인덕터를 이용하여 전력 스위치의 단락 여부를 검출하는 단락검출회로에 관한 것이다.
일반적으로 전력소자(Power Device)는 전력의 변환이나 제어를 수행하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액(triac) 등을 포함하며, 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있다.
전력소자의 일 예로 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), BJT(Bipolar　Junction　Transistor), 전력 집적회로(IC) 등이 있으며, 이중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOSFET 소자가 주목받고 있다. 상기 MOSFET 소자의 종류로는 대표적으로 실리콘(Si) 기반의 MOSFET 소자, 실리콘 카바이드(SiC) 기반의 MOSFET 소자, 질화 갈륨(GaN) 기반의 MOSFET 소자 등이 있다.
이러한 MOSFET 소자가 다양한 애플리케이션에 응용되기 위해서는 반드시 소자의 안정성이 확보되어야 한다. 이를 위해, MOSFET 소자를 안전하게 보호하기 위한 단락보호회로가 필요하다. 상기 단락보호회로는 MOSFET 소자의 단락 여부를 검출하기 위한 단락 검출부와, 단락 상태 감지 시 MOSFET 소자를 강제로 턴 오프하기 위한 단락 차단부로 이루어진다.
단락 검출부를 통해 MOSFET 소자의 단락 여부를 검출하는 방식으로는 탈포화(desaturation) 회로를 이용한 간접 검출 방식과, 션트(shunt) 저항 또는 기생 인덕터를 이용한 직접 검출 방식이 있다. 이 중 탈포화 회로를 이용한 간접 검출 방식을 주로 사용하여 단락검출회로를 구현하였다. 이는 일반적인 실리콘(Si) 기반 MOSFET 소자의 차단 전압은 600V 이상이고, 실리콘 카바이드(SiC) 또는 질화 갈륨(GaN) 기반 MOSFET 소자의 차단 전압은 수 kV 이상이므로, 매우 높은 차단 전압 특성을 갖는 MOSFET 소자들에 대해 직접적인 단락 검출 방식을 구현하는 데에는 어려움이 있기 때문이다.
그런데, 탈포화 회로를 이용한 단락검출회로는 간접 검출 방식이므로 직접 검출 방식에 비해 검출 속도가 느리고, MOSFET 소자의 높은 차단 전압을 견딜 수 있는 별도의 외부 소자를 추가적으로 설치해야 하는 단점이 있다. 또한, 션트 저항을 이용한 단락검출회로는 간접 검출 방식에 비해 빠른 단락 검출이 가능하지만 전력소비가 크기 때문에 전력 효율을 고려한 시스템에는 적합하지 않은 문제가 있다.
한편, 최근 들어, SiC MOSFET 소자 또는 GaN MOSFET 소자 등과 같은 와이드 밴드 갭(Wide Band Gap, WBG) 반도체 소자들이 차세대 반도체 소자로 대두되고 있다. 이러한 차세대 반도체 소자의 경우 고속 스위칭 구동 및 고 효율을 요구하므로, 기생 인덕터를 이용한 직접 검출 방식에 대한 관심이 증가하고 있고, 그에 따라 해당 검출 방식에 대한 연구도 활발히 진행되고 있다.
도 1a 및 도 1b는 기생 인덕터를 이용한 직접 검출 방식을 갖는 단락보호회로의 구성과, 상기 단락보호회로가 적용된 MOSFET 소자의 전압/전류 파형을 나타내는 도면이다. 도 1a 및 도 1b에 도시된 바와 같이, 기존의 단락보호회로(10)는 기생 인덕터를 이용하여 MOSFET 소자(20)의 단락 여부를 검출하는 단락검출회로(11)와, 상기 MOSFET 소자(20)의 단락 상태 검출 시 해당 소자(20)를 강제로 턴 오프하는 단락차단회로(13)로 구성된다. 그런데, 기존의 단락보호회로(10)는 션트 저항 방식에 비해 전력소비를 줄일 수 있지만 MOSFET 소자(20)의 스위칭 동작 시 발생하는 드레인 전류(IDS)의 링잉(ringing) 파형 중 상승 전류를 단락 신호로 오인하여 오 검출 동작이 빈번하게 발생하는 문제가 있었다. 따라서, MOSFET 소자(20)의 스위칭 동작 시, 드레인 전류(IDS)의 링잉 현상에 의해 야기되는 오 검출 동작을 방지하기 위한 방안이 필요하다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 전력 스위치에 존재하는 기생 인덕터를 이용하여 해당 스위치의 단락 여부를 고속으로 검출할 수 있는 단락검출회로를 제공함에 있다.
또 다른 목적은 기생 인덕터를 통해 측정된 전압을 이용하여 드레인 전류의 상승 여부를 검출하고, 상기 드레인 전류의 상승 유지 시간을 기반으로 전력 스위치의 단락 여부를 검출할 수 있는 단락검출회로를 제공함에 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 전력 스위치에 존재하는 기생 인덕터를 이용하여 상기 기생 인덕터를 통과하는 드레인 전류의 상승 여부를 검출하는 상승전류 검출부; 상기 드레인 전류의 상승 시, 상기 드레인 전류의 상승 유지 시간을 검출하는 상승시간 검출부; 및 상기 드레인 전류의 상승 유지 시간과 미리 결정된 임계 시간을 비교하여 상기 전력 스위치의 단락 여부를 검출하는 보호신호 생성부를 포함하는 고속 단락검출회로를 제공한다. 여기서, 상기 임계 시간은 전력 스위치의 정상 상태와 단락 상태를 구별하기 위한 기준 시간으로서, 상기 전력 스위치의 스위칭 동작에 따른 드레인 전류의 변화를 기반으로 미리 결정되는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 상승전류 검출부는 기생 인덕터의 양단 전압을 비교하는 비교기를 포함하며, 상기 비교기의 입력 단은 기생 인덕터의 양 단에 연결되고, 출력 단은 상승시간 검출부의 입력 단에 연결되는 것을 특징으로 한다. 또한, 상기 상승전류 검출부는, 기생 인덕터의 일 단에 걸리는 전압과 미리 결정된 임계 전압을 비교하는 비교기를 포함하며, 상기 비교기의 제1 입력 단은 상기 기생 인덕터의 일 단에 연결되고, 제2 입력 단은 상기 임계 전압을 제공하는 전압원에 연결되며, 출력 단은 상승시간 검출부의 입력 단에 연결되는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 상승시간 검출부는 아날로그 카운터(analog counter)를 이용하여 드레인 전류의 상승 유지 시간을 검출하는 것을 특징으로 한다. 또한, 상기 상승시간 검출부는 일정 전류를 인가하는 전류원과, 상기 상승전류 검출부의 출력 신호에 대응하여 서로 반대되는 스위칭 동작을 수행하는 P형 및 N형 트랜지스터와, 상기 전류원으로부터 인가된 전류를 충/방전하는 커패시터를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 상승시간 검출부는 디지털 카운터(digital counter)를 이용하여 드레인 전류의 상승 유지 시간을 검출하는 것을 특징으로 한다. 상기 디지털 카운터는 상승전류 검출부의 출력 신호에 대응하여 n 비트의 2진수 값을 1씩 증가시키고, 상기 증가된 2진수 값을 기반으로 드레인 전류의 상승 유지 시간을 측정하는 것을 특징으로 한다.
좀 더 바람직하게는, 상기 보호신호 생성부는 전력 스위치의 단락 상태 시, 해당 스위치를 강제로 턴 오프하기 위한 단락보호신호를 생성하는 것을 특징으로 한다. 또한, 상기 보호신호 생성부는 상승전류 검출부의 출력 전압(VSC)과 미리 결정된 기준 전압(Vth_SC)을 비교하여 전력 스위치의 단락 여부를 검출하는 비교기를 포함하는 것을 특징으로 한다. 또한, 상기 보호신호 생성부는 디지털 카운터의 출력 값과 미리 결정된 임계 비트 값을 비교하여 전력 스위치의 단락 여부를 검출하는 제어 로직 회로를 포함하는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 고속 단락검출회로의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 기생 인덕터를 이용하여 전력 스위치의 단락 여부를 검출함으로써, 집적회로(IC) 외부에 별도의 외부 소자를 설치할 필요가 없어 소형화가 가능하고 전력 소비가 낮은 단락보호회로를 구현할 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 기생 인덕터에 걸리는 전압을 이용하여 드레인 전류의 상승 시점을 검출하고, 상기 드레인 전류의 상승 유지 시간을 기반으로 전력 스위치의 단락 여부를 검출함으로써, 전력 스위치의 턴 온/오프 동작과 관계없이 해당 스위치의 단락 여부를 매우 빠른 속도로 검출할 수 있다는 장점이 있다.
다만, 본 발명의 실시 예들에 따른 고속 단락검출회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a은 기생 인덕터를 이용한 직접 검출 방식을 갖는 단락보호회로의 구성을 나타내는 도면;
도 1b는 도 1a의 단락보호회로가 적용된 MOSFET 소자의 전압/전류 파형을 나타내는 도면;
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 나타내는 도면;
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 단락보호회로를 나타내는 구성 블록도;
도 4는 본 발명의 제1 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면;
도 5는 본 발명의 제2 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면;
도 6은 본 발명의 제3 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면;
도 7은 본 발명의 제4 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 전력 스위치에 존재하는 기생 인덕터를 이용하여 해당 스위치의 단락 여부를 고속으로 검출할 수 있는 단락검출회로를 제안한다. 또한, 본 발명은 기생 인덕터를 통해 측정된 전압을 이용하여 드레인 전류의 상승 시점을 검출하고, 상기 드레인 전류의 상승 유지 시간을 기반으로 전력 스위치의 단락 여부를 검출할 수 있는 단락검출회로를 제안한다.
이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 시스템의 구성을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전력 스위치 시스템(100)은 전력 스위치(110)와 상기 전력 스위치(110)의 스위칭 동작을 제어하기 위한 전력 스위치 제어장치를 포함할 수 있다. 여기서, 상기 전력 스위치 제어장치는 PWM 제어부(120), 게이트 구동회로(130) 및 단락보호회로(140)를 포함할 수 있다. 도 2에 도시된 구성요소들은 전력 스위치 시스템(100)을 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 전력 스위치 시스템은 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
전력 스위치(110)는 일종의 반도체 전력소자로서, 게이트(G), 드레인(D), 소스(S)로 이루어진 전력용 MOSFET을 포함한다. 상기 전력용 MOSFET(110)은 고속성과 고전압 및 대 전류 구동에 강한 특성을 갖는다.
전력용 MOSFET(110)에는 드레인(D)-소스(S) 간을 N형 반도체로 만드는 N 채널형 MOSFET과 드레인(D)-소스(S) 간을 P형 반도체로 만드는 P 채널형 MOSFET의 2 종류가 있다. 또한, 상기 전력용 MOSFET(110)에는 실리콘(Si) 기반의 MOSFET, 실리콘 카바이드(SiC) 기반의 MOSFET 및 질화 갈륨(GaN) 기반의 MOSFET 등이 있다.
전력 스위치(110)로 N형 트랜지스터(NMOS)를 이용한 경우에는 하이 레벨(high level)을 갖는 게이트 구동전압(VGS)에 의해 턴 온(turn on)되고, 로우 레벨(low level)을 갖는 게이트 구동전압(VGS)에 의해 턴 오프(turn off)된다. 반대로, 전력 스위치(110)로 P형 트랜지스터(PMOS)를 이용한 경우에는 로우 레벨(low level)을 갖는 게이트 구동전압(VGS)에 의해 턴 온(turn on)되고, 하이 레벨(high level)을 갖는 게이트 구동전압(VGS)에 의해 턴 오프(turn off)된다.
PWM 제어부(120)는, 컨트롤러(미도시)의 제어신호에 기초하여, 전력 스위치(110)의 스위칭 동작을 제어하기 위한 펄스폭 제어신호(VPWM)를 생성할 수 있다. 상기 PWM 제어부(120)에서 출력되는 펄스폭 제어신호는 펄스 폭에 따라 전력 스위치(110)의 턴 온 시간을 제어하여 전류량을 조절하는 신호이다.
PWM 제어부(120)에서 출력되는 펄스폭 제어신호의 로직 레벨은 일반적으로 컨트롤러의 출력 레벨과 같다. 따라서, PWM 제어부(120)는 컨트롤러의 출력 레벨과 같은 저 전압(가령, 3V 내지 5V)의 펄스폭 제어신호를 출력할 수 있다. PWM 제어부(120)에서 저 전압 신호(가령, 3V의 제어신호)를 출력하는 경우, 게이트 구동회로(130)는 저 전압 신호를 전력 스위치(110)의 구동을 위한 고 전압 신호(가령, 20V 이상)로 승압하기 위한 레벨 시프터(level shifter)를 포함할 수 있다.
한편, 다른 실시 예로, PWM 제어부(120)는 게이트 구동회로(130)의 전압과 같은 고 전압(가령, 20V 이상)의 펄스폭 제어신호를 출력할 수 있다. 이 경우, 상기 레벨 시프터(level shifter)는 게이트 구동회로(130)에 설치될 필요가 없다.
게이트 구동회로(130)는 전력 스위치(110)의 스위칭 동작을 구동하기 위한 구동전압(VGS) 및 구동전류(IG)를 생성할 수 있다. 예를 들어, 게이트 구동회로(130)는 PWM 제어부(120)로부터 입력된 펄스폭 제어신호가 하이 레벨일 때 구동전압(VGS)을 증가시키고, PWM 제어부(120)로부터 입력된 펄스폭 제어신호가 로우 레벨일 때 구동전압(VGS)을 감소시킬 수 있다.
게이트 구동회로(130)는 데드 타임 생성부(미도시), 제1 구동회로(미도시) 및 제2 구동회로(미도시) 등을 포함할 수 있다. 이때, 상기 데드 타임 생성부는 게이트 구동회로(130)에 반드시 필요한 구성요소는 아니며 선택적으로 채용될 수 있다.
데드 타임 생성부는 전력 스위치(110)를 턴 온하기 위한 하이 레벨 신호와 전력 스위치(110)를 턴 오프하기 위한 로우 레벨 신호가 동시에 온(on)되는 현상을 방지하기 위한 데드 타임(dead time)을 설정할 수 있다. 이때, 상기 데드 타임은 200ns 내지 300ns로 설정될 수 있으며 반드시 이에 제한되지는 않는다.
제1 구동회로는, PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 기초하여, 전력 스위치(110)의 턴 온 동작을 구동하기 위한 게이트 구동전류(즉, 소스 전류)를 생성할 수 있다. 이를 위해, 상기 제1 구동회로는 레벨 시프터(level shifter), 프리 드라이버(pre-driver) 및 P형 트랜지스터 등을 포함할 수 있다.
제2 구동회로는, PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 기초하여, 전력 스위치(110)의 턴 오프 동작을 구동하기 위한 게이트 구동전류(즉, 싱크 전류)를 생성할 수 있다. 이를 위해, 상기 제2 구동회로는 레벨 시프터, 프리 드라이버 및 N형 트랜지스터 등을 포함할 수 있다.
한편, 제1 및 제2 구동회로에 설치된 레벨 시프터 및 프리 드라이버는, 게이트 구동회로(130)의 사용 목적 및 설계 사양 등에 따라 생략 가능하도록 구성될 수 있다.
단락보호회로(140)는 전력 스위치(110)를 단락 상태로부터 안전하게 보호하는 기능을 수행할 수 있다. 즉, 단락보호회로(140)는 전력 스위치(110)의 단락 여부를 검출하고, 단락 상태 검출 시 해당 스위치(110)를 강제로 턴 오프시키는 기능을 수행할 수 있다.
단락보호회로(140)는, 탈포화 회로를 이용한 간접 검출 방식 대신, 기생 인덕터(parasitic inductor)를 이용한 직접 검출 방식을 이용하여 전력 스위치(110)의 단락 여부를 고속으로 검출할 수 있다. 기존의 간접 검출 방식을 사용하는 단락보호회로는 전력 스위치(110)가 턴 온 동작일 때 해당 스위치(110)의 단락 상태를 검출할 수 있지만, 본 발명에 따른 단락보호회로(140)는 전력 스위치(110)의 스위칭 동작과 관계없이 해당 스위치(110)의 단락 상태를 검출할 수 있다.
단락보호회로(140)는, 전력 스위치(110)의 단락 상태 검출 시, 해당 스위치(110)를 빠르게 턴 오프시키는 하드 스위칭(hard switching) 방식 또는 해당 스위치(110)를 천천히 턴 오프시키는 소프트 스위칭(soft switching) 방식을 이용하여 전력 스위치(110)를 강제로 턴 오프시킬 수 있다.
이상 상술한 바와 같이, 본 발명의 일 실시 예에 따른 전력 스위치 시스템은 기생 인덕터 기반의 직접 검출 방식을 갖는 단락보호회로를 이용하여 전력 스위치의 단락 여부를 고속으로 검출할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 단락보호회로를 나타내는 구성 블록도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 따른 단락보호회로(140, 200)는 단락 검출부(210) 및 단락 차단부(220)를 포함한다. 여기서, 상기 단락 검출부(210)는 상승전류 검출부(211), 상승시간 검출부(213) 및 보호신호 생성부(215)를 포함할 수 있다. 도 3a 및 도 3b에 도시된 구성요소들은 단락보호회로(200)를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 단락보호회로는 위에서 열거된 구성요소들보다 많거나 또는 적은 구성요소들을 가질 수 있다.
단락 검출부(또는 단락검출회로, 210)는 전력 스위치(110)의 단락 여부를 검출하는 기능을 수행할 수 있다. 이때, 상기 단락 검출부(210)는 기생 인덕터(115)를 이용한 직접 검출 방식을 이용하여 전력 스위치(110)의 단락 여부를 검출할 수 있다.
단락 검출부(210)는 기생 인덕터(115)를 이용하여 드레인 전류(IDS)의 상승 시점을 검출하고, 상기 드레인 전류의 상승 유지 시간을 기반으로 전력 스위치(110)의 단락 상태를 검출하며, 상기 단락 상태 검출 시, 해당 스위치(110)를 안전하게 보호하기 위한 단락보호신호(또는 단락검출신호, Vprotect)를 생성할 수 있다. 이를 위해, 상기 단락 검출부(210)는 상승전류 검출부(211), 상승시간 검출부(213) 및 보호신호 생성부(215)를 포함할 수 있다.
상승전류 검출부(211)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115,
Figure pat00001
)를 이용하여 상기 기생 인덕터(115)를 통과하는 전류(즉, 드레인 전류)의 상승 여부를 검출하는 기능을 수행할 수 있다.
일 예로, 상승전류 검출부(211)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115,
Figure pat00002
)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 비교하여 상기 기생 인덕터(115)를 통과하는 전류(즉, 드레인 전류)의 상승 여부를 검출하는 기능을 수행할 수 있다.
한편, 다른 예로, 상승전류 검출부(211)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115,
Figure pat00003
)의 양단 전압(V1, V2)을 이용하여 상기 기생 인덕터(115)를 통과하는 전류(즉, 드레인 전류)의 상승 여부를 검출하는 기능을 수행할 수 있다. 이때, 상기 기생 인덕터(115)의 양단에 걸리는 전압(VL=V1-V2)은 아래 수학식 1과 같이 정의될 수 있다.
Figure pat00004
여기서, V1은 기생 인덕터(115)의 일 단에 걸리는 전압, V2는 기생 인덕터(115)의 타 단에 걸리는 전압,
Figure pat00005
은 전력 스위치(110)의 기생 인덕턴스,
Figure pat00006
은 전력 스위치(110)의 드레인 전류임.
전력 스위치(110)가 N형 MOSFET 소자인 경우, 상승전류 검출부(211)는 해당 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터의 양단 전압을 이용하여 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 한편, 전력 스위치(110)가 P형 MOSFET 소자인 경우, 상승전류 검출부(211)는 해당 스위치(110)의 드레인 단과 접지 사이에 존재하는 기생 인덕터의 양단 전압을 이용하여 드레인 전류(ISD)의 상승 여부를 검출할 수 있다. 이하, 본 실시 예에서는, 설명의 편의 상, 전력 스위치(110)가 N형 MOSFET 소자임을 예시하여 설명하도록 한다.
상승시간 검출부(213)는, 드레인 전류(IDS)의 상승 시, 상기 드레인 전류(IDS)의 상승 유지 시간을 검출하는 기능을 수행할 수 있다. 이때, 상기 상승시간 검출부(213)는 아날로그 카운터(analog counter)를 이용하거나 혹은 디지털 카운터(digital counter)를 이용하여 드레인 전류(IDS)의 상승 유지 시간을 검출할 수 있다.
보호신호 생성부(215)는, 드레인 전류(IDS)의 상승 유지 시간과 미리 결정된 임계 시간을 비교하여 전력 스위치(110)의 단락 여부를 검출하고, 상기 전력 스위치(110)의 단락 상태 시, 해당 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(Vproctect)를 생성하는 기능을 수행할 수 있다. 여기서, 미리 결정된 임계 시간은 전력 스위치(110)의 정상 상태와 단락 상태를 구별하기 위한 기준 시간으로서, 상기 전력 스위치(110)의 스위칭 동작 시, 드레인 전류(IDS)의 변화를 기반으로 미리 결정된 임계 시간을 의미한다. 즉, 상기 임계 시간은, 전력 스위치(110)의 스위칭 동작 시, 정상적인 스위칭 동작에 따른 드레인 전류(IDS)의 상승 구간과 상기 전력 스위치(110)의 링잉(ringing) 현상에 따른 드레인 전류(IDS)의 상승 구간들 중 가장 긴 시 구간을 갖는 상승 구간을 기반으로 결정될 수 있다. 따라서, 해당 임계 시간을 초과하여 드레인 전류(IDS)가 계속 상승하는 경우, 전력 스위치(110)에 단락 상태가 발생한 것으로 판단할 수 있다.
단락 차단부(또는 단락차단회로, 220)는, 단락 검출부(210)로부터 단락보호신호(Vproctect)를 수신한 경우, PWM 제어부(120)의 PWM 제어신호(VPWM)와 관계없이, 전력 스위치(110)를 강제로 턴 오프시키는 기능을 수행할 수 있다. 이때, 상기 단락 차단부(220)는 하드 스위칭 방식 또는 소프트 스위칭 방식을 이용하여 전력 스위치(110)를 강제로 턴 오프시킬 수 있다.
한편, 본 실시 예에서는, 상승시간 검출부와 보호신호 생성부가 독립적으로 구성되는 것을 예시하고 있으나 반드시 이에 제한되지는 않으며, 상기 상승시간 검출부와 보호신호 생성부가 하나의 모듈로 구성될 수 있음은 당업자에게 자명할 것이다.
이상 상술한 바와 같이, 본 발명의 일 실시 예에 따른 단락보호회로(200)는 기생 인덕터를 이용하여 드레인 전류의 상승 시점을 검출하고, 상기 드레인 전류의 상승 유지 시간을 기반으로 전력 스위치의 단락 여부를 검출함으로써, 집적회로(IC) 외부에 별도의 외부 소자를 설치할 필요가 없을 뿐만 아니라 전력 소비를 낮출 수 있다. 아울러, 단락보호회로(200)는 전력 스위치의 턴 온/오프 동작과 관계없이 해당 스위치의 단락 여부를 매우 빠른 속도로 검출할 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 단락검출회로(210/400)는 상승전류 검출부(410), 상승시간 검출부(420) 및 보호신호 생성부(430)를 포함할 수 있다.
상승전류 검출부(410)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 비교하여 상기 기생 인덕터(115)를 통과하는 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 이를 위해, 상기 상승전류 검출부(410)는 하나의 비교기(411)와 하나의 인버터(412)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
비교기(411)의 제1 입력 단(+)은 기생 인덕터(115)의 일 단에 연결될 수 있고, 제2 입력 단(-)은 미리 결정된 임계 전압을 제공하는 전압원(미도시)에 연결될 수 있다. 이에 따라, 비교기(411)는 기생 인덕터(115)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 서로 비교하여 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 가령, 상기 두 개의 전압을 비교한 결과, 기생 인덕터(115)의 일 단에 걸리는 전압(V1)이 임계 전압(Vth_ref)보다 더 큰 경우, 비교기(411)는 드레인 전류(IDS)의 상승 시점을 지시하는 상승 감지 신호(가령, 하이 레벨 신호)를 생성하여 인버터(412)로 출력하게 된다.
인버터(412)의 입력 단은 비교기(411)의 출력 단에 연결될 수 있고, 출력 단은 상승시간 검출부(420)의 입력 단에 연결될 수 있다. 상기 인버터(412)는 비교기(411)의 출력 신호를 반전하여 상승시간 검출부(420)로 제공하는 기능을 수행할 수 있다. 한편, 상기 인버터(412)는 실시 형태에 따라 생략 가능하도록 구성될 수 있다.
이와 같이 구성된 상승전류 검출부(410)는 기생 인덕터(115)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 이용함으로써, 접지 부분의 노이즈 전압에 의한 비교기의 오 동작을 미연에 방지할 수 있다. 이때, 상기 임계 전압은 노이즈 전압보다 크게 설정될 수 있다.
상승시간 검출부(420)는, 드레인 전류(IDS)의 상승 시, 상기 드레인 전류(IDS)의 상승 유지 시간을 검출할 수 있다. 이를 위해, 상기 상승시간 검출부(420)는 전류원(421, IREF), P형 트랜지스터(422, MCH), N형 트랜지스터(423, MDIS) 및 커패시터(424, CSC)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
전류원(421)은 게이트 구동회로(130)의 전압원과 P형 트랜지스터(422) 사이에 배치되어, 상기 P형 트랜지스터(422) 방향으로 미리 결정된 전류(IREF)를 인가하는 기능을 수행할 수 있다.
P형 트랜지스터(422)의 게이트 단은 상승전류 검출부(410)의 출력 단과 N형 트랜지스터(423)의 게이트 단이 만나는 제1 노드(N1)에 연결될 수 있고, 소스 단은 전류원(421)의 일 단에 연결될 수 있으며, 드레인 단은 커패시터(424)의 일 단과 N형 트랜지스터(423)의 드레인 단과 보호신호 생성부(430)의 입력 단이 만나는 제2 노드(N2)에 연결될 수 있다.
P형 트랜지스터(422)는 비교기(411)로부터 수신된 로우 레벨 신호에 대응하여 턴 온 상태로 전환되고, 상기 비교기(411)로부터 수신된 하이 레벨 신호에 대응하여 턴 오프 상태로 전환된다.
N형 트랜지스터(423)의 게이트 단은 상승전류 검출부(410)의 출력 단과 P형 트랜지스터(422)의 게이트 단이 만나는 제1 노드(N1)에 연결될 수 있고, 드레인 단은 커패시터(424)의 일 단과 P형 트랜지스터(422)의 드레인 단과 보호신호 생성부(430)의 입력 단이 만나는 제2 노드(N2)에 연결될 수 있으며, 소스 단은 접지(ground)에 연결될 수 있다.
N형 트랜지스터(423)는 비교기(411)로부터 수신된 로우 레벨 신호에 대응하여 턴 오프 상태로 전환되고, 상기 비교기(411)로부터 수신된 하이 레벨 신호에 대응하여 턴 온 상태로 전환된다. 즉, N형 트랜지스터(423)는 P형 트랜지스터(422)와 반대로 동작하게 된다.
한편, 본 실시 예에서, 상기 P형 및 N형 트랜지스터(422, 423)가 MOSFET 소자임을 예시하고 있으나 반드시 이에 제한되지는 않으며, 상기 MOSFET 소자 대신 BJT 소자 또는 IGBT 소자 등을 사용할 수 있음은 당업자에게 자명할 것이다.
커패시터(424)의 일 단은 P형 트랜지스터(422)의 드레인 단과 N형 트랜지스터(423)의 드레인 단과 보호신호 생성부(430)의 입력 단이 만나는 제2 노드(N2)에 연결될 수 있고, 타 단은 접지에 연결될 수 있다.
상승전류 검출부(410)로부터 로우 레벨 신호를 수신한 경우, P형 트랜지스터(422)는 턴 온 상태로 전환되고, N형 트랜지스터(423)는 턴 오프 상태로 전환되며, 그에 따라 상기 커패시터(424)는 전류원(421)으로부터 인가된 전류를 충전하는 기능을 수행하게 된다. 반대로, 상승전류 검출부(410)로부터 하이 레벨 신호를 수신한 경우, P형 트랜지스터(422)는 턴 오프 상태로 전환되고, N형 트랜지스터(423)는 턴 온 상태로 전환되며, 그에 따라 상기 커패시터(424)는 충전된 전류를 방전하는 기능을 수행하게 된다.
이와 같은 상승시간 검출부(420)의 전류원(421)에서 인가되는 전류(IREF)의 크기가 일정한 경우, 커패시터(424)의 충전 전압(VSC)은 P형 트랜지스터(422)가 턴 온 상태로 유지됨과 동시에 N형 트랜지스터(423)가 턴 오프 상태로 유지되는 시간에 비례한다. 따라서, 상기 상승시간 검출부(420)는 커패시터(424)의 충전 전압(VSC)의 크기를 통해 드레인 전류(IDS)의 상승 유지 시간을 간접적으로 검출할 수 있다.
보호신호 생성부(430)는, 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간을 초과하는지를 검출하고, 상기 상승 유지 시간이 상기 임계 시간을 초과하는 경우, 전력 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(Vproctect)를 생성할 수 있다. 이를 위해, 상기 보호신호 생성부(430)는 하나의 비교기(431)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
비교기(431)의 제1 입력 단(+)은 상승전류 검출부(420)의 출력 단(즉, 제2 노드, N2)에 연결될 수 있고, 제2 입력 단(-)은 기준 전압원에 연결될 수 있으며, 출력 단은 단락 차단부(220)의 입력 단에 연결될 수 있다. 여기서, 상기 기준 전압원에서 제공하는 기준 전압(Vth_SC)은, 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간에 도달한 경우, 커패시터(424)에서 해당 도달 시점까지 충전한 전압(VSC)에 대응한다.
비교기(431)는 상승전류 검출부(420)의 출력 전압(VSC)과 미리 결정된 기준 전압(Vth_SC)을 서로 비교하여 전력 스위치(110)의 단락 여부를 검출할 수 있다. 좀 더 구체적으로, 상기 출력 전압(VSC)과 상기 기준 전압(Vth_SC)을 비교한 결과, 상기 출력 전압(VSC)이 상기 기준 전압(Vth_SC)보다 더 큰 경우, 비교기(431)는 전력 스위치(110)의 단락 상태를 검출하고, 해당 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(가령, 하이 레벨 신호, Vprotect)를 생성하여 단락 차단부(220)로 출력하게 된다.
이상 상술한 바와 같이, 본 발명의 제1 실시 예에 따른 단락검출회로는 기생 인덕터의 일 단에 걸리는 전압과 미리 결정된 임계 전압을 기반으로 드레인 전류의 상승 여부를 검출하고, 아날로그 카운터를 이용하여 상기 드레인 전류의 상승 유지 시간을 측정함으로써, 전력 스위치의 단락 여부를 고속으로 검출할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제2 실시 예에 따른 단락검출회로(210, 500)는 상승전류 검출부(510), 상승시간 검출부(520) 및 보호신호 생성부(530)를 포함할 수 있다. 상기 상승전류 검출부(510) 및 상승시간 검출부(520)는 상술한 도 4의 상승전류 검출부(410) 및 상승시간 검출부(420)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
보호신호 생성부(530)는, 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간을 초과하는지를 검출하고, 상기 상승 유지 시간이 상기 임계 시간을 초과하는 경우, 전력 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(Vproctect)를 생성할 수 있다. 이를 위해, 상기 보호신호 생성부(530)는 두 개의 저항 소자(531, 532)와 하나의 비교기(533)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
제1 저항(531, RDIV1)의 일 단은 상승전류 검출부(520)의 출력 단(즉, 제2 노드, N2)에 연결될 수 있고, 타 단은 비교기(533)의 제1 입력 단(+)과 제2 저항(532, RDIV2)의 일 단이 만나는 제3 노드(N3)에 연결될 수 있다.
제2 저항(532, RDIV2)의 일 단은 비교기(533)의 제1 입력 단(+)과 제1 저항(531, RDIV1)의 타 단이 만나는 제3 노드(N3)에 연결될 수 있고, 타 단은 접지(ground)에 연결될 수 있다.
제1 및 제2 저항(531, 532)은 제2 노드(N2)와 접지 사이에 직렬로 연결되어, 상승전류 검출부(520)의 출력 전압(VSC)을 미리 결정된 비율로 전압 분배하는 기능을 수행할 수 있다. 즉, 제1 및 제2 저항(531, 532)은 제2 노드 전압(VSC)의 크기를 낮추어 저 전압에서 신호를 처리하기 위한 저항 분배 회로이다.
비교기(533)의 제1 입력 단(+)은 제1 저항(531)의 타 단과 제2 저항(532)의 일 단이 만나는 제3 노드(N3)에 연결될 수 있고, 제2 입력 단(-)은 기준 전압원에 연결될 수 있으며, 출력 단은 단락 차단부(220)의 입력 단에 연결될 수 있다. 여기서, 상기 기준 전압원에서 제공하는 기준 전압(Vth_DIV)은 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간에 도달한 시점에서의 커패시터 충전 전압(VSC)을 제1 및 제2 저항(531, 532)의 비율로 분배한 전압에 해당한다.
비교기(533)는 제1 저항(531)과 제2 저항(532) 사이의 제3 노드 전압(VSC_DIV)과 미리 결정된 기준 전압(Vth_DIV)을 서로 비교하여 전력 스위치(110)의 단락 여부를 검출할 수 있다. 좀 더 구체적으로, 상기 제3 노드 전압(VSC_DIV)과 상기 기준 전압(Vth_DIV)을 비교한 결과, 상기 제3 노드 전압(VSC_DIV)이 상기 기준 전압(Vth_DIV)보다 더 큰 경우, 비교기(533)는 전력 스위치(110)의 단락 상태를 검출하고, 해당 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(가령, 하이 레벨 신호, Vprotect))를 생성하여 단락 차단부(220)로 출력하게 된다.
이상 상술한 바와 같이, 본 발명의 제2 실시 예에 따른 단락검출회로는 기생 인덕터의 일 단에 걸리는 전압과 미리 결정된 임계 전압을 기반으로 드레인 전류의 상승 여부를 검출하고, 아날로그 카운터를 이용하여 상기 드레인 전류의 상승 유지 시간을 측정함으로써, 전력 스위치의 단락 여부를 고속으로 검출할 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제3 실시 예에 따른 단락검출회로(210, 600)는 상승전류 검출부(610), 상승시간 검출부(620) 및 보호신호 생성부(630)를 포함할 수 있다. 상기 상승시간 검출부(620) 및 보호신호 생성부(630)는 상술한 도 4의 상승시간 검출부(420) 및 보호신호 생성부(430)와 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
상승전류 검출부(610)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115)의 양단 전압을 기반으로 상기 기생 인덕터(115)를 통과하는 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 이를 위해, 상기 상승전류 검출부(610)는 하나의 비교기(611)와 하나의 인버터(612)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
비교기(611)의 제1 입력 단(+)은 기생 인덕터(115)의 일 단에 연결될 수 있고, 제2 입력 단(-)은 기생 인덕터(115)의 타 단에 연결될 수 있으며, 출력 단은 상승시간 검출부(620)의 입력 단에 연결될 수 있다.
비교기(611)는 기생 인덕터(115)의 양단 전압, 즉 기생 인덕터(115)의 일 단에 걸리는 제1 전압(V1)과 타 단에 걸리는 제2 전압(V2)을 서로 비교하여 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 좀 더 구체적으로, 기생 인덕터(115)의 양단 전압을 비교한 결과, 상기 양단 전압의 차이(VL=V1-V2)가 0보다 큰 경우, 비교기(611)는 드레인 전류(IDS)의 상승 시점을 지시하는 상승 감지 신호(가령, 하이 레벨 신호)를 생성하여 인버터(612)로 출력하게 된다.
인버터(612)의 입력 단은 비교기(611)의 출력 단에 연결될 수 있고, 출력 단은 상승시간 검출부(620)의 입력 단에 연결될 수 있다. 상기 인버터(612)는 비교기(611)의 출력 신호를 반전하여 상승시간 검출부(620)로 제공하는 기능을 수행할 수 있다. 한편, 상기 인버터(612)는 실시 형태에 따라 생략 가능하도록 구성될 수 있다.
이상 상술한 바와 같이, 본 발명의 제3 실시 예에 따른 단락검출회로는 기생 인덕터의 양단 전압을 기반으로 드레인 전류의 상승 여부를 검출하고, 아날로그 카운터를 이용하여 상기 드레인 전류의 상승 유지 시간을 측정함으로써, 전력 스위치의 단락 여부를 고속으로 검출할 수 있다.
도 7은 본 발명의 제4 실시 예에 따른 단락검출회로의 상세 구성을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 제4 실시 예에 따른 단락검출회로(210, 700)는 상승전류 검출부(710), 상승시간 검출부(720) 및 보호신호 생성부(730)를 포함할 수 있다.
상승전류 검출부(710)는 전력 스위치(110)의 소스 단과 접지 사이에 존재하는 기생 인덕터(115)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 비교하여 상기 기생 인덕터(115)를 통과하는 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 이를 위해, 상기 상승전류 검출부(710)는 하나의 비교기(711)와 하나의 인덕터(712)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
비교기(711)의 제1 입력 단(+)은 기생 인덕터(115)의 일 단에 연결될 수 있고, 제2 입력 단(-)은 미리 결정된 임계 전압을 제공하는 전압원(미도시)에 연결될 수 있다. 이에 따라, 비교기(711)는 기생 인덕터(115)의 일 단에 걸리는 전압(V1)과 미리 결정된 임계 전압(Vth_ref)을 비교하여 드레인 전류(IDS)의 상승 여부를 검출할 수 있다. 가령, 상기 두 개의 전압을 비교한 결과, 기생 인덕터(115)의 일 단에 걸리는 전압(V1)이 임계 전압(Vth_ref)보다 더 큰 경우, 비교기(711)는 드레인 전류(IDS)의 상승 시점을 지시하는 상승 감지 신호(가령, 하이 레벨 신호)를 생성하여 인버터(712)로 출력하게 된다.
인버터(712)의 입력 단은 비교기(711)의 출력 단에 연결될 수 있고, 출력 단은 상승시간 검출부(720)의 입력 단에 연결될 수 있다. 상기 인버터(712)는 비교기(711)의 출력 신호를 반전하여 상승시간 검출부(720)로 제공하는 기능을 수행할 수 있다. 한편, 상기 인버터(712)는 실시 형태에 따라 생략 가능하도록 구성될 수 있다.
상승시간 검출부(720)는, 드레인 전류(IDS)의 상승 시, 상기 드레인 전류(IDS)의 상승 유지 시간을 검출할 수 있다. 이를 위해, 상기 상승시간 검출부(720)는 하나의 인버터(721)와 하나의 디지털 카운터(722)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
인버터(721)의 입력 단은 상승전류 검출부(710)의 출력 단과 디지털 카운터(722)의 Enable 단이 만나는 제1 노드(N1)에 연결될 수 있고, 출력 단은 상기 디지털 카운터(722)의 Reset 단에 연결될 수 있다. 상기 인버터(721)는 상승전류 검출부(710)의 출력 신호를 반전시키는 기능을 수행할 수 있다.
디지털 카운터(722)의 Enable 단은 상승전류 검출부(710)의 출력 단에 연결될 수 있고, Reset 단은 인버터(721)의 출력 단에 연결될 수 있으며, 출력 단은 보호신호 생성부(730)의 입력 단에 연결될 수 있다. 상기 디지털 카운터(722)는, 다수의 플립플롭(flip-flop)을 포함하는 2진 카운터로서, Enable 신호에 대응하여 n 비트의 2진수 값을 1씩 증가시키고, 상기 증가된 2진수 값을 기반으로 시간을 측정하는 기능을 수행할 수 있다. 여기서, 상기 n 비트는 2 이상일 수 있다.
상승전류 검출부(710)로부터 Enable 신호(가령, 하이 레벨 신호)를 수신한 경우, 디지털 카운터(722)는 n 비트의 2진수 값을 1씩 증가하도록 동작하여 드레인 전류(IDS)의 상승 유지 시간을 검출할 수 있다. 이와 반대로, 상승전류 검출부(710)로부터 Disable 신호(가령, 로우 레벨 신호)를 수신한 경우, 디지털 카운터(722)는 이전에 카운팅한 2진수 값을 리셋(reset)할 수 있다.
보호신호 생성부(730)는, 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간을 초과하는지를 검출하고, 상기 상승 유지 시간이 상기 임계 시간을 초과하는 경우, 전력 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(Vproctect)를 생성할 수 있다. 이를 위해, 상기 보호신호 생성부(730)는 제어 로직 회로(control logic circuit, 731)를 포함할 수 있으며 반드시 이에 제한되지는 않는다.
제어 로직 회로(731)는 디지털 카운터(722)의 출력 값(즉, 2진수 값)과 미리 결정된 임계 비트 값을 서로 비교하여 전력 스위치(110)의 단락 여부를 검출할 수 있다. 여기서, 상기 임계 비트 값은, 드레인 전류(IDS)의 상승 유지 시간이 미리 결정된 임계 시간에 도달한 경우, 디지털 카운터(722)에서 해당 도달 시점까지 카운팅한 출력 값에 대응한다.
좀 더 구체적으로, 상기 디지털 카운터(722)의 출력 값과 상기 임계 비트 값을 비교한 결과, 상기 출력 값이 상기 임계 비트 값과 동일한 경우, 제어 로직 회로(731)는 전력 스위치(110)의 단락 상태를 검출하고, 해당 스위치(110)를 강제로 턴 오프하기 위한 단락보호신호(가령, 하이 레벨 신호, Vprotect)를 생성하여 단락 차단부(220)로 출력하게 된다.
이상 상술한 바와 같이, 본 발명의 제4 실시 예에 따른 단락검출회로는 기생 인덕터의 일 단에 걸리는 전압과 미리 결정된 임계 전압을 기반으로 드레인 전류의 상승 여부를 검출하고, 디지털 카운터를 이용하여 상기 드레인 전류의 상승 유지 시간을 측정함으로써, 전력 스위치의 단락 여부를 고속으로 검출할 수 있다.
이상에서 본 발명의 다양한 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 전력 스위치 시스템 110: 전력 스위치
120: PWM 제어부 130: 게이트 구동회로
140/200: 단락보호회로 220: 단락 차단부
210/400/500/600/700: 단락 검출부

Claims (11)

  1. 전력 스위치에 존재하는 기생 인덕터를 이용하여 상기 기생 인덕터를 통과하는 드레인 전류의 상승 여부를 검출하는 상승전류 검출부;
    상기 드레인 전류의 상승 시, 상기 드레인 전류의 상승 유지 시간을 검출하는 상승시간 검출부; 및
    상기 드레인 전류의 상승 유지 시간과 미리 결정된 임계 시간을 비교하여 상기 전력 스위치의 단락 여부를 검출하는 보호신호 생성부를 포함하는 고속 단락검출회로.
  2. 제1항에 있어서,
    상기 상승전류 검출부는, 상기 기생 인덕터의 양단 전압을 비교하는 비교기를 포함하고,
    상기 비교기의 입력 단은 상기 기생 인덕터의 양 단에 연결되고, 출력 단은 상기 상승시간 검출부의 입력 단에 연결되는 것을 특징으로 하는 고속 단락검출회로.
  3. 제1항에 있어서,
    상기 상승전류 검출부는, 상기 기생 인덕터의 일 단에 걸리는 전압과 미리 결정된 임계 전압을 비교하는 비교기를 포함하고,
    상기 비교기의 제1 입력 단은 상기 기생 인덕터의 일 단에 연결되고, 제2 입력 단은 상기 임계 전압을 제공하는 전압원에 연결되며, 출력 단은 상기 상승시간 검출부의 입력 단에 연결되는 것을 특징으로 하는 고속 단락검출회로.
  4. 제1항에 있어서,
    상기 상승시간 검출부는, 아날로그 카운터(analog counter)를 이용하여 상기 드레인 전류의 상승 유지 시간을 검출하는 것을 특징으로 하는 고속 단락검출회로.
  5. 제4항에 있어서,
    상기 상승시간 검출부는, 일정 전류를 인가하는 전류원과, 상기 상승전류 검출부의 출력 신호에 대응하여 서로 반대되는 스위칭 동작을 수행하는 P형 및 N형 트랜지스터와, 상기 전류원으로부터 인가된 전류를 충/방전하는 커패시터를 포함하는 것을 특징으로 하는 고속 단락검출회로.
  6. 제1항에 있어서,
    상기 상승시간 검출부는, 디지털 카운터(digital counter)를 이용하여 상기 드레인 전류의 상승 유지 시간을 검출하는 것을 특징으로 하는 고속 단락검출회로.
  7. 제6항에 있어서,
    상기 디지털 카운터는, 상기 상승전류 검출부의 출력 신호에 대응하여 n 비트의 2진수 값을 1씩 증가시키고, 상기 증가된 2진수 값을 기반으로 상기 드레인 전류의 상승 유지 시간을 측정하는 것을 특징으로 하는 고속 단락검출회로.
  8. 제1항에 있어서,
    상기 보호신호 생성부는, 상기 전력 스위치의 단락 상태 시, 해당 스위치를 강제로 턴 오프하기 위한 단락보호신호를 생성하는 것을 특징으로 하는 고속 단락검출회로.
  9. 제5항에 있어서,
    상기 보호신호 생성부는, 상기 상승전류 검출부의 출력 전압(VSC)과 미리 결정된 기준 전압(Vth_SC)을 비교하여 상기 전력 스위치의 단락 여부를 검출하는 비교기를 포함하는 것을 특징으로 하는 고속 단락검출회로.
  10. 제6항에 있어서,
    상기 보호신호 생성부는, 상기 디지털 카운터의 출력 값과 미리 결정된 임계 비트 값을 비교하여 상기 전력 스위치의 단락 여부를 검출하는 제어 로직 회로를 포함하는 것을 특징으로 하는 고속 단락검출회로.
  11. 제1항에 있어서,
    상기 임계 시간은, 상기 전력 스위치의 정상 상태와 단락 상태를 구별하기 위한 기준 시간으로서, 상기 전력 스위치의 스위칭 동작에 따른 드레인 전류의 변화를 기반으로 미리 결정되는 것을 특징으로 하는 고속 단락검출회로.
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