KR20220031253A - 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터 - Google Patents
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Abstract
반도체 산화물막이 제공된다. 상기 반도체 산화물막은 인듐 산화물(InOx, x<3/2)을 포함하는 제1 물질막, 및 상기 제1 물질막 상에 배치되고, 갈륨-아연 산화물(GaZnO)을 포함하는 제2 물질막을 포함하되, 상기 제1 물질막 및 상기 제2 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제되는 것을 포함할 수 있다.
Description
본 발명은 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터에 관한 것으로서, 보다 구체적으로 원자층 증착법(Atomic Layer Deposition, ALD)으로 형성된 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터에 관련된 것이다.
Thin film transistor (TFT)는 현재 디스플레이 backplane 및 DRAM 반도체 소자 등 다양한 전자분야에서 광범위하게 사용되고 있다. 디스플레이 분야에서 사용되는 TFT에는 주로 amorphous silicon (a-Si)를 반도체 층으로 사용한다. 하지만, 낮은 이동도로 인한 고해상도 디스플레이 제작이 어렵고, 광 신뢰성이 나쁜 이유로 인하여 산화물 반도체가 주목받고 있다. 산화물 반도체 기반 TFT를 제작하기 위하여 주로 사용하는 증착 장비는 Physical Vapor Deposition (PVD) 및 Chemical Vapor Deposition (CVD) 및 Atomic Layer Deposition (ALD) 등이 있다. PVD 및 CVD 장비는 a-Si 기반 TFT 제작에도 사용이 되었기 때문에 산화물 기반 TFT 제작 시 그대로 사용할 수 있다는 장점이 있다. 하지만 두 방법의 경우 산화물 반도체 공정시 발생하는 defect 생성을 효과적으로 제어하기 힘들다.
하지만 ALD 방식으로 제작한 산화물 반도체의 경우 ALD의 자기 제어 반응 (self-limited reaction)에 의하여 효과적인 defect 생성 제어가 가능하며, sequence 제어를 통하여 PVD 및 CVD 대비 정확한 조성 제어가 가능하다.
기존 ALD 산화물 반도체의 경우 반도체의 조성을 super-cycle을 기반으로 조절하여 조성비를 제어하고 있다. 하지만, 이 경우 특성 조성의 증가 혹은 감소로 인한 소자의 전기적 특성과 신뢰성 특성이 서로 trade-off 관계가 형성되어 고이동도 및 고신뢰성 산화물 반도체 TFT를 제작하는데 걸림돌로 작용한다. 또한, 고온 열처리가 진행될수록 확산이 진행되어 소자 특성의 변화가 발생하기 때문에 후속 공정의 제한이 크게 발생한다. 이에 따라, ALD 방법으로 산화물 반도체를 제조하되 소자의 전기적 특성 감소를 방지여, 고이동도 및 고신뢰성 산화물 반도체 TFT를 제작하는 기술에 대한 지속적인 연구 및 개발이 이루어지고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는, 원자층 증착법(ALD)을 통해 반도체 산화물이 적층된 구조에서, 인듐의 확산이 억제된 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 고이동도의 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 고신뢰성의 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 산화물막을 제공한다.
일 실시 예에 따르면, 상기 반도체 산화물막은 인듐 산화물(InOx, x<3/2)을 포함하는 제1 물질막, 및 상기 제1 물질막 상에 배치되고, 갈륨-아연 산화물(GaZnO)을 포함하는 제2 물질막을 포함하되, 상기 제1 물질막 및 상기 제2 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막의 두께는, 4 nm 초과 8 nm 미만인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막 및 상기 제2 물질막이 교대로, 그리고 반복적으로 적층되되, 상기 제1 물질막 사이에 배치된 상기 제2 물질막은, 상부 영역, 하부 영역, 및 상기 상부 영역 및 상기 하부 영역 사이의 중간 영역을 포함하고, 상기 중간 영역 내의 인듐(In)의 함량은, 상기 상부 영역 또는 상기 하부 영역 내의 인듐(In)의 함량보다 적은 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막은 비정질 또는 결정질 구조를 갖고, 상기 제1 물질막은 결정질 구조를 갖는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막의 두께는 5 nm 이상인 것을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 트랜지스터는 기판, 상기 기판 상에 배치되는 게이트, 상기 게이트와 중첩되는, 상기 제1 항에 따른 반도체 산화물막, 상기 게이트 상에 배치되고, 상기 반도체 산화물막의 일측과 접촉되는 소스 전극 및 상기 반도체 산화물막의 타측과 접촉되는 드레인 전극, 및 상기 게이트 및 상기 반도체 산화물막 사이의 게이트 절연막을 포함할 수 있다.
일 실시 예에 따르면, 상기 트랜지스터는 상기 반도체 산화물막의 상기 제1 물질막이 상기 게이트와 인접하도록 배치되는 것을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위해 본 발명은 반도체 산화물막의 제조 방법을 제공한다.
일 실시 예에 따르면, 상기 반도체 산화물막의 제조 방법은 기판을 준비하는 단계, 상기 기판 상에, 인듐(In)을 포함하는 제1 전구체 및 산소(O)를 포함하는 반응물질을 제공하여, 상기 제1 전구체 및 상기 반응물질이 반응된 제1 물질막을 형성하는 단계, 및 상기 제1 물질막 상에, 갈륨(Ga)을 포함하는 제2 전구체, 아연(Zn)을 포함하는 제3 전구체, 및 상기 반응물질을 제공하여, 상기 제2 전구체, 상기 제3 전구체, 및 상기 반응물질이 반응된 제2 물질막을 형성하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 물질막을 형성하는 단계는, 상기 기판 상에 상기 제1 전구체를 제공하는 단계, 및 상기 제1 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계를 포함하되, 상기 제1 전구체 제공 단계 및 상기 반응 물질 제공 단계는 제1 유닛 공정(unit process)으로 정의되고, 상기 제1 유닛 공정의 반복 횟수에 따라 상기 제1 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 물질막을 형성하는 단계는, 상기 제1 물질막 상에 상기 제2 전구체를 제공하는 단계, 상기 제2 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계, 상기 제1 물질막 상에 상기 제3 전구체를 제공하는 단계, 및 상기 제3 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계를 포함하되, 상기 제2 전구체 제공 단계, 상기 반응 물질 제공 단계, 상기 제3 전구체 제공 단계, 및 상기 반응 물질 제공 단계는 제2 유닛 공정(unit process)으로 정의되고, 상기 제2 유닛 공정의 반복 횟수에 따라 상기 제2 물질막의 두께가 제어되어, 상기 제2 물질막이 결정질 구조를 갖는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 산화물막은, 인듐 산화물(InOx, x<3/2)을 포함하는 제1 물질막 및 상기 제1 물질막 상에 배치되고, 갈륨-아연 산화물(GaZnO)을 포함하는 제2 물질막을 포함하되, 상기 제1 물질막 및 상기 제2 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제될 수 있다. 이에 따라, 상기 반도체 산화물막을 포함하는 소자(예를 들어, 트랜지스터)는 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 산화물막의 제조 방법을 설명하는 순서도이다.
도 2는 본 발명의 실시 예에 따른 반도체 산화물막의 제조 방법에 사용되는 전구체들의 화학식이다.
도 3은 본 발명의 실시 예에 따른 반도체 산화물막의 제조 공정을 구체적으로 나타내는 도면이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 산화물막을 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Bottom Gate 구조의 트랜지스터를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Top gate 구조의 트랜지스터를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 실시 예들에 따른 트랜지스터의 전기적 특성 변화를 나타내는 그래프이다.
도 10은 본 발명의 실시 예들에 따른 트랜지스터가 포함하는 반도체 산화물막의 XRD 분석 결과를 나타내는 그래프이다.
도 11은 본 발명의 실시 예에 따른 트랜지스터가 포함하는 인듐 산화물 박막의 두께에 따른 특성 변화를 비교하는 그래프이다.
도 12는 본 발명의 실시 예에 따른 반도체 산화물막이 포함하는 인듐 산화물막의 두께에 따른 구조를 비교하는 XRD 분석 결과 그래프이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 트랜지스터의 신뢰성 평가 결과를 나타내는 그래프이다.
도 2는 본 발명의 실시 예에 따른 반도체 산화물막의 제조 방법에 사용되는 전구체들의 화학식이다.
도 3은 본 발명의 실시 예에 따른 반도체 산화물막의 제조 공정을 구체적으로 나타내는 도면이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 산화물막을 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Bottom Gate 구조의 트랜지스터를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Top gate 구조의 트랜지스터를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 실시 예들에 따른 트랜지스터의 전기적 특성 변화를 나타내는 그래프이다.
도 10은 본 발명의 실시 예들에 따른 트랜지스터가 포함하는 반도체 산화물막의 XRD 분석 결과를 나타내는 그래프이다.
도 11은 본 발명의 실시 예에 따른 트랜지스터가 포함하는 인듐 산화물 박막의 두께에 따른 특성 변화를 비교하는 그래프이다.
도 12는 본 발명의 실시 예에 따른 반도체 산화물막이 포함하는 인듐 산화물막의 두께에 따른 구조를 비교하는 XRD 분석 결과 그래프이다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 트랜지스터의 신뢰성 평가 결과를 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 산화물막의 제조 방법을 설명하는 순서도이고, 도 2는 본 발명의 실시 예에 따른 반도체 산화물막의 제조 방법에 사용되는 전구체들의 화학식이고, 도 3은 본 발명의 실시 예에 따른 반도체 산화물막의 제조 공정을 구체적으로 나타내는 도면이고, 도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 산화물막을 나타내는 도면이다.
도 1 내지 도 5를 참조하면, 기판(100)이 준비된다(S100). 일 실시 예에 따르면, 상기 기판(100)은 실리콘 반도체 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 화합물 반도체 기판, 유리 기판, 또는 플라스틱 기판 중 어느 하나일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다.
상기 기판(100) 상에 인듐(In)을 포함하는 제1 전구체 및 산소(O)를 포함하는 반응물질을 제공하여, 상기 제1 전구체 및 상기 반응물질이 반응된 제1 물질막(210)이 형성될 수 있다(S200).
일 실시 예에 따르면, 상기 제1 물질막(210)을 형성하는 단계는, 도 3의 (a)에 도시된 바와 같이, 상기 기판(100) 상에 상기 제1 전구체를 제공하는 단계(In precursor dose), 퍼지(purge) 단계, 상기 제1 전구체가 제공된 상기 기판(100) 상에 상기 반응물질을 제공하는 단계(O2 dose, O2 plasma), 및 퍼지(purge) 단계를 포함할 수 있다. 예를 들어, 상기 제1 전구체는, 도 2의 (a)에 도시된 바와 같이, DADI((3-Dimethylaminopropyl)dimethylindium)을 포함할 수 있다. 예를 들어, 상기 반응물질은 산소(O2)일 수 있다.
보다 구체적으로, 상기 기판(100) 상에 DADI를 3.5초 동안 제공한 후 25초 동안 퍼지(purge)하고, DADI가 제공된 상기 기판(100) 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 5초 동안 제공한 후, 10초 동안 퍼지(purge)하여, 상기 제1 물질막(210)을 형성할 수 있다. 이에 따라, 상기 제1 물질막(210)은 인듐 산화물(In2O3)을 포함할 수 있다.
상기 제1 전구체 제공 단계-퍼지 단계-상기 반응물질 제공 단계-퍼지 단계는 제1 유닛 공정(first unit process)으로 정의될 수 있다. 상기 제1 유닛 공정은 복수회 반복될 수 있다. 이에 따라, 상기 제1 물질막(210)의 두께가 제어될 수 있다. 일 실시 예에 따르면, 상기 제1 물질막(210)의 두께는 4 nm 초과 8 nm 미만으로 제어될 수 있다. 상기 제1 물질막(210)은 결정질 구조를 가질 수 있다.
상기 제1 물질막(210) 상에 갈륨(Ga)을 포함하는 제2 전구체, 아연(Zn)을 포함하는 제3 전구체, 및 상기 반응물질을 제공하여, 상기 제2 전구체, 상기 제3 전구체, 및 상기 반응물질이 반응된 제2 물질막(220)이 형성될 수 있다(S300).
일 실시 예에 따르면, 상기 제2 물질막(220)을 형성하는 단계는, 도 3의 (b)에 도시된 바와 같이, 상기 제1 물질막(210) 상에 상기 제2 전구체를 제공하는 단계(Ga precursor dose), 퍼지(purge) 단계, 상기 제2 전구체가 제공된 상기 제1 물질막(210) 상에 상기 반응물질을 제공하는 단계(O2 dose, O2 plasma), 퍼지(puger) 단계, 상기 제1 물질막(210) 상에 제3 전구체를 제공하는 단계(Zn precursor dose), 퍼지(purge) 단계, 상기 제3 전구체가 제공된 상기 제1 물질막(210) 상에 상기 반응물질을 제공하는 단계(O2 dose, O2 plasma), 및 퍼지(puger) 단계를 포함할 수 있다. 예를 들어, 상기 제2 전구체는, 도 2의 (b)에 도시된 바와 같이, TMGa(trimethylgallium)을 포함할 수 있다. 예를 들어, 상기 제3 전구체는, 도 2의 (c)에 도시된 바와 같이, DEZ(diethylzinc)를 포함할 수 있다.
보다 구체적으로, 상기 제1 물질막(210) 상에 TMGa를 0.2초 동안 제공한 후 25초 동안 퍼지(purge)하고, TMGa가 제공된 상기 제1 물질막(210) 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 15초 동안 제공한 후, 10초 동안 퍼지(purge)할 수 있다. 계속해서, 상기 제1 물질막(210) 상에 DEZ를 0.2초 동안 제공한 후 25초 동안 퍼지(purge)하고, DEZ가 제공된 상기 제1 물질막(210) 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 5초 동안 제공한 후, 10초 동안 퍼지(purge)하여 상기 제2 물질막(220)을 형성할 수 있다. 이에 따라, 상기 제2 물질막(220)은 갈륨-아연 산화물(GaZnO)을 포함할 수 있다.
상기 제2 전구체 제공 단계-퍼지 단계-상기 반응물질 제공 단계-퍼지 단계-상기 제3 전구체 제공 단계-퍼지 단계-상기 반응물질 제공 단계-퍼지 단계는 제2 유닛 공정(second unit process)으로 정의될 수 있다. 상기 제2 유닛 공정은 복수회 반복될 수 있다. 이에 따라, 상기 제2 물질막(220)의 두께가 제어될 수 있다. 일 실시 예에 따르면, 상기 제2 물질막(220)의 두께는 5 nm 이상으로 제어될 수 있다. 상기 제2 물질막(220)은 비정질 또는 결정질 구조를 가질 수 있다.
상술된 바와 같이, 상기 제1 물질막(210)의 두께는 4 nm 초과 8 nm 미만으로 제어되고, 상기 제2 물질막(220)의 두께는 5 nm 이상으로 제어될 수 있다. 이에 따라, 후술되는 열처리 공정에서, 상기 제1 물질막(210)으로부터 상기 제2 물질막(220)으로 상기 제1 물질막(210) 내의 인듐(In)의 확산이 최소화될 수 있다.
이와 달리, 상기 제1 물질막(210)의 두께가 4 nm 이하 또는 8 nm 이상으로 제어되거나, 상기 제2 물질막(220)의 두께가 5 nm 미만으로 제어되는 경우, 후술되는 열처리 공정에서, 상기 제1 물질막(210)으로부터 상기 제2 물질막(220)으로 상기 제1 물질막(210) 내의 인듐(In)이 용이하게 확산될 수 있다. 이로 인해, 상기 제1 물질막(210) 및 상기 제2 물질막(220)을 포함하는 반도체 산화물막(예를 들어, IGZO 막)이 적용된 소자의 특성이 변화되어, 전기적 특성 및 신뢰성이 저하되는 문제점이 발생될 수 있다.
하지만, 본 발명의 실시 예에 따른 반도체 산화물막은, 상술된 바와 같이, 상기 제1 물질막(210)의 두께가 4 nm 초과 8 nm 미만으로 제어되고, 상기 제2 물질막(220)의 두께가 5 nm 이상으로 제어됨으로써, 후술되는 열처리 공정에서, 상기 제1 물질막(210)으로부터 상기 제2 물질막(220)으로 상기 제1 물질막(210) 내의 인듐(In)의 확산이 최소화될 수 있다. 이로 인해, 상기 제1 물질막(210) 및 상기 제2 물질막(220)을 포함하는 반도체 산화물막(예를 들어, IGZO 막)의 전기적 특성 및 신뢰성이 향상될 수 있다.
일 실시 예에 따르면, 상기 제1 유닛 공정 및 상기 제2 유닛 공적은, 순차적으로 반복 수행될 수 있다. 이에 따라, 도 4에 도시된 바와 같이, 상기 기판(100) 상에 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 교대로, 그리고 반복적으로 적층될 수 있다.
상기 제1 물질막(210) 및 상기 제2 물질막(220)이 형성된 후, 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 열처리될 수 있다. 이에 따라, 상기 실시 예에 따른 반도체 산화물막이 형성될 수 있다.
상기 제1 물질막(210) 및 상기 제2 물질막(220)이 열처리되는 경우, 상기 상기 제1 물질막(210)이 포함하는 인듐(In)의 일부가, 상기 제1 물질막(210)으로부터 상기 제2 물질막(220)으로 확산될 수 있다. 이에 따라, 상기 제2 물질막(220) 내에서 상기 제1 물질막(210)과 인접한 영역은 인듐(In)의 함량이 상대적으로 높을 수 있다.
보다 구체적으로, 예를 들어, 도 4 및 도 5에 도시된 바와 같이, 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 교대로 그리고 반복적으로 적층된 경우, 상기 제1 물질막(210) 사이에 배치된 상기 제2 물질막(220)은 상부 영역(220a), 하부 영역(220b), 및 중간 영역(220c)으로 구분될 수 있다. 상기 제2 물질막(220)의 상부 영역(220a) 및 하부 영역(220b)은, 각각 상기 제2 물질막(220)의 상부 및 하부에 배치된 상기 제1 물질막(210)과 인접한 영역일 수 있다. 상기 중간 영역(220c)은, 상기 상부 영역(220a) 및 상기 하부 영역(220b) 사이 영역일 수 있다.
상술된 바와 같이, 상기 제1 물질막(210) 및 상기 제2 물질막(220)을 열처리하는 과정에서, 상기 제1 물질막(210) 내의 인듐(In)의 일부가 상기 제2 물질막(220)으로 확산될 수 있다. 이에 따라, 상기 제2 물질막(220)의 상기 상부 영역(220a) 및 하부 영역(220b)은 상대적으로 인듐(In)의 함량이 높을 수 있다. 반면, 상기 중간 영역(220c)은 상대적으로 인듐(In)의 함량이 낮을 수 있다.
결과적으로, 본 발명의 실시 예에 따른 반도체 산화물막은, 인듐 산화물(InOx, x<3/2)을 포함하는 상기 제1 물질막(210) 및 상기 제1 물질막(210) 상에 배치되고, 갈륨-아연 산화물(GaZnO)을 포함하는 상기 제2 물질막(220)을 포함하되, 상기 제1 물질막(210) 및 상기 제2 물질막(220)의 두께가 제어되어, 상기 제1 물질막(210)으로부터 상기 제2 물질막(220)으로 상기 제1 물질막 내의 인듐(In)의 확산이 최소화될 수 있다. 이에 따라, 상기 반도체 산화물막을 포함하는 소자(예를 들어, 트랜지스터)는 전기적 특성 및 신뢰성이 향상될 수 있다.
이상, 본 발명의 실시 예에 따른 반도체 산화물막 및 그 제조방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 트랜지스터가 설명된다.
도 6은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Bottom Gate 구조의 트랜지스터를 나타내는 도면이고, 도 7은 본 발명의 실시 예에 따른 반도체 산화물막이 적용된 Top gate 구조의 트랜지스터를 나타내는 도면이다.
도 6의 (a)를 참조하면, Bottom gate 구조의 트랜지스터는, 기판(100), 상기 기판(100) 상에 배치되는 게이트(300), 상기 기판(100) 상에 배치되고 상기 게이트(300)를 덮는 게이트 절연막(400), 상기 게이트 절연막(400) 상에 배치되는 반도체 산화물막(200), 상기 게이트 절연막(400) 상에 배치되고 상기 반도체 산화물막(200)의 일측과 접촉되는 소스(S), 및 상기 게이트 절연막(400) 상에 배치되고 상기 반도체 산화물막(200)의 타측과 접촉되는 드레인(D)을 포함할 수 있다. 일 실시 예에 따르면, 상기 반도체 산화물막(200)은, 도 1 내지 도 5를 참조하여 설명된 상기 실시 예에 따른 반도체 산화물막과 같을 수 있다.
상기 반도체 산화물막(200)은, 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 교대로, 그리고 반복적으로 적층된 구조를 가질 수 있다. 이 경우, 도 6의 (b)에 도시된 바와 같이, 적층된 구조체의 최하단부에 상기 제1 물질막(210)이 배치되어, 상기 제1 물질막(210)과 상기 게이트 절연막(400)이 접촉될 수 있다. 즉, 상기 제1 물질막(210) 및 상기 제2 물질막(220) 중, 상기 제1 물질막(210)이 상기 게이트(300)와 인접하도록 배치될 수 있다. 이에 따라, 채널(channel) 내의 캐리어(carrier) 전도도가 향상되어, 트랜지스터의 전기적 특성이 향상될 수 있다.
이와 달리, 도 7의 (a)를 참조하면, Top Gate 구조의 트랜지스터는, 기판(100), 상기 기판(100) 상에 배치되는 반도체 산화물막(200), 상기 기판(100) 상에 배치되고 상기 반도체 산화물막(200)의 일측과 접촉되는 소스(S), 상기 기판(100) 상에 배치되고 상기 반도체 산화물막(200)의 타측과 접촉되는 드레인(D), 상기 반도체 산화물막(200), 상기 소스(S), 및 상기 드레인(D)을 덮도록 상기 기판(100) 상에 배치되는 게이트 절연막(400), 및 상기 게이트 절연막(400) 상에 배치되는 게이트(300)를 포함할 수 있다. 일 실시 예에 따르면, 상기 반도체 산화물막(200)은, 도 1 내지 도 5를 참조하여 설명된 상기 실시 예에 따른 반도체 산화물막과 같을 수 있다.
상기 반도체 산화물막(200)은, 상기 제1 물질막(210) 및 상기 제2 물질막(220)이 교대로, 그리고 반복적으로 적층된 구조를 가질 수 있다. 이 경우, 도 7의 (b)에 도시된 바와 같이, 적층된 구조체의 최상단부에 상기 제1 물질막(210)이 배치되어, 상기 제1 물질막(210)과 상기 게이트 절연막(400)이 접촉될 수 있다. 즉, 상기 제1 물질막(210) 및 상기 제2 물질막(220) 중, 상기 제1 물질막(210)이 상기 게이트(300)와 인접하도록 배치될 수 있다. 이에 따라, 채널(channel) 내의 캐리어(carrier) 전도도가 향상되어, 트랜지스터의 전기적 특성이 향상될 수 있다.
이상, 본 발명의 실시 예에 따른 반도체 산화물막을 포함하는 트랜지스터가 설명되었다. 이하, 본 발명의 실시 예에 따른 반도체 산화물막을 포함하는 트랜지스터의 구체적인 실험 예 및 특성 평가 결과가 설명된다.
실험 예에 따른 반도체 산화물막 제조
기판 상에 DADI를 3.5초 동안 제공한 후 25초 동안 퍼지(purge)하고, DADI가 제공된 기판 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 5초 동안 제공한 후, 10초 동안 퍼지(purge)하여, 인듐 산화물막(InOx)을 제조하였다.
이후, 상기 인듐 산화물막(InOx) 상에 TMGa를 0.2초 동안 제공한 후 25초 동안 퍼지(purge)하고, TMGa가 제공된 상기 제1 물질막(210) 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 15초 동안 제공한 후, 10초 동안 퍼지(purge)할 수 있다. 계속해서, 상기 인듐 산화물막(InOx) 상에 DEZ를 0.2초 동안 제공한 후 25초 동안 퍼지(purge)하고, DEZ가 제공된 상기 인듐 산화물막(InOx) 상에 산소(O2)를 6초 동안 제공하고 산소 플라즈마(O2 plasma)를 5초 동안 제공한 후, 10초 동안 퍼지(purge)하여 갈륨-아연 산화물막(GaZnO)을 제조하였다.
최종적으로, 인듐 산화물막(InOx) 및 갈륨-아연 산화물막(GaZnO)을 열처리하여, 인듐 산화물막(InOx) 및 갈륨-아연 산화물막(GaZnO)이 적층된 상기 실험 예에 따른 반도체 산화물막을 제조하였다.
실시 예 1에 따른 트랜지스터 준비
상기 실험 예에 따른 반도체 산화물막이 사용된 Bottom gate 구조의 트랜지스터(도 6 참조)를 준비하되, 인듐 산화물막(In2O3) 및 갈륨-아연 산화물막(GaZnO)의 적층 구조체를 3 stack 하여 준비하였다. 또한, 인듐 산화물막(In2O3)의 두께는 6 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 5 nm로 제조하였다.
실시 예 2에 따른 트랜지스터 준비
상술된 실시 예 1에 따른 트랜지스터를 준비하되, 인듐 산화물막(In2O3)의 두께는 4 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 5 nm로 제조하였다.
실시 예 3에 따른 트랜지스터 준비
상술된 실시 예 1에 따른 트랜지스터를 준비하되, 인듐 산화물막(In2O3)의 두께는 5 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 4 nm로 제조하였다.
실시 예 4에 따른 트랜지스터 준비
상술된 실시 예 1에 따른 트랜지스터를 준비하되, 인듐 산화물막(In2O3)의 두께는 6 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 3 nm로 제조하였다.
실시 예 5에 따른 트랜지스터 준비
상술된 실시 예 1에 따른 트랜지스터를 준비하되, 인듐 산화물막(In2O3)의 두께는 8 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 5 nm로 제조하였다.
실시 예 6에 따른 트랜지스터 준비
상술된 실시 예 1에 따른 트랜지스터를 준비하되, 인듐 산화물막(In2O3)의 두께는 10 nm로 제조하고, 갈륨-아연 산화물막(GaZnO)의 두께는 5 nm로 제조하였다.
이하, 상기 실시 예 1 내지 실시 예 6에 따른 트랜지스터가 포함하는 인듐 산화물막(In2O3)의 두께 및 갈륨-아연 산화물막(GaZnO)의 두께가 아래의 <표 1>을 통해 정리된다.
| 구분 | 인듐 산화물막(In2O3) | 갈륨-아연 산화물막(GaZnO) |
| 실시 예 1 | 6 nm | 5 nm |
| 실시 예 2 | 4 nm | 5 nm |
| 실시 예 3 | 5 nm | 4 nm |
| 실시 예 4 | 6 nm | 3 nm |
| 실시 예 5 | 8 nm | 5 nm |
| 실시 예 6 | 10 nm | 5 nm |
도 8 및 도 9는 본 발명의 실시 예들에 따른 트랜지스터의 전기적 특성 변화를 나타내는 그래프이다.
도 8 및 도 9를 참조하면, 상기 실시 예 1 내지 실시 예 4에 따른 트랜지스터의 전기적 특성 변화를 측정하여 나타내었다. 보다 구체적으로, 도 8 및 도 9의 (a)는 실시 예 4를 나타내고, (b)는 실시 예 3을 나타내고, (c)는 실시 예 2를 나타내고 (d)는 실시 예 1을 나타낸다. 또한, 도 8은 반도체 산화물막의 제조 과정 중 인듐 산화물막(In2O3) 및 갈륨-아연 산화물막(GaZnO)이 350℃의 온도에서 열처리되어 제조된 트랜지스터를 나타내고, 도 9는 600℃의 온도에서 열처리되어 제조된 트랜지스터를 나타낸다. 도 8 및 도 9에서 측정된 각각의 결과는 아래의 <표 2>를 통해 정리된다.
| 구분 | 열처리 온도 (℃) |
Vth [V] |
μeff [cm2/Vs] |
S.S. [V/decade] |
| 실시 예 1 (6nm/5nm) |
350 | -5.5±0.5 | 18.4±0.2 | 0.50±0.02 |
| 600 | -12.8±0.2 | 21.6±0.2 | 0.29±0.02 | |
| 실시 예 2 (4nm/5nm) |
350 | -3.0±0.8 | 9.9±0.2 | 0.60±0.07 |
| 600 | -3.1±0.9 | 9.8±0.2 | 0.33±0.07 | |
| 실시 예 3 (5nm/4nm) |
350 | -3.7±0.1 | 12.2±0.2 | 0.58±0.03 |
| 600 | -18.4±0.3 | 21.3±0.3 | 0.36±0.03 | |
| 실시 예 4 (6nm/3nm) |
350 | -13.7±2.5 | 25.4±0.3 | 0.69±0.29 |
| 600 | - | - | - |
도 8 및 도 9, <표 2>를 통해 확인할 수 있듯이, 갈륨-아연 산화물막(GaZnO)의 두께가 5 nm 이상으로 제조된 상기 실시 예 1 및 실시 예 2와 비교하여, 갈륨-아연 산화물막(GaZnO)의 두께가 5 nm 미만으로 제조된 상기 실시 예 3(GaZnO 두께 4 nm) 및 실시 예 4(GaZnO 두께 3 nm)에 따른 트랜지스터는 threshold voltage 변화가 현저하게 큰 것을 확인할 수 있었다. 특히, 실시 예 4(GaZnO 두께 3 nm)에 따른 트랜지스터는 반도체 산화물막의 열처리 온도가 650℃인 경우, 소자의 특성이 발현되지 않은 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 반도체 산화물막을 제조하는 경우, 갈륨-아연 산화물막(GaZnO)의 두께가 5 nm 이상으로 제어되야 함을 알 수 있었다.
도 10은 본 발명의 실시 예들에 따른 트랜지스터가 포함하는 반도체 산화물막의 XRD 분석 결과를 나타내는 그래프이다.
도 10을 참조하면, 상기 실시 예 2 내지 실시 예 4에 따른 트랜지스터를 준비한 후, 각각의 트랜지스터가 포함하는 반도체 산화물막에 대해 XRD(X-ray diffraction) 분석을 수행하였다.
도 10에서 확인할 수 있듯이, 갈륨-아연 산화물막(GaZnO)의 두께가 5 nm 이하인, 상기 실시 예 3(GaZnO 두께 4 nm) 및 상기 실시 예 4(GaZnO 두께 3 nm)는 GaZnO 결정상이 관측되지 않았지만, 갈륨-아연 산화물막(GaZnO)의 두께가 5 nm인 상기 실시 예 2에 따른 트랜지스터가 포함하는 반도체 산화물 박막은, GaZnO 결정상이 관측되는 것을 확인할 수 있었다. 이에 따라, 결정질 구조의 갈륨-아연 산화물막(GaZnO)에 의하여, 인듐 산화물막(InOx)으로부터 인듐의 확산이 방지되는 것을 알 수 있었다.
도 11은 본 발명의 실시 예에 따른 트랜지스터가 포함하는 인듐 산화물 박막의 두께에 따른 특성 변화를 비교하는 그래프이다.
도 11을 참조하면, 상기 실시 예 1, 실시 예 2, 및 실시 예 5에 따른 트랜지스터의 전기적 특성 변화를 측정하여 나타내었다. 보다 구체적으로, 도 11의 (a)는 실시 예 2를 나타내고, (b)는 실시 예 1을 나타내고, (c)는 실시 예 5를 나타낸다. 도 11의 (a) 내지 (c)에서 측정된 각각의 결과는 아래의 <표 3>을 통해 정리된다.
| 구분 | 열처리 온도 (℃) |
Vth [V] |
μeff [cm2/Vs] |
S.S. [V/decade] |
| 실시 예 2(4nm/5nm) | 350 | -1.3±0.8 | 7.5±0.3 | 0.38±0.02 |
| 실시 예 1(6nm/5nm) | 350 | -5.5±0.3 | 18.7±0.2 | 0.50±0.02 |
| 실시 예 5(8nm/5nm) | 350 | -6.8±0.6 | 6.3±0.1 | 0.75±0.16 |
도 11 및 <표 2>에서 확인할 수 있듯이, 인듐 산화물막(In2O3)의 두께가 4nm에서 6nm로 증가함에 따라 이동도(μeff cm2/Vs)가 7.5±0.3에서 18.7±0.2로 증가하지만, 6nm에서 8nm로 감소함에 따라 이동도(μeff cm2/Vs)가 18.7±0.2에서 6.3±0.1로 감소하는 것을 확인할 수 있었다. 이에 따라, 인듐 산화물막(In2O3)의 두께가 4 nm 초과 8 nm 미만으로 제어됨에 따라, 상기 실시 예에 따른 반도체 산화물막이 우수한 전기적 특성을 갖는 것을 알 수 있었다.
도 12는 본 발명의 실시 예에 따른 반도체 산화물막이 포함하는 인듐 산화물막의 두께에 따른 구조를 비교하는 XRD 분석 결과 그래프이다.
도 12를 참조하면, 상기 실시 예 1에 따른 반도체 산화물막(In2O3 6nm_GaZnO 5 nm), 상기 실시 예 2에 따른 반도체 산화물막(In2O3 4nm_GaZnO 5 nm), 상기 실시 예 5에 따른 반도체 산화물막(In2O3 8nm_GaZnO 5 nm), 및 상기 실시 예 6에 따른 반도체 산화물막(In2O3 10nm_GaZnO 5 nm)에 대해 XRD(X-ray diffraction) 분석을 수행하였다.
도 12에서 확인할 수 있듯이, 상기 실시 예 5 및 실시 예 6에 따른 반도체 산화물막의 경우 In2O3(222) 피크(peak)가 관찰되었지만, 상기 실시 예 1 및 실시 예 2에 따른 반도체 산화물막의 경우 In2O3(222) 피크(peak)가 관찰되지 않는 것을 확인할 수 있었다.
도 13 내지 도 15는 본 발명의 실시 예에 따른 트랜지스터의 신뢰성 평가 결과를 나타내는 그래프이다.
도 13을 참조하면, 상기 실시 예 1에 따른 트랜지스터(In2O3 6nm_GaZnO 5 nm), 상기 실시 예 2에 따른 트랜지스터(In2O3 4nm_GaZnO 5 nm), 및 실시 예 5에 따른 트랜지스터(In2O3 8nm_GaZnO 5 nm)에 대해 PBTS(Positive Bias Temperature Stress)를 측정하여 나타내었다. 도 13의 (a)는 실시 예 2를 나타내고, (b)는 실시 예 1을 나타내고, (c)는 실시 예 5를 나타낸다.
도 14를 참조하면, 상기 실시 예 1에 따른 트랜지스터(In2O3 6nm_GaZnO 5 nm), 상기 실시 예 2에 따른 트랜지스터(In2O3 4nm_GaZnO 5 nm), 및 실시 예 5에 따른 트랜지스터(In2O3 8nm_GaZnO 5 nm)에 대해 NBTS(Negative Bias Temperature Stress)를 측정하여 나타내었다. 도 14의 (a)는 실시 예 2를 나타내고, (b)는 실시 예 1을 나타낸다.
도 15를 참조하면, 상기 실시 예 1에 따른 트랜지스터(In2O3 6nm_GaZnO 5 nm), 상기 실시 예 2에 따른 트랜지스터(In2O3 4nm_GaZnO 5 nm), 및 실시 예 5에 따른 트랜지스터(In2O3 8nm_GaZnO 5 nm)에 대해 Log Time(s)에 따른 Vth shift(V)를 측정하여 나타내었다.
도 13 내지 도 15에서 확인할 수 있듯이, 인듐 산화물막(In2O3)의 두께가 상대적으로 얇은(4nm) 상기 실시 예 2에 따른 트랜지스터의 경우 인듐 산화물막(In2O3) 채널이 충분히 형성되지 않아 scattering site가 증가하여 신뢰성이 낮게 나타나는 것을 확인할 수 있었다. 반면, 인듐 산화물막(In2O3)의 두께가 상대적으로 두꺼운(8nm) 상기 실시 예 5에 따른 트랜지스터의 경우 인듐 산화물막(In2O3)의 결정화로 인하여 scattering 증가 및 표면 특성 열화가 발생되어 신뢰성이 낮게 나타나는 것을 확인할 수 있었다.
결과적으로, 인듐 산화물막(In2O3)의 두께가 4 nm 초과 8 nm 미만으로 제어됨에 따라, 상기 실시 예에 따른 반도체 산화물막을 포함하는 트랜지스터의 신뢰성이 향상될 수 있음을 알 수 있었다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 기판
210: 제1 물질막
220: 제2 물질막
300: 게이트
400: 게이트 절연막
210: 제1 물질막
220: 제2 물질막
300: 게이트
400: 게이트 절연막
Claims (10)
- 인듐 산화물(InOx, x<3/2)을 포함하는 제1 물질막; 및
상기 제1 물질막 상에 배치되고, 갈륨-아연 산화물(GaZnO)을 포함하는 제2 물질막을 포함하되,
상기 제1 물질막 및 상기 제2 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제되는 것을 포함하는 반도체 산화물막.
- 제1 항에 있어서,
상기 제1 물질막의 두께는, 4 nm 초과 8 nm 미만인 것을 포함하는 반도체 산화물막.
- 제1 항에 있어서,
상기 제1 물질막 및 상기 제2 물질막이 교대로, 그리고 반복적으로 적층되되,
상기 제1 물질막 사이에 배치된 상기 제2 물질막은, 상부 영역, 하부 영역, 및 상기 상부 영역 및 상기 하부 영역 사이의 중간 영역을 포함하고,
상기 중간 영역 내의 인듐(In)의 함량은, 상기 상부 영역 또는 상기 하부 영역 내의 인듐(In)의 함량보다 적은 것을 포함하는 반도체 산화물막.
- 제1 항에 있어서,
상기 제2 물질막은 비정질 또는 결정질 구조를 갖고, 상기 제1 물질막은 결정질 구조를 갖는 것을 포함하는 반도체 산화물막.
- 제1 항에 있어서,
상기 제2 물질막의 두께는, 5 nm 이상인 것을 포함하는 반도체 산화물막.
- 기판;
상기 기판 상에 배치되는 게이트;
상기 게이트와 중첩되는, 상기 제1 항에 따른 반도체 산화물막;
상기 게이트 상에 배치되고, 상기 반도체 산화물막의 일측과 접촉되는 소스 전극 및 상기 반도체 산화물막의 타측과 접촉되는 드레인 전극; 및
상기 게이트 및 상기 반도체 산화물막 사이의 게이트 절연막을 포함하는 트랜지스터.
- 제6 항에 있어서,
상기 반도체 산화물막의 상기 제1 물질막이 상기 게이트와 인접하도록 배치되는 것을 포함하는 트랜지스터.
- 기판을 준비하는 단계;
상기 기판 상에, 인듐(In)을 포함하는 제1 전구체 및 산소(O)를 포함하는 반응물질을 제공하여, 상기 제1 전구체 및 상기 반응물질이 반응된 제1 물질막을 형성하는 단계; 및
상기 제1 물질막 상에, 갈륨(Ga)을 포함하는 제2 전구체, 아연(Zn)을 포함하는 제3 전구체, 및 상기 반응물질을 제공하여, 상기 제2 전구체, 상기 제3 전구체, 및 상기 반응물질이 반응된 제2 물질막을 형성하는 단계를 포함하는 반도체 산화물막의 제조 방법.
- 제8 항에 있어서,
상기 제1 물질막을 형성하는 단계는,
상기 기판 상에 상기 제1 전구체를 제공하는 단계; 및
상기 제1 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계를 포함하되,
상기 제1 전구체 제공 단계 및 상기 반응 물질 제공 단계는 제1 유닛 공정(unit process)으로 정의되고,
상기 제1 유닛 공정의 반복 횟수에 따라 상기 제1 물질막의 두께가 제어되어, 상기 제1 물질막으로부터 상기 제2 물질막으로 상기 제1 물질막 내의 인듐(In)의 확산이 억제되는 것을 포함하는 반도체 산화물막의 제조 방법.
- 제8 항에 있어서,
상기 제2 물질막을 형성하는 단계는,
상기 제1 물질막 상에 상기 제2 전구체를 제공하는 단계;
상기 제2 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계;
상기 제1 물질막 상에 상기 제3 전구체를 제공하는 단계; 및
상기 제3 전구체가 제공된 상기 기판 상에 상기 반응 물질을 제공하는 단계를 포함하되,
상기 제2 전구체 제공 단계, 상기 반응 물질 제공 단계, 상기 제3 전구체 제공 단계, 및 상기 반응 물질 제공 단계는 제2 유닛 공정(unit process)으로 정의되고,
상기 제2 유닛 공정의 반복 횟수에 따라 상기 제2 물질막의 두께가 제어되어, 상기 제2 물질막이 결정질 구조를 갖는 것을 포함하는 반도체 산화물막의 제조 방법.
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| KR1020200112947A KR102434935B1 (ko) | 2020-09-04 | 2020-09-04 | 반도체 산화물막 및 그 제조 방법, 그리고 이를 포함하는 트랜지스터 |
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| KR20140050542A (ko) * | 2012-10-19 | 2014-04-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 |
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| KR20190008350A (ko) * | 2016-05-19 | 2019-01-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 복합 산화물 반도체 및 트랜지스터 |
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-
2020
- 2020-09-04 KR KR1020200112947A patent/KR102434935B1/ko active IP Right Grant
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Non-Patent Citations (1)
| Title |
|---|
| Jiazhen Sheng, "Approach to In-Ga-Zn-O Thin-Film Transistor via Atomic Layer Deposition: Properties, Processes and Precursors Characteristics", Ph.D thesis, Hanyang University (2020.02.) 1부.* * |
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| Publication number | Publication date |
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| KR102434935B1 (ko) | 2022-08-22 |
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