KR20220024406A - 패터닝시 반응성 이온 에칭을 위한 중합 보호 라이너 - Google Patents

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KR20220024406A
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바스커 나가비라바
필립 프리들
마이클 고스
얀 밍넛
도미니크 메츨러
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램 리써치 코포레이션
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Abstract

비아들을 에칭하기 위해 사용된 상부 패터닝된 마스크 층을 형성하기 전에 반도체 기판 상에 트렌치들을 에칭하기 위해 사용된 하부 패터닝된 마스크 층을 형성한 후, 중합 보호 라이너를 사용하여 비아들 및 트렌치를 패터닝하는 방법들이 제공된다. 방법들은 실리콘 테트라클로라이드 및 메탄 중합을 사용하여 컨포멀하지 않게 또는 컨포멀하게 중합 보호 라이너를 형성하는 것을 수반한다. 중합 보호 라이너들은 희생적일 수도 있다.

Description

패터닝시 반응성 이온 에칭을 위한 중합 보호 라이너
많은 반도체 제조 프로세스들은 비아들 및 트렌치들을 에칭하는 것을 포함하는 패터닝 스킴들 (schemes) 을 수반한다. 그러나, 디바이스들이 축소되고 선택된 재료들이 변화함에 따라, 비아들 및 트렌치들을 에칭하는 것은 재료들의 패터닝 로딩 및 언더컷 (undercut) 을 포함하는 과제들을 도입한다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시하는 목적을 위한 것이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용되었다.
반도체 기판들을 프로세싱하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 일 양태는: 두께 t를 갖는 타깃 층 및 금속을 포함하는 적어도 하나의 영역을 갖는 타깃 층 아래에 놓인 금속화 층을 갖는, 반도체 기판을 제공하는 단계; 하부 마스크 층을 에칭함으로써 타깃 층 위에 하부 패터닝된 마스크 층을 형성하는 단계; 및 진공을 파괴하지 않고 하부 패터닝된 마스크 층 위에 중합 보호 라이너를 형성하는 단계를 포함하는 방법을 수반한다. 이 양태의 일부 실시 예들은 대응하는 컴퓨터 시스템들, 장치, 및 각각이 방법들의 액션들 (actions) 을 수행하도록 구성된 하나 이상의 컴퓨터 저장 디바이스들 상에 기록된 컴퓨터 프로그램들을 포함한다.
구현 예들은 다음의 특징들 중 하나 이상을 포함할 수도 있다. 일부 실시 예들에서, 방법은 중합 보호 라이너 위에 상부 마스크 층을 형성하는 단계; 금속을 포함하는 적어도 하나의 영역과 정렬하는 적어도 하나의 비아를 형성하도록 상부 마스크 층을 사용하여 반도체 기판을 패터닝하는 단계; 및 상부 마스크 층을 사용하여 반도체 기판을 패터닝한 후, 반응성 이온 에칭을 사용하여 타깃 층을 패터닝하는 단계를 더 포함한다.
일부 실시 예들에서, 중합 보호 라이너는 컨포멀하지 않게 (nonconformally) 증착되고 반응성 이온 에칭 지연 (lag) 을 적어도 5 내지 10 ％ 감소시킨다. 일부 실시 예들에서, 하부 패터닝된 마스크 층은 적어도 하나의 비아를 형성하기 위해 상부 마스크 층을 사용하여 반도체 기판의 패터닝 동안 노출된 하나 이상의 코너들을 포함한다. 일부 실시 예들에서, 적어도 하나의 비아는 약 10 ㎚ 내지 약 30 ㎚의 임계 치수 (critical dimension) 를 갖는다.
일부 실시 예들에서, 상부 마스크 층은 극자외선 리소그래피 (extreme ultraviolet lithography) 에 의해 형성된다. 다양한 실시 예들에서, 하부 패터닝된 마스크 층은 극자외선 리소그래피에 의해 형성된다. 일부 실시 예들에서, 중합 보호 라이너는 희생 막이다.
방법은 중합 보호 라이너의 형성 및 동일한 챔버 내에서 수행된 하부 패터닝된 마스크 층의 패터닝을 포함할 수도 있다. 일부 실시 예들에서, 상이한 사이즈들의 피처들에서 중합 보호 라이너의 두께는 반응성 이온 에칭 동안 동일한 레이트로 에칭된다. 일부 실시 예들에서, 5 Å 미만의 하부 패터닝된 마스크 층이 하부 패터닝된 마스크 층 상의 중합 보호 라이너의 결과로서 상부 마스크 층을 사용하여 반도체 기판의 패터닝 동안 에칭된다.
일부 실시 예들에서, 중합 보호 라이너는 실리콘 테트라클로라이드 및 메탄을 사용하여 증착된다. 일부 실시 예들에서, 하부 패터닝된 마스크 층은 티타늄 나이트라이드, 티타늄 옥사이드, 및 텅스텐-함유 재료들을 포함하는 그룹으로부터 선택된 재료를 포함한다.
일부 실시 예들에서, 하부 패터닝된 마스크 층은 약 10 ㎚ 내지 약 30 ㎚의 임계 치수를 갖는 네거티브 피처들 (negative features) 을 포함한다. 일부 실시 예들에서, 하부 패터닝된 마스크 층은 포지티브 피처들 (positive features) 사이에 넓고 좁은 네거티브 피처들을 갖는 이격된 포지티브 피처들을 포함하고; 그리고 넓은 네거티브 피처들의 하단부들에 증착된 중합 보호 라이너의 두께는 좁은 네거티브 피처들의 하단부들에 증착된 중합 보호 라이너의 두께보다 크다. 일부 실시 예들에서, 금속화 층은 구리를 포함한다. 일부 실시 예들에서, 상부 패터닝된 마스크 층을 사용하여 반도체 기판을 패터닝하는 것은 타깃 층에서 2 ㎚ 미만의 언더컷을 발생시킨다. 기술된 기법들 (techniques) 의 구현 예들은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터-액세스 가능한 매체 상의 컴퓨터 소프트웨어를 포함할 수도 있다.
일 양태는: 두께 t를 갖는 타깃 층 및 금속을 포함하는 적어도 하나의 영역을 갖는 타깃 층 아래에 있는 금속화 층 위에 하부 패터닝된 마스크 층을 갖는 반도체 기판을 제공하는 단계; 하부 패터닝된 마스크 층 위에 중합 보호 라이너를 형성하는 단계; 중합 보호 라이너 위에 상부 마스크 층을 형성하는 단계; 금속을 포함하는 적어도 하나의 영역과 정렬하는 적어도 하나의 비아를 형성하도록 상부 마스크 층을 사용하여 반도체 기판을 패터닝하는 단계; 및 상부 마스크 층을 사용하여 반도체 기판을 패터닝한 후, 반응성 이온 에칭을 사용하여 타깃 층을 패터닝하는 단계를 포함하는 방법을 수반한다. 이 양태의 일부 실시 예들은 대응하는 컴퓨터 시스템들, 장치, 및 각각이 방법들의 액션들 (actions) 을 수행하도록 구성된 하나 이상의 컴퓨터 저장 디바이스들 상에 기록된 컴퓨터 프로그램들을 포함한다.
구현 예들은 다음의 특징들 중 하나 이상을 포함할 수도 있다. 일부 실시 예들에서, 중합 보호 라이너를 형성하는 단계 및 하부 패터닝된 마스크 층 또는 상부 마스크 층을 사용하여 반도체 기판을 패터닝하는 단계는 진공을 파괴하지 않고 수행된다. 일부 실시 예들에서, 반도체 기판은 하부 패터닝된 마스크 층이 위에 놓이지 않는 타깃 층의 제 2 영역을 더 포함한다. 일부 실시 예들에서, 타깃 층을 패터닝하는 것은 반도체 기판 상에 남아 있는 동일한 두께로 제 2 영역 및 타깃 층을 에칭한다. 일부 실시 예들에서, 타깃 층을 패터닝한 후 제 2 영역과 제 2 영역 내에 있지 않은 타깃 층의 두께의 차는 5 ㎚ 미만이다. 일부 실시 예들에서, 타깃 층은 하부 패터닝된 마스크 층 아래에 있지 않은 타깃 층의 영역들 상에서 t보다 작고 0보다 큰 타깃 층의 두께를 보존하도록 패터닝된다. 일부 실시 예들에서, 타깃 층은 초저 k 유전체 재료를 포함한다. 기술된 기법들 (techniques) 의 구현 예들은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터-액세스 가능한 매체 상의 컴퓨터 소프트웨어를 포함할 수도 있다.
일 양태는 반도체 기판을 프로세싱하기 위한 장치를 수반하고, 장치는 하나 이상의 프로세스 챔버들로서, 적어도 하나의 프로세스 챔버는 반도체 기판을 홀딩하기 위한 페데스탈을 포함하는, 하나 이상의 프로세스 챔버들; 플라즈마 생성기; 프로세스 챔버들 및 연관된 플로우 제어 하드웨어 내로의 하나 이상의 가스 유입구들; 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 적어도 하나의 프로세서 및 메모리는 서로 통신 가능하게 연결되고, 적어도 하나의 프로세서는 적어도 플로우 제어 하드웨어와 동작 가능하게 연결되고, 그리고 메모리는, (i) 패터닝된 하부 마스크 층을 형성하도록 반도체 기판 상의 하부 마스크 층으로 하여금 에칭되게 하는 단계; 및 (ii) 하부 마스크 층으로 하여금 에칭되게 한 후, 패터닝된 하부 마스크 층 위에 중합 보호 라이너를 형성하도록 실리콘 테트라클로라이드 및 메탄을 도입하게 하는 단계에 의해 플로우 제어 하드웨어를 적어도 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터 실행가능 인스트럭션들을 저장한다. 이 양태의 일부 실시 예들은 대응하는 컴퓨터 시스템들, 장치, 및 각각이 방법들의 액션들 (actions) 을 수행하도록 구성된 하나 이상의 컴퓨터 저장 디바이스들 상에 기록된 컴퓨터 프로그램들을 포함한다.
구현 예들은 다음의 특징들 중 하나 이상을 포함할 수도 있다. 일부 실시 예들에서, 플라즈마 생성기는 유도 결합된다. 기술된 기법들 (techniques) 의 구현 예들은 하드웨어, 방법 또는 프로세스, 또는 컴퓨터-액세스 가능한 매체 상의 컴퓨터 소프트웨어를 포함할 수도 있다. 하나 이상의 컴퓨터들의 시스템은 동작시 시스템으로 하여금 액션들을 수행하게 하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 시스템 상에 설치함으로써 특정한 동작들 또는 액션들을 수행하도록 구성될 수 있다. 하나 이상의 컴퓨터 프로그램들은 데이터 프로세싱 장치에 의해 실행될 때 장치로 하여금 액션들을 수행하게 하는 인스트럭션들을 포함함으로써 특정한 동작들 또는 액션들을 수행하도록 구성될 수 있다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1 내지 도 6은 패터닝 스킴의 기판들의 예시적인 도면들의 개략적인 예시들이다.
도 7은 특정한 개시된 실시 예들에 따라 수행된 예시적인 방법에 대한 동작들을 도시하는 프로세스 흐름도이다.
도 8 내지 도 13은 특정한 개시된 실시 예들에 따른 패터닝 스킴의 기판들의 예시적인 도면들의 개략적인 예시들이다.
도 14는 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 챔버의 개략도이다.
도 15는 특정한 개시된 실시 예들을 수행하기 위한 예시적인 프로세스 툴의 개략도이다.
이하의 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술될 것이지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.
반도체 제조는 다양한 구조체들을 형성하기 위한 다양한 패터닝 스킴을 수반한다. 일부 패터닝 프로세스들은 나중의 금속화 동작들을 위해 비아들을 제조하는 것을 수반하고, 프로세스들은 고성능 구조체들을 형성하기 위해 비아 프로파일의 무결성을 유지하는 것을 수반할 수도 있다.
이러한 구조체들은 목표된 구조체들을 형성하기 위해 마스킹 및 선택도를 사용하여 특정한 에칭 화학 물질들에 재료들을 노출함으로써 형성된다. 그러나, 노출된 재료와 에칭 화학 물질의 조합은 일부 노출된 재료가 기판의 다른 영역들을 에칭하도록 사용된 에칭 화학 물질들에 노출될 때 테이퍼링 또는 언더컷에 민감할 때 과제들을 제기할 수 있다. 이 효과를 감소시키기 위한 예시적인 기법들은 에칭에 민감한 재료들 또는 에칭될 재료를 개질하는 것, 또는 에칭 동안 사용된 에칭 화학 물질을 변화시키는 것을 포함한다.
일부 패터닝 프로세스들은 상이한 사이즈의 네거티브 피처들을 갖는 패터닝된 기판 상의 유전체 재료의 반응성 이온 에칭 (reactive ion etching; RIE) 을 수반한다. 그러나, "RIE 지연 (RIE lag)"으로 지칭되는 효과가 발생할 수도 있다-즉, 피처의 사이즈로 인해 일 피처에서의 에칭이 또 다른 피처에서의 에칭보다 빠르거나 느리다. 이는 또한 "패턴 로딩 (pattern loading)"으로 지칭된다.
일부 패터닝 프로세스들은 또한 내부의 에칭된 피처들의 임계 치수 (critical dimension) 에 영향을 줄 수 있고, 이는 에칭 동안 언더컷을 유발하고 따라서 목표되지 않은 영역들에서 에칭을 유발하는 기울어진 이온들의 충격으로 인한 것일 수도 있다.
예시적인 패터닝 스킴이 도 1 내지 도 6에 제공된다. 이들 도면들은 패터닝 프로세스 동안 발생할 수 있는 문제의 예를 도시한다. 이하에 기술된 바와 같이, 이들 도면들은 비아들 및 트렌치들을 에칭하기 위해 하부 마스크 및 상부 마스크를 수반하는 패터닝 스킴을 도시한다.
도 1은 다양한 층들을 갖는 예시적인 기판을 도시한다. 다양한 실시 예들에서, 기판은 반도체 기판이다. 기판은 유전체, 도전 또는 반도전 재료와 같은 재료의 하나 이상의 층들이 그 위에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 다양한 실시 예들에서, 기판은 패터닝된다. 패터닝된 기판이 좁은 그리고/또는 요각 (re-entrant) 개구부들, 피처 내 협폭부들 (constrictions), 및 고 종횡비들 중 하나 이상을 특징으로 할 수도 있는, 필라들, 폴들 (poles), 트렌치들, 비아 또는 콘택트 홀들과 같은 "피처들"을 가질 수도 있다. 피처(들)는 상기 기술된 층들 중 하나 이상에 형성될 수도 있다. 피처의일 예는 기판 상의 층 또는 반도체 기판 내의 필라 또는 폴이다. 또 다른 예는 기판 또는 층의 트렌치이다.
도시되지 않은 부가적인 층들이 또한 기판 상에 존재할 수도 있다는 것이 이해될 것이다. 기판은 금속 콘택트들 (102) 및 유전체 재료 (104) 를 포함하는 제 1 층 (101) 을 포함하여, 유전체 재료 (104) 는 금속 콘택트들 (102) 사이에 있고 금속 콘택트들 (102) 및 유전체 재료 (104) 의 두께들은 동일하고 금속 콘택트들 (102) 및 유전체 재료 (104) 의 상단 표면들은 같은 높이 (flush) 이다. 일부 실시 예들에서, 금속 콘택트들 (102) 은 구리를 포함한다. 제 1 에칭 정지 층 (106) 은 제 1 층 (101) 의 직상에 있는 것으로 도시된다. 제 1 에칭 정지 층 (106) 의 상단부 상에 초저 k (ultra-low k) 유전체 층 (108) 이 있다. 초저 k 유전체 층 (108) 의 k 값은 약 2 내지 약 2.7일 수도 있다. 초저 k 유전체 층 (108) 은 약 40 ㎚ 내지 약 100 ㎚ 두께이고 금속 콘택트들 (102) 에 대한 미래 비아의 측벽을 위한 재료로서 사용된다. 본 명세서에 사용된 "미래 비아 (future via)"는 패터닝 동작들에 이어서 기판 상에 에칭될 비아를 지칭한다. 다양한 실시 예들에서, 미래 비아는 금속 콘택트들 (102) 중 하나 위에 정렬되도록 선택된다.
초저 k 유전체 층 (108) 의 상단부 상에 제 2 에칭 정지 층 (110) 이 있다. 제 2 에칭 정지 층 (110) 은 실리콘 나이트라이드 재료 또는 실리콘 옥사이드 재료 또는 모두일 수도 있다. 일부 실시 예들에서, 제 2 에칭 정지 층 (110) 은 TEOS (tetraethyl orthosilicate) 를 사용하여 증착된다. 다양한 실시 예들에서, 제 2 에칭 정지 층 (110) 은 약 5 Å 내지 약 20 Å의 두께를 갖는 블랭킷 층이다. 이 예에서, 하부 패터닝된 마스크 (113) 는 제 2 에칭 정지 층 (110) 의 직상에 있다. 이 하부 패터닝된 마스크 (113) 는 본 명세서에서 이하에 기술될 나중의 "상부 (upper)" 마스크에 대한 마스크의 위치를 참조하여, "하부 (lower)" 마스크로서 지칭될 것이다.
하부 패터닝된 마스크 (113) 는 티타늄 나이트라이드 하드 마스크 층 (111) 뿐만 아니라, 에칭 동안 티타늄 나이트라이드 하드 마스크 층 (111) 을 보호하도록 사용된 실리콘 옥사이드일 수도 있는 TEOS 층 (112) 모두를 포함한다. 하부 패터닝된 마스크 (113) 는 높이가 티타늄 나이트라이드 하드 마스크 층 (111) 및 TEOS 층 (112) 모두를 포함하도록, 약 20 ㎚ 내지 약 50 ㎚, 또는 약 50 ㎚의 피처 높이를 가질 수도 있다. 도 1에 제공된 기판은 티타늄 나이트라이드 하드 마스크 층 (111) 을 "개방"하여 패터닝하기 위해 에칭 화학 물질에 이전에 노출된 기판일 수도 있다.
패터닝은 본 명세서에 기술된 바와 같이, 2 개의 재료들을 포함하는 하부 패터닝된 마스크 (113) 형성을 발생시킨다 (즉, 하부 마스크 포지티브 피처들 (113a, 113b, 113c, 및 113d) 각각은 2 개의 재료들-TEOS 재료 및 티타늄 나이트라이드 재료-의 스택이다). 일부 경우들에서, 하부 패터닝된 마스크 (113) 는 단지 하나의 재료 또는 3 개 이상의 재료들을 포함할 수도 있다는 것이 이해될 것이다. 제 1 하부 마스크 포지티브 피처 (113a) 는 제 1 티타늄 나이트라이드 하드 마스크 (111a) 및 제 1 TEOS 재료 (112a) 를 포함하고; 제 2 하부 마스크 포지티브 피처 (113b) 는 제 2 티타늄 나이트라이드 하드 마스크 (111b) 및 제 2 TEOS 재료 (112b) 를 포함하고; 제 3 하부 마스크 포지티브 피처 (113c) 는 제 3 티타늄 나이트라이드 하드 마스크 (111c) 및 제 3 TEOS 재료 (112c) 를 포함하고; 제 4 하부 마스크 포지티브 피처 (113d) 는 제 4 티타늄 나이트라이드 하드 마스크 (111d) 및 제 4 TEOS 재료 (112d) 를 포함한다.
하부 마스크 포지티브 피처들 사이에는 하부 마스크 네거티브 피처들 (113x, 113y, 및 113z) 이 있다. 하부 마스크 네거티브 피처 (113z) 는 약 100 ㎚ 내지 약 1 ㎛의 임계 치수를 가질 수도 있다. 4 개의 포지티브 피처들 및 3 개의 네거티브 피처들이 이 예에서 도시되지만, 기판은 임의의 수의 포지티브 피처들 및 네거티브 피처들을 포함할 수도 있다는 것이 이해될 것이다. 포지티브 피처 각각은 특정한 두께의 티타늄 나이트라이드 하드 마스크 층 (111) 및 TEOS 층 (112) 을 포함하고, 피처의 측벽들은 티타늄 나이트라이드 하드 마스크 층 (111) 및 TEOS 층 (112) 의 표면이 같은 높이이다. 일부 실시 예들에서, 포지티브 피처 각각의 폭은 동일할 수도 있다. 일부 실시 예들에서, 포지티브 피처들의 폭들은 상이하다.
제 1 하부 마스크 네거티브 피처 (113x) 는 제 1 하부 마스크 포지티브 피처 (113a) 와 제 2 하부 마스크 포지티브 피처 (113b) 사이의 공간이다. 제 2 하부 마스크 포지티브 피처 (113y) 는 제 2 하부 마스크 포지티브 피처 (113b) 와 제 3 하부 마스크 포지티브 피처 (113c) 사이의 공간이다. 제 3 하부 마스크 네거티브 피처 (113z) 는 제 3 하부 마스크 포지티브 피처 (113c) 와 제 4 하부 마스크 포지티브 피처 (113d) 사이의 공간이다. 부가적으로, 도 1에서 4 개의 포지티브 피처들 사이의 공간들에 의해 규정된 네거티브 피처들은 상이한 사이즈들을 갖는다. 포지티브 피처들 사이의 공간은 또한 상이할 수도 있다; 즉, 기판 상에 동일하게 이격되지 않을 수도 있고 따라서 제 1 하부 마스크 네거티브 피처 (113x), 제 2 하부 마스크 네거티브 피처 (113y), 및 제 3 하부 마스크 네거티브 피처 (113z) 는 상이한 임계 치수들을 가질 수도 있다. 예를 들어, 제 1 하부 마스크 네거티브 피처 (113x) 는 약 1:1의 종횡비를 갖고, 제 2 하부 마스크 네거티브 피처 (113y) 는 약 1:3의 종횡비를 갖고, 제 3 하부 마스크 네거티브 피처 (113z) 는 약 1:10의 종횡비를 갖는다. 도면은 3 개의 상이한 종횡비들을 도시하지만, 임의의 적합한 수의 종횡비들이 존재할 수 있다는 것이 이해될 것이다. 유사하게, 포지티브 피처들은 또한 상이한 종횡비들을 가질 수도 있다.
포지티브 피처들 사이의 거리, 및/또는 포지티브 피처들 사이의 네거티브 피처들의 종횡비는 기판의 표면에 걸쳐 가변할 수도 있다. 포지티브 피처들 사이의 거리들의 예시적인 범위는 약 10 ㎚ 내지 약 30 ㎚ 또는 약 20 ㎚ 내지 약 30 ㎚이다. 하부 패터닝된 마스크 (113) 에 의해 형성된 패턴은 나중에 형성되는 비아들을 형성하도록 부분적으로 사용된다.
도 2는 스핀-온 탄소 층이 증착되고 상부 마스크가 형성된 후 기판의 예시적인 개략적 예시를 도시한다. 도 1과 같이, 도 2는 금속 콘택트들 (102) 및 유전체 재료 (104) 를 포함하는 제 1 층 (101); 제 1 에칭 정지 층 (106); 초저 k 유전체 층 (108); 제 2 에칭 정지 층 (110); 티타늄 나이트라이드 하드 마스크 층 (111); 및 TEOS 층 (112) 을 포함한다. 스핀-온 탄소 층 (114) 이 패터닝된 기판 위에 형성되고, 도 1에 도시된 하부 패터닝된 마스크 (113) 의 제 1 하부 마스크 네거티브 피처 (113x), 제 2 하부 마스크 네거티브 피처 (113y), 및 제 3 하부 마스크 네거티브 피처 (113z) 를 충진한다. 제 3 에칭 정지 층 (116) 이 스핀-온 탄소 층 (114) (또한 유기 중합 층으로 지칭될 수도 있음) 위에 증착되고, 탄소-함유 포토 레지스트 재료가 증착되고 상부 패터닝된 마스크 (118) 를 형성하도록 패터닝된다. 제 3 에칭 정지 층 (116) 은 반사 방지 층일 수도 있다.
상부 패터닝된 마스크 (118) 의 패턴은 상부 패터닝된 마스크 (118) 가 트렌치들을 형성하도록 사용될 수 있는 한편 하부 패터닝된 마스크 (113) 가 목표된대로 비아들을 형성하도록 사용될 수 있도록 하부 패터닝된 마스크 (113) 의 패턴과 상이하다. 이 예에서, 상부 패터닝된 마스크 (118) 는 4 개의 상부 패터닝된 마스크 포지티브 피처들 (118a, 118b, 118c, 및 118d), 이들 사이에 이격된 3 개의 상부 패터닝된 마스크 네거티브 피처들 (118x, 118y, 118z) 을 포함하여, 상부 패터닝된 마스크 (118) 의 제 1 상부 패터닝된 마스크 네거티브 피처 (118x) 가 하부 패터닝된 마스크 (113) 의 현재 충진된 제 1 하부 마스크 네거티브 피처 (113x) 와 부분적으로 오버랩하고; 상부 패터닝된 마스크 (118) 의 제 2 상부 패터닝된 마스크 네거티브 피처 (118y) 및 제 3 상부 패터닝된 마스크 네거티브 피처 (118z) 는 하부 패터닝된 마스크 (113) 의 제 2 하부 패터닝된 마스크 네거티브 피처 (113y) 와 부분적으로 오버랩하고, 그리고 하부 패터닝된 마스크 (113) 의 제 3 하부 마스크 네거티브 피처 (113z) 는 상부 패터닝된 마스크 (118) 의 어떠한 네거티브 피처와도 오버랩하지 않는다 (따라서 포지티브 피처 바로 아래에 있다).
도 3은 스핀-온 탄소 층 (114) 의 에칭 동안 코너들이 에칭될 수도 있는 기판의 예를 도시한다. 이 동작 동안, 기판은 제 3 에칭 정지 층 (116) 을 에칭하기 위해 불소-함유 플라즈마에 노출될 수도 있다. 부가적으로, 기판은 스핀-온 탄소 층 (114) 을 패터닝하기 위해 질소, 수소, 산소, 일산화탄소, 또는 이들의 조합들을 포함하는 비-불소-함유 가스에 더 노출될 수도 있다.
도시된 바와 같이, 도 3에서, 상부 패터닝된 마스크 (118) 는 상부 패터닝된 마스크 (118) 의 패턴이 스핀-온 탄소 층 (114) 으로 전사되도록 스핀-온 탄소 층 (114) 을 에칭하고 패터닝된 스핀-온 탄소 층 (314) 을 형성하도록 사용된다. 이 동작 동안, 제 3 에칭 정지 층 (116) 은, 제 1 패터닝된 제 3 에칭 정지 층 (316a), 제 2 패터닝된 제 3 에칭 정지 층 (316b), 제 3 패터닝된 제 3 에칭 정지 층 (316c), 및 제 4 패터닝된 제 3 에칭 정지 층 (316d) 을 포함하는, 패터닝된 제 3 에칭 정지 층 (316) 을 형성하도록 패터닝된다. 제 2 에칭 정지 층 (110) 에 대해 에칭이 수행된다.
에칭 종들은 도 2에 도시된 바와 같이 상부 패터닝된 마스크 네거티브 피처들 (118x, 118y, 및 118z) 내로 이동하여 제 1 비아 (318x), 제 2 비아 (318y), 및 제 3 비아 (318z) 를 형성하고, 이들 각각은 금속 콘택트들 (102) 각각과 정렬된다. 에칭 동안, 하부 패터닝된 마스크 (113) 의 제 1 TEOS 재료 (312a), 제 2 TEOS 재료 (312b), 및 제 3 TEOS 재료 (313c) 의 제 1 열화된 코너 (313i), 제 2 열화된 코너 (313j), 및 제 3 열화된 코너 (313j) 는 각각 에칭에 노출되어 열화된 하부 패터닝된 마스크 포지티브 피처들 (313a, 313b, 및 313c) 각각을 발생시킨다. 이러한 열화는 하부 패터닝된 마스크 (313) 의 프로파일에 영향을 준다. 에칭 전에 코너의 상단 표면은 약 2 ㎚ 내지 약 5 ㎚의 치수를 가질 수도 있지만, 이러한 노출된 코너들은 도 3에 도시된 바와 같이 에칭으로 인해 열화될 수도 있다.
도 4에서, 초저 k 유전체 층 (108) 은 마스크로서 하부 패터닝된 마스크 (314a, 314b, 314c 및 314d) 를 사용하여 에칭되어 비아들 (418x, 418y, 및 418z) 을 형성한다. 이 동작 동안, 플루오로카본 가스는 산소, 질소, 및 아르곤 중 하나 이상을 포함할 수도 있는 제 2 가스와 함께 도입될 수도 있다.
에칭 종들은 도 3의 비아들 (318x, 318y, 및 318z) 내로 흘러, 제 1 패터닝된 에칭 정지 재료 (410a), 제 2 패터닝된 에칭 정지 재료 (410b), 제 3 패터닝된 에칭 정지 재료 (410c), 및 제 4 패터닝된 에칭 정지 재료 (410d) 를 포함하는 에칭 정지 층 (410) 을 형성하도록 제 2 에칭 정지 층 (110) 을 에칭 스루한다 (etching through). 에칭 동안, 에칭 종들은 도 3의 비아들 (318x, 318y, 및 318z) 내로 흐르지만, 이어서 에칭 종들이 열화된 코너들 (313i, 313j, 및 313k) 의 고르지 않은 (uneven) 프로파일에 비스듬하게 (at an angle) 부딪쳐, 궤적이 에칭 종들로 하여금 패터닝된 초저 k 유전체 층 (408) 의 측벽들을 언더컷하게 한다. 언더컷은 커브된 피처의 측벽을 지칭하거나, 네거티브 피처들이 측벽들 상에 불균일한 에칭을 갖는 피처들을 지칭할 수도 있고, 피처의 깊이 전체에 걸쳐 피처의 임계 치수는 ± 2 내지 4 ㎚만큼 가변한다.
예를 들어, 제 1 궤적 (418l) 은 에칭 종이 제 1 열화된 코너 (313i) 및 제 2 패터닝된 초저 k 유전체 재료 (408b) 의 측벽에 부딪힐 때 에칭 종이 취할 수도 있는 경로의 예를 도시한다. 또 다른 예시적인 제 2 궤적 (418m) 은 에칭 종이 제 2 열화된 코너 (313j) 에 부딪히고, 이에 따라 제 3 패터닝된 초저 k 유전체 재료 (408c) 의 측벽을 에칭하도록 에칭 종의 예시적인 경로를 도시한다. 제 3 궤적 (418n) 은 에칭 종이 제 3 열화 코너 (313k) 에 부딪히고, 이에 따라 제 3 패터닝된 초저 k 유전체 재료 (408c) 의 다른 측벽을 에칭하도록 에칭 종의 또 다른 예시적인 경로이다. 일부 경우들에서, 본 명세서에 기술된 바와 같은 궤적들은 또한 패터닝된 초저 k 유전체 층 (408) 의 다른 측벽들, 예컨대 제 1 패터닝된 초저 k 유전체 재료 (408a) 및 제 4 패터닝된 초저 k 유전체 재료 (408d) 의 측벽들에 영향을 줄 수도 있다. 에칭 동안, 상부 패터닝된 마스크 (118) 는 에칭된 상부 패터닝된 마스크 (418) 를 남기도록 열화되고 두께가 감소될 수도 있다.
도 5에서, 패터닝된 스핀-온 탄소 층 (314) 을 스트리핑하는 것은 패터닝된 초저 k 유전체 재료 (408) 로 아래로 관통하는 비아들 (518x, 518y, 및 518z) 을 남긴다. 그러나, 비아들 (518x, 518y, 및 518z) 은 이전의 에칭에 의해 유발된 언더컷으로 인해 열화된 프로파일을 갖고, 패터닝된 스핀-온 탄소 층 (314) 의 스트리핑 동안, 스핀-온 탄소를 에칭하도록 사용된 플라즈마는 추가 열화를 유발할 것이다. 그러나, 열화 및 언더컷으로 인해, 발생되는 비아는 바람직하지 않은 프로파일을 갖는다. 패터닝된 스핀-온 탄소 층 (314) 의 제거는 또한 트렌치 (513z) 를 남긴다.
도 6에서, TEOS 재료는 기판으로부터 에칭된다. 이 동작 동안, 제 1 TEOS 재료 (312a) 및 제 2 TEOS 재료 (312b) 는 기판으로부터 선택적으로 제거되고, 아래에 제 1 패터닝된 제 2 에칭 정지 재료 (610a) 를 갖는 노출된 제 1 티타늄 하드 마스크 (111a) 및 제 2 패터닝된 제 2 에칭 정지 재료 (610b) 를 갖는 제 2 티타늄 나이트라이드 하드 마스크 (111b) 를 각각 남긴다. 이 예에서, 제 2 에칭 정지 층 (610) 재료는 TEOS 층 (312) 과 동일한 TEOS 재료이고; 그 결과, 제 3 패터닝된 에칭 정지 층 (410c) 은 제 3 패터닝된 초저 k 유전체 재료 (408c) 의 표면으로부터 제거된다. 제 3 TEOS 재료 (312c) 및 제 4 TEOS 재료 (312d) 는 또한 제 3 티타늄 나이트라이드 하드 마스크 (111c) 및 제 4 티타늄 나이트라이드 하드 마스크 (111d) 를 각각 남기면서 선택적으로 제거된다. 제 4 에칭 정지 재료 (410d) 가 에칭 동안 노출되기 때문에, 제 4 에칭 정지 재료 (410d) 는 마스크로서 제 3 티타늄 나이트라이드 하드 마스크 (111c) 및 제 4 티타늄 나이트라이드 하드 마스크 (111d) 를 사용하여 에칭되고, 제 3 티타늄 나이트라이드 하드 마스크 (111c) 아래에 있는 제 3 패터닝된 제 2 에칭 정지 재료 (610d) 및 제 4 티타늄 나이트라이드 하드 마스크 (111d) 아래에 놓인 제 4 패터닝된 제 2 에칭 정지 재료 (610e) 를 남긴다.
다양한 실시 예들에서, 이 구조체의 패터닝은 제 3 패터닝된 초저 k 유전체 재료 (408c) 및 제 4 패터닝된 초저 k 유전체 재료 (408d) 를 에칭하는 단계를 더 포함하고; 이들 2 개의 영역들의 폭이 상이할지라도, 일부 경우들에서, 2 개의 영역들이 기판 상에 동일한 두께의 재료를 남기게 에칭되도록 에칭이 목표되고; 유사하게, 동일한 두께가 제 3 패터닝된 초저 k 유전체 재료 (408c) 및 제 4 패터닝된 초저 k 유전체 재료 (408d) 의 상단부들로부터 에칭된다. 그러나, 패턴 로딩 효과들로 인해, 이 동작 동안 재료를 에칭하도록 사용된 화학 물질은 보다 작은 폭, 제 3 패터닝된 초저 k 유전체 재료 (408c) 를 제 4 패터닝된 초저 k 유전체 재료 (408d) 보다 빠르게 에칭하여, 상이한 나머지 두께들의 열화된 제 3 패터닝된 초저 k 유전체 재료 (608c) 및 열화된 제 4 패터닝된 초저 k 유전체 재료 (608d) 를 발생시킨다.
제 4 패터닝된 초저 k 유전체 재료 (408d) 를 충분한 두께로 에칭하기 위해, 노출이 연장되어, 열화된 제 4 패터닝된 초저 k 유전체 재료 (608d) 의 남아 있는 두께 t3보다 훨씬 작은 두께 t1을 갖는, 열화된 코너들 (608i 및 608j) 을 갖는 열화된 제 3 패터닝된 초저 k 유전체 재료 (608c) 를 발생시킨다. 예를 들어, t1과 t3 사이의 차는 약 5 ㎚일 수도 있다. 예를 들어, t1은 약 10 ㎚일 수도 있는 한편 t3은 약 15 ㎚일 수도 있다. 또한, 제 4 패터닝된 초저 k 유전체 재료 (408d) 의 에칭은 제 3 티타늄 나이트라이드 하드 마스크 (111c) 와 제 4 티타늄 나이트라이드 하드 마스크 (111d) 사이의 표면 상에 고르지 않은 두께를 갖는 열화된 제 4 패터닝된 초저 k 유전체 재료 (608d) 를 발생시켜 열화된 제 4 패터닝된 초저 k 유전체 재료 (608d) 의 가장 작은 두께는 t3이고, 열화된 제 4 패터닝된 초저 k 유전체 재료 (608d) 의 남아 있는 가장 두꺼운 두께는 t4이고, t3과 t4 사이의 차는 3 ㎚ 내지 15 ㎚의 범위일 수도 있다. 에칭 동안, 제 1 패터닝된 초저 k 유전체 재료 (608a) 및 제 2 패터닝된 초저 k 유전체 재료 (608b) 는 마스크 (623) 에 의해 보호되기 때문에 영향을 받지 않는다. 도 6에 형성된 열화된 프로파일들은 RIE 지연 및 패턴 로딩 문제들의 결과이다. 에칭은 비아들 (618x, 618y, 및 618z) 및 트렌치 (613z) 및 패터닝된 초저 k 유전체 층 (608) 을 발생시킨다.
도 1 내지 도 6에 제공된 패터닝 스킴은 일부 실시 예들에서 바람직하지 않을 수도 있는, 열화되거나 테이퍼된 프로파일들을 갖는 피처들을 발생시킨다.
하부 마스크를 형성한 후 그리고 상부 마스크를 형성하기 전에 중합 보호 라이너를 인 시츄 (in situ) 로 형성함으로써 RIE (reactive ion etch) 또는 유사한 패터닝 스킴들 동안 비아 및 필드 영역의 미래 위치를 보호하기 위한 방법들이 본 명세서에 제공된다. 많은 실시 예들에서, 이러한 패터닝 스킴들은 목표된 패턴을 달성하기 위해 상이한 레벨들-상위 레벨 및 하위 레벨-의 2 개의 마스크 층들을 수반한다. 개시된 실시 예들은 하부 금속 콘택트들과 정렬하도록 궁극적으로 에칭된 비아에 대한 임계 치수 제어를 유지하면서 RIE 지연을 감소시킨다.
특정한 개시된 실시 예들은 하부 마스크 층에 하드 마스크를 개방한 후 중합 증착된 층을 증착하는 것을 수반한다. 중합 증착된 층은 RIE 지연을 감소시키기 위해 초저 k 유전체 층의 에칭 동안 필드 영역을 보호하기 위한 보호 층으로서, 또한 비아의 패터닝 동안 코너들 및 측벽 무결성을 보존하기 위한 보호 층으로서 작용한다. 부가적으로, 중합 증착된 층은 비아의 임계 치수를 희생하지 않고 코너들, 측벽들, 및 필드 영역들을 적절하게 보호하기에 충분한 박형 두께로 증착될 수 있고, 또한 궁극적으로 제거되는 희생 층일 수 있다.
도 7은 특정한 개시된 실시 예들에 따라 수행될 수도 있는 동작들을 도시하는 프로세스 흐름도이다. 동작 702에서, 하부 패터닝된 마스크 층을 갖는 패터닝된 기판이 제공된다.
패터닝된 기판은 하부 패터닝된 마스크 층을 포함한다. 마스크 층은 일부 실시 예들에서 유전체 층일 수도 있다. 예를 들어, 일부 실시 예들에서, 하부 패터닝된 마스크 층은 실리콘 옥사이드와 같은 실리콘-함유 층이다. 일부 실시 예들에서, 하부 패터닝된 마스크 층은 TEOS를 사용하여 증착된 층이다. 이 맥락에서 용어 "하부 (lower)"는 동작 706에 대해 이하에 기술된 또 다른 마스크 층에 대한 상대적인 위치를 지칭한다. 동작 702에서 제공될 수도 있는 기판의 예는 도 1에 대해 상기 기술되었다.
동작 704에서, 중합 보호 라이너가 하부 패터닝된 마스크 층 위에 증착된다.
도 8은 도 1에 도시된 기판 위에 증착된 중합 보호 라이너 (890) 를 갖는 기판을 도시한다. 즉, 중합 보호 라이너 (890) 는 제 2 에칭 정지 층 (810) 위의 티타늄 나이트라이드 하드 마스크 (811) 및 TEOS 층 (812) 를 포함하는, 하부 패터닝된 마스크 (813) 의 상단 표면들 및 측벽들을 포함하는 노출된 표면들 위에 증착된다. 하부 패터닝된 마스크 (813) 내의 하부 마스크 포지티브 피처 (813a, 813b, 813c, 및 813d) 각각은 2 개의 재료들의 스택이다-각각 TEOS 재료 (812a, 812b, 812c, 812d), 및 각각 티타늄 나이트라이드 재료 (811a, 811b, 811c, 811d). 중합 보호 라이너 (890) 는 또한 제 2 에칭 정지 층 (810) 의 노출된 표면들 위에 증착된다. 하부 마스크 포지티브 피처들 (813a, 813b, 813c, 및 813d) 사이에 하부 마스크 네거티브 피처들 (813x, 813y, 및 813z) 이 있다. 제 2 에칭 정지 층 (810) 아래에 있는 초저 k 유전체 층 (808) 은 도 1에 대해 상기 기술된 초저 k 유전체 층 (108) 과 동일할 수도 있다. 초저 k 유전체 층 (808) 아래에 있는 제 1 에칭 정지 층 (806) 은 도 1의 제 1 에칭 정지 층 (106) 과 동일할 수도 있다. 도 1에 대해 상기 논의된 바와 같이, 금속 콘택트들 (102) 및 유전체 재료 (104) 를 각각 갖는 제 1 층 (101) 과 동일할 수도 있는 금속 콘택트들 (802) 및 유전체 재료 (804) 를 포함하는 제 1 층 (801) 이 제 1 에칭 정지 층 (806) 아래에 있다.
중합 보호 라이너 (890) 는 실리콘 테트라클로라이드 및 메탄 폴리머 증착을 구현함으로써 형성될 수도 있다. 다양한 실시 예들에서, 중합 보호 라이너는 인 시츄로 증착된다; 즉, 일부 실시 예들에서, 중합 보호 라이너는 에칭 동작들 동안 사용된 에칭 챔버와 동일한 챔버에 증착된다. 이러한 재료가 게이트 제어 및 임계 치수 증가를 위해 FEOL (front end of line) 프로세스들에서 사용될 수도 있지만, 이러한 재료는 티타늄 나이트라이드 하드 마스크 위의 BEOL (back end of line) 프로세싱에 적합할 수도 있다. 티타늄 나이트라이드 하드 마스크 개방 동작들의 종료시 여분의 중합이 여분의 층을 추가하도록 사용될 수 있다. 필드 영역들 상의 중합된 양의 두께가 티타늄 나이트라이드 라인들 사이에 증착된 재료보다 클 수도 있기 때문에 증착은 반드시 균일하지 않을 수도 있지만, 이러한 증착은 여전히 코너들을 보존할 수 있고 증착의 양을 조정하고 (tailor) 프로세스 조건들을 토글링함으로써 (toggling) 목표된 RIE 지연을 감소시킬 수 있다. 다양한 실시 예들에서, 중합 보호 라이너 (890) 는 보다 큰 피처들에서 보다 두꺼운 증착 및 보다 작은 피처들에서 보다 얇은 증착을 가져, 컨포멀하지 않다.
중합 보호 라이너 (890) 는 실리콘 옥사이드 재료의 중합 층일 수도 있다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 TEOS 층 (812) 또는 제 2 에칭 정지 층 (810) 의 구조와 상이한 구조를 갖는 옥사이드이다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 염소 불순물들 및/또는 다른 불순물들을 갖는 저 품질 실리콘 옥사이드일 수도 있다. 다양한 실시 예들에서, 중합 보호 라이너 (890) 는 TEOS 층 (812) 보다 덜 치밀하다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 제 2 에칭 정지 층 (810) 보다 덜 치밀하다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 TEOS 층 (812) 및 제 2 에칭 정지 층 (810) 모두보다 덜 치밀하다. 다양한 실시 예들에서, 중합 보호 라이너 (890) 의 두께는 약 1 ㎚ 내지 약 4 ㎚이다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 증착되고 후속하여 어닐링되지 않아, 보다 낮은 품질의 실리콘 옥사이드 막을 발생시킨다. 대조적으로, TEOS 층 (812) 은 막을 치밀화하기 위해 약 300 ℃ 내지 약 400 ℃의 온도에서 어닐링이 이어지는 TEOS를 사용하여 증착될 수도 있다.
중합 보호 라이너 (890) 는 다양한 실시 예들에서 컨포멀하게 증착되지 않을 수도 있다. 예를 들어, 일부 실시 예들에서, 보다 많은 중합이 제 2 에칭 정지 층 (810) 의 표면 상에 증착된 막들의 두께가 일부 영역들에서, 다른 영역들에서 제 2 에칭 정지 층 (810) 의 노출된 표면 상에 증착되는 막보다 두껍도록 하부 패터닝된 마스크 (813) 의 큰 피처들에서 발생할 수도 있다. 일부 실시 예에서, 증착은 종횡비 종속이다.
중합 보호 라이너 (890) 는 약 50 내지 약 500 ㎚의 큰 피처 개구부를 갖는 피처들에서 약 3 내지 약 7 ㎚의 두께로 증착될 수도 있다. 중합 보호 라이너 (890) 는 약 10 내지 약 40 ㎚의 작은 피처 개구부를 갖는 피처들에서 약 1 내지 약 3 ㎚의 두께로 증착될 수도 있다.
일부 실시 예들에서, 증착되는 막의 컨포멀성 (conformality) 은 증착 동안 챔버의 압력을 가변시킴으로써 조절될 수 있다. 일부 실시 예들에서, 저압은 약 1 mTorr 내지 약 100 mTorr, 또는 약 8 mTorr 미만, 또는 약 5 mTorr 내지 약 80 mTorr일 수도 있다.
다양한 실시 예들에서, 중합 보호 라이너 (890) 는 기판을 기상 중합 증착 전구체에 노출시키는 것을 수반하는 중합에 의해 증착될 수도 있다. 중합 보호 라이너 (890) 는 실리콘-함유 전구체 또는 탄소-함유 전구체를 사용하여 증착될 수도 있다. 일 예시적인 실리콘-함유 전구체는 실리콘 클로라이드 (SiCl4) 전구체이다. 일 예시적인 탄소-함유 전구체는 메탄 (CH4) 이다. 증착될 막의 컨포멀성은 실리콘-함유 가스와 탄소-함유 가스 사이의 가스 비를 가변함으로써 조절될 수 있다. 중합은 후속하는 또는 이전의 에칭 동작들을 위해 사용된 반응성 이온 에칭 챔버에서 수행될 수도 있다.
대안적인 실시 예들에서, 중합 보호 라이너 (890) 는 ALD (atomic layer deposition) 및/또는 PEALD (plasma-enhanced atomic layer deposition) 와 같은 증착 프로세스를 사용하여 증착된다. 일부 실시 예들에서, 중합 보호 라이너 (890) 는 CVD (chemical vapor deposition) 및/또는 PECVD (plasma-enhanced chemical vapor deposition) 를 사용하여 증착된다. 일부 실시 예들에서 플라즈마가 사용될 수도 있다. 플라즈마가 중합 보호 라이너 (890) 를 증착하도록 사용되는 일부 실시 예들에서, 막들의 컨포멀성을 조절하기 위해 보다 낮은 전력이 사용될 수도 있다. 예를 들어, 일부 실시 예들에서, 플라즈마는 단일 웨이퍼에 대해 약 300 W 미만, 또는 약 250 W 미만의 전력을 사용하여 생성될 수도 있다.
일부 실시 예들에서, 바이어스는 증착 동안 기판에 인가될 수도 있다. 예를 들어, 일부 실시 예들에서, 약 140 V의 바이어스 전압이 증착 동안 기판에 인가될 수도 있다.
중합 보호 라이너 (890) 는 좁은 갭들에 증착하기 어려울 수도 있어서, 중합 동안 다른 재료들이 의도치 않게 에칭될 수도 있다. 예를 들어, 초저 k 유전체 재료 또는 티타늄 나이트라이드 재료는 이 증착 프로세스 동안 에칭에 민감할 수도 있다. 그 결과, 특정한 화학 물질들이 중합 보호 라이너 (890) 를 증착하도록 선택될 수도 있다. 예를 들어, 일부 예들은, 산소 (O), 질소 (N2), 아르곤 (Ar), 및 헬륨 (He) 과 같은 희석 가스들과 함께, 실리콘 테트라클로라이드 (SiCl4) (약 5 내지 약 40 sccm의 플로우 레이트를 가짐), 염소 (Cl2) (약 5 내지 약 50 sccm의 플로우 레이트를 가짐), 수소 브로마이드 (hydrogen bromide) (HBr) (약 30 내지 약 300 sccm의 플로우 레이트를 가짐) 와 같은 할로겐을 포함한다. 다양한 실시 예들에서, 할로겐-함유 증착 화학 물질이 중합 보호 라이너 (890) 를 증착하도록 사용된다.
중합 보호 라이너 (890) 는 증착이 보호될 영역들에만 있도록 조절될 수도 있다. 예를 들어, 이하에 더 기술된 바와 같이 코너들을 보존하는 것이 목표되는 실시 예에서, 중합 보호 라이너 (890) 는 약 5 ㎚ 내지 약 7 ㎚의 사이즈를 갖는 코너들과 같은 코너들에서 중합하도록 사용될 수 있다. 이러한 증착은 예를 들어, 티타늄 나이트라이드 또는 실리콘 옥사이드 재료 상에 증착될 수도 있다. RIE 지연을 감소시키는 것이 바람직한 또 다른 실시 예에서, 중합 보호 라이너 (890) 는 이로 제한되는 것은 아니지만 온도, 플라즈마 조건들, 프로세스 가스들, 및 프로세스 챔버 압력을 포함하는 프로세스 조건들을 조절함으로써 측벽들 상에 증착되지 않고 표면의 필드 영역들 상에 증착될 수도 있다.
일부 실시 예들에서, 중합 보호 라이너 (890) 가 증착된 후, 기판은 산소 및 아르곤 플라즈마에 대한 노출을 수반하는 짧은 "플래시 (flash)" 세정을 겪을 수도 있다. 예를 들어, 이는 보다 큰 피처들에 영향을 주지 않으면서 보다 작은 피처들의 세정에 특히 유용할 수도 있다.
다양한 실시 예들에서, 중합 보호 라이너 (890) 는 보다 두꺼운 증착물이 보다 큰 피처들 (예컨대 1:10보다 큰 종횡비를 갖는 피처들 또는 50 ㎚보다 큰 피처 개구부를 갖는 피처들) 에 형성되고 보다 얇은 증착물이 보다 작은 피처들 (예컨대 1:4보다 작은 종횡비를 갖는 피처들 또는 30 ㎚ 미만의 피처 개구부를 갖는 피처들) 에 형성되도록 컨포멀하지 않게 (nonconformally) 증착된다. 다양한 실시 예들에서, 측벽들 상에서보다 피처들의 하단부들에서 보다 두꺼운 중합이 형성된다.
도 7을 다시 참조하면, 동작 706에서, 상부 마스크 층이 중합 보호 라이너 위에 형성된다. 동작 706 전에, 탄소-함유 재료는 상부 마스크를 형성하기 전에 중합 보호 라이너 위에 증착될 수도 있다. 중합 보호 라이너 위에 형성된 상부 마스크를 갖는 예시적인 기판이 도 9에 도시된다. 도 9는 금속 콘택트들 (802) 및 유전체 재료 (804) 를 포함하는 제 1 층 (801) 을 갖는 기판을 도시한다. 금속 콘택트들 (802) 은 제 1 금속 콘택트 (802a), 제 2 금속 콘택트 (802b), 및 제 3 금속 콘택트 (802c) 를 포함한다. 제 1 층 (801) 위에는 제 1 에칭 정지 층 (806) 이 있고, 제 1 에칭 정지 층 (806) 위에는 초저 k 유전체 층 (808) 이다. 초저 k 유전체 층 (808) 의 상단에 제 2 에칭 정지 층 (810), 제 2 에칭 정지 층 (810) 위의 하부 패터닝된 마스크 (813) 가 있고, 하부 패터닝된 마스크 (813) 는 티타늄 나이트라이드 하드 마스크 (811) 및 TEOS 층 (812) 을 포함한다. 이전에 하부 패터닝된 마스크 (813) 위에 증착된 중합 보호 라이너 (890) 가 도 9에 도시된다. 부가적으로, 스핀-온 탄소 층 (914) 은 중합 보호 라이너 (890) 위에 형성되고, 이어서 제 3 에칭 정지 층 (916) 증착이 이어진다. 상부 패터닝된 마스크 (918) 는 상부 패턴을 형성하도록 형성되고 패터닝된다 (또는 리소그래피로 규정된다). 상부 패터닝된 마스크 (918) 는 패터닝 후 제 1 상부 패터닝된 마스크 포지티브 피처 (918a), 제 2 상부 패터닝된 마스크 포지티브 피처 (918b), 제 3 상부 마스크 포지티브 피처 (918c), 및 제 4 상부 마스크 포지티브 피처 (918d) 를 포함한다. 제 1 상부 패터닝된 마스크 포지티브 피처 (918a) 와 제 2 상부 패터닝된 마스크 포지티브 피처 (918b) 사이에 제 1 상부 마스크 네거티브 피처 (918x) 가 있고; 제 2 상부 패터닝된 마스크 포지티브 피처 (918b) 와 제 3 상부 마스크 포지티브 피처 (918c) 사이에 제 2 상부 패터닝된 마스크 네거티브 피처 (918y) 가 있고; 제 3 상부 마스크 포지티브 피처 (918c) 와 제 4 상부 마스크 포지티브 피처 (918d) 사이에 제 3 상부 패터닝된 마스크 네거티브 피처 (918z) 가 있다. 제 1 상부 마스크 네거티브 피처 (918x) 는 제 1 금속 콘택트 (802a) 와 정렬할 수도 있고; 제 2 상부 패터닝된 마스크 네거티브 피처 (918y) 는 제 2 금속 콘택트 (802b) 와 정렬할 수도 있고; 제 3 상부 패터닝된 마스크 네거티브 피처 (918z) 는 제 3 금속 콘택트 (802c) 와 정렬할 수도 있다. 제 1 상부 패터닝된 마스크 포지티브 피처 (918a) 는 제 1 하부 패터닝된 마스크 포지티브 피처 (813a) 와 대체로 오버랩할 수도 있고; 제 2 상부 패터닝된 마스크 포지티브 피처 (918b) 는 제 2 하부 패터닝된 마스크 포지티브 피처 (813b) 의 적어도 일부와 오버랩할 수도 있고; 제 3 상부 마스크 포지티브 피처 (918c) 는 제 2 하부 패터닝된 마스크 포지티브 피처 (813b) 와 제 3 하부 패터닝된 마스크 포지티브 피처 (813c) 사이에 위치될 수도 있고; 제 4 상부 마스크 포지티브 피처 (918d) 는 제 3 하부 패터닝된 마스크 포지티브 피처 (813c) 및 제 4 하부 패터닝된 마스크 포지티브 피처 (813d) 중 적어도 일부와 오버랩할 수도 있다. 동작 706에서 상부 마스크 층의 형성은 스핀-온 탄소 층 (914) 을 증착하는 단계; 제 3 에칭 정지 층 (916) 을 증착하는 단계; 상부 패터닝된 마스크 (918) 를 증착하는 단계; 및 상부 패터닝된 마스크 (918) 를 패터닝하는 단계를 수반할 수도 있다.
일부 실시 예들에서, 중합 보호 라이너를 증착한 후, 일부 고르지 않게 증착된 영역들을 제거하고 평활화하도록 선택 가능한 (optional) 플라즈마 플래시 동작이 수행될 수도 있다. 플라즈마 플래시 동작은 탄소 테트라플루오라이드를 도입하는 단계 및 130 V에서 약 150 W 내지 약 250 W의 전력을 사용하여 생성된 플라즈마를 사용하여 0 V와 50 V 사이에서 펄싱된, 저 펄스 바이어스를 사용하여 플라즈마를 생성하는 단계를 수반할 수도 있다.
도 7을 다시 참조하면, 동작 708에서, 상부 마스크 층을 마스크로서 사용하여 비아들이 기판 내에 에칭된다. 비아들은 약 10 ㎚ 내지 약 30 ㎚ 또는 약 20 ㎚ 내지 약 30 ㎚의 임계 치수로 에칭될 수도 있다.
예는 도 10에 제공된다. 도 10은 제 1 상부 패터닝된 마스크 포지티브 피처 (918a), 제 2 상부 패터닝된 마스크 포지티브 피처 (918b), 제 3 상부 패터닝된 마스크 포지티브 피처 (918c), 및 제 4 상부 패터닝된 마스크 포지티브 피처 (918d) 를 갖는 마스크로서 상부 패터닝된 마스크 (918) 초저 유전체 층 (808) 을 사용하여 제 3 에칭 정지 층 (916) 및 스핀-온 탄소 층 (914) 을 통해 수직으로 에칭함으로써 제 1 비아 (1018x), 제 2 비아 (1018y), 제 3 비아 (1018z) 가 형성되는 도 9로부터의 기판을 도시한다. 따라서 제 3 에칭 정지 층 (916) 은 제 1 상부 패터닝된 마스크 포지티브 피처 (918a), 제 2 상부 패터닝된 마스크 포지티브 피처 (918b), 제 3 상부 패터닝된 마스크 포지티브 피처 (918c), 및 제 4 상부 패터닝된 마스크 포지티브 피처 (918d) 를 갖는 상부 패터닝된 마스크 (918) 와 각각 일치하는 제 1 패터닝된 제 3 에칭 정지 재료 (1016a), 제 2 패터닝된 제 3 에칭 정지 재료 (1016b), 제 3 패터닝된 제 3 에칭 정지 재료 (1016c), 및 제 4 패터닝된 제 3 에칭 정지 재료 (1016d) 를 갖는 패터닝된 제 3 에칭 정지 층 (1016) 을 형성하도록 패터닝된다. 유사하게, 스핀-온 탄소 층 (914) 은 제 1 패터닝된 스핀-온 탄소 재료 (1014a), 제 2 패터닝된 스핀-온 탄소 재료 (1014b), 제 3 패터닝된 스핀-온 탄소 재료 (1014c), 및 제 4 패터닝된 스핀-온 탄소 재료 (1014d) 를 형성하도록 패터닝된다. 중합 보호 라이너 (1090) 의 존재로 인해, 제 1 보존된 코너 (1013i), 제 2 보존된 코너 (1013j), 및 제 3 보존된 코너 (1013k) 가 보호되고; 그리고 아래에 놓인 제 1 TEOS 재료 (812a), 제 2 TEOS 재료 (812b), 및 제 3 TEOS 재료 (812c) 는 각각 하부 마스크 (813) 의 제 1 하부 마스크 포지티브 피처 (1013a), 제 2 하부 마스크 포지티브 피처 (1013b), 및 제 3 하부 마스크 포지티브 피처 (1013c) 는 후속 동작들에서 마스크로서 효과적으로 사용될 수 있도록 프로파일들을 유지한다.
도 7의 동작 (708) 은 다음의 에칭 가스들: 일산화탄소, 질소, 산소, 수소, 아르곤, 및 예를 들어 CF4, C4F8, CH2F2, C4F6과 같은 플루오로카본, 및 이들의 조합들 중 하나 이상을 사용한 에칭을 수반할 수도 있다. 부가적으로, 50 V 내지 약 300 V의 바이어스 전력으로 전력 공급될 수도 있는 인가된다면, 선택 가능한 바이어스를 포함하는 약 50 내지 약 500 W의 전력을 사용하여 플라즈마가 생성되도록, 플라즈마가 일부 실시 예들에서 사용될 수도 있다.
비아들은 마스크로서 상부 패터닝된 마스크 층을 사용하여 에칭된다. 일 예가 도 11에 제공되고, 제 1 비아 (1118x), 제 2 비아 (1118y), 및 제 3 비아 (1118z) 는 마스크로서 제 1 하부 마스크 포지티브 피처 (1013a), 제 2 하부 마스크 포지티브 피처 (1013b), 및 제 3 패터닝된 하부 마스크 포지티브 피처 (1013c) 를 사용하여 형성된다. 제 1 패터닝된 제 2 에칭 정지 재료 (1110a), 제 2 패터닝된 제 2 에칭 정지 재료 (1110b), 제 3 패터닝된 제 2 에칭 정지 재료 (1110c), 및 제 4 패터닝된 제 2 에칭 정지 재료 (1110d) 를 갖는 패터닝된 제 2 에칭 정지 층 (1110) 을 형성하기 위해, 제 2 에칭 정지 층 (810) 이 패터닝되도록 제 1 비아 (1118x), 제 2 비아 (1118y), 및 제 3 비아 (1118z) 가 형성되고; 유사하게, 초저 k 유전체 층 (808) 은 제 1 패터닝된 초저 k 유전체 재료 (1108a), 제 2 패터닝된 초저 k 유전체 재료 (1108b), 제 3 패터닝된 초저 k 유전체 재료 (1108c), 및 제 4 패터닝된 초저 k 유전체 재료 (1108d) 를 포함하는 패터닝된 초저 k 유전체 층 (1108) 을 형성하도록 패터닝된다. 제 1 에칭 정지 층 (806) 은 아래에 놓인 층들로의 추가 에칭을 방지한다. 중합 보호 라이너 (1090) 의 결과로서, 제 1 보존된 코너 (1013i), 제 2 보존된 코너 (1013j), 및 제 3 보존된 코너 (1013k) 가 보호될 때 테이퍼된 코너들이 기판 상에 존재하지 않는다; 따라서 패터닝된 초저 k 유전체 층 (1108) 을 형성하도록 사용된 에칭 종은 제 1 패터닝된 초저 k 유전체 재료 (1108a), 제 2 패터닝된 초저 k 유전체 재료 (1108b), 제 3 패터닝된 초저 k 유전체 재료 (1108c) 및 제 4 패터닝된 초저 k 유전체 재료 (1108d) 에서 언더컷을 발생시키지 않는다.
동작 710에서, 트렌치들은 하부 패터닝된 마스크 층을 마스크로서 사용하여 에칭된다. 예는 도 12에 제공된다. 도시된 바와 같이, 도 11에 제공된 기판은 패터닝된 스핀-온 탄소 층 (1014), 패터닝된 제 3 에칭 정지 층 (1016), 및 상부 패터닝된 마스크 층 (918) 을 제거하기 위해 에칭 가스들에 노출된다. 이 동작 동안, 중합 보호 라이너 (1090) 는 트렌치 에칭들에 노출된다. 이 동작 동안, 1090의 일부 노출된 영역들이 제거되지만, 티타늄 나이트라이드 하드 마스크 (811) 는 패터닝된 제 2 에칭 정지 층 (1110) 내에 제 1 패터닝된 제 2 에칭 정지 재료 (1310a), 제 2 패터닝된 제 2 에칭 정지 재료 (1310b), 제 3 패터닝된 제 2 에칭 정지 재료 (1310c) 및 제 4 패터닝된 제 2 에칭 정지 재료 (1310d) 를 각각 포함하는, 티타늄 나이트라이드 하드 마스크 (811) 아래에 있는 영역들에서 에칭을 방지하기 위해 하드 마스크로서 사용된다. 제 1 패터닝된 초저 k 유전체 재료 (1308a) 및 제 2 패터닝된 초저 k 유전체 재료 (1308b) 는 아래에 놓인 제 1 패터닝된 제 2 에칭 정지 재료 (1310a) 를 갖는 노출된 제 1 티타늄 하드 마스크 (811a) 및 아래에 놓인 제 2 패터닝된 제 2 에칭 정지 재료 (1310b) 를 갖는 제 2 티타늄 나이트라이드 하드 마스크 (811b) 에 의해 각각 보호된다. 제 3 패터닝된 초저 k 유전체 재료 (1308c) 및 제 4 패터닝된 초저 k 유전체 재료 (1308d) 는 나머지 두께들 (t4 및 t5) 이 서로 약 3 Å 이내이도록 에칭되어 RIE 지연을 감소시킨다. 즉, 1308d의 표면으로부터 양 d가 에칭되도록 도 13의 1108d가 에칭된다. 일부 실시 예들에서, d는 패터닝된 초저 k 유전체 층 (1308) 의 총 두께의 적어도 약 30 ％ 내지 약 60 ％이다. 중합 보호 라이너 (1090) 의 존재로 인해, 제 1 보존된 코너 (1308i) 및 제 2 보존된 코너 (1308j) 가 제공된다. 에칭은 비아들 (1318x, 1318y, 및 1318z) 및 트렌치 (1313z) 및 패터닝된 초저 k 유전체 층 (1308) 을 발생시킨다.
구체적인 예들이 본 명세서에 제공되지만, 중합 보호 라이너가 많은 적용 예들 (applications) 을 가질 수 있다는 것이 이해될 것이다. 라이너 증착은 주로 패터닝된 기판에 걸쳐 다양한 두께들을 달성하도록 두께를 조정하기 위해 Cl2:HBr에 대한 SiCl4 비 및 압력 및/또는 전력 조건들과 같은 2 개의 노브들을 사용하여 맞춤될 수 있고 패터닝 스킴 동안 용이하게 제거될 수 있기 때문에, 본 명세서에 기술된 중합 보호 라이너는 RIE 지연을 감소시키고, 피처 프로파일들을 보존하고 언더컷을 감소시키도록, 또는 적절하고 목표된대로 모두 사용될 수 있다.
장치
개시된 실시 예들은 CA, Fremont 소재의 Lam Research Corporation으로부터 입수 가능할 수도 있는, 임의의 적합한 증착 및/또는 에칭 챔버 또는 장치에서 수행될 수도 있다.
본 명세서에 기술된 바와 같은 중합 보호 라이너의 증착은 임의의 적합한 장치에서 수행될 수도 있다. 다양한 실시 예들에서, 중합 보호 라이너는 반응성 이온 에칭을 위해 사용된 에칭 챔버에서 수행된다.
임의의 적합한 에칭 챔버가 본 명세서에 기술된 에칭 동작들을 위해 사용될 수도 있다. 플라즈마 에칭 챔버들에 대한 추가 기술은 미국 특허 제 6,841,943 호 및 제 8,552,334 호에서 찾을 수 있고, 모두 전체가 참조로서 본 명세서에 인용된다.
개시된 실시 예들은 유도 결합 플라즈마 (inductively coupled plasma; ICP) 반응기에서 수행된다. 일 예가 도 14에 제공된다. 이러한 ICP 반응기들은 또한 2013 년 12 월 10 일에 출원되고 2016 년 6월 7 일에 허여된, 명칭이 "METHOD FOR FORMING A MASK BY ETCHING CONFORMAL FILM ON PATTERNED ASHABLE HARDMASK"인 미국 특허 제 9,362,133 호에 기술되고, 본 명세서에 기술된 기법들의 구현을 위해 적합한 ICP 반응기를 기술할 목적을 위해 본 명세서에 참조로서 인용된다. ICP 반응기들이 본 명세서에 기술되었지만, 일부 실시 예들에서, 용량 결합 플라즈마 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다. 예시적인 챔버 또는 장치는 챔버 벽들을 갖는 챔버, 웨이퍼를 척킹 및 디척킹하기 위한 정전 전극들을 포함할 수도 있고 RF (radio frequency) 전력 공급부를 사용하여 전기적으로 대전될 수도 있는 프로세싱될 기판 또는 웨이퍼를 홀딩하기 위한 척을 포함할 수도 있고, 플라즈마를 생성하기 위해 코일에 전력을 공급하도록 구성된 RF 전력 공급부, 및 본 명세서에 기술된 바와 같은 가스들을 유입시키기 위한 가스 플로우 유입구들을 포함한다. 일부 실시 예들에서, 장치는 2 이상의 챔버를 포함할 수도 있고, 챔버 각각은 기판들을 에칭, 증착, 또는 프로세싱하도록 사용될 수도 있다. 챔버 또는 장치는 챔버 압력, 불활성 가스 플로우, 플라즈마 전력, 플라즈마 주파수, 반응성 가스 플로우 (예를 들어, 에칭 가스, 등), 바이어스 전력, 온도, 진공 설정 사항들 및 다른 프로세스 조건을 조절하는 것과 같은 챔버 또는 장치의 동작들 중 일부 또는 전부를 제어하기 위한 시스템 제어기를 더 포함할 수도 있다. 챔버는 또한 기판 상에 탄소 함유 재료를 증착하도록 사용될 수도 있다.
도 14는 본 명세서의 특정한 실시 예들을 구현하기 위해 적절한 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (1400) 의 단면도를 개략적으로 도시하고, 이의 예는 CA, Fremont 소재의 Lam Research Corp. 에 의해 생산된 유도 결합 플라즈마 반응기이다. 유도 결합 플라즈마 통합된 에칭 및 증착 장치 (1400) 는 챔버 벽들 및 윈도우 (1411) 에 의해 구조적으로 규정된 프로세싱 챔버 (1401) 를 포함한다. 챔버 벽들은 스테인리스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (1411) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택 가능한 내부 샤워헤드 (1450) 는 프로세싱 챔버 (1401) 를 상부 서브 챔버 (1402) 및 하부 서브 챔버 (1403) 로 분할한다. 샤워헤드는 하나의 홀을 포함할 수도 있고, 또는 가스들 및/또는 플라즈마 종을 하부 서브 챔버 (1403) 로 전달하고 분배하기 위한 복수의 홀들을 포함할 수도 있다. 대부분의 실시 예들에서, 샤워헤드 (1450) 는 제거될 수도 있고, 이에 따라 서브챔버들 (1402 및 1403) 로 이루어진 챔버 공간을 활용한다. 척 (1417) 이 하단 내측 표면 근방의 하부 서브챔버 (1403) 내에 위치된다. 척 (1417) 은 에칭 프로세스 및 증착 프로세스가 수행되는 반도체 웨이퍼 (1419) 를 수용하고 홀딩하도록 구성된다. 척 (1417) 은 존재한다면 웨이퍼 (1419) 를 지지하기 위한 정전 척일 수 있다. 일부 실시 예들에서, 에지 링 (미도시) 이 척 (1417) 을 둘러싸고, 척 (1417) 위에 존재한다면 웨이퍼 (1419) 의 상단 표면과 거의 평면인 상부 표면을 갖는다. 척 (1417) 은 또한 웨이퍼를 척킹 (chucking) 및 디척킹하기 (dechucking) 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부 (미도시) 가 이 목적을 위해 제공될 수도 있다. 척 (1417) 으로부터 웨이퍼 (1419) 를 리프팅하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (1417) 은 챔버의 측벽들에 실질적으로 평행한 축을 따라 이동 가능할 수도 있고, 이에 따라 척 (1417) 의 표면은 지면에 실질적으로 평행하다. 샤워헤드가 사용된다면, 웨이퍼 (1419) 와 샤워헤드 (미도시) 사이의 거리는 약 0.5 인치 내지 약 3.0 인치일 수도 있다. 척 (1417) 은 RF 전력 공급부 (1423) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (1423) 는 연결부 (1427) 를 통해 매칭 회로 (1421) 에 접속된다. 매칭 회로 (1421) 는 연결부 (1425) 를 통해 척 (1417) 에 접속된다. 이러한 방식으로, RF 전력 공급부 (1423) 는 척 (1417) 에 접속된다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (1411) 위에 위치된 코일 (1433) 을 포함한다. 다양한 실시 예들에서, 코일은 개시된 실시 예들에서 사용되지 않는다. 코일 (1433) 은 전기적으로 전도성 재료로 제조되고, 적어도 하나의 완전한 턴을 포함한다. 도 14에 도시된 코일 (1433) 의 예는 3 개의 턴들을 포함한다. 코일 (1433) 의 단면들은 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하여 연장하는 한편, "●"를 갖는 코일들은 페이지 밖으로 회전하여 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (1433) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (1441) 를 포함한다. 일반적으로, RF 전력 공급부 (1441) 는 연결부 (1445) 를 통해 매칭 회로 (1439) 에 접속된다. 매칭 회로 (1439) 는 연결부 (1443) 를 통해 코일 (1433) 에 접속된다. 이러한 방식으로, RF 전력 공급부 (1441) 는 코일 (1433) 에 접속된다. 선택 가능한 패러데이 차폐부 (1449) 가 코일 (1433) 과 윈도우 (1411) 사이에 위치된다. 패러데이 차폐부 (1449) 는 코일 (1433) 에 대해 이격된 관계로 유지된다. 패러데이 차폐부 (1449) 는 윈도우 (1411) 바로 위에 배치된다. 코일 (1433), 패러데이 차폐부 (1449), 및 윈도우 (1411) 는 각각 서로 실질적으로 평행하도록 구성된다. 패러데이 차폐부는 금속 또는 다른 종이 프로세싱 챔버 (1401) 의 유전체 윈도우 상에 증착되는 것을 방지할 수도 있다.
프로세스 가스들 (예를 들어, 산소-함유 가스들, 할로겐-함유 가스들, 등) 은 상부 챔버 (1402) 내에 위치된 하나 이상의 주 가스 플로우 유입구들 (1460) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입구들 (1470) 을 통해 프로세싱 챔버 (1401) 내로 흐를 수도 있다. 유사하게, 명시적으로 도시되지 않지만, 유사한 가스 플로우 유입구들이 용량 결합 플라즈마 프로세싱 챔버에 프로세스 가스들을 공급하도록 사용될 수도 있다. 진공 펌프, 예를 들어, 1 단계 또는 2 단계 기계적 건조 펌프 및/또는 터보분자 펌프 (1440) 가, 프로세싱 챔버 (1401) 밖으로 프로세스 가스들을 인출하고 프로세싱 챔버 (1401) 내의 압력을 유지하도록 사용될 수도 있다. 밸브-제어된 도관이 진공 펌프에 의해 제공된 진공 분위기의 적용을 선택적으로 제어하기 위해 진공 펌프를 프로세싱 챔버 (1401) 에 유체적으로 연결하도록 사용될 수도 있다. 이는 동작 중인 플라즈마 프로세싱 동안 스로틀 밸브 (미도시) 또는 펜듈럼 (pendulum) 밸브 (미도시) 와 같은 폐루프 제어된 플로우 제한 디바이스를 채용하여 이루어질 수도 있다. 유사하게, 용량 결합된 플라즈마 프로세싱 챔버로의 진공 펌프 및 밸브 제어된 유체 연결이 또한 채용될 수도 있다.
장치의 동작 동안, 하나 이상의 프로세스 가스들은 가스 플로우 유입구들 (1460 및/또는 1470) 을 통해 공급될 수도 있다. 특정한 실시 예들에서, 프로세스 가스는 주 가스 플로우 유입구 (1460) 를 통해서만, 또는 측면 가스 플로우 유입구 (1470) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입구들은 보다 복잡한 가스 플로우 유입구들, 예를 들어 하나 이상의 샤워헤드들로 대체될 수도 있다. 패러데이 차폐부 (1449) 및/또는 선택 가능한 그리드 또는 샤워헤드 (1450) 는 프로세싱 챔버 (1401) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. 패러데이 차폐부 (1449) 및 선택 가능한 그리드 (1450) 중 하나 또는 모두는 프로세스 가스들의 전달을 위한 샤워헤드로서 역할할 수도 있다. 일부 실시 예들에서, 액체 기화 및 전달 시스템은 액체 반응 물질 또는 전구체가 기화되면, 기화된 반응 물질 또는 전구체가 가스 플로우 유입구 (1460 및/또는 1470) 를 통해 프로세싱 챔버 (1401) 내로 도입되도록, 프로세싱 챔버 (1401) 의 업스트림에 위치될 수도 있다.
RF 전류로 하여금 코일 (1433) 을 통해 흐르게 하도록, RF 전력 공급부 (1441) 로부터 코일 (1433) 로 무선 주파수 전력이 공급된다. 코일 (1433) 을 통해 흐르는 RF 전류는 코일 (1433) 주위에 전자기장을 생성한다. 전자기장은 상부 서브챔버 (1402) 내에 유도 전류를 생성한다. 웨이퍼 (1419) 와 다양한 생성된 이온들 및 라디칼들의 물리적 상호작용 및 화학적 상호작용은 웨이퍼의 피처들을 선택적으로 에칭하고 웨이퍼 상에 층들을 선택적으로 증착한다.
상부 서브챔버 (1402) 및 하부 서브챔버 (1403) 모두가 있도록 플라즈마 그리드가 사용된다면, 유도 전류는 상부 서브챔버 (1402) 내에 전자-이온 플라즈마를 생성하기 위해 상부 서브챔버 (1402) 내에 존재하는 가스 또는 가스들에 작용한다. 선택 가능한 내부 플라즈마 그리드 (1450) 는 하부 서브챔버 (1403) 내의 핫 (hot) 전자들의 양을 제한한다. 일부 실시 예들에서, 장치는 하부 서브챔버 (1403) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마 모두는 양이온 및 음이온을 함유할 수도 있지만, 이온-이온 플라즈마는 양이온들에 대해 보다 큰 비의 음이온들을 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (1422) 를 통해 하부 서브챔버 (1403) 로부터 제거될 수도 있다. 본 명세서에 개시된 척 (1417) 은 약 200 ℃ 내지 약 500 ℃ 범위의 상승된 온도들에서 동작할 수도 있다. 온도는 프로세스 동작 및 특정한 레시피에 종속될 것이다.
챔버 (1401) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 분위기 입자 제어를 제공하는 배관을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 플라즈마 챔버 (1401) 에 커플링된다. 부가적으로, 챔버 (1401) 는 로봇들로 하여금 통상적인 자동화를 사용하여 프로세싱 챔버 (1401) 내외로 반도체 웨이퍼들을 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시 예들에서, (하나 이상의 물리적 또는 논리적 제어기들을 포함할 수도 있는) 시스템 제어기 (1430) 가 프로세스 챔버의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (1430) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시 예들에서, 장치는 개시된 실시 예들이 수행될 때 플로우 레이트들 및 지속기간들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시 예들에서, 장치는 최대 약 500 ㎳, 또는 최대 약 750 ㎳의 스위칭 시간을 가질 수도 있다. 스위칭 시간은 플로우 화학물질, 선택된 레시피, 반응기 아키텍처, 및 다른 인자들에 종속될 수도 있다.
프로세싱 챔버 (1401) 또는 장치는 시스템 제어기를 포함할 수도 있다. 예를 들어, 일부 실시 예들에서, 제어기 (1430) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는, "제어기"로서 지칭될 수도 있다. 제어기 (1430) 는, 시스템의 프로세싱 사양 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기 (1430) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
일부 구현 예들에서, 제어기 (1430) 는 시스템에 포함되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (1430) 는 웨이퍼 프로세싱의 원격 액세스를 인에이블할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 가능하게 할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기 (1430) 는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
프로세싱 챔버 (1401) 는 도 15에 도시된 바와 같이 멀티 스테이션 툴에 통합될 수도 있다. 스테이션 각각은 상이한 동작들을 프로세싱하도록 사용될 수도 있다. 예를 들어, 일 스테이션이 전산화 (preoxidation) 를 수행하도록 사용될 수도 있는 한편, 또 다른 스테이션이 금속 도핑된 탄소 함유 재료의 선택적인 에칭을 수행하도록 사용된다. 개시된 실시 예들은 진공을 파괴하지 않고 수행될 수도 있고 동일한 장치 내에서 수행될 수도 있다.
도 15는 VTM (Vacuum Transfer Module) (1538) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 및 프로세싱 모듈들 사이에서 웨이퍼들을 "이송"하기 위한 이송 모듈들의 배열은 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 로드 록 또는 이송 모듈로 또한 공지된 에어록 (1530) 은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는, 4 개의 프로세싱 모듈들 (1520a 내지 1520d) 을 갖는 VTM (1538) 에 도시된다. 예로서, 프로세싱 모듈들 (1520a 내지 1520d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 기판 에칭 프로세싱 모듈들 중 하나 이상 (1520a 내지 1520d 중 임의의 모듈) 이 본 명세서에 개시된 바와 같이, 즉, 중합 보호 라이너의 증착, 비아들 및/또는 트렌치들을 형성하기 위한 에칭, 및 개시된 실시 예들에 따른 다른 적합한 기능들을 수행하기 위해 구현될 수도 있다. 에어록 (1530) 및 프로세스 모듈 (1520) 이 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (1538) 에 인터페이싱하는 패싯 (facet) (1536) 을 갖는다. 패싯 각각 내부에서, 센서 1 내지 센서 18은 각각의 스테이션들 사이에서 이동할 때 웨이퍼 (1526) 의 통과를 검출하도록 사용된다.
로봇 (1522) 이 스테이션들 사이에서 웨이퍼 (1526) 를 이송한다. 일 실시 예에서, 로봇 (1522) 은 하나의 암을 갖고, 또 다른 실시 예에서, 로봇 (1522) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (1526) 와 같은 웨이퍼들을 픽킹하기 (pick) 위한 엔드 이펙터 (1524) 를 갖는다. ATM (Atmospheric Transfer Module) (1540) 의 프론트-엔드 로봇 (1532) 은 카세트 또는 LPM (Load Port Module) (1542) 의 FOUP (Front Opening Unified Pod) (1534) 로부터 에어록 모듈 (1530) 로 웨이퍼들 (1526) 을 이송하도록 사용된다. 프로세스 모듈 (1520) 내부의 모듈 중심 (1528) 은 웨이퍼 (1526) 를 배치하기 위한 일 위치이다. ATM (1540) 내의 얼라이너 (1544) 가 웨이퍼들을 정렬하도록 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼가 LPM (1542) 내의 FOUP들 (1534) 중 하나에 배치된다. 프론트-엔드 로봇 (1532) 은 FOUP (1534) 로부터 웨이퍼 (1526) 가 에칭되거나 프로세싱되기 전에 적절하게 센터링되게 하는, 얼라이너 (1544) 로 웨이퍼를 이송한다. 정렬된 후, 웨이퍼 (1526) 는 프론트-엔드 로봇 (1532) 에 의해 에어록 모듈 (1530) 내로 이동된다. 에어록 모듈들이 ATM과 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 웨이퍼 (1526) 는 손상되지 않고 2 개의 압력 분위기들 사이에서 이동할 수 있다. 에어록 모듈 (1530) 로부터, 웨이퍼 (1526) 는 로봇 (1522) 에 의해 VTM (1538) 을 통해 그리고 프로세스 모듈들 (1520a 내지 1520d) 중 하나 내로 이동된다. 이 웨이퍼 이동을 달성하기 위해, 로봇 (1522) 은 암들 각각 상의 엔드 이펙터들 (1524) 을 사용한다. 일단 웨이퍼 (1526) 가 프로세싱되면, 웨이퍼는 로봇 (1522) 에 의해 프로세스 모듈들 (1520a 내지 1520d) 로부터 에어록 모듈 (1530) 로 이동된다. 여기서부터, 웨이퍼 (1526) 는 프론트-엔드 로봇 (1532) 에 의해 FOUP들 (1534) 중 하나 또는 얼라이너 (1544) 로 이동될 수도 있다.
웨이퍼 이동을 제어하는 컴퓨터는 클러스터 아키텍처에 국부적일 수 있거나, 제작 현장에서 클러스터 아키텍처 외부에, 또는 원격 위치에 위치될 수 있고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다. 도 14에 대해 상기 기술된 바와 같은 제어기가 도 15의 툴을 사용하여 구현될 수도 있다.
결론
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 이에 따라, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 한정되지 않을 것이다.

Claims (10)

  1. 두께 t를 갖는 타깃 층 및 금속을 포함하는 적어도 하나의 영역을 갖는 상기 타깃 층 아래에 놓인 금속화 층을 갖는 반도체 기판을 챔버에 제공하는 단계;
    하부 마스크 층을 에칭함으로써 상기 타깃 층 위에 하부 패터닝된 마스크 층을 형성하는 단계; 및
    진공을 파괴하지 않고 상기 하부 패터닝된 마스크 층 위에 중합 보호 라이너 (polymerization protective liner) 를 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 중합 보호 라이너 위에 상부 마스크 층을 형성하는 단계;
    상기 금속을 포함하는 적어도 하나의 영역과 정렬하는 적어도 하나의 비아를 형성하도록 상기 상부 마스크 층을 사용하여 상기 반도체 기판을 패터닝하는 단계; 및
    상기 상부 마스크 층을 사용하여 상기 반도체 기판을 패터닝한 후, 반응성 이온 에칭을 사용하여 상기 타깃 층을 패터닝하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 하부 패터닝된 마스크 층은 극자외선 리소그래피 (extreme ultraviolet lithography) 에 의해 형성되는, 방법.
  4. 두께 t를 갖는 타깃 층 및 금속을 포함하는 적어도 하나의 영역을 갖는 상기 타깃 층 아래에 있는 금속화 층 위에 하부 패터닝된 마스크 층을 갖는 반도체 기판을 제공하는 단계;
    상기 하부 패터닝된 마스크 층 위에 중합 보호 라이너를 형성하는 단계;
    상기 중합 보호 라이너 위에 상부 마스크 층을 형성하는 단계;
    금속을 포함하는 적어도 하나의 영역과 정렬하는 적어도 하나의 비아를 형성하도록 상기 상부 마스크 층을 사용하여 상기 반도체 기판을 패터닝하는 단계; 및
    상기 상부 마스크 층을 사용하여 상기 반도체 기판을 패터닝한 후, 반응성 이온 에칭을 사용하여 상기 타깃 층을 패터닝하는 단계를 포함하는, 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 중합 보호 라이너는 희생 막 (sacrificial film) 인, 방법.
  6. 제 4 항에 있어서,
    상기 중합 보호 라이너를 형성하는 단계 및 상기 하부 패터닝된 마스크 층 또는 상기 상부 마스크 층을 사용하여 상기 반도체 기판을 패터닝하는 단계는 진공을 파괴하지 않고 수행되는, 방법.
  7. 제 5 항에 있어서,
    상기 중합 보호 라이너를 형성하는 단계 및 상기 하부 패터닝된 마스크 층을 패터닝하는 단계는 동일한 챔버에서 수행되는, 방법.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 중합 보호 라이너는 컨포멀하지 않게 (nonconformally) 증착되고 반응성 이온 에칭 지연 (lag) 을 적어도 5 내지 10 ％ 감소시키는, 방법.
  9. 제 1 항 또는 제 4 항에 있어서,
    상이한 사이즈들의 피처들에서 상기 중합 보호 라이너의 두께는 반응성 이온 에칭 동안 동일한 레이트로 에칭되는, 방법.
  10. 반도체 기판을 프로세싱하기 위한 장치에 있어서,
    하나 이상의 프로세스 챔버들로서, 적어도 하나의 프로세스 챔버는 상기 반도체 기판을 홀딩하기 위한 페데스탈을 포함하는, 상기 하나 이상의 프로세스 챔버들;
    플라즈마 생성기;
    상기 프로세스 챔버들 및 연관된 플로우 제어 하드웨어 내로의 하나 이상의 가스 유입구들; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함하고, 상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신 가능하게 연결되고, 상기 적어도 하나의 프로세서는 적어도 상기 플로우 제어 하드웨어와 동작 가능하게 연결되고, 그리고 상기 메모리는,
    (i) 패터닝된 하부 마스크 층을 형성하도록 상기 반도체 기판 상의 하부 마스크 층으로 하여금 에칭되게 하는 단계; 및
    (ii) 상기 하부 마스크 층으로 하여금 에칭되게 한 후, 상기 패터닝된 하부 마스크 층 위에 중합 보호 라이너를 형성하도록 실리콘 테트라클로라이드 및 메탄을 도입하게 하는 단계에 의해 상기 플로우 제어 하드웨어를 적어도 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터 실행가능 인스트럭션들을 저장하는, 반도체 기판 프로세싱 장치.
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