KR20220022259A - 전압 제어 발진 회로 - Google Patents

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Abstract

본 발명은 전압 제어 발진 회로에 관한 것으로, 교차 결합되는 제1 트랜지스터와 제2 트랜지스터; 구동 전압이 중간 접점으로 인가되는 제1 인덕터부; 병렬 연결되는 복수 개의 커패시터를 포함하는 커패시터 뱅크; 버랙터를 포함하는 버랙터부; 제1 트랜지스터의 제1 단자와 제2 트랜지스터의 제2 단자를 연결하는 제2 인덕터; 및 제1 트랜지스터의 제2 단자와 제2 트랜지스터의 제1 단자를 연결하는 제3 인덕터; 를 포함하고, 커패시터 뱅크의 일단과 버랙터부의 일단은 제1 트랜지스터의 제1 단자와 제2 인덕터의 접점에 연결되며, 커패시터 뱅크의 타단과 버랙터부의 타단은 제2 트랜지스터의 제1 단자와 제1 인덕터의 접점에 연결된다.

Description

전압 제어 발진 회로{Voltage Controlled Oscillator Circuit}
본 발명은 전압 제어 발진 회로에 관한 것이다.
최근 휴대폰과 스마트폰 사용 증가로 인하여 데이터 트래픽이 증가하고 있으며, 사물인터넷 등 커넥티드 디바이스의 수가 크게 증가하고 있다. 현재 4G LTE가 광범위하게 보급 중이며 5G 이동통신도 초입 단계에 있다. 향후 신사업 및 생산 데이터가 기하급수적으로 늘어남에 따라 5G 이동통신 발전의 가속화와 6G 이동통신에 대한 요구가 증대될 것으로 기대되고 있다.
이러한 5G, 6G 등을 위한 무선통신, 유선통신, 광통신 등의 회로 장치에 있어서 종래 도 1에 예시한 것과 같은 전압 제어 발진 회로가 이용되고 있다.
도 1은 종래 일반적인 기술의 전압 제어 발진 회로를 나타낸 것이다.
도 1(a)에 예시한 것과 같은 일반적인 전압 제어 발진기(Voltage Controlled Oscillator)는 주파수가 증가함에 따라 기생성분과 부하 효과로 인해 부트랜스컨덕턴스(Negative Transconductance)가 감소하게 된다. 부트랜스컨덕턴스를 증가시키기 위해 큰 사이즈의 트랜지스터를 사용하면 기생성분에 의해 주파수 조정 범위가 감소한다.
트랜지스터 사이즈를 유지하면서 부트랜스컨덕턴스를 향상시키기 위해 도 1(b)에 예시한 것과 같이 전압 제어 발진기에 인덕터 L2를 삽입하면 게이트와 드레인의 커패시터가 분리되어 부트랜스컨덕턴스가 증가한다. 하지만 드레인에서 바라본 등가 커패시터 값은 증가하여 주파수 조정 범위는 감소하고, 부트랜스컨덕턴스의 값의 증가는 제약된다.
도 1(c)에 예시한 것과 같이 전압 제어 발진기의 게이트에 커패시터를 삽입하게 되면 부트랜스컨덕턴스를 최적화할 수 있지만 주파수 조정 범위는 크게 감소한다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 부트랜스컨덕턴스 최적화를 통해 종래보다 주파수 조정 범위의 열화 없이 위상잡음 향상이 가능한 전압 제어 발진 회로를 제공하는 것이다.
본 발명에 따른 전압 제어 발진 회로는 교차 결합되는 제1 트랜지스터와 제2 트랜지스터; 구동 전압이 중간 접점으로 인가되는 제1 인덕터부; 병렬 연결되는 복수 개의 커패시터를 포함하는 커패시터 뱅크; 버랙터를 포함하는 버랙터부; 상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제2 단자를 연결하는 제2 인덕터; 및 상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제1 단자를 연결하는 제3 인덕터; 를 포함한다.
상기 커패시터 뱅크의 일단과 상기 버랙터부의 일단은 상기 제1 트랜지스터의 제1 단자와 상기 제2 인덕터의 접점에 연결되며, 상기 커패시터 뱅크의 타단과 상기 버랙터부의 타단은 상기 제2 트랜지스터의 제1 단자와 상기 제1 인덕터의 접점에 연결된다.
상기 커패시터 뱅크는, 직렬 연결되는 커패시터 쌍이 복수 개 병렬 연결되고, 상기 복수 개의 커패시터 쌍의 중간 접점에 각각 인가되는 전압을 조정하여 상기 전압 제어 발진기의 출력 주파수를 조정할 수 있다.
상기 버랙터부는, 직렬 연결되는 버랙터 쌍을 포함하며, 상기 버랙터 쌍의 중간 접점에 인가되는 전압을 조정하여 상기 전압 제어 발진기의 출력 주파수를 조정할 수 있다.
상기 제1 트랜지스터의 제2 단자는 상기 제1 인덕터부의 일단에 연결되고, 상기 제2 트랜지스터의 제2 단자는 상기 제2 인덕터부의 타단에 연결될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)이고, 상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제1 단자는 MOSFET의 게이트 단자이고, 상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제2 단자는 MOSFET의 드레인 단자일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, BJT(Bipolar Junction Transistor), FET (field effect transistor), CMOS (complementary metal-oxide semiconductor) Transistor 및 HBT (heterojunction bipolar transister) 중 하나일 수 있다.
상기 제1 트랜지스터의 제3 단자와 상기 제2 트랜지스터의 제3 단자의 접점과 접지 사이에 노이즈 필터링 인덕터를 더 포함할 수 있다.
본 발명에 의하면 종래 회로에서 주파수 조정 범위 향상을 위해 드레인 단에 위치한 커패시터 뱅크와 버랙터를 게이트 단으로 옮김으로써, 출력 주파수와 부트랜스컨덕턴스 최대값을 일치시켜 항상 최적의 부트랜스컨덕턴스를 가질 수 있다. 또한 교차 결합된 트랜지스터 쌍의 드레인과 게이트 사이에 삽입된 인덕터에 의해 기생 커패시터와 커패시터 뱅크, 버랙터가 동시에 증폭되어 주파수 조정 범위의 열화 예방이 가능하다.
도 1은 종래 일반적인 기술의 전압 제어 발진 회로를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 전압 제어 발진 회로를 나타낸 도면이다.
도 3은 도 1의 종래 회로에 대응하는 교차 결합 쌍 소신호 등가 모델을 나타내는 도면이다.
도 4는 도 2에 예시한 본 발명에 따른 전압 제어 발진 회로의 교차 결합 쌍 소신호 등가 모델을 나타내는 도면이다.
도 5는 종래 회로와 본 발명에 따른 회로의 부트랜스컨덕턴스를 비교한 그래프이다.
도 6은 본 발명에 따른 회로의 발진주파수 변화에 따른 부트랜스컨덕턴스의 값을 나타낸 그래프이다.
도 7은 종래 회로와 본 발명에 따른 회로의 잡음 지수를 비교한 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 전압 제어 발진 회로를 예시한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 전압 제어 발진 회로를 예시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시 예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작, 또는 소자 외에 하나 이상의 다른 구성요소, 단계, 동작, 또는 소자의 존재 또는 추가를 배제하지 않는다.
도 2는 본 발명의 일 실시예에 따른 전압 제어 발진 회로를 나타낸 도면이다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 전압 제어 발진 회로는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제1 인덕터부(L1), 커패시터 뱅크(10), 버랙터부(20), 제2 인덕터(L2) 및 제3 인덕터(L2')를 포함할 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 교차 결합(cross-coupled)될 수 있다.
도 2에 예시한 것과 같이 제1 트랜지스터(M1)의 게이트 단자는 제2 트랜지스터(M2)의 드레인 단자와 연결될 수 있다. 반대로 제1 트랜지스터(M1)의 드레인 단자는 제2 트랜지스터(M2)의 게이트 단자와 연결될 수 있다.
제1 트랜지스터(M1)의 드레인 단자와 제2 트랜지스터(M2)의 게이트 단자 사이에 제2 인덕터(L2)가 삽입될 수 있다. 제1 트랜지스터(M1)의 게이트 단자와 제2 트랜지스터(M2)의 드레인 단자 사이에 제3 인덕터(L2')가 삽입될 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 소스(source) 단자는 서로 접속될 수 있다.
제1 인덕터부(L1)는 구동 전압(VDD1)이 중간접점으로 인가될 수 있다.
제1 인덕터부(L1)는 도 2에 예시한 것과 같이 하나의 인덕터(inductor) 소자로 구현될 수 있다. 물론 제1 인덕터부(L1)는 직렬 연결된 2개의 인덕터로 구현될 수도 있으며, 이때는 구동 전압(VDD1)이 2개의 인덕터 사이의 접점에 인가될 수 있다.
제1 인덕터부(L1)의 일단은, 제1 트랜지스터(M1)의 드레인 단자와 제2 인덕터(L2)의 일단에 연결될 수 있다.
제1 인덕터부(L1)의 타단은 제2 트랜지스터(M2)의 드레인 단자와 제3 인덕터(L2')의 일단에 연결될 수 있다.
커패시터 뱅크(10)는 직렬 연결되는 커패시터 쌍이 복수 개 병렬로 연결될 수 있다. 도 2에서는 커패시터 쌍(C1), 커패시터 쌍(C2), 커패시터 쌍(C3)이 병렬 연결된 예를 나타내었으며, 실시예에 따라 커패시터 뱅크(10)를 구성하는 병렬 연결된 커패시터 쌍의 개수는 증감될 수 있다.
커패시터 쌍(C1), 커패시터 쌍(C2), 커패시터 쌍(C3) 중간접점에 각각 인가되는 전압(VA, VB, VC)에 따라 커패시터 뱅크(10)의 커패시턴스가 조정되고, 그에 따라 전압 제어 발진 회로의 출력 주파수가 변화된다. 디지털 제어 방식으로 VA, VB, VC 각각에 0V 또는 1V 중 하나를 선택하여 인가할 수 있다. 즉 VA, VB, VC 의 조합에 따라 커패시터 뱅크(10)의 커패시턴스가 조정될 수 있다.
버랙터부(20)는 직렬 연결된 한 쌍의 버랙터(variable reactor)(CV), 가변 용량 다이오드를 포함할 수 있다.
버랙터 쌍(CV)의 중간 접점에 인가되는 전압(Vtune)에 따라 버랙터부(20)의 커패시턴스가 조정되고, 그에 따라 전압 제어 발진 회로의 출력 주파수가 변화된다. Vtune 을 미리 정해진 전압 범위, 예컨대 0~1 V 사이에서 아날로그 제어 방식으로 조정할 수 있다.
디지털 제어 방식으로 커패시터 뱅크(10)의 커패시턴스를 크게 조정하고, 아날로그 제어 방식으로 버랙터부(20)의 커패시턴스를 작게 조정하여 전압 제어 발진 회로의 출력 주파수를 원하는 값으로 조정할 수 있다.
커패시터 뱅크(10)의 일단과 버랙터부(20)의 일단은 제2 트랜지스터(M2)의 게이트 단자와 제2 인덕터(L2)의 접점에 연결된다.
커패시터 뱅크(10)의 타단과 버랙터부(20)의 타단은 제1 트랜지스터(M1)의 게이트 단자와 제3 인덕터(L2')의 접점에 연결된다.
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)이거나, BJT(Bipolar Junction Transistor), FET (field effect transistor), CMOS (complementary metal-oxide semiconductor) Transistor, HBT (heterojunction bipolar transister) 등일 수 있다. 물론 여기서 예시한 것 외에 다른 종류의 트랜지스터로 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 구현하는 것도 가능하다.
도 3은 도 1의 종래 회로에 대응하는 교차 결합 쌍 소신호 등가 모델을 나타내고, 도 4는 도 2에 예시한 본 발명에 따른 전압 제어 발진 회로의 교차 결합 쌍 소신호 등가 모델을 나타낸다.
교차 결합 트랜지스터 쌍의 입력 어드미턴스(admittance)(Yin)의 실수부 Re[Yin]와 허수부 Im[Yin]는 아래 수학식 1과 같이 표현된다.
[수학식 1]
Figure pat00001
여기서, gm은 트랜지스터의 트랜스컨덕턴스(transconductance)이고, MN은 도 1(a), 도 1(b), 도 1(c) 및 도 2에 예시한 각 회로의 체배 지수(negative Gm multiplication factor)로 증폭되는 값을 나타내며, CN은 도 1(a), 도 1(b), 도 1(c) 및 도 2에 예시한 각 회로의 교차 결합 쌍의 등가 커패시턴스이다.
도 1(a), 도 1(b), 도 1(c) 및 도 2 회로 각각의 MN은 MA, MB, MC, MD로 아래 수학식 2와 같이 표현될 수 있다. 그리고 도 1(a), 도 1(b), 도 1(c) 및 도 2 회로 각각의 CN은 CA, CB, CC, CD로 아래 수학식 3과 같이 표현될 수 있다.
[수학식 2]
Figure pat00002
[수학식 3]
Figure pat00003
도 1(b) 및 도 1(c)에 예시한 회로의 MB, MC의 값은 L2와 Ceff 값을 조정하여 한 개의 발진주파수에서 최적화가 가능하다. 한편 본 발명에 따른 도 2에 예시한 회로의 MD의 값은 커패시터 뱅크와 버랙터 커패시터 값의 합인 Cbank를 조정하여 발진주파수와 부트랜스컨덕턴스의 최대값을 일치시킬 수 있다.
도 5는 종래 회로와 본 발명에 따른 회로의 부트랜스컨덕턴스를 비교한 그래프이다.
도 5를 참고하면, VCO A는 도 1(a)의 회로, VCO B는 도 1(b)의 회로, VCO C는 도 1(c)의 회로, 그리고 VCO D는 도 2의 회로의 부트랜스컨덕턴스 값을 나타낸다. 종래 기술에 따른 회로와 본 발명의 따른 회로의 부트랜스컨덕턴스 값이 30GHz에서 최적화된 것을 보여준다.
도 6은 본 발명에 따른 회로의 발진주파수 변화에 따른 부트랜스컨덕턴스의 값을 나타낸 그래프이다.
도 6을 참고하면, 커패시터 뱅크의 커패시턴스를 증가하면 동작주파수가 감소하여, 도 6에 예시한 것과 같이 발진 주파수를 나타내는 Impedance의 최대값과 Effective Gm 절대값의 최대값이 일치하는 것을 확인할 수 있다. 이와 같이 본 발명에 따른 회로는 발진 주파수와 부트랜스컨덕턴스 최대값이 일치한다.
참고로 주파수 조정 범위는 30GHz 발진 범위를 기준으로 도 1(a)의 회로는 4.14GHz, 도 1(b)의 회로는 0.91GHz, 도 1(c)의 회로는 0.67GHz 그리고 본 발명에 따른 도 2의 회로는 4.67GHz를 가진다. 여기서 도 1(b), 도 1(c) 및 도 2 회로는 모두 같은 커패시터 뱅크와 버랙터를 가진다.
도 7은 종래 회로와 본 발명에 따른 회로의 잡음 지수를 비교한 그래프이다.
도 7을 참고하면, 본 발명에 따른 회로는 주파수 조정 범위의 열화 없이 부트랜스 컨덕턴스를 향상시키고 그에 따라 잡음지수의 성능도 향상되는 것을 확인할 수 있다.
도 8을 참고하면, 본 발명의 다른 실시예에 따른 전압 제어 발진 회로는 도 2의 회로에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 드레인 단에 트랜지스터(M3, M4)를 포함하는 버퍼 증폭부(30, 30')를 추가하여, 전압 제어 발진 회로의 출력을 출력시키도록 구현하는 것도 가능하다.
도 9는 본 발명의 또 다른 실시예에 따른 전압 제어 발진 회로를 예시한 도면이다.
도 9를 참고하면, 도 2의 회로에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 소스 단자의 접점과 접지(GND) 사이에 노이즈 필터링 인덕터(LT)를 추가로 삽입할 수도 있다. 도 9에서 노이즈 필터링 인덕터(LT)는 직류(DC) 성분에서 2차 고조파를 제거하고, 전압 제어 발진 회로가 가능한 가장 큰 진폭으로 발진하게 할 수 있다.
본 발명에 따른 전압 제어 발진 회로는 5G 이동통신뿐 아니라 6G 이동통신, 무선랜, 광통신, 유선통신 등에 활용 가능하다. RF 송신기와 수신기, 유선 통신 송수신기, 베이스밴드(Baseband) 송수신기 등의 광대역 고속 통신을 위한 장치에 활용 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 교차 결합되는 제1 트랜지스터와 제2 트랜지스터,
    구동 전압이 중간 접점으로 인가되는 제1 인덕터부;
    병렬 연결되는 복수 개의 커패시터를 포함하는 커패시터 뱅크;
    버랙터를 포함하는 버랙터부;
    상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제2 단자를 연결하는 제2 인덕터; 및
    상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제1 단자를 연결하는 제3 인덕터;
    를 포함하고,
    상기 커패시터 뱅크의 일단과 상기 버랙터부의 일단은 상기 제1 트랜지스터의 제1 단자와 상기 제2 인덕터의 접점에 연결되며,
    상기 커패시터 뱅크의 타단과 상기 버랙터부의 타단은 상기 제2 트랜지스터의 제1 단자와 상기 제1 인덕터의 접점에 연결되는 전압 제어 발진 회로.
  2. 제 1 항에서,
    상기 커패시터 뱅크는, 직렬 연결되는 커패시터 쌍이 복수 개 병렬 연결되고,
    상기 복수 개의 커패시터 쌍의 중간 접점에 각각 인가되는 전압을 조정하여 상기 전압 제어 발진기의 출력 주파수를 조정하는 전압 제어 발진 회로.
  3. 제 1 항에서,
    상기 버랙터부는, 직렬 연결되는 버랙터 쌍을 포함하며,
    상기 버랙터 쌍의 중간 접점에 인가되는 전압을 조정하여 상기 전압 제어 발진기의 출력 주파수를 조정하는 전압 제어 발진 회로.
  4. 제 1 항에서,
    상기 제1 트랜지스터의 제2 단자는 상기 제1 인덕터부의 일단에 연결되고, 상기 제2 트랜지스터의 제2 단자는 상기 제2 인덕터부의 타단에 연결되는 전압 제어 발진 회로.
  5. 제 1 항에서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)이고,
    상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제1 단자는 MOSFET의 게이트 단자이고,
    상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제2 단자는 MOSFET의 드레인 단자인 전압 제어 발진 회로.
  6. 제 1 항에서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    BJT(Bipolar Junction Transistor), FET (field effect transistor), CMOS (complementary metal-oxide semiconductor) Transistor 및 HBT (heterojunction bipolar transister) 중 하나인 전압 제어 발진 회로.
  7. 제 5 항 또는 제 6 항에서,
    상기 제1 트랜지스터의 제3 단자와 상기 제2 트랜지스터의 제3 단자의 접점과 접지 사이에 노이즈 필터링 인덕터를 더 포함하는 전압 제어 발진 회로.
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