KR20220011842A - 전자 장치 및 전자 장치 제조 방법 - Google Patents

전자 장치 및 전자 장치 제조 방법 Download PDF

Info

Publication number
KR20220011842A
KR20220011842A KR1020200090310A KR20200090310A KR20220011842A KR 20220011842 A KR20220011842 A KR 20220011842A KR 1020200090310 A KR1020200090310 A KR 1020200090310A KR 20200090310 A KR20200090310 A KR 20200090310A KR 20220011842 A KR20220011842 A KR 20220011842A
Authority
KR
South Korea
Prior art keywords
disposed
layer
blocking pattern
electrode
pixel
Prior art date
Application number
KR1020200090310A
Other languages
English (en)
Inventor
고무순
전용제
손세완
정진구
최경현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200090310A priority Critical patent/KR20220011842A/ko
Priority to CN202110684869.2A priority patent/CN114038313A/zh
Priority to EP21183545.9A priority patent/EP3944352A1/en
Priority to US17/379,429 priority patent/US20220028949A1/en
Publication of KR20220011842A publication Critical patent/KR20220011842A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition
    • H01L51/5284—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1684—Constructional details or arrangements related to integrated I/O peripherals not covered by groups G06F1/1635 - G06F1/1675
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H01L27/3211—
    • H01L27/3244—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/822—Cathodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

전자 장치는 제1 표시 영역 및 제1 표시 영역보다 투과율이 높은 제2 표시 영역을 포함하는 표시 영역이 정의된 표시 패널, 및 상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈을 포함할 수 있다. 상기 표시 패널은 상기 제1 표시 영역에 배치된 복수의 제1 화소 전극들, 상기 제2 표시 영역에 배치된 복수의 제2 화소 전극들, 상기 복수의 제1 화소 전극들 및 상기 복수의 제2 화소 전극들 위에 배치되며 복수의 개구들이 정의된 공통 전극, 및 상기 복수의 제2 화소 전극들을 사이에 두고 상기 공통 전극과 이격되며, 상기 복수의 개구들과 중첩하는 복수의 투과부들이 정의된 차단 패턴을 포함할 수 있다.

Description

전자 장치 및 전자 장치 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 일부 영역의 투과율이 향상된 표시 패널을 갖는 전자 장치 및 이의 제조 방법에 관한 것이다.
전자 장치는 표시 패널 및 전자 모듈 등 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 모듈은 카메라, 적외선 감지 센서 또는 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시 패널 아래에 배치될 수 있다. 표시 패널의 일부 영역의 투과율은 표시 패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 표시 패널의 일부 영역을 통해 외부 입력을 수신하거나, 표시 패널의 일부 영역을 통해 출력을 제공할 수 있다.
본 발명은 일부 영역의 투과율이 향상된 표시 패널을 갖는 전자 장치를 제공하는 것을 일목적으로 한다.
본 발명은 일부 영역의 투과율이 향상된 표시 패널을 갖는 전자 장치의 제조 방법을 제공하는 것을 일목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 표시 영역 및 제1 표시 영역보다 투과율이 높은 제2 표시 영역을 포함하는 표시 영역, 및 상기 표시 영역과 인접한 주변 영역이 정의된 표시 패널, 및 상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈을 포함할 수 있다. 상기 표시 패널은 베이스층, 상기 베이스층 위에 배치되고, 상기 제1 표시 영역에 배치된 복수의 제1 화소 전극들, 상기 베이스층 위에 배치되고, 상기 제2 표시 영역에 배치된 복수의 제2 화소 전극들, 상기 복수의 제1 화소 전극들 및 상기 복수의 제2 화소 전극들 위에 배치되며 복수의 개구들이 정의된 공통 전극, 및 상기 복수의 제2 화소 전극들을 사이에 두고 상기 공통 전극과 이격되며, 상기 복수의 개구들과 중첩하는 복수의 투과부들이 정의된 차단 패턴을 포함할 수 있다.
상기 표시 패널은 상기 복수의 제1 화소 전극들에 각각 전기적으로 연결된 복수의 제1 화소 회로들, 및 상기 복수의 제2 화소 전극들에 각각 전기적으로 연결된 복수의 제2 화소 회로들을 더 포함하고, 상기 복수의 제1 화소 회로들 및 상기 복수의 제2 화소 회로들 각각은 게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터, 상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 포함할 수 있다.
상기 차단 패턴은 제1 차단 패턴 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 포함하고, 상기 제1 차단 패턴은 상기 게이트와 동일한 층 상에 배치되며 동일한 물질을 포함하고, 상기 제2 차단 패턴은 상기 제2 전극과 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다.
상기 차단 패턴은 상기 제1 차단 패턴 아래에 배치된 제3 차단 패턴을 더 포함할 수 있다.
상기 표시 패널은 상기 베이스층 위에 배치된 배리어층, 및 상기 배리어층 위에 배치된 버퍼층을 더 포함하고, 상기 배리어층은 상기 베이스층 위에 배치된 제1 서브 배리어층 및 상기 제1 서브 배리어층 위에 배치된 제2 서브 배리어층을 포함하고, 상기 제3 차단 패턴은 상기 배리어층과 상기 버퍼층 사이에 배치되거나, 상기 제1 서브 배리어층과 상기 제2 서브 배리어층 사이에 배치될 수 있다.
상기 제1 차단 패턴, 상기 제2 차단 패턴, 및 상기 제3 차단 패턴에는 상기 공통 전극의 상기 복수의 개구들과 중첩하는 복수의 제1 투과부들, 복수의 제2 투과부들, 및 복수의 제3 투과부들이 각각 정의될 수 있다.
상기 차단 패턴은 상기 게이트 및 상기 제2 전극 중 어느 하나와 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다.
상기 복수의 제1 화소 회로들은 상기 제1 표시 영역에 배치되고, 상기 복수의 제2 화소 회로들은 상기 주변 영역에 배치될 수 있다.
상기 표시 패널은 상기 복수의 제2 화소 전극들과 상기 복수의 제2 화소 회로들을 전기적으로 각각 연결하는 복수의 연결 배선들을 더 포함하고, 상기 복수의 연결 배선들 각각은 투명 도전 물질을 포함할 수 있다.
상기 표시 영역은 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 정의된 제3 표시 영역을 더 포함하고, 상기 복수의 제2 화소 회로들은 상기 제3 표시 영역에 배치될 수 있다.
상기 표시 패널은 상기 베이스층 위에 배치되고, 상기 제3 표시 영역에 배치된 복수의 제3 화소 전극들, 및 상기 제3 표시 영역에 배치되며 상기 복수의 제3 화소 전극들 각각에 전기적으로 연결된 복수의 제3 화소 회로들을 더 포함하고, 상기 복수의 제1 화소 전극들 중 제1 영역 내에 배치된 제1 화소 전극들의 개수는 상기 복수의 제2 화소 전극들 중 상기 제1 영역과 동일한 크기의 제2 영역 내에 배치된 제2 화소 전극들의 개수 및 상기 복수의 제3 화소 전극들 중 상기 제1 영역과 동일한 크기의 제3 영역 내에 배치된 제3 화소 전극들의 개수 각각 보다 많을 수 있다.
상기 복수의 개구들 및 상기 복수의 투과부들은 상기 제2 표시 영역에 정의될 수 있다.
상기 표시 패널의 두께 방향에서 보았을 때, 상기 복수의 투과부들 및 상기 복수의 개구들은 상기 복수의 제2 화소 전극들과 이격될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 표시 영역 및 주변 영역이 정의된 표시 패널, 및 상기 표시 패널의 표시 영역 아래에 배치된 전자 모듈을 포함하고, 상기 표시 패널은 상기 표시 영역에 배치된 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하는 발광 소자, 상기 발광 소자 아래에 배치되며, 상기 표시 패널의 두께 방향에서 보았을 때, 상기 화소 전극과 이격된 영역에 투과부가 정의된 차단 패턴, 상기 화소 전극과 이격되며, 상기 발광 소자와 전기적으로 연결된 화소 회로, 및 상기 화소 회로와 상기 화소 전극을 전기적으로 연결하며, 투명 도전 물질을 포함하는 연결 배선을 포함하고, 상기 표시 패널의 두께 방향에서 보았을 때, 상기 투과부와 중첩하는 상기 공통 전극의 일부분은 제거될 수 있다.
상기 화소 회로는 상기 주변 영역에 배치될 수 있다.
상기 화소 회로는 게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터, 상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 포함하고, 상기 차단 패턴은 제1 차단 패턴 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 포함하고, 상기 제1 차단 패턴은 상기 게이트와 동일한 층 상에 배치되며 동일한 물질을 포함하고, 상기 제2 차단 패턴은 상기 제2 전극과 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치 제조 방법에 따르면, 베이스층을 형성하는 단계, 상기 베이스층 상에 투과부가 정의된 차단 패턴을 포함하는 회로층을 형성하는 단계, 상기 회로층 위에 배치된 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하는 발광 소자층을 형성하는 단계, 및 상기 베이스층으로부터 상기 공통 전극을 향하는 방향으로 레이저를 조사하여, 상기 투과부와 중첩하는 상기 공통 전극의 일부분을 제거하는 단계를 포함할 수 있다.
상기 회로층을 형성하는 단계는 게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터를 형성하는 단계, 및 상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 형성하는 단계를 더 포함하고, 상기 화소 전극과 상기 트랜지스터는 서로 이격될 수 있다.
상기 차단 패턴을 형성하는 단계는 제1 차단 패턴을 형성하는 단계 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 형성하는 단계를 포함하고, 상기 제1 차단 패턴은 상기 게이트와 동일한 공정에서 형성되고, 상기 제2 차단 패턴은 상기 제2 전극과 동일한 공정에서 형성될 수 있다.
상기 회로층을 형성하는 단계는 상기 트랜지스터와 상기 화소 전극을 전기적으로 연결하는 연결 배선을 형성하는 단계를 더 포함하고, 상기 연결 배선은 투명 도전 물질을 포함할 수 있다.
상술한 바에 따르면, 공통 전극에는 복수의 개구가 정의될 수 있다. 따라서, 전자 모듈과 중첩하는 표시 패널의 일부 영역의 투과율은 향상될 수 있다. 또한, 공통 전극에 복수의 개구를 형성하는 공정에서 사용되는 레이저 빔은 복수의 투과부들이 정의된 차단 패턴에 의해 일부는 차단되고, 일부는 투과될 수 있다. 공통 전극에 복수의 개구를 형성할 때, 레이저 가공 공차를 고려하지 않고 레이저 조사 영역 전체에 레이저 빔이 조사될 수 있다. 따라서, 본 발명의 실시예에 따라 형성된 공통 전극의 개구들의 면적은 개구들의 형상 및 레이저 가공 공차를 고려하여 형성된 개구들의 면적보다 넓어질 수 있다. 그 결과, 표시 패널의 일부 영역의 투과율이 더 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로이다.
도 6은 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 7은 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 8은 도 7에 도시된 I-I'을 따라 절단한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 10b는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 10c는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 10d는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 11b는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 11c는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 11d는 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 13은 도 12의 BB' 영역을 확대하여 도시한 평면도이다.
도 14는 도 13에 도시된 III- III'을 따라 절단한 단면도이다.
도 15a, 도 15b, 및 도 15c는 본 발명의 일 실시예에 따른 전자 장치를 제조하는 방법을 설명하기 위한 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1을 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자 장치(1000)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자 장치(1000)가 휴대폰인 것을 예시적으로 도시하였다.
전자 장치(1000)는 표시 영역(1000A)을 통해 영상을 표시할 수 있다. 표시 영역(1000A)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 표시 영역(1000A)은 상기 평면의 적어도 2 개의 측으로부터 각각 벤딩된 곡면들을 더 포함할 수 있다. 하지만, 표시 영역(1000A)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 표시 영역(1000A)은 상기 평면만을 포함할 수도 있고, 표시 영역(1000A)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
전자 장치(1000)의 표시 영역(1000A) 내에는 센싱 영역(1000SA)이 정의될 수 있다. 도 1 에서는 하나의 센싱 영역(1000SA)을 예시적으로 도시하였으나, 센싱 영역(1000SA)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(1000SA)은 표시 영역(1000A)의 일부분일 수 있다. 따라서, 전자 장치(1000)는 센싱 영역(1000SA)을 통해 영상을 표시할 수 있다.
센싱 영역(1000SA)과 중첩하는 영역에는 전자 모듈, 예를 들어, 카메라 모듈, 또는 근접 조도 센서 등이 배치될 수 있다. 전자 모듈은 센싱 영역(1000SA)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(1000SA)을 통해 출력을 제공할 수 있다.
전자 장치(1000)의 두께 방향은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)과 나란할 수 있다. 따라서, 전자 장치(1000)를 구성하는 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 기준으로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 일부 구성들을 도시한 분해 사시도이다.
도 2를 참조하면, 전자 장치(1000)는 표시 패널(100) 및 전자 모듈(200)을 포함할 수 있다. 표시 패널(100)은 영상을 생성하고, 외부에서 인가되는 입력을 감지하는 구성일 수 있다. 전자 모듈(200)은 표시 패널(100) 아래에 배치되며, 예를 들어, 카메라 모듈일 수 있다.
표시 패널(100)에는 표시 영역(100A) 및 주변 영역(100N)이 정의될 수 있다. 표시 영역(100A)은 도 1에 도시된 표시 영역(1000A)에 대응될 수 있다. 표시 패널(100)의 일부 영역은 다른 일부 영역보다 높은 투과율을 가질 수 있다. 예를 들어, 표시 패널(100)의 센싱 영역(100SA)의 투과율은 센싱 영역(100SA) 주변의 표시 영역(100A)의 다른 부분의 투과율보다 높을 수 있다. 센싱 영역(100SA)은 표시 영역(100A)의 일부분일 수 있다. 즉, 센싱 영역(100SA)은 영상을 표시하며, 전자 모듈(200)로 수신되는 외부 입력, 또는 전자 모듈(200)로부터의 출력을 투과시킬 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3a를 참조하면, 표시 패널(100)은 표시층(110), 센서층(120), 반사 방지층(130), 및 광학층(140)을 포함할 수 있다.
표시층(110)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(110)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(110)은 유기발광 표시층, 퀀텀닷 표시층, 또는 마이크로 엘이디 표시층일 수 있다.
표시층(110)은 베이스층(111), 회로층(112), 발광 소자층(113), 및 봉지층(114)을 포함할 수 있다.
베이스층(111)은 회로층(112)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(111)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(111)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(111)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(111)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
회로층(112)은 베이스층(111) 위에 배치될 수 있다. 회로층(112)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(111) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(112)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인 이 형성될 수 있다.
발광 소자층(113)은 회로층(112) 위에 배치될 수 있다. 발광 소자층(113)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(113)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 또는 마이크로 엘이디를 포함할 수 있다.
봉지층(114)은 발광 소자층(113) 위에 배치될 수 있다. 봉지층(114)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(113)을 보호할 수 있다.
센서층(120)은 표시층(110) 위에 배치될 수 있다. 센서층(120)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(120)은 연속된 공정을 통해 표시층(110) 위에 형성될 수 있다. 이 경우, 센서층(120)은 표시층(110) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(120)과 표시층(110) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(120)과 표시층(110) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다.
또는, 센서층(120)은 표시층(110)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
반사 방지층(130)은 센서층(120) 위에 배치될 수 있다. 반사 방지층(130)은 표시 패널(100)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(130)은 연속된 공정을 통해 센서층(120) 위에 형성될 수 있다. 반사 방지층(130)은 컬러 필터들을 포함할 수 있다. 상기 컬러 필터들은 소정의 배열을 가질 수 있다. 예를 들어, 상기 컬러 필터들은 표시층(110)에 포함된 화소들의 발광 컬러들을 고려하여 배열될 수 있다. 또한, 반사 방지층(130)은 상기 컬러 필터들에 인접한 블랙 매트릭스를 더 포함할 수 있다.
광학층(140)은 반사 방지층(130) 위에 배치될 수 있다. 광학층(140)은 연속된 공정을 통해 반사 방지층(130) 위에 형성될 수 있다. 광학층(140)은 표시층(110)으로부터 입사된 광의 방향을 제어하여 표시 패널(100)의 정면 휘도를 향상시킬 수 있다. 예를 들어, 광학층(140)은 표시층(110)에 포함된 화소들의 발광 영역들에 각각 대응하여 개구부들이 정의된 유기 절연층, 및 유기 절연층을 커버하며 상기 개구부들에 충진된 고굴절층을 포함할 수 있다. 고굴절층은 유기 절연층보다 높은 굴절률을 가질 수 있다.
유기 절연층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 하나를 포함할 수 있다. 고굴절층은 실록산계 수지를 포함할 수 있다. 고굴절층은 실록산계 수지 이외에 지르코늄 옥사이드 입자, 알루미늄 옥사이드 입자 및 티타늄 옥사이드 입자 중 적어도 하나를 포함할 수 있다.
화소에서 출광된 광은 광학층(140)으로 제공될 수 있다. 광은 고굴절층과 유기 절연층의 굴절률 차이에 따라 개구부들이 정의된 유기 절연층의 측면에서 반사될 수 있다. 광은 개구부들이 정의된 유기 절연층의 측면에서 반사되어 진행 방향이 제어될 수 있고, 그에 따라 표시 패널(100)의 정면 휘도가 향상될 수 있다.
본 발명의 일 실시예에서, 반사 방지층(130) 및 광학층(140) 중 적어도 하나는 생략될 수도 있다. 또한, 도 3a에 도시된 것과 달리 배치 관계가 변경될 수도 있다. 예를 들어, 광학층(140)은 센서층(120) 내에 포함되어 제공될 수도 있고, 또한, 반사 방지층(130)도 센서층(120) 내에 포함되어 제공될 수 있다. 이 경우, 센서층(120)을 구성하는 절연층들을 이용하여 반사 방지층(130) 또는 광학층(140)의 기능을 구현할 수 있다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3b를 참조하면, 표시 패널(100_1)은 표시층(110), 센서층(120), 광학층(140_1), 및 반사 방지층(130_1)을 포함할 수 있다. 도 3b의 표시 패널(100_1)은 앞서 도 3a의 표시 패널(100)과 비교하였을 때, 광학층(140_1)과 반사 방지층(130_1)의 적층 순서에 차이가 있다.
광학층(140_1)은 센서층(120) 위에 배치될 수 있다. 광학층(140_1)은 연속된 공정을 통해 센서층(120) 위에 형성될 수 있다. 광학층(140_1)은 표시층(110)으로부터 입사된 광의 방향을 제어하여 표시 패널(100)의 정면 휘도를 향상시킬 수 있다.
반사 방지층(130_1)은 광학층(140_1) 위에 배치될 수 있다. 반사 방지층(130_1)은 표시 패널(100_1)의 외부로부터 입사되는 외부광의 반사율을 감소시킬 수 있다. 반사 방지층(130_1)은 편광 필름을 포함할 수 있고, 편광 필름은 위상 지연자 및/또는 편광자를 포함할 수 있다. 도시되지 않았으나, 반사 방지층(130_1)은 접착층을 통해 광학층(140_1)에 결합될 수 있다. 상기 접착층은 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)와 같은 투명한 접착층일 수 있다.
본 발명의 일 실시예에서, 반사 방지층(130_1) 및 광학층(140_1) 중 적어도 하나는 생략될 수 있다. 또는, 광학층(140_1)은 센서층(120) 내에 포함되어 제공될 수 잇다. 이 경우, 센서층(120)을 구성하는 절연층들을 이용하여 광학층(140_1) 기능을 구현하는 층이 제공될 수 있다.
도 3c는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3c를 참조하면, 표시 패널(100_2)는 표시층(110_1) 및 센서층(120_1)을 포함할 수 있다. 표시층(110_1)은 베이스 기판(111_1), 회로층(112_1), 발광 소자층(113_1), 봉지 기판(114_1), 및 결합 부재(115_1)를 포함할 수 있다.
베이스 기판(111_1) 및 봉지 기판(114_1) 각각은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있으나, 특별히 이에 제한되는 것은 아니다.
결합 부재(115_1)는 베이스 기판(111_1)과 봉지 기판(114_1) 사이에 배치될 수 있다. 결합 부재(115_1)는 봉지 기판(114_1)을 베이스 기판(111_1) 또는 회로층(112_1)에 결합시킬 수 있다. 결합 부재(115_1)는 무기물 또는 유기물을 포함할 수 있다. 예를 들어, 무기물은 프릿 실(frit seal)을 포함할 수 있고, 유기물은 광 경화성 수지 또는 광 가소성 수지를 포함할 수 있다. 다만, 결합 부재(115_1)를 구성하는 물질이 상기 예에 제한되는 것은 아니다.
센서층(120_1)은 봉지 기판(114_1) 위에 직접 배치될 수 있다. 직접 배치된다는 것은 센서층(120_1)과 표시층(110_1) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(120_1)과 표시층(110_1) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며, 센서층(120_1)과 봉지 기판(114_1) 사이에는 접착층이 더 배치될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 영역(100A)은 제1 표시 영역(100A1) 및 제2 표시 영역(100A2)을 포함할 수 있다. 전자 모듈(200)은 제2 표시 영역(100A2) 아래에 배치될 수 있다. 즉, 센싱 영역(100SA, 도 2 참조)은 제2 표시 영역(100A2)에 포함될 수 있다.
표시 영역(100A)에는 복수의 화소들(PX, 이하 화소들)이 배치될 수 있다. 화소들(PX) 각각은 발광 소자 및 상기 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소들(PX)은 제1 표시 영역(100A1)에 배치된 제1 화소들(PX1) 및 제2 표시 영역(100A2)에 배치된 제2 화소들(PX2)을 포함할 수 있다.
제1 표시 영역(100A1)과 제2 표시 영역(100A2)의 투과율은 서로 상이할 수 있다. 예를 들어, 제2 표시 영역(100A2)의 투과율은 제1 표시 영역(100A1)의 투과율보다 높을 수 있다.
제2 표시 영역(100A2)의 투과율을 제1 표시 영역(100A1)의 투과율보다 높이기 위해, 제2 표시 영역(100A2)에 배치된 구성들 중 적어도 일부는 생략되거나, 제2 표시 영역(100A2)이 아닌 다른 영역에 이동되어 배치될 수 있다.
제2 표시 영역(100A2)에 배치된 제2 화소들(PX2)의 밀도는 제1 표시 영역(100A1)에 배치된 제1 화소들(PX1)의 밀도보다 낮을 수 있다. 이 경우, 제2 표시 영역(100A2)의 해상도는 제1 표시 영역(100A1)의 해상도보다 낮을 수 있으나, 제2 표시 영역(100A2)의 투과율은 제1 표시 영역(100A1)의 투과율보다 높을 수 있다.
제2 화소들(PX2) 각각의 발광 소자는 제2 표시 영역(100A2)에 배치되고, 제2 화소들(PX2) 각각의 화소 회로는 주변 영역(100N)에 배치될 수 있다. 이 경우, 제2 표시 영역(100A2)의 투과율은 제2 화소들(PX2) 각각의 화소 회로가 제2 표시 영역(100A2)에 배치된 경우보다 투과율이 더 증가될 수 있다.
제2 표시 영역(100A2)은 사각형상을 가질 수 있다. 제2 표시 영역(100A2)의 적어도 3 변은 제1 표시 영역(100A1)과 접할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 전자 모듈(200)의 위치에 따라, 제2 표시 영역(100A2)은 제1 표시 영역(100A1)에 의해 완전히 에워싸일 수 도 있다.
제2 표시 영역(100A2)의 제1 방향(DR1)의 최대폭(WT11)은 제1 표시 영역(100A1)의 제1 방향(DR1)의 최대폭(WT21)보다 작을 수 있다. 또한, 제2 표시 영역(100A2)의 제2 방향(DR2)의 최대폭(WT12)은 제1 표시 영역(100A1)의 제2 방향(DR2)의 최대폭(WT22)보다 작을 수 있다. 제1 표시 영역(100A1)의 최대 폭(WT21)은 표시 영역(100A)의 제1 방향(DR1)의 최대 폭이고, 제1 표시 영역(100A1)의 최대폭(WT22)은 표시 영역(100A)의 제2 방향(DR2)의 최대 폭일 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로이다.
도 5를 참조하면, 화소(PX)는 발광 소자(LD) 및 화소 회로(CC)를 포함할 수 있다. 발광 소자(LD)는 도 3a의 발광 소자층(113)에 포함되는 구성일 수 있고, 화소 회로(CC)는 도 3a의 회로층(112)에 포함되는 구성일 수 있다.
화소 회로(CC)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(CP)를 포함할 수 있다. 화소 회로(CC)는 데이터 신호에 대응하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다. 발광 소자(LD)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.
화소(PX)는 복수의 신호 배선들과 전기적으로 연결될 수 있다. 도 5에서는 신호 배선들 중 스캔 배선들(SLi, SLi-1, SLi+1), 데이터 배선(DL), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 초기화 전원 배선(VL), 및 발광 제어 배선(ECLi)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 배선들에 추가로 연결될 수도 있으며, 도시된 신호 배선들 중 일부가 생략될 수도 있다.
복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각은 입력 전극(또는, 소스), 출력 전극(또는, 드레인), 및 제어 전극(또는, 게이트)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 배선(PL1)에 연결될 수 있다. 제1 전원 배선(PL1)은 제1 전원(ELVDD)이 제공되는 배선일 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 화소 전극(또는, 애노드)에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 명칭 될 수 있다.
제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 배선(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 스캔 배선(SLi)에 접속된다. i번째 스캔 배선(SLi)으로 i번째 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 배선(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 스캔 배선(SLi)에 접속된다. i번째 스캔 배선(SLi)으로 i번째 스캔 신호가 제공될 때 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전원 배선(VL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 스캔 배선(SLi-1)에 접속된다. 노드(ND)는 제4 트랜지스터(T4)와 제1 트랜지스터(T1)의 제어 전극이 접속되는 노드일 수 있다. i-1번째 스캔 배선(SLi-1)으로 i-1번째 스캔신호가 제공될 때 제4 트랜지스터(T4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 제1 전원 배선(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LD)의 화소 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극과 제6 트랜지스터(T6)의 제어 전극은 i번째 발광 제어 배선(ECLi)에 접속된다.
제7 트랜지스터(T7)는 초기화 전원 배선(VL)과 발광 소자(LD)의 화소 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i+1번째 스캔 배선(SLi+1)에 접속된다. i+1번째 스캔 배선(SLi+1)으로 i+1번째 스캔신호가 제공될 때 제7 트랜지스터(T7)는 턴-온되어 초기화 전압(Vint)을 발광 소자(LD)의 화소 전극으로 제공한다.
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 소자(LD)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(LD)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
도 5에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 스캔 배선(SLi+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i-1번째 스캔 배선(SLi-1) 또는 i번째 스캔 배선(SLi)에 접속될 수 있다.
도 5에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
커패시터(CP)는 제1 전원 배선(PL1)과 노드(ND) 사이에 연결된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때, 커패시터(CP)에 저장된 전압에 따라 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
발광 소자(LD)는 제6 트랜지스터(T6)와 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 발광 소자(LD)는 제2 전원(ELVSS)을 제2 전원 배선(PL2)을 통해 수신할 수 있다.
발광 소자(LD)는 제6 트랜지스터(T6)를 통해 전달된 신호와 제2 전원 배선(PL2)을 통해 수신된 제2 전원(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.
화소 회로(CC)의 등가 회로는 도 5에 도시된 예로 한정되지 않는다. 본 발명의 일 실시예에서, 화소 회로(CC)는 발광 소자(LD)를 발광시키기 위한 다양한 형태로 변형될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시층의 단면도이다.
도 6을 참조하면, 표시층(110)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(112) 및 발광 소자층(113)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성된다. 이 후, 발광 소자층(113)을 커버하는 봉지층(114)이 형성될 수 있다.
베이스층(111)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층(112br) 및/또는 버퍼층(112bf)을 구성할 수 있다.
배리어층(112br)은 베이스층(111) 위에 배치될 수 있다. 배리어층(112br)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 버퍼층(112bf)은 배리어층(112br) 위에 배치될 수 있다. 버퍼층(112bf)은 베이스층(111)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(112bf)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(112bf)은 실리콘 옥사이드층과 실리콘나이트라이드층은 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(112bf) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 산화물 반도체를 포함할 수도 있다.
도 6은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
도 6에서는 화소에 포함되는 제6 트랜지스터(T6_1) 및 발광 소자(100PE_1)를 예시적으로 도시하였다. 도 6은 제1 표시 영역(100A1)의 단면도이다.
제6 트랜지스터(T6_1)의 소스(SE), 액티브(AC), 및 드레인(DE)은 반도체 패턴으로부터 형성될 수 있다. 소스(SE) 및 드레인(DE)은 단면 상에서 액티브(AC)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(112bf) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(112)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제6 트랜지스터(T6_1)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브(AC)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
커패시터(CP)는 제1 전극(E1) 및 제1 전극(E1)과 마주하는 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 게이트(GT)와 동일한 층 상에 배치되며, 게이트(GT)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 전극(E1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다. 제2 전극(E2)은 제2 절연층(20) 위에 배치될 수 있다. 커패시터(CP)의 위치는 도 6에 도시된 예에 제한되는 것은 아니다. 예를 들어, 커패시터(CP)는 제1 트랜지스터(T1, 도 5 참조) 위에 배치될 수 있다. 즉, 커패시터(CP)는 제1 트랜지스터(T1, 도 5 참조)와 중첩할 수 있다. 이 경우, 화소 회로(CC, 도 5 참조)가 형성될 면적 또는 공간이 확보될 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있으며, 제3 절연층(30)은 제2 전극(E2)을 커버할 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀을 통해 제6 트랜지스터(T6_1)의 드레인(DE)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제4 절연층(40) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제5 절연층(50)은 유기층일 수 있다.
발광 소자(100PE_1)를 포함하는 발광 소자층(113)은 회로층(112) 위에 배치될 수 있다. 발광 소자(100PE_1)는 제1 화소 전극(AE_1), 발광층(EL), 및 공통 전극(CE)을 포함할 수 있다.
제1 화소 전극(AE_1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 화소 전극(AE_1)은 제5 절연층(50)을 관통하는 컨택홀을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(60)은 제5 절연층(50) 위에 배치되며, 제1 화소 전극(AE_1)의 일부분을 커버할 수 있다. 화소 정의막(60)에는 개구부(60op)가 정의된다. 화소 정의막(60)의 개구부(60op)는 제1 화소 전극(AE_1)의 적어도 일부분을 노출시킨다.
발광층(EL)은 제1 화소 전극(AE_1) 위에 배치될 수 있다. 발광층(EL)은 개구부(60op)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
공통 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 공통 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 화소 전극(AE_1)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 공통 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(114)은 발광 소자층(113) 위에 배치될 수 있다. 봉지층(114)은 순차적으로 적층된 무기층(114a), 유기층(114b), 및 무기층(114c)을 포함할 수 있으나, 봉지층(114)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들(114a, 114c)은 수분 및 산소로부터 발광 소자층(113)을 보호하고, 유기층(114b)은 먼지 입자와 같은 이물질로부터 발광 소자층(113)을 보호할 수 있다. 무기층들(114a, 114c)은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(114b)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
도 7은 도 4의 AA' 영역을 확대하여 도시한 평면도이다.
도 7을 참조하면, 복수의 제1 화소 전극들(AE_1, 이하 제1 화소 전극들), 복수의 제2 화소 전극들(AE_2, 이하 제2 화소 전극들), 복수의 제1 화소 회로들(CC_1, 이하 제1 화소 회로들), 및 복수의 제2 화소 회로들(CC_2, 이하 제2 화소 회로들)이 도시되었다.
제1 화소 전극들(AE_1)은 제1 표시 영역(100A1)에 배치되고, 제2 화소 전극들(AE_2)은 제2 표시 영역(100A2)에 배치될 수 있다. 제1 표시 영역(100A1)의 해상도는 제2 표시 영역(100A2)의 해상도보다 높을 수 있다. 제1 화소 전극들(AE_1)의 밀도는 제2 화소 전극들(AE_2)의 밀도보다 높을 수 있다. 제1 화소 전극들(AE_1) 중 제1 영역(ARA1) 내에 배치된 제1 화소 전극들(AE_1)의 개수는 제2 화소 전극들(AE_2) 중 제2 영역(ARA2) 내에 배치된 제2 화소 전극들(AE_2)의 개수보다 많을 수 있다. 제1 영역(ARA1)과 제2 영역(ARA2)은 서로 동일한 크기와 동일한 형상으로 정의될 수 있다.
제1 화소 회로들(CC_1) 및 제2 화소 회로들(CC_2) 각각은 앞서 도 5 에서 설명된 화소 회로(CC, 도 5 참조)와 동일한 등가 회로를 가질 수 있다. 제1 화소 회로들(CC_1)은 제1 화소 전극들(AE_1)에 각각 전기적으로 연결되고, 제2 화소 회로들(CC_2)은 제2 화소 전극들(AE_2)에 각각 전기적으로 연결될 수 있다.
제1 화소 회로들(CC_1)은 제1 표시 영역(100A1)에 배치될 수 있다. 제2 화소 회로들(CC_2)은 제2 화소 전극들(AE_2)과 이격될 수 있다. 예를 들어, 제2 화소 회로들(CC_2)은 주변 영역(100N)에 배치될 수 있다. 제3 방향(DR3)에서 보았을 때, 제1 화소 회로들(CC_1)은 제1 화소 전극들(AE_1)과 각각 중첩되고, 제2 화소 회로들(CC_2)은 제2 화소 전극들(AE_2)과 비중첩할 수 있다.
표시 패널(100, 도 2 참조)은 복수의 연결 배선들(CL, 이하 연결 배선들)을 더 포함할 수 있다. 연결 배선들(CL)은 제2 화소 전극들(AE_2)과 제2 화소 회로들(CC_2)을 전기적으로 각각 연결할 수 있다. 예를 들어, 하나의 연결 배선(CL)은 하나의 제2 화소 전극(AE_2)과 하나의 제2 화소 회로(CC_2)를 전기적으로 연결할 수 있다. 하나의 연결 배선(CL)은 도 5에 도시된 제6 트랜지스터(T6, 도 5 참조)와 발광 소자(LD, 도 5 참조)를 연결하는 배선에 대응될 수 있다.
연결 배선들(CL) 각각의 일부분은 제2 표시 영역(100A2)에도 배치된다. 제2 표시 영역(100A2)은 전자 모듈(200, 도 2 참조)과 중첩하는 영역이므로, 연결 배선들(CL) 각각의 일부분은 투명 도전 물질을 포함할 수 있다. 따라서, 연결 배선들(CL)에 의한 제2 표시 영역(100A2)의 투과율 저하가 감소 또는 최소화될 수 있다.
투명 도전 물질은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전 물질은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있으며, 특별히 제한되는 것은 아니다.
도 8은 도 7에 도시된 I-I'을 따라 절단한 단면도이다. 도 8은 제2 표시 영역(100A2) 및 주변 영역(100N)의 단면도이다.
도 7 및 도 8을 참조하면, 화소에 포함되는 제6 트랜지스터(T6_2) 및 발광 소자(100PE_2)를 예시적으로 도시하였다. 제6 트랜지스터(T6_2)는 제2 화소 회로들(CC_2)에 포함되므로, 제6 트랜지스터(T6_2)는 주변 영역(100N)에 배치될 수 있다.
제2 표시 영역(100A2)은 제1 서브 영역(100A2P) 및 제2 서브 영역(100A2T)을 포함할 수 있다. 제1 서브 영역(100A2P)은 발광 소자(100PE_2)가 배치된 영역이고, 제2 서브 영역(100A2T)은 발광 소자(100PE_2)가 배치되지 않은 영역일 수 있다. 본 발명의 일 실시예에서, 제2 서브 영역(100A2T)과 중첩하는 공통 전극(CE)의 일부분은 제거될 수 있다. 따라서, 공통 전극(CE)에는 개구(CEo)가 정의될 수 있고, 개구(CEo)는 제2 서브 영역(100A2T)에 대응될 수 있다. 제2 서브 영역(100A2T)에 공통 전극(CE)이 제거되는 경우, 제2 서브 영역(100A2T)의 투과율은 향상될 수 있다. 참고로, 도 8에서 개구(CEo)를 지시하는 지시선을 개구(CEo)를 정의하는 측벽에 표시하였다.
발광 소자(100PE_2)는 제2 화소 전극(AE_2), 발광층(EL), 및 공통 전극(CE)을 포함할 수 있다. 제2 화소 전극(AE_2)은 제2 화소 회로들(CC_2)과 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(AE_2)은 제6 트랜지스터(T6_2)와 연결 배선(CL)을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 연결 배선(CL)은 제1 연결 부분(CL1) 및 제2 연결 부분(CL2)을 포함할 수 있다. 제2 화소 전극(AE_2)은 제2 연결 전극(CNE2_2)를 통해 제2 연결 부분(CL2)과 전기적으로 연결될 수 있다.
제1 연결 부분(CL1)은 주변 영역(100N)에 배치될 수 있다. 제1 연결 부분(CL1)은 제1 연결 전극(CNE1)에 전기적으로 접촉될 수 있다. 제1 연결 부분(CL1)은 제2 연결 전극(CNE2, 도 6 참조)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
제2 연결 부분(CL2)은 주변 영역(100N) 및 제2 표시 영역(100A2)에 배치될 수 있다. 제2 연결 부분(CL2)은 제1 연결 전극(CNE1)과 동일한 층 상에 배치될 수 있다. 예를 들어, 제2 연결 부분(CL2)은 제3 절연층(30)과 제4 절연층(40) 사이에 배치될 수 있다. 제2 연결 부분(CL2)은 제1 연결 전극(CNE1)과 동일한 층 상에 배치되나, 제2 연결 부분(CL2)은 제1 연결 전극(CNE1)과 상이한 물질을 포함할 수 있다. 예를 들어, 제2 연결 부분(CL2)은 투명 도전 물질을 포함할 수 있다. 따라서, 제2 연결 부분(CL2)이 제2 표시 영역(100A2) 내에 배치되더라도, 제2 연결 부분(CL2)에 의한 제2 표시 영역(100A2)의 투과도 저하 정도는 크지 않을 수 있다.
도 8의 도시와 달리, 연결 배선(CL)은 제2 연결 부분(CL2)으로만 구성될 수도 있다. 이 경우, 제2 연결 부분(CL2)은 제1 연결 전극(CNE1)과 접촉될 수 있다.
제2 화소 전극(AE_2) 아래에는 차단 패턴(BP)이 배치될 수 있다. 차단 패턴(BP)은 제2 화소 전극(AE_2)을 사이에 두고 공통 전극(CE)과 이격될 수 있다. 차단 패턴(BP)은 공통 전극(CE)에 개구(CEo)를 형성할 때, 마스크 기능을 하는 패턴일 수 있다. 차단 패턴(BP)은 불투명한 금속을 포함할 수 있다.
차단 패턴(BP)은 제1 차단 패턴(BP1) 및 제2 차단 패턴(BP2)을 포함할 수 있다. 제2 차단 패턴(BP2)은 제1 차단 패턴(BP1) 위에 배치될 수 있고, 제2 차단 패턴(BP2)은 제1 차단 패턴(BP1)과 제2 화소 전극(AE_2) 사이에 배치될 수 있다. 제3 방향(DR3)에서 보았을 때, 제1 차단 패턴(BP1), 제2 차단 패턴(BP2), 및 제2 화소 전극(AE_2)은 서로 중첩할 수 있다.
제1 차단 패턴(BP1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다. 예를 들어, 제1 차단 패턴(BP1)은 게이트(GT)와 동일한 층 상에 배치되며, 게이트(GT)와 동일한 물질을 포함할 수 있다.
제2 차단 패턴(BP2)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 예를 들어, 제2 차단 패턴(BP2)은 커패시터(CP, 도 6 참조)의 제2 전극(CE2, 도 6 참조)과 동일한 층 상에 배치되며, 제2 전극(CE2, 도 6 참조)과 동일한 물질을 포함할 수 있다.
제1 차단 패턴(BP1)에는 제1 투과부(BP1o)가 정의되고, 제2 차단 패턴(BP2)에는 제2 투과부(BP2o)가 정의될 수 있다. 표시 패널(100, 도 2 참조)을 제조하는 공정 중에 제1 투과부(BP1o) 및 제2 투과부(BP2o)와 중첩하는 공통 전극(CE)의 일부분이 제거되어 공통 전극(CE)의 개구(CEo)가 형성될 수 있다. 따라서, 제1 투과부(BP1o), 제2 투과부(BP2o), 및 공통 전극(CE)의 개구(CEo)는 제3 방향(DR3)에서 모두 중첩할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시층의 단면도이다. 도 9를 설명함에 있어서, 도 8에 설명된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9를 참조하면, 제2 화소 전극(AE_2)은 제1 연결 배선(CLa)을 통해 제6 트랜지스터(T6_2)와 전기적으로 연결될 수 있다. 도시되지 않았으나, 제2 표시 영역(100A2)에 배치된 다른 제2 화소 전극은 제2 연결 배선(CLb)을 통해 상기 다른 제2 화소 전극에 대응되는 제6 트랜지스터에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 제1 연결 배선(CLa)은 제1 연결 부분(CLa1) 및 제2 연결 부분(CLa2)을 포함할 수 있다. 제2 연결 부분(CL2a)은 주변 영역(100N) 및 제2 표시 영역(100A2)에 배치될 수 있다. 예를 들어, 제1 연결 부분(CLa1)은 제2 연결 전극(CNE2, 도 6 참조)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제1 연결 부분(CLa1)과 제2 연결 부분(CLa2)은 서로 동일한 층 상에 배치되며, 서로 상이한 물질을 포함할 수 있다. 제2 연결 부분(CLa2)은 투명 도전 물질을 포함할 수 있다. 또한, 제2 연결 배선(CLb)도 투명 도전 물질을 포함할 수 있다.
도 9에 도시된 실시예에서, 제2 표시 영역(100A2)에 배치되며, 투명 도전 물질을 포함하는 연결 배선은 적어도 2 개 이상의 층으로 제공될 수 있다. 제2 표시 영역(100A2)에 배치된 제2 화소 전극들은 주변 영역(100N)에 배치된 화소 회로들에 투명 도전 물질을 포함하는 연결 배선들을 이용하여 전기적으로 연결시킬 수 있다.
제2 화소 전극(AE_2) 아래에는 차단 패턴(BP)이 배치될 수 있다. 차단 패턴(BP)은 제2 화소 전극(AE_2)을 사이에 두고 공통 전극(CE)과 이격될 수 있다. 차단 패턴(BP)은 공통 전극(CE)에 개구(CEo)를 형성할 때, 마스크 기능을 하는 패턴일 수 있다.
도 10a는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 4 및 도 10a를 참조하면, 제2 표시 영역(100A2)에 배치된 제2 화소 전극들(AE_2), 차단 패턴(BP), 및 공통 전극(CE)이 도시되었다. 차단 패턴(BP)에는 복수의 투과부들(BPo, 이하 투과부들)이 정의될 수 있다. 제3 방향(DR3)에서 보았을 때, 투과부들(BPo)은 제2 화소 전극들(AE_2)과 이격될 수 있다. 즉, 투과부들(BPo)은 제2 화소 전극들(AE_2)과 비중첩할 수 있다.
공통 전극(CE)의 일부를 제거하는 공정에서 차단 패턴(BP)은 마스크 기능을 하는 패턴일 수 있다. 차단 패턴(BP)과 중첩하는 공통 전극(CE)의 일부분은 제거되지 않을 수 있고, 차단 패턴(BP)의 투과부들(BPo)과 중첩하는 공통 전극(CE)의 일부분들은 제거될 수 있다. 투과부들(BPo)과 중첩하는 공통 전극(CE)의 일부분들에는 복수의 개구들(CEo)이 정의될 수 있다. 공통 전극(CE)을 패터닝하는 공정 중에 차단 패턴(BP)을 이용할 수 있다. 이에 대한 구체적인 설명은 후술된다.
본 발명의 실시예에 따르면, 공통 전극(CE)의 일부분이 제거됨에 따라, 제2 표시 영역(100A2)에서의 투과율은 증가될 수 있고, 제2 표시 영역(100A2)에서의 개구율도 향상될 수 있다.
전자 모듈(200)이 카메라인 경우를 예로 들면, 제2 표시 영역(100A2) 내에서 공통 전극(CE)에 개구들(CEo)이 정의됨에 따라 전자 모듈(200)에 의해 촬영된 이미지의 헤이즈(또는 빛 번짐)은 감소될 수 있다. 또한, 제2 표시 영역(100A2)의 투과율이 향상되기 때문에, 저조도 환경에서 전자 모듈(200)에 의해 촬영된 이미지의 화질이 향상될 수 있다.
제2 화소 전극들(AE_2)은 적색 화소 전극(AE_2R), 녹색 화소 전극(AE_2G), 및 청색 화소 전극(AE_2B)을 포함할 수 있다. 적색 화소 전극(AE_2R), 녹색 화소 전극(AE_2G), 및 청색 화소 전극(AE_2B)은 서로 동일한 물질을 포함할 수 있다. 표시 패널(100)은 적색 화소 전극(AE_2R)과 중첩하는 영역에서 적색 광을 출사하고, 녹색 화소 전극(AE_2G)과 중첩하는 영역에서 녹색 광을 출사하고, 청색 화소 전극(AE_2B)과 중첩하는 영역에서 청색 광을 출사할 수 있다.
적색 화소 전극(AE_2R), 녹색 화소 전극(AE_2G), 및 청색 화소 전극(AE_2B)은 소정의 규칙에 따라 배열될 수 있다. 적색 화소 전극(AE_2R), 녹색 화소 전극(AE_2G), 및 청색 화소 전극(AE_2B)는 제1 표시 영역(100A1)과 제2 표시 영역(100A2) 내에서 유사한 규칙으로 배열될 수 있다. 예를 들어, 적색 화소 전극(AE_2R), 녹색 화소 전극(AE_2G), 및 청색 화소 전극(AE_2B)은 배치된 간격만 상이할 뿐, 제1 표시 영역(100A1)과 제2 표시 영역(100A2) 내에서 동일한 규칙으로 배열될 수 있다. 다만, 이는 예시적인 것으로 특별히 이에 제한되는 것은 아니다.
도 10b는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 4 및 도 10b를 참조하면, 제2 표시 영역(100A2)에 배치된 제2 화소 전극들(AE_2a), 차단 패턴(BPa), 및 공통 전극(CEa)이 도시되었다. 차단 패턴(BPa)에는 복수의 투과부들(BPoa, 이하 투과부들)이 정의될 수 있다. 제3 방향(DR3)에서 보았을 때, 투과부들(BPoa)은 제2 화소 전극들(AE_2a)과 이격될 수 있다. 즉, 투과부들(BPoa)은 제2 화소 전극들(AE_2a)과 비중첩할 수 있다. 투과부들(BPoa)과 중첩하는 공통 전극(CEa)의 일부분들에는 복수의 개구들(CEoa)이 정의될 수 있다.
본 발명의 실시예에 따르면, 차단 패턴(BPa)을 이용하여 공통 전극(CEa)을 패터닝할 수 있다. 공통 전극(CEa)의 일부분이 제거됨에 따라, 제2 표시 영역(100A2)에서의 투과율은 증가될 수 있고, 제2 표시 영역(100A2)에서의 개구율도 향상될 수 있다.
제2 화소 전극들(AE_2a)은 적색 화소 전극(AE_2Ra), 녹색 화소 전극(AE_2Ga), 및 청색 화소 전극(AE_2Ba)을 포함할 수 있다. 제2 표시 영역(100A2) 내에서 적색 화소 전극(AE_2Ra), 녹색 화소 전극(AE_2Ga), 및 청색 화소 전극(AE_2Ba)은 소정의 규칙에 따라 배열될 수 있다.
청색 화소 전극(AE_2Ba)의 크기는 적색 화소 전극(AE_2Ra) 및 녹색 화소 전극(AE_2Ga) 각각의 크기보다 클 수 있다. 하나의 청색 화소 전극(AE_2Ba)은 하나의 적색 화소 전극(AE_2Ra) 및 하나의 녹색 화소 전극(AE_2Ga)과 제2 방향(DR2)에서 인접할 수 있다. 하나의 적색 화소 전극(AE_2Ra) 및 하나의 녹색 화소 전극(AE_2Ga)은 제1 방향(DR1)에서 인접할 수 있다.
투과부들(BPoa) 각각 및 개구들(CEoa) 각각은 십자가 형상을 가질 수 있다. 하지만, 투과부들(BPoa) 각각 및 개구들(CEoa) 각각의 형상이 특별히 이에 제한되는 것은 아니다. 예를 들어, 투과부들(BPoa) 각각 및 개구들(CEoa) 각각은 적색 화소 전극(AE_2Ra), 녹색 화소 전극(AE_2Ga), 및 청색 화소 전극(AE_2Ba)과 이격되면 될 뿐 다양한 형상으로 변형될 수 있다.
도 10c는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 4 및 도 10c를 참조하면, 제2 표시 영역(100A2)에 배치된 제2 화소 전극들(AE_2a), 차단 패턴(BPb), 및 공통 전극(CEb)이 도시되었다. 차단 패턴(BPb)에는 복수의 투과부들(BPob, 이하 투과부들)이 정의될 수 있다. 제3 방향(DR3)에서 보았을 때, 투과부들(BPob)은 제2 화소 전극들(AE_2a)과 이격될 수 있다. 즉, 투과부들(BPob)은 제2 화소 전극들(AE_2a)과 비중첩할 수 있다. 투과부들(BPob)과 중첩하는 공통 전극(CEb)의 일부분들에는 복수의 개구들(CEob)이 정의될 수 있다.
도 10b와 비교하였을 때, 도 10c의 투과부들(BPob) 및 개구들(CEob)의 형상에 차이가 있다. 투과부들(BPob) 각각 및 개구들(CEob) 각각은 육각형 형상을 가질 수 있다. 이 경우, 도 10c에 도시된 실시예에 따르면, 도 10b에 도시된 투과부들(BPoa) 각각 및 개구들(CEoa) 각각에 비해 투과율은 감소될 수 있으나, 표시 패널(100)을 투과하는 광의 회절이 감소될 수 있다. 광의 회절이 감소됨에 따라 전자 모듈(200)에 의해 촬영된 이미지의 화질이 향상될 수 있다.
투과부들(BPob) 각각 및 개구들(CEob) 각각의 형상은 도 10b 및 도 10c에 도시된 형상들로 제한되는 것은 아니다. 예를 들어, 투과부들(BPob) 각각 및 개구들(CEob) 각각은 다각형 또는 원형의 형상을 가질 수도 있다.
도 10d는 본 발명의 일 실시예에 따른 표시층의 일부 구성들을 확대하여 도시한 평면도이다.
도 4 및 도 10d를 참조하면, 제2 표시 영역(100A2)에 배치된 제2 화소 전극들(AE_2b), 차단 패턴(BPc), 및 공통 전극(CEc)이 도시되었다. 차단 패턴(BPc)에는 복수의 투과부들(BPoc, 이하 투과부들)이 정의될 수 있다. 제3 방향(DR3)에서 보았을 때, 투과부들(BPoc)은 제2 화소 전극들(AE_2b)과 이격될 수 있다. 즉, 투과부들(BPoc)은 제2 화소 전극들(AE_2b)과 비중첩할 수 있다. 투과부들(BPoc)과 중첩하는 공통 전극(CEc)의 일부분들에는 복수의 개구들(CEoc)이 정의될 수 있다.
제2 화소 전극들(AE_2b)은 적색 화소 전극(AE_2Rb), 녹색 화소 전극(AE_2Gb), 및 청색 화소 전극(AE_2Bb)을 포함할 수 있다. 제2 표시 영역(100A2) 내에서 적색 화소 전극(AE_2Rb), 녹색 화소 전극(AE_2Gb), 및 청색 화소 전극(AE_2Bb)은 소정의 규칙에 따라 배열될 수 있다. 예를 들어, 제1 방향(DR1)을 따라 적색 화소 전극(AE_2Rb) 및 청색 화소 전극(AE_2Bb)이 교대로 반복되어 배열될 수 있고, 제2 방향(DR2)을 따라 녹색 화소 전극(AE_2Gb) 및 청색 화소 전극(AE_2Bb)이 교대로 반복되어 배열될 수 있다.
적색 화소 전극(AE_2Rb)의 제1 방향(DR1)의 폭은 적색 화소 전극(AE_2Rb)의 제2 방향(DR2)의 폭보다 클 수 있다. 녹색 화소 전극(AE_2Gb)의 제1 방향(DR1)의 폭은 녹색 화소 전극(AE_2Gb)의 제2 방향(DR2)의 폭보다 작을 수 있다.
도 10a 내지 도 10d에서는 제2 표시 영역(100A2)에 배치된 화소 전극들의 배열, 차단 패턴의 투과부들의 형상, 및 공통 전극의 개구들의 형상을 예시적으로 도시하였으나, 본 발명이 특별히 이에 제한되는 것은 아니다. 차단 패턴의 투과부들과 공통 전극의 개구들이 서로 중첩하면 될 뿐, 화소 전극들의 배열, 차단 패턴의 투과부들의 형상, 및 공통 전극의 개구들의 형상은 다양하게 변형될 수 있다.
도 10a 내지 도 10d에서 투과부들(BPo, BPoa, BPob, BPoc)이 개구들(CEo, CEoa, CEob, CEoc)을 에워싸는 형태로 도시되었으나, 이는 투과부들(BPo, BPoa, BPob, BPoc)과 개구들(CEo, CEoa, CEob, CEoc)을 구분하기 위한 것으로 본 발명이 이에 특별히 제한되는 것은 아니다. 투과부들(BPo, BPoa, BPob, BPoc)과 개구들(CEo, CEoa, CEob, CEoc)은 제3 방향(DR3)에서 보았을 때, 실질적으로 중첩할 수 있다. 투과부들(BPo, BPoa, BPob, BPoc)을 정의하는 차단 패턴들(BP, BPa, BPb, BPc)의 측벽들과 개구들(CEo, CEoa, CEob, CEoc)을 정의하는 공통 전극들(CE, CEa, CEb, CEc)의 측벽들이 공정 오차 범위 내에서 각각 중첩하는 것을 의미할 수 있다. 도 11a는 본 발명의 일 실시예에 따른 표시 층의 단면도이다. 도 11a는 도 10a의 II-II'과 대응하는 부분의 표시층의 단면도일 수 있다. 도 11a를 설명함에 있어서, 도 8 및 도 9에서 설명된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 9와 비교하였을 때, 도 11a에 도시된 실시예는 차단 패턴(BPw)에 차이가 있다. 도 8 및 도 9 각각에서 차단 패턴(BP)은 제1 차단 패턴(BP1) 및 제2 차단 패턴(BP2)을 포함할 수 있다. 도 11a에 도시된 차단 패턴(BPw)은 제1 차단 패턴(BP1)으로만 구성될 수 있다. 예를 들어, 차단 패턴(BPw)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다. 예를 들어, 차단 패턴(BPw)은 게이트(GT)와 동일한 층 상에 배치되며, 게이트(GT)와 동일한 물질을 포함할 수 있다.
공통 전극(CE)의 일부를 제거하는 공정에서 차단 패턴(BPw)은 마스크 기능을 하는 패턴일 수 있다. 차단 패턴(BPw)의 투과부들(BPwo)과 중첩하는 공통 전극(CE)의 일부분들은 제거될 수 있다. 투과부들(BPwo)과 중첩하는 공통 전극(CE)의 일부분들에는 복수의 개구들(CEo)이 정의될 수 있다.
도 11b는 본 발명의 일 실시예에 따른 표시층의 단면도이다. 도 11b는 도 10a의 II-II'과 대응하는 부분의 표시층의 단면도일 수 있다. 도 11b를 설명함에 있어서, 도 8 및 도 9에서 설명된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 9와 비교하였을 때, 도 11b에 도시된 실시예는 차단 패턴(BPx)에 차이가 있다. 도 8 및 도 9 각각에서 차단 패턴(BP)은 제1 차단 패턴(BP1) 및 제2 차단 패턴(BP2)을 포함할 수 있다. 도 11b에 도시된 차단 패턴(BPx)은 제2 차단 패턴(BP2)으로만 구성될 수 있다. 예를 들어, 차단 패턴(BPx)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 예를 들어, 차단 패턴(BPx)은 커패시터(CP, 도 6 참조)의 제2 전극(CE2, 도 6 참조)과 동일한 층 상에 배치되며, 제2 전극(CE2, 도 6 참조)과 동일한 물질을 포함할 수 있다.
공통 전극(CE)의 일부를 제거하는 공정에서 차단 패턴(BPx)은 마스크 기능을 하는 패턴일 수 있다. 차단 패턴(BPx)의 투과부들(BPxo)과 중첩하는 공통 전극(CE)의 일부분들은 제거될 수 있다. 투과부들(BPxo)과 중첩하는 공통 전극(CE)의 일부분들에는 복수의 개구들(CEo)이 정의될 수 있다.
도 11c는 본 발명의 일 실시예에 따른 표시층의 단면도이다. 도 11c는 도 10a의 II-II'과 대응하는 부분의 표시층의 단면도일 수 있다. 도 11c를 설명함에 있어서, 도 8 및 도 9에서 설명된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 9와 비교하였을 때, 도 11c에 도시된 실시예는 차단 패턴(BPy)에 차이가 있다. 차단 패턴(BPy)은 제1 차단 패턴(BPy1), 제2 차단 패턴(BPy2), 및 제3 차단 패턴(BPy3)을 포함할 수 있다. 도 8 및 도 9 각각에 도시된 제1 차단 패턴(BP1) 및 제2 차단 패턴(BP2)은 도 11c에 도시된 제1 차단 패턴(BPy1) 및 제2 차단 패턴(BPy2)에 대응될 수 있다.
제3 차단 패턴(BPy3)은 제1 차단 패턴(BPy1) 아래에 배치될 수 있다. 예를 들어, 제3 차단 패턴(BPy3)은 배리어층(112br)과 버퍼층(112bf) 사이에 배치될 수 있다.
제1 차단 패턴(BPy1), 제2 차단 패턴(BPy2), 및 제3 차단 패턴(BPy3)은 서로 중첩할 수 있다. 제1 차단 패턴(BPy1)에는 제1 투과부(BPy1o)가 정의되고, 제2 차단 패턴(BPy2)에는 제2 투과부(BP2yo)가 정의되고, 제3 차단 패턴(BPy3)에는 제3 투과부(BP3yo)가 정의될 수 있다.
표시 패널(100, 도 2 참조)을 제조하는 공정 중에 제1 투과부(BPy1o), 제2 투과부(BPy2o), 및 제3 투과부(BPy3o)와 중첩하는 공통 전극(CE)의 일부분이 제거되어 공통 전극(CE)의 개구(CEo)가 형성될 수 있다. 따라서, 제1 투과부(BPy1o), 제2 투과부(BPy2o), 제3 투과부(BPy3o), 및 공통 전극(CE)의 개구(CEo)는 제3 방향(DR3)에서 모두 중첩할 수 있다.
도 11d는 본 발명의 일 실시예에 따른 표시층의 단면도이다. 도 11d는 도 10a의 II-II'과 대응하는 부분의 표시층의 단면도일 수 있다. 도 11d를 설명함에 있어서, 앞서 설명된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11d를 참조하면, 배리어층(112br)은 제1 서브 배리어층(112br1) 및 제2 서브 배리어층(112br2)을 포함할 수 있다. 제1 서브 배리어층(112br1)은 베이스층(111) 위에 배치되고, 제2 서브 배리어층(112br2)은 제1 서브 배리어층(112br1) 위에 배치될 수 있다.
차단 패턴(BPz)은 제1 차단 패턴(BPz1), 제2 차단 패턴(BPz2), 및 제3 차단 패턴(BPz3)을 포함할 수 있다. 도 8 및 도 9 각각에 도시된 제1 차단 패턴(BP1) 및 제2 차단 패턴(BP2)은 도 11d에 도시된 제1 차단 패턴(BPz1) 및 제2 차단 패턴(BPz2)에 대응될 수 있다.
제3 차단 패턴(BPz3)은 제1 차단 패턴(BPz1) 아래에 배치될 수 있다. 예를 들어, 제3 차단 패턴(BPz3)은 제1 서브 배리어층(112br1)과 제2 서브 배리어층(112br2) 사이에 배치될 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12를 참조하면, 표시 패널(100-1)에는 표시 영역(100Aa) 및 주변 영역(100N)이 정의될 수 있다. 표시 영역(100Aa)은 도 1에 도시된 표시 영역(1000A)에 대응될 수 있다.
표시 영역(100Aa)은 제1 표시 영역(100A1a), 제2 표시 영역(100A2a), 및 제3 표시 영역(100A3a)을 포함할 수 있다. 제3 표시 영역(100A3a)은 제1 표시 영역(100A1a)과 제2 표시 영역(100A2a) 사이에 배치될 수 있다. 제2 표시 영역(100A2a)은 전자 모듈(200, 도 2 참조)과 중첩하는 영역일 수 있고, 제3 표시 영역(100A3a)은 제2 표시 영역(100A2a)에 인접한 영역일 수 있다.
도 13은 도 12의 BB' 영역을 확대하여 도시한 평면도이다.
도 13을 참조하면, 복수의 제1 화소 전극들(AE_1a, 이하 제1 화소 전극들), 복수의 제2 화소 전극들(AE_2a, 이하 제2 화소 전극들), 복수의 제3 화소 전극들(AE_3a, 이하 제3 화소 전극들), 복수의 제1 화소 회로들(CC_1a, 이하 제1 화소 회로들), 복수의 제2 화소 회로들(CC_2a, 이하 제2 화소 회로들), 및 복수의 제3 화소 회로들(CC_3a, 이하 제3 화소 회로들)이 도시되었다.
제1 화소 전극들(AE_1a)은 제1 표시 영역(100A1a)에 배치되고, 제2 화소 전극들(AE_2a)은 제2 표시 영역(100A2a)에 배치되고, 제3 화소 전극들(AE_3a)은 제3 표시 영역(100A3a)에 배치될 수 있다. 제1 표시 영역(100A1a)의 해상도는 제2 표시 영역(100A2a) 및 제3 표시 영역(100A3a) 각각의 해상도보다 높을 수 있다. 제1 화소 전극들(AE_1a)의 밀도는 제2 화소 전극들(AE_2a)의 밀도 및 제3 화소 전극(AE_3a)의 밀도 각각보다 높을 수 있다.
제1 화소 회로들(CC_1a), 제2 화소 회로들(CC_2a), 및 제3 화소 회로들(CC_3a) 각각은 앞서 도 5 에서 설명된 화소 회로(CC, 도 5 참조)와 동일한 등가 회로를 가질 수 있다. 제1 화소 회로들(CC_1a)은 제1 화소 전극들(AE_1a)에 각각 전기적으로 연결되고, 제2 화소 회로들(CC_2a)은 제2 화소 전극들(AE_2a)에 각각 전기적으로 연결되고, 제3 화소 회로들(CC_3a)은 제3 화소 전극들(AE_3a)에 각각 전기적으로 연결될 수 있다.
제1 화소 회로들(CC_1a)은 제1 표시 영역(100A1a)에 배치될 수 있다. 제3 화소 회로들(CC_3a)은 제3 표시 영역(100A3a)에 배치될 수 있다. 제2 화소 회로들(CC_2a)은 제2 화소 전극들(AE_2a)과 이격될 수 있다. 예를 들어, 제2 화소 회로들(CC_2a)은 제3 표시 영역(100A3a)에 배치될 수 있다. 제3 방향(DR3)에서 보았을 때, 제1 화소 회로들(CC_1a)은 제1 화소 전극들(AE_1a)과 각각 중첩하고, 제2 화소 회로들(CC_2a)은 제2 화소 전극들(AE_2a)과 비중첩하고, 제3 화소 회로들(CC_3a)은 제3 화소 전극들(AE_3a)과 각각 중첩할 수 있다.
표시 패널(100-1)은 제2 화소 전극들(AE_2a)을 제2 화소 회로들(CC_2a)에 각각 전기적으로 연결시키기 위한 연결 배선들(CL_1)을 더 포함할 수 있다. 연결 배선들(CL_1) 각각은 투명 도전 물질을 포함할 수 있다. 따라서, 연결 배선들(CL_1)에 의한 제2 표시 영역(100A2a)의 투과율 저하가 감소 또는 최소화될 수 있다.
도 14는 도 13에 도시된 III- III'을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 제6 트랜지스터(T6_2a)는 제2 화소 회로들(CC_2a)에 포함되므로, 제6 트랜지스터(T6_2a)는 제3 표시 영역(100A3a) 에 배치될 수 있다. 제2 화소 전극(AE_2a)은 연결 배선(CL_1)을 통해 제6 트랜지스터(T6_2a)와 전기적으로 연결될 수 있다.
연결 배선(CL_1)은 제1 연결 부분(CLx) 및 제2 연결 부분(CLy)을 포함할 수 있다. 제1 연결 부분(CLx) 및 제2 연결 부분(CLy) 각각은 투명 도전 물질을 포함할 수 있다.
제1 연결 부분(CLx)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 부분(CLx)은 제5 절연층(50)을 관통하여 제2 연결 전극(CNE2)에 접촉될 수 있다.
제6 절연층(61)은 제5 절연층(50) 위에 배치되며, 제1 연결 부분(CLx)을 커버할 수 있다. 제6 절연층(61)은 제2 표시 영역(100A2a)에도 배치될 수 있다. 제6 절연층(61)은 유기층일 수 있고, 단층 또는 다층 구조를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 부분(CLy)은 제6 절연층(61) 위에 배치될 수 있다. 제2 연결 부분(CLy)은 제6 절연층(61)을 관통하여 제1 연결 부분(CLx)에 접촉될 수 있다.
제7 절연층(71)은 제6 절연층(61) 위에 배치되며, 제2 연결 부분(CLy)을 커버할 수 있다. 제7 절연층(71)은 제2 표시 영역(100A2a)에도 배치될 수 있다. 제7 절연층(71)은 유기층일 수 있고, 단층 또는 다층 구조를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 화소 전극(AE_2a)은 제7 절연층(71) 위에 배치될 수 있다. 제2 화소 전극(AE_2a)은 제7 절연층(71)을 관통하여 제2 연결 부분(CLy)에 접촉될 수 있다.
화소 정의막(81)은 제7 절연층(71) 위에 배치되며, 제2 화소 전극(AE_2a)의 일부분을 커버할 수 있다. 화소 정의막(81)에는 개구부가 정의된다. 화소 정의막(81)의 개구부는 제2 화소 전극(AE_2a)의 적어도 일부분을 노출시킨다.
발광층(EL)은 제2 화소 전극(AE_2a) 위에 배치될 수 있다. 공통 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 공통 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 공통 전극(CE)에는 개구(CEo)가 정의될 수 있다. 공통 전극(CE)의 개구(CEo)는 차단 패턴(BP)의 투과부(BPo)와 중첩할 수 있다.
도 15a, 도 15b, 및 도 15c는 본 발명의 일 실시예에 따른 전자 장치를 제조하는 방법을 설명하기 위한 도면들이다.
도 15a를 참조하면, 베이스층(111)이 기판(SUB) 상에 형성된다. 이후, 회로층(112)이 베이스층(111) 위에 형성된다. 회로층(112)을 형성하는 단계는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, 도 5 참조)을 형성하는 단계, 커패시터(CP, 도 5 참조)를 형성하는 단계, 및 투과부(BPo)를 갖는 차단 패턴(BP)을 형성하는 단계를 포함할 수 있다. 차단 패턴(BP)은 베이스층(111) 위에 형성될 수 있다.
차단 패턴(BP)을 형성하는 단계는 제1 차단 패턴(BP1)을 형성하는 단계 및 제2 차단 패턴(BP2)을 형성하는 단계를 포함할 수 있다. 제1 차단 패턴(BP1)은 게이트(GT, 도 6 참조)와 동일한 공정에서 형성될 수 있고, 제2 차단 패턴(BP2)은 제2 전극(E2, 도 6 참조)와 동일한 공정에서 형성될 수 있다.
이 후, 발광 소자층(113_m)이 회로층(112) 위에 형성된다. 발광 소자층(113_m)은 화소 전극들(AE), 화소 전극들(AE) 위에 각각 배치된 발광층들(EL), 및 발광층들(EL) 위에 연속적으로 배치된 공통 전극(CE_m)을 포함할 수 있다.
공통 전극(CE_m)은 표시 영역(100A, 도 2 참조) 전체에 형성될 수 있고, 공통 전극(CE_m)은 차단 패턴(BP)의 투과부(BPo)와 중첩하는 영역에도 형성될 수 있다.
도 15b를 참조하면, 제조 공정 중의 표시 패널(100m)의 배면의 일 예를 도시한 것이다. 차단 패턴(BP)은 제2 표시 영역(100A2, 도 4 참조)에 중첩하여 제공될 수 있다.
본 발명의 실시예에 따르면, 레이저 조사 영역(LSA)은 제2 표시 영역(100A2, 도 4 참조)과 중첩할 수 있다. 즉, 제2 표시 영역(100A2, 도 4 참조)은 레이저 빔에 의해 모두 스캔 될 수 있다. 차단 패턴(BP)은 레이저 빔을 차단하여, 차단 패턴(BP)과 중첩하는 공통 전극(CE_m)의 일부분이 레이저 빔에 의해 가열되는 것을 막을 수 있다. 차단 패턴(BP)의 투과부(BPo)는 레이저 빔을 투과시킬 수 있다. 따라서, 투과부(BPo)와 중첩하는 공통 전극(CE_m)의 일부 영역이 레이저 빔에 의해 가열될 수 있다.
제2 표시 영역(100A2, 도 4 참조) 내에서 특정 영역에만 선택적으로 레이저 빔를 조사하여 공통 전극(CE_m)의 일부분을 패터닝하는 경우, 레이저 가공 공차를 고려하여 상기 특정 영역보다 좁은 영역에 레이저 빔이 조사될 수 있다. 따라서, 공통 전극(CE)에 형성된 개구의 면적이 감소될 수 있다. 하지만, 본 발명의 실시예에 따르면, 차단 패턴(BP)이 레이저 빔을 차단하기 때문에, 레이저 가공 공차를 고려하지 않고 레이저 조사 영역(LSA) 전체에 레이저 빔이 조사될 수 있다. 따라서, 공통 전극(CE)에 형성된 개구(CEo)의 면적은 비교예보다 넓어질 수 있다. 그 결과, 제2 표시 영역(100A2, 도 4 참조)에 레이저 빔을 모두 조사하여 패터닝하는 경우 제2 표시 영역(100A2a)의 투과율이 더 향상될 수 있다.
도 15c를 참조하면, 투과부(BPo)와 중첩하는 공통 전극(CE_m)의 일부분을 제거하는 단계가 도시되었다. 베이스층(111)으로부터 공통 전극(CE_m)을 향하는 방향으로 레이저 빔(LR)가 조사된다. 투과부(BPo)와 중첩하는 공통 전극(CE_m)의 일부분은 레이저 빔(LR)에 의해 가열될 수 있다. 즉, 공통 전극(CE_m)의 일부분은 가열되어 용융될 수 있다. 이후, 공통 전극(CE_m)의 일부분은 냉각될 수 있다. 가열된 공통 전극(CE_m)의 일부분이 다시 냉각되며, 공통 전극(CE_m)의 일부분(CE_sp)이 제거될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 100: 표시 패널
200: 전자 모듈 100A: 표시 영역
100A1: 제1 표시 영역 100A2: 제2 표시 영역
AE_1: 제1 화소 전극들 AE_2: 제2 화소 전극들
CE: 공통 전극 CEo: 개구들
BP: 차단 패턴 BPo: 투과부들

Claims (20)

  1. 제1 표시 영역 및 제1 표시 영역보다 투과율이 높은 제2 표시 영역을 포함하는 표시 영역, 및 상기 표시 영역과 인접한 주변 영역이 정의된 표시 패널; 및
    상기 표시 패널의 상기 제2 표시 영역 아래에 배치된 전자 모듈을 포함하고,
    상기 표시 패널은,
    베이스층;
    상기 베이스층 위에 배치되고, 상기 제1 표시 영역에 배치된 복수의 제1 화소 전극들;
    상기 베이스층 위에 배치되고, 상기 제2 표시 영역에 배치된 복수의 제2 화소 전극들;
    상기 복수의 제1 화소 전극들 및 상기 복수의 제2 화소 전극들 위에 배치되며 복수의 개구들이 정의된 공통 전극; 및
    상기 복수의 제2 화소 전극들을 사이에 두고 상기 공통 전극과 이격되며, 상기 복수의 개구들과 중첩하는 복수의 투과부들이 정의된 차단 패턴을 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 표시 패널은,
    상기 복수의 제1 화소 전극들에 각각 전기적으로 연결된 복수의 제1 화소 회로들; 및
    상기 복수의 제2 화소 전극들에 각각 전기적으로 연결된 복수의 제2 화소 회로들을 더 포함하고,
    상기 복수의 제1 화소 회로들 및 상기 복수의 제2 화소 회로들 각각은 게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터, 상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 포함하는 전자 장치.
  3. 제2 항에 있어서,
    상기 차단 패턴은 제1 차단 패턴 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 포함하고,
    상기 제1 차단 패턴은 상기 게이트와 동일한 층 상에 배치되며 동일한 물질을 포함하고,
    상기 제2 차단 패턴은 상기 제2 전극과 동일한 층 상에 배치되며 동일한 물질을 포함하는 전자 장치.
  4. 제3 항에 있어서,
    상기 차단 패턴은 상기 제1 차단 패턴 아래에 배치된 제3 차단 패턴을 더 포함하는 전자 장치.
  5. 제4 항에 있어서,
    상기 표시 패널은 상기 베이스층 위에 배치된 배리어층, 및 상기 배리어층 위에 배치된 버퍼층을 더 포함하고, 상기 배리어층은 상기 베이스층 위에 배치된 제1 서브 배리어층 및 상기 제1 서브 배리어층 위에 배치된 제2 서브 배리어층을 포함하고,
    상기 제3 차단 패턴은 상기 배리어층과 상기 버퍼층 사이에 배치되거나, 상기 제1 서브 배리어층과 상기 제2 서브 배리어층 사이에 배치된 전자 장치.
  6. 제4 항에 있어서,
    상기 제1 차단 패턴, 상기 제2 차단 패턴, 및 상기 제3 차단 패턴에는 상기 공통 전극의 상기 복수의 개구들과 중첩하는 복수의 제1 투과부들, 복수의 제2 투과부들, 및 복수의 제3 투과부들이 각각 정의된 전자 장치.
  7. 제2 항에 있어서,
    상기 차단 패턴은 상기 게이트 및 상기 제2 전극 중 어느 하나와 동일한 층 상에 배치되며 동일한 물질을 포함하는 전자 장치.
  8. 제2 항에 있어서,
    상기 복수의 제1 화소 회로들은 상기 제1 표시 영역에 배치되고, 상기 복수의 제2 화소 회로들은 상기 주변 영역에 배치된 전자 장치.
  9. 제2 항에 있어서,
    상기 표시 패널은 상기 복수의 제2 화소 전극들과 상기 복수의 제2 화소 회로들을 전기적으로 각각 연결하는 복수의 연결 배선들을 더 포함하고, 상기 복수의 연결 배선들 각각은 투명 도전 물질을 포함하는 전자 장치.
  10. 제2 항에 있어서,
    상기 표시 영역은 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 정의된 제3 표시 영역을 더 포함하고, 상기 복수의 제2 화소 회로들은 상기 제3 표시 영역에 배치된 전자 장치.
  11. 제10 항에 있어서,
    상기 표시 패널은 상기 베이스층 위에 배치되고, 상기 제3 표시 영역에 배치된 복수의 제3 화소 전극들, 및 상기 제3 표시 영역에 배치되며 상기 복수의 제3 화소 전극들 각각에 전기적으로 연결된 복수의 제3 화소 회로들을 더 포함하고,
    상기 복수의 제1 화소 전극들 중 제1 영역 내에 배치된 제1 화소 전극들의 개수는 상기 복수의 제2 화소 전극들 중 상기 제1 영역과 동일한 크기의 제2 영역 내에 배치된 제2 화소 전극들의 개수 및 상기 복수의 제3 화소 전극들 중 상기 제1 영역과 동일한 크기의 제3 영역 내에 배치된 제3 화소 전극들의 개수 각각 보다 많은 전자 장치.
  12. 제1 항에 있어서,
    상기 복수의 개구들 및 상기 복수의 투과부들은 상기 제2 표시 영역에 정의된 전자 장치.
  13. 제1 항에 있어서,
    상기 표시 패널의 두께 방향에서 보았을 때, 상기 복수의 투과부들 및 상기 복수의 개구들은 상기 복수의 제2 화소 전극들과 이격된 전자 장치.
  14. 표시 영역 및 주변 영역이 정의된 표시 패널; 및
    상기 표시 패널의 표시 영역 아래에 배치된 전자 모듈을 포함하고,
    상기 표시 패널은,
    상기 표시 영역에 배치된 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하는 발광 소자;
    상기 발광 소자 아래에 배치되며, 상기 표시 패널의 두께 방향에서 보았을 때, 상기 화소 전극과 이격된 영역에 투과부가 정의된 차단 패턴;
    상기 화소 전극과 이격되며, 상기 발광 소자와 전기적으로 연결된 화소 회로; 및
    상기 화소 회로와 상기 화소 전극을 전기적으로 연결하며, 투명 도전 물질을 포함하는 연결 배선을 포함하고,
    상기 표시 패널의 두께 방향에서 보았을 때, 상기 투과부와 중첩하는 상기 공통 전극의 일부분은 제거된 전자 장치.
  15. 제14 항에 있어서,
    상기 화소 회로는 상기 주변 영역에 배치된 전자 장치.
  16. 제14 항에 있어서,
    상기 화소 회로는 게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터, 상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 포함하고,
    상기 차단 패턴은 제1 차단 패턴 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 포함하고,
    상기 제1 차단 패턴은 상기 게이트와 동일한 층 상에 배치되며 동일한 물질을 포함하고, 상기 제2 차단 패턴은 상기 제2 전극과 동일한 층 상에 배치되며 동일한 물질을 포함하는 전자 장치.
  17. 베이스층을 형성하는 단계;
    상기 베이스층 상에 투과부가 정의된 차단 패턴을 포함하는 회로층을 형성하는 단계;
    상기 회로층 위에 배치된 화소 전극, 상기 화소 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 공통 전극을 포함하는 발광 소자층을 형성하는 단계; 및
    상기 베이스층으로부터 상기 공통 전극을 향하는 방향으로 레이저를 조사하여, 상기 투과부와 중첩하는 상기 공통 전극의 일부분을 제거하는 단계를 포함하는 전자 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 회로층을 형성하는 단계는,
    게이트, 액티브, 소스, 및 드레인을 포함하는 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터에 전기적으로 연결된 제1 전극 및 상기 제1 전극과 마주하는 제2 전극을 포함하는 커패시터를 형성하는 단계를 더 포함하고, 상기 화소 전극과 상기 트랜지스터는 이격된 전자 장치 제조 방법.
  19. 제18 항에 있어서,
    상기 차단 패턴을 형성하는 단계는 제1 차단 패턴을 형성하는 단계 및 상기 제1 차단 패턴 위에 배치된 제2 차단 패턴을 형성하는 단계를 포함하고,
    상기 제1 차단 패턴은 상기 게이트와 동일한 공정에서 형성되고, 상기 제2 차단 패턴은 상기 제2 전극과 동일한 공정에서 형성되는 전자 장치 제조 방법.
  20. 제18 항에 있어서,
    상기 회로층을 형성하는 단계는 상기 트랜지스터와 상기 화소 전극을 전기적으로 연결하는 연결 배선을 형성하는 단계를 더 포함하고, 상기 연결 배선은 투명 도전 물질을 포함하는 전자 장치 제조 방법.
KR1020200090310A 2020-07-21 2020-07-21 전자 장치 및 전자 장치 제조 방법 KR20220011842A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200090310A KR20220011842A (ko) 2020-07-21 2020-07-21 전자 장치 및 전자 장치 제조 방법
CN202110684869.2A CN114038313A (zh) 2020-07-21 2021-06-21 电子装置及其制造方法
EP21183545.9A EP3944352A1 (en) 2020-07-21 2021-07-02 Electronic device and method for manufacturing the same
US17/379,429 US20220028949A1 (en) 2020-07-21 2021-07-19 Electronic device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200090310A KR20220011842A (ko) 2020-07-21 2020-07-21 전자 장치 및 전자 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20220011842A true KR20220011842A (ko) 2022-02-03

Family

ID=77042688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200090310A KR20220011842A (ko) 2020-07-21 2020-07-21 전자 장치 및 전자 장치 제조 방법

Country Status (4)

Country Link
US (1) US20220028949A1 (ko)
EP (1) EP3944352A1 (ko)
KR (1) KR20220011842A (ko)
CN (1) CN114038313A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022041238A1 (zh) * 2020-08-31 2022-03-03 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN117037712A (zh) * 2020-11-27 2023-11-10 京东方科技集团股份有限公司 显示基板以及显示装置
KR20220096221A (ko) * 2020-12-30 2022-07-07 엘지디스플레이 주식회사 표시패널 및 표시장치
KR20230069294A (ko) * 2021-11-11 2023-05-19 삼성디스플레이 주식회사 발광 표시 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102389622B1 (ko) * 2015-09-17 2022-04-25 삼성디스플레이 주식회사 투명 표시 장치 및 투명 표시 장치의 제조 방법
CN110021640A (zh) * 2018-01-08 2019-07-16 三星显示有限公司 电致发光装置

Also Published As

Publication number Publication date
CN114038313A (zh) 2022-02-11
US20220028949A1 (en) 2022-01-27
EP3944352A1 (en) 2022-01-26

Similar Documents

Publication Publication Date Title
KR20220011842A (ko) 전자 장치 및 전자 장치 제조 방법
KR102451365B1 (ko) 표시 장치
KR20190087689A (ko) 유기 발광 표시 장치
CN113013201A (zh) 显示面板和包括显示面板的显示装置
US11934599B2 (en) Display device
US11616214B2 (en) Display device
KR20210043064A (ko) 광학필터 및 이를 구비한 디스플레이 장치
KR102582392B1 (ko) 표시 장치 및 표시 장치 제조 방법
KR20210138842A (ko) 디스플레이 장치
KR20220063793A (ko) 표시패널 및 이를 구비하는 표시장치
KR20210142808A (ko) 표시 장치 및 표시 장치의 제조방법
CN114695482A (zh) 显示面板和包括该显示面板的显示装置
KR20210128554A (ko) 표시 패널 및 표시 장치
KR20220077307A (ko) 표시 장치
US11822169B2 (en) Display device
CN218831193U (zh) 电子装置
US11756508B2 (en) Electronic device having improved display efficiency on some areas
CN218483164U (zh) 显示面板和显示设备
KR20220121964A (ko) 표시 장치
KR20210114595A (ko) 표시 장치
KR20240054475A (ko) 표시 패널 및 이를 포함하는 전자 기기
KR20220127716A (ko) 전자 장치
KR20220153162A (ko) 표시 장치 및 그의 제조 방법
KR20230066193A (ko) 표시장치 및 이의 제조방법
KR20230143258A (ko) 표시 장치 및 헤드 마운트 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination