KR20220007489A - Memory device improving write operation speed and Operating method thereof - Google Patents
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Abstract
Description
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 기록 동작 속도를 향상한 메모리 장치 및 그 동작방법에 관한 것이다.The technical idea of the present disclosure relates to a memory device, and more particularly, to a memory device having an improved write operation speed and an operating method thereof.
반도체 메모리 장치로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. As a semiconductor memory device, a nonvolatile memory device includes a plurality of memory cells that nonvolatilely store data. As an example of a nonvolatile memory device, a flash memory device may be used in a mobile phone, a digital camera, a portable digital assistant (PDA), a portable computer device, a stationary computer device, and other devices.
불휘발성 메모리 장치에 데이터를 기록함에 있어서 다수 회의 프로그램 루프가 수행될 수 있다. 이 때, 다수 회의 프로그램 루프에서 프로그램 동작과 검증(verify) 동작이 수행될 수 있는데, 위와 같은 다수 회의 프로그램 루프로 인해 기록 동작에 소요되는 시간이 증가될 수 있고, 특히 검증 동작의 횟수 증가는 기록 동작의 시간 증가에 큰 영향을 미칠 수 있다. In writing data to the nonvolatile memory device, a plurality of program loops may be performed. In this case, a program operation and a verify operation may be performed in a plurality of program loops, and the time required for the recording operation may be increased due to the above-described plurality of program loops. It can have a significant effect on the increase in the time of operation.
본 발명의 기술적 사상이 해결하려는 과제는, 최적의 프로그램 동작 및 검증 동작을 수행함으로써 기록 동작 속도를 향상한 메모리 장치 및 그 동작방법을 제공하는 데 있다.SUMMARY OF THE INVENTION It is an object of the technical spirit of the present invention to provide a memory device in which write operation speed is improved by performing optimal program operation and verification operation, and an operating method thereof.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀들에 대한 프로그램 동작 및 검증 동작에 이용되는 전압들을 생성하는 전압 생성기 및 데이터 기록과 관련하여 다수의 프로그램 루프들을 제어하고, 상기 메모리 셀들에 대해 프로그램 동작 및 검증 동작을 포함하는 제1 내지 제N 프로그램 루프와, 상기 검증 동작이 스킵되는 적어도 2 회의 프로그램 루프가 수행되도록 제어 동작을 수행하는 제어 로직을 구비하고, 상기 제N 프로그램 루프에서 프로그램의 패스/페일 여부를 판단한 결과에 따라, 프로그램 패스로 판단된 경우에 상기 적어도 2 회의 프로그램 루프가 수행되는것을 특징으로 한다.In order to achieve the above object, a memory device according to an aspect of the inventive concept may provide a memory cell array including a plurality of memory cells, and voltages used for a program operation and a verification operation for the memory cells. First to N-th program loops that control a plurality of program loops in connection with a voltage generator to generate and write data, and include a program operation and a verify operation on the memory cells, and at least two programs in which the verify operation is skipped and a control logic for performing a control operation so that the loop is performed, and according to a result of determining whether a program passes/fails in the N-th program loop, when it is determined as a program pass, the at least two program loops are performed characterized.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작방법은, 메모리 셀들에 대해 프로그램 동작 및 검증 동작을 포함하는 제N 프로그램 루프를 수행하는 단계와, 소정의 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들의 개수를 카운팅함에 의해 프로그램 패스/페일 여부를 판단하는 단계와, 프로그램 패스로 판단된 경우, 상기 메모리 셀들 중 일부의 제1 메모리 셀들에 대한 노멀 프로그램 전압을 이용한 노멀 프로그램 동작과, 상기 메모리 셀들 중 다른 일부의 제2 메모리 셀들에 대한 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+1) 프로그램 루프를 수행하는 단계 및 상기 제1 메모리 셀들에 대해 상기 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+2) 프로그램 루프를 수행하는 단계를 구비하고, 상기 제(N+1) 프로그램 루프 및 제(N+2) 프로그램 루프 각각에서 검증 동작이 스킵되는 것을 특징으로 한다.Meanwhile, in an operating method of a memory device according to an aspect of the inventive concept, performing an N-th program loop including a program operation and a verify operation on memory cells, and a threshold voltage level lower than a predetermined threshold voltage determining whether a program pass/fail is performed by counting the number of memory cells having performing a (N+1) th program loop including a forcing program operation using a forcing program voltage for second memory cells of other portions of the memory cells, and using the forcing program voltage for the first memory cells performing a (N+2)th program loop including a forcing program operation, wherein the verify operation is skipped in each of the (N+1)th program loop and the (N+2)th program loop do.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작방법은, 메모리 셀들에 대해 프로그램 동작 및 검증 동작을 포함하는 제1 내지 제N 프로그램 루프를 수행하는 단계와, 상기 제N 프로그램 루프에서의 프로그램 결과를 기초로 프로그램 패스/페일 여부를 판단하는 단계 및 프로그램 패스로 판단된 경우, 상기 메모리 셀들에 대해 검증 동작을 포함하지 않는 제(N+1) 내지 제(N+A) 프로그램 루프를 수행하는 단계를 구비하고, 상기 제(N+1) 내지 제(N+A) 프로그램 루프 각각에서, 노멀 프로그램 전압을 이용한 노멀 프로그램 동작 및 포싱 프로그램 전압을 이용한 포싱 프로그램 동작 중 적어도 하나가 수행되는 것을 특징으로 한다.Meanwhile, in an operating method of a memory device according to an aspect of the inventive concept, performing first to Nth program loops including a program operation and a verify operation on memory cells, and in the Nth program loop determining whether to pass/fail a program based on a program result of performing at least one of a normal program operation using a normal program voltage and a forcing program operation using a forcing program voltage in each of the (N+1)th to (N+A)th program loops; characterized.
본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 프로그램 루프를 진행하는 도중 프로그램 패스/페일 여부를 판단하고, 판단 결과를 기초로 그 이후의 2 회 이상의 프로그램 루프들에서 검증 동작을 스킵함으로써, 프로그램 사이클에서 검증 동작이 수행되는 횟수를 감소시킬 수 있고, 이에 따라 기록 동작의 속도를 향상할 수 있는 효과가 있다.According to the memory device and the operating method of the technical concept of the present invention, it is determined whether a program pass/fail is performed during a program loop, and the verification operation is skipped in two or more subsequent program loops based on the determination result. , it is possible to reduce the number of times that the verification operation is performed in a program cycle, and accordingly, there is an effect that the speed of the write operation can be improved.
한편, 본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 다수의 메모리 셀들의 비트 값들을 카운팅할 수 있는 패스/페일 판단 회로를 이용함으로써, 실제 기록 동작이 완료되는 시점보다 미리 패스/페일 여부를 판단하고, 그 이후의 검증 동작이 스킵될 수 있으므로 프로그램 사이클에서 검증 동작이 수행되는 횟수를 감소할 수 있는 효과가 있다.On the other hand, according to the memory device and the operating method of the technical idea of the present invention, by using a pass/fail determination circuit capable of counting bit values of a plurality of memory cells, pass/fail before the actual write operation is completed. Since it is determined whether the verification operation has been performed and the subsequent verification operation can be skipped, the number of times the verification operation is performed in a program cycle can be reduced.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 본 개시의 예시적인 실시예에 따른 2-스텝 검증 동작의 예를 나타내는 도면이다.
도 4는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 6은 본 개시의 예시적인 실시예에 따른 기록 동작의 구체 구현 예를 나타내는 플로우차트이다.
도 7은 본 개시의 예시적인 실시예에 따른 프로그램 루프들의 실행에 따른 문턱 전압 산포의 변동 예를 나타내는 그래프이다.
도 8 및 도 9a,b는 본 개시의 다른 예시적인 실시예에 따른 기록 동작을 나타내는 플로우차트이다.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 도면이다.
도 11은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 12는 본 개시의 일 실시예에 따라, 도 2의 메모리 블록의 일 구현 예를 나타내는 사시도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.1 is a block diagram illustrating a memory system according to an exemplary embodiment of the present disclosure.
FIG. 2 is a block diagram illustrating an example implementation of the memory device of FIG. 1 .
3 is a diagram illustrating an example of a two-step verification operation according to an exemplary embodiment of the present disclosure.
4 is a flowchart illustrating a method of operating a memory device according to an exemplary embodiment of the present disclosure.
5 is a block diagram illustrating an implementation example of a memory device according to an exemplary embodiment of the present disclosure.
6 is a flowchart illustrating a specific implementation example of a write operation according to an exemplary embodiment of the present disclosure.
7 is a graph illustrating an example of a change in threshold voltage distribution according to execution of program loops according to an exemplary embodiment of the present disclosure.
8 and 9A and B are flowcharts illustrating a write operation according to another exemplary embodiment of the present disclosure.
10 is a diagram illustrating an implementation example of a memory device according to an exemplary embodiment of the present disclosure.
11 is a block diagram illustrating an example in which a memory device according to embodiments of the present disclosure is applied to an SSD system.
12 is a perspective view illustrating an implementation example of the memory block of FIG. 2 according to an embodiment of the present disclosure;
13 is a cross-sectional view illustrating a memory device according to an embodiment of the present disclosure.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 1 is a block diagram illustrating a memory system according to an exemplary embodiment of the present disclosure.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있으며, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성기(220) 및 제어 로직(230)을 포함할 수 있고, 제어 로직(230)은 프로그램 루프 제어기(231)를 포함할 수 있다. 도 1의 예에서는 프로그램 루프 제어기(231)가 제어 로직(230) 내에 구비된 것으로 도시되었으나, 본 개시의 실시예에 따른 프로그램 루프 제어기(231)는 제어 로직(230) 외부에 별개의 구성 요소로서 구현될 수도 있을 것이다. 또한, 프로그램 루프 제어기(231)는 다양한 방식을 통해 본 개시의 실시예에 따른 기능을 수행할 수 있고, 일 예로서 하드웨어적인 회로, 또는 프로세서에 의해 실행 가능한 소프트웨어, 또는 이들의 조합으로 구현될 수도 있을 것이다.Referring to FIG. 1 , a
예시적인 실시예에 따라, 메모리 장치(200)는 불휘발성 메모리 장치를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되거나 착탈 가능한 메모리로 구현될 수 있고, 예를 들어, 메모리 시스템(10)은 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), SSD(Solid State Drive), UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 등 다양한 형태로 구현될 수 있다.According to an exemplary embodiment, the
메모리 컨트롤러(100)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나 또는 메모리 장치(200)에 데이터를 기록하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(200)에 대한 기록, 독출 및 소거 동작을 제어할 수 있다. 또한, 메모리 장치(200)에 저장될 데이터(DATA)와 메모리 장치(200)로부터 독출된 데이터(DATA)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.The
메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함할 수 있으며, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.The
일 실시예에서, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(210)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.In an embodiment, the
메모리 컨트롤러(100)로부터 기록을 요청하는 기록 커맨드가 메모리 장치(200)로 제공됨에 따라, 제어 로직(230)의 제어에 기초하여 기록 동작이 수행될 수 있다. 기록 동작은 다수 회의 프로그램 루프들을 통해 수행될 수 있고, 다수 회의 프로그램 루프들을 수행하는 구간은 프로그램 사이클로 지칭될 수 있다. 즉, 메모리 셀에 데이터를 기록하는 동작은, 프로그램 사이클 내에서의 다수 회의 프로그램 루프들을 포함할 수 있고, 어느 하나의 프로그램 루프에서 프로그램 전압을 이용한 프로그램 동작과 검증 전압을 이용한 검증 동작이 수행될 수 있다. 본 개시의 예시적인 실시예에서, 상기 다수 회의 프로그램 루프들 중 일부의 루프들에서는 상기한 프로그램 동작과 검증 동작이 함께 수행될 수 있는 반면에, 다른 일부의 루프들에서는 상기한 프로그램 동작 만이 선택적으로 수행될 수 있다. As a write command requesting a write is provided from the
전압 생성기(220)는 메모리 장치(200) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 프로그램 동작을 위해 선택 워드라인으로 제공되는 프로그램 전압, 비 선택 워드라인들로 제공되는 금지 전압을 생성할 수 있다. 또한, 전압 생성기(220)는 프로그램 동작을 검증하는 검증 동작에 이용되는 검증 전압과, 소거 동작시에 워드라인들로 제공되는 소거 전압을 더 생성할 수 있다. 또한, 도 2에는 도시되지 않았으나, 전압 생성기(220)는 스트링 선택 라인들 및 접지 선택 라인들로 제공되는 스트링 선택 전압 및 접지 선택 전압을 더 생성할 수 있다.The
제어 로직(230)은 메모리 장치(200)의 전반적인 동작을 제어할 수 있고, 일 예로서 메모리 컨트롤러(100)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나 메모리 셀 어레이(210)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 또한, 제어 로직(230)은 프로그램 동작, 독출 동작 및 소거 동작과 관련하여 전압 생성기(220)로부터 출력되는 각종 전압들의 레벨을 조절하는 전압 제어신호(미도시)를 출력할 수도 있다.The
예시적인 실시예에 따라, 프로그램 루프 제어기(231)는 메모리 셀 어레이(210)에 데이터를 기록하기 위해 수행되는 프로그램 루프들을 제어할 수 있다. 일 예로서, 프로그램 루프 제어기(231)는 프로그램 사이클 내에서 프로그램 루프들의 횟수를 제어하거나, 프로그램 루프들 마다 프로그램/검증 동작에 이용되는 각종 전압 레벨들을 조절하는 등, 프로그램 루프들을 다양하게 제어할 수 있다. 일 동작 예로서, 프로그램 루프를 수행하는 과정에서 프로그램의 패스 또는 페일 여부를 판단하기 위한 판단 동작이 수행될 수 있고, 판단 결과에 따라 그 이후의 프로그램 루프에서는 검증 동작이 스킵(skip)되도록 프로그램 루프가 제어될 수 있다. 또한, 본 개시의 실시예에 따라, 판단 결과가 패스인 경우, 그 이후의 적어도 2 회의 프로그램 루프들에서 모두 검증 동작이 스킵(skip)되도록 프로그램 루프가 제어될 수 있다. 즉, 본 개시의 실시예들에서, 하나의 프로그램 사이클 내에서 검증 동작이 수행되는 프로그램 루프들의 횟수를 감소시킬 수 있으므로 데이터의 기록 동작에 소요되는 시간이 단축될 수 있다.According to an exemplary embodiment, the
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다. FIG. 2 is a block diagram illustrating an example implementation of the memory device of FIG. 1 .
도 1 및 도 2를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성기(220), 제어 로직(230), 로우 디코더(240) 및 페이지 버퍼(250)를 포함할 수 있다. 도 2에 도시되지는 않았으나, 메모리 장치(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.1 and 2 , the
메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하고, 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(210)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(240)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(250)에 연결될 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 일 예로서 각 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC) 또는 쿼드 레벨 셀(Quad Level Cell, QLC)에 해당할 수 있다. The
제어 로직(230)은 메모리 컨트롤러(100)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나 메모리 셀 어레이(210)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 로직(230)은 전압 생성기(220)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있다. 또한, 도 2에서는 프로그램 루프 제어기(231) 및 패스/페일 판단기(232)가 제어 로직(230)에 포함되는 구성인 것으로 도시된다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 프로그램 루프 제어기(231) 및 패스/페일 판단기(232)를 구성하는 요소들의 적어도 일부는 제어 로직(230) 외부에 구비되어도 무방할 것이다. The
제어 로직(230)은 로우 디코더(240)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(250)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 프로그램 동작시, 로우 디코더(240)는 로우 어드레스(X-ADDR)에 응답하여 선택 메모리 셀의 워드라인에 프로그램 전압을 제공할 수 있으며, 비선택된 메모리 셀들의 워드라인들에 금지 전압을 제공할 수 있다. The
본 개시의 예시적인 실시예에 따라, 메모리 장치(200)는 2-스텝 검증 동작을 기초로 프로그램 동작을 수행할 수 있다. 일 예로서, 프로그램 사이클 내에서 다수의 프로그램 루프들이 수행될 수 있고, 어느 하나의 프로그램 루프에서 프로그램 동작이 수행된 이후에 적어도 두 개의 검증 전압들을 이용하여 검증 동작이 수행될 수 있다. 일 예로서, 상기 2-스텝 검증 동작은 프리 검증 전압(VV_P)을 이용한 제1 검증 동작과, 메인 검증 전압(VV_M)을 이용한 제2 검증 동작을 포함할 수 있다. 상기 메인 검증 전압(VV_M)은 프리 검증 전압(VV_P)에 비해 큰 값을 가질 수 있다.According to an exemplary embodiment of the present disclosure, the
프로그램이 수행되는 다수의 메모리 셀들에 대해, 상기 제1 검증 동작을 통해 소정의 제1 문턱 전압보다 낮은 문턱 전압들을 갖는 제1 메모리 셀들이 판별될 수 있고, 상기 제1 메모리 셀들은 코어스 온 셀(coarse on cell)로 지칭될 수 있다. 또한, 상기 제2 검증 동작을 통해 소정의 제2 문턱 전압(예컨대, 제2 문턱 전압은 상기 제1 문턱 전압보다 크게 설정됨)보다 낮은 문턱 전압들을 갖는 메모리 셀들이 판별될 수 있고, 제2 문턱 전압보다 낮은 문턱 전압들을 갖는 메모리 셀들은 파인 온 셀(fine on cell)로 지칭될 수 있다. 또한, 이하의 실시예들에서, 상기 제1 검증 동작과 제2 검증 동작을 기초로 제1 문턱 전압보다 크고 제2 문턱 전압보다 낮은 문턱 전압들을 갖는 메모리 셀들은 제2 메모리 셀들로 정의될 수 있다.For the plurality of memory cells on which the program is performed, first memory cells having threshold voltages lower than a predetermined first threshold voltage may be determined through the first verification operation, and the first memory cells are coarse-on-cell ( coarse on cell). Also, through the second verification operation, memory cells having threshold voltages lower than a predetermined second threshold voltage (eg, the second threshold voltage is set to be greater than the first threshold voltage) may be determined, and the second threshold voltage may be determined. Memory cells having threshold voltages lower than the voltage may be referred to as fine on cells. Also, in the following embodiments, memory cells having threshold voltages greater than a first threshold voltage and lower than a second threshold voltage based on the first and second verification operations may be defined as second memory cells. .
한편, 상기와 같은 메인 검증 동작과 프리 검증 동작이 서로 다른 레벨을 갖는 메인 검증 전압(VV_M) 및 프리 검증 전압(VV_P)을 이용하여 수행되는 것으로 설명되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없다. 예컨대, 검증 동작에서 서로 다른 문턱 전압 레벨을 기준으로 데이터를 판별하는 동작은 다양하게 수행될 수 있으며, 일 예로서 검증 동작에 이용되는 전류의 레벨을 설정하거나, 또는 데이터의 센싱 타이밍을 설정하는 등 다양한 방식을 통해 검증 동작이 수행될 수도 있을 것이다.Meanwhile, although it has been described that the main verification operation and the pre-verification operation are performed using the main verification voltage VV_M and the pre-verification voltage VV_P having different levels, embodiments of the present disclosure need to be limited thereto. there is no For example, in the verification operation, the operation of determining data based on different threshold voltage levels may be performed in various ways. As an example, setting the level of a current used for the verification operation or setting the data sensing timing The verification operation may be performed through various methods.
다음의 프로그램 루프에서, 상기한 검증 결과를 기초로 프로그램 동작이 수행될 수 있다. 프로그램 동작에서 제1 메모리 셀과 제2 메모리 셀로 판별된 메모리 셀들에 대해 서로 다른 방식의 프로그램 동작이 수행될 수 있고, 일 예로서 제1 메모리 셀에 대해서는 노멀 프로그램이 수행되는 반면에, 제2 메모리 셀에 대해서는 포싱(Forcing) 프로그램이 수행될 수 있다. 포싱(Forcing) 프로그램에서 노멀 프로그램에 비해 메모리 셀에 연결된 워드라인과 비트라인 사이에 인가되는 전압 레벨의 차이는 노멀 프로그램에 비해 작을 수 있으며, 이에 따라 포싱 프로그램의 수행에 의해 변동되는 문턱 전압의 레벨은 노멀 프로그램에 비해 작을 수 있다. 일 예로서, 프로그램 동작에서 비트라인에 대해 다양한 레벨의 전압이 셋업 될 수 있으며, 포싱(Forcing) 프로그램에서 비트라인 포싱(BL Forcing)이 적용됨에 따라 비트라인에 셋업되는 전압의 레벨은 노멀 프로그램의 경우에 비해 크게 설정될 수 있다. 또는, 포싱(Forcing) 프로그램에서 워드라인으로 인가되는 프로그램 전압의 레벨이 노멀 프로그램의 경우에 비해 작게 설정될 수 있다.In the following program loop, a program operation may be performed based on the above-described verification result. In the program operation, different programming operations may be performed on the memory cells determined as the first memory cell and the second memory cell. As an example, a normal program is performed on the first memory cell, while the second memory A forcing program may be performed on the cell. In the forcing program, compared to the normal program, the difference in voltage level applied between the word line and the bit line connected to the memory cell may be smaller than that in the normal program. Accordingly, the level of the threshold voltage that is changed by the execution of the forcing program may be smaller than that of a normal program. As an example, various levels of voltages may be set for the bit line in the program operation, and the level of the voltage set on the bit line as the bit line forcing is applied in the forcing program is the level of the normal program. It may be set larger than the case. Alternatively, the level of the program voltage applied to the word line in the forcing program may be set to be smaller than that of the normal program.
이하의 실시예들에서는, 포싱 프로그램에서 워드라인에 인가되는 전압(예컨대, 포싱 프로그램 전압(VP_F))의 레벨이, 노멀 프로그램에서 워드라인에 인가되는 전압(예컨대, 노멀 프로그램 전압(VP_N))에 비해 상대적으로 작게 설정되는 것으로 설명될 것이다. 그러나, 전술한 바와 같이 본 개시의 실시예는 이에 국한될 필요가 없이, 비트라인 셋업 설정을 통해 포싱(Forcing) 프로그램이 수행됨에 따라, 노멀 프로그램과 포싱 프로그램에서 비트라인 셋업 레벨이 서로 다르게 설정되고, 포싱 프로그램과 노멀 프로그램에서 실질적으로 동일한 레벨의 전압이 워드라인으로 제공될 수도 있을 것이다. In the following embodiments, the level of the voltage applied to the word line in the forcing program (eg, the forcing program voltage VP_F) is the voltage applied to the word line in the normal program (eg, the normal program voltage VP_N). It will be described as being set relatively small compared to that. However, as described above, the embodiment of the present disclosure is not limited thereto, and as the forcing program is performed through the bit line setup setting, the bit line setup level is set differently in the normal program and the forcing program. , a voltage of substantially the same level may be provided to the word line in the forcing program and the normal program.
프로그램 루프 제어기(231)는 본 개시의 실시예들에 따라 프로그램 사이클 내에서의 프로그램 루프들의 동작을 제어할 수 있다. 예시적인 실시예에 따라, 프로그램 루프 제어기(231)는 각각의 프로그램 루프에서, 프로그램 및 검증 동작에 관련된 전압 레벨 등 각종 환경 설정에 대한 제어 동작을 수행할 수 있을 것이다. 또한, 프로그램 루프 제어기(231)는 각각의 프로그램 루프에서 검증 동작의 수행 여부를 판단하고, 검증 동작이 수행되거나 또는 스킵되도록 제어 동작을 수행할 수 있을 것이다. The
한편, 패스/페일 판단기(232)는 페이지 버퍼(250)를 통해 데이터(DATA)를 수신하고, 데이터(DATA)의 상태를 판단한 결과를 기초로 프로그램의 패스/페일 여부를 판단할 수 있다. 예시적인 실시예에서, 상기한 제1 문턱 전압보다 낮은 문턱 전압을 갖는 메모리 셀들(예컨대, 코어스 온 셀들) 또는 제2 문턱 전압 보다 낮은 문턱 전압을 갖는 메모리 셀들(예컨대, 파인 온 셀들)의 개수를 판단함으로써 패스/페일 여부가 판단될 수 있다. 본 개시의 예시적인 실시예에서, 소정의 기준 값이 설정되고, 상기한 코어스 온 셀들 또는 파인 온 셀들의 개수(또는, 페일된 메모리 셀들의 개수)가 기준 값 보다 작은 경우에 프로그램이 패스된 것으로 판단될 수 있다.Meanwhile, the pass/fail
본 개시의 예시적인 실시예에 따라, 패스/페일 판단기(232)가 프로그램 패스를 판단한 이후, 적어도 2 회의 프로그램 루프들이 더 수행될 수 있다. 예컨대, 페일된 메모리 셀들의 개수가 기준 값 미만으로 적은 경우에는, 적은 횟수의 프로그램 루프들을 더 수행함으로써 모든 메모리 셀들이 모두 패스된 메모리 셀들에 상응하는 문턱 전압을 가질 수 있음을 나타낼 수 있고, 본 개시의 실시예들에서 상기 프로그램 루프들에서 검증 동작이 스킵될 수 있다. 즉, 일반적인 프로그램 루프를 수행하고 난 후 패스가 판단됨에 따라 프로그램 사이클을 종료하는 경우에 비해, 본 개시의 실시예들에서는 패스 판단 이후의 추가의 프로그램 루프들에서 검증 동작이 스킵될 수 있고, 이에 따라 하나의 프로그램 사이클에서 수행되는 검증 동작의 횟수가 감소될 수 있으므로, 전체적인 기록 동작의 소요 시간을 감축시킬 수 있다.According to an exemplary embodiment of the present disclosure, after the pass/fail
한편, 페이지 버퍼(250)는 동작 모드에 따라 기록 드라이버 또는 감지 증폭기로서 동작할 수 있다. 페이지 버퍼(250)는 다수의 비트라인(BL)들에 연결되는 다수의 버퍼 유닛들을 포함할 수 있다. 버퍼 유닛들 각각은 대응하는 비트라인을 통해 독출 데이터를 저장하는 하나 이상의 래치들을 포함할 수 있다. 전술한 비트라인 셋업 동작은 페이지 버퍼(250)를 통해 수행될 수 있고, 프로그램이 금지된 메모리 셀, 노멀 프로그램이 수행될 메모리 셀, 포싱 프로그램이 수행될 메모리 셀들에 대해 서로 다른 레벨로서 비트라인이 셋업될 수 있다. 일 동작 예로서, 프리 검증 동작에서 독출된 데이터와 메인 검증 동작에서 독출된 데이터는 페이지 버퍼(250)에 저장될 수 있고, 페이지 버퍼(250)에 저장된 데이터를 기초로 제1 메모리 셀 및 제2 메모리 셀이 판별될 수 있으며, 또한 패스/페일 판단 동작이 수행될 수 있다. Meanwhile, the
도 3은 본 개시의 예시적인 실시예에 따른 2-스텝 검증 동작의 예를 나타내는 도면이다. 도 3에서는 프로그램이 수행되는 메모리 셀들의 문턱 전압 산포의 예를 나타낸다.3 is a diagram illustrating an example of a two-step verification operation according to an exemplary embodiment of the present disclosure. 3 illustrates an example of a threshold voltage distribution of memory cells on which a program is performed.
도 2 및 도 3을 참조하면, 데이터가 기록되는 메모리 셀들의 경우, 데이터 값에 따라 제2 문턱 전압(Vth2) 보다 큰 문턱 전압을 갖도록 다수의 프로그램 루프들이 수행될 수 있다. 어느 하나의 프로그램 루프에서, 프로그램 동작이 수행되고 난 후 2-스텝 검증 동작이 수행될 수 있고, 제1 문턱 전압(Vth1)과 제2 문턱 전압(Vth2)을 기준으로 하여 검증 동작을 수행함으로써, 코어스 온 셀(coarse on cell)과 파인 온 셀(fine on cell)이 판별될 수 있다. 2-스텝 검증 동작은 제1 문턱 전압(Vth1)을 기준으로 독출 동작을 수행할 수 있고 이는 코어스 독출로 지칭될 수 있다. 또한, 2-스텝 검증 동작은 제2 문턱 전압(Vth2)을 기준으로 독출 동작을 수행할 수 있고 이는 파인 독출로 지칭될 수 있다. 메모리 셀들은 그 특성상 프로그램 수행에 따른 문턱 전압 변동 특성이 서로 상이할 수 있고, 동일한 프로그램 루프들을 거치더라도 일부의 슬로우(slow) 셀들은 다른 셀들에 비해 문턱 전압 레벨이 낮음에 따라 코어스 온 및 파인 온 셀이 함께 존재할 수 있다.2 and 3 , in the case of memory cells to which data is written, a plurality of program loops may be performed to have a higher threshold voltage than a second threshold voltage Vth2 according to a data value. In any one program loop, a two-step verification operation may be performed after the program operation is performed, and the verification operation is performed based on the first threshold voltage Vth1 and the second threshold voltage Vth2, A coarse on cell and a fine on cell may be discriminated. The two-step verification operation may perform a read operation based on the first threshold voltage Vth1, which may be referred to as a coarse read operation. Also, the two-step verification operation may perform a read operation based on the second threshold voltage Vth2, which may be referred to as a fine read operation. Due to the characteristics of the memory cells, threshold voltage fluctuation characteristics according to the program execution may be different from each other, and even though the memory cells go through the same program loops, some slow cells have a lower threshold voltage level than other cells, so coarse-on and fine-on Cells may coexist.
상기와 같은 2-스텝 검증 동작이 완료된 후 다음의 프로그램 루프에서 프로그램 동작이 수행될 수 있고, 일 예로서 코어스 온 셀에 상응하는 제1 메모리 셀들에 대해서는 노멀 프로그램 전압(VP_N)을 이용한 노멀 프로그램(PGM_N)이 수행될 수 있고, 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들에 대해서는 포싱 프로그램 전압(VP_F)을 이용한 포싱 프로그램(PGM_F)이 수행될 수 있다. 또한, 제1 문턱 전압(Vth1)과 제2 문턱 전압(Vth2)을 기준으로 하여 2-스텝 검증 동작이 수행될 수 있으며, 상기한 프로그램 동작을 통해 기존에 코어스 온 셀에 해당하는 메모리 셀(MC1)은 파인 온 셀로 변경되고, 기존에 코어스 오프/파인 온 셀에 해당하는 메모리 셀(MC2)은 파인 오프 셀로 변동될 수 있다.After the two-step verification operation as described above is completed, a program operation may be performed in the next program loop. PGM_N) may be performed, and the forcing program PGM_F using the forcing program voltage VP_F may be performed on the second memory cells corresponding to the coarse-off/fine-on cells. In addition, a two-step verification operation may be performed based on the first threshold voltage Vth1 and the second threshold voltage Vth2, and the memory cell MC1 corresponding to the existing coarse-on-cell through the above-described program operation. ) may be changed to a fine-on cell, and the memory cell MC2 corresponding to an existing coarse-off/fine-on cell may be changed to a fine-off cell.
도 4는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.4 is a flowchart illustrating a method of operating a memory device according to an exemplary embodiment of the present disclosure.
도 4를 참조하면, 메모리 컨트롤러 및 메모리 장치를 포함하는 메모리 시스템에서, 호스트로부터 기록 요청이 제공됨에 따라 메모리 컨트롤러는 메모리 장치로 기록 커맨드를 제공하고, 메모리 장치는 기록 커맨드에 응답하여 다수의 프로그램 루프들을 포함하는 기록 동작을 수행할 수 있다. 또한, 예시적인 실시예에서, 특정 횟수의 프로그램 루프가 수행되고 난 이후에는, 프로그램 대상의 메모리 셀들 중 다수의 메모리 셀들의 문턱 전압이 타겟 전압 이상으로 증가될 수 있고, 이에 따라 프로그램의 패스/페일 여부를 판단하는 시기는 상기한 특정 횟수의 프로그램 루프가 수행되고 난 이후에 수행될 수 있다.Referring to FIG. 4 , in a memory system including a memory controller and a memory device, when a write request is provided from a host, the memory controller provides a write command to the memory device, and the memory device responds to the write command in a plurality of program loops It is possible to perform a recording operation including Also, in an exemplary embodiment, after a specific number of program loops are performed, threshold voltages of a plurality of memory cells among the memory cells to be programmed may be increased to be greater than or equal to the target voltage, and thus the program pass/fail The timing of determining whether or not may be performed after the above-described specific number of program loops is executed.
기록 커맨드의 수신에 응답하여, 제1 내지 제N 프로그램 루프들이 수행될 수 있고(S11), 상기 제1 내지 제N 프로그램 루프 각각에서는 프로그램 동작 및 검증 동작이 수행될 수 있다. 또한, 예시적인 실시예에서, 제1 내지 제N 프로그램 루프들 중 초기에는 프로그램 동작만이 수행되고, 검증 동작은 그 이후의 특정 시기부터 수행되도록 프로그램 루프들이 제어될 수도 있을 것이다. 또한, 예시적인 실시예에서, 제1 내지 제N 프로그램 루프들 중 초기에는 노멀 프로그램 전압을 이용한 노멀 프로그램 동작이 수행될 수 있고, 포싱 프로그램 동작은 그 이후의 특정 시기부터 수행되도록 프로그램 루프들이 제어될 수도 있을 것이다. 또한, 전술한 실시예들에 따라, 검증 동작은 2-스텝 검증 동작이 적용될 수 있고, 이에 따라 프리 검증 전압 및 메인 검증 전압을 이용한 검증 동작들이 수행될 수 있으며, 상기한 2-스텝 검증 동작을 통해 코어스 온 셀과 파인 온 셀이 판별될 수 있다.In response to the reception of the write command, first to Nth program loops may be performed ( S11 ), and a program operation and a verify operation may be performed in each of the first to Nth program loops. Also, in an exemplary embodiment, the program loops may be controlled such that only the program operation is initially performed among the first to Nth program loops and the verification operation is performed from a specific time thereafter. Also, in an exemplary embodiment, a normal program operation using a normal program voltage may be initially performed among the first to Nth program loops, and the program loops may be controlled such that the forcing program operation is performed from a specific time thereafter. it might be In addition, according to the above-described embodiments, a two-step verification operation may be applied to the verification operation, and thus verification operations using the pre-verification voltage and the main verification voltage may be performed, and the above-described 2-step verification operation may be performed. Through this, coarse-on-cell and fine-on-cell can be discriminated.
상기한 제1 내지 제N 프로그램 루프들을 수행하는 과정에서 패스/페일 수행 타이밍 여부가 판단될 수 있고, 일 예로서 제N 프로그램 루프가 수행되고 난 이후에 패스/페일 판단을 수행하는 타이밍인 것으로 판단될 수 있다(S12). 패스/페일 판단을 수행하는 타이밍인 경우, 제N 프로그램 루프의 수행 결과에 따라 코어스 온 셀 또는 파인 온 셀을 판단하고(S13), 판단 결과를 기초로 프로그램이 패스인 것으로 판단될 수 있다(S14). 예컨대, 판단 동작은 코어스 온 셀 의 개수가 소정의 기준 값 미만인지를 판단하여 수행되거나, 또는 파인 온 셀의 개수가 소정의 기준 값 미만인지를 판단하여 수행될 수 있다. 즉, 코어스 온 셀 또는 파인 온 셀의 개수가 기준 값 미만인 경우에는, 프로그램이 수행될 메모리 셀들 중 상대적으로 많은 개수의 메모리 셀들의 문턱 전압이 타겟 전압 이상으로 증가하여 프로그램이 정상적으로 완료된 상태를 나타낼 수 있다. 한편, 도 4의 실시예에서는 패스/페일 판단 결과가 패스인 것으로 가정되었으나, 만약 프로그램 페일로 판단된 경우에는 추가의 프로그램 루프와 상기한 패스/페일 판단 동작이 재차 수행될 수 있다.In the process of performing the first to N-th program loops, it may be determined whether pass/fail timing is performed, and as an example, it is determined that pass/fail determination is performed after the N-th program loop is performed. can be (S12). When the pass/fail determination is performed, a coarse-on-cell or a fine-on-cell may be determined according to the execution result of the N-th program loop (S13), and it may be determined that the program is a pass based on the determination result (S14). ). For example, the determination operation may be performed by determining whether the number of coarse-on-cells is less than a predetermined reference value or by determining whether the number of fine-on-cells is less than a predetermined reference value. That is, when the number of coarse-on-cells or fine-on-cells is less than the reference value, the threshold voltage of a relatively large number of memory cells to be programmed increases above the target voltage to indicate a state in which the program is normally completed. have. Meanwhile, in the embodiment of FIG. 4 , it is assumed that the pass/fail determination result is a pass, but if it is determined as a program fail, an additional program loop and the pass/fail determination operation described above may be performed again.
본 개시의 예시적인 실시예에 따라, 프로그램이 패스인 것으로 판단되면, 검증 동작이 스킵되는 프로그램 루프를 다수 회 실행함으로써 기록 동작이 완료될 수 있다. 일 예로서, 프로그램이 패스인 것으로 판단된 이후, 제(N+1) 프로그램 루프 내지 제(N+A) 프로그램 루프들이 순차적으로 수행될 수 있고(S15, S16), 상기한 제(N+1) 프로그램 루프 내지 제(N+A) 프로그램 루프들에서는 검증 동작이 스킵될 수 있다. 또한, 예시적인 실시예에서, 제(N+1) 프로그램 루프 내지 제(N+A) 프로그램 루프들 각각에서 노멀 프로그램 전압 및 포싱 프로그램 전압 중 적어도 하나를 이용한 프로그램 동작이 수행될 수 있고, 제(N+1) 프로그램 루프 내지 제(N+A) 프로그램 루프들이 수행되고 난 후 기록 동작이 완료될 수 있다.According to an exemplary embodiment of the present disclosure, if it is determined that the program is a pass, the write operation may be completed by executing a program loop in which the verify operation is skipped multiple times. As an example, after it is determined that the program is a pass, (N+1)th program loop to (N+A)th program loops may be sequentially performed (S15, S16), and the (N+1)th program loop described above ) to the (N+A)th program loops, the verify operation may be skipped. Also, in an exemplary embodiment, a program operation using at least one of a normal program voltage and a forcing program voltage may be performed in each of (N+1)th program loop to (N+A)th program loops, After the N+1) program loop to (N+A)th program loops are performed, the write operation may be completed.
상기와 같은 본 개시의 예시적인 실시예에 따르면, 프로그램 패스 판단 결과를 기초로 검증 동작이 포함되지 않는 다수의 프로그램 루프들이 수행될 수 있고, 전체 기록 동작의 과정에서 검증 동작이 수행되지 않는 프로그램 루프들이 다수 회 수행됨에 따라 전체 검증 동작의 횟수를 감소시킬 수 있다. 또한, 검증 동작이 스킵되는 제(N+1) 프로그램 루프 내지 제(N+A) 프로그램 루프들에서, 코어스 온 셀 및 파인 온 셀의 개수를 기초로 노멀 프로그램 전압 및 포싱 프로그램을 적절히 적용함으로써, 메모리 셀들의 문턱 전압 산포가 타겟 전압 이상으로 증가하되, 문턱 전압이 타겟 전압보다 매우 과도하게 증가함으로써 산포 폭이 넓어지는 문제가 발생되지 않도록 프로그램 동작이 조절될 수 있다.According to the exemplary embodiment of the present disclosure as described above, a plurality of program loops in which a verification operation is not included may be performed based on the result of the program path determination, and a program loop in which the verification operation is not performed during the entire write operation. As these are performed multiple times, the number of overall verification operations can be reduced. In addition, in the (N+1)th program loop to (N+A)th program loops in which the verification operation is skipped, the normal program voltage and the forcing program are appropriately applied based on the number of coarse-on-cells and fine-on-cells, Although the threshold voltage distribution of the memory cells increases to be equal to or greater than the target voltage, the program operation may be adjusted so that a problem in which the distribution width is not widened does not occur because the threshold voltage is excessively increased than the target voltage.
한편, 이하의 본 개시의 실시예들을 설명함에 있어서 용어들은 다양하게 정의될 수 있고, 일 예로서 프로그램 사이클이 완료됨에 따라 프로그램 동작이 종료된다 함은, 메모리 컨트롤러로부터의 기록 커맨드에 응답하는 기록 동작이 종료됨을 나타낼 수 있을 것이다.Meanwhile, in the following descriptions of embodiments of the present disclosure, terms may be defined in various ways, and as an example, the end of the program operation as the program cycle is completed is a write operation in response to a write command from the memory controller. This may indicate that it is finished.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 5에서는 메모리 장치에 구비되는 제어 로직의 일 구현 예가 도시된다.5 is a block diagram illustrating an implementation example of a memory device according to an exemplary embodiment of the present disclosure. 5 illustrates an implementation example of control logic provided in a memory device.
도 5를 참조하면, 제어 로직(300)은 프로그램 제어 회로(310), 루프 카운터(320), 2-스텝 검증 회로(330) 및 패스/페일 판단 회로(340)를 포함할 수 있다. 도 1에 도시된 프로그램 루프 제어기는 도 5에 도시된 제어 로직(300)의 구성 요소들 중 적어도 일부를 포함할 수 있다. Referring to FIG. 5 , the
프로그램 제어 회로(310)는 메모리 장치 내에서 데이터의 기록과 관련된 각종 제어 동작을 수행하고, 다른 구성 요소들을 제어하기 위한 제어 신호들을 출력할 수 있다. 일 예로서, 프로그램 제어 회로(310)는 메모리 장치 내의 전압 생성기(301)를 제어하는 전압 제어신호(CTRL_vol)를 출력할 수 있고, 로우 디코더로 로우 어드레스(X-ADDR)를 출력하고, 칼럼 디코더(또는, 페이지 버퍼)로 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)에 따라, 2-스텝 검증 동작 및 이에 기초한 프로그램 동작이 제어될 수 있고, 일 예로서 프로그램이 수행될 메모리 셀들 중 일부의 메모리 셀에 대해서는 노멀 프로그램 동작이 수행될 수 있고, 다른 일부의 메모리 셀에 대해서는 포싱 프로그램 동작이 수행될 수 있으며, 또한 다른 일부의 메모리 셀에 대해서는 프로그램 동작이 금지될 수 있다.The
루프 카운터(320)는 내부에 적어도 하나 이상의 기준 값이 설정되고, 프로그램 루프의 실행 횟수를 카운팅함과 함께, 카운팅 결과와 상기 기준 값을 비교한 결과를 제공할 수 있다. 예시적인 실시예에서, 루프 카운터(320)의 카운팅 결과를 기초로, 프로그램 루프를 실행하는 도중 패스/페일 판단의 수행을 시작할 타이밍이 판단될 수 있다. 또한, 프로그램 패스가 판단된 이후, 소정의 설정된 횟수의 프로그램 루프들이 더 수행되도록 카운팅 동작이 수행될 수 있다.At least one reference value is set therein, and the
2-스텝 검증 회로(330)는 전술한 실시예들에 따른 검증 동작을 통해 코어스 온 셀 및 파인 온 셀을 판별할 수 있다. 일 예로서, 2-스텝 검증 회로(330)는 페이지 버퍼로부터 프리 검증 전압(VV_P)을 이용하여 독출된 데이터(DATA)와 메인 검증 전압(VV_M)을 이용하여 독출된 데이터(DATA)를 각각 수신하고, 이를 통해 코어스 온 셀 및 파인 온 셀을 판별할 수 있다. 또한, 상기한 2-스텝 검증 동작을 통해, 코어스 온 셀에 상응하는 제1 메모리 셀들과, 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들이 판별될 수 있다. 또한, 패스/페일 판단 회로(340)는 2-스텝 검증 회로(330)의 검증 결과를 기초로 프로그램 패스 또는 페일 여부를 판단할 수 있고, 전술한 실시예들에 따라 코어스 온 셀의 개수 또는 파인 온 셀의 개수를 소정의 기준 값과 비교함으로써 패스 및 페일 여부를 판단할 수 있다.The two-
프로그램 제어 회로(310)는 패스/페일 판단 회로(340)의 판단 결과를 기초로 다양한 제어 동작을 수행할 수 있다. 예컨대, 판단 결과가 페일인 경우, 프로그램 제어 회로(310)는 다음의 프로그램 루프에서 프로그램 동작 및 검증 동작이 모두 수행될 수 있도록, 노멀 프로그램 전압(VP_N), 포싱 프로그램 전압(VP_F), 메인 검증 전압(VV_M)은 프리 검증 전압(VV_P)이 출력되도록 전압 제어신호(CTRL_vol)를 출력할 수 있다. 반면에, 판단 결과가 패스인 경우, 프로그램 제어 회로(310)는 다음의 프로그램 루프에서 검증 동작을 스킵하고, 이에 따라 노멀 프로그램 전압(VP_N) 및 포싱 프로그램 전압(VP_F)만이 출력되도록 전압 제어신호(CTRL_vol)를 출력할 수 있다. 도 5에서는, 노멀 프로그램 전압(VP_N) 및 포싱 프로그램 전압(VP_F)은 제1 내지 제(N+A) 프로그램 루프들에서 생성되는 반면에, 메인 검증 전압(VV_M)과 프리 검증 전압(VV_P)은 제1 내지 제N 프로그램 루프들에서 선택적으로 생성되는 예가 도시된다.The
상기와 같은 예시적인 실시예에 따르면, 패스/페일 판단 회로(340) 내에 다수의 메모리 셀들의 비트 값들을 카운팅할 수 있는 카운터(미도시)가 구비되고, 카운팅 결과를 기초로 프로그램 패스/페일 여부를 미리 판단할 수 있으며, 판단 결과를 기초로 검증 동작을 미리 스킵한 상태에서 적어도 2 회의 프로그램 동작만을 수행하여 기록 동작을 완료할 수 있으므로, 기록 동작에 소요되는 전체 시간을 감소시킬 수 있다.According to the exemplary embodiment as described above, a counter (not shown) capable of counting bit values of a plurality of memory cells is provided in the pass/fail determination circuit 340, and whether the program passes/fails based on the counting result can be determined in advance, and since the recording operation can be completed by performing only at least two program operations in a state in which the verification operation is skipped in advance based on the determination result, the total time required for the recording operation can be reduced.
도 6은 본 개시의 예시적인 실시예에 따른 기록 동작의 구체 구현 예를 나타내는 플로우차트이다.6 is a flowchart illustrating a specific implementation example of a write operation according to an exemplary embodiment of the present disclosure.
도 6을 참조하면, 노멀 프로그램 루프들이 수행되고(S21), 노멀 프로그램 루프는 전술한 실시예들에서의 프로그램 동작 및 검증 동작을 포함하는 프로그램 루프에 해당할 수 있다. 그리고, 제(N-2) 프로그램 루프에서 패스/페일 판단이 수행되도록 메모리 장치가 기 설정될 수 있고, 제(N-2) 프로그램 루프에서 코어스 온 셀에 상응하는 제1 메모리 셀들에 대한 노멀 프로그램 동작이 수행됨과 함께, 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들에 대한 포싱 프로그램 동작이 수행될 수 있다(S22). 상기한 노멀 프로그램 동작은 프로그램 루프가 수행됨에 따라 점차적으로 프로그램 펄스의 레벨이 증가하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program, ISPP) 방식이 적용됨에 따라, 도 6에서는 ISPP 프로그램으로 그 용어가 설명된다.Referring to FIG. 6 , normal program loops are performed ( S21 ), and the normal program loop may correspond to a program loop including a program operation and a verify operation in the above-described embodiments. In addition, the memory device may be preset to perform pass/fail determination in a (N-2)th program loop, and a normal program for first memory cells corresponding to the coarse-on-cell in the (N-2)th program loop While the operation is performed, a forcing program operation may be performed on the second memory cells corresponding to the coarse-off/fine-on cell ( S22 ). The normal program operation is described as an ISPP program in FIG. 6 as the incremental step pulse program (ISPP) method in which the level of the program pulse is gradually increased as the program loop is performed is applied to the normal program operation. do.
한편, 제(N-2) 프로그램 루프에서 패스/페일 여부가 판단될 수 있고(S23), 일 예로서 기존의 검증 동작을 통해 판별된 코어스 온 셀 또는 파인 온 셀의 개수를 기준 값(Ref)과 비교함으로써 패스/페일 여부가 판단될 수 있다. 구현 가능한 일 실시예에 따라, 제(N-2) 프로그램 루프에서, 기존(예컨대, 제(N-3) 프로그램 루프)에 수행된 검증 동작을 통해 페이지 버퍼에 저장된 데이터를 기초로 패스/페일 여부가 판단될 수 있다. 또한, 예시적인 실시예에서, 제(N-2) 프로그램 루프에서의 패스/페일 판단 동작은 다음의 제(N-1) 프로그램 루프의 프로그램 동작과 병렬하게 수행될 수 있다.Meanwhile, pass/fail may be determined in the (N-2)th program loop (S23), and as an example, the number of coarse-on-cells or fine-on-cells determined through the existing verification operation is used as a reference value (Ref) By comparing with , pass/fail may be determined. According to an embodiment that can be implemented, whether to pass/fail based on data stored in the page buffer through a verification operation performed in an existing (eg, (N-3)th program loop) in the (N-2)th program loop can be judged. Also, in an exemplary embodiment, the pass/fail determination operation in the (N-2)th program loop may be performed in parallel with the program operation of the next (N-1)th program loop.
만약, 프로그램 페일로 판단된 경우에는, 2-스텝 검증 동작(S24)과 프로그램 동작(S22)을 포함하는 프로그램 루프가 재차 수행될 수 있고, 상기 수행된 검증 동작의 결과를 기초로 패스/페일 여부가 재차 판단될 수 있다. 반면에 프로그램 패스로 판단된 경우에는 본 개시의 예시적인 실시예들에 따라 2-스텝 검증 동작이 스킵되는 추가의 2 회 이상의 프로그램 루프들이 수행될 수 있다. If it is determined that the program fails, the program loop including the two-step verification operation S24 and the program operation S22 may be performed again, and pass/fail status based on the result of the performed verification operation may be re-evaluated. On the other hand, when it is determined as a program pass, two or more additional program loops in which the two-step verification operation is skipped may be performed according to exemplary embodiments of the present disclosure.
프로그램 패스로 판단됨에 따라, 검증 동작을 수행함이 없이, 제(N-1) 프로그램 루프에서 코어스 온 셀에 상응하는 제1 메모리 셀들에 대한 노멀 프로그램 동작이 수행됨과 함께, 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들에 대한 포싱 프로그램 동작이 수행될 수 있다(S25). 또한, 다음의 프로그램 루프(예컨대, 제N 프로그램 루프)가 수행될 수 있고, 상기 제N 프로그램 루프에서는 이전의 검증 과정에서 코어스 온 셀들로 판별된 메모리 셀들에 대해 선택적으로 프로그램 동작이 수행될 수 있고, 상기 프로그램 동작은 포싱 프로그램이 적용될 수 있다(S26).As it is determined as a program pass, a normal program operation is performed on the first memory cells corresponding to the coarse-on cell in the (N-1)th program loop without performing a verification operation, and the coarse-off/fine-on-cell is performed. A forcing program operation may be performed on the corresponding second memory cells (S25). In addition, the following program loop (eg, an N-th program loop) may be performed, and in the N-th program loop, a program operation may be selectively performed on memory cells determined as coarse-on cells in a previous verification process, , a forcing program may be applied to the program operation (S26).
상기와 같은 예시적인 실시예에 따라, 프로그램 패스가 판단된 이후에 별도의 검증 동작을 수행함이 없이, 2 회의 프로그램 동작을 더 수행함에 의해 기록 동작이 완료될 수 있다. 일 예로, 프로그램 패스가 판단된 상태에서 코어스 온 셀에 상응하는 제1 메모리 셀들과 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들이 존재할 수 있고, 제1 메모리 셀들에 대해 노멀 프로그램 동작 및 포싱 프로그램을 수행하고, 제2 메모리 셀들에 대해 포싱 프로그램을 수행함으로써 기록 동작이 완료될 수 있다.According to the exemplary embodiment as described above, after the program pass is determined, the recording operation may be completed by performing two more program operations without performing a separate verification operation. For example, in a state in which the program pass is determined, first memory cells corresponding to the coarse-on cells and second memory cells corresponding to the coarse-off/fine-on cells may exist, and a normal program operation and forcing of the first memory cells The write operation may be completed by performing the program and performing the forcing program on the second memory cells.
도 7은 본 개시의 예시적인 실시예에 따른 프로그램 루프들의 실행에 따른 문턱 전압 산포의 변동 예를 나타내는 그래프이다. 도 7에서는 멀티 레벨 셀을 포함하는 메모리 장치에서의 일 동작 예가 도시된다.7 is a graph illustrating an example of a change in threshold voltage distribution according to execution of program loops according to an exemplary embodiment of the present disclosure. 7 illustrates an example of an operation in a memory device including multi-level cells.
메모리 셀들은 그 데이터 값에 따라 다수의 문턱 전압 산포들에 대응하는 다수의 상태들 중 어느 하나로 프로그램될 수 있고, 일 예로서 문턱 전압 산포들은 4 개 이상의 상태들을 가질 수 있다. 도 7의 (a)에서는 제1 상태(P1) 내지 제(n+3) 상태(P(n+3))를 갖는 문턱 전압 산포들이 예시되며, 제1 상태(P1)는 소거 상태에 해당하고, 프로그램 루프를 수행함에 의해 메모리 셀들의 문턱 전압이 제1 상태(P1)에서 제2 상태(P2) 내지 제(n+3) 상태(P(n+3))들로 변동될 수 있다. 각각의 프로그램 루프에서, 상기 다수의 상태들로의 프로그램을 위한 프로그램 동작들이 각각 수행될 수 있다. 또한, 각각의 프로그램 루프에서, 상기 다수의 상태들 각각의 프로그램 동작을 검증하기 위하여 검증 동작이 각각의 상태와 관련하여 수행될 수 있다. Memory cells may be programmed into any one of a plurality of states corresponding to a plurality of threshold voltage distributions according to a data value thereof. As an example, the threshold voltage distributions may have four or more states. In (a) of FIG. 7 , threshold voltage distributions having a first state P1 to a (n+3) state P(n+3) are exemplified, and the first state P1 corresponds to the erased state, and , by performing the program loop, the threshold voltages of the memory cells may be changed from the first state P1 to the second state P2 to the (n+3)th state (P(n+3)). In each program loop, program operations for programming to the plurality of states may be respectively performed. Also, in each program loop, a verify operation may be performed in relation to each state in order to verify the program operation of each of the plurality of states.
도 7의 (b)는 프로그램 루프에서 선택 워드라인으로 인가되는 전압(또는, 전압 펄스)의 예를 나타낸다. 도 7의 (b)에서는, 설명의 편의상 제N 내지 제(N+2) 프로그램 루프에서 제n 상태(Pn)에 관련된 프로그램 동작과, 제n 내지 제(n+3) 상태들에 대한 검증 동작이 예시된다. 또한 도 7의 (c)에서는 제n 상태(Pn)와 관련하여 프로그램 동작에 따른 문턱 전압 산포의 변동 예가 도시된다. 또한, 소정의 타이밍에서 패스/페일 여부가 판단될 수 있고, 예시적인 실시예에서 각 상태 별로 패스/페일 여부의 판단은 서로 다른 타이밍에 수행될 수도 있다. 예컨대, 제N 프로그램 루프에서 제n 상태(Pn)에 대한 패스/페일 판단이 수행되고, 제(N+1) 프로그램 루프에서 제n+1 상태(Pn+1)에 대한 패스/페일 판단이 수행되며, 제(N+2) 프로그램 루프에서 제n+2 상태(Pn+2)에 대한 패스/페일 판단이 수행되는 것으로 가정된다. 이와 함께, 도 7에서는 제n 상태(Pn)와 제(n+1) 상태로의 프로그램 동작에 있어서, 각 프로그램 루프에서 수행되는 프로그램 동작의 예가 더 도시된다.7B illustrates an example of a voltage (or voltage pulse) applied to a selected word line in a program loop. In FIG. 7B , for convenience of explanation, a program operation related to the nth state Pn and a verification operation for the nth to (n+3)th states in the Nth to (N+2)th program loops This is exemplified. Also, in FIG. 7C , an example of a change in threshold voltage distribution according to a program operation in relation to the n-th state Pn is illustrated. Also, pass/fail may be determined at a predetermined timing, and in an exemplary embodiment, pass/fail determination may be performed at different timings for each state. For example, pass/fail determination is performed on the nth state Pn in the Nth program loop, and pass/fail determination is performed on the n+1th state Pn+1 in the (N+1)th program loop. It is assumed that pass/fail determination for the n+2th state (Pn+2) is performed in the (N+2)th program loop. In addition, in FIG. 7 , in the program operation to the n-th state (Pn) and the (n+1)-th state, an example of a program operation performed in each program loop is further illustrated.
먼저, 제N 프로그램 루프에서 프로그램 동작을 위한 프로그램 전압이 인가될 수 있고, 또한 제n 내지 제(n+3) 상태들 각각에 대해 전술한 실시예에서의 2-스텝 검증 동작이 수행될 수 있다. 또한, 제n 상태와 관련하여 코어스 오프 셀(제1 메모리 셀)과 코어스 오프/파인 온 셀(제2 메모리 셀)이 판별될 수 있고, 제n 상태의 프로그램에 대한 패스/페일 여부의 판정 결과에 따라 프로그램 패스가 판정된 것으로 가정된다. First, a program voltage for a program operation may be applied in the N-th program loop, and the two-step verification operation in the above-described embodiment may be performed for each of the n-th to (n+3)-th states. . In addition, a coarse-off cell (first memory cell) and a coarse-off/fine-on cell (second memory cell) may be discriminated in relation to the n-th state, and a result of determining whether to pass/fail the program in the n-th state It is assumed that the program path is determined according to
상기와 같은 제N 프로그램 루프에서의 동작에 따라, 다음의 프로그램 루프들에서 점선으로 도시된 바와 같이 제n 상태에 관련된 검증 동작이 스킵될 수 있다. 또한, 제(N+1) 프로그램 루프에서 제1 메모리 셀에 대해서는 노멀 프로그램 동작이 수행될 수 있고, 또한 제2 메모리 셀에 대해서는 포싱 프로그램 동작이 수행될 수 있다. 도 7의 (c)에서는 제(N+1) 프로그램 루프의 프로그램 동작에 따라, 제1 메모리 셀이 코어스 오프/파인 온 셀로 변동되고, 제2 메모리 셀이 파인 오프 셀로 변동되는 예가 도시된다. 또한, 제(N+1) 프로그램 루프에서 제(n+1) 상태와 관련하여 패스/페일 판단이 수행될 수 있고, 프로그램 패스로 판단되는 경우 다음의 프로그램 루프(예컨대, 제(N+2) 프로그램 루프)에서, 제(n+1) 상태와 관련하여서는 검증 동작이 스킵될 수 있다.According to the operation in the N-th program loop as described above, the verification operation related to the n-th state may be skipped as shown by a dotted line in the following program loops. Also, in the (N+1)th program loop, a normal program operation may be performed on the first memory cell and a forcing program operation may be performed on the second memory cell. 7C illustrates an example in which the first memory cell is changed to a coarse-off/fine-on cell and the second memory cell is changed to a fine-off cell according to a program operation of the (N+1)th program loop. In addition, pass/fail determination may be performed in relation to the (n+1)th state in the (N+1)th program loop, and when it is determined as the program pass, the next program loop (eg, (N+2)th program loop), the verify operation may be skipped with respect to the (n+1)th state.
제(N+2) 프로그램 루프에서, 제n 상태와 관련하여 코어스 오프/파인 온 셀에 대해서만 포싱 프로그램 동작이 선택적으로 수행될 수 있고, 상기 프로그램에 따라 메모리 셀들이 파인 오프 셀로 변동될 수 있다. 또한, 제(N+2) 프로그램 루프에서, 제(n+1) 상태와 관련하여서는 노멀 프로그램 동작 및 포싱 프로그램 동작이 수행될 수 있고, 그 다음의 프로그램 루프에서는 포싱 프로그램 동작이 수행될 수 있을 것이다. 또한, 제(n+2) 상태와 관련하여 제(N+2) 프로그램 루프에서 패스/페일 판단이 수행될 수 있고, 프로그램 패스인 것으로 판단되면 전술한 실시예들에 따라 제(n+2) 상태로의 프로그램 동작이 수행되는 적어도 2 회의 프로그램 루프들에서 검증 동작이 스킵될 수 있을 것이다. In the (N+2)th program loop, a forcing program operation may be selectively performed only on coarse-off/fine-on cells in relation to the n-th state, and memory cells may be changed to fine-off cells according to the program. Also, in the (N+2)th program loop, a normal program operation and a forcing program operation may be performed in relation to the (n+1)th state, and a forcing program operation may be performed in the next program loop. . In addition, in relation to the (n+2)th state, pass/fail determination may be performed in the (N+2)th program loop, and when it is determined that the program pass is the (n+2)th state according to the above-described embodiments, pass/fail determination may be performed. The verify operation may be skipped in at least two program loops in which the program operation to state is performed.
도 8 및 도 9a,b는 본 개시의 다른 예시적인 실시예에 따른 기록 동작을 나타내는 플로우차트이다. 8 and 9A and B are flowcharts illustrating a write operation according to another exemplary embodiment of the present disclosure.
도 8을 참조하면, 제1 내지 제N 프로그램 루프들이 수행되고(S31), 상기 제1 내지 제N 프로그램 루프들에서는 전술한 실시예들에 따른 프로그램 동작 및 검증 동작이 수행될 수 있다. 그리고, 소정의 타이밍에서 프로그램 패스/페일 여부가 판단될 수 있고, 프로그램이 패스된 것으로 판단될 수 있다(S32).Referring to FIG. 8 , first to Nth program loops may be performed ( S31 ), and the program operation and verification operation according to the above-described embodiments may be performed on the first to Nth program loops. Then, whether the program pass/fail may be determined at a predetermined timing, and it may be determined that the program has been passed ( S32 ).
제N 프로그램 루프의 실행에 따라 메모리 셀들은 다양한 문턱 전압들을 가질 수 있고, 2-스텝 검증 동작을 통해 코어스 온 셀에 상응하는 제1 메모리 셀들과 코어스 오프/파인 온 셀에 상응하는 제2 메모리 셀들이 판별될 수 있다. 또한, 제1 메모리 셀들이 존재하지 않고 제2 메모리 셀들만이 존재하는 지가 판단될 수 있고(S33), 제1 메모리 셀들이 존재하지 않고 제2 메모리 셀들만이 존재하는 경우, 추가의 검증 동작을 수행함이 없이 포싱 프로그램 전압을 이용한 1 회의 프로그램 루프를 수행함으로써, 상기 제2 메모리 셀들에 대해 포싱 프로그램을 수행하고 난 후 기록 동작이 완료될 수 있다(S34). Memory cells may have various threshold voltages according to the execution of the Nth program loop, and through a two-step verification operation, first memory cells corresponding to coarse-on cells and second memory cells corresponding to coarse-off/fine-on cells can be identified. In addition, it may be determined whether the first memory cells do not exist and only the second memory cells exist ( S33 ). When the first memory cells do not exist and only the second memory cells exist, an additional verification operation is performed By performing one program loop using the forcing program voltage without performing the forcing program, the write operation may be completed after performing the forcing program on the second memory cells (S34).
반면에, 제1 메모리 셀들과 제2 메모리 셀들이 함께 존재하는 경우에는 추가의 검증 동작을 수행함이 없이 적어도 2 회의 프로그램 루프들이 더 수행될 수 있다. 예컨대, 제(N+1) 번째 프로그램 루프에서 노멀 프로그램 전압을 이용하여 제1 메모리 셀들에 대해 노멀 프로그램이 수행되고, 포싱 프로그램 전압을 이용하여 제2 메모리 셀들에 대해 포싱 프로그램이 수행될 수 있다(S35). 또한, 제(N+2) 번째 프로그램 루프에서 포싱 전압을 이용하여 제1 메모리 셀들에 대해 포싱 프로그램이 수행될 수 있다(S36).On the other hand, when the first memory cells and the second memory cells coexist, at least two program loops may be further performed without performing an additional verification operation. For example, in the (N+1)-th program loop, a normal program may be performed on the first memory cells using a normal program voltage, and a forcing program may be performed on the second memory cells using the forcing program voltage ( S35). Also, a forcing program may be performed on the first memory cells by using the forcing voltage in the (N+2)th program loop ( S36 ).
상기와 같은 실시예에 따라, 패스/페일 판단 단계에서 메모리 셀들의 문턱 전압 산포를 기초로, 검증 동작이 수행되지 않은 추가 프로그램 루프들의 횟수가 가변될 수 있으며, 이에 따라 기록 동작에서 다수의 메모리 셀들의 문턱 전압 산포가 효과적으로 조절될 수 있다.According to the above embodiment, the number of additional program loops in which the verification operation is not performed may be changed based on the threshold voltage distribution of the memory cells in the pass/fail determination step, and accordingly, in the write operation, a plurality of memory cells Their threshold voltage distribution can be effectively controlled.
도 9a,b에서는 검증 동작이 스킵되는 프로그램 루프들이 3 회 이상 수행되는 경우가 예시된다. 9A and 9B exemplify a case in which program loops in which a verification operation is skipped are performed three or more times.
도 9a를 참조하면, 제1 내지 제N 프로그램 루프들이 수행되고(S41), 상기 제1 내지 제N 프로그램 루프들에서는 전술한 실시예들에 따른 프로그램 동작 및 검증 동작이 수행될 수 있다. 그리고, 소정의 타이밍에서 프로그램 패스/페일 여부가 판단될 수 있고, 프로그램이 패스된 것으로 판단될 수 있다(S42).Referring to FIG. 9A , first to Nth program loops may be performed ( S41 ), and a program operation and a verification operation according to the above-described embodiments may be performed on the first to Nth program loops. Then, it may be determined whether the program has passed/failed at a predetermined timing, and it may be determined that the program has been passed ( S42 ).
제N 프로그램 루프의 실행에 따라 메모리 셀들은 다양한 문턱 전압들을 가질 수 있고, 코어스 온 셀에 상응하는 제1 메모리 셀들의 개수가 판별될 수 있다(S43). 예컨대, 제1 메모리 셀들의 개수는 소정의 기준 값(Ref)과 비교될 수 있고, 제1 메모리 셀들의 개수가 기준 값(Ref_1) 보다 적은 경우에는, 문턱 전압의 레벨이 코어스 온 셀의 기준이 되는 제1 문턱 전압보다 작은 메모리 셀들의 개수가 상대적으로 적음을 나타낼 수 있다. 즉, 코어스 온 셀의 개수가 상대적으로 적은 경우에는 2 회의 추가의 프로그램 루프를 실행함에 의해 기록 동작이 완료될 수 있고, 예컨대 제(N+1) 및 제(N+2) 프로그램 루프를 수행함에 의해 기록 동작이 완료될 수 있다(S44).According to the execution of the N-th program loop, the memory cells may have various threshold voltages, and the number of first memory cells corresponding to the coarse-on-cell may be determined ( S43 ). For example, the number of first memory cells may be compared with a predetermined reference value Ref, and when the number of first memory cells is less than the reference value Ref_1, the level of the threshold voltage is equal to the coarse-on-cell reference. This may indicate that the number of memory cells smaller than the first threshold voltage is relatively small. That is, when the number of coarse-on-cells is relatively small, the write operation may be completed by executing two additional program loops, for example, by performing the (N+1)th and (N+2)th program loops. A write operation may be completed by (S44).
반면에, 제1 메모리 셀들의 개수가 기준 값(Ref_1) 보다 많은 경우에는, 문턱 전압의 레벨이 코어스 온 셀의 기준이 되는 제1 문턱 전압보다 작은 메모리 셀들의 개수가 상대적으로 많음을 나타낼 수 있다. 즉, 코어스 온 셀의 개수가 상대적으로 많은 경우에는 검증 동작이 스킵되는 추가의 프로그램 루프들이 더 많이 수행될 수 있고, 일 예로서 제(N+1) 내지 제(N+3) 프로그램 루프를 수행함에 의해 기록 동작이 완료될 수 있다(S45). On the other hand, when the number of first memory cells is greater than the reference value Ref_1, it may indicate that the number of memory cells whose threshold voltage level is lower than the first threshold voltage that is the reference value of the coarse-on cell is relatively large. . That is, when the number of coarse-on-cells is relatively large, additional program loops in which the verification operation is skipped may be performed more, and as an example, (N+1)th to (N+3)th program loops are performed. The write operation may be completed by (S45).
한편, 제(N+1) 내지 제(N+3) 프로그램 루프를 수행하는 단계(S45)에서는 다양한 방식들을 통해 프로그램 동작들이 수행될 수 있다. 도 9b를 참조하면, 제(N+1) 프로그램 루프에서, 제1 메모리 셀들에 대해서는 노멀 프로그램 전압을 이용한 노멀 프로그램이 수행되고, 제2 메모리 셀들에 대해서는 포싱 프로그램 전압을 이용한 포싱 프로그램이 수행될 수 있다(S45_1). 또한, 제(N+2) 프로그램 루프에서, 제2 메모리 셀들에는 프로그램 수행이 금지되고, 제1 메모리 셀들에 대해서만 선택적으로 노멀 프로그램 전압을 이용한 노멀 프로그램이 수행될 수 있다(S45_2). 또한, 제(N+3) 프로그램 루프에서, 제2 메모리 셀들에는 프로그램 수행이 금지되고, 제1 메모리 셀들에 대해서만 선택적으로 포싱 프로그램 전압을 이용한 포싱 프로그램이 수행될 수 있다(S45_3). Meanwhile, in step S45 of performing the (N+1)th to (N+3)th program loop, program operations may be performed through various methods. Referring to FIG. 9B , in the (N+1)th program loop, a normal program using a normal program voltage may be performed on first memory cells, and a forcing program using a forcing program voltage may be performed on second memory cells. There is (S45_1). Also, in the (N+2)th program loop, program execution is prohibited on the second memory cells, and a normal program using a normal program voltage may be selectively performed only on the first memory cells ( S45_2 ). Also, in the (N+3)th program loop, the second memory cells are prohibited from being programmed, and the forcing program using the forcing program voltage may be selectively performed only on the first memory cells ( S45_3 ).
상기한 도 9b에 도시된 실시예는 하나의 수행 가능한 동작에 대한 설명으로서, 본 개시의 실시예들은 이에 국한될 필요가 없다. 예컨대, 검증 동작이 스킵되는 추가의 프로그램 루프들이 더 많이 수행될 수도 있고, 또한 각각의 프로그램 루프에서 다른 방식의 프로그램 동작이 적용될 수 있다. 예컨대, 제1 메모리 셀들에 대해 제(N+2) 번째 프로그램 루프 및 제(N+3) 번째 프로그램 루프에서 포싱 프로그램이 수행되도록 프로그램 루프들이 제어될 수도 있을 것이다. 또는, 제1 메모리 셀들에 대해 제(N+1) 번째 프로그램 루프 내지 제(N+3) 번째 프로그램 루프에서 포싱 프로그램이 수행되도록 프로그램 루프들이 제어될 수도 있을 것이다.The embodiment shown in FIG. 9B is a description of one possible operation, and the embodiments of the present disclosure are not limited thereto. For example, more additional program loops in which the verify operation is skipped may be performed, and a different type of program operation may be applied to each program loop. For example, the program loops may be controlled such that the forcing program is performed in the (N+2)th program loop and the (N+3)th program loop for the first memory cells. Alternatively, the program loops may be controlled such that the forcing program is performed in the (N+1)th program loop to the (N+3)th program loop for the first memory cells.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 도면이다. 도 10에서는 메모리 장치에 구비되는 페이지 버퍼(400)가 예시되고, 다수의 프로그램 루프들에서 페이지 버퍼(400)의 일 동작 예가 개시된다.10 is a diagram illustrating an implementation example of a memory device according to an exemplary embodiment of the present disclosure. In FIG. 10 , the
페이지 버퍼(400)는 비트 라인들(BL1~BLK)에 대응하는 다수의 버퍼 유닛들(예컨대, 제1 내지 제K 버퍼 유닛들(BU1~BUK))을 포함할 수 있다. 각각의 버퍼 유닛은 데이터 독출 동작, 또는 검증 동작 시에 감지 증폭기로서 기능할 수 있고, 또한 기록 동작시에 기록 드라이버의 기능을 수행할 수 있다. 또한, 도 10에는 도시되지 않았으나, 각각의 버퍼 유닛은 기록 데이터 및/또는 독출 데이터를 저장하는 하나 이상의 래치들(미도시)을 포함할 수 있다.The
프로그램 동작 및 검증 동작이 수행되는 제N 프로그램 루프에서, 프로그램 동작을 수행하기 위해 비트라인들(BL1~BLK)에 대한 셋업 동작이 수행될 수 있다. 셋업 동작을 통해 비트라인들(BL1~BLK)이 다양한 전압 레벨들로서 셋업 될 수 있다. 예컨대, 노멀 프로그램 동작에서, 프로그램이 금지되는 메모리 셀들에 대응하는 비트라인들은 전원전압으로 셋업 될 수 있고, 프로그램이 수행되는 메모리 셀들에 대응하는 비트라인들은 접지전압으로 셋업 될 수 있다. 또한, 비트라인 포싱에 기반하는 포싱 프로그램 동작에서, 프로그램이 금지되는 메모리 셀들에 대응하는 비트라인들은 전원전압으로 셋업 될 수 있고, 프로그램이 수행되는 메모리 셀들에 대응하는 비트라인들은 접지전압과 전원전압 사이의 레벨을 갖는 전압으로 셋업될 수 있다.In the N-th program loop in which the program operation and the verify operation are performed, a setup operation may be performed on the bit lines BL1 to BLK to perform the program operation. The bit lines BL1 to BLK may be set up as various voltage levels through a setup operation. For example, in a normal program operation, bit lines corresponding to memory cells for which programming is prohibited may be set to a power supply voltage, and bit lines corresponding to memory cells to be programmed may be set to a ground voltage. In addition, in the forcing program operation based on the bit line forcing, bit lines corresponding to memory cells for which programming is prohibited may be set with a power supply voltage, and bit lines corresponding to memory cells on which programming is performed may have a ground voltage and a power supply voltage. It can be set up to a voltage with a level in between.
한편, 제N 프로그램 루프에서, 2-스텝 검증 동작이 수행됨에 따라 적어도 2 개의 문턱 전압들을 기준으로 데이터가 독출될 수 있고, 독출된 데이터들은 비트 라인들(BL1~BLK)을 통해 페이지 버퍼(400)로 제공될 수 있다. 일 예로서, 제1 문턱 전압을 기준으로 데이터가 독출되어 비트라인들(BL1~BLK)을 통해 페이지 버퍼(400)로 제공됨과 함께, 제1 문턱 전압 보다 큰 제2 문턱 전압을 기준으로 데이터가 독출되어 비트라인들(BL1~BLK)을 통해 페이지 버퍼(400)로 제공될 수 있다. 예컨대, 제1 문턱 전압을 기준으로 독출된 데이터(DATA_C)를 기초로 코어스 온 셀 및 코어스 오프 셀이 판별될 수 있고, 제2 문턱 전압을 기준으로 독출된 데이터(DATA_F)를 기초로 파인 온 셀 및 파인 오프 셀이 판별될 수 있다. 또한, 상기한 데이터(DATA_C) 및 데이터(DATA_F)는 페이지 버퍼(400) 내의 래치들(미도시)에 저장될 수 있다.Meanwhile, in the N-th program loop, as the two-step verification operation is performed, data may be read based on at least two threshold voltages, and the read data may be read in the
한편, 검증 동작이 스킵되는 제(N+1) 프로그램 루프 및 제(N+2) 프로그램 루프에서, 페이지 버퍼(400)를 통해 데이터를 수신함이 없이, 비트라인들(BL1~BLK)에 대한 셋업 동작이 선택적으로 수행될 수 있다. 예컨대, 제(N+1) 프로그램 루프 및 제(N+2) 프로그램 루프 각각에서, 노멀 프로그램을 수행하기 위한 비트라인 셋업 동작 및 포싱 프로그램을 수행하기 위한 비트라인 셋업 동작 중 적어도 하나가 수행될 수 있을 것이다.Meanwhile, in the (N+1)th program loop and the (N+2)th program loop in which the verification operation is skipped, setup for the bit lines BL1 to BLK without receiving data through the
도 11은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다. 11 is a block diagram illustrating an example in which a memory device according to embodiments of the present disclosure is applied to an SSD system.
도 11을 참조하면, SSD 시스템(500)은 호스트(510) 및 SSD(520)를 포함할 수 있다. SSD(520)는 신호 커넥터를 통해 호스트(510)와 신호(SIG)를 주고 받으며, 전원 커넥터를 통해 전원(PWR)을 입력 받는다. SSD(520)는 SSD 컨트롤러(521), 보조 전원 장치(522) 및 메모리 장치들(523_1 ~ 523_n)을 포함할 수 있다. 메모리 장치들(523_1 ~ 523_n)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. SSD 컨트롤러(521)는 다수의 채널들(Ch1~Chn)을 통해 메모리 장치들(523_1 ~ 523_n)에 연결될 수 있다. 이 때, 메모리 장치들(523_1 ~ 523_n) 각각은 도 1 내지 도 10을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다. 즉, 메모리 장치들(523_1 ~ 523_n) 각각은 기록 동작 시 다수의 프로그램 루프들을 수행할 수 있고, 상기 다수의 프로그램 루프들 중 적어도 2 회의 프로그램 루프들에서는 2-스텝 검증 동작이 수행됨이 없이 프로그램 동작만이 수행될 수 있을 것이다.Referring to FIG. 11 , the
SSD 컨트롤러(521)는 ECC(Error Correction Code) 회로(521_1) 및 AES(advanced encryption standard) 회로(521_2)를 포함할 수 있다. 이외에도, 도 11에는 도시되지 않았으나, SSD 컨트롤러(521)는 SSD(520)의 전반적인 동작을 제어하기 위한 프로세서, 버퍼, RAM(Random Access Memory), 호스트 인터페이스 및 메모리 인터페이스 등의 구성 요소들을 더 포함할 수 있을 것이다. The SSD controller 521 may include an error correction code (ECC) circuit 521_1 and an advanced encryption standard (AES) circuit 521_2 . In addition, although not shown in FIG. 11 , the SSD controller 521 may further include components such as a processor, a buffer, a random access memory (RAM), a host interface, and a memory interface for controlling the overall operation of the
ECC 회로(521_1)는 메모리 장치들(523_1 ~ 523_n)에 저장되거나 메모리 장치들(523_1 ~ 523_n)로부터 독출된 데이터에 대한 ECC 인코딩 및 ECC 디코딩 처리를 수행할 수 있다. 일 예로서, ECC 회로(521_1)는 기록 데이터에 대한 ECC 인코딩 처리를 통해 에러 검출 및 정정에 이용되는 패리티를 생성할 수 있고, 메모리 장치들(523_1 ~ 523_n)로부터 독출된 데이터 및 패리티를 기초로 에러 검출 및 정정 동작을 수행할 수 있다. 또한, AES 회로(521_2)는 SSD 컨트롤러(521)로 입/출력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를 수행할 수 있으며, 다양한 종류의 암/복호화 알고리즘(예컨대, 대칭 키 알고리즘(symmetric-key algorithm))를 이용하여 암/복호화 동작을 수행할 수 있다.The ECC circuit 521_1 may perform ECC encoding and ECC decoding on data stored in the memory devices 523_1 to 523_n or read from the memory devices 523_1 to 523_n. As an example, the ECC circuit 521_1 may generate parity used for error detection and correction through ECC encoding processing for write data, and based on the data and parity read from the memory devices 523_1 to 523_n Error detection and correction may be performed. In addition, the AES circuit 521_2 may perform at least one of an encryption operation and a decryption operation on data input/output to the SSD controller 521 , and various types of encryption/decryption algorithms (eg, , it is possible to perform encryption/decryption operations using a symmetric-key algorithm.
도 12는 본 개시의 일 실시예에 따라, 도 2의 메모리 블록의 일 구현 예를 나타내는 사시도이다.12 is a perspective view illustrating an implementation example of the memory block of FIG. 2 according to an embodiment of the present disclosure;
도 12를 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.Referring to FIG. 12 , the memory block BLK is formed in a vertical direction with respect to the substrate SUB. The substrate SUB has a first conductivity type (eg, p-type), extends along the second horizontal direction HD2 on the substrate SUB, and has a second conductivity type (eg, n-type) A common source line CSL doped with impurities of A plurality of insulating layers IL extending along the second horizontal direction HD2 are sequentially provided along the vertical direction VD on the region of the substrate SUB between two adjacent common source lines CSL, The plurality of insulating layers IL are spaced apart from each other by a specific distance in the vertical direction VD. For example, the plurality of insulating layers IL may include an insulating material such as silicon oxide.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.It is sequentially disposed along the first horizontal direction HD1 on the region of the substrate SUB between two adjacent common source lines CSL, and penetrates the plurality of insulating layers IL along the vertical direction VD. A plurality of pillars (pillars) (P) is provided. For example, the plurality of pillars P may pass through the plurality of insulating layers IL to make contact with the substrate SUB. Specifically, a surface layer S of each pillar P may include the first type silicon material and function as a channel region. Meanwhile, the inner layer I of each pillar P may include an insulating material such as silicon oxide or an air gap.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL0 ~ WL7)과 같은 게이트 전극(GE)이 제공된다.In a region between two adjacent common source lines CSL, a charge storage layer CS is provided along exposed surfaces of the insulating layers IL, the pillars P, and the substrate SUB. The charge storage layer CS may include a gate insulating layer (also referred to as a 'tunneling insulating layer'), a charge trap layer, and a blocking insulating layer. For example, the charge storage layer CS may have an oxide-nitride-oxide (ONO) structure. In addition, in the region between two adjacent common source lines CSL, on the exposed surface of the charge storage layer CS, gate electrodes such as the selection lines GSL and SSL and the word lines WL0 to WL7 (GE) is provided.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 ~ BL3)이 제공된다.Drains or drain contacts DR are provided on the plurality of pillars P, respectively. For example, the drains or the drain contacts DR may include a silicon material doped with impurities having the second conductivity type. Bit lines BL1 to BL3 extending in the first horizontal direction HD1 and spaced apart from each other by a specific distance along the second horizontal direction HD2 are provided on the drains DR.
도 13은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.13 is a cross-sectional view illustrating a memory device according to an embodiment of the present disclosure.
도 13을 참조하면, 메모리 장치(600)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다. 도 1 내지 도 12에 예시된 실시예들은 메모리 장치(600)에 구현될 수 있고, 예를 들어, 도 1 내지 도 12를 참조하여 상술된 페이지 버퍼는 주변 회로 영역(PERI)에 배치될 수 있다.Referring to FIG. 13 , the
메모리 장치(600)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.Each of the peripheral circuit area PERI and the cell area CELL of the
본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다. In this specification, only the
층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.The interlayer insulating
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(VD)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.The cell region CELL may provide at least one memory block. The cell region CELL may include a
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인은 제2 기판(810)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있다. In the bit line bonding area BLBA, the channel structure CH may extend in a direction perpendicular to the top surface of the
도 13에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다. 본 개시의 예시적인 실시예에서, 비트라인은 페이지 버퍼(893)와 연결될 수 있고, 노멀 프로그램 및 포싱 프로그램을 수행하기 위해 비트라인에 대한 다양한 셋업 동작이 수행될 수 있으며, 또한 본 개시의 예시적인 실시예에서 2-스텝 검증 동작을 수행하기 위해 제1 문턱 전압을 기준으로 독출된 데이터와 제2 문턱 전압을 기준으로 독출된 데이터가 비트라인을 통해 페이지 버퍼(893)로 제공될 수 있다. 즉, 검증 동작이 스킵되는 프로그램 루프에서는 상기 제1 및 제2 문턱 전압들을 기준으로 독출된 데이터가 페이지 버퍼(893)로 제공되지 않을 수 있다.13 , an area in which the channel structure CH and the bit line are disposed may be defined as the bit line bonding area BLBA. The bit line may be electrically connected to the
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 수평 방향을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다. In the word line bonding area WLBA, the word lines 830 may extend in the second horizontal direction HD2 parallel to the top surface of the
셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.The cell contact plugs 840 may be electrically connected to
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.A common source
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 13을 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.Meanwhile, input/
도 13을 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다. Referring to FIG. 13 , an upper
실시예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 13을 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다. In some embodiments, the
실시예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(600)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(600)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.In some embodiments, the first input/
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.In each of the external pad bonding area PA and the bit line bonding area BLBA included in each of the cell area CELL and the peripheral circuit area PERI, the metal pattern of the uppermost metal layer exists as a dummy pattern, or The uppermost metal layer may be empty.
메모리 장치(600)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다. In the external pad bonding area PA, the
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.In addition, in the bit line bonding area BLBA, the lower part of the peripheral circuit area PERI is located on the uppermost metal layer of the cell area CELL corresponding to the
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Exemplary embodiments have been disclosed in the drawings and specification as described above. Although the embodiments have been described using specific terms in the present specification, these are used only for the purpose of explaining the technical spirit of the present disclosure, and are not used to limit the meaning or the scope of the present disclosure described in the claims. . Therefore, it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be defined by the technical spirit of the appended claims.
Claims (20)
상기 메모리 셀들에 대한 프로그램 동작 및 검증 동작에 이용되는 전압들을 생성하는 전압 생성기; 및
데이터 기록과 관련하여 다수의 프로그램 루프들을 제어하고, 상기 메모리 셀들에 대해 프로그램 동작 및 검증 동작을 포함하는 제1 내지 제N 프로그램 루프와, 상기 검증 동작이 스킵되는 적어도 2 회의 프로그램 루프가 수행되도록 제어 동작을 수행하는 제어 로직을 구비하고,
상기 제N 프로그램 루프에서 프로그램의 패스/페일 여부를 판단한 결과에 따라, 프로그램 패스로 판단된 경우에 상기 적어도 2 회의 프로그램 루프가 수행되는 것을 특징으로 하는 메모리 장치.a memory cell array including a plurality of memory cells;
a voltage generator that generates voltages used for a program operation and a verification operation on the memory cells; and
A plurality of program loops are controlled in relation to data writing, and the first to Nth program loops including a program operation and a verify operation and at least two program loops in which the verify operation is skipped are performed on the memory cells. having control logic to perform an operation,
The memory device of claim 1 , wherein the program loop is performed at least two times when a program pass is determined according to a result of determining whether a program is pass/failed in the Nth program loop.
상기 적어도 2 회의 프로그램 루프는,
상기 메모리 셀들 중 일부의 제1 메모리 셀들에 대한 노멀 프로그램 전압을 이용한 노멀 프로그램 동작과, 상기 메모리 셀들 중 다른 일부의 제2 메모리 셀들에 대한 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+1) 프로그램 루프와,
상기 제1 메모리 셀들에 대한 상기 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+2) 프로그램 루프를 포함하는 것을 특징으로 하는 메모리 장치.According to claim 1,
the at least two program loops,
(N+) th (N+), including a normal program operation using a normal program voltage for some first memory cells of the memory cells and a forcing program operation using a forcing program voltage for second memory cells of some other of the memory cells 1) a program loop;
and a (N+2)th program loop including a forcing program operation using the forcing program voltage for the first memory cells.
상기 제어 로직은,
상기 제1 내지 제N 프로그램 루프에서, 상기 전압 생성기가 상기 프로그램 동작 및 상기 검증 동작에 이용되는 전압들을 생성하도록 제어하고,
상기 적어도 2 회의 프로그램 루프에서, 상기 전압 생성기가 상기 프로그램 동작에 이용되는 전압들을 선택적으로 생성하도록 제어하는 것을 특징으로 하는 메모리 장치.3. The method of claim 2,
The control logic is
in the first to Nth program loops, control the voltage generator to generate voltages used for the program operation and the verify operation;
and controlling the voltage generator to selectively generate voltages used for the program operation in the at least two program loops.
상기 검증 동작은, 제1 문턱 전압을 기준으로 코어스 온 셀 및 코어스 오프 셀을 판별하는 동작과, 제2 문턱 전압을 기준으로 파인 온 셀 및 파인 오프 셀을 판별하는 동작을 포함하고,
상기 제2 문턱 전압은 상기 제1 문턱 전압보다 큰 것을 특징으로 하는 메모리 장치.3. The method of claim 2,
The verification operation includes an operation of discriminating a coarse-on-cell and a coarse-off cell based on a first threshold voltage and an operation of discriminating a fine-on-cell and a fine-off cell based on a second threshold voltage,
The second threshold voltage is greater than the first threshold voltage.
상기 제1 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들이 상기 제1 메모리 셀들에 해당하고, 상기 제1 문턱 전압보다 크고 상기 제2 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들이 상기 제2 메모리 셀들에 해당하는 것을 특징으로 하는 메모리 장치.5. The method of claim 4,
Memory cells having a threshold voltage level lower than the first threshold voltage correspond to the first memory cells, and memory cells having a threshold voltage level greater than the first threshold voltage and lower than the second threshold voltage are the second memory cells. A memory device, characterized in that it corresponds to the cells.
상기 프로그램 패스/페일 여부의 판단은, 상기 제1 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들 또는 상기 제2 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들의 개수를 카운팅함에 의해 수행되는 것을 특징으로 하는 메모리 장치.5. The method of claim 4,
The determination of whether the program pass/fail is performed by counting the number of memory cells having a threshold voltage level lower than the first threshold voltage or memory cells having a threshold voltage level lower than the second threshold voltage memory device.
다수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼를 더 구비하고,
상기 페이지 버퍼는, 상기 제1 내지 제N 프로그램 루프에서, 상기 검증 동작과 관련하여 상기 다수의 비트라인들을 통해 상기 메모리 셀 어레이로부터 독출된 데이터를 수신하고,
상기 적어도 2 회의 프로그램 루프에서, 상기 다수의 비트라인들을 통해 데이터가 상기 페이지 버퍼로 제공되는 동작이 스킵되는 것을 특징으로 하는 메모리 장치.According to claim 1,
a page buffer connected to the memory cell array through a plurality of bit lines;
the page buffer receives data read from the memory cell array through the plurality of bit lines in connection with the verify operation in the first to Nth program loops;
and in the at least two program loops, an operation of providing data to the page buffer through the plurality of bit lines is skipped.
소정의 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들의 개수를 카운팅함에 의해 프로그램 패스/페일 여부를 판단하는 단계;
프로그램 패스로 판단된 경우, 상기 메모리 셀들 중 일부의 제1 메모리 셀들에 대한 노멀 프로그램 전압을 이용한 노멀 프로그램 동작과, 상기 메모리 셀들 중 다른 일부의 제2 메모리 셀들에 대한 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+1) 프로그램 루프를 수행하는 단계; 및
상기 제1 메모리 셀들에 대해 상기 포싱 프로그램 전압을 이용한 포싱 프로그램 동작을 포함하는 제(N+2) 프로그램 루프를 수행하는 단계를 구비하고,
상기 제(N+1) 프로그램 루프 및 제(N+2) 프로그램 루프 각각에서 검증 동작이 스킵되는 것을 특징으로 하는 메모리 장치의 동작방법.performing an N-th program loop including a program operation and a verify operation on memory cells (where N is an integer greater than or equal to 1);
determining whether to pass/fail a program by counting the number of memory cells having a threshold voltage level lower than a predetermined threshold voltage;
When it is determined as a program pass, a normal program operation using normal program voltages for some of the first memory cells of the memory cells and a forcing program operation using a forcing program voltage for second memory cells of some of the memory cells performing an (N+1)th program loop including and
performing a (N+2)th program loop including a forcing program operation using the forcing program voltage on the first memory cells;
The method of operating a memory device, wherein a verify operation is skipped in each of the (N+1)th program loop and the (N+2)th program loop.
상기 제N 프로그램 루프에서 수행되는 검증 동작은, 제1 문턱 전압을 기준으로 코어스 온 셀 및 코어스 오프 셀을 판별하는 동작과, 제2 문턱 전압을 기준으로 파인 온 셀 및 파인 오프 셀을 판별하는 동작을 포함하고,
상기 제2 문턱 전압은 상기 제1 문턱 전압보다 큰 것을 특징으로 하는 메모리 장치의 동작방법.9. The method of claim 8,
The verification operation performed in the N-th program loop includes an operation of determining a coarse-on-cell and a coarse-off cell based on a first threshold voltage and an operation of determining a fine-on-cell and a fine-off cell based on a second threshold voltage including,
The method of operating a memory device, wherein the second threshold voltage is greater than the first threshold voltage.
상기 제1 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들이 상기 제1 메모리 셀들에 해당하고, 상기 제1 문턱 전압보다 크고 상기 제2 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들이 상기 제2 메모리 셀들에 해당하는 것을 특징으로 하는 메모리 장치의 동작방법.10. The method of claim 9,
Memory cells having a threshold voltage level lower than the first threshold voltage correspond to the first memory cells, and memory cells having a threshold voltage level greater than the first threshold voltage and lower than the second threshold voltage are the second memory cells. An operating method of a memory device, characterized in that corresponding to the cells.
상기 프로그램 패스/페일 여부를 판단하는 단계는, 상기 제1 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들 또는 상기 제2 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 메모리 셀들의 개수를 카운팅하는 것을 특징으로 하는 메모리 장치의 동작방법.10. The method of claim 9,
The determining of whether to pass/fail the program includes counting the number of memory cells having a threshold voltage level lower than the first threshold voltage or memory cells having a threshold voltage level lower than the second threshold voltage A method of operating a memory device.
상기 프로그램 패스/페일 여부를 판단하는 단계에서 프로그램 페일로 판단된 경우,
상기 제(N+1) 프로그램 루프를 수행하기 전에, 프로그램 동작 및 검증 동작을 포함하는 프로그램 루프를 적어도 1 회 더 수행하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.9. The method of claim 8,
If it is determined as a program fail in the step of determining whether the program pass/fail,
The method of claim 1, further comprising: performing a program loop including a program operation and a verify operation at least once more before performing the (N+1)th program loop.
상기 메모리 셀들 각각은 워드라인 및 비트라인에 연결되고,
상기 노멀 프로그램 동작이 수행되는 메모리 셀의 상기 워드라인 및 비트라인 사이의 전압 레벨 차이는, 상기 포싱 프로그램 동작이 수행되는 메모리 셀의 상기 워드라인 및 비트라인 사이의 전압 레벨 차이보다 큰 것을 특징으로 하는 메모리 장치의 동작방법.9. The method of claim 8,
each of the memory cells is connected to a word line and a bit line;
A voltage level difference between the word line and the bit line of the memory cell on which the normal program operation is performed is greater than a voltage level difference between the word line and the bit line of the memory cell on which the forcing program operation is performed. A method of operating a memory device.
상기 포싱 프로그램 동작에서, 상기 노멀 프로그램 동작시 워드라인으로 인가되는 전압과 동일한 레벨의 전압이 워드라인으로 제공되고, 상기 노멀 프로그램 동작시 비트라인에 셋업되는 전압보다 큰 레벨의 전압이 비트라인에 셋업되는 것을 특징으로 하는 메모리 장치의 동작방법.14. The method of claim 13,
In the forcing program operation, a voltage of the same level as the voltage applied to the word line is provided to the word line during the normal program operation, and a voltage of a level greater than the voltage set on the bit line is set up on the bit line during the normal program operation A method of operating a memory device, characterized in that it becomes.
상기 프로그램 패스/페일 여부를 판단하는 동작과 상기 제(N+1) 프로그램 루프에서의 노멀 프로그램 동작 또는 포싱 프로그램 동작은 병렬하게 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.9. The method of claim 8,
The method of operating a memory device, wherein the operation of determining whether the program pass/fail is performed and a normal program operation or a forcing program operation in the (N+1)th program loop are performed in parallel.
상기 메모리 장치는 페이지 버퍼를 구비하고,
상기 제N 프로그램 루프에서 상기 검증 동작이 수행됨에 따라, 상기 메모리 셀들로부터 독출된 데이터가 상기 페이지 버퍼로 제공되고,
상기 제(N+1) 프로그램 루프 및 제(N+2) 프로그램 루프 각각에서 상기 검증 동작이 스킵됨에 따라, 상기 페이지 버퍼로 데이터가 제공되지 않는 것을 특징으로 하는 메모리 장치의 동작방법.9. The method of claim 8,
The memory device includes a page buffer,
As the verify operation is performed in the Nth program loop, data read from the memory cells is provided to the page buffer;
The method of claim 1, wherein data is not provided to the page buffer as the verify operation is skipped in each of the (N+1)th program loop and the (N+2)th program loop.
상기 제N 프로그램 루프에서의 프로그램 결과를 기초로 프로그램 패스/페일 여부를 판단하는 단계; 및
프로그램 패스로 판단된 경우, 상기 메모리 셀들에 대해 검증 동작을 포함하지 않는 제(N+1) 내지 제(N+A) 프로그램 루프를 수행하는 단계(단, A은 2 이상의 정수)를 구비하고,
상기 제(N+1) 내지 제(N+A) 프로그램 루프 각각에서, 노멀 프로그램 전압을 이용한 노멀 프로그램 동작 및 포싱 프로그램 전압을 이용한 포싱 프로그램 동작 중 적어도 하나가 수행되는 것을 특징으로 하는 메모리 장치의 동작방법.performing first to N-th program loops including a program operation and a verify operation on memory cells (where N is an integer of 2 or more);
determining whether to pass/fail a program based on a program result in the N-th program loop; and
If it is determined as a program pass, performing (N+1)th to (N+A)th program loops that do not include a verification operation on the memory cells (where A is an integer greater than or equal to 2);
The operation of the memory device, wherein at least one of a normal program operation using a normal program voltage and a forcing program operation using the forcing program voltage is performed in each of the (N+1)th to (N+A)th program loops Way.
상기 메모리 셀들이 멀티레벨 셀에 해당함에 따라, 상기 각각의 프로그램 루프는 다수의 문턱 전압 상태들로의 프로그램 동작을 포함하고,
상기 제(N+1) 내지 제(N+A) 프로그램 루프 각각에서, 상기 다수의 문턱 전압 상태들 중 적어도 하나의 상태에 관련된 검증 동작이 스킵되는 것을 특징으로 하는 메모리 장치의 동작방법.18. The method of claim 17,
As the memory cells correspond to multilevel cells, each program loop includes a program operation to a plurality of threshold voltage states;
The method of claim 1 , wherein a verification operation related to at least one of the plurality of threshold voltage states is skipped in each of the (N+1)th to (N+A)th program loops.
상기 제N 프로그램 루프에서의 검증 동작에 의해, 제1 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 제1 메모리 셀과, 상기 제1 문턱 전압보다 크고 상기 제2 문턱 전압보다 낮은 문턱 전압 레벨을 갖는 제2 메모리 셀이 판별되는 것을 특징으로 하는 메모리 장치의 동작방법.18. The method of claim 17,
A first memory cell having a threshold voltage level lower than a first threshold voltage and a second memory cell having a threshold voltage level greater than the first threshold voltage and lower than the second threshold voltage through the verify operation in the N-th program loop A method of operating a memory device, characterized in that the memory cells are identified.
상기 제(N+1) 내지 제(N+A) 프로그램 루프는,
상기 제1 메모리 셀에 대해 상기 노멀 프로그램 동작을 수행하고, 상기 제2 메모리 셀에 대해 상기 포싱 프로그램 동작을 수행하는 프로그램 루프와,
상기 제1 메모리 셀에 대해 상기 포싱 프로그램 동작을 수행하는 프로그램 루프를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.20. The method of claim 19,
The (N+1)th to (N+A)th program loops are
a program loop for performing the normal program operation on the first memory cell and the forcing program operation on the second memory cell;
and a program loop for performing the forcing program operation on the first memory cell.
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2020
- 2020-11-18 KR KR1020200154579A patent/KR20220007489A/en active Search and Examination
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination |