KR20220005579A - 사이리스터 회로 및 사이리스터 보호 방법 - Google Patents

사이리스터 회로 및 사이리스터 보호 방법 Download PDF

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KR20220005579A
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KR1020217040071A
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레토 슈타틀러
랄프 베힐레
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에이비비 슈바이쯔 아게
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Abstract

사이리스터 회로(100)는 적어도 하나의 사이리스터(10, 20)를 포함하는 적어도 하나의 브랜치, 사이리스터 제어 회로(50) 및 전류 검출기(60, 61)를 포함한다. 전류 검출기(60, 61)는, 사이리스터를 통해서 흐르는 전류를 나타내는 전류 값을 검출하도록 그리고 검출된 전류 값을 사이리스터 제어 회로 내로 입력하도록 구성된다. 사이리스터 제어 회로는, 사이리스터의 저하된 차단 능력을 기초로, 검출된 전류 값이 미리 결정된 전류 문턱값을 초과하는 오류 조건을 결정하도록 구성된다. 결정 결과에 따라, 사이리스터 제어 회로는 사이리스터를 전도 상태로 트리거링한다.

Description

사이리스터 회로 및 사이리스터 보호 방법
본 개시 내용은, 적어도 사이리스터를 포함하는 적어도 하나의 브랜치(branch)를 갖는 사이리스터 회로, 및 적어도 하나의 브랜치 내의 사이리스터를 보호하기 위한 사이리스터 보호 방법에 관한 것이다.
고전압, 고전류 적용예에서, 전자 장치는 종종 전력 전자 구성요소로서 사이리스터를 이용한다. 게이트에서 트리거 전류를 수신하면, 사이리스터는 그 양극 단자로부터 그 음극 단자까지 그 반도체 접합부의 스택(stack of semiconductor junction)을 통해서 경로 내에서 전류를 전도(conduct)하기 시작한다. 문헌에서, 트리거링은 또한 파이어링(firing) 또는 게이팅(gating)이라고 지칭된다. 트리거링 되지 않는 경우에, 사이리스터는 비-전도 상태 또는 차단 상태에 있는다.
그에 따라, 사이리스터는 다양한 적용예에서 전류를 제어하기 위해서, 예를 들어 크로 바(crow bar), 고전력 정류기 등으로서 사용된다. 사이리스터 또는 다수의 직렬-연결 사이리스터의 스택이 역병렬 방식으로 연결될 때, 이들은, 예를 들어 AC 퍼니스(furnace)와 같은 AC 적용예에서, 양 방향으로의 전류를 제어하기 위해서 사용될 수 있다.
전형적인 적용예에서, 오류 전류 조건이 발생될 수 있다. 이러한 경우에, 오류 전류의 전도와 관련된 사이리스터가 통상적으로 차단된다. 접합부의 온도 또는 접합부 온도가 높은 값까지 상승됨에 따라, 사이리스터의 차단 능력이 저하되기 시작하여, 접합부를 통한 높은 저항의 전기 경로를 초래한다. 따라서, 차단 상태에서 그리고 오류 전류 조건에서, 접합부 온도의 상승이 추가적으로 촉진될 수 있고, 이는 사이리스터의 고장 또는 열적 파괴를 초래할 수 있다.
사이리스터 회로 내의 사이리스터 또는 사이리스터들을 오류 전류 조건에서의 열적 파괴로부터 보호하는 것이 바람직하다.
문헌 US 3,611,043 A는 사이리스터 스위치 및 사이리스터 스위치와 직렬로 제공되는 백업 브레이커(backup breaker)를 포함하는 전력 시스템을 위한 보호 회로를 설명한다. 보호 회로는, 사이리스터 스위치가 디스에이블링(disabled)되기 시작하는 비정상적인 이벤트에서 백업 회로 브레이커가 중단되게 한다.
본 개시 내용의 목적은 오류 전류 거동이 개선된 사이리스터 회로를 제공하는 것이다. 이러한 목적은 독립 청구항에서 규정된 바와 같은 청구대상에 의해서 달성된다. 추가적인 예시적인 실시형태가 종속 청구항 및 이하의 설명으로부터 명확해진다.
사이리스터 회로와 관련된 양태에 따라, 사이리스터 회로는 적어도 하나의 브랜치를 포함하고, 브랜치는 적어도 하나의 사이리스터를 포함한다. 사이리스터 회로는 사이리스터 제어 회로 및 전류 검출기를 더 포함한다. 사이리스터 제어 회로는 사이리스터를 선택적으로 트리거링한다. 전류 검출기는 사이리스터를 통해서 흐르는 전류를 나타내는 전류 값을 검출하도록 구성된다. 전류 검출기는 검출된 전류 값을 사이리스터 제어 회로 내로 입력하도록 추가적으로 구성된다. 사이리스터 제어 회로는, 사이리스터의 저하된 차단 능력을 기초로, 검출된 전류 값이 미리 결정된 전류 문턱값을 초과하는 오류 조건을 결정하도록 구성된다. 사이리스터 제어 회로는, 결정 결과에 따라 사이리스터를 전도 상태로 트리거링하도록 추가적으로 구성된다.
오류 조건은, 본원에서 사용된 바와 같이, 사이리스터 또는 사이리스터가 내부에 위치된 브랜치의 특정 전기 값이 한계 값을 초과하는 이벤트 또는 기간을 전형적으로 지칭한다. 한계 값은 특정 값을 나타낼 수 있다.
일부 양태에서, 오류 조건은, 하나 이상의 브랜치에서 발생되는, 과다 전류 또는 과전류일 수 있다. 예를 들어, 오류 조건은 브랜치 오류, 예를 들어 하나의 브랜치 내의 과다하게 높은 전류일 수 있다. 다른 예에서, 오류 조건은 다수-브랜치 오류, 예를 들어 다수의 브랜치 내의 과다하게 높은 전류일 수 있다.
과다하게 높은 전류는, 본원에서 사용된 바와 같이, 500 ms 미만 또는 100 ms 미만 또는 10 ms 미만의 기간과 같은 짧은 기간 내에 사이리스터의 파괴를 초래할 수 있는 전류의 크기 또는 진폭을 전형적으로 지칭한다.
사이리스터 보호 방법과 관련된 양태에 따라, 사이리스터 회로의 적어도 하나의 브랜치 내의 사이리스터를 보호하기 위한 사이리스터 보호 방법은 사이리스터를 통해서 흐르는 전류를 나타내는 전류 값을 검출하는 단계, 사이리스터의 저하된 차단 능력을 기초로 전류 값이 미리 결정된 전류 문턱값을 초과하는지의 여부를 결정하는 단계, 및 결정 결과에 따라, 사이리스터를 전도 상태로 트리거링하는 단계를 포함한다.
사이리스터 회로 또는 사이리스터 보호 방법과 관련된 전술한 양태에서, 오류 조건이 발생되었다는 것을 사이리스터 제어 회로가 결정할 때, 사이리스터 제어 회로는, 사이리스터가 전도 상태가 되도록, 트리거 전류를 적어도 하나의 사이리스터의 게이트에 전달한다. 오류 조건은, 과전압 조건이 아니라, 과전류 조건으로서 검출된다. 오류 조건은, 전형적으로 사이리스터 회로를 포함하는 장치 외부의 오류 예를 들어 컨버터 외부 오류를 기초로 하는, 고전류 조건, 또는 과전류 조건을 포함한다.
오류 조건이 발생되지 않았다는 것을 사이리스터 제어 회로가 결정할 때, 사이리스터 제어 회로는 사이리스터의 정상 동작을 수행할 수 있고, 즉 정상 동작 적용예 체계에 따른 사이리스터의 선택적인 트리거 동작을 수행할 수 있다. 그러한 정상 동작 적용예 체계는 또한 사이리스터 제어 회로가 아닌 다른 장치에 의해서 수행될 수 있다. 비제한적이고 예시적인 예로서, 각각의 장치가 예를 들어 크로 바 적용예에서 크로 바 체계에 따라 사이리스터를 트리거링할 수 있고, 예를 들어 정류 적용예에서의 정류 체계에 따라 사이리스터를 트리거링할 수 있고, 또는 예를 들어 AC 아크 퍼니스의 전류 및/또는 전력 제어 체계에 따라 사이리스터를 트리거링할 수 있다.
전류 검출기는 임의의 적합한 유형의 전류 검출 장치일 수 있고, 비제한적인 예로서 유도 커플링 전류 검출기일 수 있다. 전류 문턱값은 사전에, 즉 동작 전에 미리 결정되고 설정될 수 있다. 전류 문턱값은, 예를 들어, 사이리스터의 공칭 동작 범위 또는 확장된 동작 범위를 고려하여 설정될 수 있다. 공칭 동작 범위는, 본원에서 사용된 바와 같이, 사이리스터가, 설계 한계를 넘어서 저하되거나 파괴되지 않고, 예를 들어 설계에 의해서, 영구적으로 견딜 수 있는 적어도 하나의 전류를 포함한다. 확장된 동작 범위는, 본원에서 사용된 바와 같이, 사이리스터가 제한된 기간 동안 견딜 수 있는 적어도 하나의 전류를 포함한다. 예를 들어, 전류 문턱값은 사이리스터의 최대 공칭 동작 전류 바로 위의 값으로 설정될 수 있거나, 예를 들어 공칭 동작 전류의 105%, 110% 또는 115%로 설정될 수 있다. 추가적인 예에서, 전류 문턱값은 확장된 동작 범위 바로 위의 값으로 설정될 수 있다.
사이리스터를 트리거링하는 것에 의해서 달성되는 전도 상태는 전형적으로, 본원에서 사용된 바와 같이, 전도 전류 값 거동이 의도된 상태이다. 전도 상태에서, 사이리스터의 접합부에 걸친 전기 저항은 전형적으로, 감소된 차단 조건에서, 예를 들어 접합부의 고온 상태에서 흐르는 의도되지 않은 전류의 흐름 동안에서보다, 상당히 작다.
오류 조건이 검출될 때 적어도 하나의 사이리스터를 전도 상태로 의도적으로 트리거링하는 것에 의해서, 차단 능력의 저하가 억제될 수 있고, 그에 따라 적어도 하나의 사이리스터를 통한 오류 전류로 인한 접합부 온도의 유해한 증가가 방지될 수 있다.
실시형태에 따라, 사이리스터를 전도 상태로 트리거링하는 것은 사이리스터를 전도 상태로 연속적으로 트리거링하는 것을 포함한다. 따라서, 그러한 구성은 예를 들어 결정 결과에 따라 사이리스터를 전도 상태로 연속적으로 트리거링하기 위한 것일 수 있다. 연속적으로 트리거링하는 것은, 본원에서 사용된 바와 같이, 적어도 오류 조건이 우세한 것으로 결정되는 동안, 사이리스터가 차단 상태로 되돌아 가는 것을 허용하지 않으면서, 트리거링 동작에 의해서 사이리스터의 전도 상태가 유지된다는 것을 의미한다.
실시형태에서, 사이리스터를 전도 상태로 연속적으로 트리거링하는 것은, 적어도 50 ms, 바람직하게 적어도 100 ms, 더 바람직하게 적어도 130 ms, 보다 더 바람직하게 적어도 160 ms 동안 사이리스터를 연속적으로 트리거링하는 것을 포함할 수 있다.
추가적인 실시형태에서, 사이리스터 회로는 예를 들어 브랜치 전류를 위한 회로 브레이커를 더 포함한다. 여기에서, 사이리스터를 연속적으로 트리거링할 때, 전류 브레이커의 제어가 실행되어, 예를 들어, 브랜치 전류와 같은 전류를 중단시킨다. 본원에서 사용된 바와 같이, 브랜치 전류라는 용어는, 다수의 브랜치가 제공되는 경우에 모든 브랜치 전류를 지칭할 수 있다.
회로 브레이커 동작은, 브랜치 전류를 전달하는 라인을 중단시키기 위한 기계적인 작용을 수행하는 브레이커의 작동기(actor)에 의해서 주로 이루어지는, 특정 지연, 또는 시간-랙(time-lag)을 포함한다. 회로 브레이커를 포함하는 실시형태에서, 사이리스터 제어 회로에 의한 본원에서-설명된 제어는, 오류 조건 발생으로부터 회로 브레이커에 의한 확실한 중단까지의 시간 갭을 효율적으로 연결(bridge)할 수 있다.
실시형태에서, 사이리스터를 전도 상태로 연속적으로 트리거링하는 것은, 적어도 회로 브레이커가 브랜치 전류를 전달하는 라인을 중단시키는데 소요되는 시간 동안, 사이리스터를 연속적으로 트리거링하는 것을 포함할 수 있다.
추가적인 실시형태에서, 사이리스터 회로는 복수의 브랜치, 예를 들어, 그러나 비제한적으로, 3-상 시스템에서 3개의 브랜치를 포함한다. 각각의 브랜치는 적어도 하나의 사이리스터를 포함한다. 실시형태에 따라, 각각의 브랜치 내의 사이리스터들은, 예를 들어 사이리스터 제어 회로에 의해서, 유사한 방식으로 제어된다. 예를 들어, 각각의 브랜치 내의 사이리스터들은, 본원에서 설명된 바와 같이, 결정 결과에 따라 전도 상태로 트리거링된다.
복수의 브랜치를 이용하는 실시형태에서, 회로 브레이커는, 본원에서 사용된 바와 같이, 각각의 브랜치 내의 전류를 중단하도록 구성될 수 있고, 예를 들어 모든 브랜치를 위한 공통 회로 브레이커일 수 있다. 예를 들어, 회로 브레이커는, 예를 들어, 사이리스터 또는 사이리스터들을 연속적으로 트리거링할 때 모든 브랜치 내의 브랜치 전류를 중단시키도록 제어된다.
추가적인 실시형태에 따라, 적어도 다수의 브랜치 중 하나에서 검출 전류 값이 미리 결정된 전류 문턱값을 초과할 때, 오류 조건이 결정된다. 예를 들어, 그리고 비제한적으로, 3-상 시스템의 3개의 브랜치 중 하나의 또는 2개에서만 각각의 검출 전류 값이 미리 결정된 전류 문턱값을 초과할 때, 오류 조건이 결정되고, 사이리스터 또는 사이리스터들, 바람직하게 모든 브랜치의 사이리스터가 전도 상태로 트리거링된다. 또한 추가적인 실시형태에 따라, 사이리스터 제어 회로는, 오류 조건에 따라, 각각의 브랜치의 적어도 하나의 사이리스터를 전도 상태로 트리거링하도록 구성된다.
추가적인 실시형태에 따라, 적어도 하나의 브랜치는 사이리스터의 스택을 포함한다. 사이리스터의 스택은 둘 이상의 사이리스터를 포함한다. 일 양태에서, 스택 내의 사이리스터의 수는, 스택이 연결되는 전압 레벨 또는 스택이 노출되는 전압 레벨에 따라 선택된다. 전압 레벨은, 예를 들어, 정격 전압 레벨 또는 최대 예상 전압 레벨이다.
예시적인 구성에서, 사이리스터의 스택은 10개 이상의 사이리스터, 바람직하게 20개 이상의 사이리스터, 보다 더 바람직하게 24개의 사이리스터를 포함한다. 스택은 전형적으로, 사이리스터들의 제1 직렬 연결 및 사이리스터들의 제2 직렬 연결의 구성으로 구성된다. 제1 및 제2 직렬 연결은 역병렬 연결로, 즉 하나의 브랜치 방향으로 전류를 전달하도록 그리고 하나의 브랜치 방향에 반대되는 브랜치 방향으로 전류를 전달하도록 각각 배치된다.
사이리스터의 스택을 이용하는 실시형태에서, 사이리스터 제어 회로는, 오류 조건에 따라, 각각의 브랜치 내의 스택의 모든 사이리스터를 전도 상태로 트리거링하도록 구성된다.
사이리스터의 스택이 다수의 브랜치 내에 배치되는, 사이리스터의 스택을 이용하는 추가적인 실시형태에서, 사이리스터 제어 회로는, 오류 조건에 따라, 모든 브랜치 내의 각각의 스택의 모든 사이리스터를 전도 상태로 트리거링하도록 구성된다.
양태에 따라, 사이리스터 회로는 사이리스터 제어 회로 및 전류 검출기 중 적어도 하나를 데이터 네트워크, 특히 글로벌 데이터 네트워크에 연결하기 위한 네트워크 인터페이스를 더 포함할 수 있다. 데이터 네트워크는 인터넷과 같은 TCP/IP 네트워크일 수 있다. 사이리스터 제어 회로 및/또는 전류 검출기는, 데이터 네트워크로부터 수신된 명령을 실행하기 위해서 네트워크 인터페이스에 동작 가능하게 연결된다. 명령은 사이리스터 제어 회로를 제어하기 위한 제어 명령, 예를 들어 전류 문턱값을 설정하기 위한 설정 명령, 또는 회로 브레이커 동작 명령을 포함할 수 있다. 이러한 경우에, 사이리스터 제어 회로는 제어 명령에 응답하여 과제를 실행하도록 구성된다. 명령은 상태 요청을 포함할 수 있다. 상태 요청에 응답하여, 또는 사전 상태 요청이 없이, 사이리스터 제어 회로 및/또는 전류 검출기는 상태 정보를 네트워크 인터페이스로 전송하도록 구성될 수 있고, 이어서 네트워크 인터페이스는 네트워크를 통해서 상태 정보를 전송하도록 구성된다. 명령은 업데이트 데이터를 포함하는 업데이트 명령을 포함할 수 있다. 이러한 경우에, 사이리스터 제어 회로 및/또는 전류 센서는 업데이트 명령에 응답하여 그리고 업데이트 데이터를 이용하여 업데이트를 개시하도록 구성된다. 실시형태에 따라, 네트워크 인터페이스는 한편으로 사이리스터 제어 회로 및/또는 전류 검출기와 다른 한편으로 데이터 네트워크 사이에서 디지털 신호를 송수신하도록 구성된다. 디지털 신호는 동작 명령, 전형적으로 전류 문턱값을 위한 설정 값, 및/또는 사이리스터 제어 회로 및/또는 전류 검출기 또는 네트워크에 관한 정보를 포함한다.
도면에 도시된 예시적인 실시형태를 참조하여, 본 개시 내용의 청구-대상을 더 구체적으로 설명할 것이다.
도 1은 실시형태에 따른 사이리스터 회로를 개략적으로 도시한다.
도 2은 추가적인 실시형태에 따른 사이리스터 회로를 개략적으로 도시한다.
도 3은 본원에서 설명된 실시형태에 따른 사이리스터 보호 방법의 흐름도를 도시한다.
도면 전체를 통해서, 동일하거나 유사한 부분에는 동일한 참조 기호가 제공되며, 그에 대한 설명을 반복하지는 않을 것이다.
도 1은 직렬 회로를 포함하는 브랜치를 가지는 사이리스터 회로(100)를 도시하고, 직렬 회로는 스너버 리액터(snubber reactor)(80) 및 역병렬-연결된 사이리스터(10, 20)의 쌍으로 구성된다. 병렬 리액터(81)가 전기적으로 병렬인 방식으로 직렬 회로에 연결된다. 도 1에서, 피드 라인(75)의 상류에서, 숫자 "3"은, 사이리스터 회로(100)가 3개의 브랜치의 각각에 제공되는 3-상 시스템을 나타낸다. 그러나, 본 개시 내용은 3-상 시스템으로 제한되지 않고, 1개, 2개 또는 4개 이상의 브랜치가 또한 제공될 수 있다. 3-상 회로 브레이커(70)가 제공되어, 회로 브레이커 중단 신호의 수신 시에 피드 라인(75)을 전기적으로 중단시킨다.
사이리스터 제어 회로(50)는 사이리스터(10, 20)를 선택적으로 트리거링할 수 있도록 구성된다. 선택적으로 트리거링하는 것은, 본원에서 사용된 바와 같이, 각각의 사이리스터(10, 20)를 서로 독립적으로 제어하는 사이리스터 제어 회로(50)를 포함할 수 있다. 선택적으로 트리거링하는 것은, 본원에서 사용된 바와 같이, 다수의 사이리스터(10, 20), 예를 들어 사이리스터(10, 20)의 공통 그룹 또는 (후술되는) 사이리스터(10, 20)의 스택을 함께 제어하는 사이리스터 제어 회로(50)를 또한 포함할 수 있다. 사이리스터 제어 회로(50)는 게이트 트리거 라인(55)을 통해서 각각의 사이리스터(10, 20)의 게이트와 연결될 수 있다. 도 1에 도시된 구성에서, 사이리스터 제어 회로(50)는 또한, 회로 브레이커 트리거 라인(56)을 통해서, 3-상 회로 브레이커(70)에 연결되어, 피드 라인(75)의 위상을 중단시키도록 회로 브레이커를 제어한다.
유도 전류 센서(61) 및 그에 커플링된 전류 값 출력 회로(60)를 포함하는, 전류 센서 조립체가 전류 신호 라인(65)을 통해서 사이리스터 제어 회로(50)에 연결된다. 전류 센서(61)는 사이리스터(10, 20)를 포함하는 브랜치 내에서 흐르는 전류를 검출한다. 전류 값 출력 회로(60)는 전류 센서(61)의 출력으로부터 전류 값을 계산하고, 전류 값을, 전류 신호로서, 사이리스터 제어 회로(50) 내로 입력한다.
사이리스터 제어 회로(50)에서, 전류 문턱값의 값이 미리 설정된다. 사이리스터 제어 회로(50)는, 전류 신호 라인(65)을 통해서 전류 신호로서 입력되는 브랜치 내의 전류가 전류 문턱값을 초과하는지의 여부를 결정한다. 초과는, 본원에서 사용된 바와 같이, 절대 전류 값을 초과하는 것을 포함하고, 즉 양의 부호의 전류가 최대 값보다 커지기 시작할 때 또는 음의 부호의 전류가 최소 값보다 작아지기 시작할 때 초과가 만족된다. 전형적인 실시형태에서, 최대 값은 최소 값의 역-부호의 표현이고, 즉 전류의 절대 값이 고려된다.
전류 문턱값은, 예를 들어 저저항 전류 또는 단락 전류와 같은, 브랜치 오류를 나타내도록 전형적으로 선택되고; 다시 말해서: 전류 문턱값은 전형적으로, 사이리스터의 열적 파괴와 같은 파괴를 초래할 수 있는 과전류 조건을 나타낸다.
본 실시형태에서 전류 문턱값은 사전에, 즉 동작 전에 미리 결정되고 설정될 수 있다. 여기에서, 전류 문턱값은 사이리스터의 공칭 동작 범위, 즉 본 경우에 최대 전류를 고려하여 설정된다. 최대 전류는, 사이리스터를 통해서 흐르는 전류로 인해서 접합부 온도가 상승될 때 변경되는 즉, 저하되는 차단 능력에 따라 결정될 수 있다. 최대 전류는 또한, 사이리스터가 파괴되지 않고 영구적으로 견딜 수 있는 전류가 되도록 결정될 수 있다.
오류 조건이 존재한다는 것을 사이리스터 제어 회로(50)가 결정할 때, 사이리스터 제어 회로는 게이트 트리거 신호를 게이트 트리거 라인(55)을 통해서 사이리스터(10, 20)의 게이트에 전달한다. 게이트 트리거 신호는, 본원에서 사용된 바와 같이, 예를 들어 게이트 내로 흐르는 충분한 게이트 전류를 통해서, 양극으로부터 음극까지 사이리스터의 점화 상태 또는 통과 상태를 보장하는 신호이다. 게이트 트리거 신호는 전형적으로, 펄스 폭이 적어도 50 ms, 바람직하게 적어도 100 ms 또는 적어도 130 ms 또는 적어도 160 ms인, 펄스형 신호, 또는 펄스 트레인이다.
게이트 트리거 신호를 전달하는 것과 함께, 예를 들어 게이트 트리거 신호를 전달하는 것과 동시에, 사이리스터 제어 회로(50)는 회로 브레이커 트리거 라인(56)을 통해서 회로 브레이커 트리거 신호를 전달한다. 회로 브레이커 트리거 신호는, 회로 브레이커가 중단 위치로, 즉 라인-개방 위치로 동작되도록 지시한다.
통상적인 적용예에서, 오류 조건을 만족시키는 고전류가 사이리스터(10, 20)를 포함하는 브랜치를 통해서 흐를 때, 여전히 차단 상태(즉, 미-점화 상태)에서 동작되는 임의의 사이리스터(10, 20)는, 고전류로 인해서 유발되는 온도 상승으로 인해서, 차단 능력이 저하될 수 있다. 결과적으로, 사이리스터(10, 20) 내의 pn 접합부의 온도가 더 상승된다. 오류 조건의 검출 시에 회로 브레이커(70)와 같은 회로 브레이커가 동작되더라도, 회로 브레이커의 동작을 위해서 몇 십 또는 몇 백 밀리초가 소요된다. 이러한 기간 또는 시간 갭 중에 사이리스터 내의 접합부 온도가 높은 경우에 차단하는 것은, 사이리스터를 영구적으로 저하시키는데 또는 파괴하는데 충분할 수 있다.
대조적으로, 본 개시 내용에 따라, 오류 조건이 검출될 때 사이리스터(10, 20)는 전도 상태가 되도록 동작된다. 오류 전류 즉, 과다하게 높은 전류가 사이리스터(10, 20)를 통해서 흐르는 동안, pn 접합부는 차단되지 않고, 그에 따라 전술한 기간 중에 온도 상승을 낮은 값으로 억제한다.
다시 말해서: 사이리스터(10, 20)를 통한 전류가 계량된다(metered). 오류가 발생되고 전류가 특정 레벨을 초과하는 경우, 사이리스터의 트리거링은 제어된 그리고 위상 시퀀싱된(phase sequenced) 트리거링으로부터 모든 위상의 연속적인 트리거링으로 즉각적으로 전환된다. 이는, 어떠한 감소도 없이, 오류 전류가 흐를 수 있게 하나, 사이리스터가 차단될 필요가 없음에 따라, 즉 사이리스터(10, 20)가 어떠한 과전압에 대처할 필요가 없음에 따라, 연속적인 파이어링이 사이리스터(10, 20)를 보호한다.
오류 조건에서, 또는 과전류 조건에서, 과전압 조건이 또한 반드시 존재하는 것은 아니다. 증가된 접합부 온도로 인해서, 사이리스터(10, 20)는, 이러한 상황에서, 온도 증가 없이 차단될 수 있는 특정 전압을 차단하지 못할 수 있다.
통상적인 설정에서, 사이리스터(10, 20)는, 예를 들어 차단 상태가 되도록, 그에 따라 과열되도록 제어될 수 있다. 과열된 사이리스터의 경우에, 전압 차단 능력이 크게 감소되는데, 이는 증가된 접합부 온도 때문이다. 본 기술을 이용하지 않는 통상적인 설정에서, 사이리스터(10, 20)는 추가적으로 차단하도록 제어되고, 이는 고장 및/또는 파괴를 초래할 수 있다.
사이리스터(10, 20)를 통해서 흐르는 오류 전류가 접합부를 가열하고 반도체의 전압 차단 능력을 감소시키는 반면, 전압을 더 이상 차단할 필요가 없는 것에 의해서 회로 브레이커(70)가 피드 라인(75)을 몇 십 내지 몇 백 밀리초 후에 분리함에 따라, 사이리스터(10, 20)가 보호된다. 오류 즉, 과전류는 방지되지 않으나, 오류 조건의 경우에 사이리스터(10, 20)의 차단은 방지되고, 이는 이러한 오류 전류를 전달하여야 할 때 반도체를 파괴시킬 수 있다.
본 기술에 따라, 모니터링되는 것은 전압이 아니라 고전류이며, 그러한 고전류는, 트리거 지시를 전달하기 위한 조건을 결정하기 위해서 사이리스터 제어 회로(50)에 의해서 이용된다는 것에 주목하여야 한다. 고전류, 또는 과전류는 컨버터 외부 오류로 인해서 발생된다.
본 기술을 이용하는 것에 의해서, 예를 들어, 오류 전류를 제한하기 위한 직렬 리액터를 생략할 수 있다. 임의의 그러한 리액터는 비용을 부가할 수 있고, 전기 손실로 인해서, 운영비를 증가시킬 수 있다. 이는, 고장날 수 있는 구성요소를 부가할 수 있다. 이러한 구성요소는, 본 기술의 이용에 의해서, 더 이상 필요하지 않다.
도 2는 추가적인 실시형태에 따른 사이리스터 회로를 개략적으로 도시한다. 도 2의 실시형태에서, 직렬로 연결된 사이리스터들의 스택(30) 및 직렬로 연결된 사이리스터들의 역병렬로-연결된 스택(40)이 단일 사이리스터(10, 20) 대신 제공된다. 각각의 스택(30, 40)은, 직렬로 연결된, 즉 스택된 둘 이상의 사이리스터를 포함한다. 전형적인 적용예에서, 각각의 스택(30, 40)은 적어도 10개 또는 적어도 20개의 사이리스터를 포함하고; 예를 들어, 각각의 스택(30, 40)은 24개의 사이리스터를 포함하나, 이러한 숫자로 제한되는 것은 아니다. 도 1에 도시된 구성에서와 같이, 도 2의 실시형태에서, 3개의 브랜치가 도시된 바와 같이 구성되고, 3-상 회로 브레이커(70)가 제공되어, 회로 브레이커 신호의 수신 시에 피드 라인(75)을 중단시킨다. 다시, 병렬 리액터(81)가 위상마다 제공된다. 3개의 위상이 단지 예라는 것, 그리고 본 개시 내용은 3-상 적용예로 제한되지 않고, 1-상 적용예 또는 3개가 아닌 많은 수의 위상을 가지는 다중-상 적용예에 적용될 수 있다는 것에 주목하여야 한다.
사이리스터 제어 회로(50)를 포함하는 다른 구성요소의 주요 동작 방식은 도 1의 실시형태에서 전술한 것과 대부분 동일하다.
스택(30, 40)을 이용하는 도 2의 실시형태에서, 하나 이상의 브랜치 내에서 오류 조건이 존재하는 것으로 결정될 때, 오류 조건이 발생된 브랜치(들) 내의 스택(30, 40)의 모든 사이리스터 또는 각각의 스택(30, 40)의 모든 사이리스터가 전도 상태로 트리거링되는 것, 바람직하게 연속적으로 트리거링되는 것이 바람직하다.
도 2의 실시형태에서, 하나 이상의 브랜치 내에 오류 조건이 존재하는 것으로 결정될 때, 모든 브랜치 내의 각각의 스택(30, 40)의 모든 사이리스터가 전도 상태로 트리거링되도록, 바람직하게 연속적으로 트리거링되도록 구성될 수 있다.
도 3은 본원에서 설명된 실시형태에 따른 사이리스터 보호 방법의 흐름도를 도시한다. 그러한 방법은, 예를 들어, 도 1에 도시된 예시적인 구성에 또는 도 2에 도시된 예시적인 구성에 적용될 수 있으나, 방법은 설명된 구성 요소의 적어도 일부를 가지는 각각의 적합한 구성에 적용될 수 있다. 그러한 방법은, 사이리스터 회로(100)의 적어도 하나의 브랜치 내의, 가능하게는 사이리스터 스택(30, 40) 내의 사이리스터(10, 20)를 보호하기 위한 사이리스터 보호 방법이다.
도 3에서 방법은 1000에서 시작된다. 절차는 1001로 진행되어, 사이리스터(10, 20)를 통해서 흐르는 전류를 나타내는 전류 값이 검출된다. 1002에서, 전류 값이 미리 결정된 전류 문턱값을 초과하는지의 여부가 결정된다. 전류 문턱값은 미리 설정되며, 전류 문턱값은 사이리스터의 공칭 동작 범위, 즉 본 경우에 사이리스터가 파괴되지 않고 영구적으로 견딜 수 있는 최대 전류를 고려하여 설정된다.
1002에서, 전류 값이 미리 결정된 전류 문턱값을 초과하지 않는다는 것이 결정되면, 절차는 1001로 복귀된다. 1002에서, 전류 값이 미리 결정된 전류 문턱값을 초과한다는 것이 결정되면, 절차는 1003으로 계속된다. 1003에서, 사이리스터(10, 20)는 전도 상태로 트리거링되고, 바람직하게 전도 상태로 연속적으로 트리거링된다. 절차는 1004로 진행하고, 여기에서 방법이 종료된다.
도 3에서, 1003에서, 예로서, 사이리스터를 전도 상태로 트리거링하는 것은 전형적으로, 적어도 50 ms 또는 적어도 100 ms 또는 적어도 130 ms 또는 적어도 160 ms 동안 사이리스터를 연속적으로 트리거링하는 것을 포함한다.
1003에서의 트리거링과 함께, 방법은 전형적으로, 회로 브레이커, 예를 들어 도 1 및 도 2의 3-상 회로 브레이커(70)를 개방하기 위해서 트리거링 동작을 전달하는 것을 제공한다.
본 개시 내용이 도면 및 전술한 설명을 참조하여 특정 실시형태 및 양태를 구체적으로 설명하지만, 임의의 그러한 도시 및 설명은 묘사적인 또는 예시적인 것으로 간주되며 제한적인 것으로 간주되지 않는다. 본 발명은 개시된 실시형태로 제한되지 않는다.
개시된 실시형태의 다른 변경이 당업자에게 자명할 것이다. 청구범위에서, "포함한다"라는 용어는 다른 요소 또는 단계를 배제하지 않고, 부정관사("a" 또는 "an")는 복수를 배제하지 않는다. 하나의 프로세서 또는 제어기 또는 다른 유닛이 상세한 설명 또는 청구항의 몇몇 항목의 기능을 만족시킬 수 있다. 예를 들어, 전류 제어기(60, 61)는 단일 유닛일 수 있다. 예를 들어, 전류 제어기(60, 61), 또는 그 일부가 사이리스터 제어 회로(50)와 통합될 수 있다. 특정 측정치가 서로 상이한 종속 청구항에서 나열된다는 사실만으로, 이러한 측정치의 조합이 유리하게 사용될 수 없음을 나타내지 않는다. 청구범위 내의 임의의 인용 부호가 범위를 제한하는 것으로 해석되지 않아야 한다.

Claims (15)

  1. 사이리스터 회로(100)이며:
    적어도 하나의 사이리스터(10, 20)를 포함하는 적어도 하나의 브랜치;
    상기 사이리스터를 선택적으로 트리거링하기 위한 사이리스터 제어 회로(50);
    상기 사이리스터를 통해서 흐르는 전류를 나타내는 전류 값을 검출하도록 그리고 검출된 전류 값을 상기 사이리스터 제어 회로 내로 입력하도록 구성된 전류 검출기(60, 61)를 포함하고;
    상기 사이리스터 제어 회로(50)는, 상기 사이리스터의 저하된 차단 능력을 기초로, 상기 검출된 전류 값이 미리 결정된 전류 문턱값을 초과하는 오류 조건을 결정하도록, 그리고 결정 결과에 따라, 상기 사이리스터를 전도 상태로 트리거링하도록 구성되는, 사이리스터 회로(100).
  2. 제1항에 있어서,
    상기 사이리스터의 저하된 차단 능력이 상기 사이리스터의 접합부 온도에 따라 달라지는, 사이리스터 회로(100).
  3. 제1항 또는 제2항에 있어서,
    상기 사이리스터를 상기 전도 상태로 트리거링하는 것은 상기 사이리스터를 상기 전도 상태로 연속적으로 트리거링하는 것을 포함하는, 사이리스터 회로(100).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전류 문턱값이 상기 사이리스터의 접합부 온도 특성을 기초로 설정되는, 사이리스터 회로(100).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    회로 브레이커(70)를 더 포함하고, 상기 사이리스터 제어 회로는, 상기 사이리스터를 연속적으로 트리거링할 때, 상기 회로 브레이커를 제어하여 예를 들어 상기 전류를 중단시키도록 추가적으로 구성되는, 사이리스터 회로(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 사이리스터를 상기 전도 상태로 트리거링하는 것은, 적어도 50 ms, 바람직하게 적어도 100 ms, 더 바람직하게 적어도 130 ms, 보다 더 바람직하게 적어도 160 ms 동안 상기 사이리스터를 연속적으로 트리거링하는 것을 포함하는, 사이리스터 회로(100).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 사이리스터 회로는, 적어도 하나의 사이리스터를 각각 포함하는 복수의 브랜치, 전형적으로 적어도 하나의 사이리스터를 각각 포함하는 3-상 브랜치를 포함하는, 사이리스터 회로(100).
  8. 제7항에 있어서,
    상기 사이리스터 제어 회로는, 적어도 다수의 브랜치 중 하나에서 상기 검출 전류 값이 상기 미리 결정된 전류 문턱값을 초과할 때, 오류 조건을 결정하도록 구성되는, 사이리스터 회로(100).
  9. 제7항 또는 제8항에 있어서,
    상기 사이리스터 제어 회로는, 상기 오류 조건에 따라, 각각의 브랜치의 적어도 하나의 사이리스터를 상기 전도 상태로 트리거링하도록 구성되는, 사이리스터 회로(100).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 적어도 하나의 브랜치가 사이리스터의 스택(30, 40)를 포함하는, 사이리스터 회로(100).
  11. 제10항에 있어서,
    상기 사이리스터 제어 회로는, 상기 오류 조건에 따라, 각각의 브랜치 내의 스택(30, 40)의 모든 사이리스터를 상기 전도 상태로 트리거링하도록 구성되는, 사이리스터 회로(100).
  12. 제10항에 있어서,
    상기 브랜치의 각각은 사이리스터의 스택(30, 40)을 포함하고, 상기 사이리스터 제어 회로는, 상기 오류 조건에 따라, 모든 브랜치 내의 각각의 스택(30, 40)의 모든 사이리스터를 상기 전도 상태로 트리거링하도록 구성되는, 사이리스터 회로(100).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 사이리스터 제어 회로(50) 및 상기 전류 검출기(60, 61) 중 적어도 하나를 네트워크에 연결하기 위한 네트워크 인터페이스를 더 포함하고, 상기 네트워크 인터페이스는 상기 사이리스터 제어 회로(50) 및/또는 상기 전류 검출기(60, 61)와 상기 데이터 네트워크 사이에서 디지털 신호를 송수신하도록 구성되고, 상기 디지털 신호는 동작 명령, 전형적으로 상기 전류 문턱값을 위한 설정 값, 및/또는 상기 사이리스터 제어 회로(50) 및 상기 전류 검출기(60, 61) 또는 네트워크에 관한 정보를 포함하는, 사이리스터 회로(100).
  14. 사이리스터 회로의 적어도 하나의 브랜치 내의 사이리스터를 보호하기 위한 사이리스터 보호 방법이며:
    상기 사이리스터를 통해서 흐르는 전류를 나타내는 전류 값을 검출하는 단계(1001);
    상기 사이리스터의 접합부 온도에 따라 달라지는 차단 능력을 기초로 상기 전류 값이 미리 결정된 전류 문턱값을 초과하는지의 여부를 결정하는 단계(1002);
    상기 결정 결과에 따라, 상기 사이리스터를 전도 상태로 트리거링하는 단계(1003)를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 사이리스터를 상기 전도 상태로 트리거링하는 단계는 상기 사이리스터를 상기 전도 상태로 연속적으로 트리거링하는 단계를 포함하는, 방법.
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