KR20210157925A - 표시 장치와 그의 제조 방법 - Google Patents

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Abstract

본 발명은 표시 장치의 측면부에서 무기막에 크랙이 발생하더라도, 무기막의 크랙이 전파되는 것을 방지할 수 있는 표시 장치와 그의 제조 방법에 관한 것이다. 표시 장치는 전면부와 상기 전면부의 일 측에서 구부러지는 측면부를 포함하는 표시 패널을 구비한다. 상기 전면부는 제1 화소들을 포함한다. 상기 측면부는 제2 화소들과 상기 제2 화소들에 이웃하게 배치되는 크랙 전파 방지부들을 포함한다. 상기 전면부에서 단위 면적당 상기 제1 화소들의 개수는 상기 측면부에서 단위 면적당 상기 제2 화소들의 개수보다 많다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 유기 발광 표시 장치는 시야각이 넓고 명암비가 우수할 뿐만 아니라 응답속도가 빠르다는 장점이 있다. 또한, 유기 발광 표시 장치는 구부러지거나 휘어질 수 있는 플렉시블 표시 장치로 구현될 수 있으므로, 전자 기기에서의 유기 발광 표시 장치의 활용도가 점차 높아지고 있다. 예를 들어, 최근에는 유기 발광 표시 장치의 전면(前面)부의 일 측으로부터 구부러진 측면부에서도 영상을 표시하는 표시 장치가 개발되고 있다.
하지만, 유기 발광 표시 장치의 전면부 대비 측면부의 구부러진 각도가 클수록 측면의 무기막에서 크랙이 발생할 가능성이 높다. 표시 장치의 측면부의 무기막에서 크랙이 발생하는 경우, 유기 발광층이 제대로 봉지되지 않아 산소에 의해 산화될 수 있다. 이로 인해, 유기 발광 표시 장치의 측면부에 배치되는 화소들의 일부가 발광하지 못할 수 있다.
본 발명이 해결하고자 하는 과제는 표시 장치의 측면부에서 무기막에 크랙이 발생하더라도, 무기막의 크랙이 전파되는 것을 방지할 수 있는 표시 장치와 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 전면부와 상기 전면부의 일 측에서 구부러지는 측면부를 포함하는 표시 패널을 구비한다. 상기 전면부는 제1 화소들을 포함한다. 상기 측면부는 제2 화소들과 상기 제2 화소들에 이웃하게 배치되는 크랙 전파 방지부들을 포함한다. 상기 전면부에서 단위 면적당 상기 제1 화소들의 개수는 상기 측면부에서 단위 면적당 상기 제2 화소들의 개수보다 많다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 전면부와 상기 전면부의 일 측에서 구부러지는 측면부를 포함하는 표시 패널을 구비한다. 상기 전면부는 제1 화소들을 포함한다. 상기 측면부는 제2 화소들과 상기 제2 화소들에 이웃하게 배치되는 크랙 전파 방지부들을 포함한다. 상기 전면부에서 상기 제1 화소들 각각의 면적은 상기 측면부에서 상기 제2 화소들 각각의 면적보다 크다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 박막 트랜지스터들과 복수의 무기 절연막을 형성하는 단계, 상기 복수의 무기 절연막을 관통하여 상기 기판을 노출하는 홀을 형성하는 단계, 상기 박막 트랜지스터들과 상기 복수의 무기 절연막 상에 제1 유기막을 형성하는 단계, 및 상기 제1 유기막 상에 발광 소자의 애노드 전극, 유기 발광층, 및 캐소드 전극을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 측면부의 표시 영역에서 단위 면적당 화소들의 개수를 전면부의 표시 영역에서 단위 면적당 화소들의 개수보다 줄임으로써, 측면부에 크랙 전파 방지부를 배치할 공간을 확보할 수 있다. 그러므로, 측면부에서 무기막에 크랙이 발생하더라도, 크랙 전파 방지부에 의해 무기막의 크랙이 전파되는 것을 방지할 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 버퍼막과 절연막 중 적어도 어느 하나의 무기막에 크랙이 발생하더라도, 크랙 전파 방지부에서 버퍼막과 절연막이 제거되므로, 무기막의 크랙은 크랙 전파 방지부에 의해 전파되지 않을 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 측면부의 표시 영역에 배치되는 화소의 면적을 전면부의 표시 영역에 배치되는 화소의 면적보다 줄일 수 있다. 이로 인해, 측면부에서 단위 면적당 화소의 개수를 전면부에서 단위 면적당 화소의 개수와 동일하게 하더라도, 측면부에 크랙 전파 방지부가 배치될 수 있다. 그러므로, 측면부에서 크랙 전파 방지부를 위해 별도의 영역을 확보하지 않고도, 크랙 전파 방지부에 의해 무기막의 크랙이 전파되는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 4는 일 실시예에 따른 표시 패널의 전면부의 제1 표시 영역을 보여주는 레이 아웃도이다.
도 5는 일 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 6은 도 5의 표시 패널의 제1 측면부의 크랙 방지부의 일 예를 상세히 보여주는 확대 레이 아웃도이다.
도 7a 및 도 7b는 도 4의 표시 패널의 제1 측면부의 일 예를 상세히 보여주는 단면도이다.
도 8은 도 4의 표시 패널의 제1 측면부의 또 다른 예를 상세히 보여주는 단면도이다.
도 9는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 10은 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 레이 아웃도이다.
도 11은 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 12는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 13은 일 실시예에 따른 표시 패널의 전면부의 제1 표시 영역을 보여주는 레이 아웃도이다.
도 14는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 15는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 16은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 17과 도 18은 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 19는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 20 내지 23은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 일 측면도이다. 도 2에서는 설명의 편의를 위해 도 1에 도시된 서브 영역(SBA)을 생략하였다.
일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 패널(100)을 포함할 수 있다.
본 명세서에서, 제1 방향(X축 방향)은 표시 패널(100)의 단변 방향으로, 예를 들어 표시 패널(100)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 패널(100)의 장변 방향으로, 예를 들어 표시 패널(100)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 패널(100)의 두께 방향일 수 있다.
표시 패널(100)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 표시 패널(100)이 유기 발광 표시 패널인 것을 중심으로 설명한다.
표시 패널(100)은 메인 영역(MA)과 서브 영역(SBA)을 포함할 수 있다. 메인 영역(MA)은 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)를 포함할 수 있다.
전면부(FS)는 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 전면부(FS)는 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 전면부(FS)에서 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 전면부(FS)는 평탄하게 형성되거나, 곡면을 포함할 수 있다.
제1 측면부(SS1)는 전면부(FS)의 제1 측으로부터 연장될 수 있다. 제1 측면부(SS1)는 전면부(FS)의 제1 측의 제1 벤딩 라인(BL1)을 따라 구부러지며, 제1 곡률을 가질 수 있다. 전면부(FS)의 제1 측은 도 1 및 도 2와 같이 전면부(FS)의 좌측일 수 있다.
제2 측면부(SS2)는 전면부(FS)의 제2 측으로부터 연장될 수 있다. 제2 측면부(SS2)는 전면부(FS)의 제2 측의 제2 벤딩 라인(BL2)을 따라 구부러지며, 제2 곡률을 가질 수 있다. 제2 곡률은 제1 곡률과 실질적으로 동일하거나 상이할 수 있다. 전면부(FS)의 제2 측은 도 1 및 도 2와 같이 전면부(FS)의 우측일 수 있다.
서브 영역(SBA)은 전면부(FS)의 제3 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 전면부(FS)의 제3 측은 도 1과 같이 전면부(FS)의 하측일 수 있다. 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 전면부(FS)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 전면부(FS)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다. 서브 영역(SBA)은 구부러질 수 있으며, 전면부(FS)의 하부에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 전면부(FS)와 중첩할 수 있다.
전면부(FS) 대비 제1 측면부(SS1)의 구부러진 각도(θ1)는 도 2와 같이 대략 90°일 수 있다. 또한, 전면부(FS) 대비 제2 측면부(SS2)의 구부러진 각도(θ2)는 대략 90°일 수 있다. 전면부(FS) 대비 제1 측면부(SS1)의 구부러진 각도(θ1)가 클수록 제1 측면부(SS1)에 배치되는 무기막에서 크랙이 발생할 가능성이 높다. 전면부(FS) 대비 제2 측면부(SS2)의 구부러진 각도(θ2)가 클수록 제1 측면부(SS1)에 배치되는 무기막에서 크랙이 발생할 가능성이 높다.
표시 패널(100)이 유기 발광 소자를 포함하는 유기 발광 표시 패널인 경우, 무기막의 크랙에 의해 유기 발광 소자가 산소에 노출될 수 있다. 즉, 유기 발광 소자가 제대로 봉지되지 않으므로, 유기 발광 소자가 산화될 수 있다. 산화된 유기 발광 소자는 제대로 광을 발광할 수 없다. 그러므로, 제1 측면부(SS1)와 제2 측면부(SS2)에서 산화된 유기 발광 소자는 암점으로 남게 된다. 따라서, 무기막에 크랙이 발생하더라도, 크랙의 전파를 차단하여 유기 발광 소자가 산소에 노출되는 것을 방지할 필요가 있다.
도 3은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 3을 참조하면, 표시 패널(100)의 전면부(FS)는 화상을 표시하는 제1 표시 영역(DA1)과 화상을 표시하지 않는 제1 비표시 영역(NDA1)을 포함할 수 있다. 제1 표시 영역(DA1)은 전면부(FS)의 대부분의 영역을 차지할 수 있다.
제1 비표시 영역(NDA1)은 제1 서브 비표시 영역(SNDA1)과 제2 서브 비표시 영역(SNDA2)을 포함할 수 있다. 제1 서브 비표시 영역(SNDA1)은 제1 표시 영역(DA1)의 하측에 배치되고, 제2 서브 비표시 영역(SNDA2)은 제1 표시 영역(DA1)의 상측에 배치될 수 있다. 제1 서브 비표시 영역(SNDA1)은 표시 패널(100)의 하측 가장자리에 배치되고, 제2 서브 비표시 영역(SNDA2)은 표시 패널(100)의 상측 가장자리에 배치될 수 있다.
제1 측면부(SS1)는 화상을 표시하는 제2 표시 영역(DA2)과 화상을 표시하지 않는 제2 비표시 영역(NDA2)을 포함할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 좌측에 배치되고, 제2 비표시 영역(NDA2)은 제2 표시 영역(DA2)의 좌측에 배치될 수 있다. 제2 비표시 영역(NDA2)은 표시 패널(100)의 좌측 가장자리에 배치될 수 있다.
제2 측면부(SS2)는 화상을 표시하는 제3 표시 영역(DA3)과 화상을 표시하지 않는 제3 비표시 영역(NDA3)을 포함할 수 있다. 제3 표시 영역(DA3)은 제1 표시 영역(DA1)의 우측에 배치되고, 제3 비표시 영역(NDA3)은 제3 표시 영역(DA3)의 우측에 배치될 수 있다.
제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 제1 벤딩 라인(BL1)에 의해 구분될 수 있다. 즉, 제1 표시 영역(DA1)은 제1 벤딩 라인(BL1)의 우측에 배치된 영역이고, 제2 표시 영역(DA2)은 제1 벤딩 라인(BL1)의 좌측에 배치된 영역일 수 있다.
제1 표시 영역(DA1)과 제3 표시 영역(DA3)은 제2 벤딩 라인(BL2)에 의해 구분될 수 있다. 즉, 제1 표시 영역(DA1)은 제2 벤딩 라인(BL2)의 좌측에 배치된 영역이고, 제3 표시 영역(DA3)은 제2 벤딩 라인(BL2)의 우측에 배치된 영역일 수 있다.
서브 영역(SBA)은 전면부(FS)의 제1 서브 비표시 영역(SNDA1)의 하측에 배치될 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)와 표시 회로 보드(300)가 배치될 수 있다.
표시 구동 회로(200)는 표시 회로 보드(300)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(100)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(200)는 표시 패널(100)의 서브 영역(SBA) 상에 COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 한정되지 않는다.
표시 회로 보드(300)는 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다. 표시 회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패널(100)의 서브 영역(SBA)의 패드들 상에 부착될 수 있다.
도 3과 같이, 표시 패널(100)의 전면부(FS), 제1 측면부(SS1), 및 제2 측면부(SS2)는 영상을 표시하는 표시 영역들(DA1, DA2, DA3)을 포함하므로, 사용자는 표시 패널(100)의 전면부(FS)뿐만 아니라, 측면부들(SS1, SS2)에 표시되는 영상을 볼 수 있다.
도 4는 일 실시예에 따른 표시 패널의 전면부의 제1 표시 영역(DA1)을 보여주는 레이 아웃도이다.
도 4를 참조하면, 전면부(PS)의 제1 표시 영역(DA1)은 화상을 표시하기 위한 제1 화소(PX1)들을 포함할 수 있다. 제1 화소(PX1)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)를 포함할 수 있다. 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 제1 방향(X축 방향)으로 배치될 수 있다.
제1 서브 화소(SP1)는 제1 색의 광을 발광하는 제1 발광 영역(RE)을 포함할 수 있다. 제2 서브 화소(SP2)는 제2 색의 광을 발광할 수 있는 제2 발광 영역(GE1)을 포함할 수 있다. 제3 서브 화소(SP3)는 제3 색의 광을 발광할 수 있는 제3 발광 영역(BE)을 포함할 수 있다. 제4 서브 화소(SP4)는 제4 색의 광을 발광할 수 있는 제4 발광 영역(GE2)을 포함할 수 있다.
제1 내지 제4 발광 영역들(RE, GE1, BE, GE2)은 서로 다른 색을 발광할 수 있다. 또는, 제1 내지 제4 발광 영역들(RE, GE1, BE, GE2) 중 적어도 어느 두 개의 발광 영역들은 동일한 색을 발광할 수 있다. 예를 들어, 제2 발광 영역(GE1)과 제4 발광 영역(GE2)은 동일한 색을 발광할 수 있다.
제1 발광 영역(RE)들, 제2 발광 영역(GE1)들, 제3 발광 영역(BE)들, 및 제4 발광 영역(GE2)들 각각은 직사각형의 평면 형태일 수 있으나, 이에 한정되지 않는다. 제1 발광 영역(RE)들, 제2 발광 영역(GE1)들, 제3 발광 영역(BE)들, 및 제4 발광 영역(GE2)들 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 4에서는 제3 발광 영역(BE)의 면적이 가장 크고, 제2 발광 영역(GE1)의 면적과 제4 발광 영역(GE2)의 면적이 가장 작으며, 제2 발광 영역(GE1)의 면적과 제4 발광 영역(GE2)의 면적은 동일한 것을 예시하였으나, 이에 한정되지 않는다.
제2 발광 영역(GE1)들과 제4 발광 영역(GE2)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 제2 발광 영역(GE1)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제4 발광 영역(GE2)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제4 발광 영역(GE2)들 각각은 제4 방향(DR4)의 장변과 제5 방향(DR5)의 단변을 갖는 반면에, 제2 발광 영역(GE1)들 각각은 제5 방향(DR5)의 장변과 제4 방향(DR4)의 단변을 가질 수 있다. 제4 방향(DR4)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이의 대각 방향이고, 제5 방향(DR5)은 제4 방향(DR4)과 교차하는 방향일 수 있다.
제1 발광 영역(RE)들과 제3 발광 영역(BE)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 제1 발광 영역(RE)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제3 발광 영역(BE)들은 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 발광 영역(RE)들과 제3 발광 영역(BE)들 각각은 마름모의 평면 형태를 가질 수 있다. 이 경우, 제1 발광 영역(RE)들과 제3 발광 영역(BE)들 각각은 제4 방향(DR4)으로 나란한 변들과 제5 방향(DR5)으로 나란한 변들을 포함할 수 있다.
도 5는 일 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 5를 참조하면, 제1 측면부(SS1)의 제2 표시 영역(DA2)은 화상을 표시하기 위한 제2 화소(PX2)들과 크랙 전파 방지부(CPA)를 포함할 수 있다.
제2 화소(PX2)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)를 포함할 수 있다. 제2 화소(PX2)들 각각의 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 도 4를 결부하여 설명한 제1 화소(PX1)들 각각의 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
전면부(FS) 대비 제1 측면부(SS1)의 구부러진 각도(θ1)가 클수록 제1 측면부(SS1)에 배치되는 무기막에서 크랙이 발생할 가능성이 높다. 그러므로, 제1 측면부(SS1)는 크랙의 전파를 차단할 수 있는 크랙 전파 방지부(CPA)들을 포함할 수 있다. 크랙 전파 방지부(CPA)들 각각은 무기막들 중 적어도 일부를 포함하지 않을 수 있다. 이로 인해, 무기막의 크랙은 크랙 전파 방지부(CPA)에서 더 이상 전파되기 어렵다.
크랙 전파 방지부(CPA)에는 제2 화소(PX2)들이 배치되지 않는다. 즉, 제2 화소(PX2)들은 크랙 전파 방지부(CPA)와 중첩하지 않는다. 제1 측면부(SS1)의 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(PX2)들의 개수(pixels per inch, ppi)는 전면부(FS)의 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(PX1)들의 개수보다 적을 수 있다. 즉, 제1 측면부(SS1)에서는 제2 표시 영역(DA2)에 배치되는 제2 화소(PX2)들의 개수를 줄여 크랙 전파 방지부(CPA)를 배치할 공간을 확보할 수 있다.
크랙 전파 방지부(CPA)들 각각은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 각각에서 제2 화소(PX2)에 이웃하여 배치될 수 있다. 크랙 전파 방지부(CPA)들 각각은 지그재그로 배치될 수 있다. 크랙 전파 방지부(CPA)들 각각은 제2 화소(PX2)들에 의해 둘러싸일 수 있다.
제1 방향(X축 방향)으로 인접한 크랙 전파 방지부(CPA)들 사이에는 N(N은 양의 정수) 개의 제2 화소(PX2)가 배치될 수 있다. 제2 방향(Y축 방향)으로 인접한 크랙 전파 방지부(CPA)들 사이에는 N 개의 제2 화소(PX2)가 배치될 수 있다. 도 5에서는 제1 방향(X축 방향)과 제2 방향(Y축 방향) 각각으로 인접한 크랙 전파 방지부(CPA)들 사이에 2 개의 제2 화소(PX2)가 배치되는 것을 예시하였으나, 이에 한정되지 않는다.
제2 화소(PX2)들과 크랙 전파 방지부(CPA)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 예를 들어, 제2 화소(PX2)들과 크랙 전파 방지부(CPA)들은 제1 방향(X축 방향)에서 2 개의 제2 화소(PX2), 크랙 전파 방지부(CPA), 2 개의 제2 화소(PX2), 및 크랙 전파 방지부(CPA)의 순서로 배치될 수 있다.
제2 화소(PX2)들과 크랙 전파 방지부(CPA)들은 제2 방향(Y축 방향)에서 교대로 배치될 수 있다. 예를 들어, 제2 화소(PX2)들과 크랙 전파 방지부(CPA)들은 제2 방향(Y축 방향)에서 2 개의 제2 화소(PX2), 크랙 전파 방지부(CPA), 2 개의 제2 화소(PX2), 및 크랙 전파 방지부(CPA)의 순서로 배치될 수 있다.
도 5와 같이, 제1 측면부(SS1)의 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(PX2)들의 개수를 전면부(FS)의 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(PX1)들의 개수보다 줄임으로써, 제1 측면부(SS1)에서 크랙 전파 방지부(CPA)를 배치할 공간을 확보할 수 있다. 그러므로, 제1 측면부(SS1)에서 무기막에 크랙이 발생하더라도, 무기막의 크랙이 크랙 전파 방지부(CPA)에 의해 더 이상 전파되기 어렵다. 따라서, 제1 측면부(SS1)에서 무기막에 크랙이 발생하더라도, 크랙 전파 방지부(CPA)에 의해 무기막의 크랙이 전파되는 것을 방지할 수 있다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 5를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 6은 도 5의 표시 패널의 제1 측면부의 크랙 방지부의 일 예를 상세히 보여주는 확대 레이 아웃도이다. 도 6에는 도 5의 A 영역의 확대도가 나타나 있다.
도 6에서는 설명의 편의를 위해 크랙 전파 방지부(CPA)의 좌측과 우측에 배치되는 제2 화소(PX2)들과 중첩하는 스캔 배선들(SL1, SL2)과 크랙 전파 방지부(CPA)의 상측과 하측에 배치되는 제2 화소(PX2)들과 중첩하는 데이터 배선들(DL1, DL2, DL3, DL4)을 예시하였다.
도 6을 참조하면, 크랙 전파 방지부(CPA)와 제2 화소(PX2)들 사이에는 스캔 배선들(SL1, SL2)과 데이터 배선들(DL1, DL2, DL3, DL4)이 배치되는 배선 영역(LA)이 배치될 수 있다. 크랙 전파 방지부(CPA)는 배선 영역(LA)에 의해 둘러싸일 수 있다.
크랙 전파 방지부(CPA)가 사각형의 평면 형태를 갖는 경우, 배선 영역(LA)은 사각 프레임의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 크랙 전파 방지부(CPA)는 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다. 배선 영역(LA) 역시 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 프레임의 평면 형태를 가질 수 있다.
제1 스캔 배선(SL1)은 복수의 서브 스캔 배선들을 포함할 수 있다. 제1 스캔 초기화 배선(GIL1), 제1 스캔 기입 배선(GWL1), 및 제1 발광 배선(EL1)은 크랙 전파 방지부(CPA)의 좌측에 배치되는 제2 화소(PX2)들 중에서 상측의 제2 화소(PX2)와 중첩할 수 있다. 제1 스캔 초기화 배선(GIL1), 제1 스캔 기입 배선(GWL1), 및 제1 발광 배선(EL1)은 크랙 전파 방지부(CPA)의 우측에 배치되는 제2 화소(PX2)들 중에서 상측의 제2 화소(PX2)와 중첩할 수 있다.
제1 스캔 초기화 배선(GIL1), 제1 스캔 기입 배선(GWL1), 및 제1 발광 배선(EL1)은 제2 화소(PX2)들에서 제1 방향(X축 방향)으로 연장될 수 있다. 제1 스캔 초기화 배선(GIL1), 제1 스캔 기입 배선(GWL1), 및 제1 발광 배선(EL1)은 크랙 전파 방지부(CPA)를 회피하기 위해 배선 영역(LA)에서 복수 회 절곡될 수 있다. 예를 들어, 제1 스캔 초기화 배선(GIL1), 제1 스캔 기입 배선(GWL1), 및 제1 발광 배선(EL1)은 배선 영역(LA)의 좌측에서 제2 방향(Y축 방향)으로 절곡되고, 배선 영역(LA)의 좌측과 상측이 만나는 코너에서 제1 방향(X축 방향)으로 절곡되며, 배선 영역(LA)의 우측과 상측이 만나는 코너에서 제2 방향(Y축 방향)으로 절곡되고, 배선 영역(LA)의 우측에서 제1 방향(X축 방향)으로 절곡될 수 있다.
크랙 전파 방지부(CPA)의 면적은 배선 영역(LA)으로 인해 N 개의 제2 화소(PX2)의 면적보다 작을 수 있다. 또한, 배선 영역(LA)의 면적이 클수록 크랙 전파 방지부(CPA)의 면적이 줄어들 수 있다. 크랙 전파 방지부(CPA)의 면적이 작아질수록 무기막의 크랙 전파 가능성이 커질 수 있다. 그러므로, 배선 영역(LA)의 면적을 최소화하기 위해, 배선 영역(LA)에서 제1 스캔 초기화 배선(GIL1)과 제1 스캔 기입 배선(GWL1) 사이의 간격과 제1 스캔 기입 배선(GWL1)과 제1 발광 배선(EL1) 사이의 간격은 제2 화소(PX2)들에서 보다 작을 수 있다.
제2 스캔 배선(SL2)은 복수의 서브 스캔 배선들을 포함할 수 있다. 예를 들어, 제2 스캔 배선(SL2)은 제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)을 포함할 수 있다. 제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)은 크랙 전파 방지부(CPA)의 좌측에 배치되는 제2 화소(PX2)들 중에서 하측의 제2 화소(PX2)와 중첩할 수 있다. 제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)은 크랙 전파 방지부(CPA)의 우측에 배치되는 제2 화소(PX2)들 중에서 하측의 제2 화소(PX2)와 중첩할 수 있다.
제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)은 제2 화소(PX2)들에서 제1 방향(X축 방향)으로 연장될 수 있다. 제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)은 크랙 전파 방지부(CPA)를 회피하기 위해 배선 영역(LA)에서 복수 회 절곡될 수 있다. 예를 들어, 제2 스캔 초기화 배선(GIL2), 제2 스캔 기입 배선(GWL2), 및 제2 발광 배선(EL2)은 배선 영역(LA)의 좌측에서 제2 방향(Y축 방향)으로 절곡되고, 배선 영역(LA)의 좌측과 하측이 만나는 코너에서 제1 방향(X축 방향)으로 절곡되며, 배선 영역(LA)의 우측과 하측이 만나는 코너에서 제2 방향(Y축 방향)으로 절곡되고, 배선 영역(LA)의 우측에서 제1 방향(X축 방향)으로 절곡될 수 있다.
또한, 배선 영역(LA)의 면적을 최소화하기 위해, 배선 영역(LA)에서 제2 스캔 초기화 배선(GIL2)과 제2 스캔 기입 배선(GWL2) 사이의 간격과 제2 스캔 기입 배선(GWL2)과 제2 발광 배선(EL2) 사이의 간격은 제2 화소(PX2)들에서 보다 작을 수 있다.
데이터 배선들(DL1, DL2, DL3, DL4)은 크랙 전파 방지부(CPA)의 상측과 하측에 배치되는 제2 화소(PX2)와 중첩할 수 있다. 데이터 배선들(DL1, DL2, DL3, DL4)은 제2 화소(PX2)들에서 제2 방향(Y축 방향)으로 연장될 수 있다.
데이터 배선들(DL1, DL2, DL3, DL4)은 크랙 전파 방지부(CPA)를 회피하기 위해 배선 영역(LA)에서 복수 회 절곡될 수 있다. 예를 들어, 제1 데이터 배선(DL1)과 제2 데이터 배선(DL2)은 배선 영역(LA)의 상측에서 제1 방향(X축 방향)으로 절곡되고, 배선 영역(LA)의 좌측과 상측이 만나는 코너에서 제2 방향(Y축 방향)으로 절곡되며, 배선 영역(LA)의 좌측과 하측이 만나는 코너에서 제1 방향(X축 방향)으로 절곡되고, 배선 영역(LA)의 하측에서 제2 방향(Y축 방향)으로 절곡될 수 있다. 또한, 제3 데이터 배선(DL3)과 제4 데이터 배선(DL4)은 배선 영역(LA)의 상측에서 제1 방향(X축 방향)으로 절곡되고, 배선 영역(LA)의 우측과 상측이 만나는 코너에서 제2 방향(Y축 방향)으로 절곡되며, 배선 영역(LA)의 우측과 하측이 만나는 코너에서 제1 방향(X축 방향)으로 절곡되고, 배선 영역(LA)의 하측에서 제2 방향(Y축 방향)으로 절곡될 수 있다.
또한, 배선 영역(LA)의 면적을 최소화하기 위해, 배선 영역(LA)에서 제1 데이터 배선(DL1)과 제2 데이터 배선(DL2) 사이의 간격, 및 제3 데이터 배선(DL3)과 제4 데이터 배선(DL4) 사이의 간격은 제2 화소(PX2)들에서 보다 작을 수 있다.
도 7a 및 도 7b는 도 5의 표시 패널의 제1 측면부의 일 예를 상세히 보여주는 단면도이다. 도 7a 및 도 7b에는 도 6의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 단면의 일 예가 나타나 있다.
도 7a 및 도 7b를 참조하면, 제1 기판(SUB1) 상에는 제1 버퍼막(BF1)이 배치되고, 제1 버퍼막(BF1) 상에는 제2 기판(SUB2)이 배치되며, 제2 기판(SUB2) 상에는 제2 버퍼막(BF2)이 배치될 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 각각은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 각각은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 투습에 취약한 제1 기판(SUB1)과 제2 기판(SUB2)을 통해 침투하는 수분으로부터 박막 트랜지스터층(TFTL)의 박막 트랜지스터들과 발광 소자층(EML)의 발광층(172)을 보호하기 위한 막이다. 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼막(BF1)과 제2 버퍼막(BF2) 각각은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 기판(SUB2) 상에는 차광층(BML)이 배치될 수 있다. 차광층(BML)은 박막 트랜지스터(ST)의 액티브층(ACT)에 광이 입사되는 경우 누설 전류가 발생하는 것을 방지하기 위해 제3 방향(Z축 방향)에서 박막 트랜지스터(ST)의 액티브층(ACT)과 중첩하여 배치될 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 차광층(BML)은 생략될 수 있다.
제2 버퍼막(BF2) 상에는 박막 트랜지스터(ST)의 액티브층(ACT)이 배치될 수 있다. 박막 트랜지스터(ST)의 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 게이트 절연막(130)에 의해 덮이지 않고 노출된 박막 트랜지스터(ST)의 액티브층(ACT)은 불순물 또는 이온이 도핑되므로, 도전성을 가질 수 있다. 그러므로, 도전성을 갖는 박막 트랜지스터(ST)의 소스 전극(S)과 드레인 전극(D)이 형성될 수 있다.
박막 트랜지스터(ST)의 액티브층(ACT) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 박막 트랜지스터(ST)의 게이트 전극(G)과 스캔 배선들(SL1, SL2)이 배치될 수 있다. 박막 트랜지스터(ST)의 게이트 전극(G)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 도 6에서는 스캔 배선들(SL1, SL2) 중에서 제2 스캔 초기화 배선(GIL2)만을 예시하였다. 박막 트랜지스터(ST)의 게이트 전극(G)과 스캔 배선들(SL1, SL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
박막 트랜지스터(ST)의 게이트 전극(G)과 스캔 배선들(SL1, SL2) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터 전극(CAE)이 배치될 수 있다. 커패시터 전극(CAE)은 제3 방향(Z축 방향)에서 제3 박막 트랜지스터(ST)의 게이트 전극(G)과 중첩할 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 커패시터 전극(CAE), 게이트 전극(G), 및 그들 사이에 배치된 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 커패시터 전극(CAE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
커패시터 전극(CAE) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 애노드 연결 전극(ANDE1)과 데이터 배선들(DL1, DL2, DL3, DL4)이 배치될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 박막 트랜지스터(ST)의 드레인 전극(D)을 노출하는 제1 애노드 콘택홀(ANCT1)을 통해 박막 트랜지스터(ST)의 드레인 전극(D)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1)과 데이터 배선들(DL1, DL2, DL3, DL4)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 애노드 연결 전극(ANDE1)과 데이터 배선들(DL1, DL2, DL3, DL4) 상에는 평탄화를 위한 제1 유기막(160)이 배치될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 애노드 연결 전극(ANDE2)이 배치될 수 있다. 제2 애노드 연결 전극(ANDE2)은 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 제2 애노드 콘택홀(ANCT2)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다. 제2 애노드 연결 전극(ANDE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 애노드 연결 전극(ANDE2) 상에는 제2 유기막(180)이 배치될 수 있다. 제2 유기막(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
도 7a 및 도 7b에서는 박막 트랜지스터(ST)가 게이트 전극(G)이 액티브층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 박막 트랜지스터(ST)는 게이트 전극(G)이 액티브층(ACT)의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극(G)이 액티브층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제2 유기막(180) 상에는 발광 소자(170)들과 뱅크(190)가 배치될 수 있다. 발광 소자(170)들 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함할 수 있다.
제1 발광 전극(171)은 제2 유기막(180) 상에 형성될 수 있다. 제1 발광 전극(171)은 제2 유기막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 제3 애노드 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
발광층(172)을 기준으로 제2 발광 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(190)는 발광 영역들(RE, GE1, BE, GE2)을 정의하는 역할을 하기 위해 제2 유기막(180) 상에서 제1 발광 전극(171)을 구획하도록 형성될 수 있다. 뱅크(190)는 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(190)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광 영역들(RE, GE1, BE, GE2) 각각은 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)이 순차적으로 적층되어 제1 발광 전극(171)으로부터의 정공과 제2 발광 전극(173)으로부터의 전자가 발광층(172)에서 서로 결합되어 발광하는 영역을 나타낸다.
도 7a 및 도 7b에서는 설명의 편의를 위해 제2 발광 영역(GE1)과 제4 발광 영역(GE2)만을 예시하였다. 제1 발광 영역(RE)과 제3 발광 영역(BE)은 도 7a 및 도 7b에 도시된 제2 발광 영역(GE1) 및 제4 발광 영역(GE2)과 실질적으로 동일하므로, 제1 발광 영역(RE)과 제3 발광 영역(BE)에 대한 설명은 생략한다.
제1 발광 전극(171)과 뱅크(190) 상에는 발광층(172)이 형성된다. 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 발광 전극(173)은 발광층(172) 상에 형성된다. 제2 발광 전극(173)은 발광층(172)을 덮도록 형성될 수 있다. 제2 발광 전극(173)은 발광 영역들(RE, GE1, BE, GE2)에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 발광 전극(173) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지층(TFE)은 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)을 포함할 수 있다.
제1 무기막(TFE1)은 제2 발광 전극(173) 상에 배치되고, 유기막(TFE2)은 제1 무기막(TFE1) 상에 배치되며, 제2 무기막(TFE3)은 유기막(TFE2) 상에 배치될 수 있다. 제1 무기막(TFE1)과 제2 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(TFE2)은 모노머(monomer, 단량체)일 수 있다.
도 7a와 같이, 크랙 전파 방지부(CPA)에서 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 제거될 수 있다. 즉, 크랙 전파 방지부(CPA)에는 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 기판(SUB2)을 노출하는 홀(CPH)이 형성될 수 있다. 홀(CPH)에는 제1 유기막(160)이 채워질 수 있다. 제1 유기막(160)은 제2 기판(SUB2)과 접촉할 수 있다.
도 7a와 같이, 제2 층간 절연막(142)은 제1 층간 절연막(141) 상에만 배치될 수 있다. 제2 층간 절연막(142)은 홀(CPH)에 의해 노출되는 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 및 제1 층간 절연막(141)의 측면을 덮지 않을 수도 있다.
또는, 도 7b와 같이 제2 층간 절연막(142)은 봉지 효과를 높이기 위해 홀(CPH)에 의해 노출되는 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 및 제1 층간 절연막(141)의 측면 상에 배치될 수 있다. 또한, 제2 층간 절연막(142)은 홀(CPH)에 의해 노출되는 제2 기판(SUB2) 상에 배치될 수 있다.
도 7a 및 도 7b와 같이, 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142) 중 적어도 어느 하나의 무기막에 크랙이 발생하더라도, 크랙 전파 방지부(PA)에서 제2 버퍼막(BF2), 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 제거되므로, 무기막의 크랙은 크랙 전파 방지부(CPA)에 의해 전파되지 않을 수 있다.
도 8은 도 5의 표시 패널의 제1 측면부의 또 다른 예를 상세히 보여주는 단면도이다. 도 8에는 도 5의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 단면의 또 다른 예가 나타나 있다.
도 8의 실시예는 크랙 전파 방지부(CPA)에서 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142)뿐만 아니라, 제1 유기막(160), 제2 유기막(180), 및 뱅크(190)가 추가로 제거된 것에서 도 7a의 실시예와 차이가 있을 뿐이며, 도 8에서는 도 7a의 실시예와 중복된 설명은 생략한다.
도 8을 참조하면, 크랙 전파 방지부(CPA)에는 제2 버퍼막(BF2), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 유기막(160), 제2 유기막(180), 및 뱅크(190)를 관통하여 제2 기판(SUB2)을 노출하는 홀(CPH’)이 형성될 수 있다. 홀(CPH’)에는 봉지층(TFE)의 유기막(TFE2)이 채워질 수 있다. 봉지층(TFE)의 유기막(TFE2)은 제2 기판(SUB2)과 접촉할 수 있다.
봉지층(TFE)의 제1 무기막(TFE1)은 봉지 효과를 높이기 위해 홀(CPH’)에 의해 노출되는 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제1 유기막(160)의 측면, 제2 유기막(180)의 측면, 및 뱅크(190)의 측면 상에 배치될 수 있다. 또한, 제2 층간 절연막(142)은 홀(CPH)에 의해 노출되는 제2 기판(SUB2) 상에 배치될 수 있다.
또는, 봉지층(TFE)의 제1 무기막(TFE1)은 홀(CPH’)에 의해 노출되는 제2 버퍼막(BF2)의 측면, 게이트 절연막(130)의 측면, 제1 층간 절연막(141)의 측면, 제1 유기막(160)의 측면, 제2 유기막(180)의 측면, 및 뱅크(190)의 측면을 덮지 않을 수도 있다. 이 경우, 봉지층(TFE)의 제1 무기막(TFE1)은 뱅크(190) 상에만 배치될 수 있다.
도 8과 같이, 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142) 중 적어도 어느 하나의 무기막에 크랙이 발생하더라도, 크랙 전파 방지부(PA)에서 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 제거되므로, 무기막의 크랙은 크랙 전파 방지부(CPA)에 의해 전파되지 않을 수 있다.
한편, 제1 유기막(160), 제2 유기막(180), 및 뱅크(190)가 폴리이미드로 형성되는 경우, 폴리이미드는 단파장의 광, 즉 청색 계열의 광의 흡수율이 높기 때문에, 단파장의 광을 흡수할 수 있다. 그러므로, 폴리이미드로 형성되는 제1 유기막(160), 제2 유기막(180), 및 뱅크(190)를 제거하는 경우, 크랙 전파 방지부(CPA)는 광을 통과시키는 투과 영역으로 역할을 할 수 있다.
센서 장치가 제1 측면부(SS1)에서 크랙 전파 방지부(CPA)들과 중첩하도록 배치되는 경우, 센서 장치는 표시 장치(10)의 전면(前面)으로부터 크랙 전파 방지부(CPA)들을 통해 입사되는 광을 감지할 수 있다. 예를 들어, 센서 장치는 이미지를 촬영하기 위한 이미지 센서, 표시 장치(10)의 전면(前面)에 근접하게 배치된 물체를 감지하기 위한 근접 센서, 또는 표시 장치(10)의 전면(前面)의 조도를 감지하기 위한 조도 센서일 수 있다.
도 9는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 9의 실시예는 제1 방향(X축 방향)으로 인접한 크랙 전파 방지부(CPA)들 사이에 4 개의 제2 화소(PX2)가 배치되고, 제2 방향(Y축 방향)으로 인접한 크랙 전파 방지부(CPA)들 사이에 4 개의 제2 화소(PX2)가 배치되는 것에서 도 5의 실시예와 차이가 있을 뿐이므로, 도 9에 대한 설명은 생략한다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 9를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 10은 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 10의 실시예는 크랙 전파 방지부(CPA)가 제2 방향(Y축 방향)으로 연장되고, 제2 화소(PX2)들은 제2 방향(Y축 방향)으로 연장되며, 크랙 전파 방지부(CPA)들과 제2 화소(PX2)들은 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 5의 실시예와 차이가 있을 뿐이므로, 도 10에 대한 설명은 생략한다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 10을 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 11은 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 11의 실시예는 제2 표시 영역(DA2)의 제2 화소(PX2’)의 형태가 제1 표시 영역(DA1)의 제1 화소(PX1)의 형태와 상이한 것에서 도 5의 실시예와 차이가 있다.
도 11을 참조하면, 제2 화소(PX2’)들 각각은 제1 서브 화소(SP1’), 제2 서브 화소(SP2’), 제3 서브 화소(SP3’), 및 제4 서브 화소(SP4’)를 포함할 수 있다. 제1 방향(X축 방향)에서 제1 서브 화소(SP1’)와 제3 서브 화소(SP3’) 사이에는 제2 서브 화소(SP2’)와 제4 서브 화소(SP4’)가 배치될 수 있다. 제2 서브 화소(SP2’)와 제4 서브 화소(SP4’)는 제2 방향(Y축 방향)에서 배치될 수 있다. 제1 서브 화소(SP1’)의 제2 방향(Y축 방향)의 길이는 제2 서브 화소(SP2’)의 제2 방향(Y축 방향)의 길이 및 제4 서브 화소(SP4’)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다.
제1 발광 영역(RE’)들과 제3 발광 영역(BE’)들 각각은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(RE’)들과 제3 발광 영역(BE’)들 각각은 직사각형 이외의 사각형, 사각형 이외의 다각형, 원형, 또는 타원형의 형태를 가질 수 있다. 제3 발광 영역(BE’)의 면적은 제1 발광 영역(RE’)의 면적보다 클 수 있다. 제1 발광 영역(RE’)의 제2 방향(Y축 방향)의 길이는 제3 발광 영역(BE’)의 제2 방향(Y축 방향)의 길이보다 길 수 있다.
제2 발광 영역(GE1’)들과 제4 발광 영역(GE2’)들 각각은 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 직사각형의 평면 형태를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 제2 발광 영역(GE1’)들과 제4 발광 영역(GE2’)들 각각은 직사각형 이외의 사각형, 사각형 이외의 다각형, 원형, 또는 타원형의 형태를 가질 수 있다. 제2 발광 영역(GE1’)과 제4 발광 영역(GE2’)은 동일한 면적을 가질 수 있다.
크랙 전파 방지부(CPA’)는 P(P는 양의 정수) 개의 제2 화소(PX2’)를 둘러싸도록 배치될 수 있다. 도 11에서는 크랙 전파 방지부(CPA’)가 제2 방향(Y축 방향)으로 이웃하는 두 개의 제2 화소(PX2’)를 둘러싸는 것을 예시하였으나, 이에 한정되지 않는다. 크랙 전파 방지부(CPA’)는 제1 방향(X축 방향)으로 이웃하는 두 개의 제2 화소(PX’)를 둘러싸도록 배치될 수 있다. 또는, 크랙 전파 방지부(CPA’)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)에서 이웃하는 3 개 이상의 제2 화소(PX’)를 둘러싸도록 배치될 수 있다. 또는, 크랙 전파 방지부(CPA’)는 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 이웃하는 4 개 이상의 제2 화소(PX’)를 둘러싸도록 배치될 수 있다.
도 11과 같이, 크랙 전파 방지부(CPA)들 각각이 제1 방향(X축 방향)과 제2 방향(Y축 방향) 각각에서 제2 화소(PX2)에 이웃하여 배치된다. 그러므로, 제1 측면부(SS1)에서 무기막에 크랙이 발생하더라도, 무기막의 크랙이 크랙 전파 방지부(CPA)에 의해 더 이상 전파되기 어렵다. 따라서, 제1 측면부(SS1)에서 무기막에 크랙이 발생하더라도, 크랙 전파 방지부(CPA)에 의해 무기막의 크랙이 전파되는 것을 방지할 수 있다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 11을 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 12는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 12의 실시예는 제2 표시 영역(DA2)의 제2 화소(PX2”)의 면적은 제1 표시 영역(DA1)의 제1 화소(PX1)의 면적과 상이한 것에서 도 5의 실시예와 차이가 있다.
도 12를 참조하면, 제2 표시 영역(DA2)의 제2 화소(PX2”)의 면적은 제1 표시 영역(DA1)의 제1 화소(PX1)의 면적보다 작을 수 있다. 이로 인해, 제2 표시 영역(DA2)의 이웃하는 제2 화소(PX2”)들 사이에 크랙 전파 방지부(CPA)가 배치될 수 있다. 그러므로, 크랙 전파 방지부(CPA)를 위해 별도의 영역을 확보할 필요가 없다. 그러므로, 제1 측면부(SS1)의 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(PX2)들의 개수는 전면부(FS)의 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(PX1)들의 개수와 실질적으로 동일할 수 있다. 따라서, 제1 측면부(SS1)의 해상도가 전면부(FS)의 해상도와 동일할 수 있다.
제2 표시 영역(DA2)의 제2 화소(PX2”)의 면적은 제1 표시 영역(DA1)의 제1 화소(PX1)의 면적보다 작기 때문에, 제2 화소(PX2”)의 제1 서브 화소(SP1”)의 면적, 제2 서브 화소(SP2”)의 면적, 제3 서브 화소(SP3”)의 면적, 및 제4 서브 화소(SP4”)의 면적은 각각 제1 화소(PX1)의 제1 서브 화소(SP1)의 면적, 제2 서브 화소(SP2)의 면적, 제3 서브 화소(SP3)의 면적, 및 제4 서브 화소(SP4)의 면적보다 작을 수 있다.
또한, 제2 표시 영역(DA2)의 제2 화소(PX2”)의 면적은 제1 표시 영역(DA1)의 제1 화소(PX1)의 면적보다 작기 때문에, 제2 화소(PX2”)의 제1 발광 영역(RE”)의 면적, 제2 발광 영역(GE1”)의 면적, 제3 발광 영역(BE”)의 면적, 및 제4 발광 영역(GE2”)의 면적은 각각 제1 화소(PX1)의 제1 발광 영역(RE)의 면적, 제2 발광 영역(GE1)의 면적, 제3 발광 영역(BE)의 면적, 및 제4 발광 영역(GE2)의 면적보다 작을 수 있다. 제2 화소(PX2”)의 제1 발광 영역(RE”)의 형태, 제2 발광 영역(GE1”)의 형태, 제3 발광 영역(BE”)의 형태, 및 제4 발광 영역(GE2”)의 형태는 각각 제1 화소(PX1)의 제1 발광 영역(RE)의 형태, 제2 발광 영역(GE1)의 형태, 제3 발광 영역(BE)의 형태, 및 제4 발광 영역(GE2)의 형태와 실질적으로 동일할 수 있다.
도 12와 같이, 제1 측면부(SS1)의 제2 표시 영역(DA2)의 제2 화소(PX2”)의 면적을 제1 표시 영역(DA1)의 제1 화소(PX1)의 면적보다 줄일 수 있다. 이로 인해, 제1 측면부(SS1)의 제2 표시 영역(DA2)에서 단위 면적당 제2 화소(PX2)들의 개수를 전면부(FS)의 제1 표시 영역(DA1)에서 단위 면적당 제1 화소(PX1)들의 개수와 동일하게 하더라도, 제1 측면부(SS1)에 크랙 전파 방지부(CPA)가 배치될 수 있다. 그러므로, 크랙 전파 방지부(CPA)를 위해 별도의 영역을 확보하지 않고도, 크랙 전파 방지부(CPA)에 의해 무기막의 크랙이 전파되는 것을 방지할 수 있다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 12를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 13은 일 실시예에 따른 표시 패널의 전면부의 제1 표시 영역을 보여주는 레이 아웃도이다. 도 14는 또 다른 실시예에 따른 표시 패널의 제1 측면부의 제2 표시 영역을 보여주는 레이 아웃도이다.
도 13 및 도 14의 실시예는 제1 화소(PX1”’)가 3 개의 서브 화소들(SP1”’, SP2”’, SP3”’)을 포함하며, 제2 화소(PX2”’)가 3 개의 서브 화소들(SP1”’, SP2”’, SP3”’)을 포함하는 것에서 도 4 및 도 5의 실시예와 차이가 있다.
도 13 및 도 14를 참조하면, 제1 화소(PX1”’)들 각각은 제1 서브 화소(SP1”’), 제2 서브 화소(SP2”’), 및 제3 서브 화소(SP3”’)를 포함할 수 있다. 제1 서브 화소(SP1”’), 제2 서브 화소(SP2”’), 및 제3 서브 화소(SP3”’)는 제1 방향(X축 방향)으로 배치될 수 있다.
제1 서브 화소(SP1”’)는 제1 색의 광을 발광하는 제1 발광 영역(RE”’)을 포함할 수 있다. 제2 서브 화소(SP2”’)는 제2 색의 광을 발광할 수 있는 제2 발광 영역(GE”’)을 포함할 수 있다. 제3 서브 화소(SP3”’)는 제3 색의 광을 발광할 수 있는 제3 발광 영역(BE”’)을 포함할 수 있다. 제1 내지 제3 발광 영역들(RE”’, GE”’, BE”’)은 서로 다른 색을 발광할 수 있다.
제1 발광 영역(RE”’)들, 제2 발광 영역(GE”’)들, 및 제3 발광 영역(BE”’)들 각각은 직사각형의 평면 형태일 수 있으나, 이에 한정되지 않는다. 제1 발광 영역(RE”’)들, 제2 발광 영역(GE”’)들, 및 제3 발광 영역(BE”’)들 각각은 사각형 이외의 다른 다각형, 원형, 또는 타원형의 평면 형태를 가질 수 있다. 또한, 도 4에서는 제1 발광 영역(RE”’), 제2 발광 영역(GE”’), 및 제3 발광 영역(BE”’)이 실질적으로 동일한 크기를 갖는 것을 예시하였으나, 이에 한정되지 않는다.
한편, 표시 패널(100)의 제2 측면부(SS2)의 제3 표시 영역(DA3)은 도 14를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제2 측면부(SS2)의 제3 표시 영역(DA3)에 대한 설명은 생략한다.
도 15는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 15의 실시예는 표시 패널(100)이 제3 측면부(SS3)와 제4 측면부(SS4)를 포함하는 것에서 도 1의 실시예와 차이가 있을 뿐이므로, 도 15에서는 도 1의 실시예와 중복된 설명은 생략한다.
도 15를 참조하면, 제3 측면부(SS3)는 전면부(FS)의 제3 측으로부터 연장될 수 있다. 제3 측면부(SS3)는 전면부(FS)의 제3 측의 제3 벤딩 라인(BL3)을 따라 구부러지며, 제3 곡률을 가질 수 있다. 전면부(FS)의 제3 측은 도 15와 같이 전면부(FS)의 하측일 수 있다.
제4 측면부(SS4)는 전면부(FS)의 제4 측으로부터 연장될 수 있다. 제4 측면부(SS4)는 전면부(FS)의 제4 측의 제4 벤딩 라인(BL4)을 따라 구부러지며, 제4 곡률을 가질 수 있다. 제4 곡률은 제3 곡률과 실질적으로 동일하거나 상이할 수 있다. 전면부(FS)의 제4 측은 도 15와 같이 전면부(FS)의 상측일 수 있다.
도 16은 일 실시예에 따른 표시 장치를 보여주는 전개도이다.
도 16의 실시예는 표시 패널(100)이 제3 측면부(SS3)와 제4 측면부(SS4)를 포함하는 것에서 도 3의 실시예와 차이가 있을 뿐이므로, 도 16에서는 도 3의 실시예와 중복된 설명은 생략한다.
도 16을 참조하면, 전면부(FS)는 제1 표시 영역(DA1)만을 포함할 수 있다. 즉, 전면부(FS)는 비표시 영역을 포함하지 않을 수 있다.
제3 측면부(SS3)는 화상을 표시하는 제4 표시 영역(DA4)과 화상을 표시하지 않는 제3 비표시 영역(NDA4)을 포함할 수 있다. 제4 표시 영역(DA4)은 제1 표시 영역(DA1)의 하측에 배치되고, 제4 비표시 영역(NDA4)은 제4 표시 영역(DA4)의 하측에 배치될 수 있다. 제4 비표시 영역(NDA4)은 표시 패널(100)의 하측 가장자리에 배치될 수 있다.
제4 측면부(SS4)는 화상을 표시하는 제5 표시 영역(DA5)과 화상을 표시하지 않는 제5 비표시 영역(NDA5)을 포함할 수 있다. 제5 표시 영역(DA5)은 제1 표시 영역(DA1)의 상측에 배치되고, 제5 비표시 영역(NDA5)은 제5 표시 영역(DA5)의 상측에 배치될 수 있다. 제5 비표시 영역(NDA5)은 표시 패널(100)의 상측 가장자리에 배치될 수 있다.
제1 표시 영역(DA1)과 제4 표시 영역(DA4)은 제3 벤딩 라인(BL3)에 의해 구분될 수 있다. 즉, 제1 표시 영역(DA1)은 제3 벤딩 라인(BL3)의 상측에 배치된 영역이고, 제4 표시 영역(DA4)은 제3 벤딩 라인(BL3)의 하측에 배치된 영역일 수 있다.
제1 표시 영역(DA1)과 제5 표시 영역(DA5)은 제4 벤딩 라인(BL4)에 의해 구분될 수 있다. 즉, 제1 표시 영역(DA1)은 제4 벤딩 라인(BL4)의 하측에 배치된 영역이고, 제5 표시 영역(DA5)은 제4 벤딩 라인(BL4)의 상측에 배치된 영역일 수 있다.
서브 영역(SBA)은 전면부(FS)의 제1 서브 비표시 영역(SNDA1)의 하측에 배치될 수 있다. 서브 영역(SBA)에는 표시 구동 회로(200)와 표시 회로 보드(300)가 배치될 수 있다.
도 15 및 도 16과 같이, 표시 패널(100)의 전면부(FS)와 측면부들(SS1, SS2, SS3, SS4)은 영상을 표시하는 표시 영역들(DA1, DA2, DA3, DA4, DA5)을 포함하므로, 사용자는 표시 패널(100)의 전면부(FS)뿐만 아니라, 측면부들(SS1, SS2, SS3, SS4)에 표시되는 영상을 볼 수 있다.
또한, 제3 측면부(SS3)의 제4 표시 영역(DA4)과 제4 측면부(SS4)의 제5 표시 영역(DA5) 각각은 도 5, 도 9, 도 10, 도 11, 도 12, 및 도 14를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 제3 측면부(SS3)의 제4 표시 영역(DA4)과 제4 측면부(SS4)의 제5 표시 영역(DA5) 각각에 대한 설명은 생략한다.
도 17과 도 18은 또 다른 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 17과 도 18에서는 표시 장치(10)가 제1 방향(X축 방향)으로 접히는 폴더블 표시 장치인 것을 예시하였다.
도 17과 도 18을 참조하면, 표시 장치(10)는 접힌 상태와 펼쳐진 상태를 모두 유지할 수 있다. 표시 장치(10)는 전면이 내측에 배치되는 인 폴딩(in-folding) 방식으로 폴딩될 수 있다. 표시 장치(10)가 인 폴딩 방식으로 구부러지거나 접히는 경우, 표시 장치(10)의 전면은 서로 마주보도록 배치될 수 있다. 또는, 표시 장치(10)는 전면이 외측에 배치되는 아웃 폴딩(out-folding) 방식으로 폴딩될 수 있다. 표시 장치(10)가 아웃 폴딩 방식으로 구부러지거나 접히는 경우, 표시 장치(10)의 배면은 서로 마주보도록 배치될 수 있다.
제1 비폴딩 영역(NFA1)은 폴딩 영역(FDA)의 일 측, 예를 들어 우 측에 배치될 수 있다. 제2 비폴딩 영역(NFA2)은 폴딩 영역(FDA)의 타 측, 예를 들어 좌 측에 배치될 수 있다.
제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)이 제2 방향(Y축 방향)으로 연장되며, 표시 장치(10)는 제1 방향(X축 방향)으로 접힐 수 있다. 이로 인해, 표시 장치(10)의 제1 방향(X축 방향)의 길이는 대략 절반으로 줄어들 수 있으므로, 사용자가 표시 장치(10)를 휴대하기 편리할 수 있다.
한편, 제1 폴딩 라인(FOL1)의 연장 방향과 제2 폴딩 라인(FOL2)의 연장 방향은 제2 방향(Y축 방향)에 한정되지 않는다. 예를 들어, 제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)은 제1 방향(X축 방향)으로 연장되며, 표시 장치(10)는 제2 방향(Y축 방향)으로 접힐 수 있다. 이 경우, 표시 장치(10)의 제2 방향(Y축 방향)의 길이는 대략 절반으로 줄어들 수 있다. 또는, 제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이에 해당하는 표시 장치(10)의 대각 방향으로 연장될 수 있다. 이 경우, 표시 장치(10)는 삼각형 형태로 접힐 수 있다.
제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)이 제2 방향(Y축 방향)으로 연장되는 경우, 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이는 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 비폴딩 영역(NFA1)의 제1 방향(X축 방향)의 길이의 길이는 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이의 길이보다 길 수 있다. 제2 비폴딩 영역(NFA2)의 제1 방향(X축 방향)의 길이의 길이는 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이의 길이보다 길 수 있다.
제1 표시 영역(DA1’)은 표시 장치(10)의 전면에 배치될 수 있다. 제1 표시 영역(DA1’)은 폴딩 영역(FDA), 제1 비폴딩 영역(NFA1), 및 제2 비폴딩 영역(NFA2)과 중첩할 수 있다. 그러므로, 표시 장치(10)가 펼쳐진 경우, 표시 장치(10)의 폴딩 영역(FDA), 제1 비폴딩 영역(NFA1), 및 제2 비폴딩 영역(NFA2)에서 전면 방향으로 화상이 표시될 수 있다.
제2 표시 영역(DA2’)은 표시 장치(10)의 배면에 배치될 수 있다. 제2 표시 영역(DA2’)은 제2 비폴딩 영역(NFA2)과 중첩할 수 있다. 그러므로, 표시 장치(10)가 접힌 경우, 표시 장치(10)의 제2 비폴딩 영역(NFA2)에서 전면 방향으로 화상이 표시될 수 있다.
도 17 및 도 18에서 폴딩 영역(FDA)의 제1 표시 영역(DA1’)은 도 5, 도 9, 도 10, 도 11, 도 12, 및 도 14를 결부하여 설명한 제1 측면부(SS1)의 제2 표시 영역(DA2)과 실질적으로 동일할 수 있으며, 그러므로 폴딩 영역(FDA)의 제1 표시 영역(DA1’)에 대한 설명은 생략한다.
도 19는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 20 내지 23은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 도 19 내지 도 23을 참조하여 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다.
첫 번째로, 기판(SUB2) 상에 박막 트랜지스터(ST)들과 복수의 무기 절연막을 형성한다. (도 19의 S110)
도 20을 참조하면, 지지 기판(SS) 상에 유기 물질을 증착하여 제1 기판(SUB1)을 형성하고, 제1 기판(SUB1) 상에 무기 물질을 증착하여 제1 버퍼막(BF1)을 형성하며, 제1 버퍼막(BF1) 상에 유기 물질을 증착하여 제2 기판(SUB2)을 형성한다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다.
제2 기판(SUB2) 상에 박막 트랜지스터(ST)들과 복수의 무기 절연막을 형성한다. 박막 트랜지스터(ST)는 액티브층(ACT), 소스 전극(S), 드레인 전극(D), 및 게이트 전극(G)을 포함할 수 있다. 복수의 무기 절연막은 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 포함할 수 있다. 도 20에서 게이트 절연막(130)은 제1 절연막, 제1 층간 절연막(141)은 제2 절연막, 제2 층간 절연막(142)은 제3 절연막일 수 있다.
제2 기판(SUB2) 상에 포토 리소그래피 공정을 이용하여 차광층(BML)을 형성한다.
차광층(BML) 상에 무기 물질을 증착하여 제2 버퍼막(BF2)을 형성한다.
제2 버퍼막(BF2) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 액티브층(ACT)을 형성한다.
박막 트랜지스터(ST)의 액티브층(ACT) 상에 무기 물질을 증착하여 게이트 절연막(130)을 형성한다.
게이트 절연막(130) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 게이트 전극(G)과 스캔 배선들(SL1, SL2)을 형성한다. 도 20에서는 스캔 배선들(SL1, SL2) 중에서 제2 스캔 초기화 배선(GIL2)만을 예시하였다.
이때, 게이트 절연막(130)은 박막 트랜지스터(ST)의 게이트 전극(G)을 마스크로 하여 식각되므로, 게이트 절연막(130)은 박막 트랜지스터(ST)의 게이트 전극(G)과 액티브층(ACT) 사이와 스캔 배선들(SL1, SL2)과 제2 버퍼막(BF2) 사이에 배치될 수 있다. 또한, 게이트 절연막(130)에 의해 덮이지 않고 노출된 박막 트랜지스터(ST)의 액티브층(ACT)은 불순물 또는 이온이 도핑되므로, 도전성을 가질 수 있다. 그러므로, 도전성을 갖는 박막 트랜지스터(ST)의 소스 전극(S)과 드레인 전극(D)이 형성될 수 있다.
박막 트랜지스터(ST)의 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D), 스캔 배선들(SL1, SL2), 및 제2 버퍼막(BF2) 상에는 무기 물질을 증착하여 제1 층간 절연막(140)을 형성한다.
제1 층간 절연막(141) 상에는 포토 리소그래피 공정을 이용하여 커패시터 전극(CAE)을 형성한다.
커패시터 전극(CAE) 및 제1 층간 절연막(141) 상에는 제2 층간 절연막(142)을 형성한다.
두 번째로, 복수의 무기 절연막을 제거하여 크랙 전파 방지부(CPA)의 홀(CPH)을 형성한다. (도 19의 S120)
도 21을 참조하면, 포토 리소그래피 공정으로 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 제거하여 제2 기판(SUB2)을 노출하는 크랙 전파 방지부(CPA)의 홀(CPH)을 형성한다.
또한, 크랙 전파 방지부(CPA)의 홀(CPH)과 동시에 제1 층간 절연막(141)과 제2 층간 절연막(142)을 제거하여 박막 트랜지스터(ST)의 드레인 전극(D)을 노출하는 제1 애노드 콘택홀(ANCT1)을 형성한다.
즉, 크랙 전파 방지부(CPA)의 홀(CPH)과 제1 애노드 콘택홀(ANCT1)은 동시에 형성될 수 있다. 그러므로, 크랙 전파 방지부(CPA)의 홀(CPH)을 형성하기 위해 공정이 추가되지 않아, 비용이 상승하지 않을 수 있다.
세 번째로, 박막 트랜지스터(ST)들과 복수의 무기 절연막 상에 제1 유기막을 형성한다. (도 19의 S130)
도 22를 참조하면, 제2 층간 절연막(142) 상에는 포토 리소그래피 공정으로 제1 애노드 연결 전극(ANDE1)과 데이터 배선들(DL1, DL2, DL3, DL4)을 형성한다. 제1 애노드 연결 전극(ANDE1)은 제1 애노드 콘택홀(ANCT1)을 통해 박막 트랜지스터(ST)의 드레인 전극(D)에 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)과 데이터 배선들(DL1, DL2, DL3, DL4) 상에 유기 물질을 증착하여 제1 유기막(160)을 형성한다. 크랙 전파 방지부(CPA)의 홀(CPH)에는 제1 유기막(160)이 채워질 수 있다.
네 번째로, 제1 유기막(160) 상에 제1 발광 전극(171), 발광층(172), 및 제2 발광 전극(173)을 포함하는 발광 소자(170)를 형성한다.
도 23을 참조하면, 포토 리소그래피 공정으로 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 제2 애노드 콘택홀(ANCT2)을 형성한다.
제1 유기막(160) 상에 포토 리소그래피 공정으로 제2 애노드 연결 전극(ANDE2)을 형성한다. 제2 애노드 연결 전극(ANDE2)은 제2 애노드 콘택홀(ANCT2)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제1 애노드 연결 전극(ANDE1)과 제1 유기막(160) 상에 유기 물질을 증착하여 제2 유기막(180)을 형성한다.
포토 리소그래피 공정으로 제2 유기막(180)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 제3 애노드 콘택홀(ANCT3)을 형성한다.
제2 유기막(180) 상에 포토 리소그래피 공정으로 제1 발광 전극(171)을 형성한다. 제1 발광 전극(171)은 제3 애노드 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 연결될 수 있다.
제2 유기막(180)과 제1 발광 전극(171) 상에 포토 리소그래피 공정으로 뱅크(190)를 형성한다. 뱅크(190)는 제3 애노드 콘택홀(ANCT3)과 제1 발광 전극(171)의 가장자리를 덮도록 형성될 수 있다.
제1 발광 전극(171) 상에 발광층(172)을 형성하고, 발광층(172)과 뱅크(190) 상에 금속 물질을 증착하여 제2 전극(173)을 형성할 수 있다.
제2 전극(173) 상에 무기 물질을 증착하여 제1 봉지막(TFE1)을 형성하고, 제1 봉지막(TFE1) 상에 유기 물질을 증착하여 제2 봉지막(TFE2)을 형성하며, 제2 봉지막(TFE2) 상에 무기 물질을 증착하여 제3 봉지막(TFE3)을 형성할 수 있다.
도 19 내지 도 23과 같이, 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142) 중 적어도 어느 하나의 무기막에 크랙이 발생하더라도, 크랙 전파 방지부(CPA)의 홀(CPH)에서 제2 버퍼막(BF2), 제1 층간 절연막(141), 및 제2 층간 절연막(142)이 제거되므로, 무기막의 크랙은 크랙 전파 방지부(CPA)에 의해 전파되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
FS: 전면부 SS1: 제1 측면부
SS2: 제2 측면부 MA: 메인 영역
SBA: 서브 영역 PX1: 제1 화소
PX2: 제2 화소 CPA: 크랙 전파 방지부
CPH: 홀

Claims (20)

  1. 전면부와 상기 전면부의 일 측에서 구부러지는 측면부를 포함하는 표시 패널을 구비하고,
    상기 전면부는 제1 화소들을 포함하며,
    상기 측면부는 제2 화소들과 상기 제2 화소들에 이웃하게 배치되는 크랙 전파 방지부들을 포함하며,
    상기 전면부에서 단위 면적당 상기 제1 화소들의 개수는 상기 측면부에서 단위 면적당 상기 제2 화소들의 개수보다 많은 표시 장치.
  2. 제1 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부들 중에서 제1 방향으로 인접한 크랙 전파 방지부들 사이에는 N(N은 양의 정수) 개의 제2 화소가 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부들 중에서 상기 제1 방향과 교차하는 제2 방향으로 인접한 크랙 전파 방지부들 사이에는 상기 N 개의 제2 화소가 배치되는 표시 장치.
  4. 제3 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부들 각각의 면적은 N 개의 제2 화소의 면적보다 작은 표시 장치.
  5. 제1 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부들은 지그재그로 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부들 각각은 상기 제2 화소들에 의해 둘러싸인 표시 장치.
  7. 제1 항에 있어서,
    상기 측면부에서 상기 크랙 전파 방지부는 일 방향으로 연장되는 표시 장치.
  8. 제7 항에 있어서,
    상기 측면부에서 상기 제2 화소들은 상기 일 방향으로 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은 제1 발광 영역, 제2 발광 영역, 제3 발광 영역, 및 제4 발광 영역을 포함하고,
    상기 제1 화소의 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역, 및 상기 제4 발광 영역 각각의 형태는 상기 제2 화소의 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역, 및 상기 제4 발광 영역 각각의 형태와 상이한 표시 장치.
  10. 제1 항에 있어서,
    P(P는 양의 정수) 개의 제2 화소는 상기 크랙 전파 방지부에 의해 둘러싸인 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 화소들과 상기 크랙 전파 방지부 사이에는 스캔 배선 또는 데이터 배선이 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 화소들 각각은,
    기판의 버퍼막 상에 배치되는 박막 트랜지스터의 액티브층;
    상기 액티브층 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되는 상기 박막 트랜지스터의 게이트 전극;
    상기 게이트 전극 상에 배치되는 제2 절연막; 및
    상기 제2 절연막 상에 배치되는 상기 박막 트랜지스터의 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 배치되는 제1 유기막을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 크랙 전파 방지부는 상기 버퍼막과 상기 제2 절연막을 관통하여 상기 기판을 노출하는 홀을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 크랙 전파 방지부의 상기 홀에는 상기 제1 유기막이 채워지는 표시 장치.
  15. 전면부와 상기 전면부의 일 측에서 구부러지는 측면부를 포함하는 표시 패널을 구비하고,
    상기 전면부는 제1 화소들을 포함하며,
    상기 측면부는 제2 화소들과 상기 제2 화소들에 이웃하게 배치되는 크랙 전파 방지부들을 포함하며,
    상기 전면부에서 상기 제1 화소들 각각의 면적은 상기 측면부에서 상기 제2 화소들 각각의 면적보다 큰 표시 장치.
  16. 제15 항에 있어서,
    상기 전면부에서 단위 면적당 상기 제1 화소들의 개수는 상기 측면부에서 단위 면적당 상기 제2 화소들의 개수와 동일한 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은 제1 발광 영역, 제2 발광 영역, 제3 발광 영역, 및 제4 발광 영역을 포함하고,
    상기 제1 화소의 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역, 및 상기 제4 발광 영역 각각의 면적은 상기 제2 화소의 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역, 및 상기 제4 발광 영역 각각의 면적보다 큰 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 화소들과 상기 제2 화소들 각각은 제1 서브 화소, 제2 서브 화소, 제3 서브 화소, 및 제4 서브 화소를 포함하고,
    상기 제1 화소의 상기 제1 서브 화소, 상기 제2 서브 화소, 상기 제3 서브 화소, 및 상기 제4 서브 화소 각각의 면적은 상기 제2 화소의 상기 제1 서브 화소, 상기 제2 서브 화소, 상기 제3 서브 화소, 및 상기 제4 서브 화소 각각의 면적보다 큰 표시 장치.
  19. 기판 상에 박막 트랜지스터들과 복수의 무기 절연막을 형성하는 단계;
    상기 복수의 무기 절연막을 관통하여 상기 기판을 노출하는 홀을 형성하는 단계;
    상기 박막 트랜지스터들과 상기 복수의 무기 절연막 상에 제1 유기막을 형성하는 단계; 및
    상기 제1 유기막 상에 발광 소자의 애노드 전극, 유기 발광층, 및 캐소드 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 홀에는 상기 제1 유기막이 채워지는 표시 장치의 제조 방법.
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KR102132697B1 (ko) * 2013-12-05 2020-07-10 엘지디스플레이 주식회사 휘어진 디스플레이 장치
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KR102499852B1 (ko) * 2017-09-07 2023-02-14 삼성디스플레이 주식회사 표시 장치
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