KR20210133119A - 트랜지스터 성능을 증가시키기 위한 소스 및 드레인 구조체용 확산 배리어 층 - Google Patents
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Abstract
본 개시의 다양한 실시형태는 반도체 기판 위에 게이트 전극을 포함하는 반도체 디바이스에 관한 것이다. 에피택셜 소스/드레인 층이 반도체 기판 상에 배치되고 게이트 전극에 측방으로 인접한다. 에피택셜 소스/드레인 층은 제1 도펀트를 포함한다. 확산 배리어 층은 에피택셜 소스/드레인 층과 반도체 기판 사이에 있다. 확산 배리어 층은 제1 도펀트와는 상이한 배리어 도펀트를 포함한다.
Description
본 출원은 2020년 4월 27일자로 출원된 미국 가출원 번호 제63/015,772호의 이익을 주장하는데, 그 내용은 참조에 의해 그 전체가 본원에 통합된다.
현대의 통합 칩은 다양한 기능을 달성하기 위해 광범위한 디바이스를 사용한다. 일반적으로, 통합 칩은 능동 디바이스와 수동 디바이스를 포함한다. 능동 디바이스는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)와 같은 트랜지스터를 포함한다. MOSFET 디바이스는 MOSFET 디바이스의 스위칭 속도에 기초한 자동차 전기 시스템, 전력 공급부, 및 전력 관리 애플리케이션과 같은 애플리케이션에서 활용된다. 스위칭 속도는, 적어도 부분적으로, MOSFET 디바이스의 RDS(on)에 기초한다. RDS(on)는 "드레인-소스 온 저항(drain-source on resistance)" 또는 MOSFET가 "온(on)"인 경우의 MOSFET의 드레인과 소스 사이의 총 저항을 나타낸다. RDS(on)는 전류 손실과 관련되며 MOSFET의 최대 전류 정격(maximum current rating )에 대한 기준이다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은 에피택셜(epitaxial) 소스/드레인 층과 기판 사이에서 이격되는 확산 배리어 층을 포함하는 통합 칩의 몇몇 실시형태의 단면도를 예시한다.
도 2a 내지 도 2e는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩의 몇몇 상이한 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 제1 트랜지스터의 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 3a 내지 도 3c는 기판 내에 배치되는 확산 배리어 층 및 확산 배리어 층 위에 놓이는 에피택셜 소스/드레인 영역을 포함하는 통합 칩의 몇몇 상이한 실시형태의 단면도를 예시한다.
도 3d 내지 도 3f는 도 2a의 통합 칩의 몇몇 상이한 대안적인 실시형태의 단면도를 예시한다.
도 4a 내지 도 4f는 도 2a의 통합 칩의 몇몇 상이한 대안적인 실시형태의 다양한 뷰를 예시한다.
도 5a 내지 도 5c 내지 도 8a 내지 도 8c는 에피택셜 소스/드레인 층 및 기저의(underlying) 확산 배리어 층의 층들의 상세한 부분 단면도(breakout)의 몇몇 실시형태의 단면도를 예시한다.
도 9a 및 도 9b는 도 1 내지 도 8c의 각각의 확산 배리어 층 내의 배리어 도펀트 농도의 몇몇 상이한 실시형태에 대응하는 다양한 그래프를 예시한다.
도 10a는 제2 NMOS 트랜지스터에 인접하게 횡방향으로(laterally) 이격되는 제1 N 타입 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터를 포함하는 통합 칩의 몇몇 실시형태의 단면도를 예시한다.
도 10b는 도 10a의 통합 칩의 섹션의 몇몇 실시형태의 단면도를 예시한다.
도 11 내지 도 22는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제1 방법의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 23 내지 도 25는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제2 방법의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 26은 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 방법의 몇몇 실시형태를 예시하는 플로우차트를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 1은 에피택셜(epitaxial) 소스/드레인 층과 기판 사이에서 이격되는 확산 배리어 층을 포함하는 통합 칩의 몇몇 실시형태의 단면도를 예시한다.
도 2a 내지 도 2e는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩의 몇몇 상이한 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 제1 트랜지스터의 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 3a 내지 도 3c는 기판 내에 배치되는 확산 배리어 층 및 확산 배리어 층 위에 놓이는 에피택셜 소스/드레인 영역을 포함하는 통합 칩의 몇몇 상이한 실시형태의 단면도를 예시한다.
도 3d 내지 도 3f는 도 2a의 통합 칩의 몇몇 상이한 대안적인 실시형태의 단면도를 예시한다.
도 4a 내지 도 4f는 도 2a의 통합 칩의 몇몇 상이한 대안적인 실시형태의 다양한 뷰를 예시한다.
도 5a 내지 도 5c 내지 도 8a 내지 도 8c는 에피택셜 소스/드레인 층 및 기저의(underlying) 확산 배리어 층의 층들의 상세한 부분 단면도(breakout)의 몇몇 실시형태의 단면도를 예시한다.
도 9a 및 도 9b는 도 1 내지 도 8c의 각각의 확산 배리어 층 내의 배리어 도펀트 농도의 몇몇 상이한 실시형태에 대응하는 다양한 그래프를 예시한다.
도 10a는 제2 NMOS 트랜지스터에 인접하게 횡방향으로(laterally) 이격되는 제1 N 타입 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터를 포함하는 통합 칩의 몇몇 실시형태의 단면도를 예시한다.
도 10b는 도 10a의 통합 칩의 섹션의 몇몇 실시형태의 단면도를 예시한다.
도 11 내지 도 22는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제1 방법의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 23 내지 도 25는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제2 방법의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
도 26은 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 방법의 몇몇 실시형태를 예시하는 플로우차트를 예시하는데, 여기서 제1 트랜지스터는 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다.
본 개시는 본 개시의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
지난 20년에 걸쳐, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 트랜지스터는, 게이트 구조체의 양측 상에서 기판에 도펀트를 주입하는 것에 의해 통상적으로 형성되는 소스 및 드레인 구조체를 사용하여 왔다. 근년에, 향상된 성능 및 스케일링에 기인하여, 에피택셜 소스 및 드레인 구조체를 가진 트랜지스터가 광범위한 용도를 보이기 시작하였다. 트랜지스터는 기판의 웰 영역 위의 게이트 구조체, 및 게이트 구조체의 양측 상에서 기판 내에/위에 배치되는 에피택셜 소스/드레인 층을 포함한다. 에피택셜 소스/드레인 층 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함한다. 게다가, 기판의 웰 영역은 제1 도핑 타입과는 반대되는 제2 도핑 타입(예를 들면, P 타입)을 갖는다. 게이트 전극은 게이트 유전체 층 위에 놓이는 게이트 전극을 포함한다. 트랜지스터의 임계 전압 이상인 전압이 게이트 전극에 인가되는 경우, 트랜지스터는 ON(온)된다. 트랜지스터가 온되면, 게이트 전극에 인가되는 전압은, 선택적으로 형성 가능한 채널로 하여금, 에피택셜 소스/드레인 층 사이의 웰 영역 내에 형성되게 한다. 선택적으로 형성 가능한 채널은 에피택셜 소스/드레인 층 사이에서 흐를 수 있는 이동 전하 캐리어를 포함한다. 스위칭 속도를 증가시키고 트랜지스터와 관련되는 최대 전류 정격을 증가시키기 위해, RDS(on)은 감소될 수 있다. 게이트 구조체 아래의 채널 면적, 에피택셜 소스/드레인 층의 확산 저항, 에피택셜 소스/드레인 층의 저항, 위에 놓이는 전도성 콘택과 에피택셜 소스/드레인 층 사이의 접촉 저항과 같은, RDS(on)에 영향을 끼치는 많은 인자가 존재한다.
트랜지스터의 RDS(on)를 감소시키기 위한 노력으로, 에피택셜 소스/드레인 층 내의 제1 도펀트(예를 들면, 인)의 도핑 농도는 상대적으로 높다(예를 들면, 1021 원자/cm3 이상). 이것은, 예를 들면, 에피택셜 소스/드레인 층의 저항을 감소시킬 수도 있고, 위에 놓이는 전도성 콘택과 에피택셜 소스/드레인 층 사이의 접촉 저항을 감소시킬 수도 있다. 그러나, 제1 도펀트의 도핑 농도가 증가함에 따라, 제1 도펀트가 에피택셜 소스/드레인 층 밖으로 확산할 가능성이 증가된다. 따라서, 제1 도펀트의 상대적으로 높은 도핑 농도는 제1 도펀트가 기판으로 확산되는 것으로 나타날 수 있다. 이것은 에피택셜 소스/드레인 층 내의 제1 도펀트의 도핑 농도를 감소시키고, 그에 의해, 에피택셜 소스/드레인 층의 저항을 증가시키고 후속하여 트랜지스터의 RDS(on)를 증가시킨다. 게다가, 제1 도펀트의 확산은 트랜지스터의 임계 전압을 시프트시킬 수도 있고, 이것은, 에피택셜 소스/드레인 층을 각각 포함하는 트랜지스터의 어레이에 걸친 임계 전압의 균일성을 감소시킬 수도 있고, 그에 의해, 트랜지스터의 어레이의 성능을 감소시킬 수도 있다.
따라서, 본 개시는 에피택셜 소스/드레인 층과 반도체 기판 사이에서 배치되는 확산 배리어 층을 포함하는 트랜지스터 디바이스에 관한 것이다. 예를 들면, 트랜지스터 디바이스는 반도체 기판의 웰 영역 위에 놓이는 게이트 구조체를 포함한다. 에피택셜 소스/드레인 층은 게이트 구조체의 양측 상에서 반도체 기판 내에/위에 배치된다. 에피택셜 소스/드레인 층 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트(예를 들면, 인, 비소, 등등)를 포함하는데, 여기서 제1 도펀트의 도핑 농도는 상대적으로 높다(예를 들면, 또는 1 * 1021 원자/cm3 이상). 게다가, 확산 배리어 층은, 확산 배리어 층이 반도체 기판으로부터 에피택셜 소스/드레인 층을 분리하도록, 각각의 에피택셜 소스/드레인 층 바로 아래에 배치된다. 확산 배리어 층 각각은, 에피택셜 소스/드레인 층으로부터 반도체 기판으로의(예를 들면, 웰 영역으로의) 제1 도펀트의 확산을 완화 및/또는 차단하도록 구성되는 배리어 도펀트(예를 들면, 탄소)를 포함한다. 제1 도펀트의 확산을 완화 및/또는 차단하는 것에 의해, 상대적으로 높은 농도의 에피택셜 소스/드레인 층이 유지될 수도 있고, 그에 의해, 에피택셜 소스/드레인 층의 저항을 감소시킬 수도 있고 트랜지스터 디바이스의 RDS(on)를 감소시킬 수도 있다. 게다가, 트랜지스터 디바이스는 반도체 기판 위/내에 트랜지스터의 어레이를 포함하는 통합 칩의 일부일 수도 있고, 제1 도펀트의 확산을 완화하는 것에 의해 어레이 전체에 걸친 임계 전압의 균일성이 유지될 수도 있고, 그에 의해, 통합 칩의 성능을 증가시킬 수도 있다.
도 1은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 바로 아래에 있는 확산 배리어 층(114a-b)의 제1 쌍을 갖는 제1 트랜지스터(110)를 포함하는 통합 칩(100)의 몇몇 실시형태의 단면도를 예시한다.
통합 칩(100)은 반도체 기판(102)을 포함한다. 반도체 기판(102)은 분리 구조체(104)의 측벽 사이에서 배치되는 제1 웰 영역(106)을 갖는다. 몇몇 실시형태에서, 반도체 기판(102)은 반도체 웨이퍼(예를 들면, 실리콘 웨이퍼), 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판, 진성 단결정 실리콘, 다른 적절한 기판, 또는 등등일 수 있거나 또는 이것을 포함할 수도 있다. 분리 구조체(104)는 반도체 기판(102)의 상부면(top surface)으로부터 반도체 기판(102)의 상부면 아래 지점까지 연장된다. 제1 트랜지스터(110)는 게이트 전극(122), 측벽 스페이서 구조체(120), 게이트 유전체 층(124), 및 반도체 기판(102) 위에 놓이는 소스/드레인 구조체(112a-b)의 제1 쌍을 포함한다. 게이트 전극(122)은 제1 웰 영역(106) 위에 놓이고, 게이트 유전체 층(124)은 게이트 전극(122)과 반도체 기판(102) 사이에서 배치된다. 측벽 스페이서 구조체(120)는 게이트 전극(122) 및 게이트 유전체 층(124)을 측방으로 둘러싼다. 게다가, 소스/드레인 구조체(112a-b)의 제1 쌍은 게이트 전극(122)의 양측 상에서 이격된다. 몇몇 실시형태에서, 제1 트랜지스터(110)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 고전압 트랜지스터, n 채널 금속 산화물 반도체(n-channel metal oxide semiconductor; nMOS) 트랜지스터, 평면 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET), 게이트 올 어라운드 FET(gate-all-around FET; GAAFET), 또는 등등으로서 구성될 수도 있다.
레벨간 유전체(inter-level dielectric; ILD) 층(126)은 반도체 기판(102) 및 제1 트랜지스터(110) 위에 놓인다. 게다가, 복수의 전도성 콘택(128)이 ILD 층(126) 내에 배치되고 게이트 전극(122) 및 소스/드레인 구조체(112a-b)의 제1 쌍 위에 놓인다. 실리사이드 층(118)이 소스/드레인 구조체(112a-b)의 제1 쌍과 위에 놓이는 전도성 콘택(128) 사이에서 수직으로 배치되도록, 실리사이드(silicide) 층(118)이 소스/드레인 구조체(112a-b)의 제1 쌍 위에 놓인다. 게다가, 소스/드레인 구조체(112a-b)는 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 확산 배리어 층(114a-b)을 포함한다. 확산 배리어 층(114a-b)은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍과 반도체 기판(102) 사이에서 수직으로 이격된다.
소스/드레인 구조체(112a-b)의 제1 쌍은, 제1 트랜지스터(110)에 대한 소스 구조체로 구성될 수 있는 제1 소스/드레인 구조체(112a), 및 제1 트랜지스터(110)에 대한 드레인 구조체로서 구성될 수 있는 제2 소스/드레인 구조체(112b)를 포함하거나, 또는 그 반대의 경우도 가능하다. 게다가, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 제1 에피택셜 소스/드레인 층(116a) 및 제2 에피택셜 소스/드레인 층(116b)을 포함한다. 한 실시형태에서, 제1 에피택셜 소스/드레인 층(116a)은 제1 트랜지스터(110)의 소스로서 구성될 수 있고, 제2 에피택셜 소스/드레인 층(116b)은 제1 트랜지스터(110)의 드레인으로서 구성될 수 있거나, 또는 그 반대의 경우도 가능하다. 또한, 확산 배리어 층(114a-b)은 제1 확산 배리어 층(114a) 및 제2 확산 배리어 층(114b)을 포함한다. 제1 확산 배리어 층(114a)은 반도체 기판(102)과 제1 에피택셜 소스/드레인 층(116a) 사이에서 배치되고, 제2 확산 배리어 층(114b)은 반도체 기판(102)과 제2 에피택셜 소스/드레인 층(116b) 사이에서 배치된다.
몇몇 실시형태에서, 확산 배리어 층(114a-b)은 반도체 기판(102) 위에서 에피택셜하게 성장될 수도 있고, 그 결과, 제1 및 제2 확산 배리어 층(114a, 114b) 각각은 에피택셜 확산 배리어 층으로 지칭될 수도 있다. 제1 트랜지스터(110)의 동작 동안, 게이트 전극(122) 및 소스/드레인 구조체(112a-b)의 제1 쌍에 적절한 바이어싱 조건을 적용하는 것에 의해, 선택적으로 전도성인 채널이 제1 웰 영역(106)의 채널 영역(108) 내에서 형성될 수 있다. 그러한 실시형태에서, 전하 캐리어는 소스/드레인 구조체(112a-b)의 제1 쌍 사이의 채널 영역(108) 내에서 흐를 수도 있다.
몇몇 실시형태에서, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함하고 약 1019 내지 4 * 1021 원자/cm3 사이의 범위에 이르는 도핑 농도를 가질 수도 있다. 몇몇 실시형태에서, 제1 웰 영역(106)은 제2 도핑 타입(예를 들면, P 타입)을 포함하고 약 1015 내지 1017 원자/cm3 사이의 범위에 이르는 도핑 농도를 가질 수도 있다. 다양한 실시형태에서, 제1 도핑 타입은 제2 도핑 타입과는 반대이다. 추가적인 실시형태에서, 확산 배리어 층(114a-b) 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함하고, 약 1019 내지 4 * 1021 원자/cm3 사이의 범위에 이르는 제1 도펀트의 제1 도핑 농도를 가질 수도 있다. 게다가, 확산 배리어 층(114a-b) 각각은 배리어 도펀트(예를 들면, 탄소(C))를 포함하고 약 1019 내지 3 * 1021 원자/cm3 사이의 범위에 이르는 배리어 도펀트의 제2 도핑 농도를 가질 수도 있다. 몇몇 실시형태에서, 배리어 도펀트는 확산 배리어 종으로 지칭될 수도 있다. 제1 도펀트는, 예를 들면, 인, 비소, 다른 적절한 N 타입 도펀트, 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이것을 포함할 수도 있다. 배리어 도펀트는, 예를 들면, 탄소(C)일 수도 있거나 또는 이것을 포함할 수도 있지만, 그러나, 다른 배리어 도펀트도 수용 가능하다. 따라서, 몇몇 실시형태에서, 배리어 도펀트는 제1 도펀트와는 상이하다.
에피택셜 소스/드레인 층(116a-b)의 제1 쌍의 저항(예를 들면, 시트 저항)을 감소시키기 위해, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 내의 제1 도펀트의 도핑 농도 상대적으로 높다(예를 들면, 약 1 * 1021 원자/cm3 초과). 제1 도펀트의 도핑 농도가 증가함에 따라, 제1 도펀트가 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 벗어나 반도체 기판(102)으로(예를 들면, 제1 웰 영역(106)으로) 확산될 가능성이 증가된다. 예를 들면, 제1 도펀트가 인을 포함하고 도핑 농도가 상대적으로 높은 경우(예를 들면, 약 1 * 1021 원자/cm3 초과), 그러면, 제1 도펀트는 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 밖으로 확산되는 경향이 있을 수도 있다. 게다가, 배리어 도펀트(예를 들면, 탄소)는 제1 도펀트(예를 들면, 인, 비소, 등등)의 확산을 완화 또는 차단하도록 구성된다. 예를 들면, 배리어 도펀트는 치환 원자(substitutional atom)로서 작용할 수 있고 확산 배리어 층(114a-b)의 격자 전체에 걸쳐 실리콘 원자를 대체하고, 그에 의해, 확산 배리어 층(114a-b 및/또는)의 격자 및 에피택셜 소스/드레인 층(116a-b)의 제1 쌍에 걸친 제1 도펀트의 확산을 완화할 수도 있다. 따라서, 확산 배리어 층(114a-b)이 에피택셜 소스/드레인 층(116a-b)의 제1 쌍과 반도체 기판(102) 사이에서 배치되는 덕분에 그리고 배리어 도펀트를 포함하는 것에 의해, 확산 배리어 층(114a-b)은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍으로부터 반도체 기판(102)으로의 제1 도펀트의 확산을 완화한다. 이것은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내에서의 제1 도펀트의 상대적으로 높은 도핑 농도를 유지하는 것을 용이하게 하고, 그에 의해, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍의 감소된 저항(예를 들면, 감소된 시트 저항)을 유지한다. 게다가, 제1 도펀트의 확산을 완화하는 것은 제1 트랜지스터(110)의 RDS(on)를 감소시키는 효과를 갖는다. 유익하게는, 더 낮은 RDS(on)는 제1 트랜지스터(110)에서의 전류 흐름을 용이하게 하고, 그에 의해, 스위칭 속도를 증가시키고 제1 트랜지스터(110)의 최대 전류 정격을 증가시킨다. 또한, 반도체 기판(102)으로의 제1 도펀트의 확산을 완화하는 것은, 제1 트랜지스터(110)의 임계 전압의 시프트를 완화 및/또는 방지하고, 그에 의해, 제1 트랜지스터(110)의 성능을 더욱 증가시킬 수도 있다.
도 2a는 제2 트랜지스터(208)에 인접하게 횡방향으로 배치되는 제1 트랜지스터(110)를 포함하는 통합 칩(200)의 몇몇 실시형태의 단면도를 예시한다.
통합 칩(200)은 횡방향으로 서로 인접하는 N 타입 금속 산화물 반도체(NMOS) 영역(201) 및 P 타입 금속 산화물 반도체(PMOS) 영역(203)을 구비하는 반도체 기판(102)을 포함한다. 반도체 기판(102)은 제1 반도체 재료 층(202), 절연 층(204), 및 제2 반도체 재료 층(206)을 포함한다. 다양한 실시형태에서, 반도체 기판(102)은 반도체 온 인슐레이터(SOI) 기판, 부분적으로 공핍화된 반도체 온 인슐레이터(partial-depleted Semiconductor-on-insulator; PDSOI), 완전히 공핍화된 반도체 온 인슐레이터(full-depleted Semiconductor-on-insulator; FDSOI), 또는 다른 적절한 반도체 기판이다. 제1 반도체 재료 층(202)은, 예를 들면, 결정 실리콘, 단결정 실리콘, 도핑된 실리콘, 진성 실리콘, 어떤 다른 실리콘 재료, 어떤 다른 반도체 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, 제1 반도체 재료 층(202)은 [100] 방위를 갖는 면심 입방형(face-center-cubic; fcc) 구조체를 가질 수 있다. 한 실시형태에서, 제2 반도체 재료 층(206)은 결정 실리콘, 단결정 실리콘, 도핑된 실리콘, 진성 실리콘, 어떤 다른 실리콘 재료, 어떤 다른 반도체 재료, 또는 전술한 것의 임의의 조합일 수도 있거나 또는 이것을 포함한다. 또한, 절연 층(204)은, 예를 들면, 실리콘 이산화물(silicon dioxide)과 같은 유전체 재료, 또는 다른 적절한 재료일 수도 있거나, 또는 이것을 포함할 수도 있다.
제1 트랜지스터(110)는 NMOS 영역(201) 내에 배치되고 제2 트랜지스터(208)는 PMOS 영역(203) 내에 배치된다. 몇몇 실시형태에서, 제1 트랜지스터(110)는 NMOS 트랜지스터로서 구성되고 제2 트랜지스터(208)는 PMOS 트랜지스터로서 구성된다. 제1 및 제2 트랜지스터(110, 208)는, 각각, 게이트 전극(122), 측벽 스페이서 구조체(120), 및 게이트 유전체 층(124)을 포함한다. 게이트 전극(122)은, 예를 들면, 폴리실리콘, 도핑된 폴리실리콘, 금속 재료 예컨대 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 텅스텐, 다른 적절한 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 측벽 스페이서 구조체(120)는, 예를 들면, 실리콘 질화물(silicon dioxide), 실리콘 탄화물(silicon carbide), 다른 유전체 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, 게이트 유전체 층(124)은, 예를 들면, 실리콘 이산화물, 고유전율(high k) 유전체 재료, 또는 등등일 수도 있거나, 또는 이것을 포함할 수도 있다. 본원에서 사용되는 바와 같이, 고유전율 유전체 재료는 3.9보다 더 큰 유전 상수를 갖는 유전체 재료이다.
분리 구조체(104)는 반도체 기판(102) 내에 배치되고, 제1 반도체 재료 층(202)의 상부면으로부터, 절연 층(204)을 통해, 제2 반도체 재료 층(206)까지 연속적으로 연장될 수도 있다. 분리 구조체(104)는 NMOS 영역(201) 및 PMOS 영역(203)과 같은 반도체 기판(102)의 디바이스 영역의 경계를 정하도록 구성된다. 게다가, 분리 구조체(104)는 반도체 기판(102) 내에/위에 배치되는 디바이스(예를 들면, 제1 트랜지스터(110) 및 제2 트랜지스터(208)) 사이에서 전기적 분리를 제공하도록 구성될 수도 있다. 분리 구조체(104)는 얕은 트렌치 분리(shallow trench isolation; STI) 구조체, 깊은 트렌치 분리(deep trench isolation; DTI) 구조체, 또는 등등으로서 구성될 수도 있고, 예를 들면, 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 다른 적절한 유전체 재료, 또는 전술한 것의 임의의 조합과 같은 유전체 재료를 포함할 수도 있다.
제1 트랜지스터(110)는 제1 반도체 재료 층(202) 위에 놓이며 제1 트랜지스터(110)의 게이트 전극(122)의 양측 상에서 이격되는 소스/드레인 구조체(112a-b)의 제1 쌍을 더 포함한다. 몇몇 실시형태에서, 소스/드레인 구조체(112a-b)의 제1 쌍은, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 제1 반도체 재료 층(202)과 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 사이에서 이격되는 확산 배리어 층(114a-b)을 포함한다. 제2 트랜지스터(208)는 제1 반도체 재료 층(202) 위에 놓이며 제2 트랜지스터(208)의 게이트 전극(122)의 양측 상에서 이격되는 에피택셜 소스/드레인 층(210a-b)의 제2 쌍을 더 포함한다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 제2 트랜지스터(208)에 대한 소스/드레인 구조체의 제2 쌍으로서 기능한다. 게다가, 제2 트랜지스터(208)의 게이트 전극(122)은 제1 반도체 재료 층(202) 내에 배치되는 제2 웰 영역(212) 위에 놓인다. 제2 웰 영역(212)은 제1 도핑 타입(예를 들면, N 타입)을 가지며 약 1015 내지 1017 원자/cm3 사이의 범위에 이르는 도핑 농도, 또는 다른 적절한 도핑 농도 값을 가질 수도 있다. 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은, 예를 들면, 약 1019 내지 4 * 1021 원자/cm3 사이의 범위에 이르는 도핑 농도, 또는 다른 적절한 도핑 농도 값을 갖는 제2 도핑 타입(예를 들면, P 타입)을 가질 수도 있다. 다양한 실시형태에서, 제2 도핑 타입은 제1 도핑 타입과는 반대이다. 게다가, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 P 타입 재료를 갖는 에피택셜 층(예를 들면, 에피택셜 실리콘)으로서 성장된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 실리콘 게르마늄(SiGe), 또는 다른 적절한 재료를 포함한다. 또한, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은, 제2 트랜지스터(208)의 게이트 전극(122)의 양측 상에 배치되는 제3 에피택셜 소스/드레인 층(210a) 및 제4 에피택셜 소스/드레인 층(210b)을 포함한다. 몇몇 실시형태에서, 제1 반도체 재료 층(202)은 제2 도핑 타입(예를 들면, P 타입)을 갖는다.
또한, 실리사이드 층(118)은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 위에 놓인다. 실리사이드 층(118)은, 예를 들면, 니켈 실리사이드, 티타늄 실리사이드, 또는 다른 적절한 재료일 수도 있거나, 또는 이것을 포함할 수도 있다. 실리사이드 층(118)은 에피택셜 소스/드레인 층(116a-b, 210a-b)의 제1 및 제2 쌍과 위에 놓이는 전도성 콘택(128) 사이의 접촉 저항을 감소시키도록 구성된다. 전도성 콘택(128)은 ILD 층(126) 내에 배치된다. 전도성 콘택(128)은, 예를 들면, 텅스텐, 알루미늄, 구리, 티타늄 질화물(titanium nitride), 탄탈룸 질화물(tantalum nitride), 루테늄(ruthenium), 다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, ILD 층(126)은, 예를 들면, 실리콘 이산화물, 저유전율(low k) 유전체 재료, 또는 등등일 수도 있거나, 또는 이것을 포함할 수도 있다. 본원에서 사용될 때, 저유전율 유전체 재료는 3.9 미만의 유전 상수를 갖는 유전체 재료이다.
몇몇 실시형태에서, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 각각은, 예를 들면, 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함할 수도 있고, 약 3 * 1021 원자/cm3인, 약 1019 내지 4 * 1021 원자/cm3의 범위 내에 있는, 또는 다른 적절한 도핑 농도 값인 제1 도펀트의 도핑 농도를 가질 수도 있다. 추가적인 실시형태에서, 제1 도펀트는 인, 비소, 다른 적절한 N 타입 도펀트, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 다른 엘리먼트를 포함하는 제1 도펀트가 본 개시의 범위 내에 있다는 것이 인식될 것이다. 게다가, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 N 타입 재료를 갖는 에피택셜 층(예를 들면, 에피택셜 실리콘)으로서 성장된다. 예를 들면, 여기서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 SiP와 같은, 실리콘 및 인을 포함하는 n 타입 반도체 재료를 포함한다. 또 다른 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내의 제1 도펀트의 원자 백분율은 약 6 퍼센트일 수도 있거나, 약 0.2 내지 8 퍼센트의 범위 내에 있을 수도 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 몇몇 실시형태에서, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 각각은, 예를 들면, SiP와 같은, 실리콘 및 인의 화합물; 또는 SiAs와 같은, 실리콘 및 비소의 화합물로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 다른 화합물 또는 엘리먼트를 포함하는 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b)이 본 개시의 범위 내에 있다는 것이 인식될 것이다. 추가적인 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 [100] 방위를 갖는 면심 입방형(fcc) 구조체를 갖는다.
몇몇 실시형태에서, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 내의 제1 도펀트의 도핑 농도가 실질적으로 작은 경우(예를 들면, 약 1019 원자/cm3 미만), 그러면, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b)의 시트 저항은 증가된다. 또 다른 실시형태에서, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b) 내의 제1 도펀트의 도핑 농도가 실질적으로 큰 경우(예를 들면, 약 4 * 1021 원자/cm3 초과), 그러면, 제1 도펀트는 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b)의 결정 격자를 손상시키거나 또는 왜곡시킬 수도 있고, 그에 의해, 제1 및 제2 에피택셜 소스/드레인 층(116a, 116b)의 안정성을 감소시킬 수도 있다.
추가적인 실시형태에서, 확산 배리어 층(114a-b) 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함하고, 약 1.2 * 1020 원자/cm3, 약 1.2 * 1021 원자/cm3인, 약 1019 내지 4 * 1021 원자/cm3의 범위 내에 있는, 또는 다른 적절한 도핑 농도 값인 제1 도펀트의 제1 도핑 농도를 가질 수도 있다. 몇몇 실시형태에서, 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 도핑 농도는 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내의 제1 도펀트의 도핑 농도보다 더 작다. 다양한 실시형태에서, 확산 배리어 층(114a-b)의 각각 내의 제1 도펀트의 제1 원자 백분율은 약 2 퍼센트이거나, 약 0.2 내지 8 퍼센트의 범위 내에 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 다양한 실시형태에서, 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 원자 백분율은 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내의 제1 도펀트의 원자 백분율보다 더 작다. 게다가, 확산 배리어 층(114a-b)은 배리어 도펀트(예를 들면, 탄소)를 포함하고, 약 5.2 * 1020 원자/cm3인, 약 1019 내지 3 * 1021 원자/cm3의 범위 내에 있는, 또는 다른 적절한 도핑 농도 값인 배리어 도펀트의 제2 도핑 농도를 가질 수도 있다. 배리어 도펀트는, 예를 들면, 탄소(C)일 수도 있거나 또는 이것을 포함할 수도 있지만, 그러나, 다른 배리어 도펀트도 수용 가능하다. 따라서, 몇몇 실시형태에서, 배리어 도펀트는 제1 도펀트와는 상이하다. 다양한 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 원자 백분율은 약 1 퍼센트일 수도 있거나, 약 0.2 내지 6 퍼센트의 범위 내에 있을 수도 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 따라서, 몇몇 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 원자 백분율은 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 원자 백분율보다 더 작다. 게다가, 확산 배리어 층(114a-b)은, 예를 들면, N 타입 재료 및 배리어 도펀트를 갖는 에피택셜 층(예를 들면, 에피택셜 실리콘)으로서 성장될 수도 있다. 예를 들면, 확산 배리어 층(114a-b)은, SiCP와 같은, 실리콘, 인, 및 탄소, 탄소를 포함하는 n 타입 반도체 재료를 포함할 수도 있다. 몇몇 실시형태에서, 확산 배리어 층(114a-b) 각각은, 예를 들면, 실리콘, 탄소 및 인의 화합물, 예컨대 SiCP; 실리콘 탄소 및 비소의 화합물, 예컨대 SiCAs; 실리콘, 탄소, 및 산소의 화합물, 예컨대 SiCO; 또는 탄소로 도핑되는 실리콘, 예컨대 SiC로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 다른 화합물 또는 엘리먼트를 포함하는 확산 배리어 층(114a-b)이 본 개시의 범위 내에 있다는 것이 인식될 것이다. 추가적인 실시형태에서, 확산 배리어 층(114a-b)은 [100] 방위를 갖는 면심 입방형(fcc) 구조체를 갖는다.
몇몇 실시형태에서, 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 도핑 농도가 실질적으로 작은 경우(예를 들면, 약 1019 원자/cm3 미만), 그러면, 확산 배리어 층(114a-b)의 시트 저항은 증가된다. 또 다른 실시형태에서, 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 도핑 농도가 실질적으로 큰 경우(예를 들면, 약 4 * 1021 원자/cm3 초과), 그러면, 제1 도펀트는 확산 배리어 층(114a-b)의 결정 격자를 손상시키거나 또는 왜곡시킬 수도 있고, 그에 의해, 확산 배리어 층(114a-b)의 안정성을 감소시킬 수도 있다. 또 다른 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 도핑 농도가 실질적으로 작은 경우(예를 들면, 약 1019 원자/cm3 미만), 그러면, 제1 도펀트의 확산을 완화하는 및/또는 차단하는 확산 배리어 층(114a-b)의 능력이 상당히 감소된다. 또 다른 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 도핑 농도가 실질적으로 큰 경우(예를 들면, 약 3 * 1021 원자/cm3 초과), 그러면, 배리어 도펀트는 확산 배리어 층(114a-b)의 결정 격자를 손상시키거나 또는 왜곡시킬 수도 있고, 그에 의해, 확산 배리어 층(114a-b)의 안정성을 감소시킬 수도 있다.
게다가, 확산 배리어 층(114a-b)은 제1 두께(t1)를 가지고, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 제2 두께(t2)를 가지며, 소스/드레인 구조체(112a-b)의 제1 쌍은 총 두께(Ts)를 갖는다. 총 두께(Ts)는 제1 두께(t1) 및 제2 두께(t2)의 합일 수도 있다. 제1 두께(t1)는, 예를 들면, 약 3 나노미터(nm)이거나, 약 1 내지 5 nm의 범위 내에 있거나, 또는 다른 적절한 값이다. 제2 두께(t2)는, 예를 들면, 약 15 nm이거나, 약 5 내지 40 nm의 범위 내에 있거나, 또는 다른 적절한 값이다. 따라서, 몇몇 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍의 제2 두께(t2)는 확산 배리어 층(114a-b)의 제1 두께(t1)보다 더 크다. 또 다른 실시형태에서, 제1 두께(t1)는 총 두께(Ts)의 약 16.7 %(예를 들면, 0.167 * Ts)이거나, 총 두께(Ts)의 약 1 % 내지 50 %(예를 들면, 0.01 * Ts 내지 0.50 * Ts)의 범위 내에 있거나, 또는 다른 적절한 값이다. 다양한 실시형태에서, 제2 두께(t2)는 총 두께(Ts)의 약 83.3 %(예를 들면, 0.833 * Ts)이거나, 총 두께(Ts)의 약 50 % 내지 99 %(예를 들면, 0.5 * Ts 내지 0.99 * Ts)의 범위 내에 있거나, 또는 다른 적절한 값이다.
몇몇 실시형태에서, 제1 두께(t1)가 실질적으로 작은 경우(예를 들면, 약 1 nm 미만), 그러면, 제1 도펀트의 확산을 완화하는 및/또는 차단하는 확산 배리어 층(114a-b)의 능력은 상당히 감소된다. 또 다른 실시형태에서, 제1 두께(t1)가 실질적으로 큰 경우(예를 들면, 약 5 nm 초과), 그러면, 확산 배리어 층(114a-b)의 시트 저항이 증가된다. 다양한 실시형태에서, 제2 두께(t2)가 실질적으로 작은 경우(예를 들면, 약 5 nm 미만), 그러면, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍의 안정성(예를 들면, 구조적 무결성)이 감소될 수도 있다. 추가적인 실시형태에서, 제2 두께(t2)가 실질적으로 큰 경우(예를 들면, 약 40 nm 초과), 그러면, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍의 시트 저항이 증가될 수도 있다.
도 2b는 도 2a의 통합 칩(200)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 확산 배리어 층(114a-b)의 하부면(bottom surface)은 제1 거리(d1)만큼 제1 반도체 재료 층(202)의 상부면(202t) 아래에 배치된다. 게다가, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 제2 거리(d2)만큼 제1 반도체 재료 층(202)의 상부면(202t) 아래에 배치된다. 몇몇 실시형태에서, 제1 트랜지스터(110)의 채널 영역은 확산 배리어 층(114a-b) 사이에서 횡방향으로 배치되고, 제2 트랜지스터(208)의 채널 영역은 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 사이에서 횡방향으로 배치된다. 게다가, 제1 반도체 재료 층(202)의 두께(Tfs)는 제1 반도체 재료 층(202)의 상부면(202t)과 제1 반도체 재료 층(202)의 하부면(202bs) 사이에서 정의된다. 제1 반도체 재료 층(202)의 두께(Tfs)는, 예를 들면, 약 20 내지 30 nm의 범위 내에 있을 수도 있다. 다양한 실시형태에서, 제1 거리(d1) 및 제2 거리(d2)는, 각각, 약 5 내지 29.5 nm의 범위 내에 있거나, 또는 다른 적절한 값이다. 몇몇 실시형태에서, 제1 거리(d1)는 제2 거리(d2)와는 상이하다.
도 2c는 도 2a의 통합 칩(200)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서 확산 배리어 층(114a-b)의 하부면은 굴곡되고 에피택셜 소스/드레인 층(116a-b)의 쌍의 하부면은 굴곡된다. 다양한 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 쌍의 하부면은 제1 반도체 재료 층(202)의 상부면(202t) 아래에 수직으로 배치된다.
도 2d는 도 2a의 통합 칩(200)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 확산 배리어 층(114a-b) 각각은 U자 형상이고 제1 반도체 재료 층(202)의 측벽 및 상부 표면(upper surface)에 의해 정의되는 공동(cavity) 내에 배치된다.
도 2e는 도 2a의 통합 칩(200)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서 제1 웰 영역(도 2a의 106) 및 제2 웰 영역(도 2a의 212)은 생략된다. 그러한 실시형태에서, 제1 반도체 재료 층(202)의 두께(Tfs)는 약 5 nm일 수도 있거나, 약 0.5 내지 15 nm의 범위 내에 있을 수도 있거나, 또는 다른 적절한 두께 값일 수도 있다. 게다가, 제1 반도체 재료 층(202)은, 예를 들면, 진성 실리콘, 진성 단결정 실리콘, 다른 적절한 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다.
도 3a는 도 2a의 통합 칩(200)의 몇몇 대안적인 실시형태에 대응하는 통합 칩(300)의 몇몇 실시형태의 단면도를 예시하는데, 여기서 확산 배리어 층(114a-b)은 제1 반도체 재료 층(202)의 도핑된 영역이거나 또는 이것을 포함한다. 그러한 실시형태에서, 확산 배리어 층(114a-b)은 확산 배리어 영역으로 지칭될 수도 있다. 확산 배리어 층(114a-b)은 배리어 도펀트(예를 들면, 탄소)를 포함하고, 예를 들면, 약 5.2 * 1020 원자/cm3인, 약 1019 내지 3 * 1021 원자/cm3의 범위 내에 있는, 또는 다른 적절한 도핑 농도 값인 배리어 도펀트의 도핑 농도를 가질 수도 있다. 배리어 도펀트는, 예를 들면, 탄소(C)일 수도 있거나 또는 이것을 포함할 수도 있지만, 그러나, 다른 배리어 도펀트도 수용 가능하다. 다양한 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 원자 백분율은 약 1 퍼센트이거나, 약 0.2 내지 6 퍼센트의 범위 내에 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 추가적인 실시형태에서, 확산 배리어 층(114a-b)의 상부면은 제1 반도체 재료 층(202)의 상부면(202t)과 정렬되고, 확산 배리어 층(114a-b)의 하부면은 제1 반도체 재료 층(202)의 상부면(202t) 아래의 지점에 배치된다. 추가적인 실시형태에서, 지점은 제1 반도체 재료 층(202)의 하부면(202bs) 위에 배치된다. 게다가, 몇몇 실시형태에서, 확산 배리어 층(114a-b)은 제1 도펀트(예를 들면, 인 및/또는 비소)가 없고, 그 결과, 확산 배리어 층(114)은 제1 반도체 재료 층(202)(예를 들면, 실리콘) 및 배리어 도펀트(예를 들면, 탄소)의 재료, 예컨대 SiC로 구성되거나 또는 본질적으로 구성된다. 또 다른 실시형태에서, 확산 배리어 층(114a-b)은, 도 2a에서 예시되고 및/또는 설명되는 바와 같이, 배리어 도펀트(예를 들면, 탄소) 및 제1 도펀트(예를 들면, 인 및/또는 비소)와 함께 공동 도핑될 수도 있다. 그러한 실시형태에서, 확산 배리어 층(114a-b) 각각은 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트를 포함하고 약 1019 내지 4 * 1021 원자/cm3 사이의 범위에 이르는 제1 도펀트의 제1 도핑 농도, 또는 다른 적절한 도핑 농도 값을 가질 수도 있다.
도 3b는 도 3a의 통합 칩(300)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 확산 배리어 층(114a-b)(즉, 확산 배리어 영역)은 제1 반도체 재료 층(202)의 상부면(202t)으로부터 제1 반도체 재료 층(202)의 하부면(202bs)까지 연속적으로 연장된다. 그러한 실시형태에서, 확산 배리어 층(114a-b)은 절연 층(204)의 상부면과 접촉한다.
도 3c는 도 3a의 통합 칩(300)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 제1 웰 영역(도 3a의 106) 및 제2 웰 영역(도 3a의 212)은 생략된다. 그러한 실시형태에서, 제1 반도체 재료 층(202)의 두께(Tfs)는 약 5 nm일 수도 있거나, 약 0.5 내지 15 nm의 범위 내에 있을 수도 있거나, 또는 다른 적절한 두께 값일 수도 있다. 게다가, 확산 배리어 층(114a-b)으로부터 오프셋되는 제1 반도체 재료 층(202)의 영역은, 예를 들면, 진성 실리콘, 진성 단결정 실리콘, 다른 적절한 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다.
도 3d는 도 2a 또는 도 2b의 통합 칩(200)의 몇몇 대안적인 실시형태에 대응하는 통합 칩(300)의 몇몇 실시형태의 단면도를 예시하는데, 여기서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 사다리꼴 형상을 갖는다.
도 3e는 도 3d의 통합 칩(300)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 확산 배리어 층(114a-b)은 사다리꼴 형상을 갖는다.
도 3f는 도 3d의 통합 칩(300)의 몇몇 대안적인 실시형태의 단면도를 예시하는데, 여기서, 제1 웰 영역(도 3d의 106) 및 제2 웰 영역(도 3d의 212)은 생략된다. 그러한 실시형태에서, 제1 반도체 재료 층(202)의 두께(Tfs)는 약 5 nm일 수도 있거나, 약 0.5 내지 15 nm의 범위 내에 있을 수도 있거나, 또는 다른 적절한 두께 값일 수도 있다. 게다가, 제1 반도체 재료 층(202)은, 예를 들면, 진성 실리콘, 진성 단결정 실리콘, 다른 적절한 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다.
도 4a는 도 2a의 통합 칩(200)의 몇몇 상이한 대안적인 실시형태의 개략도(400a)를 예시하는데, 여기서, 제1 트랜지스터(110) 및 제2 트랜지스터(208)는 각각 FinFET 디바이스로서 구성된다.
몇몇 실시형태에서, 반도체 기판(102)은 제1 핀 구조체(402a) 및 제2 핀 구조체(402b)를 포함한다. 제1 및 제2 핀 구조체(402a-b)의 각각은 제1 방향에서(예를 들면, "y" 방향을 따라) 서로 평행하게 연장된다. 추가적인 실시형태에서, 제1 및 제2 핀 구조체(402a-b)는, 각각, 반도체 기판(102)의 핀으로 지칭된다. 제1 및 제2 핀 구조체(402a-b)는 제2 방향을 따라(예를 들면, "z" 방향을 따라) 서로 측방으로 이격된다. 몇몇 실시형태에서, 제1 방향은 제2 방향에 직교한다. 제1 및 제2 핀 구조체(402a, 402b)의 각각은 반도체 기판(102)의 상부 영역의 적어도 일부를 각각 포함한다. 반도체 기판(102)의 상부 영역은 제3 방향을 따라(예를 들면, "x" 방향을 따라) 반도체 기판(102)의 하부 영역으로부터 수직으로 연장된다. 반도체 기판(102)의 상부 영역은 분리 구조체(104)를 통해 연속적으로 연장된다.
소스/드레인 구조체(112a-b)의 제1 쌍은 제1 핀 구조체(402a) 상에/위에 배치된다. 소스/드레인 구조체(112a-b)는 ("y" 방향에서) 횡방향으로 이격된다. 게이트 전극(122) 및 게이트 유전체 층(124)은 제1 핀 구조체(402a)로부터 제2 핀 구조체(402b)까지 제2 방향을 따라(예를 들면, "z" 방향을 따라) 연속적으로 연장된다. 제1 트랜지스터(110)의 동작 동안, 게이트 전극(122) 및 소스/드레인 구조체(112a-b)의 제1 쌍에 적절한 바이어싱 조건을 적용하는 것에 의해, 선택적으로 전도성인 채널이 제1 핀 구조체(402a) 내에서 형성될 수 있다. 선택적으로 전도성인 채널은 소스/드레인 구조체(112a-b)의 제1 쌍 사이에서 ("y" 방향으로) 연장된다. 또 다른 실시형태에서, 확산 배리어 층(114a-b)은 대응하는 에피택셜 소스/드레인 층(116a-b)과 반도체 기판(102) 사이에서 배치된다. 그러한 실시형태에서, 확산 배리어 층(114a-b)의 각각은 제1 핀 구조체(402a)의 측벽 및/또는 제1 핀 구조체(402a)의 일부의 상부 표면을 따라 배치될 수도 있다.
에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 제2 핀 구조체(402b) 상에/위에 배치된다. 소스/드레인 층(210a-b)은 ("y" 방향에서) 횡방향으로 이격된다. 제2 트랜지스터(208)의 동작 동안, 게이트 전극(122) 및 에피택셜 소스/드레인 층(210a-b)의 제2 쌍에 적절한 바이어싱 조건을 적용하는 것에 의해, 선택적으로 전도성인 채널이 제2 핀 구조체(402b) 내에서 형성될 수도 있다. 선택적으로 전도성인 채널은 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 사이에서 ("y" 방향으로) 연장된다. 다양한 실시형태에서, 소스/드레인 층(210a-b)의 각각은 제2 핀 구조체(402b)의 측벽 및/또는 제2 핀 구조체(402b)의 일부의 상부 표면을 따라 배치될 수도 있다. 추가적인 실시형태에서, 제1 트랜지스터(110)는 n 타입 FinFET 디바이스로 구성될 수도 있고 제2 트랜지스터(208)는 p 타입 FinFET 디바이스로 구성될 수도 있다.
도 4b는 도 4a의 라인 A-A'를 따라 취해지는 제1 및 제2 트랜지스터(110, 208)의 몇몇 실시형태의 단면도(400b)를 예시한다. 도 4b에서 예시되는 바와 같이, 몇몇 실시형태에서, 게이트 전극(122) 및 게이트 유전체 층(124)은 제1 핀 구조체(402a)로부터 제2 핀 구조체(402b)로 연속적으로 연장된다. 도 4c는 도 4a의 라인 B-B'를 따라 취해지는 제1 트랜지스터(110)의 몇몇 실시형태의 단면도(400c)를 예시한다. 도 4c에서 예시되는 바와 같이, 몇몇 실시형태에서, 게이트 유전체 층(124)은 제1 확산 배리어 층(114a)으로부터 제2 확산 배리어 층(114b)까지 연속적으로 횡방향으로 연장된다.
도 4d는 도 4a의 제1 및 제2 트랜지스터(110, 208)의 몇몇 상이한 대안적인 실시형태의 개략도(400d)를 예시하는데, 여기서 제1 트랜지스터(110) 및 제2 트랜지스터(208)는 GAAFET 디바이스로서 각각 구성된다. 또 다른 실시형태에서, 제1 및 제2 트랜지스터(110, 208) 각각은 나노시트 전계 효과 트랜지스터(NSFET)로서 구성 및/또는 지칭될 수도 있다.
몇몇 실시형태에서, 복수의 나노구조체(404)가 제1 및 제2 핀 구조체(402a-b)의 각각 위에 배치된다. 추가적인 실시형태에서, 나노구조체(404)는 서로의 위에 수직으로 적층되고 대응하는 기저의 핀 구조체(402a-b)로부터 넌제로의 거리만큼 수직으로 이격될 수도 있다. 몇몇 실시형태에서, 복수의 나노구조체(404)는 두 개 내지 스무 개 사이의 나노구조체, 또는 다른 적절한 수의 나노구조체를 포함한다. 예를 들면, 대응하는 제1 핀 구조체(402a) 위에 놓이는 복수의 나노구조체(404)는 세 개의 나노구조체를 포함한다. 다양한 실시형태에서, 나노구조체(404) 각각은 반도체 기판(102)과 동일한 재료를 포함한다. 소스/드레인 구조체(112a-b)의 제1 쌍은, 대응하는 복수의 나노구조체(404)가 소스/드레인 구조체(112a-b)의 제1 쌍 사이에서 연속적으로 횡방향으로 연장되도록, 예를 들면, 대응하는 복수의 나노구조체(404)의 양측 상에 배치될 수도 있다. 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은, 다른 대응하는 복수의 나노구조체(404)가 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 사이에서 연속적으로 횡방향으로 연장되도록, 예를 들면, 다른 대응하는 복수의 나노구조체(404)의 양측 상에 배치될 수도 있다. 또 다른 실시형태에서, 소스/드레인 구조체(112a-b)의 제1 쌍 및 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 각각은 육각형과 같은 형상의 프로파일, 다이아몬드와 같은 형상의 프로파일, 직사각형과 같은 형상의 프로파일, 또는 다른 적절한 프로파일을 가질 수도 있다.
도 4e는 도 4d의 라인 A-A'를 따라 취해지는 제1 및 제2 트랜지스터(110, 208)의 몇몇 실시형태의 단면도(400e)를 예시한다. 도 4e에서 예시되는 바와 같이, 몇몇 실시형태에서, 게이트 유전체 층(124)은 나노구조체(404)의 각각의 외측 둘레를 연속적으로 둘러싼다. 게다가, 게이트 전극(122)은 나노구조체(404)의 각각 사이에서 수직으로 배치될 수도 있다. 도 4f는 도 4d의 라인 B-B'를 따라 취해지는 제1 트랜지스터(110)의 몇몇 실시형태의 단면도(400f)를 예시한다. 도 4f에서 예시되는 바와 같이, 몇몇 실시형태에서, 나노구조체(404)의 각각은 제1 확산 배리어 층(114a)으로부터 제2 확산 배리어 층(114b)까지 연속적으로 횡방향으로 연장된다.
도 5a 내지 도 5c는, 도 1, 도 2a 내지 도 2e, 또는 도 3a 내지 도 3f의 제1 트랜지스터(110)의 소스/드레인 구조체(112a-b)의 제1 쌍의 층의 상세한 부분 단면도의 몇몇 다양한 실시형태의 단면도를 예시한다. 그러한 실시형태에서, 소스/드레인 구조체(112a-b) 각각은 에피택셜 층의 다층 스택을 포함한다.
도 5a를 참조하면, 소스/드레인 구조체(112a-b) 각각은 제1 에피택셜 층(502) 및 제1 에피택셜 층(502) 위의 제2 에피택셜 층(504)을 포함하는데, 여기서 제1 도펀트는, 예를 들면, 인(P)이다. 몇몇 실시형태에서, 제1 에피택셜 층(502)(몇몇 실시형태에서, 확산 배리어 에피택셜 층으로 지칭됨)은 실리콘, 제1 도펀트(예를 들면, 인), 및 배리어 도펀트(예를 들면, 탄소), 예컨대 SiCP로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 게다가, 제2 에피택셜 층(504)(몇몇 실시형태에서 에피택셜 소스/드레인 층으로 지칭됨)은, 예를 들면, 실리콘 및 제1 도펀트, 예컨대 SiP로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 다양한 실시형태에서, 제1 에피택셜 층(502) 내의 제1 도펀트 및 배리어 도펀트의 도핑 농도 및/또는 원자 백분율은 도 2a의 확산 배리어 층(114a-b)과 동일할 수도 있다. 추가적인 실시형태에서, 제2 에피택셜 층(504) 내의 제1 도펀트의 도핑 농도 및/또는 원자 백분율은 도 2a의 에피택셜 소스/드레인 층(116a-b)의 제1 쌍과 동일할 수도 있다. 다양한 실시형태에서, 제1 에피택셜 층(502) 및 제2 에피택셜 층(504) 내의 제1 도펀트(예를 들면, 인)의 도핑 농도는 서로 상이할 수도 있다. 대안적인 실시형태에서, 제1 에피택셜 층(502) 및 제2 에피택셜 층(504) 내의 제1 도펀트의 도핑 농도는 대략적으로 동일하다.
추가적인 실시형태에서, 소스/드레인 구조체(112a-b)의 제1 쌍 각각은 제1 에피택셜 층(502) 및 제2 에피택셜 층(504)을 포함하는 층의 교대하는 스택을 포함한다. 예를 들면, 도 5b에서 예시되는 바와 같이, 층의 교대하는 스택은 두 개의 제1 에피택셜 층(502) 및 두 개의 제2 에피택셜 층(504)을 포함할 수 있다. 다른 예에서, 도 5c에서 예시되는 바와 같이, 층의 교대하는 스택은 세 개의 제1 에피택셜 층(502) 및 세 개의 제2 에피택셜 층(504)을 포함할 수 있다. 층의 교대하는 스택은, 예를 들면, 임의의 수의 제1 에피택셜 층(502) 및 제2 에피택셜 층(504)을 포함할 수도 있다는 것이 인식될 것이다. 다양한 실시형태에서, 제1 에피택셜 층(502) 내의 엘리먼트의 도핑 농도는 서로 상이할 수도 있고, 제2 에피택셜 층(504) 내의 제1 도펀트의 도핑 농도는 서로 상이할 수도 있다. 몇몇 실시형태에서, 제1 에피택셜 층(502)이 배리어 도펀트를 각각 포함하는 것의 덕분으로, 각각의 제1 에피택셜 층(502)은 대응하는 제1 에피택셜 층(502) 위에 놓이는 및/또는 아래에 있는 하나 이상의 제2 에피택셜 층(들)(504)으로부터의 제1 도펀트의 확산을 방지할 수도 있다.
도 6a 내지 도 6c는 도 5a 내지 도 5c의 몇몇 대안적 실시형태에 대응하는 소스/드레인 구조체(112a-b)의 제1 쌍의 층의 상세한 부분 단면도의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 도펀트는 비소(As)이다. 따라서, 제1 에피택셜 층(들)(502)은, 예를 들면, 실리콘, 비소, 및 탄소, 예컨대 SiCAs로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 제2 에피택셜 층(들)(504)은, 예를 들면, 실리콘 및 비소, 예컨대 SiAs로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다.
도 7a 내지 도 7c는 도 5a 내지 도 5c의 몇몇 대안적인 실시형태에 대응하는 소스/드레인 구조체(112a-b)의 제1 쌍의 층의 상세한 부분 단면도의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제2 에피택셜 층(들)(504)의 제1 도펀트는 인이고, 제1 에피택셜 층(들)(502)은 제2 도펀트(들), 예컨대 비소(As)를 포함한다. 몇몇 실시형태에서, 제1 도펀트는 제2 도펀트와는 상이하고, 제1 및 제2 도펀트는 둘 모두 N 타입 도펀트이다. 추가적인 실시형태에서, 제1 에피택셜 층(들)(502) 내의 제2 도펀트의 도핑 농도 및/또는 원자 백분율은, 도 1 또는 도 2a의 배리어 확산 층(114a-b) 내의 제1 도펀트의 도핑 농도 및/또는 원자 백분율과 동일한 범위 및/또는 값 내에 있다. 따라서, 제1 에피택셜 층(들)(502)은, 예를 들면, 실리콘, 비소, 및 탄소, 예컨대 SiCAs로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 제2 에피택셜 층(들)(504)은, 예를 들면, 실리콘 및 인, 예컨대 SiP로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다.
도 8a 내지 도 8c는 도 5a 내지 도 5c의 몇몇 대안적인 실시형태에 대응하는 소스/드레인 구조체(112a-b)의 제1 쌍의 층의 상세한 부분 단면도의 몇몇 실시형태의 단면도를 예시하는데, 여기서 제1 에피택셜 층(들)(502)의 제2 도펀트는 인(P)이고, 제2 에피택셜 층(들)(502)의 제1 도펀트는 비소(As)이다. 따라서, 제1 에피택셜 층(들)(502)은, 예를 들면, 실리콘, 인, 및 탄소, 예컨대 SiCP로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다. 제2 에피택셜 층(들)(504)은, 예를 들면, 실리콘 및 비소, 예컨대 SiAs로 구성될 수도 있거나 또는 본질적으로 구성될 수도 있다.
도 9a는 도 1 내지 도 8c의 제1 소스/드레인 구조체(112a)의 두께(Ts)에 걸친 배리어 도펀트(예를 들면, 탄소)의 도핑 프로파일의 몇몇 실시형태에 대응하는 그래프(900a)를 예시한다. 그래프(900a)가 제1 소스/드레인 구조체(112a)의 두께(Ts)에 걸친 도핑 프로파일을 예시하고 설명하지만, 예시된 도핑 프로파일은 도 1 내지 도 8c의 제2 소스/드레인 구조체(112b)의 두께(Ts)에 걸친 배리어 도펀트의 도핑 프로파일에 대응할 수도 있다는 것이 인식될 것이다. 그러한 실시형태에서, 제2 확산 배리어 층(114b)은 제1 확산 배리어 층(114a)이 하기에서 설명되는 것과 동일한 도핑 프로파일을 가질 수도 있다. 게다가, 그래프(900a)의 y 축은 제1 소스/드레인 구조체(112a)의 두께(Ts)에 대응한다. 그래프(900a)의 x 축은 제1 소스/드레인 구조체(112a) 내의 배리어 도펀트(예를 들면, 탄소)의 도핑 농도에 대응한다.
도핑 농도 곡선(902)은 제1 소스/드레인 구조체(112a) 내의 배리어 도펀트(예를 들면, 탄소)의 도핑 농도의 몇몇 실시형태에 대응한다. 곡선(902)에 의해 알 수 있는 바와 같이, 배리어 도펀트의 도핑 농도는 제1 확산 배리어 층(114a)의 상부면(114t)으로부터 수평 라인(901)까지 연속적으로 증가하고, 수평 라인(901)으로부터 제1 확산 배리어 층(114a)의 하부면(114bs)까지 지속적으로 감소한다. 그러한 실시형태에서, 제1 확산 배리어 층(114a)은, 배리어 도펀트 프리커서 가스의 흐름이 에피택셜 프로세스 동안 일정한 에피택셜 프로세스에 의해 형성될 수도 있거나(예를 들면, 도 14 참조), 또는 제1 확산 배리어 층(114a)은 단일의 주입 프로세스에 의해 형성될 수도 있다(예를 들면, 도 23 참조). 따라서, 몇몇 실시형태에서, 제1 확산 배리어 층(114a) 내의 배리어 도펀트의 도핑 프로파일은 가우스 분포를 따른다. 게다가, 수평 라인(901)은, 예를 들면, 제1 확산 배리어 층(114a)의 하부면(114bs)에 평행하다. 다른 분포를 갖는 제1 확산 배리어 층(114a) 내의 배리어 도펀트의 도핑 프로파일은 본 개시의 범위 내에 있다는 것이 인식될 것이다. 배리어 도펀트의 도핑 농도의 피크는 수평 라인(901)을 따라 배치된다.
도 9b는 도 1 내지 도 8c의 제1 소스/드레인 구조체(112a)의 두께(Ts)에 걸친 배리어 도펀트(예를 들면, 탄소)의 도핑 프로파일의 몇몇 대안적인 실시형태에 대응하는 그래프(900b)를 예시한다. 그래프(900b)가 제1 소스/드레인 구조체(112a)의 두께(Ts)에 걸친 도핑 프로파일을 예시하고 설명하지만, 예시된 도핑 프로파일은 도 1 내지 도 8c의 제2 소스/드레인 구조체(112b)의 두께(Ts)에 걸친 배리어 도펀트의 도핑 프로파일에 대응할 수도 있다는 것이 인식될 것이다. 그러한 실시형태에서, 제2 확산 배리어 층(114b)은 제1 확산 배리어 층(114a)이 하기에서 설명되는 것과 동일한 도핑 프로파일을 가질 수도 있다.
제1 도핑 농도 곡선(904) 및 제2 도핑 농도 곡선(906)은 제1 소스/드레인 구조체(112a) 내의 배리어 도펀트(예를 들면, 탄소)의 도핑 농도의 몇몇 실시형태에 대응한다. 제1 곡선(904)을 참조하면, 배리어 도펀트의 도핑 농도는 제1 확산 배리어 층(114a)의 상부면(114t)으로부터 제1 확산 배리어 층(114a)의 하부면(114bs)까지 연속적으로 증가할 수 있다. 그러한 실시형태에서, 제1 확산 배리어 층(114a)은, 배리어 도펀트 프리커서 가스의 흐름이 에피택셜 프로세스 동안 점진적으로 감소하는 에피택셜 프로세스에 의해 형성될 수도 있다(예를 들면, 도 14 참조). 따라서, 몇몇 실시형태에서, 배리어 도펀트의 도핑 농도의 피크는 제1 확산 배리어 층(114a)의 하부면(114bs)을 따라 위치된다.
제2 곡선(906)을 참조하면, 배리어 도펀트의 도핑 농도는 제1 확산 배리어 층(114a)의 하부면(114bs)으로부터 제1 확산 배리어 층(114a)의 상부면(114t)까지 연속적으로 증가할 수 있다. 그러한 실시형태에서, 제1 확산 배리어 층(114a)은 다수의 주입 프로세스에 의해 형성될 수도 있는데, 여기서 각각의 주입 프로세스는 제1 확산 배리어 층(114a) 내에 상이한 농도의 탄소를 주입하도록 구성될 수도 있다(예를 들면, 도 23 참조). 몇몇 실시형태에서, 배리어 도펀트의 도핑 농도의 피크는 제1 확산 배리어 층(114a)의 상부면(114t)을 따라 위치된다. 따라서, 제1 및 제2 곡선(904, 906)에 의해 예시되는 바와 같이, 제1 확산 배리어 층(114a) 내의 배리어 도펀트의 도핑 프로파일은 경사 분포를 따른다. 다른 분포를 갖는 제1 확산 배리어 층(114a) 내의 배리어 도펀트의 도핑 프로파일은 본 개시의 범위 내에 있다는 것이 인식될 것이다.
도 10a는 제2 트랜지스터 디바이스(110b)에 횡방향으로 인접한 제1 트랜지스터 디바이스(110a)를 포함하는 통합 칩(1000)의 몇몇 실시형태의 단면도를 예시한다.
통합 칩(1000)은 복수의 소스/드레인 구조체(1002-1006)를 포함한다. 복수의 소스/드레인 구조체(1002-1006)는 제1 소스/드레인 구조체(1002), 제2 소스/드레인 구조체(1004), 및 제3 소스/드레인 구조체(1006)를 포함한다. 게다가, 제1 및 제2 트랜지스터 디바이스(110a, 110b) 각각은 게이트 전극(122), 게이트 유전체 층(124), 및 측벽 스페이서 구조체(120)를 포함한다. 제1 소스/드레인 구조체(1002) 및 제2 소스/드레인 구조체(1004)는 제1 트랜지스터 디바이스(110a)의 게이트 전극(122)의 양측 상에 배치된다. 게다가, 제2 소스/드레인 구조체(1004) 및 제3 소스/드레인 구조체(1006)는 제2 트랜지스터 디바이스(110b)의 게이트 전극(122)의 양측 상에 배치된다. 따라서, 제2 소스/드레인 구조체(1004)는, 제2 소스/드레인 구조체(1004)가 공통 소스/드레인 구조체가 되도록, 제1 및 제2 트랜지스터 디바이스(110a, 110b) 사이에서 직접적으로 배치된다. 게다가, 각각의 소스/드레인 구조체(1002-1006)는 에피택셜 소스/드레인 층(116) 및 확산 배리어 층(114)을 포함한다. 에피택셜 소스/드레인 층(116)은 도 2a의 에피택셜 소스/드레인 층(116a-b)으로서 구성될 수도 있고, 확산 배리어 층(114)은 도 2a의 확산 배리어 층(114a-b)으로서 구성될 수도 있다는 것이 인식될 것이다. 또 다른 실시형태에서, 제1 및 제2 트랜지스터 디바이스(110a, 110b) 각각은 도 2a의 제1 트랜지스터(110)로서 구성될 수도 있고, 그 결과, 제1 및 제2 트랜지스터 디바이스(110a, 110b) 둘 모두는 N 타입 금속 산화물 반도체(NMOS) 트랜지스터로서 구성된다. 게다가, 제2 반도체 재료 층(206)의 두께(Tss)는 제1 반도체 재료 층(202)의 두께(Tfs)보다 더 클 수도 있다. 게다가, 측벽 스페이서 구조체(120)의 두께(Tsw)는, 예를 들면, 약 3 nm, 4 nm, 5 nm일 수도 있거나, 약 3 내지 6 nm의 범위 이내에 있을 수도 있거나, 또는 다른 적절한 값일 수도 있다. 절연 층(204)의 두께(Tii)는, 예를 들면, 약 18 nm일 수도 있거나, 약 15 내지 20 nm의 범위 이내에 있을 수도 있거나, 또는 다른 적절한 값일 수도 있다. 몇몇 실시형태에서, 제1 반도체 재료 층(202)의 두께(Tfs)는 약 5 nm일 수도 있거나, 약 5 내지 30 nm의 범위 이내에 있을 수도 있거나, 또는 다른 적절한 값일 수도 있다.
도 10b는 도 10a의 통합 칩의 섹션의 몇몇 실시형태의 단면도를 예시하는데, 여기서 확산 배리어 층(114)은 측벽 스페이서 구조체(120)의 측벽으로부터 제1 반도체 재료 층(202)의 상부 표면까지 연속적으로 연장된다. 몇몇 실시형태에서, 확산 배리어 층(114) 및 제1 반도체 재료 층(202) 각각은 [100] 방위를 갖는 면심 입방형(fcc) 구조체를 갖는다.
도 11 내지 도 22는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제1 방법의 몇몇 실시형태의 단면도(1100-2200)를 예시하는데, 여기서 제1 트랜지스터는 본 개시에 따른 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다. 도 11 내지 도 22에서 도시되는 단면도(1100-2200)가 제1 방법을 참조하여 설명되지만, 도 11 내지 도 22에서 도시되는 구조체는 제1 방법으로 제한되는 것이 아니라, 오히려, 제1 방법과는 별개로 독립적일 수도 있다는 것이 인식될 것이다. 도 11 내지 도 22가 일련의 액트(act)로서 설명되지만, 이들 액트는, 액트의 순서가 다른 실시형태에서 변경될 수 있고, 개시되는 방법이 다른 구조체에도 또한 적용 가능하다는 점에서, 제한되지 않는다는 것이 인식될 것이다. 다른 실시형태에서, 예시되는 및/또는 설명되는 몇몇 액트는 전체적으로 또는 부분적으로 생략될 수도 있다.
도 11의 단면도(1100)에서 도시되는 바와 같이, 반도체 기판(102)이 제공되는데, 여기서 반도체 기판(102)은 측방으로 서로 인접하는 N 타입 금속 산화물 반도체(NMOS) 영역(201) 및 P 타입 금속 산화물 반도체(PMOS) 영역(203)을 포함한다. 반도체 기판(102)은 제1 반도체 재료 층(202), 절연 층(204), 및 제2 반도체 재료 층(206)을 포함한다. 다양한 실시형태에서, 반도체 기판(102)은 반도체 온 인슐레이터(SOI) 기판이다. 제1 반도체 재료 층(202)은, 예를 들면, 결정질 실리콘, 도핑된 실리콘, 진성 실리콘, 또는 등등일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, 제1 반도체 재료 층(202)은 [100] 방위를 갖는 면심 입방형(fcc) 구조체를 가질 수 있다.
또한, 도 11에서 예시되는 바와 같이, 제1 반도체 재료 층(202)에 대해 박형화 프로세스가 수행된다. 몇몇 실시형태에서, 박형화 프로세스는 제1 반도체 재료 층(202)의 초기 두께(Tfi)를 두께(Tfs)로 감소시킨다. 초기 두께(Tfi)는, 예를 들면, 약 20 내지 30 nm의 범위 이내에 있을 수도 있거나, 또는 다른 적절한 값일 수도 있다. 게다가, 두께(Tfs)는, 예를 들면, 약 5 nm이거나, 약 0.5 내지 15 nm의 범위 이내에 있거나, 또는 다른 적절한 두께 값이다. 박형화 프로세스는, 예를 들면, 평탄화 프로세스(예를 들면, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스), 기계적 연삭 프로세스, 에칭 프로세스, 다른 적절한 박형화 프로세스, 또는 전술한 것의 임의의 조합을 수행하는 것을 포함할 수도 있다. 한 실시형태에서, 박형화 프로세스는, 제1 반도체 재료 층(202)이 염산(HCl)과 같은 하나 이상의 에천트에 노출되고, 그에 의해, 제1 반도체 재료 층(202)의 두께를 초기 두께(Tfi)로부터 두께(Tfs)로 감소시키는 에칭 프로세스만을 포함할 수 있다.
도 12의 단면도(1200)에서 도시되는 바와 같이, 복수의 더미 게이트 구조체(1202a-b) 및 게이트 유전체 층(124)이 반도체 기판(102) 위에 형성되고, 분리 구조체(104)가 반도체 기판(102) 내에서 형성된다. 몇몇 실시형태에서, 더미 게이트 구조체(1202a-b)는 더미 게이트 전극 구조체로서 구성되거나 또는 지칭될 수도 있다. 게다가, 복수의 더미 게이트 구조체(1202a-b)는 제1 더미 게이트 구조체(1202a) 및 제2 더미 게이트 구조체(1202b)를 포함한다.
또한, 도 12의 구조체를 형성하기 위한 프로세스는, 예를 들면, 반도체 기판(102) 내에 분리 구조체(104)를 형성하는 것, 및 반도체 기판(102) 위에 게이트 유전체 층(124)을 형성하는 것을 포함할 수도 있다. 후속하여, 복수의 더미 게이트 구조체(1202a-b)는 게이트 유전체 층(124) 위에 형성된다. 더미 게이트 구조체(1202a-b)는 폴리실리콘 층(1204), 상부 유전체 층(1208), 및 폴리실리콘 층(1204)과 상부 유전체 층(1208) 사이에서 배치되는 하부 유전체 층(1206)을 포함할 수도 있다. 게다가, 제1 스페이서 층(1210)이 복수의 더미 게이트 구조체(1202a-b) 위에 퇴적되고, 제2 스페이서 층(1212)이 제1 스페이서 층(1210) 위에 퇴적된다. 제1 및 제2 스페이서 층(1210, 1212)은, 예를 들면, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해 퇴적될 수도 있다. 몇몇 실시형태에서, 제1 및 제2 스페이서 층(1210, 1212)은 실리콘 질화물, 실리콘 탄화물, 다른 유전체 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, 마스킹 층(1214)이 PMOS 영역(203) 내의 층을 피복하고, NMOS 영역(201)의 영역이 피복되지 않게 및/또는 노출된 상태로 남겨 두도록, 마스킹 층(1214)이 반도체 기판(102) 위에 형성된다.
도 13의 단면도(1300)에서 도시되는 바와 같이, NMOS 영역(201) 내의 제1 및 제2 스페이서 층(1210, 1212)에 대해 패턴화 프로세스가 수행되고, 그에 의해, NMOS 영역(201) 내에서 측벽 스페이서 구조체(120) 및 제1 소스/드레인 개구(1302)를 형성한다. 다양한 실시형태에서, 측벽 스페이서 구조체(120)는 제1 더미 게이트 구조체(1202a)의 측벽을 따라 배치되는 제1 및 제2 스페이서 층(1210, 1212)을 포함한다. 몇몇 실시형태에서, 패턴화 프로세스는 마스킹 층(도 12의 1214)에 따라 수행되고, 후속하여, 반도체 기판(102) 위에서부터 마스킹 층(도 12의 1214)을 제거하기 위해 제거 프로세스가 수행된다. 패턴화 프로세스는, 예를 들면, 습식 에칭 프로세스(wet etch process), 건식 에칭 프로세스(dry etch process), 또는 전술한 것의 임의의 조합을 수행하는 것을 포함할 수도 있다.
도 14의 단면도(1400)에서 도시되는 바와 같이, 확산 배리어 층(114a-b)은 제1 소스/드레인 개구(도 13의 1302) 내에 그리고 NMOS 영역(201) 내의 제1 더미 게이트 구조체(1202a)의 양측 상에서 형성된다. 몇몇 실시형태에서, 확산 배리어 층(114a-b)은 제1 소스/드레인 개구(도 13의 1302) 내에 확산 배리어 층(114a-b)을 선택적으로 퇴적하기 위해 선택적 에피택셜 성장 프로세스에 의해 형성될 수도 있다. 게다가, 확산 배리어 층(114a-b)은, 예를 들면, 실리콘, 제1 도핑 타입(예를 들면, N 타입)을 갖는 제1 도펀트(예를 들면, 비소(As), 인(P), 또는 등등), 및 배리어 도펀트(예를 들면, 탄소)를 포함한다. 선택적 에피택셜 성장 프로세스는 에피택셜 프로세스 또는 다른 형태의 퇴적 프로세스, 예를 들면, 화학적 기상 증착(CVD), 금속 유기 화학 기상 증착(metal organic chemical vapor deposition; MO-CVD), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PE-CVD), 원자 층 퇴적(ALD), 물리적 기상 증착(PVD), 스퍼터링, 전자빔/열 증발, 등등일 수도 있다.
추가적인 실시형태에서, 확산 배리어 층(114a-b)은, 확산 배리어 층(114a-b) 각각이 약 1.2 * 1020 원자/cm3이거나, 약 1.2 * 1021 원자/cm3이거나, 약 1019 내지 4 * 1021 원자/cm3의 범위 이내에 있거나, 또는 다른 적절한 도핑 농도 값인 제1 도펀트의 제1 도핑 농도를 가지도록 형성된다. 다양한 실시형태에서, 확산 배리어 층(114a-b)의 각각 내의 제1 도펀트의 제1 원자 백분율은 약 2 퍼센트이거나, 약 0.2 내지 8 퍼센트의 범위 내에 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 게다가, 확산 배리어 층(114a-b)은, 확산 배리어 층(114a-b) 각각이 약 5.2 * 1020 원자/cm3이거나, 약 1019 내지 3 * 1021 원자/cm3의 범위 이내에 있거나, 또는 다른 적절한 도핑 농도 값인 배리어 도펀트의 제2 도핑 농도를 가지도록 형성된다. 다양한 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 원자 백분율은 약 1 퍼센트일 수도 있거나, 약 0.2 내지 6 퍼센트의 범위 내에 있을 수도 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 따라서, 몇몇 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 원자 백분율은 확산 배리어 층(114a-b) 내의 제1 도펀트의 제1 원자 백분율보다 더 작다.
게다가, 예를 들면, 확산 배리어 층(114a-b)은 실리콘, 탄소, 및 인(SiCP)을 포함한다고 가정한다. SiCP의 퇴적은 CVD 반응기, LPCVD 반응기, 또는 초고진공 CVD(ultra-high vacuum CVD; UHVCVD)에서 실행될 수도 있다. 반응기 온도는 섭씨 약 590°, 또는 섭씨 약 500°와 섭씨 650 ° 사이에 있을 수도 있다. 추가적으로, 반응기 압력은 약 10 Torr, 또는 약 10 내지 300 Torr 사이에 있을 수도 있다. 반응기 내의 캐리어 가스는 수소(H2) 또는 질소(N2)로 구성될 수도 있다. 퇴적은 디클로로실란(DCS 또는 SiH2Cl2), 실란(SiH4) 또는 디실란(Si2H6)과 같은 실리콘 프리커서 가스 및 염화수소(HCl)와 같은 염소 프리커서 가스를 사용하여 실행될 수 있다. 게다가, 퇴적은 포스판(phosphane)(PH3)과 같은 인 소스 프리커서 가스(phosphorus source precursor gas)(즉, 제1 도펀트 프리커서 가스) 및 모노메틸실란(CH6Si)과 같은 탄소 소스 프리커서 가스(즉, 배리어 도펀트 프리커서 가스)를 또한 사용할 수도 있다. 몇몇 실시형태에서, 전술한 퇴적 프로세스는 선택적 에피택셜 성장 프로세스로 지칭될 수도 있다. 대안적인 실시형태에서, 인 프리커서 가스는 비소 프리커서 가스로 대체될 수도 있고, 그 결과, 확산 배리어 층(114a-b)은 SiCAs를 포함한다. 따라서, 확산 배리어 층(114a-b)은 성장되고 제1 도펀트 및 배리어 도펀트로 인시튜 도핑될 수도 있고, 그 결과 확산 배리어 층(114a-b)은 제1 도펀트 및 배리어 도펀트로 공동 도핑된다. 몇몇 실시형태에서, (예를 들면, 도 9a에서 예시되고 및/또는 설명되는 바와 같이) 확산 배리어 층(114a-b) 내의 배리어 도펀트의 도핑 프로파일이 가우스 분포를 가지도록, 배리어 도펀트 프리커서 가스의 흐름은 퇴적 프로세스 동안 일정할 수도 있다. 대안적인 실시형태에서, (예를 들면, 도 9b에서 예시되고 및/또는 설명되는 바와 같이) 확산 배리어 층(114a-b) 내의 배리어 도펀트의 도핑 프로파일이 경사 분포를 가지도록, 배리어 도펀트 프리커서 가스의 흐름은 퇴적 프로세스 동안 점진적으로 감소할 수도 있다. 또 다른 실시형태에서, 확산 배리어 층(114a-b)이 성장된 이후, 확산 배리어 층(114)을 제1 도펀트 및/또는 배리어 도펀트로 선택적으로 도핑하기 위해 확산 배리어 층(114a-b)에 대해 하나 이상의 도핑 프로세스가 수행될 수도 있고, 그에 의해, 제1 도펀트 및/또는 배리어 도펀트의 도핑 농도를 적절한 값으로 조정할 수도 있다.
다른 실시형태에서, 확산 배리어 층(114a-b)을 형성하는 것은: 제1 소스/드레인 개구(도 13의 1302) 내에 에피택셜 실리콘 층을 퇴적하는 것; 및 에피택셜 실리콘 층에 대해 하나 이상의 도핑 프로세스를 수행하고, 그에 의해, 확산 배리어 층(114a-b)을 형성하는 것을 포함할 수도 있다. 하나 이상의 도핑 프로세스는, 확산 배리어 층(114a-b)이 제1 도펀트 및 배리어 도펀트로 공동 도핑될 수도 있도록, 에피택셜 실리콘 층에 제1 도펀트 및 배리어 도펀트(예를 들면, 탄소)를 선택적으로 주입하는 것을 포함할 수도 있다. 게다가, 확산 배리어 층(114a-b)은, 예를 들면, 약 1 내지 5 nm의 범위 이내에 있을 수도 있는 제1 두께(t1)로 형성된다. 더구나, 확산 배리어 층(114a-b)을 에피택셜 프로세스를 사용하여 형성하는 것에 의해, 확산 배리어 층(114a-b)은, 제1 반도체 재료 층(202)과 동일한 결정 구조체 및 방위를 가질 수도 있다(예를 들면, [100] 방위를 갖는 면 중심 입방체(fcc) 구조체). 배리어 도펀트(예를 들면, 탄소)를 포함하는 확산 배리어 층(114a-b) 덕분에, 확산 배리어 층(114a-b) 및/또는 후속하여 형성되는 위에 놓이는 도핑된 층(예를 들면, 도 15의 에피택셜 소스/드레인 층(116a-b)의 제1 쌍으로부터의 제1 도펀트의 확산은 후속하는 프로세싱 단계 동안 그리고 제1 트랜지스터(도 20의 110)의 동작 동안 완화될 수도 있다.
도 15의 단면도(1500)에서 도시되는 바와 같이, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍이 확산 배리어 층(114a-b) 위에 그리고 NMOS 영역(201) 내에서 형성되고, 그에 의해, 제1 더미 게이트 구조체(1202a)의 양측 상에 소스/드레인 구조체(112a-b)의 제1 쌍을 형성한다. 소스/드레인 구조체(112a-b)의 제1 쌍은 에피택셜 소스/드레인 층(116)의 제1 쌍 및 확산 배리어 층(114a-b)을 포함한다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 확산 배리어 층(114a-b) 상에 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 선택적으로 퇴적하기 위해 선택적 에피택셜 성장 프로세스에 의해 형성될 수도 있다. 게다가, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은, 예를 들면, 실리콘 및 제1 도펀트(예를 들면, 비소(As), 인(P), 또는 등등)를 포함한다. 선택적 에피택셜 성장 프로세스는 에피택셜 프로세스 또는 다른 형태의 퇴적 프로세스, 예를 들면, CVD, MO-CVD, PE-CVD, ALD, PVD, 스퍼터링, 전자 빔/열 증착, 등등일 수도 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내의 제1 도펀트는 확산 배리어 층(114a-b) 내의 제1 도펀트와는 상이할 수도 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍이 약 3 * 1021 원자/cm3이거나, 약 1019 내지 4 * 1021 원자/cm3의 범위 이내에 있거나, 또는 다른 적절한 도핑 농도 값인 제1 도펀트의 도핑 농도를 가지도록 형성된다. 또 다른 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 내의 제1 도펀트의 원자 백분율은 약 6 퍼센트일 수도 있거나, 약 0.2 내지 8 퍼센트의 범위 내에 있을 수도 있거나, 또는 다른 적절한 백분율 값일 수도 있다.
게다가, 예를 들면, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 실리콘 및 인(SiP)을 포함한다고 가정한다. SiP의 퇴적은 CVD 반응기, LPCVD 반응기, 또는 초고진공 CVD(UHVCVD)에서 실행될 수도 있다. 반응기 온도는 섭씨 약 680°, 또는 섭씨 약 550°와 섭씨 750° 사이에 있을 수도 있다. 추가적으로, 반응기 압력은 약 300 Torr, 또는 약 50 내지 500 Torr 사이에 있을 수도 있다. 반응기 내의 캐리어 가스는 수소(H2) 또는 질소(N2)로 구성될 수도 있다. 퇴적은 디클로로실란(DCS 또는 SiH2Cl2), 실란(SiH4) 또는 디실란(Si2H6)과 같은 실리콘 프리커서 가스 및 염화수소(HCl)와 같은 염소 프리커서 가스를 사용하여 실행될 수 있다. 몇몇 실시형태에서, 전술한 퇴적 프로세스는 선택적 에피택셜 성장 프로세스로 지칭될 수도 있다. 퇴적 프로세스는, 예를 들면, 포스판(PH3)과 같은 인 소스 프리커서 가스(즉, 제1 도펀트 프리커서 가스)를 또한 사용할 수도 있다. 대안적인 실시형태에서, 인 프리커서 가스는, 예를 들면, 비소 프리커서 가스로 대체될 수도 있고, 그 결과, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 SiAs를 포함한다. 따라서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 성장될 수도 있고 제1 도펀트로 인시튜 도핑될 수도 있다. 또 다른 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍이 성장된 이후, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 제1 도펀트로 선택적으로 도핑하기 위해, 그에 의해, 제1 도펀트의 도핑 농도를 적절한 값으로 조정하기 위해, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍에 대해 하나 이상의 도핑 프로세스가 수행될 수도 있다.
다른 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 형성하는 것은 다음의 것을 포함할 수도 있다: 확산 배리어 층(114a-b) 위에 에피택셜 실리콘 층을 퇴적하는 것; 및 에피택셜 실리콘 층에 대해 하나 이상의 도핑 프로세스를 수행하고, 그에 의해, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 형성하는 것. 하나 이상의 도핑 프로세스는, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍이 제1 도펀트로 도핑되도록, 제1 도펀트를 에피택셜 실리콘 층에 선택적으로 주입하는 것을 포함할 수도 있다. 게다가, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은, 예를 들면, 약 5 내지 40 nm의 범위 이내에 있을 수도 있거나, 또는 다른 적절한 값일 수도 있는 제2 두께(t2)로 형성된다. 더구나, 에피택셜 프로세스를 사용하여 에피택셜 소스/드레인 층(116a-b)의 제1 쌍을 형성하는 것에 의해, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은, 제1 반도체 재료 층(202) 및/또는 확산 배리어 층(114a-b)과 동일한 결정 구조체 및 방위를 가질 수도 있다(예를 들면, [100] 방위를 갖는 면심 입방형(fcc) 구조체).
도 16의 단면도(1600)에서 도시되는 바와 같이, 마스킹 층(1602)이 도 15의 구조체 위에 선택적으로 형성된다. 마스킹 층(1602)은 PMOS 영역(203)의 영역을 노출된/마스킹되지 않은 상태로 남겨둔다.
도 17의 단면도(1700)에서 도시되는 바와 같이, 마스킹 층(1602)에 따라 제1 반도체 재료 층(202)에 대해 패턴화 프로세스가 수행되고, 그에 의해, 제1 반도체 재료 층(202) 내에 그리고 제2 더미 게이트 구조체(1202b)의 양측 상에 제2 소스/드레인 층 개구(1702)를 형성한다. 패턴화 프로세스는 또한, 제2 더미 게이트 구조체(1202b)의 대향하는 측벽을 따라 배치되는 측벽 스페이서 구조체(120)를 형성한다. 몇몇 실시형태에서, 패턴화 프로세스는 도 16의 구조체의 마스킹되지 않은 영역에 대해 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 다른 적절한 에칭 프로세스를 수행하는 것을 포함할 수도 있다.
도 18의 단면도(1800)에서 도시되는 바와 같이, 제2 소스/드레인 층 개구(도 17의 1702) 내에 에피택셜 소스/드레인 층(210a-b)의 제2 쌍이 형성되고 제2 더미 게이트 구조체(1202b)의 양측 상에 배치된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 에피택셜 소스/드레인 층(210a-b)의 제2 쌍을 제1 반도체 재료 층(202) 상에 선택적으로 퇴적하기 위해 선택적 에피택셜 성장 프로세스에 의해 선택적으로 형성될 수도 있다. 게다가, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 각각은, 예를 들면, 실리콘 게르마늄(SiGe)을 포함하고, 각각은 제1 도핑 타입(예를 들면, N 타입)과 반대되는 제2 도핑 타입(예를 들면, P 타입)을 갖는다. 선택적 에피택셜 성장 프로세스는 에피택셜 프로세스 또는 다른 형태의 퇴적 프로세스, 예를 들면, CVD, MO-CVD, PE-CVD, ALD, PVD, 스퍼터링, 전자 빔/열 증착, 등등일 수도 있다. 또 다른 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 제1 도펀트 및/또는 배리어 도펀트가 없고, 그 결과, 에피택셜 소스/드레인 층(210a-b)의 각각 내의 제1 도펀트 및/또는 배리어 도펀트의 도핑 농도는, 각각, 에피택셜 소스/드레인 층(116a-b) 및 확산 배리어 층(114) 내의 대응하는 도핑 농도보다 더 작다. 게다가, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍을 형성한 이후, 마스킹 층(1602), 및/또는 제1 반도체 재료 층(202)(도시되지 않음)의 상부면을 따라 배치되는 제1 및 제2 스페이서 층(1210, 1212)을 제거하기 위해, 하나 이상의 제거 프로세스(들)가 수행된다.
도 19의 단면도(1900)에서 도시되는 바와 같이, 실리사이드 층(118)이 에피택셜 소스/드레인 층(116a-b)의 제1 쌍 및 에피택셜 소스/드레인 층(210a-b)의 제2 쌍 위에 형성된다. 몇몇 실시형태에서, 실리사이드 층(118)은, 예를 들면, 니켈 실리사이드, 티타늄 실리사이드, 다른 적절한 재료, 또는 전술한 것의 임의의 조합일 수도 있거나, 또는 이것을 포함할 수도 있다.
도 20의 단면도(2000)에서 도시되는 바와 같이, 하부 레벨간 유전체(inter-level dielectric; ILD) 층(2002)이 반도체 기판(102) 위에 퇴적된다. 몇몇 실시형태에서, 하부 ILD 층(2002)은 CVD, PVD, ALD, 또는 다른 적절한 성장 또는 퇴적 프로세스에 의해 퇴적될 수도 있다. 하부 ILD 층(2002)은, 예를 들면, 실리콘 이산화물, 저유전율 유전체 재료, 또는 등등일 수도 있거나, 또는 이것을 포함할 수도 있다. 게다가, NMOS 영역(201) 내에서부터 제1 더미 게이트 구조체(도 19의 1202a)를 제거하기 위해 선택적 제거 프로세스가 수행되고, 후속하여 게이트 전극(122)이 NMOS 영역(201) 내의 게이트 유전체 층(124) 위에 형성되고, 그에 의해, 제1 트랜지스터(110)를 형성한다. 선택적 제거 프로세스는, 예를 들면, 다음의 것을 포함할 수도 있다: PMOS 영역(203) 위에 및/또는 NMOS 영역(201)의 영역 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 NMOS 영역(201)에 대해 패턴화 프로세스를 수행하고, 그에 의해, 제1 더미 게이트 구조체(도 19의 1202a)를 제거하는 것 및 NMOS 영역(201)의 게이트 유전체 층(124) 위에 제1 게이트 전극 개구(도시되지 않음)를 형성하는 것. 게다가, 제1 트랜지스터(110)의 게이트 전극(122)을 형성하는 것은, (예를 들면, CVD, PVD, 스퍼터링, 전기 도금, 무전해 도금, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해) NMOS 영역(201) 내의 게이트 유전체 층(124) 위에 게이트 전극 재료를 퇴적하는 것을 포함한다.
도 21의 단면도(2100)에서 도시되는 바와 같이, 게이트 전극(122)이 PMOS 영역(203) 내의 게이트 유전체 층(124) 위에 형성되고, 그에 의해, 제2 트랜지스터(208)를 형성한다. 제2 트랜지스터(208)의 게이트 전극(122)을 형성하는 것은, 예를 들면, 다음의 것을 포함할 수도 있다: NMOS 영역(201) 위에 및/또는 PMOS 영역(203)의 영역 위에 마스킹 층(도시되지 않음)을 형성하는 것; 마스킹 층에 따라 PMOS 영역(203)에 대해 패턴화 프로세스를 수행하고, 그에 의해, 제2 더미 게이트 구조체(도 20의 1202b)를 제거하는 것; 및 PMOS 영역(203) 내의 게이트 유전체 층(124) 위에 (예를 들면, CVD, PVD, 스퍼터링, 전기 도금, 무전해 도금, 또는 다른 적절한 퇴적 또는 성장 프로세스에 의해) 게이트 전극 재료를 퇴적하고, 그에 의해, 제2 트랜지스터(208)의 게이트 전극(122)을 형성하는 것.
도 22의 단면도(2200)에서 도시되는 바와 같이, 상부 ILD 층(2202)이 하부 ILD 층(2002) 위에 형성되고, 복수의 전도성 콘택(128)이 하부 및 상부 ILD 층(2002, 2202) 내에서 형성된다. 몇몇 실시형태에서, 상부 ILD 층(2202)은 CVD, PVD, ALD, 또는 다른 적절한 성장 또는 형성 프로세스에 의해 퇴적될 수도 있다. 게다가, 복수의 전도성 콘택(128)은, 예를 들면, 단일의 다마신(damascene) 프로세스, 또는 다른 적절한 형성 프로세스에 의해 형성될 수도 있다.
도 23 내지 도 25는 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하기 위한 제2 방법의 몇몇 실시형태의 단면도(2300-2500)를 예시하는데, 여기서 제1 트랜지스터는 본 개시에 따른 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다. 몇몇 실시형태에서, 도 23 내지 도 25는 제1 방법의 도 14 내지 도 18에서의 액트 대신에 수행될 수도 있는 액트의 몇몇 실시형태를 예시한다. 따라서, 제2 방법은 도 11 내지 도 22의 제1 방법의 몇몇 대안적인 실시형태를 예시한다. 예를 들면, 제2 방법은 도 11 내지 도 13으로부터 도 23 내지 도 25로 진행하고, 그 다음, 도 25에서부터 도 19 내지 도 22로 진행할 수도 있다(즉, 도 14 내지 도 18을 스킵함). 그러한 실시형태에서, 제2 방법은 소스/드레인 구조체(112a-b)의 제1 쌍을 형성하는 몇몇 대안적인 실시형태를 예시한다.
도 23의 단면도(2300)에서 도시되는 바와 같이, 제1 반도체 재료 층(202)에 대해 도핑 프로세스가 수행되고, 그에 의해, 제1 반도체 재료 층(202) 내에 확산 배리어 층(114a-b)을 형성한다. 그러한 실시형태에서, 확산 배리어 층(114a-b)은 확산 배리어 영역으로 지칭될 수도 있다. 도핑 프로세스는, 예를 들면, 제1 반도체 재료 층(202)의 (예를 들면, 도핑 프로세스 동안 마스킹 층으로서 제1 및 제2 스페이서 층(1210, 1212)을 사용하여) 마스킹되지 않은 영역을 하나 이상의 도펀트에 노출시키는 것을 포함할 수도 있다. 몇몇 실시형태에서, 하나 이상의 도펀트는 배리어 도펀트(예를 들면, 탄소) 및/또는 제1 도펀트(예를 들면, 인, 비소, 또는 등등)를 포함할 수도 있다. 그러한 실시형태에서, 확산 배리어 층(114a-b)은 도 3a에서 예시되는 및/또는 설명되는 바와 같이 구성될 수도 있다. 또 다른 실시형태에서, 확산 배리어 층(114a-b)은 제1 도펀트(예를 들면, 인 및/또는 비소)가 없고, 그 결과, 확산 배리어 층(114)은 실리콘 및 배리어 도펀트(예를 들면, 탄소), 예컨대 SiC로 구성되거나 또는 본질적으로 구성된다. 또한, 하나 이상의 도펀트는 제1 반도체 재료 층(202)의 상부면에 대해 어떤 각도로 배치될 수도 있는데, 그 각도는 90 도 이상이다.
몇몇 실시형태에서, 확산 배리어 층(114a-b)은, 확산 배리어 층(114a-b) 각각이 약 1.2 * 1020 원자/cm3이거나, 약 1.2 * 1021 원자/cm3이거나, 약 1019 내지 4 * 1021 원자/cm3의 범위 이내에 있거나, 또는 다른 적절한 도핑 농도 값인 제1 도펀트의 제1 도핑 농도를 가지도록 형성된다. 다양한 실시형태에서, 확산 배리어 층(114a-b)의 각각 내의 제1 도펀트의 제1 원자 백분율은 약 2 퍼센트이거나, 약 0.2 내지 8 퍼센트의 범위 내에 있거나, 또는 다른 적절한 백분율 값일 수도 있다. 게다가, 확산 배리어 층(114a-b)은, 확산 배리어 층(114a-b) 각각이, 예를 들면, 약 5.2 * 1020 원자/cm3이거나, 약 1019 내지 3 * 1021 원자/cm3의 범위 이내에 있거나, 또는 다른 적절한 도핑 농도 값인 배리어 도펀트의 제2 도핑 농도를 가지도록 형성된다. 다양한 실시형태에서, 확산 배리어 층(114a-b) 내의 배리어 도펀트의 제2 원자 백분율은, 예를 들면, 약 1 퍼센트일 수도 있거나, 약 0.2 내지 6 퍼센트의 범위 내에 있을 수도 있거나, 또는 다른 적절한 백분율 값일 수도 있다.
몇몇 실시형태에서, 도핑 프로세스는 단일의 주입 프로세스를 수행하는 것을 포함하는데, 여기서 제1 반도체 재료 층(202)에 주입되는 하나 이상의 도펀트의 농도는 단일의 주입 프로세스 동안 일정하다. 그러한 실시형태에서, 확산 배리어 층(114a-b) 내의 탄소의 도핑 프로파일은 (예를 들면, 도 9a에서 예시되는 및/또는 설명되는 바와 같이) 가우스 분포를 갖는다. 대안적인 실시형태에서, 도핑 프로세스는 다수의 주입 프로세스를 수행하는 것을 포함하는데, 여기서 각각의 주입 프로세스는 확산 배리어 층(114a-b) 내에 상이한 농도의 탄소를 주입하도록 구성될 수도 있다. 그러한 실시형태에서, 확산 배리어 층(114a-b) 내의 탄소의 도핑 프로파일은 (예를 들면, 도 9b에서 예시되는 및/또는 설명되는 바와 같이) 경사 분포를 갖는다.
도 24의 단면도(2400)에서 도시되는 바와 같이, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍이 확산 배리어 층(114a-b) 위에 형성되고, 그에 의해, 소스/드레인 구조체(112a-b)의 제1 쌍을 형성한다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(116a-b)의 제1 쌍은 도 15에서 예시되는 및/또는 설명되는 바와 같이 형성된다. 게다가, 도 24에서 예시되는 바와 같이, 마스킹 층(1602)이 NMOS 영역(201) 위에 형성되고, 마스킹 층(1602)에 따라 제1 및 제2 스페이서 층(1210, 1212)에 대해 패턴화 프로세스가 수행되고, 그에 의해, PMOS 영역(203) 내에 제2 소스/드레인 층 개구(1702)를 형성한다. 몇몇 실시형태에서, 패턴화 프로세스는 제1 반도체 재료 층(202) 안으로 과에칭(over etch)되지 않는다.
도 25의 단면도(2500)에서 도시되는 바와 같이, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍이 제1 반도체 재료 층(202) 위에 형성된다. 그러한 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍의 하부면은 제1 반도체 재료 층(202)의 상부면을 따라 배치된다. 몇몇 실시형태에서, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍은 도 18에서 예시되는 및/또는 설명되는 바와 같이 형성된다. 게다가, 에피택셜 소스/드레인 층(210a-b)의 제2 쌍을 형성한 이후, 마스킹 층(1602), 및/또는 제1 반도체 재료 층(202)(도시되지 않음)의 상부면을 따라 배치되는 제1 및 제2 스페이서 층(1210, 1212)을 제거하기 위해, 하나 이상의 제거 프로세스(들)가 수행된다.
도 26은, 기판 내에/위에 배치되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 통합 칩을 형성하는 방법(2600)을 예시하는데, 여기서 제1 트랜지스터는 몇몇 실시형태에 따라 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함한다. 방법(2600)이 일련의 액트 또는 이벤트로서 예시되지만 및/또는 설명되지만, 방법은 예시된 순서 또는 액트로 제한되지 않는다는 것이 인식될 것이다. 따라서, 몇몇 실시형태에서, 액트는 예시되는 것과는 상이한 순서로 실행될 수도 있고, 및/또는 동시에 실행될 수도 있다. 게다가, 몇몇 실시형태에서, 예시된 액트 또는 이벤트는, 별개의 시간에 또는 다른 액트 또는 하위 액트와 동시에 실행될 수도 있는 다수의 액트 또는 이벤트로 세분될 수도 있다. 몇몇 실시형태에서, 몇몇 예시된 액트 또는 이벤트는 생략될 수도 있고, 다른 예시되지 않은 액트 또는 이벤트가 포함될 수도 있다.
액트(2602)에서, 복수의 더미 게이트 구조체가 반도체 기판 위에 형성된다. 반도체 기판의 NMOS 영역에서 제1 더미 게이트 구조체가 형성되고, 반도체 기판의 PMOS 영역에서 제2 더미 게이트 구조체가 형성된다. 도 12는 액트(2602)의 몇몇 실시형태에 대응하는 단면도(1200)를 예시한다.
액트(2604)에서, 확산 배리어 층이 제1 더미 게이트 구조체의 양측 상에서 형성되는데, 여기서 확산 배리어 층은 배리어 도펀트를 포함한다. 도 13 및 도 14는 액트(2604)의 몇몇 실시형태에 대응하는 단면도(1300 및 1400)를 예시한다. 게다가, 도 23은 액트(2604)의 몇몇 대안적인 실시형태에 따른 단면도(2300)를 예시한다.
액트(2606)에서, 에피택셜 소스/드레인 층의 제1 쌍이 배리어 도펀트와는 상이한 제1 도펀트를 포함하도록 에피택셜 소스/드레인 층의 제1 쌍이 확산 배리어 층 상에서 형성된다. 도 15는 액트(2606)의 몇몇 실시형태에 대응하는 단면도(1500)를 예시한다. 도 24는 액트(2606)의 몇몇 대안적인 실시형태에 대응하는 단면도(2400)를 예시한다.
액트(2608)에서, 에피택셜 소스/드레인 층의 제2 쌍이 제2 더미 게이트 구조체의 양측 상에서 형성된다. 도 17 및 도 18은 액트(2608)의 몇몇 실시형태에 대응하는 단면도(1700 및 1800)를 예시한다. 도 24 및 도 25는 액트(2608)의 몇몇 대안적인 실시형태에 대응하는 단면도(2400 및 2500)를 예시한다.
액트(2610)에서, 복수의 더미 게이트 구조체를 제거하기 위해 제거 프로세스(들)가 수행된다. 도 20 및 도 21은 액트(2610)의 몇몇 실시형태에 대응하는 단면도(2000 및 2100)를 예시한다.
액트(2612)에서, 게이트 전극이 반도체 기판의 NMOS 영역 및 PMOS 영역 내에서 형성된다. 도 20 및 도 21은 액트(2612)의 몇몇 실시형태에 대응하는 단면도(2000 및 2100)를 예시한다.
액트(2614)에서, 복수의 전도성 콘택이 게이트 전극 및 에피택셜 소스/드레인 층의 제1 및 제2 쌍 위에 형성된다. 도 22는 액트(2612)의 몇몇 실시형태에 대응하는 단면도(2200)를 예시한다.
따라서, 몇몇 실시형태에서, 본 출원은 반도체 기판과 에피택셜 소스/드레인 층 사이에서 배치되는 확산 배리어 층을 포함하는 반도체 구조체에 관한 것이다.
몇몇 실시형태에서, 본 출원은 반도체 디바이스를 제공하는데, 반도체 디바이스는, 반도체 기판 위에 놓이는 게이트 전극; 반도체 기판 상에 배치되며 게이트 전극에 측방으로 인접하는 에피택셜 소스/드레인 층 - 에피택셜 소스/드레인 층은 제1 도펀트를 포함함 - ; 및 에피택셜 소스/드레인 층과 반도체 기판 사이의 확산 배리어 층 - 확산 배리어 층은 제1 도펀트와는 상이한 배리어 도펀트를 포함함 - 을 포함한다. 한 실시형태에서, 확산 배리어 층은 배리어 도펀트 및 제1 도펀트로 공동 도핑된다. 한 실시형태에서, 에피택셜 소스/드레인 층 내의 제1 도펀트의 도핑 농도는 확산 배리어 층 내의 제1 도펀트의 도핑 농도보다 더 큰데, 여기서 확산 배리어 층 내의 배리어 도펀트의 도핑 농도는 확산 배리어 층 내의 제1 도펀트의 도핑 농도보다 더 작다. 한 실시형태에서, 배리어 도펀트는 에피택셜 소스/드레인 층으로부터 게이트 전극 바로 아래에 있는 반도체 기판의 영역으로의 제1 도펀트의 확산을 방지하도록 구성된다. 한 실시형태에서, 확산 배리어 층은 에피택셜 실리콘을 포함하고, 에피택셜 소스/드레인 층의 두께는 확산 배리어 층의 두께보다 더 크다. 한 실시형태에서, 확산 배리어 층의 하부면은 반도체 기판의 상부면 아래에 배치되고, 에피택셜 소스/드레인 층의 하부면은 반도체 기판의 상부면 위에 수직으로 있다. 한 실시형태에서, 확산 배리어 층은 본질적으로 실리콘, 탄소, 및 인(SiCP)으로 구성되고, 에피택셜 소스/드레인 층은 본질적으로 실리콘 및 인(SiP)으로 구성된다. 한 실시형태에서, 확산 배리어 층은 본질적으로 실리콘, 탄소, 및 비소(SiCAs)로 구성되고, 에피택셜 소스/드레인 층은 본질적으로 실리콘 및 비소(SiAs)로 구성된다. 한 실시형태에서, 확산 배리어 층은 반도체 기판의 상부면으로부터 반도체 기판의 상부면 아래의 한 지점까지 연장되는 반도체 기판의 도핑된 영역인데, 여기서 에피택셜 소스/드레인 층은 확산 배리어 층의 상부면을 따라 배치된다.
몇몇 실시형태에서, 본 출원은 통합 칩을 제공하는데, 통합 칩은, 제1 반도체 층, 제2 반도체 층, 및 제1 반도체 층과 제2 반도체 층 사이에서 배치되는 절연 층을 포함하는 반도체 온 인슐레이터(SOI) 기판; 제1 반도체 층 위에 배치되는 N 타입 금속 산화물 반도체(NMOS) 트랜지스터를 포함하되, NMOS 트랜지스터는 게이트 전극, 게이트 전극과 제1 반도체 층 사이에서 배치되는 게이트 유전체 층, 및 게이트 전극의 양측 상에서 배치되는 소스/드레인 구조체의 쌍을 포함하고, 소스/드레인 구조체의 쌍은 제1 반도체 층 위의 에피택셜 소스/드레인 층의 제1 쌍 - 소스/드레인 에피택셜 층의 제1 쌍은 제1 N 타입 도펀트를 포함함 - ; 및 제1 반도체 층과 소스/드레인 에피택셜 층의 제1 쌍 사이에서 배치되는 확산 배리어 층 - 확산 배리어 층은 제1 N 타입 도펀트와는 상이한 배리어 도펀트를 포함함 - 을 포함한다. 한 실시형태에서, 확산 배리어 층은 제1 원자 백분율의 제1 N 타입 도펀트 및 제2 원자 백분율의 배리어 도펀트를 포함하는데, 여기서 제1 원자 백분율은 제2 원자 백분율보다 더 크다. 한 실시형태에서, 확산 배리어 층은 제2 N 타입 도펀트 및 배리어 도펀트로 공동 도핑되는 에피택셜 층인데, 여기서 제1 N 타입 도펀트는 제2 N 타입 도펀트와는 상이하다. 한 실시형태에서, 제1 N 타입 도펀트는 인을 포함하고 제2 N 타입 도펀트는 비소를 포함한다. 한 실시형태에서, 통합 칩은 제1 반도체 층 위에 배치되며 NMOS 트랜지스터에 측방으로 인접하는 P 타입 금속 산화물 반도체(PMOS) 트랜지스터를 더 포함하는데, 여기서 PMOS 트랜지스터는 제2 게이트 전극, 제2 게이트 전극 아래에 있는 제2 게이트 유전체 층, 및 제2 게이트 전극의 양측 상에 배치되는 에피택셜 소스/드레인 층의 제2 쌍을 포함하고, 에피택셜 소스/드레인 층의 제2 쌍의 하부면은 확산 배리어 층의 하부면과 정렬된다. 한 실시형태에서, 소스/드레인 에피택셜 층의 제1 쌍 및 확산 배리어 층은 사다리꼴 형상을 갖는다. 한 실시형태에서, 확산 배리어 층은, 확산 배리어 층이 제1 반도체 층의 상부면으로부터 절연 층의 상부면까지 연속적으로 연장되도록 하는 제1 반도체 층의 도핑된 영역이다.
몇몇 실시형태에서, 본 출원은 통합 칩을 제조하기 위한 방법을 제공하는데, 그 방법은, 반도체 기판 위에 게이트 전극 구조체를 형성하는 것; 반도체 기판 위에 그리고 게이트 전극 구조체에 측방으로 인접하는 확산 배리어 층 - 확산 배리어 층은 배리어 도펀트를 포함함 - 을 형성하는 것; 및 에피택셜 소스/드레인 층이 배리어 도펀트와는 상이한 제1 도펀트를 포함하도록 확산 배리어 층 위에 에피택셜 소스/드레인 층 - 확산 배리어 층은 에피택셜 소스/드레인 층과 반도체 기판 사이에 있음 - 을 형성하는 것을 포함한다. 한 실시형태에서, 확산 배리어 층을 형성하는 것은, 반도체 기판 위에 마스킹 층 - 마스킹 층은 반도체 기판 위에 소스/드레인 영역 개구를 정의하는 복수의 측벽을 포함함 - 을 형성하는 것; 및 소스/드레인 영역 개구 내에 확산 배리어 층을 선택적으로 형성하기 위해 선택적 에피택셜 성장 프로세스 - 선택적 에피택셜 성장 프로세스는 제1 도펀트 및 배리어 도펀트로 확산 배리어 층을 인시튜 도핑하는 것을 포함함 - 를 수행하는 것을 포함한다. 한 실시형태에서, 확산 배리어 층은, 확산 배리어 층 내의 배리어 도펀트의 도핑 프로파일이 가우스 분포를 가지도록 형성된다. 한 실시형태에서, 에피택셜 소스/드레인 층을 형성하는 것은, 확산 배리어 층의 상부면을 따라 에피택셜 소스/드레인 층을 선택적으로 형성하기 위해 선택적 에피택셜 성장 프로세스를 수행하는 것을 포함하는데, 여기서 에피택셜 소스/드레인 층의 하부면은 반도체 기판의 상부면 위에 수직으로 있다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
반도체 기판 위에 놓이는 게이트 전극;
상기 반도체 기판 상에 배치되며 상기 게이트 전극에 측방으로 인접하는 에피택셜(epitaxial) 소스/드레인 층 ― 상기 에피택셜 소스/드레인 층은 제1 도펀트를 포함함 ― ; 및
상기 에피택셜 소스/드레인 층과 상기 반도체 기판 사이의 확산 배리어 층 ― 상기 확산 배리어 층은 상기 제1 도펀트와는 상이한 배리어 도펀트를 포함함 ―
을 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 확산 배리어 층은 상기 배리어 도펀트 및 상기 제1 도펀트로 공동 도핑되는, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 에피택셜 소스/드레인 층 내의 상기 제1 도펀트의 도핑 농도는 상기 확산 배리어 층 내의 상기 제1 도펀트의 도핑 농도보다 더 크고, 상기 확산 배리어 층 내의 상기 배리어 도펀트의 도핑 농도는 상기 확산 배리어 층 내의 상기 제1 도펀트의 도핑 농도보다 더 작은, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 배리어 도펀트는 상기 에피택셜 소스/드레인 층으로부터 상기 게이트 전극 바로 아래에 있는 상기 반도체 기판의 영역으로의 상기 제1 도펀트의 확산을 방지하도록 구성되는, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 확산 배리어 층은 에피택셜 실리콘을 포함하고, 상기 에피택셜 소스/드레인 층의 두께는 상기 확산 배리어 층의 두께보다 더 큰, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 확산 배리어 층의 하부면은 상기 반도체 기판의 상부면 아래에 배치되고, 상기 에피택셜 소스/드레인 층의 하부면은 상기 반도체 기판의 상기 상부면 위에 수직으로 있는, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 확산 배리어 층은 본질적으로 실리콘, 탄소, 및 인 (SiCP)으로 구성되고, 상기 에피택셜 소스/드레인 층은 본질적으로 실리콘 및 인 (SiP)으로 구성되는, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 확산 배리어 층은 본질적으로 실리콘, 탄소, 및 비소 (SiCAs)로 구성되고, 상기 에피택셜 소스/드레인 층은 본질적으로 실리콘 및 비소 (SiAs)로 구성되는, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 확산 배리어 층은 상기 반도체 기판의 상부면으로부터 상기 반도체 기판의 상기 상부면 아래의 한 지점까지 연장되는 상기 반도체 기판의 도핑된 영역이며, 상기 에피택셜 소스/드레인 층은 상기 확산 배리어 층의 상부면을 따라 배치되는, 반도체 디바이스.
실시예 10. 통합 칩에 있어서,
제1 반도체 층, 제2 반도체 층, 및 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되는 절연 층을 포함하는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판;
상기 제1 반도체 층 위에 배치되는 N 타입 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터 ― 상기 NMOS 트랜지스터는 게이트 전극, 상기 게이트 전극과 상기 제1 반도체 층 사이에 배치되는 게이트 유전체 층, 및 상기 게이트 전극의 양측 상에 배치되는 소스/드레인 구조체의 쌍을 포함함 ―
를 포함하고, 상기 소스/드레인 구조체의 쌍은:
상기 제1 반도체 층 위의 에피택셜 소스/드레인 층의 제1 쌍 ― 상기 소스/드레인 에피택셜 층의 제1 쌍은 제1 N 타입 도펀트를 포함함 ― ; 및
상기 제1 반도체 층과 상기 소스/드레인 에피택셜 층의 제1 쌍 사이에 배치되는 확산 배리어 층 ― 상기 확산 배리어 층은 상기 제1 N 타입 도펀트와는 상이한 배리어 도펀트를 포함함 ―
을 포함하는, 통합 칩.
실시예 11. 실시예 10에 있어서,
상기 확산 배리어 층은 제1 원자 백분율의 상기 제1 N 타입 도펀트 및 제2 원자 백분율의 상기 배리어 도펀트를 포함하고, 상기 제1 원자 백분율은 상기 제2 원자 백분율보다 더 작지 않은, 통합 칩.
실시예 12. 실시예 10에 있어서,
상기 확산 배리어 층은 제2 N 타입 도펀트 및 상기 배리어 도펀트로 공동 도핑되는 에피택셜 층이고, 상기 제1 N 타입 도펀트는 상기 제2 N 타입 도펀트와는 상이한, 통합 칩.
실시예 13. 실시예 12에 있어서,
상기 제1 N 타입 도펀트는 인을 포함하고 상기 제2 N 타입 도펀트는 비소를 포함하는, 통합 칩.
실시예 14. 실시예 10에 있어서,
상기 제1 반도체 층 위에 배치되고 NMOS 트랜지스터에 측방으로 인접하는 P 타입 금속 산화물 반도체(P-type metal oxide semiconductor; PMOS) 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터는 제2 게이트 전극, 상기 제2 게이트 전극 아래에 있는 제2 게이트 유전체 층, 및 상기 제2 게이트 전극의 양측 상에 배치되는 에피택셜 소스/드레인 층의 제2 쌍을 포함하고, 상기 에피택셜 소스/드레인 층의 제2 쌍의 하부면은 상기 확산 배리어 층의 하부면과 정렬되는, 통합 칩.
실시예 15. 실시예 10에 있어서,
상기 소스/드레인 에피택셜 층의 제1 쌍 및 상기 확산 배리어 층은 사다리꼴 형상을 갖는, 통합 칩.
실시예 16. 실시예 10에 있어서,
상기 확산 배리어 층은, 상기 확산 배리어 층이 상기 제1 반도체 층의 상부면으로부터 상기 절연 층의 상부면까지 연속적으로 연장되도록 하는 상기 제1 반도체 층의 도핑된 영역인, 통합 칩.
실시예 17. 통합 칩을 제조하기 위한 방법에 있어서,
반도체 기판 위에 게이트 전극 구조체를 형성하는 단계;
상기 반도체 기판 위에 그리고 상기 게이트 전극 구조체에 측방으로 인접하는 확산 배리어 층 ― 상기 확산 배리어 층은 배리어 도펀트를 포함함 ― 을 형성하는 단계; 및
에피택셜 소스/드레인 층이 상기 배리어 도펀트와는 상이한 제1 도펀트를 포함하도록 상기 확산 배리어 층 위에 상기 에피택셜 소스/드레인 층 ― 상기 확산 배리어 층은 상기 에피택셜 소스/드레인 층과 상기 반도체 기판 사이에 있음 ― 을 형성하는 단계
를 포함하는, 통합 칩을 제조하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 확산 배리어 층을 형성하는 단계는:
상기 반도체 기판 위에 마스킹 층 ― 상기 마스킹 층은 상기 반도체 기판 위에 소스/드레인 영역 개구를 정의하는 복수의 측벽을 포함함 ― 을 형성하는 단계; 및
상기 소스/드레인 영역 개구 내에 상기 확산 배리어 층을 선택적으로 형성하기 위해 선택적 에피택셜 성장 프로세스 ― 상기 선택적 에피택셜 성장 프로세스는 상기 제1 도펀트 및 상기 배리어 도펀트로 상기 확산 배리어 층을 인시튜 도핑하는 것을 포함함 ― 를 수행하는 단계
를 포함하는, 통합 칩을 제조하기 위한 방법.
실시예 19. 실시예 18에 있어서,
상기 확산 배리어 층은, 상기 확산 배리어 층 내의 상기 배리어 도펀트의 도핑 프로파일이 가우스 분포를 갖도록 형성되는, 통합 칩을 제조하기 위한 방법.
실시예 20. 실시예 17에 있어서,
상기 에피택셜 소스/드레인 층을 형성하는 단계는, 상기 확산 배리어 층의 상부면을 따라 상기 에피택셜 소스/드레인 층을 선택적으로 형성하기 위해 선택적 에피택셜 성장 프로세스를 수행하는 단계를 포함하며, 상기 에피택셜 소스/드레인 층의 하부면은 상기 반도체 기판의 상부면 위에 수직으로 있는, 통합 칩을 제조하기 위한 방법.
Claims (10)
- 반도체 디바이스에 있어서,
반도체 기판 위에 놓이는 게이트 전극;
상기 반도체 기판 상에 배치되며 상기 게이트 전극에 측방으로 인접하는 에피택셜(epitaxial) 소스/드레인 층 ― 상기 에피택셜 소스/드레인 층은 제1 도펀트를 포함함 ― ; 및
상기 에피택셜 소스/드레인 층과 상기 반도체 기판 사이의 확산 배리어 층 ― 상기 확산 배리어 층은 상기 제1 도펀트와는 상이한 배리어 도펀트를 포함함 ―
을 포함하는, 반도체 디바이스. - 제1항에 있어서,
상기 확산 배리어 층은 상기 배리어 도펀트 및 상기 제1 도펀트로 공동 도핑되는, 반도체 디바이스. - 제2항에 있어서,
상기 에피택셜 소스/드레인 층 내의 상기 제1 도펀트의 도핑 농도는 상기 확산 배리어 층 내의 상기 제1 도펀트의 도핑 농도보다 더 크고, 상기 확산 배리어 층 내의 상기 배리어 도펀트의 도핑 농도는 상기 확산 배리어 층 내의 상기 제1 도펀트의 도핑 농도보다 더 작은, 반도체 디바이스. - 제1항에 있어서,
상기 배리어 도펀트는 상기 에피택셜 소스/드레인 층으로부터 상기 게이트 전극 바로 아래에 있는 상기 반도체 기판의 영역으로의 상기 제1 도펀트의 확산을 방지하도록 구성되는, 반도체 디바이스. - 제1항에 있어서,
상기 확산 배리어 층은 에피택셜 실리콘을 포함하고, 상기 에피택셜 소스/드레인 층의 두께는 상기 확산 배리어 층의 두께보다 더 큰, 반도체 디바이스. - 제1항에 있어서,
상기 확산 배리어 층의 하부면은 상기 반도체 기판의 상부면 아래에 배치되고, 상기 에피택셜 소스/드레인 층의 하부면은 상기 반도체 기판의 상기 상부면 위에 수직으로 있는, 반도체 디바이스. - 제1항에 있어서,
상기 확산 배리어 층은 실리콘, 탄소, 및 인 (SiCP)으로 구성되되, 상기 에피택셜 소스/드레인 층은 실리콘 및 인 (SiP)으로 구성되거나, 또는
상기 확산 배리어 층은 실리콘, 탄소, 및 비소 (SiCAs)로 구성되되, 상기 에피택셜 소스/드레인 층은 실리콘 및 비소 (SiAs)로 구성되는, 반도체 디바이스. - 제1항에 있어서,
상기 확산 배리어 층은 상기 반도체 기판의 상부면으로부터 상기 반도체 기판의 상기 상부면 아래의 한 지점까지 연장되는 상기 반도체 기판의 도핑된 영역이며, 상기 에피택셜 소스/드레인 층은 상기 확산 배리어 층의 상부면을 따라 배치되는, 반도체 디바이스. - 통합 칩에 있어서,
제1 반도체 층, 제2 반도체 층, 및 상기 제1 반도체 층과 상기 제2 반도체 층 사이에 배치되는 절연 층을 포함하는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판;
상기 제1 반도체 층 위에 배치되는 N 타입 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터 ― 상기 NMOS 트랜지스터는 게이트 전극, 상기 게이트 전극과 상기 제1 반도체 층 사이에 배치되는 게이트 유전체 층, 및 상기 게이트 전극의 양측 상에 배치되는 소스/드레인 구조체의 쌍을 포함함 ―
를 포함하고, 상기 소스/드레인 구조체의 쌍은:
상기 제1 반도체 층 위의 에피택셜 소스/드레인 층의 제1 쌍 ― 상기 소스/드레인 에피택셜 층의 제1 쌍은 제1 N 타입 도펀트를 포함함 ― ; 및
상기 제1 반도체 층과 상기 소스/드레인 에피택셜 층의 제1 쌍 사이에 배치되는 확산 배리어 층 ― 상기 확산 배리어 층은 상기 제1 N 타입 도펀트와는 상이한 배리어 도펀트를 포함함 ―
을 포함하는, 통합 칩. - 통합 칩을 제조하기 위한 방법에 있어서,
반도체 기판 위에 게이트 전극 구조체를 형성하는 단계;
상기 반도체 기판 위에 그리고 상기 게이트 전극 구조체에 측방으로 인접하는 확산 배리어 층 ― 상기 확산 배리어 층은 배리어 도펀트를 포함함 ― 을 형성하는 단계; 및
에피택셜 소스/드레인 층이 상기 배리어 도펀트와는 상이한 제1 도펀트를 포함하도록 상기 확산 배리어 층 위에 상기 에피택셜 소스/드레인 층 ― 상기 확산 배리어 층은 상기 에피택셜 소스/드레인 층과 상기 반도체 기판 사이에 있음 ― 을 형성하는 단계
를 포함하는, 통합 칩을 제조하기 위한 방법.
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