KR20210125102A - 실리콘 포토닉 외부 캐비티 가변 레이저의 파장 제어 방법 - Google Patents

실리콘 포토닉 외부 캐비티 가변 레이저의 파장 제어 방법 Download PDF

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KR20210125102A
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용캉 가오
지앤-창 로
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Abstract

반도체 기반 이득 칩 및 튜닝 능력을 갖는 실리콘 포토닉 필터 칩을 포함하는 가변 고체 상태 레이저 디바이스가 기재된다. 실리콘 포토닉 필터 칩은 입력-출력 실리콘 도파관, 실리콘 도파관으로 형성된 적어도 2개의 링 공진기들, 링 공진기들과 인터페이싱하는 하나 이상의 연결 실리콘 도파관, 각 링 공진기와 연관된 개별 히터, 칩 온도를 측정하도록 구성된 온도 센서, 및 온도 센서 및 개별 히터에 연결되고 필터 온도를 유지하여 조정된 주파수를 제공하도록 피드백 루프로 프로그래밍된 제어기를 포함한다. 상기 하나 이상의 연결 실리콘 도파관들은 일반적으로 적어도 2개의 링 공진기들 각각과 공진하는 광을 다시 입력-출력 실리콘 도파관을 통해 재지향시키도록 구성된다. 레이저 주파수의 제어를 위한 상응하는 방법이 기재된다. SiPho 다중 필터 칩의 개선된 구조는 사냑 간섭계를 포함한다.

Description

실리콘 포토닉 외부 캐비티 가변 레이저의 파장 제어 방법
관련 출원들에 대한 상호 참조
본 출원은 발명의 명칭이 "Method For Wavelength Control Of Silicon Photonic External Cavity Tunable Laser"인 Gao 등에 의해 2019년 3월 1일자로 출원된 공계류 중인 미국 가출원 제62/812,455호에 대한 우선권을 주장한다.
기술분야
본 발명은 반도체 이득 칩, 예를 들어 III-V족 반도체 다이오드 구조 및 가변 레이저 캐비티를 형성하기 위해 상기 이득 칩과 인터페이싱되는 실리콘 포토닉 기반 가변 필터 칩을 갖는 하이브리드 외부 캐비티 레이저에 관한 것이다. 본 발명은 또한 원하는 열적 제어를 갖는 외부 캐비티 레이저를 위한 실리콘 포토닉 칩에 관한 것이다.
코히어런트(coherent) 광통신 시스템들은 수백 미터에서 전 세계까지의 거리에 대한 인터네트워킹(internetworking)을 위한 주요 나아갈 길로서 보편적으로 인식되고 있다. 코히어런트 광학 시스템은 광 섬유 용량을 100Gbs/파장 이상으로 견인하는 요구가 증가함에 따라 더욱더 많이 사용되고 있다. 코히어런트 가변 레이저는 이러한 네트워크들의 필수적이고 인에이블링한(enabling) 부재이다. 이들은 종종 단지 가변 레이저라 불리지만, 이들 레이저에 대한 동작 요건은 간단한 용어가 의미하는 것보다 훨씬 더 구체적이다. 비록 이들 레이저의 가변성(tunability)이 통상 파장의 관점에서 기술되지만, 종종 광학 주파수의 관점에서 거동을 표현하기 위해 더욱 부각된다. 상관관계는 항상 간단한 방정식 주파수 = (광속)/파장에 의해 결정된다. 따라서, 1520 nm와 1570 nm(전형적인 범위) 사이에서 대략 가변 레이저는 대략 197 Thz와 191 THz (Thz = 1012 Hz) 사이에서 적절하게 튜닝가능하다. 이러한 가변 레이저가 많은 다른 요건들 중 부상하는 근간의 코히어런트 시스템의 요건들을 충족시키기 위해서는, (A) 목표치의 1 GHz (즉, 200,000 중 약 1 part) 내의 주파수 설정(따라서 파장)에 응답해야 하고; (B) 500 KHz 미만, 바람직하게는 100 KHz 미만(약 1 ppb의 부분 대역폭)의 선폭을 나타내야 한다.
이러한 거동을 달성하기 위해, 가변 레이저는 외부 캐비티 레이저(external cavity laser;ECL)로서 설계된다. 이는 ECL 구조에 광 증폭 부재 및 복합 광학 공진기를 형성하는 다른 광학 부재들이 포함되어 있음을 의미한다. 이는, 증폭 부재와 광 공진기가 본질적으로 단일 다이 상에 통합되어 있는 표준 반도체 레이저 다이오드와 대조적이다. 복합 광학 캐비티 내의 광학 필터들은 의도된 광 주파수를 선택하고 요구되는 광학 선폭을 유지하도록 조정된다. 전체 6 THz (등)의 튜닝 범위에 걸쳐 단일 통과대역을 변화시킬 수 있고 또한 200 KHz (등)의 선폭을 제공할 수 있는 단일 광학 필터는 현재 실용적이지 않다(또는 심지어 그에 가깝다). 따라서, 이러한 종류의 실용적인 ECL 가변 레이저는 복합 공진기 내에 2개의 가변 필터를 이용한다. 각각의 가변 필터는 튜닝 범위에 걸쳐 좁은 통과대역들의 빗살(comb)을 제공하고, 각각의 필터는 독립적으로 조정되어 각 필터의 하나의 라인 사이에서만 중첩이 존재하며, 가변 레이저는 그 중첩 주파수에서 협대역 광을 방출한다.
제1 양태에서, 본 발명은 반도체 기반 이득 칩,및 튜닝 능력을 갖는 실리콘 포토닉 필터 칩을 포함하는 가변 고체 상태 레이저 디바이스에 관한 것이다. 일반적으로, 실리콘 포토닉 필터 칩은 입력-출력 실리콘 도파관, 실리콘 도파관들로 형성된 적어도 2개의 링 공진기들, 링 공진기들과 인터페이싱하는 하나 이상의 연결 실리콘 도파관들, 각각의 링 공진기와 연관된 개별 히터, 칩 온도를 측정하도록 구성된 온도 센서, 및 온도 센서 및 개별 히터에 연결되고 필터 온도를 유지하여 조정된 주파수를 제공하도록 피드백 루프로 프로그래밍된 제어기를 포함한다. 실리콘 포토닉 칩 내에서, 하나 이상의 연결 실리콘 도파관들은 일반적으로 적어도 2개의 링 공진기들 각각과 공진하는 광을 다시 입력-출력 실리콘 도파관을 통해 재지향시키도록 구성된다. 일부 구현예에서, 실리콘 포토닉 필터 칩의 입력-출력 실리콘 도파관은 인터페이스로 인한 손실을 감소시키도록 모드 크기 매칭을 제공하는 스폿 크기 변환기를 갖는 반도체 기반 이득 칩에 결합된다.
또 다른 양태에서, 본 발명은 가변 외부 캐비티 레이저의 출력을 안정화시키는 방법에 관한 것으로, 여기서 가변 외부 캐비티 레이저는 레이저 캐비티를 형성하는 스폿 크기 변환기를 이용하여 서로 결합된 반도체 기반 이득 칩 및 실리콘 포토닉 필터 칩을 포함한다. 일부 구현예에서, 실리콘 포토닉 필터 칩은 임의의 가열 부재로부터 떨어진 칩 온도를 측정하도록 구성된 저항 온도 센서, 및 개별 통합 저항 히터들을 갖는 복수의 링 공진기들을 포함한다. 상기 방법은 저항 온도 센서로부터의 판독값을 획득하고 저항 히터에 대한 전력을 조정하여 레이저 주파수를 공차 내에 유지하도록 구성된 제어기에 의해 구동되는 제어 루프를 사용하는 단계를 포함할 수 있다.
또 다른 양태에서, 본 발명은
입력 도파관;
하기를 포함하는 입력 도파관에 광학적으로 연결된 사냑 간섭계(Sagnac interferometer):
입력 도파관에 연결된 스플리터/커플러;
스플리터-커플러에 연결되고 각각이 말단에서 종결되는 2개의 도파관 분기들;
각각이 개별 도파관 분기에 결합되고 개재 곡선 도파관을 통해 서로 결합되어 각자의 링 공진기에서 선광도의 방향을 반전시키는 2개의 링 공진기들 - 개재 곡선 도파관은 추가의 링 공진기를 포함하거나 포함하지 않을 수 있음 -; 및
각각의 링 공진기와 연관된 저항 히터를 포함하며,
상기 입력 도파관으로의 광은, 상기 광이 2개의 링 공진기들 및 임의의 개재 링 공진기들과 공진하는 경우, 특정 도파관 분기로 분할된 다음, 하나의 링 공진기를 통해 연결되고, 개재 곡선 도파관을 따라 다른 링 공진기를 통해 반대편 도파관 분기로 이동하고 스플리터-커플러를 향해 되돌아가는, 광학 칩에 관한 것이다. 일부 구현예에서, 광학 칩은 실리콘 도파관 및 실리카 클래딩으로 구현되어 광학 칩은 실리콘 포토닉 칩으로 간주될 수 있다.
도 1은, 상이한 열 누화 수준의 함수로서의, 현재의 상용화된 외부 캐비티 레이저(ECL)와 비교하는, 실리콘 포토닉스 기반 외부 캐비티 레이저(ECL)의 계산된 추가의 주파수 오차의 플롯이다.
도 2는, 반도체 광학 증폭기(SOA)에 결합될 수 있는, 실리콘 포토닉 필터 칩 및 반도체 기반 이득 칩을 포함하는 가변 고체-상태 레이저의 일 구현예의 개략적인 사시도이다.
도 3은 실리콘 포토닉 필터 칩의 일 구현예의 일부분의 측단면도이다.
도 4는 실리콘 포토닉 필터 칩에 결합될 수 있는 반도체 기반 이득 칩의 일 구현예의 사시도이다.
도 5는 가변 레이저 시스템의 일 구현예의 블록도이다.
도 6은 링 공진기에 대한 링-온도 센서(RTD) 대 레이저 주파수 오차의 플롯이다.
도 7은 칩 히터 전력 대 링-온도 센서(RTD) 판독값 변화율의 플롯이다.
도 8은 한 쌍의 링 공진기 및 반사기에서 종결되는 도파관을 갖는 실리콘 포토닉 필터 칩의 다른 구현예의 평면도이다.
도 9는 사이드 바이 사이드(side-by-side)로 배열된 복수의 링 공진기를 갖는 실리콘 포토닉 필터 칩의 또 다른 구현예의 평면도이다.
도 10은 이중편파 도파관 및 복수의 결합된 링 공진기를 갖는 실리콘 포토닉 필터 칩의 다른 구현예의 구현예이다.
도 11은 링 공진기 주위에 열적 고립 트렌치를 포함하는 실리콘 포토닉 필터 칩의 일 구현예의 상부 사시도이다.
도 12는 도 11의 실리콘 포토닉 필터 칩의 구현예의 평면도이다.
도 13은 링 공진기를 부분적으로 둘러싸는 L-형 열적 고립 트렌치를 포함하는 실리콘 포토닉 필터 칩의 다른 구현예의 상부 사시도이다.
도 14는 한 쌍의 열적 고립 트렌치들을 포함하는 실리콘 필터 칩의 또 다른 구현예의 상부 사시도이다.
도 15는 한 쌍의 열적 고립 트렌치를 갖는 도 14의 실리콘 필터 칩의 구현예의 평면도이다.
도 16은 하나의 링 공진기와 연관된 단일 히터를 변화시키면서 프로토타입 ECL을 사용하여 65 nm 파장 범위에 걸쳐 변화된 중첩된 레이저발진(lasing) 스펙트럼의 플롯이다.
도 17은 튜닝 범위에 걸쳐 측정된 SMSR(상부의 점으로 된 플롯) 및 광섬유 결합 출력 전력(하부의 점으로 된 플롯)의 플롯이다.
도 18은 200 mA에서 고정된 이득 칩 전류를 갖는 SOA 전류의 함수로서의 광섬유 결합 출력 전력을 나타내는 플롯(a), 및 SOA 전류의 함수로서의 측정된 레이저 고유 선폭(상부 점) 및 상대 세기 노이즈(RIN, 하부 점)를 나타내는 플롯(b)이다.
도 19a는, 프로토타입 디바이스를 사용하는, 상이한 SOA 전류에 대한 파장 측정기에 의해 측정된 주파수의 플롯(라인) 및 RTD 판독에 의해 산출된 주파수의 플롯(점)이다.
도 19b는, ±0.2 GHz 내에 있는, 도 19a의 결과로부터의 측정 오차의 플롯이다.
도 19c는 상이한 링 히터 온도 설정에 대한 파장 측정기에 의해 측정된 주파수의 플롯(라인) 및 RTD 판독에 의해 산출된 주파수의 플롯(점)이다.
도 19d는, ±0.2 GHz 내에 있는, 도 19c로부터의 측정 오차의 플롯이다.
도 20은 114 ℃의 온도로 설정된 저항 히터를 갖는 실리콘 도파관 주위에서의 열 구배를 나타내는 모델의 온도의 플롯이다
도 21은 칩 온도 센서의 사용에 의해 가능한 온도 드리프트의 감소를 보여주는, 칩 온도 센서가 작동되는 경우와 작동되지 않는 경우에 상이한 라인으로 플롯팅된 디바이스 온도 드리프트의 함수로서의 레이저 주파수 드리프트의 플롯이다.
도 22는, 상부 프레임에 도시된 바와 같이 반도체 광학 증폭기에 대한 전류가 500 mA에서부터 700 mA로 2 단계로 증가된 경우 시간의 함수로서의 주파수 드리프트의 플롯이며(하부 프레임), 상기 주파수 드리프트는 칩 온도 센서가 작동되는 경우와 작동되지 않는 경우로 도시된다.
도 23은, 좌측 프레임은, 히터 온도를 조정함으로써 얻어진 주파수 튜닝의 정확도의 플롯으로서, 여기서 라인은 목표 주파수의 플롯이고 점은 프로토타입 디바이스에 대한 파장 측정기로부터의 측정된 주파수의 플롯이며, 우측 프레임은, 히터 전력만을 사용하는 것에 의한, 오차가 ±0.5 GHz 이내임을 보여주는, 좌측 플롯으로부터의 주파수 오차의 플롯이다.
도 24는, 좌측 상부 프레임은 시간의 함수로서의 SOA 전압의 플롯이고, 좌측 하부 프레임은 SOA 전류 변화로 인한 시간의 함수로서의 주파수 드리프트의 플롯이고(제1 라인), 이는 단일 기준 RTD를 사용함으로써 정확하게 추적되며(제2 라인, 제1 라인과 겹침), 그 차이가 프라이트 프레임(fright frame) 내에 시간의 함수로서 플롯팅되어 있고, 시간 40 분에서 제어 코드가 활성화되어 주파수를 단지 0.2 GHz 오차로 원래 스펙트럼 위치로 시프트시킨다.
외부 캐비티 가변 레이저로서, 레이저 주파수의 작은 드리프트를 제공하기 위해 실리콘 포토닉 필터 칩의 온도의 엄격한 제어를 사용하는 레이저 캐비티의 일체형 실리콘 포토닉 튜닝 섹션을 갖는 외부 캐비티 가변 레이저가 제공된다. 외부 캐비티 레이저의 주파수 튜닝은 저항 히터들을 사용하여 조정가능한 광학 필터들을 형성하는 실리콘 도파관을 갖는 포토닉 칩을 사용하여 수행된다. 원하는 범위에 걸쳐 원하는 주파수 제어 및 가변성을 달성하기 위해, 필터들은 개별적으로 조정가능한 적어도 2개의 링 공진기들을 포함할 수 있다. 레이저 캐비티의 이득 부분은 일반적으로 III-V족 반도체 재료와 같은 반도체 도파관을 사용하여 형성될 수 있다. 일부 구현예에서, 레이저는 레이저 출력을 증폭하기 위해 반도체 광학 증폭기와 직접 인터페이스되어, 레이저 캐비티 내의 광 전력이 더 낮게 유지되어 더 양호한 레이저 제어를 제공할 수 있다. 실리콘 포토닉 칩은 간섭계 루프를 폐쇄하는 사냑 간섭계 구조(2개의 도파관 분기들을 연결하는 적어도 2개의 공진 링 도파관들을 통과하는 신호를 가짐)를 통합할 수 있다. 링들은 선택된 파장을 제공하도록 조정될 수 있고, 다중 필터 사냑 간섭계는 주파수 필터링과 함께 개선된 안정성을 제공한다. 본 명세서에 기술된 구조는 현실적인 디자인과 가능하게는 기존의 상용화된 부품을 활용하는 능력을 사용하여 효율적인 상용화를 위해 설계된다.
비디오-온-디맨드(video-on-demand), 모바일, 및 클라우드-기반 서비스들에 의해 구동되는 네트워크 트래픽의 폭발적인 성장은 장거리(long-haul)로부터 메트로(metro) 및 인터-데이터센터(inter-datacenter) 네트워크들로의 고용량 코히어런트 전송 시스템들의 침투를 가속화한다. 이러한 숏-리치 네트워크 세그먼트들은 문헌[N.Kaneda et ah, "400Gb/s Single Carrier transmission with Integrated Coherent Optics," OFC, Th3F.4(2016)]에 기재된 바와 같이, 모듈 비용, 크기, 및 전력 소비에 특히 민감하며, 상기 문헌은 본 명세서에 참조로서 인용된다 따라서, OSFP 및 DD-QSFP 표준 폼 팩터들과 같은 작은 폼-팩터 코히어런트 모듈들에서의 저비용 소형 가변 레이저에 대한 수요가 높다. 한편, 광원과 국부 발진기 간의 공유를 위해서는 16 dBm 이상의 높은 레이저 출력 전력이 바람직하다. Sub-100 kHz의 좁은 선폭은 또한 고차 변조 포맷의 엄격한 위상 노이즈 공차를 충족시키는 것이 바람직하다. 이러한 상업적 수요는 문헌[M.seimez et ah, "Laser width Limitations for Optical Systems with High-Order Modulation Beyond 16-QAM," OFC, TH1B.1 (2008)]에 추가로 기재되어 있으며, 상기 문헌은 본 명세서에 참조로서 인용된다
통신 및 다른 애플리케이션을 위한 고성능 코히어런트 모듈에서 포토닉 집적 회로를 사용하는 가변 레이저의, 정확한 주파수 제어 및 일부 구현예에서는 위상 제어를 위한 기술, 구조 및 방법이 본 명세서에 개시된다. 가변 레이저는 일반적으로 이득 매체로서의 화합물 반도체 재료와 가변 주파수 필터로서의 실리콘 포토닉 집적 회로를 포함한다. 실리콘 포토닉 회로는 일반적으로 주파수 선택 부재로서 실리콘 도파관 링 공진기를 포함한다. 실리콘 포토닉 회로는, 실리콘 도파관 링 공진기의 필터 주파수를 정확하게 튜닝하고 모니터링하기 위해, 다중 통합 히터, 온도 센서, 기준 온도 센서, 열적 고립 트렌치 및 이들의 다양한 조합을 더 포함할 수 있다. 주파수 선택 부재의 특성, 예를 들어 공진 주파수에 대한 정확한 모니터링 및 제어를 통해 높은 정확도와 장기적인 안정성을 갖는 가변 레이저의 주파수 제어를 보장할 수 있다. 일부 구현예에서, 실리콘 포토닉스 필터는 2개 이상의 링 공진기가 2개의 도파관 분기들을 연결하여 간섭계의 루프를 형성하고 공진 주파수의 반사를 제공하는 다중 필터 사냑 간섭계를 포함한다.
소형 폼 팩터의 외부 캐비티 가변 레이저는 계속 증가하는 대역폭 요구를 충족하기 위해 고용량 코히어런트 광통신 시스템을 위한 핵심 인에이블링 부품 중 하나이다. 외부 캐비티 가변 레이저에는 두 가지 기본 부재가 포함된다. 제1 부재는 이득 매체이며, 이는 직접 에너지 밴드갭 및 높은 광 발생 효율 때문에 일반적으로 인듐 인화물(InP) 및 갈륨 비소와 같은 III-V 화합물 반도체를 사용한다. 제2 부재는 주파수 선택 외부 공진 캐비티이다. 외부 레이저 캐비티는 레이저 위상 노이즈를 억제하기 위해 상당히 긴 공진 캐비티를 보장하며, 이는 진폭 변조뿐만 아니라 광학 위상 변조에도 의존하기 때문에 고속 코히어런트 통신 시스템에서 매우 중요하다.
실리콘 포토닉스 기술을 사용하는 외부 캐비티 레이저는 가변 레이저의 크기와 비용을 감소시키는 유망한 해결책이다. 실리콘 집적 회로는 지난 수십 년 동안 전자 산업의 중심이었으며, 이들의 기술적 진보로 인해 상보적인 금속 산화물 반도체 CMOS 회로의 특징부 크기, 비용 및 전력 소비가 크게 감소했다. 포토닉 집적 회로는 전자 산업에서 개발된 성숙한 CMOS 파운드리의 채택을 통해 유사한 저비용 및 고-용적 제조를 보장한다. 주파수 선택 부재, 전력 모니터링 포토 다이오드 및 광 스플리터와 같은 가변 레이저의 개별 광학 부품들을 단일 칩으로 통합하면 개별 부품의 수를 줄이고 덜 복잡한 조립을 통해 가변 레이저 비용을 낮출 수 있다.
코히어런트 통신 시스템에서 파장 가변 레이저의 기본 특징 중 하나는 매우 정확한 주파수 제어와 장기적인 주파수 안정성이다. 주파수 선택 부재의 필터링 주파수는 열-광학 효과를 사용하여 그 옆에 통합된 마이크로미터 크기의 히터를 통해 조정될 수 있다. 그러나, 실리콘 재료의 높은 열 전도성으로 인해, 실리콘 집적 회로의 주파수 선택 부재의 주파수는 예를 들어 주변 온도 변화, 이득 매체 전류 변화 및 다른 온-칩 히터의 열 누화로부터의, 칩 열 교란에 의해 용이하게 간섭될 수 있다. 즉, 실리콘 포토닉 집적 회로를 사용하여 외부 캐비티 가변 레이저의 레이저발진 주파수를 정확하게 제어하기 위한 개선된 방법 및 구조를 달성하는 것이 바람직하다.
다이오드 레이저는 일반적으로 전자와 정공이 결합하여 에너지 방출에 해당하는 광자를 방출하며 여기서 전류가 전자-정공 쌍으로 여기된 전자 상태를 펌핑시키는 경우에 광을 생성하기 위해 p-n 접합을 사용한다. 레이저 캐비티는 후방 반사기 및 다이오드에서 광이 발생하는 전면 표면의 일부 반사기에 의해 형성된다. 레이저 캐비티에서의 광의 반사는 방출을 자극시켜 일관된 레이저 광을 제공한다. 내부 캐비티 다이오드 레이저의 경우, 레이저 캐비티의 크기는 다이오드 크기에 의해 설정된다. 외부 캐비티 다이오드 레이저(ECL)의 경우, 후방 미러는 레이저 캐비티의 조정을 통한 주파수 튜닝을 허용할 수 있는 포토닉 부재로 대체될 수 있는 반면, 이득 영역은 반도체 다이오드에 남아 있다. 본 명세서에서 개선된 디자인은 실리콘 기반 포토닉 칩을 사용하여 레이저 캐비티를 조정하고 그에 따라 레이저 주파수를 조정한다.
부품 크기를 줄이기 위한 끊임없는 노력에 따라, 새로운 ECL 아키텍처는 이러한 크기 감소를 달성하는 것으로 평가된다. 크기를 줄이는 중요한 방법은 ECL의 자유 공간 섹션을 도파관 통합으로 대체하는 것이다. 특히, 열적으로 조정가능한 실리콘 포토닉스 링 공진기 부재는 자유 공간 ECL에서 열적으로 조정가능한 에탈론(etalon)에 대한 합리적인 직접적인 유사체이다. 따라서, 적절한 구성의 링 공진기를 갖는 실리콘-포토닉스 도파관 칩은 기존의 ECL의 자유 공간 섹션을 적절하게 통합한 것일 수 있으며, 이는 예를 들어 Melikyan (Melikyan et. al., "Wavelength Stabilized Silicon/III-V Hybrid Laser," Proc. 42 nd ECOC 2016, pg 598, 참조로 본 명세서에 인용됨)에 기재되어 있다. 그러나, 통합 포토닉스는 장점과 함께 도전 과제를 안고 있다. 특히, 실리콘 도파관의 열 감도는 자유 공간 에탈론의 광학 경로에 대한 것보다 상당히 높고; 동시에 공통 기판의 열 전도도가 증가하고 통합된 광학 요소의 간격이 더 가까워지면 광학 부재에서의 열 구배가 훨씬 더 강해진다. 열 구배 및 열 감도는 실리콘-포토닉스 ECL이 일반적으로 자유 공간 ECL의 열 제어 기술을 사용하여 모든 성능 요구 사항을 안정적으로 충족할 수 없을 정도로 자유 공간 ECL의 열 효과에 대한 약한 결합 가설을 망치는 경향이 있다.
실리콘 포토닉 칩 내 ECL 캐비티의 외부 부분은 일반적으로 실리콘 도파관에 2개 이상의 링 공진기를 포함한다. 링 공진기는 적절한 주파수를 선택하는 광학 필터 역할을 한다. 필터는 일반적으로 온도에 민감하며 일반적으로 각각의 필터 부품의 온도를 의도적으로 조정하고 제어함으로써 조정된다. 이러한 애플리케이션에서 필터의 주파수 전송을 직접 측정하는 것은 실질적으로 비실용적이지만, 필터 온도를 모니터링하고 수학적 보정을 적용하면 전송을 충분히 유추할 수 있음이 입증되었다. 필터를 통과하는 광학 경로의 온도를 정확하게 아는 것이 바람직하다. 그러나, 히터와 온도 센서 둘 모두 광을 흡수하며 광학 경로에 너무 가깝게 위치하지 않아야 하므로, 인가된 열과 감지된 온도는 광학 경로에서부터 물리적으로 다른 곳에 위치되고, 광학 경로의 실제 온도는 유추된다. 주변 온도의 변화와 필터 사이의 온도 누화와 같은 다른 열적 변동이 존재하는데, 이는 온도 추론을 교란시킬 수 있다. 기존의 상용화된 ECL의 지배적인 아키텍처였던 자유 공간 기반 ECL의 경우는, 이러한 결합이 약하며, 생성된 교란은 열 설계 및 보정 향상을 통해 억제될 수 있다. 에탈론 기반 ECL에 관한 추가 정보는 예를 들어 본 명세서에 참조로 인용된 "thermal Control of Optical Filter With Local Silicon Frame"이라는 명칭의 Finot 등의 미국 특허 제7,961,374호에서 확인할 수 있다.
실리콘 포토닉스 기술을 사용하는 외부 캐비티 가변 레이저는 이러한 요구사항을 충족하는 매력적인 해결방안이다. 이와 같은 레이저 설계의 일반적인 개념이 G. Valicourt 등의 문헌["Photonic Integrated Circuit Based on Hybrid III-V/Silicon Integration", J. Lightwave Technol. 36, 265-273 (2018)], 및 A. Verdier 등의 문헌["Ultrawideband Wavelength-Tunable Hybrid External-Cavity Lasers", J. Lightwave Technol. 36, 37-43 (2018)]에 기재되어 있으며, 상기 두 문헌은 본 명세서에 참조로 인용된다. CMOS 호환 제조 공정 및 다양한 광학 부품의 온-칩 통합은 A. Novack 등의 문헌["A Silicon Photonic Transceiver and Hybrid Tunable Laser for 64 Gbaud Coherent Communication," OFC, Th4D.4 (2018)], 및 C. Doerr 등의 문헌["Silicon Photonics Coherent Transceiver in a Ball-Grid Array Package," OFC, paper Th5D.5 (2017)]에 일반적으로 기재된 바와 같이, 가변 레이저 장치의 비용과 크기를 줄일 수 있는 큰 가능성을 보여주며, 상기 두 문헌은 본 명세서에 참조로 인용된다. 더욱이, 부스터 반도체 광학 증폭기(SOA)의 통합은 실리콘 도파관의 상대적으로 높은 결합 및 전파 손실을 보상하기 위한 명확한 방법을 제공한다. 외부 캐비티 레이저와 함께 SOA를 사용하는 것은 K. Sato 등의 문헌["High Output Power and Narrow Linewidth Silicon Photonic Hybrid Ring-Filter External Cavity Wavelength Tunable Lasers," ECOC, PD2.3(2014)]에 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다. 이러한 조합을 통해 외부 실리콘 캐비티를 길게 설계하여 레이저 스펙트럼 선폭을 줄이는 동시에 높은 출력을 달성할 수 있다.
이 작업에서 우리는 코히어런트 애플리케이션을 위한 하이브리드 통합 실리콘 포토닉 가변 레이저를 시연했다. 광섬유 결합 출력 전력은 C 대역에서 140 mW(21.5 dBm)에 달한다. 이것은, 우리가 아는 한, 실리콘 포토닉 파장 가변 레이저에 대해 보고된 가장 높은 출력이다. 이러한 높은 출력 전력은 복잡한 변조 포맷을 사용하는 대형 코히어런트 트랜시버 손실을 보상하는 데 바람직하다. 또한, 긴 외부 캐비티 디자인은 레이저 선폭을 수십 kHz 수준으로 줄여, 16 또는 64 QAM 변조에 적합하게 만든다. 또한, 실리콘 포토닉 칩 및 관련 제어 루프를 위해 본 출원인이 개발한 통합 센서 기술을 통해 파장 고정기를 사용하지 않고도 그리드가 없으며 정밀한 주파수 튜닝이 가능해진다..
본 명세서에서의 외부 캐비티 레이저(ECL) 디자인은 잘 개발된 저항 온도 감지기(RTD) 센서 기술 및 관련 제어 루프로 인해 정확한 주파수 튜닝 및 제어가 가능하다. 공통 통합 광학 기판 상의 다중 필터에 대한 열적 적용 및 제어에 관한 특정 문제 및 해결방안은 "Thermal Control of Optical Components"라는 명칭의 Yan 등의 미국 특허 제7,447,393호에 기재된 출원인의 초기 저술에 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다. 여기에 설명된 상황은 실리콘-포토닉스 부품의 경우와 실질적으로 상이하지만, 본 명세서에 기재된 기술적 발견은 유사한 열 제어 접근법이 혁신적인 실리콘-포토닉스 구성과 결합되어 소형 ECL 가변 레이저의 광학 주파수 제어에 실질적인 개선을 제공할 수 있음을 입증한다.
RTD를 사용하는 이유는 패키지 온도 변화 또는 이득 전류 변화와 같은 외부 열 교란에 대항하여 필터 온도를 정확하게 고정시키기 위한 것이다. 그러나, 한 가지 문제는 실리콘 포토닉스(SiPho) 칩의 RTD 센서가 상당한 광 손실로 인해 실리콘 도파관 필터와 직접 접촉하여 제작할 수 없다는 것이다. 그 결과, RTD는 일반적으로 도파관 필터로부터 일정한 거리(일반적으로 약 1~2 미크론)로 이격되어 제작되어, 열 구배를 제공하고, RTD는 필터의 온도 변화를 정확하게 측정할 수 없다. 이 구성은, RTD가 에탈론을 기반으로 하는 필터와 직접 접촉하고 필터 온도 변화를 훨씬 더 정확하게 측정할 수 있는, 자유 공간 에탈론 튜닝 구조를 갖는 출원인의 현재 상용화된 ECL과 대조된다. 도 1은, 현재 상용화된 자유 공간 에탈론 ECL과 비교하는, 두 개의 링 필터 각각과 연관된 RTD를 사용하는 SiPho 기반 ECL의 계산된 추가 주파수 오차이다. 칩에 1:100의 낮은 열 누화가 있더라도, 열 구배로 인해 SiPho ECL의 추가의 0.5 GHz의 주파수 오차를 여전히 가지고 있다.
간접 온도 측정의 문제를 완화하기 위해, SiPho 칩에 추가의 통합 기준 RTD를 가지며 그에 따라 히터 전력 및/또는 열전 냉각기(TEC)를 조정하여 임의의 열 교란을 상쇄하는 실리콘 포토닉 칩이 기재되어 있다. 칩과 일반적으로 레이저는 일반적으로 열전 냉각기 상에 배치될 수 있고, 상기 열전 냉각기는 전체 장치 온도를 제어하는 데 도움이 되는 것으로 잘 알려져 있다. SiPho ECL의 3-RTD 제어 방식은 현재 상용화된 ECL과 유사한 고주파 정확도를 제공한다. 또한, 다음에 설명하는 바와 같이, 테스트 데이터는, 오직 하나의 단일 기준 RTD만으로 두 필터 히터 전력을 보정하고 조정하는 것이 필터에 2개의 다른 RTD가 필요하지 않고도 정확한 파장 조정을 제공할 수 있음을 보여준다. 그러나 어떤 경우에도, 각 링 공진기와 연관된 RTD는 주파수 튜닝을 제공할 수 있다. 일부 구현예에서, 장치의 완료 후에, 주파수가 선택되고 히터는 TEC와 함께 조정가능한 범위에서 원하는 주파수를 설정하고 유지할 수 있도록 보정된다. 초기 보정은 사용 중에 선택한 주파수를 유지하기 위한 기준선을 제공할 수 있다. 또한, 각 링 공진기와 연관된 2개의 RTD가 열 변동에 대해 보다 정확한 조정을 제공할 수 있다. 또한, SiPho 칩의 구현예로서, 트렌치를 사용하여 열 누화를 감소시킬 수 있어 상응하게 주파수 오차가 감소될 수 있어, 각 링 공진기와 연관된 2개의 RTD가 열 변동에 대한 보다 정확한 조정을 제공할 수 있는 구현예가 개시된다.
다음에서는, 시연된 실리콘 포토닉 레이저의 주파수 안정성과 정밀한 주파수 튜닝을 보여준다. 2개의 링 히터를 제어함으로써 그리드 없는(gridless) 주파수 튜닝을 쉽게 얻을 수 있지만, 실리콘 포토닉 레이저의 경우 장치 수명 동안 드리프트 및 모드-홉(mode-hop)에 대항하여 주파수 제어를 1 GHz 미만 수준까지 정확하게 수행한다는 것은 매우 어렵다. 이는 대체로 예를 들어 패키지 온도 변화 또는 이득 칩/SOA 전류 변화로 인한 열 교란에 대한 실리콘 재료의 높은 민감도 때문이다. 이 문제를 해결하기 위해, 입증된 센서 기술을 사용하여 실리콘 포토닉 칩을 제작하였다.
고성능 하이브리드-통합 실리콘 포토닉 가변 레이저
본 명세서에 기재된 바와 같이 도 2를 참조하면, 실리콘 포토닉 가변 레이저(100)는 이득 칩(104) 및 링 공진기 기반 실리콘 포토닉 필터 칩(102)으로 구성된다. 부스터 반도체 광학 증폭기(SOA)(106)는 렌즈 결합을 통해 통합되어 광섬유 출력 전에 광 증폭을 수행할 수 있다. 도 2는 SOA(106)와 연관된 레이저 장치(100)의 도식적 레이아웃을 나타낸다.
일 구현예에서, 광학 디바이스(100)는 실리콘 포토닉 필터 칩(102) 및 이득 칩(104)을 포함한다. 렌즈와 같은 스폿 크기 변환기(116)는 필터 칩(102)과 이득 칩(104)의 광 경로를 연결시킨다.
일부 구현예에서, 실리콘 포토닉 필터 칩(102) 및 이득 칩(104)은 전체 디바이스 온도를 제어하는 것을 돕는 열전 냉각기(TEC)(113) 상에 놓이고, TEC는 또한 후술되는 제어기에 의해 제어될 수 있다. TEC 부품은 당업계에 공지되어 있다. 편의상, 필터 칩(102), 이득 칩(104) 및 TEC(존재하는 경우)를 갖는 전체 레이저 장치(100)가 가변 외부 캐비티 레이저 장치로 지칭될 수 있으며, 이는 일반적으로 패키지로 함께 조립된다.
일 구현예에서, 실리콘 포토닉 필터 칩(102)은 상부 클래딩 층(108), 실리콘 디바이스 층(110), 하부 클래딩 층(112), 및 실리콘 기판(114)을 포함하는 다층 디바이스이다. 상부 클래딩 층(108)은 필터 칩(102)의 상부 층을 형성하고; 실리콘 디바이스 층(110)은 상부 클래딩 층(108)과 하부 클래딩 층(112) 사이에 위치하며; 하부 클래딩 층(112)은, 필터 칩(102)의 바닥 부분을 형성하는, 실리콘 기판(114) 위에 위치된다. 일 구현예에서, 상부 클래딩 층(108) 및 하부 클래딩 층(112)은 이산화규소를 포함하지만, 다른 낮은 굴절률의 광학 재료가 사용될 수 있다. 또한, "디바이스 층"은 상부 및 하부 클래딩 층(108 및 112) 사이에 위치할 수 있고 클래딩 층들 (108) 중 하나 또는 둘 모두에 의해 둘러싸일 수 있는 도파관 및 공진기와 같은 "디바이스"를 포함하는 층을 의미하는 것임을 이해할 것이다.
실리콘 포토닉(SiPh) 칩은 일반적으로 이산화규소와 같은 상부 클래딩 층(108)과 이산화규소와 같은 하부 클래딩 층(112) 사이에 끼워진 실리콘 디바이스 층(110), 및 하부 실리콘 기판(114)을 포함한다. 링 공진기 필터는 실리콘 장치 층(110)에서 제조된다. 통합 히터는, 상부 이산화규소 클래딩 층(108)에 의해 분리된, 실리콘 링 공진기의 상단에 형성될 수 있다. 이러한 배열의 이유는 많은 양의 광학 전파 손실로 인해 히터가 실리콘 링 공진기 위에 직접 형성될 수 없기 때문이다. 그 구성은 도 3에 도시되어 있다.
실리콘 포토닉스 칩은 일반적으로 잠재적으로 도펀트가 있는 원소 실리콘의 실리콘 도파관을 포함하며, 이 도파관은 일반적으로 이산화규소(SiO2, 산화규소라고 부를 수 있지만 산화 상태가 다른 실리콘 아산화물일 수도 있음) 또는 다른 적절한 클래딩에 매립된다. 클래딩은 인덱스 또는 굴절률 차이로 인해 빛을 실리콘 도파관 안에 가둔다. 실리콘 포토닉스 칩을 위한 도파관 및 다른 구조는 포토리소그래피 또는 적절한 패터닝 기술을 사용하여 형성될 수 있다. 실리콘 산화물 클래딩을 사용시, 프로세스는 실리콘의 프로세스를 마이크로일렉트로닉스의 절연체 프로세싱에 적응시킬 수 있다. 실리콘의 높은 굴절률로 인해, 실리콘 도파관은 약 0.2 미크론 내지 약 0.5 미크론의 두께를 가질 수 있다. 상기 실리콘 도파관 위 또는 아래의 실리콘 두께는 약 0.3 미크론 내지 약 3 미크론의 범위일 수 있다. 곡선형 실리콘 도파관인 다양한 링 공진기 구조를 필터로 사용하여 레이저의 주파수의 선택을 제공할 수 있다. 각 링 공진기는 다양한 고조파의 안정적인 반사를 제공하며, 열 제어를 사용하여 링 공진기 주파수의 열 변동을 제어할 수 있다. 약간 다른 스펙트럼 범위를 가진 복수의 링 공진기를 사용하면 복수의 링에 공통 주파수를 제공하는 고조파를 선택할 수 있다. 그 다음 레이저는 공통 주파수로 레이저를 발진한다. 이 선택 과정은 Sato 등의 문헌에 추가로 기재되어 있다. 공진기 링은 공진 주파수가 링에 의해 도파관 사이에서 결합되도록 도파관에 인접하여 배치된다. 도파관은 바람직하지 않은 정도의 손실 없이 양호한 광학적 결합이 있을 수 있도록 도파관에 충분히 가깝게 배치된다. 각 링은 주파수 튜닝과 일정한 링 공진기 온도 유지를 제공하기 위해 히터와 연결된다. 각 링 공진기는 아래에 설명된 바와 같이 특정 온도 감도 내에서 링과 연관된 온도를 측정하기 위해 RTD일 수 있는 온도 센서와 연결될 수 있다. 일부 구현예에서, 실리콘 광학 칩은 RTD가 칩 온도의 변화를 측정할 수 있도록 링 공진기들과 연관된 히터들로부터 이격되어 설계된다. 칩 레벨 RTD 센서의 온도 측정값은 피드백 루프에 사용된다.
일 구현예에서, 실리콘 포토닉 필터 칩(102)은 스폿 크기 변환기(116), 스플리터-결합기(118), 제1 도파관 부분(120), 제1 링 공진기(122), 결합 도파관 부분(124), 제2 링 공진기(126), 제2 도파관 부분(128), 제1 히터(130), 제2 히터(132), 제1 링 온도 센서(134), 제2 링 온도 센서(136), 및 필터 칩 온도 센서(138)를 포함한다.
스폿 크기 변환기(116)는 실리콘 포토닉 필터 칩(102)을 반도체 기반 이득 칩(114)에 연결하고 필터 칩(102)과 이득 칩(104) 사이의 인터페이스로 인한 손실에 매칭하는 모드 크기를 제공한다. 추가적인 또는 대안적인 구현예에서, 별도의 스폿 크기 변환기가 이득 칩(104)과 실리콘 포토닉 필터 칩(102) 사이에 위치할 수 있다. 일반적으로 이득 칩은 자유 공간 필터를 갖는 ECL에서 사용되는 이득 칩일 수 있다. 적절한 이득 칩은 "External Cavity Laser With Continuous Tuning of Grid Generator"라는 명칭의 Daiber의 미국 특허 제6,882,979B2호, 및 "Small Package Tunable Laser With Beam Splitter"라는 명칭의 Daiber 등의 미국 특허 제8,462,823B2호에 기재되어 있으며, 상기 두 문헌은 본 명세서에 참조로 인용된다.
스플리터-결합기(118)는 스폿-크기 변환기(116) 및 제1 및 제2 도파관 아암(120, 128)에 결합된다. 스플리터/결합기(118)와 함께, 제1 도파관 아암(120) 및 제2 도파관 아암(128)은 다중 필터 사냑 간섭계의 일부를 형성한다. 스플리터-결합기(118)는 입사 광 신호를 분할하고 제1 부분을 제1 도파관(120)으로, 제2 부분을 도파관(128)으로 향하게 하도록 구성된다. 스플리터-결합기(128)는 또한 제1 및 제2 도파관(120, 128)으로부터 수신된 광을 결합하고 이를 다시 스폿 크기 변환기(116)로 향하게 하도록 구성된다.
제1 링 공진기(122), 제2 링 공진기(126), 제1 도파관 아암(120), 결합 도파관 부분(124) 및 제2 도파관 아암(128)은 실리콘 디바이스 층(110)에서 제작된다. 상부 클래딩 층(108)은 링 공진기들 및 도파관들의 상부에 그리고 그 주위에 형성되는 반면, 하부 클래딩 층(112)은 링 공진기들 및 도파관들 아래에 그리고 가능하게는 그 주위에 형성된다.
제1 링 공진기(122) 및 제2 링 공진기(126) 각각은 커플링된 광으로 하여금 링에 결합된 다음 링을 따라 전송하게 하도록 구성된 링 형상 또는 원형의 도파관을 포함한다. 치수와 굴절률은 링 공진기와 연관된 공진 주파수와 고조파를 결정한다. 링 공진기를 가열하면 굴절률과 그에 따라 공진 주파수가 변한다.
제1 도파관 아암(120) 및 제2 도파관 아암(128) 각각은 도시된 바와 같이 곡선 섹션에 의해 결합된 선형 섹션을 갖는 형상일 수 있다. 다른 구현예에서, 제1 및 제2 도파관 부분(120, 128)은 선형 및 곡선 부분을 포함하는 다른 형상을 한정할 수 있다. 일 구현예에서, 제1 도파관 부분(120)은 포토닉 칩(102)의 수직 축에 대해 제2 도파관 부분(128)과 대칭이며, 상기 수직 축은 이득 칩(104)에 인접한 포토닉 칩(102)의 제1 단부(전단부)(140)로부터 이득 칩(104) 반대편의 포토닉 칩(102)의 제2 단부(후단부)를 향해 연장된다. 사냑 간섭계의 루핑 특성으로 인해, 제1 도파관 부분(120)과 제2 도파관 부분(128)이 대칭인지 여부는 일반적으로 중요하지 않다. 일 구현예에서, 그리고 도시된 바와 같이, 각각의 제1 및 제2 도파관 부분(120, 128)은 인접한 제2 단부(142)에서 종결되어, 임의의 비공진 광은 일반적으로 소산된다.
일 구현예에서, 결합 도파관 부분(124)은 실질적으로 한 쌍의 선형 부분에 인접하는 곡선형 중간 섹션을 갖는 "U" 형상을 형성하며, 제1 링 공진기(122)와 제2 링 공진기(126) 사이에 위치한다. 결합 도파관 부분(124)은 부재들이 광학적으로 결합되도록 제1 링 공진기와 제2 링 공진기에 충분히 가깝게 위치한다. 곡선형 중간 섹션을 갖는 "U" 형상으로 도시되어 있지만, 결합 도파관 부분(124)은 다른 형상을 한정할 수 있음을 이해할 것이다. 일 구현예에서, 결합 도파관 부분(124)은 제1 및 제2 링 공진기(122, 126)를 넘어 축방향으로 연장하여 인접 제2 단부(142)에서 종결된다.
일 구현예에서, 제1 링 공진기(122)는 광이 제1 링 공진기(122), 도파관(120) 및 결합 도파관(124) 사이를 이동할 수 있도록 제1 도파관(120)의 선형 부분과 결합 도파관(124)의 선형 부분 사이에 형성된다. 일 구현예에서, 제1 링 공진기(122)는 제1 링 공진기(122)와 인접 제1 도파관(120) 사이의 최단 경로가 제1 도파관 부분(120)의 최후방 선형 부분을 이등분하는 지점에서 일어나도록 형성된다. 유사하게, 제2 링 공진기(126)는 광이 도파관(124), 제2 링 공진기(126) 및 제2 도파관 부분(128) 사이를 이동할 수 있도록 결합 도파관(124)과 제2 도파관(128) 사이에 위치한다. 따라서, 제1 도파관 부분(120)과 제2 도파관 부분(128) 사이에 광로 또는 채널이 형성되어, 광이 제1 링 공진기(122), 결합 도파관(124) 및 제2 링 공진기(126)를 거쳐 일반적으로 측방향 또는 반경 방향으로 이동하여 두 공진기들과 공진하는 광을, 반대편 아암을 따르지 않고, 이득 칩(104)을 향해 효과적으로 다시 반사하도록 한다.
일 구현예에서, 제1 히터(130)는 포토닉 칩(102)의 통합된 히터이다. 제1 히터(130)는 열이 제1 링 공진기(124)로 전달될 수 있도록 하고 공진기(122)의 공진 주파수가 "튜닝"될 수 있도록 제1 링 공진기(122)에 근접하게 위치하며, 공진기(122)의 공진 주파수는 아래에서 더 상세히 설명한다. 일 구현예에서, 제1 히터(130)는 일반적으로 제1 링 공진기 위에 어떤 경우에는 바로 위에 위치하며, 상부 클래딩 층(108)에 의해 제1 링 공진기(122)로부터 분리될 수 있다. 다른 구현예에서는, 제1 링 공진기(122)에 대해 평면 내에서 위로 약간 이동하여 바로 위에 있지 않으며, 상부 클래딩 층(108)의 일부가 제1 링 공진기(122)와 제1 히터(130)를 분리한다. 유사하게, 제2 히터(132)는 일 구현예에서 포토닉 칩(102)의 통합된 히터이다. 제2 히터(132)는 열이 제2 링 공진기(126)로 전달될 수 있도록 제2 링 공진기(126)에 근접하게 위치된다. 일 구현예에서, 제2 히터(132)는 일반적으로 제2 링 공진기(126) 위에 어떤 경우에는 바로 위에 위치하며, 상부 클래딩 층(108)에 의해 제2 링 공진기(126)로부터 분리될 수 있다. 다른 구현예에서는, 제2 히터(132)는, 디바이스 층(110) 내에서 제2 링 공진기(126) 바로 위에 있지 않도록 위로 약간 이동되며, 상부 클래딩 층(108)의 일부가 제2 링 공진기(126)와 제2 히터(132)를 분리한다.
이득 칩과 SOA는 일반적으로 유사한 반도체 기술을 기반으로 한다. 이득 칩과 SOA는 특정 기능이 다르므로 서로 다른 최적화를 염두에 두고 설계될 수 있다. 특히, 이득 칩은 레이저 캐비티의 일부를 제공하여 레이저 캐비티의 앞면이 부분적으로 반사되어 레이저발진을 위한 코히어런트 유도 방출을 구동하는 정상파를 설정한다. SOA는 레이저 캐비티의 일부가 아니며 SOA를 통한 광 전송에만 전력 이득을 제공하도록 적절하게 설계될 수 있다. 이득 칩과 SOA의 구성은 일반적으로 구별되며 도파관들의 결합을 통해 스폿 크기 변환기와 같은 별개 도파관 치수를 설명할 수 있다.
도 3을 참조하면, 제1 링 공진기(122) 바로 위에 위치된 제1 히터(130)를 갖는 포토닉 칩(102)의 일부가 단면으로 도시된다. 클래딩 층(108)은 링 공진기(122)로부터 히터(130)를 분리한다. 대안적으로, 히터(134)는 링 공진기(122)에 근접한 디바이스 층(110)에 위치될 수 있다. 이러한 일 구현예에서, 링 공진기(122) 및 히터(130)는 클래딩 층(108 및/또는 112)에 의해 분리될 수 있다. .
일 구현예에서, 히터(130, 132)는 만곡될 수 있고, 그러한 일 구현예에서, 각각의 히터는 일반적으로 각각 링 공진기(122, 126)의 곡률과 실질적으로 동일한 곡률을 한정할 수 있다. 동일하거나 유사한 곡률을 갖는 것은 히터 부분에서부터 링 공진기의 인접 부분까지 균일한 거리를 생성한다. 또한, 일 구현예에서, 제1 히터(130) 및 제2 히터(132)는 금속 또는 실리콘 물질과 같은 물질, 예를 들어 백금, 티타늄 질화물 또는 폴리실리콘을 포함할 수 있다.
통합 히터에 전류가 흐르면, 히터와 주변 물질의 온도가 상승하고 링 공진기 필터의 굴절률이 열-광학 효과로 인해 변한다. 이러한 굴절률의 변화는 실리콘 링 공진기의 공진 주파수를 이동시켜 레이저 주파수를 제어할 수 있게 한다. 이러한 히터 전류 제어를 통해 레이저 주파수를 효과적으로 튜닝할 수 있지만, 히터의 높은 전류와 높은 온도 때문에 히터 재료가 노화될 수 있다. 이는 장치 수명 동안 히터 저항을 변화시키고 레이저 주파수에 오차를 일으킬 수 있다. 따라서 히터 전류의 폐쇄 루프 제어는 온도를 정확하게 고정하고 이에 따라 실리콘 링 공진기의 공진 주파수를 고정하는 것이 바람하다. 폐쇄 루프 제어는 또한 히터의 가열로 인해 링 공진기의 온도를 변경시킬 수 있는 주변 온도 변화를 조정하는 것이 바람직하다.
다시 도 3을 참조하면, 일 구현예에서, 제1 링 온도 센서(134) 및 제2 링 온도 센서(136)는 각각 저항 온도 검출기(RTD)와 같은 저항 온도 센서를 포함할 수 있다. 제1 링 온도 센서(134) 및 제2 링 온도 센서(136)는 백금, 니켈, 구리, 도핑된 실리콘 또는 다른 그러한 물질과 같은 물질을 포함할 수 있다.
링 온도 센서(134, 136)는 일반적으로 각각의 공진기의 온도를 검출하기 위해 각각의 링 공진기(122, 126)에 매우 근접하게 위치한다. 일부 구현예에서, 링 공진기 및 그 도파관의 온도를 보다 정확하게 측정하기 위해, 제1 및 제2 링 온도 센서(134, 136)는 각각의 링 공진기(122, 126) 바로 위에서 제작된다. 그러나, 온도 센서(134, 136)가 링 공진기(122, 126) 바로 위에서 각각 제작되는 이러한 구현예에서, 온도 센서 재료와 링 공진기의 광학 모드 사이의 중첩으로 인해 광 전파 손실이 증가할 수 있다.
결과적으로, 일부 구현예에서, 도 2에 도시된 바와 같이, 링 온도 센서(134, 136)는 각각의 링 공진기(122, 126)에 근접하게 증착될 수 있지만, 상부 클래딩 층(108)과 같은 이산화규소 재료에 의해 분리될 수 있다. 일 구현예에서, 제1 및 제2 링 온도 센서(134, 136)는 각자의 제1 및 제2 링 공진기(122, 126) 위에 (바로 위에, 또는 측방향으로 변위되거나 위로 측방향으로 변위되어) 상부 클래딩 층(108)에 있다. 도 3은 일 구현예에서, 제1 링 온도 센서(134)가 제1 링 공진기(122)로부터 측방향으로 위로 변위되어 상부 클래딩 층(108) 위에 형성되고 클래딩 층(108)의 일부에 의해 분리되어 있음을 도시한다. 그러한 일 구현예에서, 링 공진기(122 또는 126) 및 그의 각자의 링 온도 센서(128, 130) 사이의 상부 클래딩 층(108)은 두께가 대략 2 μm이다. 도 3에 도시된 대안적인 구현예에서, 링 온도 센서(134)는 실리콘 디바이스 층에서 측방향으로 변위되어 있는데, 이는 RTS(134)가 도핑 실리콘으로부터 형성되는 경우에 특히 적절할 수 있다.
도 2에서 볼 수 있듯이, 백금, 니켈, 구리 또는 도핑 실리콘과 같은 재료를 사용하는 온-칩 통합 저항 온도 감지기(RTD) 또는 온도 센서는 실리콘 링 공진기와 근접한 위치에서 제작할 수 있다. 저항 판독값은 온도에 따라 변하며, 디바이스 수명 동안 링 공진기를 일정한 온도로 유지하기 위해 폐쇄 루프 제어 내 신호 피드백으로 사용될 수 있다. 이상적으로, RTD는 실리콘 도파관의 온도를 정확하게 측정하기 위해 실리콘 링 공진기 바로 위에 제작되어야 한다. 그러나, 직접 접촉하는 이러한 구성은 RTD 재료와 실리콘 링 도파관의 광학 모드 사이의 중첩으로 인해 광학 전파 손실을 크게 증가시키게 된다. 결과적으로, RTD는 상부 이산화규소 클래딩 층에 의해 분리된 실리콘 링 공진기의 상부에 증착된 금속 박막을 사용하거나, 실리콘 링 공진기 옆에 있는 동일한 실리콘 디바이스 층에 도핑된 실리콘을 사용할 수 있다.
RTD를 또한 포함할 수 있는 필터 칩 온도 센서(138)는 링 히터(128, 130)로부터 충분히 떨어져 있는 실리콘 포토닉 필터 칩(102)의 일부에 형성되어, 전체 또는 전역 칩(112) 온도를 감지하고 칩 기준 온도를 제공하도록 구성된다. 일 구현예에서, 필터 칩 온도 센서(136)는 SSC(138)를 포함하는 칩(112)의 단부에서 실리콘 포토닉 필터 칩(102)의 코너에 인접하여 형성된다.
그 자체로 또는 ECL 이득 칩에 사용되는 반도체 광학 증폭기는 일반적으로 적절한 반도체 재료와의 p-n(또는 p-i-n) 접합을 포함한다. 진성(intrinsic) 층(낮은 도펀트 층)일 수 있고 광 도파관에 대한 클래딩을 제공할 수 있는 추가 층이 일반적으로 존재한다. 일반적으로 다양한 반도체 재료가 사용될 수 있지만, 광학 응용 분야에서는 III-V족 반도체가 바람직한 성능을 제공할 수 있다. 따라서, 적합한 반도체는 예를 들어 인듐 인화물, 갈륨 비소 및 이들의 변형을 포함한다. 후술하는 특정 구현예에서 사용되는 이득 칩은 InGaAsP를 기반으로 한다. 인듐 인화물 기반 광학 증폭기는 "Optical Module and Optical Communication system"라는 명칭의 Nakagawa 등의 공개된 미국 특허 출원 제2005/0052726호에 추가로 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다. 다양한 III-V족 반도체를 기반으로 하는 반도체 레이저는 "Wavelength Stabilized Semiconductor Laser Source"라는 명칭의 Blauvelt의 공개된 미국 특허 출원 제2019/0097385호에 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다. InP 기판에 에피택셜로 증착된 InGaAsP 층이 있는 5개의 양자 우물 레이저를 갖는 릿지(ridge) 레이저는 "Semiconductor Distributed Feedback (DB) Laser Array with Integrated Attenuation"라는 명칭의 Pezeshki 등의 공개된 미국 특허 출원 제2014/0140363호에 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다.
이득 칩 또는 SOA(반도체 광학 증폭기 칩)로 사용하기 위한 반도체 기반 증폭기의 기본 설계는 도 4에서 확인된다. 도 4를 참조하면, 반도체 기반 증폭기 칩(104)의 구현예가 도시되어 있다. 도시된 바와 같이, 반도체 기반 증폭기 칩(104)은 기판(160), 베이스 전극(162), 레이저 부재(164)를 포함한다. 레이저 부재(164)는 n-도핑 층(166), 활성 영역(168), p-도핑 층(170) 및 구동 전극(172)을 포함한다. 선택적인 유전체 층(174)은 레이저 부재(164)에 의해 덮이지 않은 위치에서 기판(160)의 표면 위에 배치될 수 있다. 유전체 층(174)은 도 3에서 가상의 선으로 도시되어 있으며, 유전체 층(174)의 높이는 원하는 정도의 표면 분리를 제공하기 위해 레이저 부재(164)의 상부에 부합할 수 있다. 기판(160)은 원하는 정도의 전기 전도도 및 분극화를 제공하기에 충분한 도핑을 갖는 도핑된 반도체를 포함할 수 있다. 이득 칩(104)의 단부는 적어도 발광층을 덮는 반사 코팅(176)을 포함할 수 있으나, 도 4에 도시된 바와 같이 이득 칩(104)인 디바이스의 전체 면을 덮을 수 있다. 도 4에서의 반도체 기반 증폭기 칩의 반대편 단부는 레이저 부재(164)의 발광 단부이다.
이득 칩의 한 면(facet)은 레이저 출력 포트로서 절단될 수 있다. 다른 면은 반사 방지 코팅될 수 있으며 실리콘 포토닉 칩에 맞대기 결합된다(butt-coupled). 여기서, 모드 크기 매칭을 위하여, 이득 칩과 실리콘 포토닉 칩 모두에 스폿 크기 변환기를 설계하는 데 주의를 기울일 수 있다. 두 칩 사이에서 측정된 맞대기 결합 손실은 1 dB 정도이다. 이러한 낮은 결합 손실은 실리콘 포토닉 디바이스에 바람직하다. 이득 칩의 레이저 출력은 증폭을 위해 부스터 SOA를 거친 다음 일반적으로 2개의 결합 렌즈를 통해 각각 단일 모드 광섬유에 결합된다. 렌즈와 같은 스폿 크기 변환기는 광 섬유일 수 있는 하나의 도파관으로부터 다른 도파관으로의 빔 치수를 조정하도록 설계될 수 있다. 적절한 렌즈 정렬은 당업계에 공지되어 있다. 예를 들어 "Optical Semiconductor Device and Method of Manufacturing Same"라는 명칭의 Arayama의 공개된 미국 특허 출원 제2005/0069261호를 참조하며, 상기 문헌은 본 명세서에 참조로 인용된다. 다단 스폿 크기 변환기는 "Multistage Spot Size Converter in Silicon Photonics"라는 명칭의 Sodagar 등의 공개된 미국 특허 출원 제2019/0170944호에 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다.
본 명세서에 기재된 바와 같이, 부스터 SOA를 사용하면 몇 가지 이점이 있다. 첫째, SOA 증폭은 실리콘 포토닉 도파관 내 더 낮은 광 전력 밀도를 허용하면서 높은 출력 전력을 제공한다. 이것은 T. Kita 등의 문헌["Narrow Spectral Linewidth Silicon Photonic Wavelength Tunable Laser Diode for Digital Coherent Communication System," IEEE JSTQE 22, 1500612(2016)]에 기재된 바와 같이, 실리콘 비-선형 효과로 인한 레이저발진 불안정성을 방지하며, 상기 문헌은 본 명세서에 참조로 인용된다. 둘째, 실리콘 칩의 감소된 광 전력은 도파관 결합 및 전파로 인한 절대 손실을 낮추어 디바이스 전력 효율을 향상시킨다. 셋째, SOA가 레이저 캐비티 외부에 있기 때문에, 레이저 출력 제어를 파장 튜닝과 분리하고 따라서 레이저 제어 루프를 단순화한다.
각 링 공진기 필터의 전송 스펙트럼은 통합 도파관 히터를 통해 조정할 수 있다. 링 공진기 필터 둘 모두의 통합 히터 전원을 제어함으로써 2개의 링 공진기의 두 전송 피크의 중첩 주파수에서 넓은 스펙트럼 범위에 걸쳐 레이저발진 모드를 선택할 수 있다. 그 다음 2개의 계단식 링 필터를 통과하는 광은 이득 매체 칩으로 다시 순환되어 레이저 광 피드백을 제공한다.
도 5를 참조하면, 전체 가변 레이저 시스템(190)의 개략도가 디바이스의 전체 작동에 대한 추가 통찰력을 제공하기 위해 도시되어 있다. 도시된 바와 같이 가변 레이저 시스템(190)은 실리콘 포토닉 필터 칩(102), 이득 칩(104), SOA(106) 및 제어기(192)를 포함한다. 전술한 바와 같이, 실리콘 포토닉 필터 칩(102)은 결합기-스플리터(118)에 결합된 SSC(스팟 크기 변환기)(118)를 포함하고, 이는 각각 제1 및 제2 도파관 부분(120, 128)을 통해 제1 및 제2 링 공진기(122, 126)에 결합된다. SSC(118)는 실리콘 포토닉 필터 칩(102)의 부품으로 설명되어 있지만, 이 설명은 실리콘 포토닉 필터 칩(102)과 이득 칩(104) 사이에 장착되는 부품도 포함한다는 것을 이해해야 한다. 제1 및 제2 링 공진기(122, 126)는 결합 도파관(124)을 거쳐 결합된다. 결과적으로, SSC(118), 결합기-스플리터(118), 제1 링 공진기(122) 및 제2 링 공진기(126)는 서로 광학적으로 통신한다.
제어기(192)는 마이크로컨트롤러, 마이크로프로세서, 디지털 프로세서, 또는 이와 유사한 것, 또는 이들의 조합, 뿐만 아니라 당업계에 공지된 적절한 종류의 메모리, 및 다른 제어 전자장치를 포함할 수 있다. 도 2와 관련하여 전술한 바와 같이, 필터 칩(102)은 제1 및 제2 히터(130, 132) 및 그와 연관된 제1 및 제2 저항 온도 센서(134, 136)를 포함한다. 제어기(192)는 일반적으로 히터(130, 132)와 적절히 전기적으로 통신한다. 따라서, 제어기(192)는 히터에 의해 생성되는 열의 양, 따라서 얼마나 많은 열이 제1 및 제2 링 공진기(122, 126)로 전달되는지를 제어하도록 구성될 수 있다.
제어기(192)는 또한 일반적으로 제1 링 온도 센서(134), 제2 링 온도 센서(136) 및 필터 칩 온도 센서(138)와 전기적으로 통신한다. 제어기(192)는 제1 링 온도 센서(134), 제2 링 온도 센서(136) 및 필터 칩 온도 센서(138)로부터 입력을 수신하고, 수신된 입력에 기초하여 히터(130, 132)를 제어하도록 구성된다. 일 구현예에서, 제어기(192)는 또한 이득 칩(104)과 전기적으로 통신하고 이득 칩(104)의 하나 이상의 동작을 제어하도록 구성된다. 일부 구현예에서, 제어기(192)는 적절하게 온도를 조정하기 위해 히터에 대해 작은 증분으로 간단한 반복적 온도 조정을 수행할 수 있다. 그러나, 아래에 더 논의되는 바와 같이 비례-적분-미분 방법과 같은 보다 정교한 피드백 루프가 사용될 수 있다.
도 6의 시뮬레이션 결과에서 알 수 있듯이, RTD가 2 미크론 두께의 상부 이산화규소 클래딩에 의해 실리콘 링 공진기로부터 분리될 때, 통합 히터가 가열됨에 따라 RTD의 온도는 17 ℃ 만큼 상승하는 반면 링 공진기 도파관은 31 ℃ 만큼 상승한다. 이것은 55% 온도 감도에 해당한다. 즉, RTD 온도는 실리콘 링 공진기 온도의 55%로 변한다. 실리콘 디바이스 층의 도핑된 실리콘을 기반으로 하는 RTD는 온도 구배 때문에 상관 관계가 100% 미만인 온도 감도를 가진다. 온도 감도가 100% 미만이면 링 공진기 도파관의 온도 측정이 부정확하다. 이것은 RTD가 링 공진기의 국부적 온도 변화와 SiPho 칩의 전역의 온도 변화를 구별할 수 없기 때문이다. 전자는 RTD-실리콘 온도 구배, 및 RTD와 링 공진기 사이의 거리에 따라 100% 미만의 온도 감도를 특징으로 한다. 후자는 RTD가 SiPho 칩에 묻혀 있고 열 평형 상태에서의 SiPho 칩의 온도 변화와 정확히 동일한 온도 변화를 갖기 때문에 100% 온도 감도를 특징으로 한다.
전역의 칩 온도 변화는 주변 온도 변화, 이득 매체 온도 변화 또는 다른 온-칩 통합 히터의 열 누화로 인해 발생할 수 있다. 따라서 RTD 저항 신호는 서로 다른 온도 감도를 특징으로 하는 국부적 및 전역의 열원 둘 모두의 전반적인 영향이다. 이는 두 열원의 각각의 기여 비율을 모른 채 실리콘 링 공진기의 온도 판독값에 오차를 줄 수 있다. 이 온도 판독값 오차는 다음과 같이 계산할 수 있다.
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여기서 T RTD_total = T RTD_local + T RTD_global 은 두 열원으로 인한 총 RTD 온도 변화이고,S RTD_local 및 S RTD_global 은 각각 두 열원에 대한 RTD 온도 감도이다. 도 3은 주변 온도 변화 ±40 ℃로부터의 전역의 SiPho 칩 온도 변화가 ±0.4 ℃이고 링 공진기 주파수의 온도 감도에 대한 10GHz/C 주파수를 가정하여 계산된 링 공진 주파수 오차를 나타낸다. 50%의 S RTD_local 의 경우 1GHz의 주파수 오차 사양보다 높은 4GHz 레이저발진 주파수 오차가 있을 것이다. 80%의 S RTD_local 의 경우에도, 모든 주파수 오차 마진을 소모하는 1GHz 주파수 오차가 이미 있다.
제한된 RTD 온도 감도로 인한 주파수 오차 외에도, 포토닉 집적 회로를 사용하는 외부 캐비티 레이저에 대한 별도의 중요한 과제는 동일한 실리콘 기판에서 링 공진기 필터가 제작될 때 링 공진기 필터 간의 심각한 열 누화이다. 통합 히터들 중 하나가 하나의 주파수 선택 부재의 특성을 제어하도록 조정되면, 통합 히터의 열 누화가 두 번째 주파수 선택 부재에 영향을 미친다. 두 번째 주파수 부재를 일정한 온도로 유지하기 위해, 두 번째 통합 히터는 PID(비례-적분-미분) 폐쇄 루프 제어로 조정될 수 있으며, 이는 차례로 두 번째 통합 히터로부터의 열 누화로 인해 첫 번째 주파수 선택 부재에도 영향을 미친다. 열 누화로 인한 반복적인 방식의 이러한 다중 통합 히터의 튜닝은 주파수 선택 부재의 튜닝 안정성, 튜닝 정확도 및 튜닝 시간에 영향을 미칠 수 있다. 도 7에서 볼 수 있듯이, 통합 히터 2가 60 mV 히터 전력만큼 가열될 때, RTD2 저항 판독값은 1.8% 만큼 증가하는 반면 RTD1 판독값은 또한 약 0.2%만큼 변경되어, 통합 히터 2의 열 누화를 보여준다.
주파수 오차 및 열 누화를 수정하는 한 가지 방법은 도 2의 칩 RTD에 표시된 것처럼 전역의 칩 온도 변화를 측정하기 위해 기준 RTD를 추가하는 것이다. 결과적으로, RTD1 및 RTD2는 두 주파수 선택 부재 위치에서 국부적 링 공진기의 기여와 전역의 칩 온도 변화를 서로 구별할 수 있다. 아래의 특정 프로토타입 구현예와 관련하여 설명된 바와 같이, 이 기준 칩 RTD가 없으면 레이저발진 주파수는 10 ℃와 80 ℃ 사이의 주변 온도 변화에서 4GHz로 크게 드리프트된다. 반대로, 기준 칩 RTD 기능이 활성화된 경우, 주파수 드리프트는 약 10배 감소될 수 있다. 측정된 주파수 오차는 ±0.5 GHz 이내일 수 있으며, 이는 일부 구현예에서 ±1 GHz의 주파수 오차 사양보다 작다. SOA의 전력이 증가하면 SiPho 칩의 온도가 크게 증가하는 결과가 생긴다. 이러한 온도 증가는 SOA 전류가 500 mA에서 600 mA로, 그 다음 700 mA가 되는 프로토타입 구현예에 대하여 아래에서 살펴본다. 칩 레벨 RTD 센서가 활성화되면 제어 루프는 레이저 주파수를 사양 내에 유지시킬 수 있다.
위에서 언급한 바와 같이, 각 링 공진기는 또한 개별 RTD 센서와 함께 적응될 수 있다. 또한, 본 명세서에 기재된 바와 같이, 칩 레벨 RTD 센서는 링 공진기 온도의 개선된 피드백 제어를 제공할 수 있다. Sato 등의 문헌에서의 구조와 유사하게 구성된 링 공진기가 있는 SiPho 칩 구현예가 본 명세서에 기재된 개선사항을 구현하기 위해 수정되어 도 8에 도시되어 있다. 도 8을 참조하면, 필터 칩(200)은 필터 칩(102)에 대해 전술한 바와 유사한 방식으로 이득 칩(104)에 결합하도록 구성된다. 또한 필터 칩(102)과 유사하게, 필터 칩(200)은 상부 클래딩 층(108), 디바이스 층(110), 하부 클래딩 층(112) 및 기판(114)을 포함한 복수의 층을 포함한다(도 2 참조). 그러나, 루프형 도파관 광 경로를 형성하는 대신, 도파관 및 공진기는 반사기를 따라서 비-루프 경로 또는 종단 경로를 형성하며, 여기서 입사 광은 출사 광과 대체로 동일한 경로를 따르고, 이는 아래에서 더욱 상세히 설명한다. 필터 칩(200)은 도 2의 구조에 비해 개선된 안정성을 제공하고 레이저 캐비티 내의 광학 노이즈에 대한 낮은 감도를 제공하는 간섭계를 제공하지 않는다는 단점을 갖는다.
도 8에 도시된 구현예에서, 복수의 층에 의해 제공된 구조 내에서, 필터 칩(200)은 제1 도파관 부분(220), 제1 링 공진기(222), 제2 도파관 부분(228), 제2 링 공진기(226), 반사기 부분(250), 제1 히터(230), 제2 히터(232), 제1 링 온도 센서(234), 제2 링 온도(236) 및 칩 온도 센서(238)를 포함한다. 필터 칩(200)은 제1 단부(전단부)(240) 및 제2 단부(후단부)(242)를 한정한다. 제1 도파관 부분(220), 제1 링 공진기(222), 제2 도파관 부분(228), 제2 링 공진기(226) 및 반사기 부분(250)은 광 전송을 위한 광학 경로를 형성하며, 광학 경로는 반사기 부분(250)에서 종결된다. 링 공진기와 공진하는 광은 광학 경로를 통해 다시 반사되는 반면 다른 광은 일반적으로 소산된다.
일 구현예에서, 제1 도파관 부분(220)은 필터 칩(200)의 전단부(240)에 인접하고 이득 칩(104)과 광학적 통신을 위해 구성된 제1의 대체로 선형인 부분, 제1 링 공진기(222)에 인접한 제2의 대체로 선형인 부분, 및 제1 선형 부분과 제2 선형 부분을 연결하는 곡선 부분과 함께 원호 형상을 형성한다. 일 구현예에서, 제2 도파관 부분(228)은 제1 링 공진기(222)와 제2 링 공진기(226) 사이에서 측방향으로 연장되는 대체로 곧은 선형 도파관일 수 있다. 반사기 부분(250)은 제2 링 공진기(226)와 통신하는 반사기를 포함한다. 일 구현예에서, 반사기 부분(250)은 도파관 부분(252) 및 반사기 구조(254)를 포함할 수 있다. 다른 구현예에서, 반사기 부분(250)은 반사기로서 작용하는 도파관(252)만을 포함할 수 있거나, 또는 반사기 구조(254)만을 포함할 수 있다. 일 구현예에서, 반사기(254)는 금속화된 거울, 루프 반사기, 또는 다른 공지된 유형의 광학 반사기를 포함할 수 있다.
제1 및 제2 히터(230, 232)는 필터 칩(102)의 제1 구현예에서 설명된 히터(130, 132)와 유사하고, 각자의 링 공진기(222, 226)를 가열하기 위해 제어기(192)와 같은 제어기에 의해 선택적으로 제어됨으로써, 광 주파수 변경, 즉 레이저(100)를 "튜닝"할 수 있다. 제1 및 제2 링 온도 센서(234, 236)는 필터 칩(102)의 제1 구현예에서 설명된 센서(134, 136)와 유사하고, 각자의 제1 및 제2 링 공진기(222, 226)의 온도를 감지한다. 칩 온도 센서(238)는 필터 칩(102)의 칩 센서(138)와 유사하고, 히터(130 및 132)에 대해 멀이 있는 칩(102)의 부분에서 필터 칩(200)의 전체 또는 전역 온도를 감지하도록 구성된다.
작동 시, 그리고 일반적으로, 두 공진기 링과 공진하는 이득 칩(104)으로부터의 광은 제1 도파관 부분(220)을 따라, 제1 링 공진기(222)를 통해, 제2 도파관(228)을 통해, 제2 링 공진기(226)를 통해 반사판(250)으로 이동하여 필터 칩(200)으로 전송된다. 반사기(250)는 제2 링 공진기(226), 제2 도파관 부분(228), 제1 링 공진기(222) 및 제1 도파관 부분(220)의 경로를 따라 광을 다시 반사하여 이득 칩(104)으로 출력한다(도 2 참조).
도 9를 참조하면, 필터 칩(270)의 다른 구현예는 반사기로 종결되는 비-간섭계 기반 광학 경로를 갖는 것으로 도시되어 있다. 필터 칩(270)은 칩(200)과 유사하지만, 아래에서 더 상세히 설명되는 바와 같이 도파관의 개재 없이 서로 결합된 일련의 링 공진기를 포함한다. 이 필터 설계는 "Method and Device for Hitless Tunable Optical Filtering"라는 명칭의 Bolla 등의 공개된 미국 특허 출원 제2010/0183312호에서의 투과 광학 필터 구조로부터 개작되었으며, 상기 문헌은 본 명세서에 참조로 인용된다.
일 구현예에서, 그리고 도 9에 도시된 바와 같이, 필터 칩(270)은 필터 칩(102)과 관련하여 전술한 바와 같은 복수의 칩 층, 즉 층(108-114)(도 2 참조), 및 제1 도파관(220), 제1 링 공진기(222), 최종 링 공진기(226), 반사기(252), 초기 또는 제1 링 히터(230), 최종 링 히터(232), 초기 또는 제1 링 온도 센서(234), 최종 링 온도 센서(236), 및 칩 센서(238)를 포함한다. 제1 단부(240, 242) 사이에서 연장하는 축은 길이방향 축을 한정한다.
도 9에 도시된 바와 같이, 제1 도파관 부분(220)은 칩(270)을 따라 축방향으로 연장하는 곧은 선형 도파관을 포함하고, 필터 칩(270)의 제1 단부(240)에서 이득 칩(104)(도 2 참조)과 통신하도록 구성된다. 도파관 부분(220)이 선형으로 도시되어 있지만, 제1 도파관(220)은 필터 칩(200)의 만곡된 형상의 도파관(220) 또는 필터 칩(102)의 만곡된 형상의 도파관(120)(이에 제한되지 않음)과 같이 다른 형상을 한정할 수 있음을 이해할 것이다.
필터 칩(270)은 제1 링 공진기(222) 및 최종 링 공진기(226)를 포함하는 복수의 2개 이상의 링 공진기를 포함하여 일련의 링 공진기를 형성할 수 있다. 타원(221)은 도시되지 않은 추가 링 공진기가 첫 번째와 마지막 링 공진기(222, 226) 사이에 선택적으로 위치할 수 있음을 나타낸다. 추가적인 링 공진기가 없다면, 제1 링 공진기(222)와 최종 링 공진기(226)는 적절한 광 결합을 제공하기 위해 서로 인접하여 위치될 것이다. 일 구현예에서, 링 공진기는 측방향 또는 반경 방향으로 분포되며, 링 공진기는 서로 인접하고 서로 광학적으로 통신한다. 일 구현예에서, 링 공진기는 도 8에 도시된 바와 같이 측방향, 즉 곧은 선으로 정렬된다. 다른 구현예에서 일부 링 공진기는 축 방향으로 서로 오프셋될 수 있다.
최종 도파관(252)은 축 방향으로 연장되며 최종 링 공진기(226)에 인접하여 형성된다. 최종 도파관(252)은 칩 단부(240) 근처의 한 단부와 칩 단부(242) 근처의 다른 단부인 두 개의 단부를 한정한다. 일 구현예에서, 그리고 도시된 바와 같이, 최종 링 공진기(232)는 칩 단부(242)보다 더 가까운 칩 단부(240)에 형성되고 위치된다. 최종 도파관(252)은 최종 링 공진기(226)로부터 수신된 광을 다시 링 공진기(226)로 반사하는 반사기로서 작용한다. 최종 도파관(252)은 부분 루프 또는 곡선 섹션과 같은 다른 모양을 포함할 수 있으며 추가적인 반사 부재들을 포함할 수 있다.
링 온도 센서(234, 236)와 함께 히터(230, 240)는 필터 칩(102)의 구현예와 관련하여 위에서 설명된 바와 같이 고체 상태 레이저(100)를 제어하고 조정하는데 이용될 수 있다.
도 10을 참조하면, 도 2의 구현예의 다중 필터 사냑 간섭계 특징부를 포함하는 실리콘 포토닉 필터 칩(102)의 다른 구현예가 도시되어 있다. 도시된 구현예에서, 이러한 구현예의 필터 칩(102)은 스폿 크기 변환기(116), 스플리터-결합기(118), 제1 도파관 부분(120), 제1 링 공진기(122), 제2 링 공진기(126), 제3 링 공진기(154), 제2 도파관 부분(128), 제1 히터(130), 제2 히터(132), 제3 히터(150), 제1 링 온도 센서(134), 제2 링 온도 센서(136), 제3 링 온도 센서(152) 및 필터 칩 온도 센서(138)를 포함한다. 도 2의 구현예와 유사하게, 도 10의 필터 칩(102)은 제1 광 부분이 제1 링 공진기(122)를 향해 제1 도파관(120)을 따라 이동하고 제2 광 부분이 제2 링 공진기(126)를 향해 제2 도파관(128)을 따라 이동하도록 입사 광 신호를 분할하는 스플리터-결합기(118)를 포함한다. 그러나, 이러한 구현예에서, 제1 및 제2 링 공진기(122, 126)는 제3 링 공진기(154)와 같은 하나 이상의 링 공진기에 의해 결합된다. 원칙적으로, 제3 링 공진기는 광이 적절하게 3개의 링 공진기 모두와 공진하도록 반사광에 제약을 부과하여, 측파대 억제가 더 커질 수 있다. 이러한 설계를 기반으로, 스플리터-결합기에서 아암을 따라 이동하는 광은, 3개의 링 공진기 모두와 공진하는 경우, 한 링 공진기에 결합되어 제3 링 공진기(154)로 이동된 다음 제3 링 공진기(154)의 반대편 링 공진기로 이동되고, 반대편 아암 쪽으로 내려가 스플리터-결합기를 향한다.
두 번째 제안된 방법은 실리콘 링 공진기, 통합 히터 및 온도 감지 RTD가 모두 SiPho 집적 회로의 다른 부품들과 상당히 열적으로 고립되는 방식으로 실리콘 기판 내에 열적 고립 트렌치들을 제작하는 것이다. 이는 RTD 온도 감도를 크게 증가시켜 주파수 오차를 낮출 수 있다. 도 10은 그러한 트렌치 구조 중 하나의 개략도를 도시한다. 히터, RTD, 및 실리콘 링을 포함한 모든 부품들은 열적 고립된 영역 내에 있으므로, 열 평형 상태에서 거의 동일한 온도를 가진다. 즉, 국부 링 공진기에 대한 RTD 온도 감도는 100%에 가까워진다.
도 6에서 볼 수 있듯이, 국부 링 공진기에 대한 RTD 온도 감도가 최대 95%까지 증가하면 주파수 오차는 1 GHz 주파수 오차 마진 사양보다 훨씬 낮은 ~0.2 GHz로 떨어진다. 이러한 열적 고립 트렌치를 사용함으로써 얻을 수 있는 두 번째 이점은 통합 히터가 열적 고립된 영역 내부에 감금되고 발생된 열이 매우 제한적으로 영역 밖으로 누출되기 때문에 주파수 선택 부재들 간의 열 누화가 크게 감소한다는 것이다. 도 11 내지 도 15에 도시된 바와 같이, 열적 고립 트렌치는 몇 가지 다른 구조 설계를 가질 수 있다.
도 11 내지 도 15를 참조하면, 칩 내 열적 고립 트렌치를 한정하는 실리콘 포토닉 필터 칩(102)의 여러 구현예가 도시되어 있다. 도 11 내지 도 15에 설명된 특징부들은 필터 칩(102)뿐만 아니라, 필터 칩(200, 270)을 포함한(이에 제한되지 않음) 본 명세서에 기재된 필터 칩의 다른 다양한 구현예에 의해 이용될 수 있다. 링 공진기, 통합 히터 및 온도 센서 주위에서 열적 고립 트렌치를 사용하면 이러한 부품들의 열적 고립에 기여하여, 온도 센서의 열 감도를 크게 증가시켜 온도 센서가 감지한 온도가 링 공진기의 온도에 더 가깝게 일치하도록 함으로써 주파수-조정 오차를 낮춘다. 도 11은 바닥 및 2개의 측면에서 열적 고립된 영역(300)을 둘러싸는 열적 고립 트렌치(300)를 도시하지만, 도 13 및 도 14에 도시된 것과 같이, 단면에서 볼 때 다른 디자인 또는 형상이 사용될 수 있다. 도 11, 도 13 및 도 14는 각각 투시 및 단면에서 볼 때의 실리콘 포토닉 필터 칩(102)의 일부를 도시한다. 각 링 공진기(122)의 일부만이 예시 목적으로 도시되어 있다.
트렌치 설계는 예를 들어 도 11에 도시된 바와 같이 가열된 영역에서의 링 도파관 아래의 실리콘의 완전한 언더컷을 포함한다. 구체적으로 도 11(도 12의 단면) 및 도 12(실리콘 포토닉 필터 칩(102)의 일부의 평면도)를 참조하면, 열적 고립 트렌치(300)가 도시되어 있다. 평면도에서, 링 공진기(102)는 구조 표면에 없다는 점에서 숨겨진 구조임을 나타내기 위해 점선으로 표시된다. 이 구현예에서, 히터(130)는, 도시된 바와 같이, 링 공진기(122) 바로 위에 위치되며 클래딩 또는 다른 층에 형성될 수 있다. 링 온도 센서(134)는 히터(130)와 동일한 층에서 히터(130)로부터 측방향 오프셋으로 위치된다. 구현예에서 도시된 히터(130)는 링 공진기(122)의 충분하고 균일한 가열을 보장하기 위해 링 공진기(122)의 측방향 폭보다 큰 측방향 폭을 한정한다.
열적 고립 트렌치(300)는 제1 또는 바닥 부분(302), 제2 또는 내부 부분(304) 및 제3 또는 외부 부분(306)을 포함한다. 열적 고립 트렌치(300)는 일반적으로 도시된 바와 같이 단면이 "U" 형상을 형성할 수 있고 아치형 형상을 형성한다. 일 구현예에서, 트렌치(300)는 링 공진기(122) 주위의 기판(114), 하부 클래딩 층(112) 및 상부 클래딩 층(108)의 일부를 제거하고 디바이스-지지 부분(310)은 남겨서 형성된다.
열적 고립 트렌치(300)는 제1 또는 바닥 측, 제2 또는 내부 측 및 우측 또는 외부 측에서 열적 고립된 영역(310)을 둘러싼다. 일 구현예에서, 열적 고립된 영역(310)은 내부에 링 공진기(122), 히터(130) 및 링 온도 센서(134)의 일부가 매립되어 있는 층(114, 112, 108)의 일부를 포함한다. 열적 고립된 영역(310)은 칩 베이스 부분(312)으로부터 연장되고 아치형 형상을 한정한다. 일 구현예에서, 열적 고립된 영역(310)의 곡률은 링 공진기(122)의 곡률과 실질적으로 동일하고, 베이스 부분(312)과 베이스 부분(312)의 반대편 다른 베이스 부분 사이에서 브릿지형 구조를 형성한다.
일 구현예에서, 그리고 도 11 및 도 12에 도시된 바와 같이, 열적 고립 트렌치(300)는 공진기(122), 히터(130), 링 온도 센서(134) 및 열적 고립된 영역을 위한 일부 연결 및 지지 구조를 제공하기 위해 링 공진기(122)를 원주 방향으로 완전히 둘러싸지 않는다. 도 11 및 도 12의 구현예에서, 열적 고립 트렌치(300)는 원주 방향으로 대략 60° 연장된다. 다른 구현예에서, 열적 고립 트렌치(300)는 보다 큰 히터에 유리할 수 있는 추가적인 고립을 제공하기 위해 60° 이상 연장된다. 일 구현예에서, 열적 고립 트렌치(300)는 30°에서 90°까지 원주 방향으로 연장된다.
제2 고립 트렌치 디자인은 도 13에 예시된 바와 같이 링 도파관의 한쪽 면에만 트렌치를 제작한 것이다. 이것은 링 도파관의 다른 측에 다른 부품이 있는 경우 적절한 디자인이 될 수 있으며, 따라서 도 11에 도시된 바와 같은 트렌치 식각은 비실용적이다. 도 13을 참조하면, 바닥 및 측면 부분만을 포함하는 대안적인 열적 고립 트렌치(300)가 도시되어 있다. 이 구현예에서, 열적 고립 트렌치(300)는 열적 고립된 영역(310) 아래로 연장되는 바닥 부분(302), 및 열적 고립된 영역(310)에 인접하여 그와 나란히 연장되는 측면 부분(306)을 포함한다.
도 14를 참조하면, 다른 대안적인 열적 고립 트렌치(300)가 도시되어 있다. 이 구현예에서, 열적 고립된 영역(310)의 실리콘 일부는 링 공진기(122)를 지지하기 위해 온전한 상태로 남아 있다. 이 구현예에서, 열적 고립 트렌치(300)는 바닥 트렌치 부분(302a, 302b), 내부 트렌치 부분(304) 및 외부 트렌치 부분(306)을 포함한다. 이것은 아래의 실리콘을 완전히 제거하기 위한 긴 실리콘 에칭 프로세스가 비실용적인 경우 또는 도 13의 디자인과 같이 아래에 실리콘 지지체가 없어 기계적 안정성이 문제가 되는 경우 바람직한 트렌치 디자인이 된다.
도 15에 도시된 것과 같은 다른 구현예에서, 열적 고립 트렌치(300) 및 열적 고립된 영역(310)은 링 공진기(122) 주위에서 360°로, 또는 다른 구현예에서 도시된 바와 같이 대략 340°와 같이 대부분 원주 주위로 연장되어, 거의 완전한 링을 형성할 수 있지만, 일 구현예에서는 360°보다 작은 원호 길이를 가질 것이다. 이러한 구현예는 열적 고립을 최대화하는 데 유용할 수 있으며, 추가 히터(130)가 사용되는 경우에도 유용할 수 있다. 또한, 각각이 360° 미만의 원호 길이를 한정하고 360° 미만의 조합된 원호 길이를 갖는 복수의 열적 고립 트렌치(300)들이 도 15에 도시된 것과 같이 사용될 수 있다.
실리콘 포토닉 칩에 사용되는 이러한 실리콘-온-절연체 유형의 도파관 구조를 사용하면, 실리카 클래딩을 통해 실리콘 기판까지 내려가 에칭함으로써 언더 에칭(under etching)을 수행할 수 있다. 그 다음, 증기 기반 에칭의 습식 에칭을 실리콘을 향해 수행할 수 있으며, 이는 에칭이 계속됨에 따라 언더 에칭을 수행한다. 이 처리는 Dong 등의 문헌["Thermally tunable silicon racetrack resonators with ultralow tuning power," Optics Express 2010, Vol. 18(19), 20298-20304]에 추가로 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다.
본 출원의 적용에 적합한 맥락에서 SiPho ESL을 특정 프로토타입 구현예에 관한 아래 섹션에서 더 상세히 논의한다.
온도 센서는 주파수 튜닝 뿐만 아니라 열 안정성을 제공할 수 있다. SiPho 칩 열 센서가 주파수의 열 안정성을 제공하기에 충분한 지 여부에 관계없이 주파수 튜닝에는 링 공진기의 온도 조정이 포함된다. 초기에는 주파수가 링 히터의 특정 열 출력과 상관 관계가 있을 수 있지만, 일시적 변화로 인해, 국부적 측정을 하여 레이저 출력 주파수를 추가로 조정하는 것이 유익할 수 있다.
열 안정성 유지를 위해 폐쇄 루프 피드백 제어를 사용할 수 있다. 칩 레벨 온도 센서에서 측정된 온도는 RTD에서의 전압을 측정하여 평가할 수 있고, 그 다음 아날로그 분석 또는 디지털 프로세스로 처리할 수 있으며, 아날로그 전압은 아날로그-디지털 변환기로 처리할 수 있다. 마이크로프로세서를 사용하여 시스템을 제어할 수 있다. PID(비례-적분-미분) 폐쇄 루프 제어에 기반한 폐쇄 루프의 구현은 일반적으로 알려져 있다. 제어 함수에는 비례하는 항 1개, 적분 항 1개, 미분을 포함하는 항 1개가 있다. 모든 항들을 사용할 필요는 없다. PID 제어기를 사용하여 히터에 전달되는 전압을 조정하여 칩 온도를 원하는 값으로 유지하여 온도 변동을 조정할 수 있다. 폐쇄 피드백 루프에 광학 부품을 조정하기 위한 PID 제어기를 사용하는 것은 "System and Methods for Multiple-Input, Multiple-Output Controller in a Reconfigurable Optical Network"라는 명칭의 Collings 등의 공개된 미국 특허 출원 제2008/0267631호 또한 기재되어 있으며, 상기 문헌은 본 명세서에 참조로 인용된다. 상용화된 온도 제어기 칩을 사용할 수 있으며 PID 구현 제어기는 Omega Engineering, Inc.(Stamford, CT, USA)에서 입수할 수 있다.
특정 구현예 설계
도 2는 실리콘 포토닉 집적 회로를 사용하는 외부 캐비티 파장 가변 레이저의 개략도이다. 여기에는 이득 매체 칩과 실리콘 포토닉(SiPh) 광학 필터 칩이 포함된다. 이득 칩의 이득 섹션은 InGaAsP 기반 다중 양자 우물로 이루어진다. 이득 칩의 전면은 절단되어 레이저 출력 포트 역할을 한다. 이러한 공기 및 III-V 인터페이스는 광학 피드백으로서 광의 32%를 칩 내로 다시 반사한다. 이러한 이득 칩의 면은 이후 능동 정렬 또는 수동 플립-칩 결합 과정에서 SiPho 필터 칩에 맞대기 결합될 수 있다. SiPho 외부 캐비티에는 전송 스펙트럼이 약간 다른 2개의 계단식 링 공진기 필터가 포함된다. 각 링 공진기 필터의 전송 스펙트럼은 통합 도파관 히터를 통해 조정할 수 있다. 2개의 링 공진기 필터의 통합 히터 전원을 제어함으로써, 2개의 링 공진기의 두 전송 피크의 중첩 주파수에서 넓은 스펙트럼 범위에 걸쳐 레이저발진 모드를 선택할 수 있다. 2개의 계단식 링 필터를 통과하는 광은 레이저 광학 피드백을 제공하기 위해 이득 매체 칩으로 다시 돌아간다. 예를 들어, 질화규소 기반의 스폿 크기 변환기(SSC)는 이득 매체 칩 도파관과 SiPho 칩 도파관 사이에서 모드 크기 매칭을 위해 사용될 수 있다.
본 출원인이 설계한 실리콘 포토닉 칩은 도 2에 도시된 바와 같이 루프백 구성의 2개의 계단식 링 공진기와 위상 제어 섹션으로 구성된다. 두 링은 각각 300 GHz 및 310 GHz의 공칭 자유 스펙트럼 범위(FSR)를 가질 수 있다. 열적 튜닝은 수십 퍼센트의 범위에서 독립적으로 각각을 의도적으로 조정한다. FSR과 작동 파장은 링의 물리적 크기를 결정하며 프로토타입 SiPho 칩의 경우 링의 직경은 대략 120-130 미크론이었다.
공통 공진 주파수가 195,300 GHz(파장 약 1535 나노미터)로 설정된 경우, 300 GHz 링은 651 차수로 공진하고 310 링은 630 차수로 공진한다: 300 * 651 = 310 * 630 = 195300. 이 후, 링은 각각 인용된 차수에서 ±n 차수로 공진하지만 인용된 차수는 공통 주파수에서 강력하게 겹치는 유일한 것들이다. 공진 피크의 전형적인 FWHM은 약 10 GHz이 된다. 따라서 각 링의 피네스(finesse)는 (310, 300) / 10 ~ 30이 된다. 대략 이러한 피네스 값은 전형적인 공진 광자가 각 링에서 평균 30회 순환한 후에 계속 진행된다는 것을 의미한다. 이것은 또한 각 링의 "Q" 값(공진기 품질)이 약 195300 / 10 ~ 20,000임을 의미한다.
이들 2개의 링 공진기의 자유 스펙트럼 범위(FSR)는 버니어(Vernier) 효과를 통해 65 nm의 큰 튜닝 범위를 제공하도록 약간 상이하다. 링 공진기와 버스 도파관 사이의 결합 비는 낮은 삽입 손실과 좁은 필터 통과 대역을 갖도록 신중하게 최적화되었다. 이는 안정적인 단일 모드 레이저발진을 위한 충분히 큰 사이드 모드 억제 비율(SMSR; side mode suppression ratio)을 가능하게 한다. 박막 히터들은 각 링 도파관 및 위상 제어 섹션의 상부에 제작되었으며 두 링 공진기에 대해 측정된 2π 전력은 약 50 mW이었다. 기존 ECL 제품에 기본적으로 사용되는 고효율, 고포화 전력 이득 칩과 SOA를 사용했다.
프로토타입 디바이스의 성능을 시험하였다. 조립된 실리콘 포토닉 가변 레이저는 디바이스를 일정한 온도로 유지하기 위해 열전 냉각기(TEC)에 장착되었다. 이득 칩에 주입된 전류는 이하의 모든 실험에서 200 mA로 일정하게 유지되었다. SOA에 대한 주입 전류는 레이저 출력 전력을 제어하기 위해 변경될 수 있다. 도 16은 링 공진기들 중 하나만 가열함으로써 65 nm에 걸쳐 조정된 27개 파장 채널의 중첩 스펙트럼을 나타낸다. 두 링 공진기 히터가 모두 제어되는 경우 튜닝 범위에 걸쳐 레이저발진 파장을 연속적으로 조정할 수 있다. 이 측정에서, SOA 전류는 900 mA로 설정되었으며, 측정된 광섬유 결합 출력 전력 범위는 C-대역에 걸쳐 21.5 내지 21.8 dBm 범위이며, 이는 도 17의 하부 곡선에 점으로 표시된 바와 같다. 이러한 높은 출력 전력은 복잡한 변조 포맷을 사용하는 송신기 손실을 보상할 것으로 기대된다. 50 dB 이상의 큰 SMSR(사이드 모드 억제 비율)도 각 파장 채널에서 얻어졌으며, 이는 도 17의 상부 곡선에 점으로 표시된 바와 같다.
프로토타입은 출력 전력, 스펙트럼 선폭 및 상대 강도 노이즈(RIN)의 SOA 전류 의존성을 연구하는 데 사용되었다. 도 18a는 SOA 전류의 함수로서 1547.0 nm에서의 광섬유 결합 출력을 보여준다. 플롯은 출력 전력이 500 mA SOA 전류에서 100 mW에 도달함을 나타낸다. SOA 전류가 700 mA로 더 증가하면 부스터 SOA가 점차적으로 포화되기 시작한다. 최대 출력 전력은 950 mA SOA 전류에서 150 mW라는 기록적인 높은 수준으로 여겨지는 것에 도달한다. 또한, 레이저 스펙트럼 선폭과 RIN을 측정하였다. V. Michaud-Belleau 등의 문헌["Passive Coherent Discriminator Using Phase Diversity for the Simultaneous Measurement of Frequency Noise and Intensity Noise of A Continuous-Wave Laser", Metrologia 53, 1154 (2016)]에 교시된 바와 같이, 주파수 변별기 방법을 사용하여 고유 레이저 선폭을 측정했으며, 상기 문헌은 본 명세서에 참조로 인용된다. 코히어런트 지연선 간섭계(coherent delay-line interferometer)를 사용하여 레이저 주파수 노이즈를 강도 요동으로 변환하며, 이는 이후 광검출기에 의해 측정될 수 있다. 100 MHz와 400 MHz 사이의 주파수 노이즈 기준선이 고유 로렌츠 선폭을 추정하는 데 사용되었으며, 더 낮은 주파수에서의 1/f 열 및 전자 노이즈의 기여를 회피하였다. 도 18b의 상부의 점들은 1547.0 nm에서 측정된 선폭을 나타낸다. SOA 전류가 최대 900 mA까지 증가하더라도 명백한 선폭 열화는 없음에 주목한다. 실제로, 200와 900 mA 사이의 SOA 작동 전류에서, 선폭은 60 kHz보다 훨씬 아래이다. C-대역의 시작과 끝에서 다른 두 파장의 선폭도 테스트했으며, 둘 모두 80 kHz보다 좁은 선폭을 생성했다(본 명세서에 데이터는 제시되지 않음). 이러한 좁은 선폭은 16 또는 64 QAM 변조 포맷에 적합하지만, 필요한 경우 실리콘 포토닉 칩 레이아웃을 최적화하여 추가 개선을 기대할 수 있다. 도 18b의 하부 점 플롯은 레이저 RIN과 SOA 전류 사이의 관계를 나타낸다. 측정된 낮은 RIN은 200 내지 900 mA의 SOA 전류에 대해 -150 dB/Hz(평균 0.1 내지 10 GHz) 미만이다.
도 19a 및 19c는 SOA 전류 변화 또는 TEC 온도 설정 변화로 인한 주파수 드리프트를 나타낸다. 점들은 기준 RTD에 의해 추정된 주파수를 나타내며, ±0.2 GHz 내의 낮은 측정 오차를 제공한다. 해당 주파수 오차는 도 19b 및 도 19d에 플롯팅되어 있다. 이는 RTD가 SOA 전류 변화 또는 패키지 온도 변화와 같은 외부 열 교란으로 인한 레이저발진 파장 드리프트를 정확하게 추적할 수 있음을 입증한다.
프로토타입 디바이스의 경우, 도파관과 히터 주위의 온도 구배에 대한 시뮬레이션 결과가 도 20에 도시되어 있다. 도 20의 시뮬레이션 결과에서 알 수 있듯이, RTD가 2 미크론 두께의 상부 이산화규소 클래딩에 의해 실리콘 링 공진기로부터 분리되는 경우, 통합 히터가 가열됨에 따라 그 온도는 17 ℃ 만큼 상승하는 반면, 링 공진기 도파관은 31 ℃ 만큼 상승한다. 100% 미만의 온도 감도의 의미는 상기에 일반적으로 논의되어 있다.
도 21의 둥근 점으로 표시된 것처럼, 이러한 기준 칩 RTD가 없으면, 레이저발진 주파수는 10 ℃와 80 ℃ 사이의 주위 온도 변화에서 4 GHz로 크게 이동된다. 반대로, 기준 칩 RTD 기능이 활성화되면, 주파수 드리프트는 약 10배 만큼 감소될 수 있다. 측정된 주파수 오차는 ±1 GHz의 주파수 오차 사양보다 작은 ±0.5 GHz 이내일 수 있으며, 이는 도 16의 정사각형 점으로 표시된다. 도 22에서 알 수 있듯이, SOA 전류를 500 mA에서 600 mA로 증가시킨 다음 700 mA로 증가시킴으로써 공통 실리콘 기판 내에 열 교란이 발생할 수 있다(도면의 상단 프레임에 두 개의 화살표로 표시됨). 이러한 SOA 전류 변화는 레이저 출력 전력 조정을 위해 필요하지만, 포토닉 통합 칩에서 온도 변화를 생성한다. 도 21의 하단 프레임에 실선으로 표시된 바와 같이, 통합 칩 RTD 기능이 비활성화되면 레이저발진 주파수가 7.3 GHz만큼 이동한 다음 또 7.0 GHz 이동하며, 모두 TEC가 켜진 상태에서 칩 온도를 안정화한다. 칩 RTD 기능이 제어 루프에서 활성화되면 도 22의 하단 프레임에 점선으로 표시된 것처럼 레이저발진 주파수가 원래 스펙트럼 위치로 다시 안정화될 수 있다. 통합 칩 RTD가 켜진 상태에서 주파수 오차는 ±1 GHz 주파수 오차 사양보다 훨씬 낮다. 관찰된 두 주파수 딥은 PID 제어기 오버슈트에서 비롯되었으며, 이는 제어기 매개변수를 추가로 최적화하여 수정할 수 있다. 온도 변화에 대한 이러한 레이저 주파수 안정성은 광학 스펙트럼 분석기(OSA)와 같은 외부 장비(문헌[H. Guan et al.,“Widely-tunable, narrow-linewidth Ill-V/silicon hybrid external-cavity laser for coherent communication,” Opt. Express 26, 7920-7933 (2018)]에서 사용됨, 상기 문헌은 본 명세서에 참조로 인용됨) 또는 추가 파장 고정기를 사용하지 않고 통합 센서 기술을 통해 얻은 것이다.
열 교란으로 인한 주파수 드리프트를 정확하게 추적할 수 있으므로, 필터 히터 전력을 그에 따라 조정하여 임의의 목표 주파수를 정확하게 보상하고 조정할 수 있다. 도 23은 목표 주파수 시프트와 히터 전력을 튜닝한 후의 실제 주파수 시프트 사이의 관계를 나타낸다. -30 내지 30 GHz의 목표 주파수 시프트에 대해, 주파수 튜닝은 ±0.5 GHz 미만의 오차를 보인다. 이것은 SiPho ECL에 대한 ±1 GHz 주파수 튜닝 정확도의 사양 안에 있다.
도 24는 단일 기준 RTD와 2개의 필터 히터를 사용함으로써 이러한 제어 방법의 실현 가능성을 입증하기 위한 주파수 안정화 실험을 나타낸다. 시간 약 9분 및 24분에서, SOA 전류는 600 mA로 변경된 다음 750 mA로 변경되었으며, 이는 실리콘 포토닉 칩에 특정한 열 교란을 발생시킨다. 시간의 함수로서의 SOA 전압이 도 24의 오른쪽 상단 프레임에 플롯팅되어 있다. 도 24의 오른쪽 하단 프레임을 참조하면, SOA 전압의 변화로 인해 최대 20 GHz(첫 번째 라인)의 레이저발진 주파수 드리프트가 발생한다. 이러한 주파수 드리프트는 기준 RTD(두 번째 라인, 플롯의 해상도로는 첫 번째 라인과 구별할 수 없음)에 의해 정확하게 추적되었다. 시간 40분에서, 제어 코드가 활성화되어, 주파수를 원래 스펙트럼 위치로 다시 튜닝하였고, 오직 0.2 GHz 오차만 가졌다. 주파수 오차는 시간의 함수로 오른쪽 프레임에 표시된다. 이러한 결과는 레이저발진 주파수가 열 교란에 대해 안정화될 수 있으며 필터 국부 온도를 알지 않고도 히터 전력만 보정하고 조정함으로써 모든 목표 주파수로 정확하게 조정될 수 있음을 입증한다.
우수한 성능 외에도, 이 실리콘 포토닉 레이저의 제어 전자 장치 및 이득 칩뿐만 아니라 대부분의 패키징 및 테스트 프로세스는 검증된 상용화된 제품을 사용한다. 따라서, 선택적으로 추가 조정이 가능한 이 프로토타입 장치는 대량 생산에 큰 잠재력을 가진다고 생각된다.
이번 연구에서, 통합된 고포화 전력 부스터 SOA를 사용함으로써 140 mW 이상의 기록적인 높은 광섬유 출력 전력을 가진 고성능 하이브리드 통합 실리콘 포토닉 가변 레이저를 입증하였다. 고차 변조에 적합한 80 kHz보다 좁은 스펙트럼 선폭과 -150 dB/Hz 미만의 RIN을 얻었다. 부스터 SOA의 통합은 레이저 스펙트럼 선폭과 RIN의 저하를 나타내지 않는다. 실리콘 포토닉 칩을 위해 개발한 통합 센서 기술은 또한 정밀한 주파수 제어를 1 GHz 미만까지 낮추는 걸 가능하게 한다. 또한, 코히어런트 애플리케이션에 대한 실리콘 포토닉 가변 레이저의 실현가능성을 입증하였다.
상기 구현예는 예시적인 것이며 제한적인 것이 아니다. 추가 구현예도 청구범위 및 본 발명의 개념에 속한다. 또한, 본 발명은 특정 구현예를 참고로 설명되었지만, 당업자는 본 발명의 사상과 범위를 벗어나지 않으면서 형태 및 세부 사항에 변화가 이루어질 수 있음을 인식할 것이다. 상기 참조로써 인용된 문헌은 본원 내용과 명시적으로 상반되는 어떠한 주제도 포함하지 않도록 제한된다. 특정 구조, 조성물 및/또는 공정이 본 명세서에서의 구성성분, 요소, 성분 또는 다른 부분에 의해 기재되는 정도로, 본원의 개시내용은, 달리 특별히 언급하지 않는 한, 특정 구현예, 특정 구성성분, 요소, 성분, 다른 부분 또는 이들의 조합을 포함하는 구현예, 뿐만 아니라 본 논의에 제시된 바와 같이 주제의 기본적인 성질을 변경하지 않는 추가적인 특징을 포함할 수 있는 이러한 특정 구현예, 특정 구성성분, 요소, 성분, 다른 부분 또는 이들의 조합으로 본질적으로 이루어진 구현예를 포괄하는 것으로 이해된다. 본 명세서에서 용어 "약"의 사용은 달리 명시적으로 나타내지 않는 한 특정 매개변수에 대한 측정 오차를 지칭한다.

Claims (23)

  1. 가변 고체 상태 레이저 디바이스로서,
    반도체 기반 이득 칩; 및
    튜닝 능력을 갖는 실리콘 포토닉 필터 칩을 포함하며, 상기 실리콘 포토닉 필터 칩은 입력-출력 실리콘 도파관, 실리콘 도파관들로 형성된 적어도 2개의 링 공진기들, 상기 링 공진기들과 인터페이싱하는 하나 이상의 연결 실리콘 도파관들, 각각의 링 공진기와 연관된 개별 히터, 상기 칩 온도를 측정하도록 구성된 온도 센서, 및 상기 온도 센서 및 상기 개별 히터에 연결되고 필터 온도를 유지하여 조정된 주파수를 제공하도록 피드백 루프로 프로그래밍된 제어기를 포함하고, 상기 하나 이상의 연결 실리콘 도파관들은 일반적으로 상기 적어도 2개의 링 공진기들 각각과 공진하는 광을 다시 상기 입력-출력 실리콘 도파관을 통해 재지향시키도록 구성되고,
    상기 실리콘 포토닉 필터 칩의 상기 입력-출력 실리콘 도파관은 상기 인터페이스로 인한 손실을 감소시키도록 모드 크기 매칭을 제공하는 스폿 크기 변환기를 갖는 상기 반도체 기반 이득 칩에 결합되는, 가변 고체 상태 레이저 디바이스.
  2. 제1항에 있어서, 상기 실리콘 포토닉 필터 칩은 각각의 링 공진기와 연관된 개별 저항 온도 센서를 더 포함하고, 상기 제어기는 상기 피드백 루프에서의 측정을 처리하기 위해 상기 개별 링 온도 센서들로부터 신호를 수신하도록 연결되는, 가변 고체 상태 레이저 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 실리콘 포토닉 필터 칩은 상기 입력-출력 실리콘 도파관에 광학적으로 연결된 광학 스플리터-결합기를 포함하고, 상기 하나 이상의 연결 실리콘 도파관들은 상기 광학 스플리터-결합기의 스플릿(split) 측에 각각 연결된 사냑(Sagnac) 간섭계의 루프로 배치된 2개의 분기 도파관들을 포함하고, 상기 링 공진기들은 상기 간섭계의 루프를 폐쇄하여 다중 필터 사냑 간섭계를 형성하는, 가변 고체 상태 레이저 디바이스.
  4. 제3항에 있어서, 상기 적어도 2개의 링 공진기들은 2개의 링 공진기들이고, 상기 하나 이상의 연결 실리콘 도파관들은 상기 2개의 링 공진기들을 서로 광학적으로 연결하도록 구성된 대체로 U-형의 실리콘 도파관을 더 포함하며, 광이 두 공진기 링 모두와 적절히 공진하는 경우, 각각의 링 공진기는 상기 스플리터-결합기의 분기에 각각 결합되어, 상기 스플리터-커플러로부터 이동하는 광이 제1의 링 공진기에 결합하고, 대체로 U-형의 실리콘 도파관을 따라 그 다음 다른 링 공진기를 따라 상기 스플리터-결합기로부터의 다른 분기에 결합하여 상기 스플리터-커플러 쪽으로 이동하는 구성을 형성하는, 가변 고체 상태 레이저 디바이스.
  5. 제3항에 있어서, 상기 적어도 2개의 링 공진기들은 3개의 링 공진기들이고, 광이 3개의 링 공진기들 모두와 적절히 공진하는 경우, 각각의 2개의 링 공진기들은 스플리터-결합기의 분기에 각각 결합되고, 제3의 링 공진기는 다른 2개의 링 공진기들 사이에서 광학적으로 연결되도록 위치하여, 상기 스플리터-커플러로부터 이동하는 광이 분기로부터의 제1의 링 공진기에 결합하고, 제3 링 공진기를 따라 그 다음 다른 공진기 링을 따라 다른 분기에 결합하여 광이 상기 스플리터-커플러 쪽으로 향하는 사냑 간섭계의 루프를 완성하는 구성을 형성하는, 가변 고체 상태 레이저 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 클래딩 내 트렌치는 상기 히터의 적어도 일부와 적어도 2개의 링 공진기들을 열적으로 고립시키는, 가변 고체 상태 레이저 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 이득 칩은 III-V족 반도체 층들을 포함하는 p-n 다이오드를 포함하는, 가변 고체 상태 레이저 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제어기는 링 공진기 온도의 비례-적분-미분 폐쇄 루프 제어를 수행하도록 프로그래밍되는, 가변 고체 상태 레이저 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 이득 칩의 출력을 수신하고 증폭된 광학 신호를 추가로 출력하도록 구성된 반도체 광학 증폭기를 더 포함하는, 가변 고체 상태 레이저 디바이스.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 이득 칩의 출력을 수신하고 증폭된 광학 신호를 추가로 출력하도록 구성된 반도체 광학 증폭기, 및 부품들을 냉각시키도록 구성된 열전 냉각기를 더 포함하고, 상기 실리콘 포토닉 필터 칩은 상기 입력-출력 실리콘 도파관에 광학적으로 연결된 광학 스플리터-결합기를 포함하고, 상기 하나 이상의 연결 실리콘 도파관은 상기 광학 스플리터-결합기의 스플릿 측에 각각 연결된 사냑 간섭계의 2개의 분기를 포함하고, 상기 링 공진기들은 상기 간섭계의 루프를 폐쇄하여 다중 필터 사냑 간섭계를 형성하는, 가변 고체 상태 레이저 디바이스.
  11. 가변 외부 캐비티 레이저의 출력을 안정화시키는 방법으로서, 상기 가변 외부 캐비티 레이저는 상기 레이저 캐비티를 형성하는 스폿 크기 변환기를 이용하여 서로 결합된 반도체 기반 이득 칩 및 실리콘 포토닉 필터 칩을 포함하고, 상기 실리콘 포토닉 필터 칩은 임의의 가열 부재로부터 떨어진 칩 온도를 측정하도록 구성된 저항 온도 센서, 및 개별 통합 저항 히터들을 갖는 복수의 링 공진기들을 포함하고, 상기 방법은,
    상기 저항 온도 센서로부터의 판독값을 획득하고 저항 히터에 대한 전력을 조정하여 레이저 주파수를 공차 내에 유지하도록 구성된 제어기에 의해 구동되는 제어 루프를 사용하는 단계를 포함하는, 가변 외부 캐비티 레이저의 출력을 안정화시키는 방법.
  12. 제11항에 있어서, 상기 제어 루프는 상기 저항 히터들의 비례-적분-미분 조정을 수행하는, 방법.
  13. 제11항 또는 제12항에 있어서, 상기 가변 외부 캐비티 레이저는 디지털 프로세서를 포함하는 제어기를 더 포함하는, 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 레이저 주파수의 공차가 ±0.5 Ghz인, 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 실리콘 포토닉 필터 칩은 입력 도파관, 2개의 분기 도파관들, 상기 입력 도파관 및 상기 2개의 분기 도파관들에 연결된 스플리터-커플러, 및 상기 2개의 분기 도파관들 사이에서 브리징하는 적어도 2개의 링 공진기들을 포함하고, 상기 링 공진기들은 간섭계의 루프를 폐쇄하여 다중 필터 사냑 간섭계를 형성하는, 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서, 상기 가변 외부 캐비티 레이저는 상기 이득 칩으로부터의 출력을 수신하고 증폭된 광을 출력하도록 구성된 반도체 광학 증폭기를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 가변 외부 캐비티 레이저는 적어도 약 120 mW의 전력 출력 및 약 60 kHz 이하의 고유 선폭을 갖는, 방법.
  18. 광학 칩으로서,
    입력 도파관;
    하기를 포함하는 상기 입력 도파관에 광학적으로 연결된 사냑 간섭계:
    상기 입력 도파관에 연결된 스플리터/커플러;
    상기 스플리터-커플러에 연결되고 각각이 말단에서 종결되는 2개의 도파관 분기들;
    각각이 개별 도파관 분기에 결합되고 개재 곡선 도파관을 통해 서로 결합되어 각자의 링 공진기에서 선광도의 방향을 반전시키는 2개의 링 공진기들 - 상기 개재 곡선 도파관은 추가의 링 공진기를 포함하거나 포함하지 않을 수 있음 -; 및
    각각의 링 공진기와 연관된 저항 히터를 포함하며,
    상기 입력 도파관으로의 광은, 상기 광이 상기 2개의 링 공진기들 및 임의의 개재 링 공진기들과 공진하는 경우, 특정 도파관 분기로 분할된 다음, 하나의 링 공진기를 통해 연결되고, 개재 곡선 도파관을 따라 다른 링 공진기를 통해 반대편 도파관 분기로 이동하고 상기 스플리터-커플러를 향해 되돌아가는, 광학 칩.
  19. 제18항에 있어서, 상기 도파관은 원소 실리콘 및 실리카 클래딩을 포함하는, 광학 칩.
  20. 제19항에 있어서, 상기 개재 곡선 도파관은 U-형이며, 상기 형상의 대향하는 직선 에지들이 각자의 링 도파관들과 인터페이스되는, 광학 칩.
  21. 제20항에 있어서, 상기 저항 히터로부터의 열 구배의 유의한 측정 없이 칩 온도를 측정하기 위해 위치된 온도 센서를 더 포함하는, 광학 칩.
  22. 제21항에 있어서, 각 링 공진기와 연관된 온도 센서를 더 포함하는, 광학 칩.
  23. 제22항에 있어서, 상기 링 공진기의 가열된 부분의 적어도 일부의 열적 고립을 제공하는 트렌치를 더 포함하는, 광학 칩.
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