KR20210124047A - Semiconductor package and manufacturing method thereof - Google Patents

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KR20210124047A
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Abstract

One embodiment of the present invention provides a semiconductor package and a manufacturing method thereof that can realizes SiP while minimizing and improving electrical feature of the SiP. According to one embodiment of the present invention, the semiconductor package comprises: a first redistribution layer on which a plurality of semiconductor chips and a plurality of passive devices are mounted on one surface; a second redistribution layer electrically connected to the first redistribution layer through a via; an external connection terminal formed on the lower surface of the second redistribution layer; a first mold provided to cover the plurality of semiconductor chips and the plurality of passive devices on the first redistribution layer; and a second mold provided between the first redistribution layer and the second redistribution layer, wherein, each of the first redistribution layer and the second redistribution layer includes a wiring pattern and an insulating layer, and includes a plurality of layers, and at least one of the plurality of semiconductor chips is disposed between the first redistribution layer and the second redistribution layer.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method thereof}Semiconductor package and manufacturing method thereof

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 시스템 인 패키지 방식의 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a system-in-package type semiconductor package and a method for manufacturing the same.

하나의 시스템으로 동작하는 시스템 인 패키지(SiP; System In Package)는 복수의 반도체 칩을 포함한다. 이때, SiP는 재배선층(RDL; Redistributed Layer)을 이용하며 복수의 반도체 칩뿐만 아니라 수동소자를 포함할 수 있다. 여기서, SiP는 반도체 칩 또는 수동소자를 수직으로 적층되거나 수평으로 배열할 수 있고, 범프 또는 와이어 본드로 연결할 수 있다. A system in package (SiP) operating as one system includes a plurality of semiconductor chips. In this case, the SiP uses a redistribution layer (RDL) and may include a plurality of semiconductor chips as well as passive devices. Here, in the SiP, semiconductor chips or passive devices may be vertically stacked or arranged horizontally, and may be connected by bumps or wire bonds.

그러나 SiP는 복수의 반도체 칩 및 수동소자를 집적함에 따라 입력/출력이 증가하고 패키지가 소형화될수록 미세 피치 또는 와이어 길이와 같은 구조적인 요소뿐만 아니라 전자파 차단, 처리 속도, RF 성능 등의 전기적 요소들에 대한 요구 사항이 증가하고 있다. However, SiP increases input/output as a plurality of semiconductor chips and passive devices are integrated, and as the package becomes smaller, structural factors such as fine pitch or wire length, as well as electrical factors such as electromagnetic wave blocking, processing speed, and RF performance requirements are increasing.

상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명의 일 실시예는 SiP를 구현하면서도 소형화 및 전기적 특성을 향상시킬 수 있는 반도체 패키지 및 그 제조방법을 제공하고자 한다.In order to solve the problems of the prior art as described above, an embodiment of the present invention is to provide a semiconductor package and a method of manufacturing the same that can improve the miniaturization and electrical characteristics while implementing the SiP.

다만, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

위와 같은 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 일면에 복수의 반도체 칩 및 복수의 수동소자가 실장되는 제1재배선층; 비아를 통하여 상기 제1재배선층에 전기적으로 연결되는 제2재배선층; 상기 제2재배선층의 하면에 형성되는 외부접속 단자; 상기 제1재배선층의 상부에서 상기 복수의 반도체 칩 및 상기 복수의 수동소자를 덮도록 구비되는 제1몰드; 및 상기 제1재배선층과 상기 제2재배선층 사이에 구비되는 제2몰드를 포함하며, 상기 제1재배선층 및 상기 제2재배선층 각각은 배선패턴 및 절연층을 포함하며, 상기 복수의 반도체 칩 중 적어도 하나는 상기 제1재배선층과 상기 제2재배선층 사이에 배치되는 반도체 패키지가 제공된다. According to one aspect of the present invention for solving the above problems, a first redistribution layer on which a plurality of semiconductor chips and a plurality of passive devices are mounted on one surface; a second redistribution layer electrically connected to the first redistribution layer through a via; an external connection terminal formed on a lower surface of the second redistribution layer; a first mold provided to cover the plurality of semiconductor chips and the plurality of passive devices on the first redistribution layer; and a second mold provided between the first redistribution layer and the second redistribution layer, wherein each of the first redistribution layer and the second redistribution layer includes a wiring pattern and an insulating layer, and the plurality of semiconductor chips At least one of the semiconductor packages is disposed between the first redistribution layer and the second redistribution layer.

일 실시예에서, 상기 제1재배선층은 상기 복수의 반도체 칩 및 복수의 수동소자가 실장되는 배선패턴이 상기 절연층으로 덮이지 않는 것일 수 있다.In an embodiment, the first redistribution layer may include a wiring pattern in which the plurality of semiconductor chips and the plurality of passive devices are mounted, in which the insulating layer is not covered.

일 실시예에서, 상기 제1재배선층은 상기 복수의 반도체 칩 및 복수의 수동소자가 실장되는 배선패턴의 일부가 흑화 처리에 의한 산화층으로 덮일 수 있다.In an embodiment, in the first redistribution layer, a portion of the wiring pattern on which the plurality of semiconductor chips and the plurality of passive devices are mounted may be covered with an oxide layer formed by a blackening process.

일 실시예에서, 상기 몰드의 상면에 폴리이미드로 이루어진 코팅층을 더 포함할 수 있다. In one embodiment, a coating layer made of polyimide may be further included on the upper surface of the mold.

일 실시예에서, 상기 제1몰드의 외면을 따라 구비되는 실드층을 더 포함할 수 있다.In an embodiment, a shielding layer provided along an outer surface of the first mold may be further included.

일 실시예에서, 상기 제1재배선층과 제2재배선층 중 적어도 하나의 배선패턴의 일부가 상기 실드층에 연결되도록 연장 형성될 수 있다.In an embodiment, a portion of the wiring pattern of at least one of the first redistribution layer and the second redistribution layer may be extended to be connected to the shield layer.

일 실시예에서, 상기 실드층은 상기 외부접속 단자 측으로 연장 형성될 수 있다. In an embodiment, the shield layer may be formed to extend toward the external connection terminal.

일 실시예에서, 상기 실드층은 별도로 제작된 실드캔일 수 있다. In an embodiment, the shield layer may be a shield can manufactured separately.

일 실시예에서, 상기 실드캔은 상기 반도체칩의 상면에 접촉될 수 있다.In an embodiment, the shield can may be in contact with a top surface of the semiconductor chip.

일 실시예에서, 상기 절연층은 유전상수(Dk)가 2~3이고, 상기 유전정접(Df)이 0.002~0.005일 수 있다.In an embodiment, the insulating layer may have a dielectric constant (Dk) of 2 to 3 and a dielectric loss tangent (Df) of 0.002 to 0.005.

일 실시예에서, 상기 제1재배선층의 배선패턴에서 상부에 위치한 배선패턴과 하부에 위치한 배선패턴이 중앙에 위치한 중앙 배선패턴에 비해 두꺼운 두께를 가질 수 있다.In an embodiment, in the wiring pattern of the first redistribution layer, an upper wiring pattern and a lower wiring pattern may have a greater thickness than a central wiring pattern located in the center.

일 실시예에서, 상기 제1재배선층의 집적도는 상기 제2재배선층의 집적도보다 높은 것일 수 있다.In an embodiment, the degree of integration of the first redistribution layer may be higher than that of the second redistribution layer.

일 실시예에서, 상기 제1재배선층과 상기 제2재배선층 각각은 배선패턴 및 절연층을 포함하며 복수의 층으로 구성되되, 상기 제1재배선층의 층 수가 상기 제2재배선층의 층 수보다 더 많은 것일 수 있다.In an embodiment, each of the first redistribution layer and the second redistribution layer includes a wiring pattern and an insulating layer and includes a plurality of layers, wherein the number of layers of the first redistribution layer is greater than the number of layers of the second redistribution layer. It could be more.

일 실시예에서, 상기 제1재배선층 상에 실장되는 반도체 칩은 아날로그 블록이고, 상기 제1재배선층과 제2재배선층 사이에 실장되는 반도체 칩은 디지털 블록일 수 있다.In an embodiment, the semiconductor chip mounted on the first redistribution layer may be an analog block, and the semiconductor chip mounted between the first redistribution layer and the second redistribution layer may be a digital block.

본 발명의 일 측면에 따르면, 양면에 복수의 반도체 칩 또는 복수의 수동소자가 실장되는 제1재배선층과, 상기 제1재배선층의 상부에서 상기 복수의 반도체 칩 또는 상기 복수의 수동소자를 덮도록 구비되는 제1몰드와, 상기 제1재배선층의 하부에서 상기 복수의 반도체 칩을 덮도록 구비되는 제2몰드와, 상기 제2몰드의 하측에 구비되어 상기 제2몰드에 형성된 비아를 통하여 상기 제1재배선층과 연결되는 연결패드와, 상기 제1재배선층의 하측에 구비되는 반도체칩의 노출면에 구비되는 방열패드와, 상기 연결패드 및 상기 방열패드와 연결되는 외부입력단자를 포함하며, 상기 제1재배선층은 배선패턴 및 절연층을 포함하며, 복수의 층으로 구성되고, 상기 연결패드 및 상기 방열패드는 열전도성 재질로 이루어질 수 있다.According to an aspect of the present invention, a first redistribution layer on which a plurality of semiconductor chips or a plurality of passive elements are mounted on both surfaces, and the plurality of semiconductor chips or the plurality of passive elements on an upper portion of the first redistribution layer are covered. A first mold is provided; A connection pad connected to the first redistribution layer, a heat dissipation pad provided on an exposed surface of the semiconductor chip provided under the first rewiring layer, and an external input terminal connected to the connection pad and the heat dissipation pad, wherein The first redistribution layer may include a wiring pattern and an insulating layer, and may include a plurality of layers, and the connection pad and the heat dissipation pad may be made of a thermally conductive material.

본 발명의 다른 측면에 따른 반도체 패키지 제조방법은, a) 다층의 제2절연층 및 제2배선패턴을 포함하는 제2재배선층을 형성하는 단계와, b) 상기 제2재배선층의 배선패턴의 일부로부터 연장되는 3D 비아를 형성하는 단계와, c) 상기 제2재배선층의 일면에 접착층을 이용하여 반도체 칩을 접합하는 단계와, d) 상기 제2재배선층의 상면에 제2몰드를 형성하되, 상기 3D 비아의 일면 및 상기 반도체 칩의 칩 패드가 노출되도록 형성하는 단계와, e) 상기 제2몰드의 상면에 다층의 제1절연층 및 제1배선패턴을 포함하되, 상기 반도체 칩 및 3D 비아에 상기 제1배선패턴의 일부가 전기적으로 접속되는 제1재배선층을 형성하는 단계와, f) 다수의 제1반도체 칩 및 수동소자를 SMT 공정에 의해 상기 제1재배선층 상에 실장하는 단계와, g) 진공 프린팅 성형 인쇄법을 이용하여, 상기 제1재배선층의 상기 제1배선패턴 상부에 제1몰드를 형성하여 상기 제1반도체 칩 및 상기 수동소자를 덮는 단계와, h) 상기 제2재배선층에 접속패드영역을 형성하고, 상기 접속패드영역에 접촉되는 외부접속 단자를 형성하는 단계와, i) 상기 제1몰드의 외면을 따라 실드층을 형성하는 단계를 포함할 수 있다. A semiconductor package manufacturing method according to another aspect of the present invention comprises the steps of: a) forming a second redistribution layer including a multi-layered second insulating layer and a second wiring pattern; b) a wiring pattern of the second redistribution layer; forming a 3D via extending from a part; c) bonding a semiconductor chip to one surface of the second redistribution layer using an adhesive layer; d) forming a second mold on the upper surface of the second redistribution layer; , forming one surface of the 3D via and a chip pad of the semiconductor chip to be exposed; e) including a multi-layered first insulating layer and a first wiring pattern on an upper surface of the second mold, wherein the semiconductor chip and the 3D forming a first redistribution layer to which a part of the first wiring pattern is electrically connected to a via; f) mounting a plurality of first semiconductor chips and passive devices on the first redistribution layer by an SMT process; and g) forming a first mold on the first wiring pattern of the first redistribution layer using a vacuum printing molding printing method to cover the first semiconductor chip and the passive element; The method may include forming a connection pad region in the second rewiring layer, forming an external connection terminal in contact with the connection pad region, and i) forming a shield layer along an outer surface of the first mold.

본 발명의 일 실시예에 따른 반도체 패키지는 낮은 유전상수(Dk) 및 유전정접(Df) 소재 및 ETS(Embedded Trace Substrate)를 이용함으로써, 고속 신호 및 RF 트레이스 기능을 구현할 수 있다.The semiconductor package according to an embodiment of the present invention may implement a high-speed signal and RF trace function by using a low dielectric constant (Dk) and dielectric loss tangent (Df) material and an Embedded Trace Substrate (ETS).

또한, 본 발명은 재배선층에서 최상위 절연층 또는 UBM층을 제외함으로써, 절연층 또는 UBM층 형성을 위한 비용을 절감하고 해당 공정을 단순화할 수 있다. In addition, according to the present invention, by excluding the uppermost insulating layer or the UBM layer from the redistribution layer, the cost for forming the insulating layer or the UBM layer can be reduced and the corresponding process can be simplified.

또한, 본 발명은 재배선층의 일부를 생략하고 반도체 칩의 일면에 방열패드를 부착함으로써, 반도체 칩에 의해 발생하는 열을 외부로 용이하게 방출할 수 있으므로 방열특성을 향상시킬 수 있다.Further, in the present invention, heat generated by the semiconductor chip can be easily radiated to the outside by omitting a portion of the redistribution layer and attaching a heat dissipation pad to one surface of the semiconductor chip, thereby improving heat dissipation characteristics.

또한, 본 발명은 재배선층의 하면에 반도체 칩을 구비함으로써, 반도체 칩의 배선이 짧아지기 때문에 고속 처리를 안정적으로 수행할 수 있다.Further, in the present invention, since the wiring of the semiconductor chip is shortened by providing the semiconductor chip on the lower surface of the redistribution layer, high-speed processing can be stably performed.

도 1은 본 발명의 제1실시예에 따른 반도체 패키지의 단면도이고,
도 2는 본 발명의 제1변형예에 따른 반도체 패키지의 단면도이며,
도 3은 본 발명의 제2변형예에 따른 반도체 패키지의 단면도이며,
도 4는 본 발명의 제3변형예에 따른 반도체 패키지의 단면도이며,
도 5는 본 발명의 제4변형예에 따른 반도체 패키지로서, (a)는 제4형예의 단면도이며, (b)는 제4변형예에 몰드가 추가로 채워진 상태의 단면도이고, (c)는 제4변형예가 인쇄회로기판에 실장된 상태의 단면도이며,
도 6은 본 발명의 제5변형예에 따른 반도체 패키지의 단면도이며,
도 7은 본 발명의 제6변형예에 따른 반도체 패키지의 단면도이며,
도 8은 본 발명의 제7변형예에 따른 반도체 패키지의 단면도이며,
도 9는 본 발명의 제2실시예에 따른 반도체 패키지의 단면도이며,
도 10에는 도 9의 A선에서의 3D 비아의 형상 차이를 확인할 수 있는 평면도이고,
도 11은 본 발명의 제8변형예에 따른 반도체 패키지의 단면도이며,
도 12는 본 발명의 제9변형예에 따른 반도체 패키지의 단면도이고,
도 13은 본 발명의 제10변형예에 따른 반도체 패키지의 단면도이며,
도 14는 본 발명의 제3실시예에 따른 반도체 패키지의 단면도이며,
도 15는 본 발명의 제11변형예에 따른 반도체 패키지의 단면도이고,
도 16은 본 발명의 제1실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다.1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention;
2 is a cross-sectional view of a semiconductor package according to a first modification of the present invention;
3 is a cross-sectional view of a semiconductor package according to a second modification of the present invention;
4 is a cross-sectional view of a semiconductor package according to a third modification of the present invention;
5 is a semiconductor package according to a fourth modification of the present invention, wherein (a) is a cross-sectional view of the fourth modification, (b) is a cross-sectional view of the fourth modification with a mold additionally filled, (c) is The fourth modified example is a cross-sectional view of a state mounted on a printed circuit board,
6 is a cross-sectional view of a semiconductor package according to a fifth modification of the present invention;
7 is a cross-sectional view of a semiconductor package according to a sixth modification of the present invention;
8 is a cross-sectional view of a semiconductor package according to a seventh modification of the present invention;
9 is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention;
10 is a plan view showing a difference in the shape of the 3D via along the line A of FIG. 9 ,
11 is a cross-sectional view of a semiconductor package according to an eighth modification of the present invention;
12 is a cross-sectional view of a semiconductor package according to a ninth modification of the present invention;
13 is a cross-sectional view of a semiconductor package according to a tenth modification of the present invention;
14 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention;
15 is a cross-sectional view of a semiconductor package according to an eleventh modification of the present invention;
16 is a view for explaining a manufacturing process of the semiconductor package according to the first embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.Hereinafter, with reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이며, 아래에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 발명을 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more completely explain the present invention to those of ordinary skill in the art, and the embodiments described below may be modified in various other forms, The scope is not limited to the following examples. Rather, these examples are provided so as to more fully and complete the present invention, and to fully convey the spirit of the present invention to those skilled in the art.

이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to drawings schematically illustrating embodiments of the present invention. In the drawings, variations of the illustrated shape may be expected, for example depending on manufacturing technology and/or tolerances. Therefore, the embodiment of the present invention should not be construed as limited to the specific shape of the region shown in this specification, but should include, for example, a change in shape caused by manufacturing.

도 1은 본 발명의 제1실시예에 따른 반도체 패키지의 단면도이다. 1 is a cross-sectional view of a semiconductor package according to a first embodiment of the present invention.

제1실시예에 따른 반도체 패키지(100)는 재배선층(110, 110'), 반도체 칩(121, 123, 124), 수동소자(122), 외부접속 단자(130)및 몰드(140, 140')를 포함한다. The semiconductor package 100 according to the first embodiment includes redistribution layers 110 and 110 ′, semiconductor chips 121 , 123 and 124 , a passive element 122 , an external connection terminal 130 , and molds 140 and 140 ′. ) is included.

여기서, 반도체 패키지(100)는 SiP로서, 양면 재배선 구조를 가지며, 복수의 재배선층을 가지고, 이종 반도체 칩을 포함하는 멀티칩 구조를 갖는다. 즉, 반도체 패키지(100)는 복수의 반도체 칩(121, 123, 124)을 포함할 수 있다. 아울러, 반도체 패키지(100)는 복수의 수동소자(122)를 포함할 수 있다.Here, the semiconductor package 100 is SiP, has a double-sided redistribution structure, has a plurality of redistribution layers, and has a multi-chip structure including heterogeneous semiconductor chips. That is, the semiconductor package 100 may include a plurality of semiconductor chips 121 , 123 , and 124 . In addition, the semiconductor package 100 may include a plurality of passive elements 122 .

재배선층(110, 110')은 박막 프로파일(thin profile) 및 미세 피치(Fine pitch) 구조가 적용된다. 재배선층(110, 110')의 두께는 2 내지 15μm일 수 있다. 재배선층(110, 110')은 제1재배선층(110) 및 제2재배선층(110')을 포함할 수 있다.The redistribution layers 110 and 110 ′ have a thin profile and a fine pitch structure. The redistribution layers 110 and 110' may have a thickness of 2 to 15 μm. The redistribution layers 110 and 110' may include a first redistribution layer 110 and a second redistribution layer 110'.

제1재배선층(110)은 일면에 반도체 칩(121, 123) 및 수동소자(122)가 실장될 수 있다. 여기서, 제1재배선층(110)은 절연층(111) 및 배선패턴(112)을 포함할 수 있다. 배선패턴(112)의 라인과 스페이스 패턴은 1 내지 10μm인 것으로 한다. 아울러, 제1재배선층(110)은 재배선 기판일 수 있다. 이때, 재배선 기판은 박막 프로파일 및 미세 피치 기판일 수 있다. The semiconductor chips 121 and 123 and the passive element 122 may be mounted on one surface of the first redistribution layer 110 . Here, the first redistribution layer 110 may include an insulating layer 111 and a wiring pattern 112 . It is assumed that the line and space patterns of the wiring pattern 112 are 1 to 10 μm. In addition, the first redistribution layer 110 may be a redistribution substrate. In this case, the redistribution substrate may be a thin-film profile and fine-pitch substrate.

아울러, 제1재배선층(110)은 양면에 반도체 칩(121, 123, 124)이 실장될 수 있다. 이때, 반도체 칩(121, 123)은 제1재배선층(110)의 상부에 구비되고, 반도체 칩(124)은 제1재배선층(110)의 하부에 구비될 수 있다. 여기서, 반도체 칩(121, 123)은 아날로그 반도체 칩이고, 반도체 칩(124)은 디지털 반도체 칩일 수 있다. 그러나 이에 한정되지 않고, 반도체 칩(121, 123)은 디지털 반도체 칩이고, 반도체 칩(124)은 아날로그 반도체 칩일 수도 있다. In addition, the semiconductor chips 121 , 123 , and 124 may be mounted on both surfaces of the first redistribution layer 110 . In this case, the semiconductor chips 121 and 123 may be provided on the first redistribution layer 110 , and the semiconductor chip 124 may be provided under the first redistribution layer 110 . Here, the semiconductor chips 121 and 123 may be analog semiconductor chips, and the semiconductor chip 124 may be a digital semiconductor chip. However, the present invention is not limited thereto, and the semiconductor chips 121 and 123 may be digital semiconductor chips, and the semiconductor chip 124 may be an analog semiconductor chip.

이때, 제1재배선층(110)은 배선패턴(112)이 3층으로 구성될 수 있다. 이에 의해 반도체 패키지(100)의 전체 두께가 감소함으로 소형화를 달성할 수 있다.In this case, the first redistribution layer 110 may include the wiring pattern 112 in three layers. Accordingly, the overall thickness of the semiconductor package 100 is reduced, thereby achieving miniaturization.

절연층(111)은 낮은 유전상수(Dk) 및 유전정접(Df) 소재로 이루어질 수 있다. 이에 의해, 반도체 패키지(100)는 고속 RF 신호 전송에 활용 가능하다. 구체적으로 절연층(111)의 유전상수(Dk)는 1.5 내지 3.5이고, 유전정접(Df)는 0.001 내지 0.006인 것으로 한다.The insulating layer 111 may be made of a material having a low dielectric constant (Dk) and a dielectric loss tangent (Df). Accordingly, the semiconductor package 100 can be utilized for high-speed RF signal transmission. Specifically, it is assumed that the dielectric constant (Dk) of the insulating layer 111 is 1.5 to 3.5, and the dielectric loss tangent (Df) is 0.001 to 0.006.

이때, 절연층(111)은 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막(SiN), 또는 이들의 조합으로 이루어질 수 있다. 또한, 절연층(111)은 비감광성 물질 또는 감광성 물질로 이루어질 수 있다. 일례로, 절연층(111)은 폴리이미드(PI, polyimide)로 이루어질 수 있다. In this case, the insulating layer 111 may be formed of an insulating polymer, an epoxy, a silicon oxide layer, a silicon nitride layer (SiN), or a combination thereof. In addition, the insulating layer 111 may be made of a non-photosensitive material or a photosensitive material. For example, the insulating layer 111 may be made of polyimide (PI).

여기서, 절연성 폴리머는 PMMA(Polymethylmethacrylate), PS(Polystylene), PBO(Polybenzoxzaoles) 등과 같은 일반 범용고분자, 아크릴계 고분자, 이미드계 고분자(폴리이미드(PI)), 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 페놀계 그룹을 갖는 고분자 유도체, 또는 이들의 조합 등을 포함할 수 있다. Here, the insulating polymer is a general-purpose polymer such as PMMA (Polymethylmethacrylate), PS (Polystylene), PBO (Polybenzoxzaoles), etc., an acrylic polymer, an imide-based polymer (polyimide (PI)), an aryl ether-based polymer, an amide-based polymer, and a fluorine-based polymer. , a p-xylene-based polymer, a vinyl alcohol-based polymer, a polymer derivative having a phenolic group, or a combination thereof.

절연층(111)은 배선패턴(112)의 상측마다 복수로 구비될 수 있다. 다만, 절연층(111)은 상측에 배치되는 배선패턴(112)이 노출되도록 구비될 수 있다. A plurality of insulating layers 111 may be provided on each upper side of the wiring pattern 112 . However, the insulating layer 111 may be provided so that the wiring pattern 112 disposed on the upper side is exposed.

이에 의해, 수동소자(122) 및 반도체 칩(121)은 노출된 배선패턴(112) 상에 직접 실장될 수 있다. 이때, 수동소자(122) 및 반도체 칩(121)은 솔더링을 통하여 배선패턴(112) 상에 실장될 수 있다.Accordingly, the passive element 122 and the semiconductor chip 121 may be directly mounted on the exposed wiring pattern 112 . In this case, the passive element 122 and the semiconductor chip 121 may be mounted on the wiring pattern 112 through soldering.

이와 같이 제1재배선층(110)에서 최상위 절연층이 제외됨으로써, 반도체 패키지(100)는 제조 비용을 절감하고 공정을 단순화할 수 있다.As described above, since the uppermost insulating layer is excluded from the first redistribution layer 110 , the semiconductor package 100 may reduce manufacturing cost and simplify the process.

배선패턴(112)은 제1재배선층(110)의 상면과 하면을 전기적으로 연결하기 위한 패턴일 수 있다. 이를 위해 배선패턴(112)은 전도성 물질로 이루어질 수 있다. 여기서, 배선패턴(112)은 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 일례로, 배선패턴(112)은 Cu로 이루어질 수 있다. The wiring pattern 112 may be a pattern for electrically connecting the upper and lower surfaces of the first redistribution layer 110 . To this end, the wiring pattern 112 may be made of a conductive material. Here, the wiring pattern 112 may be formed of W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, or a combination thereof. For example, the wiring pattern 112 may be made of Cu.

제1재배선층(110)과 제2재배선층(110')은 3D 비아(115)를 통하여 전기적으로 연결될 수 있다. 이때, 3D 비아(115)는 높은 종횡비(High Aspect-Ratio)를 가질 수 있다. The first redistribution layer 110 and the second redistribution layer 110 ′ may be electrically connected through the 3D via 115 . In this case, the 3D via 115 may have a high aspect ratio.

제2재배선층(110')은 절연층(113), 배선패턴(114) 및 접속패드영역(114')을 포함할 수 있다. 절연층(113) 및 배선패턴(114)은 절연층(111) 및 배선패턴(112)과 동일하게 이루어질 수 있다. The second redistribution layer 110 ′ may include an insulating layer 113 , a wiring pattern 114 , and a connection pad region 114 ′. The insulating layer 113 and the wiring pattern 114 may be formed in the same manner as the insulating layer 111 and the wiring pattern 112 .

즉, 제1재배선층(110)과 제2재배선층(110')은 각각 다수의 절연층(113)과 배선패턴(114)을 포함하는 다층 구조일 수 있으며, 이때 제1재배선층(110)의 층 수는 제2재배선층(110')의 층 수보다 많은 것으로 한다.That is, the first redistribution layer 110 and the second redistribution layer 110 ′ may have a multilayer structure including a plurality of insulating layers 113 and wiring patterns 114 , respectively, and in this case, the first redistribution layer 110 . The number of layers is set to be greater than the number of layers of the second redistribution layer 110'.

이와 같은 제1재배선층(110)과 제2재배선층(110')의 차이는 제1재배선층(110)에는 다수의 수동소자(122)와 반도체 칩(121)이 포함되는 구조로, 수동소자(122)와 반도체 칩(121)들이 제1재배선층(110)의 배선패턴(112)에 연결되는 구조가 된다.The difference between the first redistribution layer 110 and the second redistribution layer 110' is that the first redistribution layer 110 includes a plurality of passive elements 122 and semiconductor chips 121, and the passive elements 122 and the semiconductor chips 121 are connected to the wiring pattern 112 of the first redistribution layer 110 .

따라서 제1재배선층(110)은 제2재배선층(110')에 비하여 집적도가 더 높으며, 층 수 또한 더 많은 층을 포함한다.Accordingly, the first redistribution layer 110 has a higher degree of integration than the second redistribution layer 110 ′, and includes a larger number of layers.

예를 들어 제1재배선층(110)은 3 내지 15층의 범위일 수 있으며, 바람직하게는 3 내지 7층으로 이루어질 수 있다.For example, the first redistribution layer 110 may have a range of 3 to 15 layers, and preferably 3 to 7 layers.

이에 대하여 제2재배선층(110')은 2 내지 5층의 층 수로 형성될 수 있으며, 바람직하게는 2층 또는 3층 구조로 형성될 수 있다.In contrast, the second redistribution layer 110 ′ may be formed in a number of 2 to 5 layers, and preferably may have a 2 or 3 layer structure.

또한, 제1재배선층(110)의 배선패턴(112)은 다층으로 배치되되, 각각의 층마다 두께가 서로 다를 수 있다.In addition, the wiring pattern 112 of the first redistribution layer 110 is disposed in multiple layers, and each layer may have a different thickness.

특히 최상부와 최하부의 배선패턴(112)은 최상부와 최하부 사이에 배치되는 배선패턴들에 비하여 상대적으로 더 두껍게 형성된다.In particular, the uppermost and lowermost wiring patterns 112 are relatively thicker than the wiring patterns disposed between the uppermost and lowermost portions.

이는 앞서 설명한 바와 같이 최상위 절연층 또는 UBM층을 포함하지 않기 때문에, 중앙에 배치되는 다른 배선패턴들에 비하여 더 두껍게 형성하여 UBM층의 역할도 수행할 수 있게 된다.As described above, since it does not include the uppermost insulating layer or the UBM layer, it is formed thicker than other wiring patterns disposed in the center to also perform the role of the UBM layer.

예를 들어 다층의 배선패턴(112)에서 최상부와 최하부의 배선패턴은 1 내지 100μm의 범위로 형성될 수 있으며, 5 내지 30μm의 두께가 바람직하다.For example, in the multi-layered wiring pattern 112 , the uppermost and lowermost wiring patterns may be formed in a range of 1 to 100 μm, and a thickness of 5 to 30 μm is preferable.

이에 대하여 최상부와 최하부 사이의 배선패턴의 두께는 0.1 내지 30μm의 범위로 형성할 수 있으며, 바람직하게는 1 내지 15μm의 두께로 형성된다. On the other hand, the thickness of the wiring pattern between the uppermost part and the lowermost part can be formed in the range of 0.1 to 30 µm, and preferably, it is formed to have a thickness of 1 to 15 µm.

접속패드영역(114')은 제2재배선층(110')의 하면에서 노출되도록 형성될 수 있다. 접속패드영역(114')은 외부접속 단자(130)를 제2재배선층(110')과 연결하기 위한 것이다. 접속패드영역(114')은 증착 또는 스터퍼링 방식으로 형성될 수 있다. 이때, 접속패드영역(114')은 Cr/Cr-Cu/Cu, Ti-W/Cu 또는 Al/Ni-v/Cu로 이루어질 수 있다. The connection pad region 114 ′ may be formed to be exposed from the lower surface of the second redistribution layer 110 ′. The connection pad region 114 ′ is for connecting the external connection terminal 130 to the second rewiring layer 110 ′. The connection pad region 114 ′ may be formed by a deposition method or a stuffing method. In this case, the connection pad region 114 ′ may be made of Cr/Cr-Cu/Cu, Ti-W/Cu, or Al/Ni-v/Cu.

접속패드영역(114')은 배선패턴을 통하여 3D 비아(115)와 연결될 수 있다. 또한, 접속패드영역(114')은 그 하부에 외부접속 단자(130)가 구비될 수 있다.The connection pad region 114 ′ may be connected to the 3D via 115 through a wiring pattern. In addition, the connection pad region 114 ′ may have an external connection terminal 130 disposed thereunder.

한편, 재배선층(110, 110')은 복수의 층으로 이루어질 수 있다. 즉, 재배선층(110, 110')은 반도체 칩(121, 123, 124)의 종류 및 수량에 따라 절연층(111, 113) 및 배선패턴(112, 114)이 복수의 층으로 이루어질 수 있다. Meanwhile, the redistribution layers 110 and 110' may be formed of a plurality of layers. That is, in the redistribution layers 110 and 110 ′, the insulating layers 111 and 113 and the wiring patterns 112 and 114 may be formed of a plurality of layers according to the type and quantity of the semiconductor chips 121 , 123 and 124 .

반도체 칩(121, 123, 124)은 디지털 칩 또는 아날로그 칩을 포함할 수 있다. 또한, 반도체 칩(121, 123, 124)은 시스템 LSI(large scale integration)와 같은 로직 칩 또는 메모리 칩을 포함할 수 있다. 여기서, 반도체 칩(121)은 아날로그 반도체 칩이고, 반도체 칩(123)은 디지털 반도체 칩일 수 있다. 그러나 이에 한정되지 않고, 반도체 칩(121)은 디지털 반도체 칩이고, 반도체 칩(123)은 아날로그 반도체 칩일 수도 있다. The semiconductor chips 121 , 123 , and 124 may include digital chips or analog chips. Also, the semiconductor chips 121 , 123 , and 124 may include a logic chip or a memory chip such as a system large scale integration (LSI). Here, the semiconductor chip 121 may be an analog semiconductor chip, and the semiconductor chip 123 may be a digital semiconductor chip. However, the present invention is not limited thereto, and the semiconductor chip 121 may be a digital semiconductor chip, and the semiconductor chip 123 may be an analog semiconductor chip.

제3반도체 칩(124)이 제1재배선층(110)에서 반도체 칩(121, 123)과 대향하는 면에 구비될 수 있다. 즉, 제3반도체 칩(124)은 제1재배선층(110)과 제2재배선층(110') 사이에 구비될 수 있다. 또한, 반도체 칩(124)은 칩 패드(124a)를 통하여 제1재배선층(110)의 배선패턴(112)에 연결될 수 있다. 여기서, 제1재배선층(110)과 제2재배선층(110') 사이는 반도체 칩(124)을 둘러쌓도록 제2몰드(140')가 구비될 수 있다.A third semiconductor chip 124 may be provided on a surface of the first redistribution layer 110 opposite to the semiconductor chips 121 and 123 . That is, the third semiconductor chip 124 may be provided between the first redistribution layer 110 and the second redistribution layer 110 ′. Also, the semiconductor chip 124 may be connected to the wiring pattern 112 of the first redistribution layer 110 through the chip pad 124a. Here, a second mold 140 ′ may be provided between the first redistribution layer 110 and the second redistribution layer 110 ′ to surround the semiconductor chip 124 .

수동소자(122)는 반도체 칩(121, 123, 124)의 구동하거나 기능을 보조하기 위한 소자일 수 있다. 수동소자(122)는 저항, 커패시터, 및 코일을 포함할 수 있다. 또한, 수동소자(122)는 IPD(Integrated passive device)일 수 있다. 여기서, 수동소자(122)는 밸룬(balun), 필터, 커플러 및 다이플레서 중 어느 하나일 수 있지만, 이에 한정되지 않는다. The passive element 122 may be an element for driving the semiconductor chips 121 , 123 , and 124 or supporting a function. The passive element 122 may include a resistor, a capacitor, and a coil. Also, the passive device 122 may be an integrated passive device (IPD). Here, the passive element 122 may be any one of a balun, a filter, a coupler, and a diplexer, but is not limited thereto.

이때, 반도체 칩(121, 123) 및 수동소자(122) 사이의 간격은 최소 50㎛에서 최대 150㎛일 수 있으며, 바람직한 간격의 범위는 75 내지 150㎛인 것으로 한다. 반도체 칩(121, 123) 및 수동소자(122)는 솔더(125)를 통하여 제1재배선층(110)에 실장될 수 있다. 여기서, 반도체 칩(121, 123) 및 수동소자(122)는 절연층(111)이 제거된 배선패턴(112) 상에 실장될 수 있다.In this case, the interval between the semiconductor chips 121 and 123 and the passive element 122 may be a minimum of 50 μm and a maximum of 150 μm, and a preferred range of the interval is 75 to 150 μm. The semiconductor chips 121 and 123 and the passive element 122 may be mounted on the first redistribution layer 110 through the solder 125 . Here, the semiconductor chips 121 and 123 and the passive element 122 may be mounted on the wiring pattern 112 from which the insulating layer 111 is removed.

외부접속 단자(130)는 반도체 패키지(100)의 신호 입력 또는 신호 출력을 위한 단자일 수 있다. 즉, 외부접속 단자(130)는 반도체 패키지(100)를 인쇄회로기판 등의 보드(board) 상에 실장하기 위한 연결 단자일 수 있다. The external connection terminal 130 may be a terminal for signal input or signal output of the semiconductor package 100 . That is, the external connection terminal 130 may be a connection terminal for mounting the semiconductor package 100 on a board such as a printed circuit board.

외부접속 단자(130)는 접속패드영역(114')의 하면에 형성될 수 있다. 따라서 외부접속 단자(130)는 접속패드영역(114') 및 배선패턴(112)을 통하여 반도체 칩(121, 123) 또는 수동소자(122)와 전기적으로 연결될 수 있다.The external connection terminal 130 may be formed on the lower surface of the connection pad area 114 ′. Accordingly, the external connection terminal 130 may be electrically connected to the semiconductor chips 121 and 123 or the passive element 122 through the connection pad region 114 ′ and the wiring pattern 112 .

외부접속 단자(130)는 솔더 범프(solder bump)를 포함할 수 있다. 여기서, 외부접속 단자(130)는 Sn, Au, Ag, Ni, In, Bi, Sb, Cu, Zn, Pb 또는 이들의 조합 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일례로, 솔더는 SAC(Sn-Ag-Cu)계열로 이루어질 수 있다. 이때, 솔더 범프는 볼 형상일 수 있다.The external connection terminal 130 may include a solder bump. Here, the external connection terminal 130 may include Sn, Au, Ag, Ni, In, Bi, Sb, Cu, Zn, Pb, or a combination thereof, but is not limited thereto. For example, the solder may be formed of a SAC (Sn-Ag-Cu) series. In this case, the solder bump may have a ball shape.

몰드(140, 140')는 제1몰드(140) 및 제2몰드(140')를 포함할 수 있다.The molds 140 and 140 ′ may include a first mold 140 and a second mold 140 ′.

제1몰드(140)는 제1재배선층(110)의 상부에서 복수의 반도체 칩(121, 123) 및 복수의 수동소자(122)를 덮도록 구비될 수 있다. 여기서, 제1몰드(140)는 에폭시 수지(Epoxy Resin)로 이루어질 수 있다. 이때, 제1몰드(140)는 진공 프린팅 성형 인쇄법(VPES; Vacuum Printing Encapsulation System)에 의해 형성될 수 있다. The first mold 140 may be provided to cover the plurality of semiconductor chips 121 and 123 and the plurality of passive devices 122 on the first redistribution layer 110 . Here, the first mold 140 may be made of an epoxy resin. In this case, the first mold 140 may be formed by a vacuum printing encapsulation system (VPES).

제2몰드(140')는 제1재배선층(110)과 제2재배선층(110') 사이에서 반도체 칩(124)을 둘러쌓도록 구비될 수 있다. 제2몰드(140')는 레이저를 이용하여 3D 비아(115)를 형성하는 경우, LDS(Laser Direct Structuring)용 EMC(Epoxy Mold Compound) 일 수 있다. 선택적으로, 제2몰드(140')는 제1몰드(140)와 동일한 물질로 형성될 수 있다.The second mold 140 ′ may be provided to surround the semiconductor chip 124 between the first redistribution layer 110 and the second redistribution layer 110 ′. The second mold 140 ′ may be an epoxy mold compound (EMC) for laser direct structuring (LDS) when the 3D via 115 is formed using a laser. Optionally, the second mold 140 ′ may be formed of the same material as the first mold 140 .

도 2는 본 발명의 제1변형예에 따른 반도체 패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package according to a first modification of the present invention.

제1변형예에 따른 반도체 패키지(100-1)는 도 1의 반도체 패키지(100)와 비교하여, 배선패턴(112)이 일부를 제외하고 외부로 노출되지 않도록 구비되고, 일부 노출된 배선패턴(112) 상에 반도체 칩(121) 및 수동소자(122)가 실장되는 구조를 갖는다. 그 외의 구성은 도 1의 반도체 패키지(100)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of FIG. 1 , the semiconductor package 100-1 according to the first modification is provided such that the wiring pattern 112 is not exposed to the outside except for a part, and the partially exposed wiring pattern ( The semiconductor chip 121 and the passive element 122 are mounted on the 112 . Since other configurations are the same as those of the semiconductor package 100 of FIG. 1 , a detailed description thereof will be omitted.

이때, 반도체 패키지(100-1)는 추가의 절연층(111a)이 상측에 구비된 배선패턴(112)을 덮도록 구비될 수 있다. 여기서, 반도체 칩(121) 및 수동소자(122)는 절연층(111a)이 제거된 배선패턴(112) 상에 실장될 수 있다. 즉, 절연층(111a)은 반도체 칩(121) 및 수동소자(122)에 대응하는 위치를 제외하고 상측에 구비된 배선패턴(112)을 덮도록 구비될 수 있다.In this case, the semiconductor package 100 - 1 may be provided such that an additional insulating layer 111a covers the wiring pattern 112 provided on the upper side. Here, the semiconductor chip 121 and the passive element 122 may be mounted on the wiring pattern 112 from which the insulating layer 111a is removed. That is, the insulating layer 111a may be provided to cover the wiring pattern 112 provided on the upper side except for positions corresponding to the semiconductor chip 121 and the passive element 122 .

이와 같은 제1재배선층(110)은 ETS(Embedded Trace Substrate)일 수 있다. 이에 의해, 제1재배선층(110)은 고속 신호 및 RF 트레이스 기능을 구현할 수 있다The first redistribution layer 110 may be an Embedded Trace Substrate (ETS). Accordingly, the first redistribution layer 110 may implement a high-speed signal and RF trace function.

도 3은 본 발명의 제2변형예에 따른 반도체 패키지의 단면도이다. 3 is a cross-sectional view of a semiconductor package according to a second modification of the present invention.

제2변형예에 따른 반도체 패키지(100-2)는 제1실시예의 반도체 패키지(100)와 비교하여, 외부로 노출된 배선패턴(112) 상에 흑화처리를 수행한 뒤, 배선패턴(112) 상에 반도체 칩(121) 및 수동소자(122)가 실장되는 구조를 갖는다. 그 외의 구성은 제1실시예의 반도체 패키지(100)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100 of the first embodiment, the semiconductor package 100 - 2 according to the second modified example performs blackening treatment on the wiring pattern 112 exposed to the outside, and then the wiring pattern 112 . It has a structure in which the semiconductor chip 121 and the passive element 122 are mounted thereon. Since other configurations are the same as those of the semiconductor package 100 of the first embodiment, a detailed description thereof will be omitted.

또한, 몰드(140)의 상부에 코팅층(160)을 더 포함할 수 있다. 상기 코팅층(160)은 폴리이미드(PI)로 이루어질 수 있으며, 재배선의 증가에 의한 기판의 뒤틀림(warpage)을 감소시키도록 제어하여 제조 공정상 기판의 핸들링을 개선할 수 있다.In addition, the coating layer 160 may be further included on the mold 140 . The coating layer 160 may be made of polyimide (PI), and may improve handling of the substrate in a manufacturing process by controlling to reduce warpage of the substrate due to an increase in redistribution.

이후의 변형예들에서도 코팅층(160)을 포함하는 것으로 도시하였으나, 당연히 코팅층(160)을 생략한 구조로도 변형될 수 있다.Although it is illustrated that the coating layer 160 is included in the subsequent modified examples, the structure may also be modified in which the coating layer 160 is omitted.

여기서, 제2변형예에 따른 반도체 패키지(100-2)는 제1실시예의 반도체 패키지(100)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-2 according to the second modification has been illustrated and described as being based on the semiconductor package 100 of the first embodiment, but is not limited thereto, and may be applied to a semiconductor package according to another modification. Of course.

보다 구체적으로, 제1재배선층(110)은 절연층(111), 배선패턴(112) 및 접속패드영역(114')을 포함하되, 상측 배선패턴(112)이 절연층(111)의 상측으로 노출될 수 있다.More specifically, the first redistribution layer 110 includes an insulating layer 111 , a wiring pattern 112 , and a connection pad region 114 ′, wherein the upper wiring pattern 112 extends above the insulating layer 111 . may be exposed.

이때, 제2변형예에 따른 반도체 패키지(100-2)는 노출된 배선패턴(112) 상에 산화층(111b)이 구비될 수 있다. 여기서, 산화층(111b)은 흑화처리에 의해 형성될 수 있다. 흑화처리(black oxidation)에 의해 생성된 산화층(111b)은 배선패턴(112)이 Cu로 형성될 경우, CuO, Cu2O 등과 같은 산화구리를 포함할 수 있다. 이와 같은 산화층(111b)은 수동소자(122) 및 반도체 칩(121)이 솔더(125)를 통하여 연결되는 부분에는 제거될 수 있다. In this case, in the semiconductor package 100 - 2 according to the second modification, an oxide layer 111b may be provided on the exposed wiring pattern 112 . Here, the oxide layer 111b may be formed by a blackening process. When the wiring pattern 112 is formed of Cu, the oxide layer 111b generated by black oxidation may include copper oxide such as CuO, Cu 2 O, or the like. The oxide layer 111b may be removed from a portion where the passive element 122 and the semiconductor chip 121 are connected through the solder 125 .

즉, 반도체 패키지(100-2)는 제1재배선층(110)에 포함되는 최상위에 구비된 절연층(111)을 대신하여 노출된 배선패턴(112) 상에 흑화처리에 의해 산화층(111b)을 형성하는 구조를 가질 수 있다. That is, in the semiconductor package 100 - 2 , an oxide layer 111b is formed by blackening on the exposed wiring pattern 112 instead of the insulating layer 111 provided on the uppermost portion included in the first redistribution layer 110 . It can have a structure to form.

이에 의해, 수동소자(122) 또는 반도체 칩(121, 123)은 노출된 배선패턴(112) 상에 직접 실장될 수 있다. 이때, 수동소자(122) 및 반도체 칩(121, 123)은 솔더링을 통하여 배선패턴(112) 상에 실장될 수 있다.Accordingly, the passive element 122 or the semiconductor chips 121 and 123 may be directly mounted on the exposed wiring pattern 112 . In this case, the passive element 122 and the semiconductor chips 121 and 123 may be mounted on the wiring pattern 112 through soldering.

이와 같이 제1재배선층(110)에서 최상위 절연층이 제외됨으로써, 반도체 패키지(100-2)는 비용을 절감하고 공정을 단순화할 수 있다. 도 4는 본 발명의 제3변형예에 따른 반도체 패키지의 단면도이다. As described above, since the uppermost insulating layer is excluded from the first redistribution layer 110 , the semiconductor package 100 - 2 may reduce costs and simplify processes. 4 is a cross-sectional view of a semiconductor package according to a third modified example of the present invention.

제3변형예에 따른 반도체 패키지(100-3)는 제1실시예의 반도체 패키지(100-1)와 비교하여, 실드층(150)이 제1몰드(140)의 외면을 따라 구비되는 구조를 갖는다. 그 외의 구성은 제1변형예의 반도체 패키지(100-1)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100-1 of the first embodiment, the semiconductor package 100-3 according to the third modified example has a structure in which the shield layer 150 is provided along the outer surface of the first mold 140 . . Since the other configuration is the same as that of the semiconductor package 100-1 of the first modification, a detailed description thereof will be omitted.

여기서, 제3변형예에 따른 반도체 패키지(100-3)는 제1변형예의 반도체 패키지(100-1)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 제1실시예 및 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-3 according to the third modification has been illustrated and described as being based on the semiconductor package 100-1 of the first modification, but the present invention is not limited thereto. Of course, it can also be applied to a semiconductor package.

보다 구체적으로, 실드층(150)은 재배선층(110, 110')의 측면까지 연장되도록 구비될 수 있다. 아울러, 실드층(150)은 반도체 패키지(100-3)의 측면에서 제2몰드(140')까지 연장되게 형성될 수 있다. 즉, 실드층(150)은 제1몰드(140)의 외면을 따라 구비되되, 제1재배선층(110) 및 제2재배선층(110')의 측면까지 연장되도록 구비될 수 있다. 실드층(150)은 EMI(Electromagnetic Interference) 차폐 기능을 가질 수 있다. More specifically, the shield layer 150 may be provided to extend to side surfaces of the redistribution layers 110 and 110 ′. In addition, the shield layer 150 may be formed to extend from the side surface of the semiconductor package 100 - 3 to the second mold 140 ′. That is, the shield layer 150 may be provided along the outer surface of the first mold 140 , and may be provided to extend to side surfaces of the first redistribution layer 110 and the second redistribution layer 110 ′. The shield layer 150 may have an electromagnetic interference (EMI) shielding function.

일례로, 실드층(150)은 전자파 차폐가 가능한 금속 소재로 이루어질 수 있다. 다른 예로, 실드층(150)은 특정한 전자파를 흡수할 수 있는 소재로 이루어질 수 있다. 예를 들면, 실드층(150)은 페라이트로 이루어질 수 있다. For example, the shield layer 150 may be made of a metal material capable of shielding electromagnetic waves. As another example, the shield layer 150 may be made of a material capable of absorbing a specific electromagnetic wave. For example, the shield layer 150 may be made of ferrite.

이때, 실드층(150)은 메탈 시드(metal seed)를 이용한 스퍼터(sputter) 공정에 의해 형성될 수 있다. 선택적으로, 실드층(150)은 메탈 캔(metal can)을 이용한 SMT 공정에 의해 형성될 수도 있다. 또한, 실드층(150)은 페라이트와 같은 전자파 흡수 소재로 제1몰드(140)를 구성함으로써 생략될 수 있다.In this case, the shield layer 150 may be formed by a sputtering process using a metal seed. Optionally, the shield layer 150 may be formed by an SMT process using a metal can. Also, the shield layer 150 may be omitted by forming the first mold 140 with an electromagnetic wave absorbing material such as ferrite.

도 5는 본 발명의 제4변형예에 따른 반도체 패키지로서, (a)는 제4형예의 단면도이며, (b)는 제4변형예에 몰드가 추가로 채워진 상태의 단면도이고, (c)는 제4변형예가 인쇄회로기판에 실장된 상태의 단면도이다. 5 is a semiconductor package according to a fourth modification of the present invention, wherein (a) is a cross-sectional view of the fourth modification, (b) is a cross-sectional view of a state in which a mold is additionally filled in the fourth modification, (c) is The fourth modified example is a cross-sectional view of a state mounted on a printed circuit board.

제4변형예에 따른 반도체 패키지(100-4)는 제1변형예의 반도체 패키지(100-1)와 비교하여, 제2재배선층(110')이 생략되고, 연결패드(116) 및 방열패드(117)가 구비되는 구조를 갖는다. 그 외의 구성은 제1변형예의 반도체 패키지(100-1)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100-1 of the first modification, in the semiconductor package 100-4 according to the fourth modification, the second redistribution layer 110' is omitted, and the connection pad 116 and the heat dissipation pad ( 117) is provided. Since the other configuration is the same as that of the semiconductor package 100-1 of the first modification, a detailed description thereof will be omitted.

여기서, 제4변형예에 따른 반도체 패키지(100-4)는 제1변형예의 반도체 패키지(100-1)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 제1실시예 및 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor package 100-4 according to the fourth modification has been illustrated and described as being based on the semiconductor package 100-1 of the first modification, but the present invention is not limited thereto. Of course, it can also be applied to a semiconductor package.

보다 구체적으로, 도 5의 (a)에 도시된 바와 같이, 제4변형예에 따른 반도체 패키지(100-4)는 3D 비아(115) 및 반도체 칩(124)의 일면이 노출될 수 있다. 여기서, 3D 비아(115)의 노출면 상에 연결패드(116)가 구비될 수 있다. 또한, 반도체 칩(124)의 노출면 상에 방열패드(117)가 구비될 수 있다. 여기서, 연결패드(116) 및 방열패드(117)는 열전도성이 우수한 재질로 이루어질 수 있다. More specifically, as shown in FIG. 5A , in the semiconductor package 100 - 4 according to the fourth modification, the 3D via 115 and one surface of the semiconductor chip 124 may be exposed. Here, the connection pad 116 may be provided on the exposed surface of the 3D via 115 . In addition, a heat dissipation pad 117 may be provided on the exposed surface of the semiconductor chip 124 . Here, the connection pad 116 and the heat dissipation pad 117 may be made of a material having excellent thermal conductivity.

이에 의해, 도 5의 (a)의 반도체 패키지는 공간을 최소한으로 사용하면서 방열 효과를 향상시킬 수 있다.Accordingly, the semiconductor package of FIG. 5A can improve the heat dissipation effect while using the minimum space.

도 5의 (b)에 도시된 바와 같이, 반도체 패키지(100-4)는 연결패드(116)와 방열패드(117) 사이가 몰드(141)로 채워질 수 있다. 여기서, 몰드(141)는 몰드(140, 140')와 동일한 재질로 이루어질 수 있다. As shown in FIG. 5B , in the semiconductor package 100 - 4 , a space between the connection pad 116 and the heat dissipation pad 117 may be filled with a mold 141 . Here, the mold 141 may be made of the same material as the molds 140 and 140 ′.

이에 의해, 도 5의 (b)의 반도체 패키지는 도 5의 (a)의 반도체 패키지에 비하여 외부로 노출되는 연결패드(116) 및 방열패드(117)의 파손을 방지할 수 있다.Accordingly, the semiconductor package of FIG. 5B can prevent damage to the connection pad 116 and the heat dissipation pad 117 exposed to the outside compared to the semiconductor package of FIG. 5A .

도 5의 (c)에 도시된 바와 같이, 반도체 패키지(100-4)는 연결패드(116) 및 방열패드(117)를 통하여 인쇄회로기판(10) 상에 실장될 수 있다. 이때, 연결패드(116) 및 방열패드(117)는 솔더(11)를 통하여 인쇄회로기판(10) 상의 패드(12)에 실장될 수 있다. As shown in FIG. 5C , the semiconductor package 100 - 4 may be mounted on the printed circuit board 10 through the connection pad 116 and the heat dissipation pad 117 . In this case, the connection pad 116 and the heat dissipation pad 117 may be mounted on the pad 12 on the printed circuit board 10 through the solder 11 .

이에 의해, 도 5의 (c)의 반도체 패키지는 반도체 칩(124)에 의해 발생하는 열을 인쇄회로기판(10)을 통하여 외부로 방출함으로써, 방열특성을 향상시킬 수 있다.Accordingly, in the semiconductor package of FIG. 5C , heat generated by the semiconductor chip 124 is radiated to the outside through the printed circuit board 10 , thereby improving heat dissipation characteristics.

도 6은 본 발명의 제5변형예에 따른 반도체 패키지의 단면도이며, 도 7은 본 발명의 제6변형예에 따른 반도체 패키지의 단면도이며, 도 8은 본 발명의 제7변형예에 따른 반도체 패키지의 단면도이다.6 is a cross-sectional view of a semiconductor package according to a fifth modification of the present invention, FIG. 7 is a cross-sectional view of a semiconductor package according to a sixth modification of the present invention, and FIG. 8 is a semiconductor package according to a seventh modification of the present invention. is a cross section of

제5변형예 내지 제7변형예에 따른 반도체 패키지(100-5 ~ 100-7)는 제1변형예의 반도체 패키지(100-1)와 비교하여, 재배선층(110, 110') 중 적어도 하나의 배선패턴의 일부가 실드층(150)까지 연장 형성되는 구조를 갖는다. 그 외의 구성은 제1변형예의 반도체 패키지(100-1)와 동일하므로 구체적인 설명은 생략한다. Compared to the semiconductor package 100-1 of the first modification, the semiconductor packages 100-5 to 100-7 according to the fifth to seventh modifications have at least one of the redistribution layers 110 and 110'. A portion of the wiring pattern has a structure in which it extends to the shield layer 150 . Since the other configuration is the same as that of the semiconductor package 100-1 of the first modification, a detailed description thereof will be omitted.

여기서, 제5변형예 내지 제7변형예에 따른 반도체 패키지(100-5 ~ 100-7)는 제1변형예의 반도체 패키지(100-1)에 기반한 것으로 도시되고 설명되었으나, 이에 한정되지 않고, 제1실시예 및 다른 변형예에 따른 반도체 패키지에도 적용될 수 있음은 물론이다.Here, the semiconductor packages 100-5 to 100-7 according to the fifth to seventh modifications are illustrated and described as being based on the semiconductor package 100-1 of the first modification, but are not limited thereto, and Of course, it can be applied to the semiconductor package according to the first embodiment and other modified examples.

보다 구체적으로, 도 6을 참조하면, 제5변형예에 따른 반도체 패키지(100-5)는 실드층(150)이 제1재배선층(110)의 측벽 그라운드 라인(112')과 접지될 수 있다. 즉, 제1재배선층(110)의 배선패턴(112)은 실드층(150)에 연결되도록 연장 형성되는 그라운드 라인(112')을 포함할 수 있다. 이때, 제2재배선층(110')의 배선패턴(112)은 실드층(150)까지 연장되지 않는다. 즉, 실드층(150)은 제2재배선층(110')의 측벽 그라운드 라인과 접지되지 않을 수 있다. More specifically, referring to FIG. 6 , in the semiconductor package 100 - 5 according to the fifth modification, the shield layer 150 may be grounded with the sidewall ground line 112 ′ of the first redistribution layer 110 . . That is, the wiring pattern 112 of the first redistribution layer 110 may include a ground line 112 ′ extending to be connected to the shield layer 150 . In this case, the wiring pattern 112 of the second redistribution layer 110 ′ does not extend to the shield layer 150 . That is, the shield layer 150 may not be grounded with the sidewall ground line of the second redistribution layer 110 ′.

도 7을 참조하면, 제6변형예에 따른 반도체 패키지(100-6)는 실드층(150)이 제2재배선층(110')의 측벽 그라운드 라인(114")과 접지될 수 있다. 즉, 제2재배선층(110')의 배선패턴(114)은 실드층(150)에 연결되도록 연장 형성되는 그라운드 라인(114")을 포함할 수 있다. 이때, 제1재배선층(110)의 배선패턴은 실드층(150)까지 연장되지 않는다. 즉, 실드층(150)은 제1재배선층(110)의 측벽 그라운드 라인과 접지되지 않을 수 있다. Referring to FIG. 7 , in the semiconductor package 100 - 6 according to the sixth modification, the shield layer 150 may be grounded with the sidewall ground line 114 ″ of the second redistribution layer 110 ′. That is, The wiring pattern 114 of the second redistribution layer 110 ′ may include a ground line 114 ″ extending to be connected to the shield layer 150 . In this case, the wiring pattern of the first redistribution layer 110 does not extend to the shield layer 150 . That is, the shield layer 150 may not be grounded with the sidewall ground line of the first redistribution layer 110 .

도 8을 참조하면, 제7변형예에 따른 반도체 패키지(100-7)는 실드층(150)이 제1재배선층(110)의 측벽 그라운드 라인(112') 및 제2재배선층(110')의 측벽 그라운드 라인(114")과 접지될 수 있다. 즉, 실드층(150)은 제1재배선층(110) 및 제2재배선층(110')의 측벽 그라운드 라인(112', 114") 모두와 접지될 수 있다. Referring to FIG. 8 , in the semiconductor package 100 - 7 according to the seventh modification, the shield layer 150 includes a sidewall ground line 112 ′ and a second redistribution layer 110 ′ of the first redistribution layer 110 . may be grounded with the sidewall ground line 114" of can be grounded with

도 9는 본 발명의 제2실시예에 따른 반도체 패키지의 단면도이다.9 is a cross-sectional view of a semiconductor package according to a second embodiment of the present invention.

제2실시예에 따른 반도체 패키지(200)는 재배선층(210, 210'), 메탈플레이트(212), 디지털 블록(221), 아날로그 블록(222), 외부접속 단자(230), 몰드(240, 240') 및 실드층(250)을 포함한다. The semiconductor package 200 according to the second embodiment includes redistribution layers 210 and 210 ′, a metal plate 212 , a digital block 221 , an analog block 222 , an external connection terminal 230 , a mold 240 , 240 ′) and a shield layer 250 .

여기서, 반도체 패키지(200)는 제1재배선층(210)의 상부에 아날로그 블록(222)이 구비되는 것을 제외하면, 제3변형예에 따른 반도체 패키지(100-3)와 동일하다. 즉, 재배선층(210, 210'), 3D 비아(215), 외부접속 단자(230), 몰드(240, 240) 및 실드층(250)은 도 4의 재배선층(110, 110'), 3D 비아(115), 외부접속 단자(130), 몰드(140, 140) 및 실드층(150)과 동일 또는 유사하므로 구체적인 설명은 생략한다.Here, the semiconductor package 200 is the same as the semiconductor package 100 - 3 according to the third modification, except that the analog block 222 is provided on the first redistribution layer 210 . That is, the redistribution layers 210 and 210', the 3D vias 215, the external connection terminals 230, the molds 240 and 240, and the shield layer 250 are the redistribution layers 110 and 110' of FIG. Since the via 115 , the external connection terminal 130 , the molds 140 and 140 , and the shield layer 150 are the same as or similar to each other, a detailed description thereof will be omitted.

디지털 블록(221)은 반도체 칩일 수 있다. 일례로, 디지털 블록(221)은 디지털 반도체 칩일 수 있다. 반도체 칩은 솔더(221a)를 통하여 제2재배선층(210')에 실장될 수 있다. The digital block 221 may be a semiconductor chip. For example, the digital block 221 may be a digital semiconductor chip. The semiconductor chip may be mounted on the second redistribution layer 210 ′ through the solder 221a.

아날로그 블록(222)은 수동소자 및 아날로그 반도체 칩을 포함할 수 있다. 여기서, 수동소자는 반도체 칩의 구동하거나 기능을 보조하기 위한 소자로서, 저항, 커패시터, 및 코일을 포함할 수 있다. 또한, 수동소자는 IPD, 밸룬, 필터, 커플러 및 다이플레서 중 어느 하나일 수 있지만, 이에 한정되지 않는다. 아날로그 반도체 칩 및 수동소자는 솔더를 통하여 제1재배선층(210)에 실장될 수 있다.The analog block 222 may include a passive element and an analog semiconductor chip. Here, the passive device is a device for driving a semiconductor chip or supporting a function, and may include a resistor, a capacitor, and a coil. In addition, the passive element may be any one of an IPD, a balun, a filter, a coupler, and a diplexer, but is not limited thereto. The analog semiconductor chip and the passive device may be mounted on the first redistribution layer 210 through solder.

이에 의해, 반도체 패키지(200)는 디지털 블록(221)과 아날로그 블록(222) 각각이 제1재배선층(210) 및 제2재배선층(210')에 대하여 동일한 면(일례로 상면)에 형성되기 때문에 제조가 용이할 수 있다.Accordingly, in the semiconductor package 200 , each of the digital block 221 and the analog block 222 is formed on the same surface (eg, an upper surface) with respect to the first redistribution layer 210 and the second redistribution layer 210 ′. Therefore, it may be easy to manufacture.

제2재배선층(210')은 배선패턴(214)의 일부가 실드층(250)까지 연장 형성될 수 있다. 즉, 실드층(250)은 제2재배선층(210')의 측벽 그라운드 라인(214")과 접지될 수 있다.In the second redistribution layer 210 ′, a portion of the wiring pattern 214 may be formed to extend to the shield layer 250 . That is, the shield layer 250 may be grounded with the sidewall ground line 214 ″ of the second redistribution layer 210 ′.

또한, 본 발명의 차폐 효과를 높이기 위하여 상기 실드층(150) 이외에 메탈플레이트(212)를 추가한다. 상기 메탈플레이트(212)는 디지털 블록(221)을 1차적으로 차폐하고, 실드층(150)이 2차적으로 차폐하도록 함으로써, 결국 복수의 차폐층 사용에 의해 차폐 효과를 높일 수 있다.In addition, in order to increase the shielding effect of the present invention, a metal plate 212 is added in addition to the shield layer 150 . The metal plate 212 primarily shields the digital block 221 and the shield layer 150 secondary shields, so that the shielding effect can be increased by using a plurality of shielding layers.

아울러, 3D 비아(215)는 평면상 디지털 블록(221)을 둘러쌓도록 구비될 수 있다. 즉, 3D 비아(215)는 디지털 블록(221)의 외측을 따라 구비될 수 있다. 상기 3D 비아(215)는 와이어 본딩, Cu Post 또는 레이저 홀 가공을 통해 혀여성될 수 있다.In addition, the 3D via 215 may be provided to surround the digital block 221 in a plan view. That is, the 3D via 215 may be provided along the outside of the digital block 221 . The 3D via 215 may be formed by wire bonding, Cu Post, or laser hole processing.

도 10에는 도 9의 A선에서의 3D 비아의 형상 차이를 확인할 수 있는 평면도를 도시하였다.FIG. 10 is a plan view showing a difference in the shape of the 3D via along the line A of FIG. 9 .

도 10의 (a)는 와이어 본딩, (b)는 포스트, (c)는 레이저 홀 가공에 의해 형성된 3D 비아(215)를 나타낸다.10 (a) shows a 3D via 215 formed by wire bonding, (b) a post, and (c) laser hole processing.

와이어 본딩과 포스트를 이용하여 형성된 3D 비아는 상호 분리되며 조밀하게 배치되는 평면상 점선형 구조로 배치되고, 레이저 홀 가공에 의해 형성되는 3D 비아는 사이에 틈이 발생하지 않는 평면상 일체의 선형 구조로 형성된다.The 3D vias formed using wire bonding and posts are arranged in a dotted-line structure on a plane that is separated from each other and densely arranged, and the 3D vias formed by laser hole processing have a linear structure with no gaps in between. is formed with

3D 비아(215)는 디지털 블록(221)의 둘레에 형성되어 디지털 블록(221)을 차폐하기 위한 것으로, 와이어 본딩과 포스트를 이용하여 형성할 때에는 최대한 조밀한 간격이 되도록 형성하여 차폐 효과를 높일 수 있다.The 3D via 215 is formed around the digital block 221 to shield the digital block 221. When formed using wire bonding and a post, the 3D via 215 is formed to be as dense as possible to increase the shielding effect. have.

레이저 홀 가공에 의해 형성된 3D 비아(215)는 틈이 없는 벽체 구조이며 따라서 차폐 효과를 더욱 높일 수 있다. The 3D via 215 formed by laser hole processing has a wall structure without gaps, and thus the shielding effect can be further increased.

도 11은 본 발명의 제8변형예에 따른 반도체 패키지의 단면도이다. 11 is a cross-sectional view of a semiconductor package according to an eighth modification of the present invention.

제8변형예에 따른 반도체 패키지(200-1)는 제2실시예에 따른 반도체 패키지(200)와 비교하여, 디지털 블록(223)이 제1재배선층(210)에 실장되며, 디지털 블록(223)이 테이프(224)에 의해 지지된다. 그 외의 구성은 제2실시예에 따른 반도체 패키지(200)와 동일하므로 구체적인 설명은 생략한다.Compared to the semiconductor package 200 according to the second embodiment, in the semiconductor package 200 - 1 according to the eighth modification, the digital block 223 is mounted on the first redistribution layer 210 , and the digital block 223 is mounted on the first redistribution layer 210 . ) is supported by tape 224 . Other configurations are the same as those of the semiconductor package 200 according to the second embodiment, and thus a detailed description thereof will be omitted.

디지털 블록(223)은 패드(223a)가 구비되는 제1면이 제1재배선층(210)을 향하고, 패드(223a)의 반대측인 제2면이 제2재배선층(210')을 향하도록 배치될 수 있다. 즉, 디지털 블록(223)은 제1재배선층(210)에 연결될 수 있다.The digital block 223 is disposed such that the first surface on which the pad 223a is provided faces the first redistribution layer 210 , and the second surface opposite to the pad 223a faces the second redistribution layer 210 ′. can be That is, the digital block 223 may be connected to the first redistribution layer 210 .

이에 의해, 반도체 패키지(200-1)는 디지털 블록(223)의 배선이 짧아지기 때문에 고속 처리를 안정적으로 수행할 수 있다.Accordingly, since the wiring of the digital block 223 is shortened in the semiconductor package 200 - 1 , high-speed processing can be stably performed.

또한, 테이프(224)에 의해 디지털 블록(223)의 후면으로 열방출이 용이하게 일어나게 되며, 따라서 열방출 특성이 향상된다.In addition, heat dissipation occurs easily to the rear surface of the digital block 223 by the tape 224, and thus heat dissipation characteristics are improved.

테이프(224)는 디지털 블록(223)과 제2재배선층(210') 사이에 구비될 수 있다. 테이프(224)는 디지털 블록(223)의 하면을 지지할 수 있다. 테이프(224)는 절연성 물질로 이루어질 수 있으며, 디지털 블록(223)이 접촉되는 면은 접착층이 구비될 수 있다. The tape 224 may be provided between the digital block 223 and the second redistribution layer 210 ′. The tape 224 may support the lower surface of the digital block 223 . The tape 224 may be made of an insulating material, and an adhesive layer may be provided on a surface that the digital block 223 is in contact with.

또한, 메탈플레이트(212)가 실드층(250)에 접하는 구조를 제공하여, 실드층(250)이 차폐기능을 수행함과 아울러 그라운드 역할을 수행하도록 구성한다.In addition, by providing a structure in which the metal plate 212 is in contact with the shield layer 250 , the shield layer 250 performs a shielding function and a ground function.

이에 의해, 반도체 패키지(200-1)는 그라운드가 커지는 효과를 가지므로 노이즈를 줄일 수 있는 동시에 차폐율을 향상시킬 수 있다.Accordingly, since the semiconductor package 200 - 1 has an effect of increasing the ground, noise can be reduced and a shielding rate can be improved.

도 12는 본 발명의 제9변형예에 따른 반도체 패키지의 단면도이며, 도 13은 본 발명의 제10변형예에 따른 반도체 패키지의 단면도이다. 12 is a cross-sectional view of a semiconductor package according to a ninth modification of the present invention, and FIG. 13 is a cross-sectional view of a semiconductor package according to a tenth modification of the present invention.

제9변형예 및 제10변형예에 따른 반도체 패키지(200-2, 200-3)는 제8변형예에 따른 반도체 패키지(200-1)와 비교하여, 실드층(250')이 하면으로 연장 형성되거나, 테이프가 생략되는 구조를 갖다. 그 외의 구성은 제8변형예에 따른 반도체 패키지(200-1)와 동일하므로 구체적인 설명은 생략한다.In the semiconductor packages 200 - 2 and 200 - 3 according to the ninth and tenth modifications, as compared with the semiconductor package 200 - 1 according to the eighth modification, the shield layer 250 ′ extends downward. It has a structure in which it is formed or the tape is omitted. Other configurations are the same as those of the semiconductor package 200 - 1 according to the eighth modification, and thus a detailed description thereof will be omitted.

도 12를 참조하면, 제9변형예에 따른 반도체 패키지(200-2)는 실드층(250')이 외부접속 단자(230) 부근까지 연장 형성될 수 있다. 즉, 실드층(250')의 하단(251)은 제2재배선층(210')으로부터 외부접속 단자(230) 측으로 더 연장되도록 구비될 수 있다.Referring to FIG. 12 , in the semiconductor package 200 - 2 according to the ninth modification, the shield layer 250 ′ may be formed to extend near the external connection terminal 230 . That is, the lower end 251 of the shield layer 250 ′ may be provided to further extend from the second redistribution layer 210 ′ toward the external connection terminal 230 .

이에 의해, 반도체 패키지(200-2)는 반도체 패키지를 인쇄회로기판에 부착할 때 정렬이 유리할 수 있고, 인쇄회로기판과 반도체 패키지 사이의 높이 차이를 실드층(250')으로 조정할 수 있다.Accordingly, the semiconductor package 200 - 2 may be advantageously aligned when the semiconductor package is attached to the printed circuit board, and the height difference between the printed circuit board and the semiconductor package may be adjusted by the shield layer 250 ′.

도 13을 참조하면, 제10변형예에 따른 반도체 패키지(200-3)는 디지털 블록(223)을 지지하는 테이프가 생략될 수 있다. 여기서, 디지털 블록(223)은 제2재배선층(210')과 이격될 있다. 즉, 디지털 블록(223)은 제2몰드(240')로 둘러싸일 수 있다. Referring to FIG. 13 , in the semiconductor package 200 - 3 according to the tenth modification, the tape supporting the digital block 223 may be omitted. Here, the digital block 223 may be spaced apart from the second redistribution layer 210 ′. That is, the digital block 223 may be surrounded by the second mold 240 ′.

이에 의해, 반도체 패키지(200-3)는 재배선층(210, 210') 사이를 동일한 제2몰드(240')로만 구성하여 외부 충격에 안전하게 보호될 수 있으므로 제품의 신뢰성을 향상시킬 수 있다. Accordingly, the semiconductor package 200 - 3 can be safely protected from external impact by configuring only the same second mold 240 ′ between the redistribution layers 210 and 210 ′, thereby improving product reliability.

도 14는 본 발명의 제3실시예에 따른 반도체 패키지의 단면도이다.14 is a cross-sectional view of a semiconductor package according to a third embodiment of the present invention.

제3실시예에 따른 반도체 패키지(300)는 재배선층(310, 310'), 디지털 블록(221), 상용칩(320), 외부접속 단자(230), 몰드(240, 240') 및 실드캔(350)을 포함한다. The semiconductor package 300 according to the third embodiment includes redistribution layers 310 and 310 ′, a digital block 221 , a commercial chip 320 , an external connection terminal 230 , molds 240 and 240 ′, and a shield can. (350).

여기서, 반도체 패키지(300)는 제1재배선층(210)의 상부에 상용칩(320)이 구비되는 것을 제외하면, 제9변형예에 따른 반도체 패키지(200-1)와 동일하다. 즉, 재배선층(210, 210'), 3D 비아(215), 외부접속 단자(230) 및 몰드(240, 240)는 도 10과 동일 또는 유사하므로 구체적인 설명은 생략한다.Here, the semiconductor package 300 is the same as the semiconductor package 200 - 1 according to the ninth modification, except that the commercial chip 320 is provided on the first redistribution layer 210 . That is, the redistribution layers 210 and 210 ′, the 3D vias 215 , the external connection terminals 230 , and the molds 240 and 240 are the same as or similar to those of FIG. 10 , and thus a detailed description thereof will be omitted.

상용칩(320)은 아날로그 블록으로서, 별도로 제작된 반도체 칩일 수 있다. 여기서, 상용칩(320)은 도 10의 아날로그 블록이 단일 패키지로 구성된 것일 수 있다. 일례로, 상용칩(320)은 반도체 패키지로서 제1반도체 칩(321) 및 제2반도체 칩(322)을 포함할 수 있다. 이때, 제1반도체 칩(321)은 솔더(323)를 통하여 제2반도체 칩(322)에 적층될 수 있다. 여기서, 하측에 구비되는 제2반도체 칩(322)은 비아(322b)가 구비될 수 있다. 제2반도체 칩의 패드(322a)는 솔더(324)를 통하여 제1재배선층(210)에 실장될 수 있다.The commercial chip 320 is an analog block and may be a separately manufactured semiconductor chip. Here, the commercial chip 320 may be a single package in which the analog block of FIG. 10 is configured. For example, the commercial chip 320 may include a first semiconductor chip 321 and a second semiconductor chip 322 as a semiconductor package. In this case, the first semiconductor chip 321 may be stacked on the second semiconductor chip 322 through the solder 323 . Here, the second semiconductor chip 322 provided on the lower side may be provided with a via 322b. The pad 322a of the second semiconductor chip may be mounted on the first redistribution layer 210 through the solder 324 .

이에 의해, 반도체 패키지(300)는 사전에 독립적으로 제작된 다양한 상용칩(320)을 자유롭게 실장하여 사용할 수 있다.Accordingly, the semiconductor package 300 may freely mount and use various commercially available chips 320 independently manufactured in advance.

실드캔(350)은 별도로 제작된 캔 타입일 수 있다. 이때, 실드캔(350)은 외부접속 단자(230) 부근까지 연장 형성될 수 있다. 즉, 실드캔(350)의 하단(351)은 제2재배선층(210')으로부터 외부접속 단자(230) 측으로 더 연장되도록 구비될 수 있다.The shield can 350 may be a separately manufactured can type. In this case, the shield can 350 may be formed to extend to the vicinity of the external connection terminal 230 . That is, the lower end 351 of the shield can 350 may be provided to further extend from the second redistribution layer 210 ′ toward the external connection terminal 230 .

이에 의해, 반도체 패키지(300)는 EMI 차폐 기능을 부가할 경우 차폐 구조를 용이하게 제조할 수 있다.Accordingly, the semiconductor package 300 can easily manufacture a shielding structure when an EMI shielding function is added.

도 15는 본 발명의 제11변형예에 따른 반도체 패키지의 단면도이다.15 is a cross-sectional view of a semiconductor package according to an eleventh modification of the present invention.

제11변형예에 따른 반도체 패키지(300-1)는 제3실시예에 따른 반도체 패키지(300)와 비교하여, 상용칩(320)이 실드캔(350)에 접촉된다. 그 외의 구성은 제3실시예에 따른 반도체 패키지(300)와 동일하므로 구체적인 설명은 생략한다.Compared to the semiconductor package 300 according to the third embodiment, the semiconductor package 300 - 1 according to the eleventh modification has a commercial chip 320 in contact with the shield can 350 . Other configurations are the same as those of the semiconductor package 300 according to the third embodiment, so a detailed description thereof will be omitted.

실드캔(350)은 상용칩(320)의 상면에 접촉되게 구비될 수 있다. 즉, 제1몰드(340)는 상용칩(320)의 상면을 제외한 측면을 덮도록 구비될 수 있다. 따라서 제1몰드(340)는 제3실시예의 반도체 패키지(300)에 비하여 얇게 구비될 수 있다.The shield can 350 may be provided in contact with the upper surface of the commercial chip 320 . That is, the first mold 340 may be provided to cover the side surfaces of the commercial chip 320 except for the top surface. Therefore, the first mold 340 may be provided thinner than the semiconductor package 300 of the third embodiment.

이에 의해, 반도체 패키지(300-1)는 상용칩(320)에서 발생하는 열이 실드캔(350)을 통하여 외부로 발산될 수 있다. 즉, 실드캔(350)은 상용칩(320)의 히트 싱크로서 기능할 수 있다.Accordingly, in the semiconductor package 300 - 1 , heat generated in the commercial chip 320 may be radiated to the outside through the shield can 350 . That is, the shield can 350 may function as a heat sink of the commercial chip 320 .

도 16은 본 발명의 제1실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다. 여기서, 제조 공정의 설명은 제3변형예의 반도체 패키지(100-3)를 기준으로 설명하다. 16 is a view for explaining a manufacturing process of the semiconductor package according to the first embodiment of the present invention. Here, the description of the manufacturing process will be described based on the semiconductor package 100 - 3 of the third modified example.

본 발명의 제1실시예에 따른 반도체 패키지의 제조 공정은 FOWLP의 칩-퍼스트(Chip-fist)/페이스-업(Face-up)과 칩-라스트(Chip-last)/페이스-다운(Face-down)을 조합한 방식으로 수행될 수 있다.The manufacturing process of the semiconductor package according to the first embodiment of the present invention includes FOWLP's Chip-fist/Face-up and Chip-last/Face-down. down) can be combined.

먼저, 제2재배선층(110')이 형성된다(도 16의 (a) 참조). 이때, 제2재배선층(110')은 캐리어 기판(미도시) 상에 형성될 수 있다. 또한, 제2재배선층(110')은 절연층(113) 및 배선패턴(114)으로 구성될 수 있다.First, the second redistribution layer 110 ′ is formed (see FIG. 16A ). In this case, the second redistribution layer 110 ′ may be formed on a carrier substrate (not shown). In addition, the second redistribution layer 110 ′ may include an insulating layer 113 and a wiring pattern 114 .

3D 비아(115)가 제2재배선층(110') 상에 형성된다(도 16의 (b) 참조). 이때, 3D 비아(115)는 제2재배선층(110')의 배선패턴(114)의 일부로부터 연장되게 형성될 수 있다.A 3D via 115 is formed on the second redistribution layer 110 ′ (see FIG. 16B ). In this case, the 3D via 115 may be formed to extend from a portion of the wiring pattern 114 of the second redistribution layer 110 ′.

반도체 칩(124)이 제2재배선층(110')의 일면에 접합된다(도 16의 (c) 참조). 이때, 반도체 칩(124)은 접착층을 통하여 제2재배선층(110')의 상면에 접합될 수 있다. The semiconductor chip 124 is bonded to one surface of the second redistribution layer 110 ′ (see FIG. 16C ). In this case, the semiconductor chip 124 may be bonded to the upper surface of the second redistribution layer 110 ′ through the adhesive layer.

제2몰드(140')가 제2재배선층(110')의 상면에 형성된다(도 16의 (d) 참조). 이때, 제2몰드(140')는 3D 비아(115)의 일면 및 반도체 칩(124)의 칩 패드(124a)가 노출되도록 형성될 수 있다.A second mold 140' is formed on the upper surface of the second redistribution layer 110' (refer to FIG. 16(d)). In this case, the second mold 140 ′ may be formed such that one surface of the 3D via 115 and the chip pad 124a of the semiconductor chip 124 are exposed.

제1재배선층(110)이 제2몰드(140') 상에 형성된다(도 16의 (e) 참조). 제1재배선층(110)은 반도체 칩(124) 및 3D 비아(115)가 배선패턴(112)에 연결되도록 형성될 수 있다. 이때, 제1재배선층(110)은 절연층(111) 및 배선패턴(112)이 3층으로 구성될 수 있다. 또한, 배선패턴(112)의 일부가 노출되게 형성될 수 있다.The first redistribution layer 110 is formed on the second mold 140 ′ (see FIG. 16E ). The first redistribution layer 110 may be formed such that the semiconductor chip 124 and the 3D via 115 are connected to the wiring pattern 112 . In this case, the first redistribution layer 110 may include an insulating layer 111 and a wiring pattern 112 in three layers. Also, a portion of the wiring pattern 112 may be exposed.

반도체 칩(121, 123) 및 수동소자(122)가 SMT 공정에 의해 제1재배선층(110) 상에 실장된다(도 16의 (f) 참조). 반도체 칩(121, 123) 및 수동소자(122)는 솔더(125)를 통하여 노출된 배선패턴(112) 상에 실장될 수 있다.The semiconductor chips 121 and 123 and the passive device 122 are mounted on the first redistribution layer 110 by an SMT process (refer to FIG. 16(f) ). The semiconductor chips 121 and 123 and the passive element 122 may be mounted on the wiring pattern 112 exposed through the solder 125 .

배선패턴(112) 상측에서 반도체 칩(121, 123) 및 수동소자(122)를 덮도록 제1몰드(140)가 형성된다(도 16의 (g) 참조). 이때, 진공 프린팅 성형 인쇄법(VPES)에 의해 제1몰드(140)가 형성될 수 있다.A first mold 140 is formed on the upper side of the wiring pattern 112 to cover the semiconductor chips 121 and 123 and the passive element 122 (refer to FIG. 16(g) ). In this case, the first mold 140 may be formed by a vacuum printing molding printing method (VPES).

제2재배선층(110')을 회전시킨 상태에서 접속패드영역(114')이 형성된 후 접속패드영역(114') 상에 외부접속 단자(130)가 형성된다(도 15의 (h) 참조). 여기서, 외부접속 단자(130)는 SAC 계열의 솔더 범프를 볼 형상으로 형성될 수 있다. 이때, 제2재배선층(110')의 캐리어 기판(미도시)을 제거한다. 또한, 접속패드영역(114')은 증착 또는 스퍼터링에 의해 제2재배선층(110')의 일면(도면에서 상면)에 형성될 수 있다.After the connection pad area 114' is formed in a state in which the second redistribution layer 110' is rotated, an external connection terminal 130 is formed on the connection pad area 114' (refer to FIG. 15(h)). . Here, the external connection terminal 130 may be formed in a ball shape of a solder bump of the SAC series. At this time, the carrier substrate (not shown) of the second redistribution layer 110 ′ is removed. In addition, the connection pad region 114 ′ may be formed on one surface (top surface in the drawing) of the second redistribution layer 110 ′ by deposition or sputtering.

선택적으로, 솔더 범프를 형성한 후 비감광성 절연막을 증착한 후 평탄화할 수 있다. 이에 의해, 제1재배선층(110)이 외부로 돌출되지 않도록 하여 제품의 신뢰성을 향상시킬 수 있다.Optionally, after forming the solder bumps, a non-photosensitive insulating film may be deposited and then planarized. Accordingly, the reliability of the product may be improved by preventing the first redistribution layer 110 from protruding to the outside.

제2재배선층(110')을 다시 회전시킨다(도 16의 (i) 참조). The second redistribution layer 110' is rotated again (see (i) of FIG. 16).

이 상태에서, 제1몰드(140)의 외면을 따라 실드층(150)이 형성된다(도 15의 (j) 참조). 이때, 실드층(150)은 메탈 시트들 이용한 스퍼터 공정에 의해 형성될 수 있다. 다른 예로, 실드층(150)은 메탈 캔을 이용한 SMT 공정에 의해 형성될 수 있다.In this state, the shield layer 150 is formed along the outer surface of the first mold 140 (refer to FIG. 15(j) ). In this case, the shield layer 150 may be formed by a sputtering process using metal sheets. As another example, the shield layer 150 may be formed by an SMT process using a metal can.

한편, 이와 같은 공정을 이용하여 제4변형예에 따른 반도체 패키지를 제조하는 경우, 제2재배선층(110')이 생략되기 때문에, 제2재배선층(110')을 대신하여 다른 캐리어 기판을 활용하여 빌드업 공정(도 16의 (b) 내지 (d) 참조)이 진행된 후 마지막에 연결패드(116) 및 방열패드(117)가 형성될 수 있다.On the other hand, in the case of manufacturing the semiconductor package according to the fourth modification using this process, since the second redistribution layer 110' is omitted, another carrier substrate is used instead of the second redistribution layer 110'. Thus, the connection pad 116 and the heat dissipation pad 117 may be finally formed after the build-up process (refer to FIGS. 16 (b) to (d)) is performed.

다른 예로서, 캐리어 기판에 연결패드(116) 및 방열패드(117)가 먼저 형성되고 빌드업 공정(도 16의 (b) 내지 (d) 참조)이 완료된 후에 캐리어 기판이 제거될 수도 있다. As another example, the carrier substrate may be removed after the connection pad 116 and the heat dissipation pad 117 are first formed on the carrier substrate and the build-up process (refer to FIGS. 16 (b) to 16 (d)) is completed.

이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.Although one embodiment of the present invention has been described above, the spirit of the present invention is not limited to the embodiments presented herein, and those skilled in the art who understand the spirit of the present invention can add components within the scope of the same spirit. , changes, deletions, additions, etc. may easily suggest other embodiments, but this will also fall within the scope of the present invention.

100, 200, 300 : 반도체 패키지
110, 110', 210, 210' : 재배선층 111, 113 : 절연층
112, 114, 212, 214 : 배선패턴 114' : UBM층
111b : 산화층
121, 123, 124, 221, 222 : 반도체 칩
124a : 칩 패드 122 : 수동소자
124, 125 : 솔더 130 : 외부접속 단자
140, 140', 141 : 몰드 150 : 실드층
125 : 언더필층 115 : 3D 비아
116 : 연결패드 117 : 방열패드100, 200, 300: semiconductor package
110, 110', 210, 210': redistribution layer 111, 113: insulating layer
112, 114, 212, 214: wiring pattern 114': UBM layer
111b: oxide layer
121, 123, 124, 221, 222: semiconductor chip
124a: chip pad 122: passive element
124, 125: Solder 130: External connection terminal
140, 140', 141: mold 150: shield layer
125: underfill layer 115: 3D via
116: connection pad 117: heat dissipation pad

Claims (16)

일면에 복수의 반도체 칩 및 복수의 수동소자가 실장되는 제1재배선층;
비아를 통하여 상기 제1재배선층에 전기적으로 연결되는 제2재배선층;
상기 제2재배선층의 하면에 형성되는 외부접속 단자;
상기 제1재배선층의 상부에서 상기 복수의 반도체 칩 및 상기 복수의 수동소자를 덮도록 구비되는 제1몰드; 및
상기 제1재배선층과 상기 제2재배선층 사이에 구비되는 제2몰드를 포함하며,
상기 제1재배선층 및 상기 제2재배선층 각각은 배선패턴 및 절연층을 포함하며, 복수의 층으로 구성되고,
상기 복수의 반도체 칩 중 적어도 하나는 상기 제1재배선층과 상기 제2재배선층 사이에 배치되는 반도체 패키지.a first redistribution layer on which a plurality of semiconductor chips and a plurality of passive devices are mounted on one surface;
a second redistribution layer electrically connected to the first redistribution layer through a via;
an external connection terminal formed on a lower surface of the second redistribution layer;
a first mold provided to cover the plurality of semiconductor chips and the plurality of passive devices on the first redistribution layer; and
a second mold provided between the first redistribution layer and the second redistribution layer;
Each of the first redistribution layer and the second redistribution layer includes a wiring pattern and an insulating layer, and is composed of a plurality of layers,
at least one of the plurality of semiconductor chips is disposed between the first redistribution layer and the second redistribution layer. 제1항에 있어서,
상기 제1재배선층은 상기 복수의 반도체 칩 및 복수의 수동소자가 실장되는 배선패턴이 상기 절연층으로 덮이지 않는 반도체 패키지.According to claim 1,
The first redistribution layer is a semiconductor package in which the wiring pattern on which the plurality of semiconductor chips and the plurality of passive devices are mounted is not covered with the insulating layer. 제1항에 있어서,
상기 제1재배선층은 상기 복수의 반도체 칩 및 복수의 수동소자가 실장되는 배선패턴의 일부가 흑화처리에 의한 산화층으로 덮이는 반도체 패키지.According to claim 1,
The first redistribution layer is a semiconductor package in which a part of the wiring pattern on which the plurality of semiconductor chips and the plurality of passive elements are mounted is covered with an oxide layer by blackening treatment. 제1항에 있어서,
상기 몰드의 상면에 폴리이미드로 이루어진 코팅층을 더 포함하는 반도체 패키지.According to claim 1,
The semiconductor package further comprising a coating layer made of polyimide on the upper surface of the mold. 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1몰드의 외면을 따라 구비되는 실드층을 더 포함하는 반도체 패키지.5. The method according to any one of claims 1 to 4,
The semiconductor package further comprising a shield layer provided along the outer surface of the first mold. 제5항에 있어서,
상기 제1재배선층과 제2재배선층 중 적어도 하나의 배선패턴의 일부가 상기 실드층에 연결되도록 연장 형성되는 반도체 패키지.6. The method of claim 5,
a semiconductor package formed so that a portion of the wiring pattern of at least one of the first redistribution layer and the second redistribution layer is extended to be connected to the shield layer. 제6항에 있어서,
상기 실드층은 상기 외부접속 단자 측으로 연장 형성되는 반도체 패키지.7. The method of claim 6,
The shield layer is formed to extend toward the external connection terminal. 제4항에 있어서,
상기 실드층은 별도로 제작된 실드캔인 반도체 패키지.5. The method of claim 4,
The shield layer is a separately manufactured shield can semiconductor package. 제8항에 있어서,
상기 실드캔은 상기 반도체칩의 상면에 접촉되는 반도체 패키지.9. The method of claim 8,
The shield can is a semiconductor package in contact with an upper surface of the semiconductor chip. 제1항에 있어서,
상기 절연층은 유전상수(Dk)가 2~3이고, 상기 유전정접(Df)이 0.002~0.005인 반도체 패키지.According to claim 1,
The insulating layer has a dielectric constant (Dk) of 2 to 3, and the dielectric loss tangent (Df) is 0.002 to 0.005 semiconductor package. 제1항에 있어서,
상기 제1재배선층의 배선패턴에서 상부에 위치한 배선패턴과 하부에 위치한 배선패턴이 중앙에 위치한 중앙 배선패턴에 비해 두꺼운 두께를 가지는 반도체 패키지.According to claim 1,
In the wiring pattern of the first redistribution layer, an upper wiring pattern and a lower wiring pattern have a greater thickness than a central wiring pattern located in the center. 제1항에 있어서,
상기 제1재배선층의 집적도는 상기 제2재배선층의 집적도보다 높은 것을 특징으로 하는 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the degree of integration of the first redistribution layer is higher than that of the second redistribution layer. 제1항에 있어서,
상기 제1재배선층과 상기 제2재배선층 각각은 배선패턴 및 절연층을 포함하며 복수의 층으로 구성되되,
상기 제1재배선층의 층 수가 상기 제2재배선층의 층 수보다 더 많은 것을 특징으로 하는 반도체 패키지.According to claim 1,
Each of the first redistribution layer and the second redistribution layer includes a wiring pattern and an insulating layer and is composed of a plurality of layers,
The semiconductor package according to claim 1, wherein the number of layers of the first redistribution layer is greater than the number of layers of the second redistribution layer. 제1항에 있어서,
상기 제1재배선층 상에 실장되는 반도체 칩은 아날로그 블록이고,
상기 제1재배선층과 제2재배선층 사이에 실장되는 반도체 칩은 디지털 블록인 반도체 패키지.According to claim 1,
The semiconductor chip mounted on the first redistribution layer is an analog block,
The semiconductor chip mounted between the first redistribution layer and the second redistribution layer is a digital block. 양면에 복수의 반도체 칩 또는 복수의 수동소자가 실장되는 제1재배선층;
상기 제1재배선층의 상부에서 상기 복수의 반도체 칩 또는 상기 복수의 수동소자를 덮도록 구비되는 제1몰드;
상기 제1재배선층의 하부에서 상기 복수의 반도체 칩을 덮도록 구비되는 제2몰드;
상기 제2몰드의 하측에 구비되어 상기 제2몰드에 형성된 비아를 통하여 상기 제1재배선층과 연결되는 연결패드;
상기 제1재배선층의 하측에 구비되는 반도체칩의 노출면에 구비되는 방열패드; 및
상기 연결패드 및 상기 방열패드와 연결되는 외부입력단자를 포함하며,
상기 제1재배선층은 배선패턴 및 절연층을 포함하며, 복수의 층으로 구성되고,
상기 연결패드 및 상기 방열패드는 열전도성 재질로 이루어지는 반도체 패키지.a first redistribution layer on both surfaces of which a plurality of semiconductor chips or a plurality of passive devices are mounted;
a first mold provided to cover the plurality of semiconductor chips or the plurality of passive devices on the first redistribution layer;
a second mold provided to cover the plurality of semiconductor chips under the first redistribution layer;
a connection pad provided under the second mold and connected to the first redistribution layer through a via formed in the second mold;
a heat dissipation pad provided on an exposed surface of the semiconductor chip provided under the first redistribution layer; and
and an external input terminal connected to the connection pad and the heat dissipation pad,
The first redistribution layer includes a wiring pattern and an insulating layer, and is composed of a plurality of layers,
The connection pad and the heat dissipation pad are made of a thermally conductive material. a) 다층의 제2절연층 및 제2배선패턴을 포함하는 제2재배선층을 형성하는 단계;
b) 상기 제2재배선층의 배선패턴의 일부로부터 연장되는 3D 비아를 형성하는 단계;
c) 상기 제2재배선층의 일면에 접착층을 이용하여 반도체 칩을 접합하는 단계;
d) 상기 제2재배선층의 상면에 제2몰드를 형성하되, 상기 3D 비아의 일면 및 상기 반도체 칩의 칩 패드가 노출되도록 형성하는 단계;
e) 상기 제2몰드의 상면에 다층의 제1절연층 및 제1배선패턴을 포함하되, 상기 반도체 칩 및 3D 비아에 상기 제1배선패턴의 일부가 전기적으로 접속되는 제1재배선층을 형성하는 단계;
f) 다수의 제1반도체 칩 및 수동소자를 SMT 공정에 의해 상기 제1재배선층 상에 실장하는 단계;
g) 진공 프린팅 성형 인쇄법을 이용하여, 상기 제1재배선층의 상기 제1배선패턴 상부에 제1몰드를 형성하여 상기 제1반도체 칩 및 상기 수동소자를 덮는 단계
h) 상기 제2재배선층에 접속패드영역을 형성하고, 상기 접속패드영역에 접촉되는 외부접속 단자를 형성하는 단계; 및
i) 상기 제1몰드의 외면을 따라 실드층을 형성하는 단계를 포함하는 반도체 패키지 제조방법.a) forming a second redistribution layer including a multi-layered second insulating layer and a second wiring pattern;
b) forming a 3D via extending from a portion of the wiring pattern of the second redistribution layer;
c) bonding the semiconductor chip to one surface of the second redistribution layer using an adhesive layer;
d) forming a second mold on an upper surface of the second redistribution layer, such that one surface of the 3D via and a chip pad of the semiconductor chip are exposed;
e) forming a first redistribution layer including a multi-layered first insulating layer and a first wiring pattern on an upper surface of the second mold, wherein a part of the first wiring pattern is electrically connected to the semiconductor chip and the 3D via step;
f) mounting a plurality of first semiconductor chips and passive devices on the first redistribution layer by an SMT process;
g) forming a first mold on the first wiring pattern of the first redistribution layer using a vacuum printing molding printing method to cover the first semiconductor chip and the passive element;
h) forming a connection pad region in the second redistribution layer, and forming an external connection terminal in contact with the connection pad region; and
i) forming a shield layer along an outer surface of the first mold;
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