KR101011863B1 - Semiconductor package and fabricating?method thereof - Google Patents

Semiconductor package and fabricating?method thereof

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KR101011863B1
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semiconductor package
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박동주
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to thereby form a top land to the top surface of the semiconductor package increases the number of input and output terminals without increasing the size of the semiconductor package, which can implement a high performance semiconductor package, a semiconductor package and a manufacturing method thereof.
본 발명에 따른 반도체 패키지는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트; The semiconductor package according to the present invention has a plurality of conductive patterns on the top surface, when the lower part has a plurality of lands connected to the conductive pattern and the electrical substrate; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이; Is formed on the substrate, a first semiconductor die electrically connected to the conductive patterns; 상기 제 1 반도체 다이와 이격되게 상기 서브스트레이트의 상부에 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼; The first semiconductor die and spaced apart to be formed on top of the substrate, the upper solder balls electrically coupled to the conductive patterns; 상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; The first semiconductor die are formed on the upper solder balls, a plurality of upper land to be connected to the solder balls and the upper electrically; 및 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하는 것을 특징으로 한다. And it characterized by including the encapsulant formed on the substrate so as to surround the first semiconductor die and the upper solder balls.
반도체 다이, 인캡슐런트, 랜드, 솔더볼, TMV A semiconductor die, the encapsulant, Ireland, solder balls, TMV

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF} The semiconductor package and a manufacturing method {SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to thereby form a top land to the top surface of the semiconductor package increases the number of input and output terminals without increasing the size of the semiconductor package, which can implement a high performance semiconductor package, a semiconductor package and a manufacturing method thereof.

최근 전자 제품들은 반도체 패키지를 이용하여 제작되고 있다. Recently electronic products are being manufactured using a semiconductor package. 이러한 제품들은 크기는 작아질 것이 요구되는 반면, 그 기능은 증가될 것이 요구되고 있다. Whereas these products are required to have become smaller in size, its functions are required to be increased. 이러한 추세에 따라서, 제품을 구성하는 반도체 패키지 역시 경박단소화가 요구되고 있다. According to this trend, semiconductor packages constituting the product are also required angry frivolous chancel.

일반적으로, 반도체 패키지는 하부면으로 드러난 솔더볼 또는 랜드를 통해서 외부의 회로 기판과 연결된다. In general, a semiconductor package is connected to the external circuit board through the solder balls, or lands exposed to the lower surface. 이러한 반도체 패키지 자체의 크기가 작아지면, 입출력 단자를 형성하기 위한 공간이 제약된다. The size of the semiconductor package itself is smaller, the space for forming the input-output terminal is restricted. 이에 따라, 반도체 패키지의 크기를 줄이게 되면, 반도체 패키지의 다양한 기능을 실현시키기 어렵다. Accordingly, when reducing the size of the semiconductor package, it is difficult to realize the various functions of the semiconductor package.

한편, 이를 해결하기 위하여, 반도체 패키지의 상부에 반도체 패키지를 스택하는 POP(package on package) 기술 또는, 반도체 패키지의 내부에 반도체 패키지를 실장하는 PIP(package in packge) 기술이 개발되었으나, 반도체 패키지의 입출력 단자가 반도체 패키지의 하부면에 형성되어 있기 때문에 이러한 기술들 역시 입출력 단자를 확보하기 어렵고, 반도체 패키지의 다양한 기능의 구현에 있어서 여전히 제한적인 문제점이 있다. On the other hand, in order to solve this problem, but (package on package) POP to stack the semiconductor package on the upper part of the semiconductor package technique or, PIP (package in packge) technique for mounting a semiconductor package on the inside of the semiconductor package is developed, the semiconductor package the input and output is difficult to obtain with this technique also input and output terminals because it is formed in the lower surface of the semiconductor package, there is still a limiting problem in the implementation of the various functions of the semiconductor package.

본 발명의 목적은 반도체 패키지의 상면에 상부 랜드를 형성하여 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 증가시킴으로써, 고성능화된 반도체 패키지를 구현할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다. An object of the present invention to provide a top by forming a land increase the number of input and output terminals without increasing the size of the semiconductor package, that can be implemented a semiconductor package, high performance semiconductor package and a method of manufacturing the upper surface of the semiconductor package.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지는 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트; In order to achieve the above object, a semiconductor package according to an embodiment of the present invention, the sub has a plurality of bottom lands connected to said conductive pattern and electrically to the lower has a plurality of conductive patterns, the upper surface straight; 상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이; Is formed on the substrate, a first semiconductor die electrically connected to the conductive patterns; 상기 서브스트레이트의 상부에서 상기 제 1 반도체 다이와 이격되게 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼; Upper solder balls on top of the substrate on which the first is formed to be spaced apart from the semiconductor die, electrically connected to the conductive pattern; 상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; The first semiconductor die are formed on the upper solder balls, a plurality of upper land to be connected to the solder balls and the upper electrically; 및 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하는 것을 특징으로 한다. And it characterized by including the encapsulant formed on the substrate so as to surround the first semiconductor die and the upper solder balls.

상기 인캡슐런트는 상기 다수의 상부 랜드를 감싸며, 상기 인캡슐런트의 상면과 상기 상부 랜드의 상면이 동일 평면을 이룰 수 있다. The encapsulant surrounds the plurality of the top land, a top surface and a top surface of said top land of said encapsulant can form the same plane.

또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 제 1 반도체 다이의 하부에 형성되어 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함할 수 있다. The semiconductor package according to an embodiment of the present invention may further include a conductive bump electrically connecting the first semiconductor die and the conductive pattern is formed in a lower portion of the first semiconductor die.

또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 서브스트레이트의 하부에 형성되어 상기 하부 랜드와 전기적으로 연결되는 하부 솔더볼을 더 포함할 수 있다. The semiconductor package according to an embodiment of the present invention may further include a bottom solder ball is formed on the lower surface of the substrate to be electrically connected to the bottom land.

또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 제 1 반도체 다이의 상부에 형성되며 도전성 와이어를 통해 상기 상부 랜드와 전기적으로 연결되는 제 2 반도체 다이를 더 포함할 수 있다. The semiconductor package according to an embodiment of the present invention, the first is formed above the semiconductor die may further include a second semiconductor die electrically connected to the upper land through the conductive wire.

상기 인캡슐런트는 상기 상부 랜드, 상기 제 2 반도체 다이 및 상기 도전성 와이어를 감싸며, 상기 인캡슐런트의 상면, 상기 상부 랜드의 상면 및 상기 제 2 반도체 다이의 상면이 동일 평면을 이룰 수 있다. Wherein the encapsulant is the top land, the second semiconductor die and an upper surface and an upper surface of the second semiconductor die of the upper land of the capsule top surface of the parent, surrounding the conductive wire, it is possible to achieve the same plane.

상기 제 1 반도체 다이는 접착부재를 이용해 상기 서브스트레이트의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결될 수 있다. The first semiconductor die using an adhesive member is attached to the upper portion of the substrate may be connected to the conductive pattern by using electrically conductive wire.

또한, 본 발명의 실시예에 따른 반도체 패키지는 접착부재를 이용해 상기 제 1 반도체 다이의 상부에 부착되며 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 제 2 반도체 다이를 더 포함할 수 있다. The semiconductor package according to an embodiment of the present invention is attached to the top of the first semiconductor die with a binding material, and may further include a second semiconductor die electrically connected to the conductive pattern using a conductive wire.

또한, 본 발명의 실시예에 따른 반도체 패키지는 상기 인캡슐런트를 관통하도록 형성되어 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 더 포함할 수 있다. The semiconductor package according to an embodiment of the present invention may further include a TMV (Through Mold Via) is formed to pass through the encapsulant to be connected to the solder balls and the upper electrode.

상기 상부 랜드가 상기 인캡슐런트의 상부에 돌출된 형태로 형성되며, 상기 TMV와 전기적으로 연결될 수 있다. Is formed by the said top land protruding on top of the encapsulant forms, it can be connected with the TMV and electrically.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; In order to achieve the above object, a method for manufacturing a semiconductor package according to an embodiment of the present invention has a plurality of conductive patterns on the top surface, when the sub-preparing the substrate having a plurality of bottom lands connected to said conductive pattern and electrically straight preparatory phase; 상기 서브스트레이트의 상부에 제 1 반도체 다이를 배치하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; By placing a first semiconductor die on top of the substrate and electrically connected to the conductive pattern and the semiconductor die to form the upper solder balls on top of the substrate to be spaced apart from the first semiconductor die to connect with the conductive patterns and electrically connecting the solder ball and the top-forming step; 회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 상부 솔더볼에 접합시키는 캐리어 접합 단계; Circuit was placed on top of the first semiconductor die carrier having a pattern carrier bonding step of bonding the solder balls to the top of the circuit pattern; 상기 제 1 반도체 다이, 상기 상부 솔더볼 및 상기 회로 패턴을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트와 상기 캐리어 사이에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; Encapsulant forming step of the encapsulation so that the first semiconductor die, wrapped around the upper solder balls and the circuit pattern, forming an encapsulant between the substrate and the carrier; 및 상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 한다. And is characterized in that by removing the carrier comprises a carrier removed to form a top land in an upper surface of the encapsulant.

상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 상기 제 1 반도체 다이의 하부에 형성된 도전성 범프를 이용하여 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 과정을 포함할 수 있다. The semiconductor die and the upper connection solder ball forming step may include the step of electrically connecting the first semiconductor die and the conductive pattern by using the conductive bumps formed on a lower portion of the first semiconductor die.

상기 캐리어 접합 단계는 상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함할 수 있 다. The carrier is a bonding step can include the step of forming the circuit pattern with a conductive material, and prepared to form the carrier to the circuit pattern and the other material.

상기 캐리어 제거 단계는 식각 공정에 의해 이루어질 수 있다. The carrier removal step may be performed by etching process.

또한, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함할 수 있다. In addition, a method for manufacturing a semiconductor package according to an embodiment of the present invention may further comprise the step of forming the lower solder balls to form solder balls on the bottom of the lower substrate, electrically connected to the bottom land.

상기 캐리어 접합 단계는 도전성 와이어를 통해 상기 회로 패턴과 전기적으로 연결되는 제 2 반도체 다이를 상기 캐리어에 더 형성하는 과정을 포함할 수 있다. The carrier bonding step may include the step of further forming a second semiconductor die electrically connected to the circuit pattern through a conductive wire to the carrier.

상기 목적을 달성하기 위하여, 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법은 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; In order to achieve the above object, a method for manufacturing a semiconductor package according to another embodiment of the present invention has a plurality of conductive patterns on the top surface, preparing a substrate having a plurality of bottom lands connected to said conductive pattern and electrically to the lower substrate preparation step of; 상기 서브스트레이트의 상부에 제 1 반도체 다이를 부착하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; By attaching a first semiconductor die on top of the substrate and electrically connected to the conductive pattern, the semiconductor die to form the upper solder balls on top of the substrate to be spaced apart from the first semiconductor die to connect with the conductive patterns and electrically connecting the solder ball and the top-forming step; 상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트의 상부에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; Encapsulant forming step of the encapsulation so that the wrap of the first semiconductor die and the upper solder balls, form an encapsulant on top of the substrate; 상기 인캡슐런트 중 상기 상부 솔더볼과 대응되는 영역에 관통홀을 형성하여, 상기 솔더볼을 외부로 노출시키는 관통홀 형성 단계; The through-hole forming step of forming a through hole in a region corresponding to the upper portion of the solder ball encapsulant, exposing the solder ball to the outside; 상기 관통홀의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 형성하는 TMV 형성 단계; TMV-forming step of forming a TMV (Through Mold Via) by coating a conductive material within the through-hole coupled to the upper solder ball electrically; 회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 TMV에 접합시키는 캐리어 접합 단계; By placing a circuit carrier having a pattern formed on the first semiconductor die carrier bonding step of bonding the circuit pattern on the TMV; 및 상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 한다. And is characterized in that by removing the carrier comprises a carrier removed to form a top land in an upper surface of the encapsulant.

상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 접착부재를 이용해 상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함할 수 있다. The semiconductor die and the upper connection solder ball forming step may include the step of attaching the first semiconductor die with a binding material on top of the substrate and electrically connected to the conductive pattern using a conductive wire.

상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 접착부재를 이용해 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함할 수 있다. The semiconductor die and the upper connection solder ball forming step may include the step of attaching a second semiconductor die using an adhesive member on the first semiconductor die and electrically connected to the conductive pattern using a conductive wire.

본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은 회로 패턴이 형성된 캐리어를 이용하여 반도체 패키지의 상면에 상부 랜드를 형성함으로써, 반도체 패키지의 크기를 늘리지 않으면서 반도체 패키지의 입출력 단자 수를 증가시킬 수 있다. Example a semiconductor package and its manufacturing according to the present invention is a circuit to by pattern using the formed carrier forms a top land in the top surface of the semiconductor package without increasing the size of the semiconductor package up increasing the number of input and output terminals of the semiconductor package can. 이에 따라, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법은 고성능화된 반도체 패키지를 구현할 수 있다. Thus, it embodiments the semiconductor package and its manufacturing method according to the present invention can implement a high performance semiconductor package.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명하기로 한다. Conducted in the accompanying drawings with reference to an example and will be described in detail with respect to the semiconductor package and its manufacturing method according to the invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(10), 제 1 반도체 다이(20), 다수의 도전성 범프(30), 다수의 상부 솔더볼(40), 다수의 상부 랜드(50), 인캡슐런트(60) 및 다수의 하부 솔더볼(70)을 포함할 수 있다. 1, the semiconductor package 100 according to an embodiment of the present invention includes the substrate 10, the first semiconductor die 20, a plurality of conductive bumps (30), a plurality of upper solder ball 40, multiple may comprise a top land 50, the encapsulant 60 and a plurality of lower solder balls 70.

상기 서브스트레이트(10)는 대략 플레이트 형상을 가진다. The substrate 10 has a substantially plate-shaped. 상기 서브스트레이트(10)는 상기 서브스트레이트(10)를 관통하는 다수의 도전성 비아(11), 상면에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 도전성 패턴(12), 하면에 형성되어 상기 도전성 비아(11)와 전기적으로 연결된 다수의 하부 랜드(13)를 포함한다. The substrate 10 is formed a plurality of conductive via 11, it is formed on an upper surface a plurality of electrically conductive patterns connected electrically with the conductive vias 11 and 12, when passing through the substrate 10, It includes the conductive vias 11 and electrically a plurality of the lower land 13 connected to the. 또한, 상기 서브스트레이트(10)는 상기 하부 랜드(13)에 하부 솔더볼(70)이 형성될 영역을 제외하고 상기 서브스트레이트(10)의 하부로 노출되는 영역을 덮는 솔더 마스크(14)를 더 포함할 수 있다. Further, the substrate 10 further comprises a bottom solder balls 70, solder mask 14 covers the area exposed to the lower portion of said substrate (10) except for the region to be formed in the bottom land 13 can do.

상기 제 1 반도체 다이(20)는 상기 서브스트레이트(10)의 상부에 형성되어 상기 도전성 패턴(12)과 전기적으로 연결된다. The first semiconductor die 20 is formed on the substrate 10 are electrically connected to the conductive pattern 12. 상기 제 1 반도체 다이(20)는 실리콘 기판상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말한다. The first semiconductor die 20 refers to a circuit that is integrated a plurality of transistors, resistors, capacitors, etc. on a silicon substrate. 상기 제 1 반도체 다이(20)는 기계를 제어하거나 정보를 기억하는 일 등을 수행할 수 있다. The first semiconductor die 20 may perform, such as one that controls the machine, or storing information. 여기서, 상기 제 1 반도체 다이(20)는 범프형의 다이로 도시되었지만, 도전성 와이어에 의해 서브스트레이트와 전기적으로 연결되는 일반적인 반도체 다이를 이용할 수도 있다. Here, the first semiconductor die 20 has been illustrated with a die of the bumped, it is also possible to use a common semiconductor die electrically connected to the substrate by a conductive wire.

상기 도전성 범프(30)는 상기 제 1 반도체 다이(20)의 하부에 형성되어, 상기 제 1 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결한다. The conductive bump 30 is formed in a lower portion of the first semiconductor die 20 and electrically connecting the first semiconductor die 20 and the conductive pattern 12. 이에 따라, 상기 도전성 범프(30)는 상기 제 1 반도체 다이(20)와 상기 서브스트레이트(10)를 전기적으로 연결한다. Accordingly, the conductive bump 30 electrically connecting the first semiconductor die 20 and the substrate 10.

상기 상부 솔더볼(40)은 상기 서브스트레이트(10)의 상부에 상기 제 1 반도체 다이(20)와 이격되게 형성된다. The upper solder ball 40 is formed to be spaced apart from the first semiconductor die (20) on top of said substrate (10). 이러한 상부 솔더볼(40)은 상기 도전성 패턴(12)에 볼 형상으로 형성되어, 상기 도전성 패턴(12)과 전기적으로 연결된다. The upper solder ball 40 is formed in the shape viewed in the conductive pattern 12, is electrically connected to the conductive pattern 12. 여기서, 상기 상부 솔더볼(40)은 상기 제 1 반도체 다이(20)가 상기 서브스트레이트(10)에 배치되는 높이보다 높은 높이를 가지도록 형성되어, 후술되는 상부 랜드(50)가 상기 제 1 반도체 다이(20)에 불필요하게 접촉되는 것을 방지하고 상기 상부 솔더볼(40)의 표면에 용이하게 접촉 가능하게 한다. Here, the upper solder balls 40 of the first semiconductor die 20 to the sub-formed to have a height greater than the height disposed in a straight (10), the top land (50) below said first semiconductor die prevent unnecessary contact (20) and facilitates enable contact with the surface of the upper solder balls 40.

상기 상부 랜드(50)는 상기 제 1 반도체 다이(20)와 상기 상부 솔더볼(40)의 상부에 형성되어, 상기 상부 솔더볼(40)과 전기적으로 연결된다. The upper land 50 of the first is formed above the semiconductor die 20 and the upper solder ball 40 is electrically connected to the upper solder balls 40. 이러한 상부 랜드(50)는 반도체 패키지(100)가 외부 장치에 솔더 등을 통하여 표면 실장되는 영역으로, 후술되는 인캡슐런트(60)의 상부로 노출되게 형성된다. The upper land 50 is formed to the semiconductor package 100 is a region that is surface-mounted through a solder or the like outside the device, exposed to the upper portion of the encapsulant 60, which will be described later. 상기 상부 랜드(50)는 도전성 물질로 형성될 수 있다. The upper land 50 may be formed of a conductive material.

상기 인캡슐런트(60)는 상기 제 1 반도체 다이(20), 상부 솔더볼(40) 및 상부 랜드(50)를 감싸도록, 상기 서브스트레이트(10)의 상부에 형성된다. The encapsulant 60 is formed on the first semiconductor die 20, the upper solder balls 40 and the top land, so as to surround (50) the substrate (10). 이러한 인캡슐런트(60)는 반도체 패키지(100)의 외형을 유지하며, 상기 제 1 반도체 다이(20) 등을 보호한다. The encapsulant 60, maintains the outer appearance of the semiconductor package 100, and protects the first semiconductor die 20 and the like. 이러한 인캡슐런트(60)는 통상의 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다. The encapsulant 60 may be formed by a molding process using a conventional epoxy resin, silicone resin or any one selected from the like. 여기서, 상기 인캡슐런트(60)는 상기 상부 랜드(50)를 노출시키기 위해 상면이 상기 상부 랜드(50)의 상면과 동일 평면을 이루도록 형성된다. Here, the encapsulant 60 has a top surface to expose the upper land 50 is formed to an upper surface coplanar with the upper land (50).

상기 하부 솔더볼(70)은 상기 서브스트레이트(10)의 하부 랜드(13)에 볼 형상으로 형성될 수 있다. The lower solder balls 70 may be formed in a ball shape on the lower land 13 of the substrate 10. 이러한 하부 솔더볼(70)은 반도체 패키지(100)를 다른 패키지에 스택시킬 때 또는 외부 장치에 실장시킬 때, 반도체 패키지 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. The lower solder ball 70 to facilitate electrical and mechanical contact with the device when mounted on or external to the stack when the semiconductor package 100 to other packages, and between the semiconductor package or the external device. 상기 하부 솔더볼(70)은 솔더 재질로 형성될 수 있다. The lower solder balls 70 may be formed of a solder material.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 하부 랜드(13) 외에 상부 랜드(50)를 통해서 반도체 패키지의 크기를 늘리지 않으면서 입출력 단자 수를 더 많이 확보함으로써, 고성능화된 반도체 패키지를 구현할 수 있다. By the semiconductor package 100 according to an embodiment of the present invention, in addition to the lower land 13 through the upper land 50 without increasing the size of the semiconductor package to secure the number of inputs and outputs more as described above, high performance the can implement a semiconductor package.

또한, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 상부 솔더볼(40)을 이용하여 반도체 패키지의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 할 수 있다. In addition, the semiconductor package 100 according to an embodiment of the present invention can be made using the above solder balls 40 facilitate electrical interconnection (interconnection) between an upper bottom of the semiconductor package.

다음은, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 설명하기로 한다. Next, description will be made on a semiconductor package according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 반도체 패키지(200)는 본 발명의 일 실시예에 따른 반도체 패키지(100)와 비교하여 제 2 반도체 다이(152)가 더 구비되는 것만 다를 뿐, 동일한 구성 요소를 가지며 동일한 작용을 한다. The semiconductor package 200 according to another embodiment of the present invention includes only differ only in which the second semiconductor die 152 is further provided as compared with the semiconductor package 100 according to an embodiment of the present invention, it has the same components and the same operation. 이에 따라, 동일한 구성에 대해 동일한 도면 부호를 붙이기로 하고 중복된 설명은 생략하기로 하며, 제 2 반도체 다이(152)에 대해서 중점적으로 설명하기로 한다. In this way, by attaching the same reference numerals for the same configurations, and the repetitive description will be omitted, and, to claim and focuses with respect to the second semiconductor die 152.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. Figure 2 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 서브스트레이트(10), 제 1 반도체 다이(20), 다수의 도전성 범프(30), 다수의 상부 솔더볼(40), 다수의 상부 랜드(50), 인캡슐런트(60), 다수의 하부 솔더볼(70), 제 2 반도체 다이(152)를 포함할 수 있다. 2, the semiconductor package 200 according to another embodiment of the present invention includes the substrate 10, the first semiconductor die 20, a plurality of conductive bumps (30), a plurality of upper solder ball 40, a plurality of upper land 50 and the encapsulant 60, a plurality of lower solder balls 70, it is possible to include a second semiconductor die (152).

상기 제 2 반도체 다이(152)는 상기 제 1 반도체 다이(20)의 상부에 형성되어, 상기 제 1 반도체 다이(20)의 상부에 위치하는 상기 상부 랜드(50)와 도전성 와이어(154)를 통해 전기적으로 연결된다. The second semiconductor die 152 through the first is formed above the semiconductor die 20, the first upper land 50 and the conductive wire 154 which is located on top of the semiconductor die (20) It is electrically connected.

상기 제 2 반도체 다이(152)는 상기 제 1 반도체 다이(20)와 마찬가지로 기계를 제어하거나 정보를 기억하는 일 등을 수행할 수 있다. The second semiconductor die 152 may be performed, such as one that controls the machine in the same manner as in the first semiconductor die (20) or storing information. 여기서, 상기 제 2 반도체 다이(152)는 상면이 상기 인캡슐런트(60)의 상면과 동일 평면을 이루도록 형성되어, 상기 인캡슐런트(60)의 상부로 노출될 수 있다. The second semiconductor die 152 is formed to an upper surface coplanar with the encapsulant 60, the upper surface, may be exposed to the upper portion of the encapsulant 60. 이에 따라, 상기 제 2 반도체 다이(152)의 동작중에 발생하는 열이 외부로 방출되는 열방출 특성이 향상될 수 있다. As a result, the heat generated during the operation of the second semiconductor die 152 may be improved, the heat dissipation characteristics that are released to the outside.

상기와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 상기 제 1 반도체 다이(20) 뿐 아니라 상기 제 2 반도체 다이(152)를 통해서, 도 1에 도시된 반도체 패키지(100)보다 더욱 고성능화된 반도체 패키지를 구현할 수 있다. As described above, the semiconductor package 200 according to another embodiment of the present invention includes the first semiconductor die 20, as well as the second semiconductor package 100 shown in Figure 1, the semiconductor through the die 152, than can be implemented with more high performance semiconductor package.

다음은, 본 발명의 또다른 실시예에 따른 반도체 패키지에 대해 설명하기로 한다. Next, description will be made on a semiconductor package according to another embodiment of the present invention.

도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. Figure 3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 서브스트레이트(210), 제 1 반도체 다이(220), 제 2 반도체 다이(230), 도전성 와이어(240), 다수의 상부 솔더볼(250), 인캡슐런트(260), TMV(Through Mold Via)(270), 다수의 상부 랜드(280) 및 다수의 하부 솔더볼(290)을 포함할 수 있다. 3, the semiconductor package 300 according to another embodiment of the present invention, the substrate 210, a first semiconductor die 220 second semiconductor die 230, the conductive wire 240, a plurality the solder balls may include a top 250, the encapsulant (260), TMV (Through Mold Via) (270), a plurality of the top land 280 and the plurality of lower solder ball 290.

상기 서브스트레이트(210)는 도 1에 도시된 서브스트레이트(10)와 비교하여 도전성 비아(11), 도전성 패턴(12) 및 하부 랜드(13)의 형성 패턴에서만 차이가 있을 뿐, 동일한 역할을 하므로 중복된 설명은 생략하기로 한다. The substrate 210 as there is only a difference formation pattern of the conductive via 11 and conductive pattern 12 and a lower land 13 as compared to the illustrated substrate 10 in Figure 1, since the same function and duplicate explanations will be omitted.

상기 제 1 반도체 다이(220)는 도 1에 도시된 제 1 반도체 다이(20)와 비교하여 접착부재(221)를 이용해 상기 서브스트레이트(210)의 상부에 부착되고, 상부에 형성된 본드 패드(222)를 포함하는 것에서만 차이가 있을 뿐 동일한 역할을 하므로 중복된 설명은 생략하기로 한다. The first semiconductor die 220 is the first as compared to semiconductor die 20 using an adhesive member 221 is attached to the upper portion of the substrate 210, the bond pads (222 formed in the upper shown in Figure 1 ), so the same function as there is a difference only from containing duplicate description of will be omitted.

상기 제 2 반도체 다이(230)는 접착부재(221)를 이용해 상기 제 1 반도체 다이(220)의 상부에 부착되며, 상부에 형성된 본드 패드(232)를 포함한다. The second semiconductor die 230 is used for the adhesive member 221 is attached to the top of the first semiconductor die 220, and a bonding pad 232 formed on the top. 이러한 상기 제 2 반도체 다이(230)는 상기 제 1 반도체 다이(220)와 동일한 역할을 한다. The second semiconductor die 230 is the same function as the first semiconductor die (220).

상기 도전성 와이어(240)는 상기 제 1 반도체 다이(220)의 본드 패드(222)와 상기 도전성 패턴(12)을 전기적으로 연결하고, 상기 제 2 반도체 다이(230)의 본드 패드(232)와 상기 도전성 패턴(12)을 전기적으로 연결한다. The conductive wire 240 is above that of the first semiconductor die electrically coupled to the bond pads 222 and the conductive pattern 12 of 220, and bond pads 232 of the second semiconductor die 230 and electrically connecting the conductive pattern 12.

상기 상부 솔더볼(250)은 도 1에 도시된 상부 솔더볼(40)과 비교하여 낮은 높이로 형성되는 점에서만 차이가 있을 뿐, 동일한 역할을 하므로 중복된 설명은 생략하기로 한다. The upper solder ball 250, so the upper solder ball 40 is only the same role as there is a difference, dots are formed at a lower height compared to the illustrated in Figure 1 and duplicate explanations will be omitted.

상기 인캡슐런트(260)는 도 1에 도시된 인캡슐런트(60)와 비교하여 후술되는 상부 랜드(280)를 제외하고 상기 제 1 반도체 다이(220), 제 2 반도체 다이(230), 도전성 와이어(240) 및 상부 솔더볼(250)을 감싸도록 형성되는 것만 다를 뿐 동일한 역할을 하므로 중복된 설명은 생략하기로 한다. The encapsulant 260 is an encapsulant (60) and, except for the top land 280, which will be described later, and the first semiconductor die 220 second semiconductor die 230, conductive comparison shown in Figure 1 just as different is formed to surround the wire 240, and an upper solder balls 250, because the same function and duplicate explanations will be omitted.

상기 TMV(270)는 상기 인캡슐런트(260)를 관통하여 형성되어, 일단이 상기 상부 솔더볼(250)과 전기적으로 연결되고, 타단이 상기 인캡슐런트(260)의 상부로 노출된다. The TMV (270) is formed through the encapsulant 260, and one end is the upper solder ball 250 is electrically connected to, and the other end is exposed to the upper portion of the encapsulant 260.

이러한 TMV(270)는 상기 제 1, 2 반도체 다이(220, 230)를 반도체 패키지(300)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 장치에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. The TMV (270) is able to allow to electrically connected to an external device in electrical contact with the first and second semiconductor die (220, 230) to the upper as well as the lower portion of the semiconductor package 300, an electrical signal can be input and output have. 상기 TMV(270)는 상기 인캡슐런트(260)를 관통하는 비아홀에 도전성 물질, 예를 들어 주석(Sb), 납(Pb), 금(Au), 은(Ag), 구리(Cu), 비스무트(bi) 또는 이들의 합금을 도포하여 형성될 수 있다. The TMV (270) is a conductive material in the via hole penetrating the encapsulant 260, for example, tin (Sb), lead (Pb), gold (Au), silver (Ag), copper (Cu), bismuth (bi) or may be formed by coating an alloy thereof.

상기 상부 랜드(280)는 상기 인캡슐런트(260)의 상부에 돌출된 형태로 형성되며, 상기 TMV(270)와 전기적으로 연결된다. The upper land 280 is formed as a protruding on the upper part of the encapsulant (260) form, and is electrically connected to the TMV (270). 이러한 상부 랜드(280)는 도 1에 도 시된 상부 랜드(50)와 동일한 역할을 하므로, 중복된 설명은 생략하기로 한다. The upper land 280 is also indicated in Figure 1, so the same function as the top land 50, and duplicate description thereof will be omitted.

상기 하부 솔더볼(290)은 도 1에 도시된 하부 솔더볼(70)과 동일한 형태를 가지며 동일한 역할을 하므로, 중복된 설명은 생략하기로 한다. The lower solder ball 290 has the same shape as the lower solder ball 70 is shown in Figure 1, so the same function, and duplicate description thereof will be omitted.

상기와 같이 하여, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)는 상기 제 1 반도체 다이(220) 뿐 아니라 상기 제 2 반도체 다이(230)를 통해서, 도 1에 도시된 반도체 패키지(100)보다 더욱 고성능화된 반도체 패키지를 구현할 수 있다. As described above, and the semiconductor package 300 according to another embodiment of the present invention includes a first semiconductor die 220, as well as the second semiconductor package shown in Figure 1, the semiconductor through a die (230), (100 ) you can implement a high performance semiconductor package with more than.

또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)은 상기 상부 솔더볼(250)과 TMV(270)를 이용하여 반도체 패키지(300)의 상부 하부 간 전기적인 상호접속(interconnection)을 용이하게 할 수 있다. In addition, the semiconductor package 300 according to another embodiment of the present invention using the above solder balls 250 and the TMV (270) facilitates the electrical interconnection (interconnection) between an upper bottom of the semiconductor package 300 can do.

다음은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에 대해 설명하기로 한다. The following is a description about the method for manufacturing a semiconductor package 100 according to one embodiment of the invention.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. Figure 4 is a sectional view for explaining a method for manufacturing a semiconductor package according to an embodiment of the present flow chart, and is a 5a-5f illustrates a method of manufacturing the semiconductor package according to an embodiment of the present invention.

도 4를 참조하며, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2), 캐리어 접합 단계(S3), 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)를 포함할 수 있다. Referring to Figure 4, and a method for manufacturing a semiconductor package 100 according to one embodiment of the present invention, the substrate preparation step (S1), the semiconductor die connected and an upper solder ball forming step (S2), the carrier bonding step (S3), the encapsulant-forming step (S4), may include a carrier removal step (S5) and the lower solder ball forming step (S6).

도 5a를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 상면에 다수의 도전성 패턴(12)을 가지며, 하면에 상기 도전성 패턴(12)과 전기적으로 연결되는 다수의 하부 랜드(13)를 가지는 서브스트레이트(10)를 준비하는 단계이다. Referring to Figure 5a, the substrate preparation step (S1) a sub having a plurality of conductive patterns plurality of bottom lands 13, which is 12 to have, electrically connected to the conductive pattern 12 on the lower to the upper surface a step of preparing a straight-10.

상기 서브스트레이트(10)의 도전성 패턴(12)과 하부 랜드(13)는 도전성 비아(11)를 통해 상호 간에 연결되며, 솔더 마스크(14)를 통해 일부분 절연된다. A conductive pattern 12 and a lower land 13 of the substrate 10 are connected with each other through the conductive via 11 and a portion isolated by a solder mask (14). 이러한 서브스트레이트(10)는 앞에서 충분히 설명하였으므로, 상세한 설명은 생략하기로 한다. The substrate 10 is hayeoteumeuro fully described above, the detailed description thereof will be omitted.

도 5b를 참조하면, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 서브스트레이트(10)의 상부에 제 1 반도체 다이(20)를 연결시키고 상부 솔더볼(40)을 형성시키는 단계이다. Referring to Figure 5b, the semiconductor die and the upper connection solder ball forming step (S2) is a step of connecting the first semiconductor die 20 to the top of the substrate 10 to form an upper solder ball (40).

구체적으로, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 제 1 반도체 다이(20)를 상기 서브스트레이트(10)의 상부에 배치하고, 상기 제 1 반도체 다이(20)의 하부에 형성되는 도전성 범프(30)를 이용하여 상기 제 1 반도체 다이(20)와 상기 도전성 패턴(12)을 전기적으로 연결한다. Specifically, the semiconductor die connected and an upper solder ball forming step (S2) is to place the first semiconductor die (20) on top of the substrate 10, the conductive formed in the lower portion of the first semiconductor die (20) by using a bump 30 electrically connecting the first semiconductor die 20 and the conductive pattern 12.

또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 상기 상부 솔더볼(40)을 상기 서브스트레이트(10)의 상부에서 상기 제 1 반도체 다이(20)와 이격되게 형성하며, 상기 도전성 패턴(12)과 전기적으로 연결한다. In addition, the semiconductor die connected and an upper solder ball forming step (S2) is a form to be spaced apart from the first semiconductor die 20, the upper solder balls 40 in the upper portion of the substrate 10, the conductive pattern (12 ) and is electrically connected. 여기서, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2)는 상기 상부 솔더볼(40)을 상기 제 1 반도체 다이(20)가 상기 서브스트레이트(10)의 상부에 배치되는 높이보다 높은 높이를 가지도록 형성한다. Here, the semiconductor die connected and an upper solder ball forming step (S2) is formed to the first semiconductor die 20, the upper solder ball 40 is of a height greater than a height that is disposed over the substrate (10) do. 이에 대해서는 앞에서 설명하였으므로, 중복된 설명은 생략하기로 한다. As will hayeoteumeuro described above, and duplicate description thereof will be omitted.

도 5c를 참조하면, 상기 캐리어 접합 단계(S3)는 회로 패턴(51)이 형성된 캐리어(52)를 제 1 반도체 다이(20)의 상부에 배치시켜, 회로 패턴(51)을 상부 솔더볼(40)에 접합시키는 단계이다. Referring to Figure 5c, the carrier bonding step (S3) has a circuit pattern (51) to the place the formed carrier (52) on top of the first semiconductor die (20), the circuit pattern of the upper solder balls 40 (51) in the step of bonding.

상기 캐리어 접합 단계(S3)는 상기 회로 패턴(51)을 도전성 물질로 형성하고, 상기 캐리어(52)를 상기 회로 패턴(51)과 다른 재질로 형성하여 준비한다. The carrier junction step (S3) is then prepared by forming the forming the circuit pattern 51 of a conductive material, and the carrier 52 to the circuit pattern 51 and the different materials. 이는 이후 캐리어의 제거 단계에서 식각 공정 등에 의해 캐리어(52)만을 제거하는데 용이하게 하기 위함이다. This is to facilitate in removing only the carrier (52) by an etching process in the removal step after the carrier. 여기서, 상기 캐리어(52)는 리드 프레임 또는 테이프일 수 있다. Here, the carrier 52 may be a lead frame or a tape.

도 5d를 참조하면, 상기 인캡슐런트 형성 단계(S4)는 제 1 반도체 다이(20), 상부 솔더볼(40) 및 회로 패턴(51)을 감싸도록 인캡슐레이션하여, 서브스트레이트(10)와 상기 캐리어(52) 사이에 인캡슐런트(60)를 형성하는 단계이다. Referring to Figure 5d, the encapsulant-forming step (S4) of the first semiconductor die (20), by encapsulation to surround the upper solder ball 40 and the circuit pattern 51, the substrate 10 and the a step of forming an encapsulant (60) between the carrier (52).

상기 인캡슐런트(60)는 상기 제 1 반도체 다이(20), 상부 솔더볼(40) 및 회로 패턴(51)을 외부의 충격으로부터 보호한다. The encapsulant 60 protects the first semiconductor die 20, the upper solder ball 40 and the circuit pattern 51 from an external impact. 이러한 인캡슐런트(60)는 통상적으로 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다. The encapsulant 60 typically may be formed of epoxy resin, silicone resin or the like.

도 5e를 참조하면, 상기 캐리어 제거 단계(S5)는 캐리어(52)를 제거하여 상기 인캡슐런트(60)의 상면에 상부 랜드(50)를 형성하는 단계이다. Referring to Figure 5e, the carrier removal step (S5) is a step of removing the carrier (52) forms a top land 50 on the top surface of the encapsulant 60.

구체적으로, 상기 캐리어 제거 단계(S5)는 식각 공정 등을 이용하여 상기 회로 패턴(51)과 다른 재질로 형성된 상기 캐리어(52)를 제거하여, 상기 인캡슐런트(60)의 상부로 노출되는 상부 랜드(50)를 형성한다. Specifically, by using such as the carrier removal step (S5) is an etching process to remove the carrier 52 is formed with the circuit pattern 51 and the other material, the upper being exposed to the upper portion of the encapsulant 60 It forms a land (50). 상기 상부 랜드(50)는 반도 체 패키지(100)의 상부에 스택되는 외부 장치와 전기적으로 연결되어, 상기 반도체 패키지(100)로 전기적인 신호가 입출력되기 위한 경로를 제공한다. The upper land 50 is electrically connected to the external device is a stack on top of the semiconductor package 100, and provides a path to become an electrical signal input to the semiconductor package 100.

도 5f를 참조하면, 상기 하부 솔더볼 형성 단계(S6)는 서브스트레이트(10)의 하부에 형성되어, 하부 랜드(13)와 전기적으로 연결되는 하부 솔더볼(70)을 형성하는 단계이다. Referring to Figure 5f, the lower solder ball forming step (S6) is a step of forming the lower solder ball 70 is electrically connected to the lower portion is formed in a lower land 13 of the substrate 10.

상기 하부 솔더볼(70)은 이후 상기 반도체 패키지(100)의 하부에 스택되는 다른 반도체 패키지의 외부 회로와 연결되어, 상기 반도체 패키지(100)로 전기적인 신호가 입출력되기 위한 경로를 제공한다. The lower solder ball 70 is connected to the external circuit of the other semiconductor package after the stack to the bottom of the semiconductor package 100, and provides a path to become an electrical signal input to the semiconductor package 100.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법은 상기 회로 패턴(51)이 형성된 캐리어(52)를 이용하여 반도체 패키지(100)의 상부로 노출되는 상부 랜드(50)를 용이하게 형성함으로써, 동일한 크기의 반도체 패키지에서 많은 입출력 단자 수를 갖는 고성능화된 반도체 패키지를 구현하게 할 수 있다. As described above, the method for manufacturing a semiconductor package 100 according to one embodiment of the present invention, the circuit pattern 51, the upper top land (50 exposed to the semiconductor package 100 by using the carrier 52 is formed ) it can be made by an easily formed, implementing a high performance semiconductor package with a large number of input-output terminal in the semiconductor package of the same size.

다음은 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에 대해 설명하기로 한다. The following is a description about the method for manufacturing a semiconductor package 200 according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법과 비교하여 캐리어 접합 단계(S13)만 다를 뿐, 동일한 단계를 가진다. A method for manufacturing a semiconductor package 200 according to another embodiment of the invention only as different as compared with the method for producing the carrier joining step (S13) of the semiconductor package 100 according to an embodiment of the present invention, having the same phase . 이에 따라, 동일한 단계에 대한 중복된 설명은 생략하기로 하며, 캐리어 접합 단계(S13)에 대해서 중점적으로 설명하기로 한다. Accordingly, a duplicate description of the same steps, and will be omitted, there will be focuses with respect to the carrier joining step (S13).

도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 7은 도 6의 캐리어 접합 단계를 설명하기 위한 단면도이다. 6 is a flowchart for explaining a method for manufacturing a semiconductor package according to another embodiment of the present invention, Figure 7 is a cross-sectional view of a carrier bonding step of Fig.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 서브스트레이트 준비 단계(S1), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S2), 캐리어 접합 단계(S13), 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)를 포함할 수 있다. 6, the method for manufacturing a semiconductor package 200 according to another embodiment of the present invention, the substrate preparation step (S1), the semiconductor die connected and an upper solder ball forming step (S2), the carrier joining step (S13), the encapsulant-forming step (S4), may include a carrier removal step (S5) and the lower solder ball forming step (S6).

도 7을 참조하면, 상기 캐리어 접합 단계(S13)는 도 5c에 도시된 캐리어 접합 단계(S3)와 유사하다. 7, the carrier joining step (S13) is similar to the carrier joining step (S3) shown in Figure 5c. 다만, 상기 캐리어 접합 단계(S13)는 회로 패턴(51) 뿐 아니라, 도전성 와이어(154)를 이용해 상기 회로 패턴(51)과 전기적으로 연결된 제 2 반도체 다이(152)가 더 형성된 캐리어(52)를 준비하는 점에서 차이가 있다. However, the carrier joining step (S13) has a circuit pattern 51, the circuit pattern 51 and the electrically second semiconductor die 152 is further formed in the carrier 52 is connected to, as well as using the conductive wire 154 there is a difference in preparing that. 이에 따라, 상기 캐리어 접합 단계(S13)에서 회로 패턴(51)과 제 2 반도체 다이(152)가 형성된 캐리어(52)가 상기 제 1 반도체 다이(20)의 상부에 배치되며, 상기 회로 패턴(51)이 상부 솔더볼(40)에 접합된다. In this way, and the carrier joining step (S13), the circuit pattern 51 and the second semiconductor die 152 and the carrier 52 is formed in a place on the first semiconductor die (20), the circuit pattern (51 ) it is joined to the upper solder balls 40.

이후, 인캡슐런트 형성 단계(S4), 캐리어 제거 단계(S5) 및 하부 솔더볼 형성 단계(S6)가 진행되면, 도 2에 도시된 반도체 패키지(200)가 완성된다. If after, the encapsulant-forming step (S4), the carrier removal step (S5) and the lower solder ball forming step (S6) is in progress, the semiconductor package 200 shown in Figure 2 is completed.

상기와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법은 상기 회로 패턴(51)과 제 2 반도체 다이(152)가 형성된 캐리어(52)를 이용하여 반도체 패키지(200)의 상부로 노출되는 상부 랜드(50)를 용이하게 형성함으로 써, 동일한 크기의 반도체 패키지에서 많은 입출력 단자 수를 갖는 고성능화된 반도체 패키지를 구현하게 할 수 있다. As described above, the present process for manufacturing a semiconductor package 200 according to another embodiment of the invention of the circuit pattern 51 and the second semiconductor die 152 using the formed carrier 52, the semiconductor package 200 written easily by forming the top land 50 is exposed to the upper portion, it is possible to implement a high performance semiconductor package with a large number of input-output terminal in the semiconductor package of the same size.

다음은 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법에 대해 설명하기로 한다. Next will be described a method for manufacturing a semiconductor package 300 according to another embodiment of the present invention.

도 8 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 9a 내지 도 9h는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. And Figure 8 another flowchart for explaining a method for manufacturing a semiconductor package according to another embodiment of the invention, the degree to Figure 9a 9h are cross-sectional views for explaining a method for manufacturing a semiconductor package according to another embodiment of the present invention; .

도 8을 참조하며, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 서브스트레이트 준비 단계(S21), 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22), 인캡슐런트 형성 단계(S23), 관통홀 형성 단계(S24), TMV 형성 단계(S25), 캐리어 접합 단계(S26), 캐리어 제거 단계(S27) 및 하부 솔더볼 형성 단계(S28)를 포함할 수 있다. With reference to Fig. 8, and also a method for manufacturing a semiconductor package 300 according to another embodiment of the substrate preparation step (S21), the semiconductor die connected and an upper solder ball forming step (S22), the encapsulant-forming step of the present invention ( S23), may include a through-hole forming step (S24), TMV-forming step (S25), the carrier joining step (S26), the carrier removal stage (S27) and the lower solder ball forming step (S28).

도 9a를 참조하면, 상기 서브스트레이트 준비 단계(S21)는 상면 다수의 도전성 패턴(12)을 가지며, 하면에 상기 도전성 패턴(12)과 전기적으로 연결되는 다수의 하부 랜드(13)를 가지는 서브스트레이트(210)를 준비하는 단계이다. Referring to Figure 9a, the substrate preparation step (S21) is a top plan view a plurality of conductive pattern 12 to have, when in having a plurality of bottom lands 13, which is connected electrically with the conductive pattern 12, the substrate a step of preparing 210. 여기서, 상기 서브스트레이트 준비 단계(S21)는 5a에 도시된 서브스트레이트 준비 단계(S1)와 비교하여 서브스트레이트(210)에서 도전성 비아(11), 도전성 패턴(12) 및 하부 랜드(13)의 형성 패턴에 있어서만 다르므로, 중복된 설명은 생략하기로 한다. Here, the formation of the conductive via 11, the conductive pattern 12 and a lower land 13 wherein the substrate preparation step (S21) is compared to the preparation phase shown in 5a the substrate (S1) from the substrate (210) Since only differ in the pattern, and duplicate description thereof will be omitted.

도 9b를 참조하면, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 서브스트레이트(210)의 상부에 제 1 반도체 다이(220)를 연결시키고 상부 솔더볼(250)을 형성시키는 단계이다. Referring to Figure 9b, the semiconductor die and the upper connection solder ball forming step (S22) is a step of connecting the first semiconductor die 220 on top of the substrate 210 to form an upper solder ball (250).

구체적으로, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 접착부재(221)를 이용하여 제 1 반도체 다이(220)를 상기 서브스트레이트(210)의 상부에 부착하고, 도전성 와이어(240)를 이용하여 상기 제 1 반도체 다이(220)와 상기 도전성 패턴(12)을 전기적으로 연결한다. Specifically, the semiconductor die connected and an upper solder ball forming step (S22) by using an adhesive member 221 and attaching a first semiconductor die 220 on top of the substrate 210, a conductive wire (240) used to be electrically connected to the first semiconductor die 220 and the conductive pattern 12.

또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 접착부재(221)를 이용하여 제 2 반도체 다이(230)를 상기 제 1 반도체 다이(220)의 상부에 부착하고, 도전성 와이어(240)를 이용하여 상기 제 2 반도체 다이(230)와 상기 도전성 패턴(12)을 전기적으로 연결할 수 있다. In addition, the semiconductor die connected and an upper solder ball forming step (S22) is attached to the second semiconductor die 230 using an adhesive member 221 on the first semiconductor die 220 and conductive wires 240, wherein the second semiconductor may be electrically connected to the die 230 and the conductive pattern 12 by using a.

또한, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 상기 상부 솔더볼(250)을 상기 서브스트레이트(210)의 상부에서 상기 제 1 반도체 다이(220)와 이격되게 형성하며, 상기 도전성 패턴(12)과 전기적으로 연결한다. In addition, the semiconductor die connected and an upper solder ball forming step (S22) is to form spaced apart from the first semiconductor die 220, the upper solder balls 250 in the upper portion of the substrate 210, the conductive patterns (12 ) and is electrically connected. 여기서, 상기 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)는 상기 상부 솔더볼(250)을 상기 제 1 반도체 다이(220)가 상기 서브스트레이트(210)의 상부에 배치되는 높이보다 낮거나 높은 높이를 가지도록 형성할 수 있다. Here, the semiconductor die connected and an upper solder ball forming step (S22) is of the upper lower or higher in height than the height which is disposed on the first semiconductor die 220 is the substrate 210, the upper solder ball 250 It may be formed to.

도 9c를 참조하면, 상기 인캡슐런트 형성 단계(S23)는 제 1 반도체 다이(220), 제 2 반도체 다이(230) 및 상부 솔더볼(250)을 감싸도록 인캡슐레이션하여, 서브스트레이트(210)의 상부에 인캡슐런트(260)를 형성하는 단계이다. Referring to Figure 9c, the encapsulant-forming step (S23) includes a first semiconductor die 220, the second encapsulation surrounds the semiconductor die 230 and an upper solder ball 250, the substrate 210, in the step of forming the encapsulant 260 thereon.

상기 인캡슐런트(260)는 제 1 반도체 다이(220), 제 2 반도체 다이(230) 및 상부 솔더볼(250)을 외부의 충격으로부터 보호한다. The encapsulant 260 protects the first semiconductor die 220 second semiconductor die 230 and an upper solder ball 250 from external impact. 이러한 인캡슐런트(260)는 통상적으로 에폭시 수지, 실리콘 수지 또는 그 등가물로 형성될 수 있다. The encapsulant 260 is typically may be formed of epoxy resin, silicone resin or the like.

도 9d를 참조하면, 상기 관통홀 형성 단계(S24)는 상기 인캡슐런트(260) 중 상부 솔더볼(250)과 대응되는 영역에 관통홀(262)을 형성하여, 상부 솔더볼(250)을 외부로 노출시키는 단계이다. Referring to Figure 9d, the through-hole forming step (S24) is to form a through-hole 262 in a region corresponding to the upper solder ball 250 of the encapsulant 260, the upper solder ball 250 to the outside a step of exposing.

상기 관통홀 형성 단계(S24)는 레이저 드릴링과 같은 방법에 의해 이루어질 수 있다. The through-hole forming step (S24) may be performed by a method such as laser drilling.

도 9e를 참조하면, 상기 TMV 형성 단계(S25)는 상기 관통홀(262)의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼(250)과 전기적으로 연결되는 TMV(270)를 형성하는 단계이다. Referring to Figure 9e, the TMV-forming step (S25) is a step of forming a TMV (270) electrically connected to the inside of the upper solder ball 250 by coating a conductive material on the through holes 262. The

상기 도전성 물질의 도포는 분사, 코팅, 프린팅 및 도금 방법 중 선택된 어느 하나의 방법으로 이루어질 수 있다. The application of the conductive material may be formed by spraying, coating, printing and the plating method of any one of the method selected.

상기와 같은 방법에 의해 형성된 TMV(270)는 서브스트레이트(210)의 도전성 패턴(12)과 전기적으로 연결된다. TMV formed by the same method as described above 270 is electrically connected to the conductive pattern 12 of the substrate 210. 이에 따라, TMV(270)는 상기 제 1, 2 반도체 다이(220, 230)를 반도체 패키지(도 3의 300)의 하부뿐 아니라 상부에 전기적으로 접촉하는 외부 회로에 전기적으로 연결시켜 전기적 신호가 입출력될 수 있도록 할 수 있다. Accordingly, to TMV (270) as well as the lower portions of the first and second semiconductor die (220, 230), a semiconductor package (300 in Fig. 3) electrically connected to an external circuit for electrically contacting the upper electrical signal input and output can to be.

도 9f를 참조하면, 상기 캐리어 접합 단계(S26)는 회로 패턴(51)이 형성된 캐리어(52)를 제 1 반도체 다이(220)와 제 2 반도체 다이(230)의 상부에 배치시켜, 회로 패턴(51)을 TMV(270)에 접합시키는 단계이다. Referring to Figure 9f, the carrier joining step (S26) is to place the carrier 52 is formed with a circuit pattern 51 on top of the first semiconductor die 220 and the second semiconductor die 230, circuit patterns ( 51) to a step of bonding the TMV (270).

한편, 상기 캐리어 접합 단계(S26)는 상기 회로 패턴(51)을 도전성 물질로 형성하고, 상기 캐리어(52)를 상기 회로 패턴(52)과 다른 재질로 형성하여 준비한다. On the other hand, the carrier joining step (S26) is then prepared by forming the forming the circuit pattern 51 of a conductive material, and the carrier 52 to the circuit pattern 52 and the different materials. 이는 앞에서 설명되었으므로, 중복된 설명은 생략하기로 한다. This is because the described above, and duplicate description thereof will be omitted.

도 9g를 참조하면, 상기 캐리어 제거 단계(S27)는 캐리어(52)를 제거하여 상기 인캡슐런트(260)의 상면에 상부 랜드(280)를 형성하는 단계이다. Referring to Figure 9g, the carrier removal stage (S27) is a step of removing the carrier (52) forms the upper land (280) on a top surface of the encapsulant 260.

구체적으로, 상기 캐리어 제거 단계(S27)는 식각 공정 등을 이용하여 상기 회로 패턴(51)과 다른 재질로 형성된 상기 캐리어(52)를 제거하여, 상기 인캡슐런트(260)의 상부로 노출되는 상부 랜드(280)를 형성된다. Specifically, by using such as the carrier removal stage (S27) is an etching process to remove the carrier 52 is formed with the circuit pattern 51 and the other material, the upper being exposed to the upper portion of the encapsulant 260 It is formed a land 280. the 상기 상부 랜드(280)는 반도체 패키지(300)의 상부에 스택되는 외부 장치와 전기적으로 연결되어, 상기 반도체 패키지(300)로 전기적인 신호가 입출력되기 위한 경로를 제공한다. The upper land 280 is electrically connected to the external device that is stacked on top of the semiconductor package 300, and provides a path to become an electrical signal input to the semiconductor package 300.

도 9h를 참조하면, 상기 하부 솔더볼 형성 단계(S28)는 상기 서브스트레이트(210)의 하부에 형성되어 상기 하부 랜드(13)와 전기적으로 연결되는 하부 솔더볼(290)을 형성하는 단계이다. Referring to Figure 9h, the lower solder ball forming step (S28) is a step of forming the lower solder ball 290 is formed at a lower portion of the substrate 210 which is electrically connected to the lower land 13.

상기 하부 솔더볼(290)은 이후 상기 반도체 패키지(300)의 하부에 스택되는 다른 반도체 패키지의 외부 회로와 연결되어, 상기 반도체 패키지(300)로 전기적인 신호가 입출력되기 위한 경로를 제공한다. The lower solder ball 290 is connected to the external circuit of another semiconductor package is stacked since a lower portion of the semiconductor package 300, and provides a path to become an electrical signal input to the semiconductor package 300.

상기와 같이, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 캐리어 접합 단계(S26)를 인캡슐런트 형성 단계(S23) 이후에 실시함으로써, 본 발명의 일 실시예에 따른 반도체 패키지(100)의 제조 방법에서 캐리어 접합 단계(S3)를 인캡슐런트 형성 단계(S4) 이전에 실시하는 경우에 비해, 캐리어(52)의 접합을 안정적으로 이루게 할 수 있다. As it described above, by a method for manufacturing a semiconductor package 300 according to another embodiment of the present invention is carried out after the encapsulant-forming step (S23) of the carrier joining step (S26), according to one embodiment of the present invention as compared with the case in the method for manufacturing a semiconductor package (100) for performing carrier bonding step (S3) prior to the encapsulant-forming step (S4), it is possible to constitute the junction of the carrier 52 in a stable manner.

또한, 본 발명의 또다른 실시예에 따른 반도체 패키지(300)의 제조 방법은 반도체 다이 연결 및 상부 솔더볼 형성 단계(S22)에서 서브스트레이트(210)의 상부에 제 1, 2 반도체 다이(220,230)를 적층함으로써, 본 발명의 다른 실시예에 따른 반도체 패키지(200)의 제조 방법에서 제 2 반도체 다이(152)를 별도로 캐리어 접합 단계(S3)에서 형성시키는 경우에 비해, 제조 공정상의 번거로움을 줄일 수 있다. In addition, the first and second semiconductor die (220 230) on top of the method for manufacturing a semiconductor package 300 according to another embodiment of the present invention, the sub in the semiconductor die connected and an upper solder ball forming step (S22) Straight 210 compared to the case, by lamination, a second semiconductor die 152, in the manufacturing method of a semiconductor package 200 according to another embodiment of the present invention separately to form the carrier joining step (S3), to reduce the trouble of the manufacturing process have.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. The invention is carried out in a variety shall not be limited to the preferred embodiment of the above-described specific examples, those skilled in the art the art without departing from the subject matter of the present invention invention claimed in claims anyone strain It is of course possible, such changes that are able within the scope of the claims described.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. Figure 2 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 3은 본 발명의 또다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. Figure 3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다. 4 is a flow chart for explaining a method for manufacturing a semiconductor package according to an embodiment of the present invention.

도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. Figure 5a-5f are cross-sectional views for explaining a method for manufacturing a semiconductor package according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다. 6 is a flow chart for explaining a method for manufacturing a semiconductor package according to another embodiment of the present invention.

도 7은 도 6의 캐리어 접합 단계를 설명하기 위한 단면도이다. Figure 7 is a cross-sectional view of a carrier bonding step of Fig.

도 8 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로우 챠트이다. Figure a flow chart for explaining a method for manufacturing a semiconductor package according to the eighth further embodiment of the invention.

도 9a 내지 도 9h는 본 발명의 또다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. Figure 9a through 9h are cross-sectional views for explaining a method for manufacturing a semiconductor package according to another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of the Related Art>

10, 210: 서브스트레이트 20, 220: 제 1 반도체 다이 10, 210: substrate 20, 220: first semiconductor die

30: 도전성 범프 40, 250: 상부 솔더볼 30: conductive bump 40, 250: upper solder ball

50, 280: 상부 램드 60, 260: 인캡슐런트 50, 280: upper raemdeu 60, 260: encapsulants

70, 290: 솔더볼 100, 200, 300: 반도체 패키지 70, 290: solder ball 100, 200, 300: semiconductor package

152 230: 제 2 반도체 다이 154, 240: 도전성 와이어 152 230: a second semiconductor die 154, 240: conductive wire

270: TMV(Through Mold Via) 270: (Through Mold Via) TMV

Claims (22)

  1. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트; It has a plurality of conductive patterns on the top surface, when the lower part has a plurality of lands connected to the conductive pattern and the electrical substrate;
    상기 서브스트레이트의 상부에 형성되어, 상기 도전성 패턴과 전기적으로 연결되는 제 1 반도체 다이; Is formed on the substrate, a first semiconductor die electrically connected to the conductive patterns;
    상기 서브스트레이트의 상부에서 상기 제 1 반도체 다이와 이격되게 형성되며, 상기 도전성 패턴과 전기적으로 연결되는 상부 솔더볼; Upper solder balls on top of the substrate on which the first is formed to be spaced apart from the semiconductor die, electrically connected to the conductive pattern;
    상기 제 1 반도체 다이와 상기 상부 솔더볼의 상부에 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 다수의 상부 랜드; The first semiconductor die are formed on the upper solder balls, a plurality of upper land to be connected to the solder balls and the upper electrically; And
    상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록, 상기 서브스트레이트의 상부에 형성되는 인캡슐런트를 포함하며, So as to surround the first semiconductor die and the upper solder ball, comprising the encapsulant formed on the substrate,
    상기 다수의 상부 랜드는 상기 인캡슐런트의 상부로 노출되는 것을 특징으로 하는 반도체 패키지. The plurality of upper land is a semiconductor package characterized in that the exposure to the upper portion of the encapsulant.
  2. 제 1 항에 있어서, According to claim 1,
    상기 인캡슐런트는 상기 다수의 상부 랜드를 감싸며, The encapsulant surrounds the plurality of upper land,
    상기 인캡슐런트의 상면과 상기 상부 랜드의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지. A semiconductor package, characterized in that the upper surface and the upper surface of the top land of the encapsulant forming the same plane.
  3. 제 1 항에 있어서, According to claim 1,
    상기 제 1 반도체 다이의 하부에 형성되어, 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지. The first is formed at the lower portion of the semiconductor die, the semiconductor package further comprising a conductive bump electrically connecting the first semiconductor die and the conductive pattern.
  4. 제 1 항에 있어서, According to claim 1,
    상기 서브스트레이트의 하부에 형성되어 상기 하부 랜드와 전기적으로 연결되는 하부 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지. Is formed in a lower portion of the semiconductor package substrate further comprises a bottom solder balls are electrically connected to the bottom land.
  5. 제 1 항에 있어서, According to claim 1,
    상기 제 1 반도체 다이의 상부에 형성되며, 도전성 와이어를 통해 상기 상부 랜드와 전기적으로 연결되는 제 2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지. The first is formed at the upper portion of the semiconductor die, the semiconductor package according to claim 1, further comprising: a second semiconductor die is connected to the upper land and the via electrically conductive wire.
  6. 제 5 항에 있어서, 6. The method of claim 5,
    상기 인캡슐런트는 상기 상부 랜드, 상기 제 2 반도체 다이 및 상기 도전성 와이어를 감싸며, The encapsulant surrounding the second semiconductor die and the conductive wires of the upper land,
    상기 인캡슐런트의 상면, 상기 상부 랜드의 상면 및 상기 제 2 반도체 다이의 상면이 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지. A semiconductor package, characterized in that the upper surface and the upper surface of the second semiconductor die of the upper land of the capsule top surface of the parent, forming the same plane.
  7. 제 1 항에 있어서, According to claim 1,
    상기 제 1 반도체 다이는 접착부재를 이용해 상기 서브스트레이트의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지. The first semiconductor die using an adhesive member is attached to the upper portion of the substrate, a semiconductor package, characterized in that electrically connected to the conductive pattern using a conductive wire.
  8. 제 7 항에 있어서, The method of claim 7,
    접착부재를 이용해 상기 제 1 반도체 다이의 상부에 부착되며, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결되는 제 2 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지. Is attached to the upper portion of the first semiconductor die with a binding material, a semiconductor package according to claim 1, further comprising: a second semiconductor die electrically connected to the conductive pattern using a conductive wire.
  9. 제 7 항에 있어서, The method of claim 7,
    상기 인캡슐런트를 관통하도록 형성되어, 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 더 포함하는 것을 특징으로 하는 반도체 패키지. The semiconductor package according to claim 1, further including the TMV (Through Mold Via) which is formed to pass through the encapsulant, electrically connected to the upper solder ball.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 상부 랜드가 상기 인캡슐런트의 상부에 돌출된 형태로 형성되며, 상기 TMV와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지. Is formed by the said top land protruding on top of the encapsulant, the form, the semiconductor package characterized in that the electrically connected with the TMV.
  11. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; Which has a plurality of conductive patterns on the top surface, preparing a substrate having a plurality of bottom lands connected to said conductive pattern and electrically to the lower substrate preparation step;
    상기 서브스트레이트의 상부에 제 1 반도체 다이를 배치하여 상기 도전성 패 턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; Semiconductor that the arrangement of the first semiconductor die to the upper portion of the substrate connected to the conductive pattern and electrically and connect the upper solder balls on top of the substrate of the first to form spaced apart semiconductor die with the electrically conductive pattern and electrically die and an upper connection solder ball forming step;
    회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 상부 솔더볼에 접합시키는 캐리어 접합 단계; Circuit was placed on top of the first semiconductor die carrier having a pattern carrier bonding step of bonding the solder balls to the top of the circuit pattern;
    상기 제 1 반도체 다이, 상기 상부 솔더볼 및 상기 회로 패턴을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트와 상기 캐리어 사이에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; Encapsulant forming step of the encapsulation so that the first semiconductor die, wrapped around the upper solder balls and the circuit pattern, forming an encapsulant between the substrate and the carrier; And
    상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package characterized in that by removing the carrier comprises a carrier removed to form a top land in an upper surface of the encapsulant.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 The semiconductor die and the upper connection solder ball forming step
    상기 제 1 반도체 다이의 하부에 형성된 도전성 범프를 이용하여 상기 제 1 반도체 다이와 상기 도전성 패턴을 전기적으로 연결하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package characterized in that by using the conductive bumps formed on a lower portion of the first semiconductor die comprises the step of electrically connecting the first semiconductor die and the conductive pattern.
  13. 제 11 항에 있어서, 12. The method of claim 11,
    상기 캐리어 접합 단계는 The carrier junction step
    상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the step of the circuit pattern formed of a conductive material, prepared by forming the carrier with the circuit pattern and the other material.
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 캐리어 제거 단계는 식각 공정에 의해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. The carrier removal step for manufacturing a semiconductor package, characterized in that formed by the etching process.
  15. 제 11 항에 있어서, 12. The method of claim 11,
    상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. To form the lower solder balls to a lower portion of the substrate, a method for manufacturing a semiconductor package according to claim 1, further comprising the step of forming the lower solder ball electrically connected to the bottom land.
  16. 제 11 항에 있어서, 12. The method of claim 11,
    상기 캐리어 접합 단계는 The carrier junction step
    도전성 와이어를 통해 상기 회로 패턴과 전기적으로 연결되는 제 2 반도체 다이를 상기 캐리어에 더 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the step of further forming a second semiconductor die electrically connected to the circuit patterns through the conductive wire to the carrier.
  17. 상면에 다수의 도전성 패턴을 가지며, 하면에 상기 도전성 패턴과 전기적으로 연결된 다수의 하부 랜드를 가지는 서브스트레이트를 준비하는 서브스트레이트 준비 단계; Which has a plurality of conductive patterns on the top surface, preparing a substrate having a plurality of bottom lands connected to said conductive pattern and electrically to the lower substrate preparation step;
    상기 서브스트레이트의 상부에 제 1 반도체 다이를 부착하여 상기 도전성 패턴과 전기적으로 연결시키고, 상기 서브스트레이트의 상부에 상부 솔더볼을 상기 제 1 반도체 다이와 이격되게 형성하여 상기 도전성 패턴과 전기적으로 연결시키는 반도체 다이 연결 및 상부 솔더볼 형성 단계; By attaching a first semiconductor die on top of the substrate and electrically connected to the conductive pattern, the semiconductor die to form the upper solder balls on top of the substrate to be spaced apart from the first semiconductor die to connect with the conductive patterns and electrically connecting the solder ball and the top-forming step;
    상기 제 1 반도체 다이와 상기 상부 솔더볼을 감싸도록 인캡슐레이션하여, 상기 서브스트레이트의 상부에 인캡슐런트를 형성하는 인캡슐런트 형성 단계; Encapsulant forming step of the encapsulation so that the wrap of the first semiconductor die and the upper solder balls, form an encapsulant on top of the substrate;
    상기 인캡슐런트 중 상기 상부 솔더볼과 대응되는 영역에 관통홀을 형성하여, 상기 솔더볼을 외부로 노출시키는 관통홀 형성 단계; The through-hole forming step of forming a through hole in a region corresponding to the upper portion of the solder ball encapsulant, exposing the solder ball to the outside;
    상기 관통홀의 내부에 도전성 물질을 도포하여 상기 상부 솔더볼과 전기적으로 연결되는 TMV(Through Mold Via)를 형성하는 TMV 형성 단계; TMV-forming step of forming a TMV (Through Mold Via) by coating a conductive material within the through-hole coupled to the upper solder ball electrically;
    회로 패턴이 형성된 캐리어를 상기 제 1 반도체 다이의 상부에 배치시켜 상기 회로 패턴을 상기 TMV에 접합시키는 캐리어 접합 단계; By placing a circuit carrier having a pattern formed on the first semiconductor die carrier bonding step of bonding the circuit pattern on the TMV; And
    상기 캐리어를 제거하여 상기 인캡슐런트의 상면에 상부 랜드를 형성하는 캐리어 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package characterized in that by removing the carrier comprises a carrier removed to form a top land in an upper surface of the encapsulant.
  18. 제 11 항에 있어서, 12. The method of claim 11,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 The semiconductor die and the upper connection solder ball forming step
    접착부재를 이용해 상기 제 1 반도체 다이를 상기 서브스트레이트의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Attaching the first semiconductor die with a binding material on top of the substrate and a method for manufacturing a semiconductor package characterized by comprising a step to electrically connect the conductive pattern with a conductive wire.
  19. 제 18 항에 있어서, 19. The method of claim 18,
    상기 반도체 다이 연결 및 상부 솔더볼 형성 단계는 The semiconductor die and the upper connection solder ball forming step
    접착부재를 이용해 제 2 반도체 다이를 상기 제 1 반도체 다이의 상부에 부착시키고, 도전성 와이어를 이용해 상기 도전성 패턴과 전기적으로 연결시키는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Attaching a second semiconductor die using an adhesive member on the first semiconductor die and a method for manufacturing a semiconductor package characterized by comprising a step to electrically connect the conductive pattern with a conductive wire.
  20. 제 17 항에 있어서, 18. The method of claim 17,
    상기 캐리어 접합 단계는 The carrier junction step
    상기 회로 패턴을 도전성 물질로 형성하고, 상기 캐리어를 상기 회로 패턴과 다른 재질로 형성하여 준비하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the step of the circuit pattern formed of a conductive material, prepared by forming the carrier with the circuit pattern and the other material.
  21. 제 20 항에 있어서, 21. The method of claim 20,
    상기 캐리어 제거 단계는 식각 공정에 의해 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법. The carrier removal step for manufacturing a semiconductor package, characterized in that formed by the etching process.
  22. 제 17 항에 있어서, 18. The method of claim 17,
    상기 서브스트레이트의 하부에 하부 솔더볼을 형성하여, 상기 하부 랜드와 전기적으로 연결시키는 하부 솔더볼 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. To form the lower solder balls to a lower portion of the substrate, a method for manufacturing a semiconductor package according to claim 1, further comprising the step of forming the lower solder ball electrically connected to the bottom land.
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