KR20210120914A - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지 제조 방법은, 캐캐리어 상에 복수의 다이를 웨이퍼 형태로 재구성하는 재구성 단계; 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 복수의 다이들의 접속부를 노출시키고, 상기 접속부 위로 재배선을 진행하여 재배선층을 형성하는 재배선 단계 및 상기 캐리어가 부착된 상태에서 쏘잉을 진행하는 쏘잉 단계를 포함한다.

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는, 웨이퍼 레밸 패키지 제조 방법에 관한 것이다.
반도체 총원가가 상승하고 있고, 전공정의 원가를 낮추는 데는 한계에 도달했기 때문에 후공정인 패키징에서 원가를 낮춰야할 필요성이 커지고 있다. 또한, 각종 모바일 기기의 고성능화 등으로 인해 반도체에 요구되는 입출력(I/O) 단자의 개수가 증가하고 있다.
이와 같은 상황 속에서 반도체 패키지 공정을 웨이퍼 레벨에서 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 분리하는 웨이퍼 레벨 패키지(Wafer Level Package) 기술이 주목받고 있다. 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)는 칩을 PCB가 아닌 웨이퍼에 직접 실장하는 기술이다. FOWLP, FOPLP에 의할 경우 PCB를 사용하지 않는 만큼 반도체 패키지의 제조 원가를 낮출 수 있고, 반도체 패키지의 소형화, 방열 기능 향상, 소비 전력 감소, 주파수 대역 향상 등이 가능하다.
FOWLP 또는 FOPLP는 개개의 다이(die)들을 캐리어(carrier) 상에 웨이퍼 형태로 재구성하여 몰딩한 뒤, 팬 아웃(Fan-Out) 형식의 재배선(RDL) 공정 및 범핑(bumping) 공정 등을 통해 패키지로 구현한다.
일반적으로 종래 FOWLP 또는 FOPLP는 캐리어 상에 다이들을 웨이퍼 형태로 재구성한 뒤 열원이나 화학용액을 이용하여 접착층을 제거하여 캐리어를 분리한 후 나머지 공정을 진행하는 방식으로 수행된다. 이것은 캐리어로 사용되는 유리 기판의 단가가 비싸기 때문에 쏘잉 공정 전에 캐리어를 분리하여 세정 후 재사용하기 위함이다.
이와 같이 종래 FOWLP 또는 FOPLP는 쏘잉 공정 전에 캐리어를 분리해야 하기 때문에 전체적으로 공정이 복잡해지고, 캐리어의 재사용에 따른 추가 공정도 부가되는 문제를 가지고 있다. 이에 종래 FOWLP, FOPLP의 공정을 단순화하고, 공정의 효율성을 향상시켜줄 기술의 개발이 요구되고 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 종래 웨이퍼 레밸 패키지 기술에 비하여 공정이 간소하고 공정 효율이 향상된 반도체 패키지 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위하여, 본 발명의 일 형태에 따르면, 일면에 접속부가 형성된 복수개의 다이를 상호 이격시켜 제1캐리어상에 배치하되, 상기 복수개의 다이가 배치되는 상기 캐리어상의 일부 영역은 상기 다이가 배치되지 않은 쏘잉영역을 형성하여 배치하는 배치단계; 상기 복수개의 다이가 배치된 상기 캐리어상에 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계; 상기 몰딩체의 쏘잉영역을 쏘잉하여 복수개의 다이가 구비된 소형패널로 분리하는 1차 쏘잉단계; 분리된 상기 소형패널의 캐리어를 제거하는 캐리어 제거단계; 및 상기 소형패널의 상기 각 다이 사이를 쏘잉하여, 개별 반도체 패키지로 분리하는 2차 쏘잉단계;를 포함하는 반도체 패키지 제조방법이 개시된다.
상기 배치단계는 제1캐리어 상에 형성되며, 상기 몰딩단계후 상기 제1캐리어가 제거되고, 상기 몰딩체에 제2캐리어가 부착될 수 있다.
상기 제1차 쏘잉단계에서 상기 제2캐리어를 함께 쏘잉할 수 있다.
상기 캐리어는 다수의 홀이 형성될 수 있다.
한편, 본 발명의 다른 형태에 따르면, 캐리어 상에 접착패턴을 형성하는 접착패턴 형성단계; 상기 캐리어의 접착패턴 상에 복수개의 다이를 배치하는 배치단계; 상기 캐리어 상에 배치된 다이를 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계; 상기 몰딩체에 부착된 상기 캐리어를 제외한 상기 몰딩체의 각 다이 사이가 절단되도록 쏘잉되는 하프 컷 쏘잉 단계; 상기 캐리어를 제거하여, 하프 컷 쏘잉된 상기 몰딩체를 개별 반도체 패키지로 분리하는 캐리어 제거단계를 포함하는 반도체 패키지 제조방법이 개시된다.
상기 몰딩단계 후에, 상기 몰딩재에 매립된 접속부가 노출되도록 상기 몰딩체의 일면을 그라인딩하는 그라인딩 단계; 그라인딩되어 접속부가 노출된 몰딩체의 일면에 재배선층을 형성하는 재배선 단계; 재배선 단계에서 형성된 유비엠(UBM)층에 전기 연결 부재를 배치하는 볼 드랍 단계;를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체의 웨이퍼 레밸 패키징 진행 시 캐리어가 분리되지 않은 상태에서 쏘잉이 진행되므로 공정 효율이 향상될 수 있으며, 캐리어가 쏘잉되지 않을 수 있어 캐리어를 세척 후 재사용할 수 있으므로 공정단가를 절감할 수 있는 효과가 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
아래에서 설명하는 본 출원의 바람직한 실시예의 상세한 설명뿐만 아니라 위에서 설명한 요약은 첨부된 도면과 관련해서 읽을 때에 더 잘 이해될 수 있을 것이다. 본 발명을 예시하기 위한 목적으로 도면에는 바람직한 실시예들이 도시되어 있다. 그러나, 본 출원은 도시된 정확한 배치와 수단에 한정되는 것이 아님을 이해해야 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어 상에 복수의 다이가 재배치 되고 몰딩이 이루어진 상태를 나타낸 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 몰딩 후 제 1 캐리어가 제거된 상태를 나타낸 도면이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어가 제거된 면에 BSP 라미네이션(lamination)이 이루어진 상태를 나타낸 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 2 캐리어가 부착된 상태를 나타낸 도면이다.
도 5는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 6은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 후 1차 쏘잉 단계에서 쏘잉이 이루어지는 모습을 나타낸 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 1차 쏘잉 후 제 2 캐리어가 제거된 상태를 나타낸 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 반도체 패키지를 나타낸 도면이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다.
도 10은 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.
도 11은 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다.
도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 도면에서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 설명하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 도면에 도시된 구성 요소들과의 상관 관계를 설명하기 위해 공간적으로 상대적인 용어인 "전방", "후방", "상부" 또는 "하부" 등이 사용될 수 있다. 이들은 도면 상 도시된 것을 기준으로 정하여진 상대적인 용어들로서 배향에 따라 위치 관계는 반대로 해석될 수도 있다.
어떤 구성 요소가 다른 구성 요소의 "전방", "후방", "상부" 또는 "하부"에 있다는 것은 특별한 사정이 없는 한 다른 구성 요소와 바로 접하여 "전방", "후방", "상부" 또는 "하부"에 배치되는 것뿐만 아니라 그 중간에 또 다른 구성 요소가 배치되는 경우도 포함한다. 또한, 어떤 구성 요소가 다른 구성 요소와 "연결"되어 있다는 것은 특별한 사정이 없는 한 서로 직접 연결되는 것뿐만 아니라 간접적으로 서로 연결되는 경우도 포함한다.
본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 상에 복수의 다이를 웨이퍼 형태로 재구성하는 재구성 단계; 재구성된 복수의 다이들을 몰딩하는 몰딩 단계; 상기 복수의 다이들의 접속부를 노출시키고, 상기 접속부 위로 재배선을 진행하여 재배선층을 형성하는 재배선 단계 및 상기 캐리어가 부착된 상태에서 쏘잉을 진행하는 쏘잉 단계를 포함한다.
본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은 웨이퍼 레밸 패키지에 적용될 수 있다. 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은 PCB 기판의 사용 없이 반도체 패키지를 제조할 수 있게 해준다. 본 발명의 제 1 실시예는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)에 적용될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어 상에 복수의 다이가 재배치 되고 몰딩이 이루어진 상태를 나타낸 도면이다.
도 1을 참조하면, 재구성 단계에서 제 1 캐리어(carrier)(100) 상에 제 1 접착층(200)을 형성하고, 복수의 다이(10)를 웨이퍼 형태로 제 1 캐리어(100)에 배치한 뒤, 몰딩 단계에서 몰딩재(30)에 의해 몰딩이 이루어져 몰딩체를 형성한다. 제 1 접착층(200)은 접착제(adhesive)가 도포되어 형성될 수 있다. 또한, 몰딩재(30)는 에폭시 수지가 될 수 있다.
이때, 제 1 캐리어(100)는 패널 형태로 이루어질 수 있다. 제 1 캐리어(100)는 몰딩 시 압력을 견딜 수 있는 물성을 가지는 것이 바람직하다.
또한, 각 다이(10)는 외부와의 입출력 연결을 위한 접속부(11)를 구비하고 있다. 여기서, 접속부(11)는 패드가 될 수 있다. 또한, 접속부(11)는 포스트(필러)(20)와 연결되어 있다. 포스트는 구리 등의 재질로 이루어질 수 있다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 몰딩 후 제 1 캐리어가 제거된 상태를 나타낸 도면이다. 또한, 도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 1 캐리어가 제거된 면에 라미네이션이 진행된 상태를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에서, 제 1 캐리어(100)의 제거 후에 하면(back side)에 대한 라미네이션 등이 진행될 수 있다. 더욱 상세하게, 라미네이션층(300)의 형성, 큐어(cure) 등이 진행될 수 있다. 예를 들면, 라미네이션층(300)은 BSP 라미네이션 필름의 부착을 통해 형성될 수 있다.
이후에, 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 개개의 다이(10)의 접속부(11)와 연결된 포스트(필러)(20)를 노출시킴으로써 접속부(11)를 오픈할 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 제 2 캐리어가 부착된 상태를 나타낸 도면이다.
도 4를 참조하면, 전술한 공정 진행 후 반도체 패키지의 하면 즉, 라미네이션층(300)에 접착제를 도포하여 제 2 접착층(500)을 형성시킨 뒤 제 2 캐리어(400)를 부착한다. 제 2 캐리어(400)는 유리 패널 즉, 사각형 프레임의 유리 기판이 될 수 있다. 예를 들면, 제 2 캐리어(400)는 600x600 유리 기판이 될 수 있다. 이와 같이 패널을 제 2 캐리어(400)로 사용할 경우 하나의 캐리어 내에 더 많은 다이(10)를 패키징할 수 있다.
본 발명의 제 1 실시예에서, 제 2 캐리어(400)는 다수의 홀(410)을 구비하고 있는데, 홀(410)은 추후 공정에서 제 2 캐리어(400)의 분리를 용이하게 하기 위한 것이다. 그러나 제 2 캐리어(400)에 홀(410)이 필수적으로 구비되어야 하는 것은 아니다. 즉, 제 2 캐리어(400)는 홀(410)을 구비하지 않은 패널로 이루어질 수도 있다.
도 5는 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 단계에서 재배선이 이루어진 모습을 나타낸 도면이다.
도 5를 참조하면, 재배선 단계에서, 하면에 제 2 캐리어(400)를 부착한 후 접속부(11)가 노출된 전면에 재배선을 수행하여 재배선층(Redistributed Layer, RDL)(40)을 형성시킬 수 있다. 도 5에는 하나의 재배선층(40)만 도시되어 있으나 필요에 따라 2 이상의 재배선층을 형성시킬 수도 있다.
도 6은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 재배선 후 1차 쏘잉 단계에서 쏘잉이 이루어지는 모습을 나타낸 도면이다.
도 6을 참조하면, 1차 쏘잉(sawing)을 통해 전체 패널이 작은 소형 패널로 분리된다. 본 발명에서는 1차 쏘잉의 진행 전 제 2 캐리어(400)를 분리하지 않고 제 2 캐리어(400)도 함께 쏘잉한다.
한편, 1차 쏘잉을 고려하여 제 2 캐리어(400)의 전체 패널 중 일부 영역은 소형 패널로 분리하기 위한 쏘잉 영역으로 설정되어, 이 분리 영역에는 다이가 배치되지 않을 수 있다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법의 진행 중 1차 쏘잉 후 제 2 캐리어가 제거된 상태를 나타낸 도면이다. 또한, 도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법에 따라 제조된 반도체 패키지를 나타낸 도면이다.
도 7를 참조하면, 1차 쏘잉 후 제 2 캐리어(400)를 분리할 수 있다. 마지막으로 볼드랍 등의 공정 후 개별 패키지별로 쏘잉 즉, 2차 쏘잉이 이루어지면 도 8에 나타난 바와 같은 개개의 반도체 패키지가 제조될 수 있다.
이상에서 본 발명의 제 1 실시예를 살펴보았는데, 본 발명은 위의 기재 내용에 의해 제한되지 않으며 다양하게 변형될 수 있다.
예를 들면, 본 발명의 제 1 실시예는 필요에 따라서 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)에 적용될 수도 있을 것이다. 이 경우, 제 1 캐리어(100) 및 제 2 캐리어(400)는 원형의 웨이퍼(예를 들면, 8인치 또는 12인치 웨이퍼)가 될 수 있다.
또한, 본 발명의 제 1 실시예에서, 제 1 캐리어(100)와 제 2 캐리어(300)는 동일한 캐리어가 될 수 있다. 다시 말하면, 제 1 캐리어(100)만을 사용하여 전체 공정이 진행될 수 있다. 구체적으로, 몰딩 단계 후 제 1 캐리어(100)를 제거하지 않고 그대로 유지한 상태에서 라미네이션층(300)의 형성 없이 재배선 공정 등이 진행되는 것도 고려될 수 있다.
한편, 그라인딩을 통한 접속부(11)의 노출이 제 2 캐리어(400) 부착 전에 이루어지는 것도 가능하다.
이외에도, 캐리어에 접착제를 도포하고, 다이를 픽 앤 플레이스한 다음 몰딩하고, 그라인딩하여 칩 패드 오픈하고, 그 위에 재배선 공정을 진행하고, 작은 소형 판넬로 분리한 뒤, 테스트나 볼드랍등을 진행한 다음 작은 소형 판넬의 캐리어를 제거하고, 칩을 개별 쏘잉하는 것도 가능하다.
본 발명에 따르면, 캐리어가 부착된 상태에서 1차 쏘잉이 진행된다. 이에 따라, 캐리어 유리 기판과 그 상부 접착층 그리고 상부 구조물(칩/몰딩)간의 접착력 즉, 접착 특성도 달라져야 한다. 또한, 1차 쏘잉때 접착 특성이 유지되어야 한다(이를 위해, 유리 기판 캐리어 상에 접착제는 슬롯 다이 방식으로 코팅될 수 있음). 한편, 쏘잉 공정시 EMC(몰딩재)와 유리 기판이 동시에 절단되어야 하며, 1차 쏘잉 이후에 유리 기판과 판넬의 분리가 용이할 것도 요구된다.
이와 같은 요구사항을 고려할 때, 본 발명에서 캐리어는 Modulus 20GPa 이상, 투과율 50% 이상, CTE 3ppm/‘C ~ 10ppm/’C, Warpage<100um, TTV<20um, Tg>600’C 등의 특성을 만족하는 것이 바람직하다.
또한, 접착제(adhesive)는 Peel-off force>200gf/25mm2, 우수한 내화학성,내열성>200’C, Pressure Sensitive Adhesive, 열경화성 접착제, Easy debonding properties(thermal, laser, UV) 등이 요구될 수 있다.
또한, 분리(Detach) 특징으로는 Peel-off 후 Residue가 남지 않을 것, 캐리어 분리가 용이할 것, 접착제 제거가 용이할 것, 열에 의해 낮은 접착력을 가질 것, Laser에 의해 열화될 것, UV 조사에 의해 낮은 Bonding force를 나타낼 것 등이 요구될 수 있다.
또한, 분판(sawing) 특징으로는 이종 소재 sawing이 가능할 것, 500um 이하의 Scribe line을 가질 것, Step Cut이 가능할 것, Chipping이 발생하지 않을 것 등이 요구될 수 있다.
한편, 특별한 사항(Special properties)으로 0.5Mpam1/2 이상의 파괴인성을 가지는 고강도 panel 제조 기술, 3mm이하의 Panel Warpage 기술, 400mm이상의 Panel Handling 기술 등이 필요할 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다. 도 10은 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.
도 9 및 도 10을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법은 다음과 같은 단계들을 포함할 수 있다. 이하에서 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법의 각 단계에 관해 상세하게 설명한다.
본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법은 칩(10) 상에 접속부(20)를 형성시키는 단계로 시작될 수 있다. 본 단계에서, 접속부(20)는 칩(10) 위에 형성되며, 구리 스터드 범프(Cu-stud bump)가 될 수 있다.
이어서, 캐리어(100) 상에 라미네이션층(110)을 형성하는 단계가 진행된다. 이때, 라미네이션층(110)은 테잎 라미네이션(Tape Lamination)으로 형성될 수 있다. 또한, 캐리어(100)는 Alloy 42 재질로 이루어질 수 있다. Alloy 42는 열팽창 합금으로 일정 온도 범위에서 열팽창계수가 낮고, 제한된 계수를 가지는 특수성능합금(SPA: Special Performance Alloys)이다.
다음으로, 라미네이션층(110) 위에 접속부(20)가 형성된 칩(10)을 배치하는 단계가 진행된다. 칩(10)은 캐리어(100)의 표면에 장착된다(PnP(Pick and Place) on Carrier).
다음으로, 반도체 패키지를 몰딩하는 단계가 진행된다(Front-Mold). 본 단계에서 캐리어(100)의 상부에 배치된 칩(10)이 몰딩재(30)에 의해 몰딩된다. 즉, 라미네이션층(110) 상에 배치된 칩(10) 및 접속부(20)는 몰딩재(30)에 의해 몰딩된다. 이때, 몰딩재(30)는 에폭시 수지가 될 수 있다.
다음으로, 캐리어(100)를 제거하는 단계가 진행된다(Carrier De-bond). 본 단계에서 캐리어(100)가 제거됨으로써 반도체 패키지의 하면은 노출된다. 이에 따라 칩(10)의 하면도 노출된다. 그러나 접속부(20)가 형성된 칩(10)의 상면 및 측면은 몰딩재(30)에 의해 몰딩된 상태이므로 노출되지 않는다.
다음으로, 캐리어(100)가 제거된 반도체 패키지의 하면에 라미네이션층(BS Lamination)(200)을 형성하는 단계가 진행된다. 예를 들면, 라미네이션층(300)은 BSP 라미네이션 필름의 부착을 통해 이루어질 수 있다.
다음으로, 반도체 패키지의 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 칩(10) 상의 접속부(20)를 노출시키는 단계가 진행된다(Co-grind). 본 단계를 통해 접속부(20)는 상면이 노출되며, 접속부(20)는 재배선층(Redistribution Layer, RDL)(40)과 연결될 수 있게 된다.
다음으로, 반도체 패키지의 상면에 재배선층(40)을 형성하는 단계가 진행된다. 본 단계에서 재배선층(40)은 절연층(50) 상에 형성될 수 있다. 절연층(50)은 RCF(Resin Coated Film)로 이루어질 수 있다. 또한, 재배선층(40)의 상부에는 UBM(Under Bump Metallurgy)층(70)이 연결된다. UBM층(70)은 절연층(50) 상부에 형성된 패시베이션층(60) 상에 형성될 수 있다. 본 단계를 통해 절연층(50) 상에 배치된 재배선층(40) 및 패시베이션층(60) 상에 배치된 UBM층(70)이 형성된다(RCF-UBM).
이후에, UBM층(70) 상에 전기 연결 부재(80)를 배치하는 단계가 진행된다. 전기 연결 부재(80)는 볼(ball) 형상으로 이루어질 수 있다(Ball mount).
마지막으로, 반도체 패키지의 하면에서 라미네이션층(200)을 제거하는 단계가 진행된다. 라미네이션층(200)은 반도체 패키지의 하면을 그라인딩함으로써 제거될 수 있다(Back-grind).
한편, 본 발명의 제 2 실시예에서, 반도체 패키지를 개개의 칩(10) 즉, 다이 단위로 분리하는 쏘잉 공정은 라미네이션층(200)의 제거 전 또는 후에 이루어질 수 있을 것이다.
도 11은 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정을 나타낸 도면이다. 도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 진행 과정에서 백 그라인딩(back grinding) 공정이 이루어지기 직전의 반도체 패키지 단면을 나타낸 도면이다.
도 11 및 도 12를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법은 다음과 같은 단계를 포함할 수 있다. 이하에서 본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법의 각 단계에 관해 상세하게 설명한다.
본 발명의 제 3 실시예에 따른 반도체 패키지 제조 방법은 칩(10) 상에 접속부(20)를 형성시키는 단계로 시작될 수 있다. 본 단계에서, 접속부(20)는 칩(10) 위에 형성되며, 구리 스터드 범프(Cu-stud bump)(20)가 될 수 있다.
이어서, 캐리어(100) 상에 접착 패턴(Adhesive Pattern)(120)을 형성하는 단계가 진행된다. 접착 패턴(120)은 캐리어(100) 상면 중 칩(10)이 장착될 영역에만 형성될 수 있다. 캐리어(100) 상에 접착 패턴(120)을 형성시킨 후 접착 패턴(120) 상에 칩(10)을 배치할 경우 테잎을 이용한 PnP 대비 Die drift OFI 개선이 가능하고, 캐리어(100)를 통해 패널 휨(Panel Warpage)을 개선할 수 있다. 또한, TBDB(Temporary Bonding De Bonding)에 의한 품질 이슈가 개선될 수 있다.
한편, 캐리어(100)는 고온 안정성, 높은 경도, Low-CTE 등의 특성을 만족하는 것이 바람직하다. 예를 들면, 캐리어(100)는 유리(Glass), EMC, PCB, 세라믹, 기타 소재로 이루어질 수 있다.
접착 패턴(120)은 저온 열 경화 소재로 이루어지고, 높은 내열성을 가지는 것이 바람직하다. 접착 패턴(120)은 필름(film) 또는 리퀴드(Liquid) 타입으로 이루어질 수 있다. 또한, 접착 패턴(120)은 에폭시 화합물(Epoxy compounds), 폴리이미드(Polyimide), 폴리우레탄(Polyurethane) 등으로 이루어질 수 있다. 한편, 접착 패턴(120)은 프린트 스크린(Print screen), 필름 라미네이션(Film lamination), ㅋ코팅(Coating), 디스펜싱(Dispensing) 등의 방식으로 패터닝 될 수 있다.
다음으로, 접착 패턴(120) 위에 접속부(20)가 형성된 칩(10)을 배치하는 단계가 진행된다. 칩(10)은 캐리어(100)의 상면에 형성된 접착 패턴(120) 위에 장착된다(PnP(Pick and Place) on Carrier).
다음으로, 반도체 패키지를 몰딩하는 단계가 진행된다(Front-Mold). 본 단계에서 캐리어(100)의 상부에 배치된 칩(10)이 몰딩재(30)에 의해 몰딩되어 몰딩체가 형성된다. 즉, 라미네이션층(110) 상에 배치된 칩(10) 및 접속부(20)는 몰딩재(30)에 의해 몰딩된다. 이때, 몰딩재(30)는 에폭시 수지가 될 수 있다.
다음으로, 반도체 패키지의 상면(top side)에 대한 그라인딩(top grinding)을 진행하여 칩(10) 상의 접속부(20)를 노출시키는 단계가 진행된다(Co-grind). 본 단계를 통해 접속부(20)의 상면이 노출되고, 접속부(20)는 재배선층(Redistribution Layer, RDL)(40)과 연결될 수 있게 된다.
다음으로, 반도체 패키지의 상면에 재배선층(40)을 형성하는 단계가 진행된다. 본 단계에서 재배선층(40)은 절연층(50) 상에 형성될 수 있다. 절연층(50)은 RCF(Resin Coated Film)로 이루어질 수 있다. 또한, 재배선층(40)의 상부에는 UBM(Under Bump Metallurgy)층(70)이 연결된다. UBM층(70)은 절연층(50) 상부에 형성된 패시베이션층(60) 상에 형성될 수 있다. 본 단계를 통해 절연층(50) 상에 배치된 재배선층(40) 및 패시베이션층(60) 상에 배치된 UBM층(70)이 형성된다(RCF-UBM).
다음으로, UBM층(70) 상에 전기 연결 부재(80)를 배치하는 단계가 진행된다. 전기 연결 부재(80)는 볼(ball) 형상으로 이루어질 수 있다(Ball mount).
이후에, 반도체 패키지를 하프 컷 쏘잉(Half cut sawing)하는 단계가 진행된다. 하프 컷 쏘잉 후 반도체 패키지의 하면을 그라인딩(Back-grind)하여 캐리어(100)를 제거하면 각 칩(10) 즉, 다이들이 개별 단위로 분리될 수 있다. 다시 말하면, 하프 컷 쏘잉은 캐리어(100)를 제외하고, 반도체 패키지를 개개의 칩(10) 단위로 쏘잉하는 것을 의미한다. 따라서 하프 컷 쏘잉은 반도체 패키지의 상면에서 캐리어(100)의 상면까지의 깊이로 이루어진다.
마지막으로, 반도체 패키지의 하면에서 캐리어(100)를 제거하는 단계가 진행된다. 캐리어(100)는 반도체 패키지의 하면을 그라인딩함으로써 제거될 수 있다(Back-grind). 반도체 패키지는 하프 컷 쏘잉되어 있는 상태이므로, 캐리어(100)가 제거되면 반도체 패키지는 개개의 다이 단위로 분리된다.
본 발명의 실시예들에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시예들에 의해 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
10: 다이, 칩 11: 패드
20: 포스트, 접속부 30: 몰딩재
40: 재배선층 50: 절연층
60: 패시베이션층 70: UBM층
80: 전기 연결 부재

Claims (6)

  1. 일면에 접속부가 형성된 복수개의 다이를 상호 이격시켜 제1캐리어상에 배치하되, 상기 복수개의 다이가 배치되는 상기 캐리어상의 일부 영역은 상기 다이가 배치되지 않은 쏘잉영역을 형성하여 배치하는 배치단계;
    상기 복수개의 다이가 배치된 상기 캐리어상에 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계;
    상기 몰딩체의 쏘잉영역을 쏘잉하여 복수개의 다이가 구비된 소형패널로 분리하는 1차 쏘잉단계;
    분리된 상기 소형패널의 캐리어를 제거하는 캐리어 제거단계; 및
    상기 소형패널의 상기 각 다이 사이를 쏘잉하여, 개별 반도체 패키지로 분리하는 2차 쏘잉단계;
    를 포함하는 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 배치단계는 제1캐리어 상에 형성되며,
    상기 몰딩단계후 상기 제1캐리어가 제거되고, 상기 몰딩체에 제2캐리어가 부착되는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제1항에 있어서,
    상기 제1차 쏘잉단계에서 상기 캐리어를 함께 쏘잉하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제2항에 있어서,
    상기 캐리어는 다수의 홀이 형성되는 반도체 패키지 방법.
  5. 캐리어 상에 접착패턴을 형성하는 접착패턴 형성단계;
    상기 캐리어의 접착패턴 상에 복수개의 다이를 배치하는 배치단계;
    상기 캐리어 상에 배치된 다이를 몰딩재로 몰딩하여 몰딩체를 형성하는 몰딩단계;
    상기 몰딩체에 부착된 상기 캐리어를 제외한 상기 몰딩체의 각 다이 사이가 절단되도록 쏘잉되는 하프 컷 쏘잉 단계;
    상기 캐리어를 제거하여, 하프 컷 쏘잉된 상기 몰딩체를 개별 반도체 패키지로 분리하는 캐리어 제거단계;
    를 포함하는 반도체 패키지 제조방법.
  6. 제5항에 있어서,
    상기 몰딩단계 후에,
    상기 몰딩재에 매립된 접속부가 노출되도록 상기 몰딩체의 일면을 그라인딩하는 그라인딩 단계;
    그라인딩되어 접속부가 노출된 몰딩체의 일면에 재배선층을 형성하는 재배선 단계;
    재배선 단계에서 형성된 유비엠(UBM)층에 전기 연결 부재를 배치하는 볼 드랍 단계;를 더 포함하는 반도체 패키지 제조 방법.
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