KR20210114605A - 표시장치 - Google Patents

Abstract

표시장치는, 베이스기판, 상기 베이스기판 상에 배치되고, 구동 전극을 포함한 표시 소자층, 상기 표시 소자층 상에 배치되며, 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 절연층, 상기 절연층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극 및 상기 주변 영역에 중첩한 보상 전극을 포함한 입력 감지층, 출력 노드를 통해 상기 감지 전극 및 상기 보상 전극에 전기적으로 연결된 감지 제어회로를 포함하고, 상기 감지 제어회로는 각각이 상기 출력 노드를 통해 입력된 상기 기생 커패시터의 커패시턴스로부터 상기 보상 전극에 의해 발생한 제1 오프셋 커패시터의 커패시턴스를 감산한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 보다 상세하게는 오프셋 커패시터를 포함한 표시장치에 관한 것이다.

텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치는 영상을 표시하며 외부의 입력을 감지하는 표시모듈 및 윈도우를 포함할 수 있다. 표시모듈은 영상을 표시하는 표시패널과 외부 입력을 감지하는 입력 감지층을 포함할 수 있다.

최근, 커패시턴스형 방식의 입력 감지층이 많이 사용되고 있다. 커패시턴스형 방식은 윈도우 상에 손가락 등의 물체가 접촉하였을 경우에 감지 전극들 간의 커패시턴스(capacitance) 값의 변화를 이용하여 터치 여부를 판단하는 방식이다. 이러한 커패시턴스형 방식은 터치 물체와 입력 감지층의 감지 전극 간의 커패시턴스의 크기를 센싱하는 것이기 때문에, 다양한 노이즈들로부터 안정적인 출력을 얻도록 하는 것이 매우 중요하다.

본 발명의 목적은 표시모듈에 내장된 오프셋 커패스터를 포함한 표시장치를 제공하는 데 있다.

본 발명의 목적을 달성하기 위한 일 실시 예에 따른 표시장치는, 베이스기판, 상기 베이스기판 상에 배치되고, 구동 전극을 포함한 표시 소자층, 상기 표시 소자층 상에 배치되며, 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 절연층, 상기 절연층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극 및 상기 주변 영역에 중첩한 보상 전극을 포함한 입력 감지층, 출력 노드를 통해 상기 감지 전극 및 상기 보상 전극에 전기적으로 연결된 감지 제어회로를 포함하고, 상기 감지 제어회로는 각각이 상기 출력 노드를 통해 입력된 상기 기생 커패시터의 커패시턴스로부터 상기 보상 전극에 의해 발생한 제1 오프셋 커패시터의 커패시턴스를 감산한다.

본 발명의 실시 예에 따르면, 상기 보상 전극은 서로 다른 층 상에 배치되며, 상기 제1 오프셋 커패시터를 발생하는 제1 보상 전극 및 제2 보상 전극을 포함한다.

본 발명의 실시 예에 따르면, 상기 입력 감지층은, 상기 절연층 상에 배치된 제1 절연층, 상기 제1 보상 전극과 동일 층 상인 상기 제1 절연층 상에 배치된 제1 도전층, 상기 제1 도전층 상에 배치된 제2 절연층, 상기 제1 보상 전극과 중첩하며, 상기 제2 보상 전극과 동일 층 상인 상기 제2 절연층 상에 배치된 제2 도전층을 포함한다.

본 발명의 실시 예에 따르면, 상기 감지 전극은 제1 감지 전극 및 상기 제1 감지 전극과 평면상에서 이격되며 상기 제1 감지 전극과 상호 커패시터를 발생하는 제2 감지 전극을 포함하고, 상기 감지 제어회로는 검출 신호 및 상기 검출 신호와 위상이 반전된 보상 신호를 상기 제1 감지 전극 및 상기 제1 보상 전극에 각각 출력한다.

본 발명의 실시 예에 따르면, 상기 감지 제어회로는, 상기 제2 감지 전극으로부터 상기 출력 노드에 출력된 감지 신호 및 상기 제2 보상 전극으로부터 상기 출력 노드에 출력된 오프셋 감지 신호를 센싱하여 검출 전압을 출력하는 전압 변환부, 상기 출력 노드에 연결된 제2 오프셋 커패시터를 포함한 오프셋 제어부를 포함한다.

본 발명의 실시 예에 따르면, 상기 제2 오프셋 커패시터의 커패시턴스는 상기 제1 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 한다.

본 발명의 실시 예에 따르면, 상기 제2 오프셋 커패시터는 상기 보상 신호에 대응하는 오프셋 신호를 수신하는 제3 보상 전극 및 상기 출력 노드에 연결된 제4 보상 전극을 포함한다.

본 발명의 실시 예에 따르면, 상기 오프셋 제어부는 상기 제3 전극 및 상기 출력 노드 사이에 배치된 스위치를 더 포함한다.

본 발명의 실시 예에 따르면, 상기 제2 오프셋 커패시터는 상기 출력 노드에 전기적으로 연결되며 서로 병렬 연결된 복수 개의 보조 커패시터들을 포함한다.

본 발명의 실시 예에 따르면, 상기 보조 커패시터들 각각의 커패시턴스는 상기 제1 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 한다.

본 발명의 실시 예에 따르면, 상기 감지 제어회로는, 각각이 상기 출력 노드에 연결된 상기 감지 전극 및 상기 보상 전극을 통해 감지 신호 및 오프셋 감지 신호를 각각 센싱하여 검출 전압을 출력하는 전압 변환부, 상기 출력 노드에 연결되고, 상기 오프셋 감지 신호를 제어하는 오프셋 제어부를 포함한다.

본 발명의 실시 예에 따르면, 상기 오프셋 제어부는 상기 출력 노드 및 상기 보상 전극 사이에 배치된 스위치를 포함한다.

본 발명의 실시 예에 따르면, 상기 입력 감지층은 상기 주변 영역에 중첩하며 상기 절연층 상에 배치된 제1 패드 및 제2 패드을 포함하고, 상기 감지 제어회로는 상기 제1 감지 전극에 전기적으로 연결된 상기 제1 패드에 검출 신호를 출력하고, 상기 보상 전극에 전기적으로 연결된 상기 제2 패드에 상기 검출 신호와 위상이 반전된 보상 신호를 출력한다.

본 발명의 실시 예에 따르면, 상기 주변 영역에 인접한 상기 입력 감지층 상에 연결된 회로기판을 더 포함하고, 상기 감지 제어회로는 상기 회로기판 상에 배치된다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시장치는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 정의하는 표시패널, 상기 표시패널 상에 배치되고 상기 표시 영역에 중첩하며 상기 표시패널과 기생 커패시터를 발생하는 감지 전극, 및 상기 주변 영역에 중첩하며 오프셋 커패시터를 형성하는 제1 보상 전극 및 제2 보상 전극을 포함한 입력 감지층, 상기 감지 전극에 검출 신호를 출력하고, 상기 제1 보상 전극에 상기 검출 신호와 위상이 반전된 보상 신호를 출력하는 감지 제어회로를 포함한다.

본 발명의 실시 예에 따르면, 상기 제1 보상 전극 및 상기 제2 보상 전극은 서로 다른 층 상에 배치되고, 상기 표시패널의 두께 방향에서, 상기 제1 보상 전극은 상기 제2 보상 전극 보다 상기 표시패널에 더 인접한다.

본 발명의 실시 예에 따르면, 상기 감지 전극은 상호 커패시터를 발생하는 제1 감지 전극 및 상기 제1 감지 전극과 평면상에서 이격된 제2 감지 전극을 포함하고, 상기 감지 제어회로는 출력 노드를 통해 입력된 상기 기생 커패시터, 상기 오프셋 커패시터, 및 상기 상호 커패시터 각각의 커패시턴스를 합산한다.

본 발명의 실시 예에 따르면, 상기 감지 제어회로는 출력 노드를 통해 상기 기생 커패시터 및 상기 오프셋 커패시터와 전기적으로 연결된 보조 오프셋 커패시터를 포함하고, 상기 보조 오프셋 커패시터의 커패시턴스는 상기 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 한다.

본 발명의 실시 예에 따르면, 상기 보조 오프셋 커패시터는 상기 보상 신호에 대응하는 오프셋 신호를 수신하는 제3 보상 전극 및 상기 출력 노드에 전기적으로 연결된 제4 보상 전극을 포함한다.

본 발명의 목적을 달성하기 위한 다른 실시 예에 따른 표시장치는, 베이스기판, 상기 베이스기판 상에 배치되고, 구동 전극을 포함한 표시 소자층, 상기 표시 소자층 상에 배치되며, 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 절연층, 상기 절연층 상에 배치되고, 상기 주변 영역에 중첩한 제1 보상 전극을 포함한 제1 도전층, 상기 제1 보상 전극을 커버하며 상기 절연층 상에 배치된 감지 절연층, 상기 활성 영역에 중첩하며 상기 감지 절연층 상에 배치된 감지 전극 및 상기 주변 영역에 중첩하며 상기 감지 절연층 상에 배치된 제2 보상 전극을 포함한 제2 도전층을 포함하고, 상기 감지 전극 및 상기 구동 전극 사이에 기생 커패시터가 발생되고, 상기 제1 보상 전극 및 상기 제2 보상 전극 사이에 상기 기생 커패시터와 병렬 연결된 오프셋 커패시턴스가 발생된다.

본 발명의 실시 예에 따르면, 표시패널 및 감지 전극 사이의 기생 커패시터는 외부 입력과 감지 전극 사이의 감지 커패시터의 커패시턴스에 상응하는 커패시턴스를 가질 수 있다. 본 발명에 따른 감지 제어회로는 보상 전극을 통해 발생한 오프셋 커패시터를 통해 기생 커패시터의 커패시턴스를 감산시킬 수 있다.

특히, 입력 감지층은 감지 전극 및 오프셋 커패시터를 형성하는 보상 전극을 포함할 수 있다. 따라서, 표시장치의 내/외부 온도 변화에 따른 기생 커패시터의 커패시턴스 변화에 대응하여 오프셋 커패시터의 커패시턴스 또한 변화됨으로써, 출력 노드를 통해 센싱되는 신호 품질이 향상될 수 있다.

도 1은 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다.
도 2는 본 발명의 실시 예에 따른 표시모듈의 단면도이다.
도 3a는 본 발명의 실시 예에 따른 표시패널의 평면도이다.
도 3b는 본 발명의 실시 예에 따른 표시 영역에 중첩한 표시패널의 일 부분을 보여주는 단면도이다.
도 4a는 본 발명의 실시 예에 따른 표시모듈의 단면도이다.
도 4b는 본 발명의 실시 예에 따른 입력 감지층의 센싱 동작에서 발생한 커패시터를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 입력 감지층의 평면도이다.
도 6은 본 발명의 실시 예에 따른 도 5에 도시된 I-I'를 따라 절단한 단면도이다.
도 7은 본 발명의 실시 예에 따른 입력 감지층의 센싱 동작을 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 보여주는 회로도이다.
도 9는 본 발명의 다른 실시 예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 보여주는 회로도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 실시 예에 따른 표시장치의 분해 사시도이다. 도 2는 본 발명의 실시 예에 따른 표시모듈의 단면도이다.

표시장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시장치(DD)는 다양한 실시 예들을 포함할 수 있다. 예를 들어, 표시장치(DD)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서, 표시장치(DD)는 스마트 폰으로 예시적으로 도시되었다.

도 1을 참조하면, 표시장치(DD)는 전면(FS)을 통해 영상을 표시할 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.

전면(FS)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면(FS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 본 명세서 내에서 “평면상에서 보았을 때 또는 평면상에서”의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향, 예를 들어 반대 반향으로 변환될 수 있다.

표시장치(DD)는 투과 영역(TA)을 통해 영상을 표시한다. 영상은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다.

투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시 예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 본 발명에 따른 표시장치(DD)는 전면(FS)을 통해 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 표시장치(DD)는 전면(FS)에 접촉된 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.

자세하게, 표시장치(DD)는 윈도우(100), 표시모듈(200), 회로기판(300), 및 외부 케이스(400)를 포함할 수 있다. 윈도우(100)와 외부 케이스(400)는 결합되어 표시장치(DD)의 외관을 정의한다.

윈도우(100)는 표시모듈(200) 상에 배치되어 표시모듈(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.

윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 앞서 상술된 표시장치(DD)의 전면(FS)은 실질적으로 윈도우의 전면(FS)에 의해 정의될 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 표시모듈(200)에 정의된 활성 영역(AA)에 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 활성 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 표시모듈(200)의 활성 영역(AA)에 표시되는 영상은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.

베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.

베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄된 컬러층이거나 증착된 컬러층일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수도 있다.

베젤 영역(BZA)은 표시모듈(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.

표시모듈(200)은 영상을 표시하거나 외부에서 인가되는 외부 입력(TC)을 감지할 수 있다. 자세하게, 도 2를 참조하면, 표시모듈(200)은 표시패널(DP) 및 표시패널(DP) 상에 배치된 입력 감지층(ISU)을 포함한다. 표시패널(DP)은 베이스기판(BS), 베이스기판(BS) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 절연층(TFL)을 포함한다.

본 발명의 실시 예에 따르면, 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 그 종류가 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.

표시패널(DP)은 표시 영역(DP-DA) 및 주변 영역(DP-NDA)을 포함한다. 표시패널(DP)의 표시 영역(DP-DA)은 도 1에 도시된 활성 영역(AA)에 대응하며, 주변 영역(DP-NDA)은 도 1에 도시된 주변 영역(NAA)에 대응한다.

베이스기판(BS)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스기판(BS)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.

회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다.

표시 소자층(DP-OLED)은 복수 개의 표시 소자들을 포함한다. 일 예로, 표시 소자들은 유기발광소자들로 제공될 수 있다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다.

절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉한다. 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 일 예로, 절연층(TFL)은 박막 봉지층일 수 있으며, 적어도 하나 이상의 층으로 구성될 수 있다.

입력 감지층(ISU)은 표시패널(DP) 상에 직접 배치되어, 외부에서 인가되는 입력(사용자 입력)을 감지한다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력 감지층(ISU)은 표시패널(DP)과 연속 공정에 의해 제조될 수 있다.

다시 도 1을 참조하면, 표시모듈(200)의 전면(IS)은 활성 영역(AA) 및 주변 영역(NAA)을 포함한다. 활성 영역(AA)은 이미지가 표시되는 표시 영역이며, 동시에 외부 입력이 감지되는 활성 영역일 수 있다. 투과 영역(TA)은 적어도 활성 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 활성 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 활성 영역(AA) 내에서 이미지가 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시 예로 한정되지 않는다.

주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 활성 영역(AA)에 인접한다. 주변 영역(NAA)은 활성 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 활성 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.

주변 영역(NAA)에는 활성 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.

일 예로, 패드들(PD)은 도 2에 도시된 표시패널(DP)에 전기적으로 연결된 제1 패드들 및 입력 감지층(ISU)에 전기적으로 연결된 제2 패드들을 포함할 수 있다. 제1 패드들 및 제2 패드들은 동일 층 상에 배치되거나, 서로 다른 층상에 배치될 수 있다.

본 실시 예에서, 표시모듈(200)은 활성 영역(AA) 및 주변 영역(NAA)이 윈도우(100)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 표시모듈(200)중 주변 영역(NAA)의 일부는 휘어질 수 있다. 이 때, 주변 영역(NAA) 중 일부는 표시장치(DD)의 배면을 향하게 되어, 표시장치(DD) 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 표시모듈(200)은 활성 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 표시모듈(200)에 있어서 주변 영역(NAA)은 생략될 수도 있다.

회로기판(300)은 표시모듈(200)에 연결될 수 있다. 회로기판(300)은 연성 기판(CF), 메인 기판(MB), 및 감지 제어회로(TIC)를 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로기판(300)과 표시모듈(200)을 전기적으로 연결한다.

연성 기판(CF)은 휘어진 상태로 조립될 수 있다. 이에 따라, 메인 기판(MB)은 표시모듈(200)의 배면에 배치되어 외부 케이스(400)가 제공하는 공간 내에 안정적으로 수용될 수 있다.

감지 제어회로(TIC)는 연성 기판(CF) 상에 배치되어, 패드들(PD) 중 일부에 전기적으로 연결될 수 있다. 본 명세서에서, 감지 제어회로(TIC)는 도 2에 도시된 입력 감지층(ISU)의 동작을 제어하는 검출 신호를 입력 감지층(ISU)에 제공하거나, 입력 감지층(ISU)으로부터 외부 입력을 감지하는 감지 신호를 수신하는 회로일 수 있다. 한편, 본 실시예에서, 연성 기판(CF)은 생략될 수도 있으며, 이때 메인 기판(MB)은 표시모듈(200)에 직접 접속될 수도 있다. 이 경우, 감지 제어회로(TIC)는 메인 기판(MB) 상에 배치될 수 있다.

도시되지 않았지만, 표시모듈(200)은 표시패널(DP)의 동작을 제어하는 구동 제어회로를 더 포함할 수 있다. 구동 제어회로는 주변 영역(NAA)에 중첩하며 도 2에 도시된 베이스기판(BS) 상에 배치될 수 있다.

메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 표시모듈(200)과 전기적으로 연결될 수 있다.

도 3a는 본 발명의 실시 예에 따른 표시패널의 평면도이다. 도 3b는 본 발명의 실시 예에 따른 표시 영역에 중첩한 표시패널의 일 부분을 보여주는 단면도이다.

도 3a를 참조하면, 표시패널(DP)은 베이스기판(BS), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL), 및 복수의 제1 패드들(DPD)을 포함한다.

베이스기판(BS)은 절연 기판을 포함할 수 있다. 예를 들어, 베이스기판(BS)은 유리 기판, 플라스틱 기판, 또는 이들의 조합으로 구성될 수 있다.

신호 라인들(GL, DL, PL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL)은 전원 라인, 초기화 전압 라인, 발광 제어 라인 중 적어도 어느 하나를 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소들(PX)은 표시 영역(DP-DA)에 배치될 수 있다. 본 실시예에서는 복수의 화소들 중 하나의 화소(PX)의 신호 회로도를 확대하여 예시적으로 도시하였다. 화소(PX)는 제1 트랜지스터(T1), 커패시터(CP), 제2 트랜지스터(T2), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 제1 트랜지스터(T1)는 화소(PX)의 온-오프를 제어하는 스위칭 소자일 수 있다. 제1 트랜지스터(T1)는 스캔 라인(GL)을 통해 전달된 스캔 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.

커패시터(CP)는 제1 트랜지스터(T1)와 전원 라인(PL)에 연결된다. 커패시터(CP)는 제1 트랜지스터(T1)로부터 전달된 데이터 신호와 전원 라인(PL)에 인가된 제1 전원 신호 사이의 차이에 대응하는 전하량을 충전한다.

제2 트랜지스터(T2)는 제1 트랜지스터(T1), 커패시터(CP), 및 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(T2)는 커패시터(CP)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 트랜지스터(R2)의 턴-온 시간이 결정될 수 있다. 제2 트랜지스터(T2)는 턴-온 시간 동안 전원 라인(PL)을 통해 전달된 제1 전원 신호를 유기발광 다이오드(OLED)에 제공한다.

유기발광 다이오드(OLED)는 전기적 신호에 따라 광을 발생시키거나 광량을 제어할 수 있다. 예를 들어, 유기발광 다이오드(OLED)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.

유기발광 다이오드(OLED)는 전원 라인(PL)이 제공하는 제1 전원전압(ELVDD)을 수신하고, 전원전극(미도시)으로부터 제2 전원전압(ELVSS)을 수신한다. 제1 전원전압(ELVDD)은 제2 트랜지스터(T2)를 통해 유기발광 다이오드(OLED)의 제1 전극에 제공되고, 제2 전원전압(ELVSS)은 전원전극(미도시)을 통해 유기발광 다이오드(OLED)의 제2 전극에 제공된다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.

유기발광 다이오드(OLED)에는 제2 트랜지스터(T2)로부터 제공되는 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS) 사이의 차이에 대응하는 구동 전류가 흐르게 되고, 유기발광 다이오드(OLED)는 구동 전류에 대응하는 광을 생성할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 화소들(PX) 각각은 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2)를 포함할 수 있다. 제1 패드(P1)는 복수 개로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(P2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시패널(DP)은 패드들(PD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 패드들(PD)은 제1 패드(P1) 및 제2 패드(P2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 3b를 참조하면, 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성한다. 도 3b에 도시된 표시패널(DP)은 도 3a에 도시된 화소(PX)의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 비해 추가된 소자를 갖는 것으로 설명된다.

베이스기판(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 베이스기판(BS)은 다층구조를 가질 수 있다. 예컨대, 베이스기판(BS)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.

베이스기판(BS)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.

버퍼층(BFL)은 베이스기판(BS)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.

버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 3b는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 도핑영역과 비-도핑영역을 포함할 수 있다. 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다.

도핑영역은 전도성이 비-도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 비-도핑영역이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.

제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제2 트랜지스터(T2)의 소스(S2), 액티브(A2), 드레인(D2)이 반도체 패턴으로부터 형성된다. 소스(S1, S2) 및 드레인(D1, D2)은 단면 상에서 액티브(A1, A2)로부터 서로 반대 방향으로 연장된다. 도 3b에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면상에서 제2 트랜지스터(T2)의 드레인(D2)에 연결될 수 있다.

버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.

제1 절연층(10) 상에 게이트(G1, G2)가 배치된다. 게이트(G1, G2)는 금속패턴의 일부일 수 있다. 게이트(G1, G2)는 액티브(A1, A2)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1, G2)는 마스크와 같다.

제1 절연층(10) 상에 게이트(G1, G2)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.

제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 제2 트랜지스터(T2)의 게이트(G2)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G2)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터(CP, 도3a 참조)를 정의할 수 있다.

제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시 예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.

제3 절연층(30) 상에 제1 연결 전극(CNE1)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.

제5 절연층(50) 상에 제2 연결 전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다.

유기발광 다이오드(OLED)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함한다.

제1 전극(AE)은 제6 절연층(60) 상에 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.

표시 영역(DA)은 화소 영역(PXA)과 화소 영역(PXA)에 인접한 차광 영역(NPXA)을 포함할 수 있다. 차광 영역(NPXA)은 화소 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 화소 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.

정공 제어층(HCL)은 화소 영역(PXA)과 차광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.

발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다.

제2 전극(CE) 상에 절연층(TFL)이 배치된다. 본 발명에 따르면, 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 예컨대, 도시되지 않았지만, 절연층(TFL) 무기층 및 유기층이 적층된 구조를 가질 수 있다.

도 4a는 본 발명의 실시 예에 따른 표시모듈의 단면도이다. 도 4b는 본 발명의 실시 예에 따른 입력 감지층의 센싱 동작에서 발생한 커패시터를 보여주는 도면이다.

도 4a를 참조하면, 입력 감지층(ISU)은 제1 감지 절연층(IS-IL1), 제1 도전층(IS-CL1), 제2 감지 절연층(IS-IL2), 제2 도전층(IS-CL2), 및 제3 감지 절연층(IS-IL3)을 포함할 수 있다. 제1 감지 절연층(IS-IL1)은 절연층(TFL) 상에 직접 배치될 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지 않으며, 제1 감지 절연층(IS-IL1)은 생략될 수 있으며, 이 경우 제1 도전층(IS-CL1)이 절연층(TFL) 상에 직접 배치될 수 있다.

제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다.

투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 3층의 금속층 구조인 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.

본 발명에 따르면, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 외부 입력을 감지하기 위한 감지 전극을 포함할 수 있다. 예를 들어, 제1 도전층(IS-CL1)은 연결 감지 전극을 포함하고, 제2 도전층(IS-CL2)은 평면상에서 서로 이격된 제1 감지 전극 및 제2 감지 전극을 포함할 수 있다. 상기 연결 감지 전극은 상기 제1 감지 전극 및 상기 제2 감지 전극 중 어느 하나에 전기적으로 연결될 수 있다.

제1 감지 절연층(IS-IL1) 내지 제3 감지 절연층(IS-IL3) 각각은 무기막 또는 유기막을 포함할 수 있다. 본 실시예에서 제1 감지 절연층(IS-IL1)은 무기막일 수 있다. 다만, 이에 한정되지 않으며, 제1 감지 절연층(IS-IL1) 및 제2 감지 절연층(IS-IL2)이 무기막으로 제공디고, 제3 감지 절연층(IS-IL3)이 유기막으로 제공될 수 있다.

도 4b를 참조하면, 입력 감지층(ISU)은 표시패널(DP)의 제2 전극(CE)과 제3 방향(DR3)에서 소정의 간격을 두고 이격 배치된다. 제2 전극(CE)은 도 2에 도시된 표시 소자층(DP-OLED)의 유기발광 다이오드(OLED)에 포함될 수 있다. 이하, 설명의 편의를 위해, 제2 전극(CE)은 구동 전극으로 설명된다.

도 4a 및 도 4b에 도시된 바에 따르면, 입력 감지층(ISU)의 도전층들(IS-CL1, IS-CL2) 및 구동 전극(CE) 사이에 기생 커패시터(Cb)가 형성된다. 또한, 외부 입력(TC)이 입력 감지층(ISU)에 접촉 또는 근접 시에, 외부 입력(TC) 및 입력 감지층(ISU) 간의 전압 차이에 의해 외부 입력(TC) 및 입력 감지층(ISU) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 실제, 외부 입력(TC)은 도 1에서 설명된 윈도우(100)의 전면(FS)을 통해 접촉 또는 근접한다.

본 발명에 따르면, 감지 제어회로(TIC, 도1 참조)는 감지 커패시터(Ct)의 커패시턴스 변화량을 이용하여, 외부 입력(TC)에 대한 터치 여부 및 터치 위치를 판단할 수 있다.

한편, 위에서 상술된 기생 커패시터(Cb)는 감지 커패시터(Ct)의 커패시턴스에 상응하는 커패시턴스를 가질 수 있다. 그 결과, 기생 커패시터(Cb)의 커패시턴스로 인해, 외부 입력(TC)에 따른 터치 여부 및 터치 위치의 신뢰성이 저하될 수 있다.

본 발명의 실시 예에 따르면, 감지 제어회로(TIC)는 오프셋 커패시터를 통해 기생 커패시터(Cb)의 커패시턴스를 감산시킬 수 있다. 즉, 감지 제어회로(TIC)는 오프셋 커패시터를 통해 기생 커패시터(Cb)의 커패시턴스를 제어함으로써, 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 상기 오프셋 커패시터에 대해서는, 도 7을 통해 보다 자세히 설명한다.

도 5는 본 발명의 실시 예에 따른 입력 감지층의 평면도이다. 도 6은 본 발명의 실시 예에 따른 도 5에 도시된 I-I’를 따라 절단한 단면도이다.

도 5를 참조하면, 입력 감지층(ISU)은 활성 영역(AR) 및 활성 영역(AR)에 인접한 주변 영역(NAR)을 포함한다. 활성 영역(AR)은 앞서 도 1에 정의된 표시모듈(200)의 활성 영역(AA)에 대응하고, 주변 영역(NAR)은 표시모듈(200)의 주변 영역(NAA)에 대응할 수 있다.

자세하게, 입력 감지층(ISU)은 제1 감지 전극들, 제2 감지 전극들, 제1 연결부들(BSP1), 제2 연결부들(BSP2), 제2 감지 패드들(IPD), 및 보상 전극(DCP)을 포함한다. 제1 감지 전극들, 제2 감지 전극들, 제1 연결부들(BSP1), 및 제2 연결부들(BSP2)은 활성 영역(AR)에 중첩하고, 제2 감지 패드들(IPD) 및 보상 전극(DCP)은 주변 영역(NAR)에 중첩한다.

제1 감지 전극들은 제1 방향(DR1)으로 연장되며 제2 방향(DR2)으로 나열되고, n개(n은 자연수임)로 제공될 수 있다. 제1 감지 전극들 각각은 평면상에서 서로 이격되며 제1 방향(DR1)으로 나열된 복수 개의 제1 감지부들(SP1)을 포함한다.

제2 감지 전극들은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)으로 나열된 m개(m은 자연수임)로 제공될 수 있다. 제2 감지 전극들 각각은 평면상에서 서로 이격되며 제2 방향(DR2)으로 나열된 복수 개의 제2 감지부들(SP2)을 포함한다. 제2 감지부들(SP2)은 제1 감지부들(SP1)과 평면상에서 이격되어 서로 절연될 수 있다.

제1 연결부들(BSP1)은 제1 감지부들(SP1)을 서로 연결할 수 있다. 예를 들어, 하나의 제1 연결부(BSP1)는 제1 감지부들(SP1) 중 제1 방향(DR1)에서 이웃한 두 개의 제1 감지부들(SP1)을 전기적으로 연결할 수 있다.

제2 연결부들(BSP2)은 제2 감지부들(SP2)을 서로 연결할 수 있다. 예를 들어, 하나의 제2 연결부(BSP2)는 제2 감지부들(SP2) 중 제2 방향(DR2)에서 이웃한 두 개의 제2 감지부들(SP2)을 연결할 수 있다. 본 발명에 따르면, 제2 연결부들(BSP) 및 제2 감지부들(SP2)은 동일 공정에 의해 형성된 일체 형상을 가질 수 있다. 제1 연결부(BSP1) 및 제2 연결부(BSP2)은 평면 상에서 서로 교차되며, 단면상에서 서로 절연될 수 있다.

본 발명에 따르면, 제1 감지부들(SP1), 제2 감지부들(SP2), 및 제2 연결부들(BSP2)은 동일한 공정 및 물질을 통해 형성될 수 있으며, 앞서 도 4a에서 설명된 제2 도전층(IS-CL2)에 포함될 수 있다. 다시 말해, 제1 감지부들(SP1), 제2 감지부들(SP2), 및 제2 연결부들(BSP2)은 제2 절연층(IS-IL2) 상에 직접 배치될 수 있다.

본 발명에 따르면, 제1 연결부들(BSP1)은 도 4a에서 설명된 제1 도전층(IS-CL1)에 포함될 수 있다. 제1 연결부들(BSP1)은 제1 감지 절연층(IS-IL1) 상에 직접 배치될 수 있다. 제1 연결부들(BSP1)은 제1 감지 절연층(IS-IL1)에 정의된 컨택홀들을 통해 제1 감지부들(SP1)에 전기적으로 연결될 수 있다.

다만, 제1 도전층(IS-CL1) 및 제2 도전층(IC-CL2)에 포함된 구성들은 이에 한정되지 않으며, 다양하게 변형될 수 있다. 예컨대, 제1 감지부들(SP1), 제2 감지부들(SP2), 및 제2 연결부들(BSP2)이 제1 도전층(IS-CL1)에 포함될 수 있으며, 제1 연결부들(BSP1)이 제2 도전층(IS-CL2)에 포함될 수도 있다.

제2 감지 패드들(IPD)은 제1 감지 패드(IPD1), 제2 감지 패드(IPD2), 및 제3 감지 패드(IPD3)를 포함한다. 제1 감지 패드(IPD1), 제2 감지 패드(IPD2), 및 제3 감지 패드(IPD3) 각각은 복수 개로 구비될 수 있다.

제1 감지 패드(IPD1)는 제1 감지 전극들의 일단들에 각각 연결되고, 제2 감지 패드(IPD2)는 제1 감지 전극들의 타단들에 각각 연결될 수 있다. 제3 감지 패드(IPD3)는 제2 감지 전극들의 일단들에 각각 연결될 수 있다.

도 5에 도시되지 않았지만, 입력 감지층(ISU)은 제1 감지 패드(IPD1)와 제1 감지 전극들의 일단들을 각각 연결하는 제1 라인들, 제2 감지 패드(IPD2)와 제1 감지 전극들의 타단들을 각각 연결하는 제2 라인들, 및 제3 감지 패드(IPD3)와 제2 감지 전극들의 일단들을 각각 연결하는 제3 라인들을 포함할 수 있다.

제1 감지 패드(IPD1), 제2 감지 패드(IPD2), 및 제3 감지 패드(IPD3)는 도 1에 도시된 연성 기판(CF)에 전기적으로 본딩될 수 있다. 따라서, 감지 제어회로(TIC, 도1 참조)는 제1 감지 패드(IPD1) 및 제2 감지 패드(IPD2)에 전기적으로 연결되어, 제1 감지 패드(IPD1) 및 제2 감지 패드(IPD2) 각각에 검출 신호를 출력할 수 있다. 그 결과, 제1 감지 패드(IPD1) 및 제2 감지 패드(IPD2)를 통해 제1 감지 전극들에 검출 신호가 인가될 수 있다.

또한, 감지 제어회로(TIC)는 제3 감지 패드(IPD3)에 전기적으로 연결되고, 제2 감지 전극들에 연결된 제3 감지 패드(IPD3)로부터 감지 신호를 수신할 수 있다.

본 발명의 실시 예에 따르면, 보상 전극(DCP)은 주변 영역(NAR)에 중첩하며 제1 감지 절연층(IS-IL1) 상에 배치될 수 있다. 보상 전극(DCP)은 감지 패드들(SPD1, SDP2)에 전기적으로 연결될 수 있다. 감지 패드들(SPD1, SPD2)은 주변 영역(NAR)에 중첩하며, 연성 기판(CF)에 전기적으로 본딩될 수 있다.

감지 제어회로(TIC)는 제1 감지 패드(SPD1)를 통해 보상 전극(DCP)에 보상 신호를 출력하고, 제2 감지 패드(SPD2)를 통해 보상 전극(DCP)으로부터 오프셋 감지 신호를 수신할 수 있다. 그 결과, 감지 제어회로(TIC)는 오프셋 감지 신호, 감지 신호, 및 도 4b에 도시된 기생 커패시터(Cb)의 커패시턴스를 기반으로 외부 입력(TC)에 대한 터치 여부 및 터치 위치를 판단할 수 있다.

여기서, 감지 신호는 도 5에 도시된 제1 감지 전극 및 제2 감지 전극 사이에 형성된 상호 커패시터(Cm, 도8 참조)의 커패시턴스를 의미할 수 있다. 특히, 상호 커패시터(Cm)의 커패시턴스는 도 4b에 도시된 외부 입력(TC)에 따른 감지 커패시터(Ct)의 커패시턴스에 따라 변화될 수 있다. 또한, 오프셋 감지 신호는 보상 전극(DCP)에 의해 형성된 오프셋 커패시터(Cx, 도6 참조)의 커패시턴스를 의미할 수 있다.

본 발명에 따르면, 기생 커패시터(Cb)의 커패시턴스는 보상 전극(DCP)에 의해 형성된 오프셋 커패시터(Cx)의 커패시턴스를 통해 제어될 수 있다. 즉, 기생 커패시터(Cb)의 커패시턴스가 오프셋 커패시터(Cx)의 커패시턴스를 통해 상쇄됨으로써, 감지 제어회로(TIC)는 감지 신호에 대응하는 상호 커패시터(Cm)의 커패시턴스 변화량을 보다 정확히 센싱할 수 있다.

자세하게, 도 6을 참조하면, 보상 전극(DCP)은 서로 다른 층 상에 배치된 제1 보상 전극(DCPa) 및 제2 보상 전극(DCPb)을 포함한다. 제1 보상 전극(DCPa)은 제1 감지 절연층(IS-IL1) 상에 직접 배치되며, 도 5에 도시된 제1 연결부들(BSP1)과 동일 층 상에 배치될 수 있다. 제2 보상 전극(DCPb)은 제2 감지 절연층(IS-IL2) 상에 직접 배치되며, 도 5에 도시된 제1 감지 전극들, 제2 감지 전극들, 및 제2 연결부들(BSP2)과 동일 층 상에 배치될 수 있다.

본 발명에 따르면, 두께 방향에서, 제1 보상 전극(DCPa)은 제2 보상 전극(DCPb) 보다 절연층(TFL)에 더 인접할 수 있다. 여기서, 두께 방향이란 도 1에서 도시된 제3 방향(DR3)을 의미할 수 있다.

제1 보상 전극(DCPa)은 제1 감지 패드(SPD1)에 전기적으로 연결되어, 제1 감지 패드(SPD1)를 통해 감지 제어회로(TIC)로부터 출력된 보상 신호를 수신할 수 있다. 제2 보상 전극(DCPb)은 제2 감지 패드(SPD2)에 전기적으로 연결되고, 감지 제어회로(TIC, 도1 참조)는 제2 감지 패드(SPD2)를 통해 제2 보상 전극(DCPb)으로부터 출력된 오프셋 감지 신호를 센싱할 수 있다.

특히, 본 발명에 따르면, 제1 보상 전극(DCPa)에 출력된 보상 신호는 제1 감지 전극들에 출력된 검출 신호와 위상이 반전된 신호일 수 있다. 그 결과, 도 4b에 도시된 기생 커패시터(Cb)의 커패시턴스와 제1 보상 전극(DCPa) 및 제2 보상 전극(DCPb)에 의해 형성된 오프셋 커패시터(Cx)의 커패시턴스가 서로 상쇄될 수 있다.

도 7은 본 발명의 실시 예에 따른 입력 감지층의 센싱 동작을 보여주는 블록도이다. 도 8은 본 발명의 실시 예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 보여주는 회로도이다.

도 7은 입력 감지층(ISU), 표시패널(DP), 및 감지 제어회로(TIC) 간의 연결 구조를 개시하고 있으며, 이하 도 7 및 도 8을 통해 상기 구성들 간의 전기적 연결 특성에 대해 설명한다. 감지 제어회로(TIC)는 출력 노드(NP)를 통해 표시패널(DP) 및 입력 감지층(ISU)에 전기적으로 연결될 수 있다.

자세하게, 도 7을 참조하면, 표시패널(DP)의 제2 전극(CE) 및 입력 감지층(ISU)의 감지 전극들(SP) 사이에 기생 커패시터(Cb)가 형성된다. 기생 커패시터(Cb)는 출력 노드(NP)에 전기적으로 연결될 수 있다. 감지 전극들(SP)은 도 5에서 도시된 제1 감지부들(SP1)을 포함한 제1 감지 전극들 및 제2 감지부들(SP2)을 포함한 제2 감지 전극들을 의미할 수 있다.

또한, 도 1에 도시된 표시장치(DD)의 전면(FS)에 접촉되거나 인접한 외부 입력(TC) 및 감지 전극들(SP) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 감지 커패시터(Ct)는 출력 노드(NP)에 전기적으로 연결될 수 있다.

입력 감지층(ISU)은 출력 노드(NP)를 통해 감지 제어회로(TIC)와 전기적으로 연결될 수 있다. 입력 감지층(ISU)은 기생 커패시터(Cb)를 상쇄하기 위한 보상 전극(DCP)을 포함할 수 있다. 보상 전극(DCP)에 포함된 제1 보상 전극(DCPa) 및 제2 보상 전극(DCPb) 사이에 오프셋 커패시터(Cx)가 형성되고, 오프셋 커패시터(Cx)는 출력 노드(NP)에 전기적으로 연결될 수 있다.

본 발명에 따르면, 감지 전극(SP) 중 제1 감지 전극들에 포함된 제1 감지부들(SP1)에 검출 신호가 출력되며, 보상 전극(DCP) 중 제1 보상 전극(DCPa)에 상기 검출 신호와 위상이 반전된 보상 신호가 출력될 수 있다. 그 결과, 출력 노드(NP)를 통해 병렬 연결된 오프셋 커패시터(Cx)의 커패시턴스 및 기생 커패시터(Cb)의 커패시턴스가 서로 상쇄될 수 있다.

상술된 바에 따르면, 출력 노드(NP)를 통해 기생 커패시터(Cb)의 커패시턴스, 오프셋 커패시터(Cx)의 커패시턴스, 및 감지 커패시터(Ct)의 커패시턴스가 합산될 수 있다. 이 경우, 오프셋 커패시터(Cx)의 커패시턴스 및 기생 커패시터(Cb)의 커패시턴스가 서로 상쇄됨에 따라, 감지 제어회로(TIC)는 외부 입력(TC)으로 인해 발생한 감지 커패시터(Ct)의 커패시턴스를 기반으로 터치 위치를 파악할 수 있다. 그 결과, 외부 입력(TC)에 따른 터치 여부 및 터치 위치의 전반적인 신뢰성이 향상될 수 있다.

한편, 기생 커패시터(Cb)의 커패시턴스는 표시장치(DD, 도1 참조)의 내/외부 온도 변화에 따라 변화될 수 있다. 본 발명에 따르면, 보상 전극(DCP) 역시 입력 감지층(ISU) 내에 배치될 수 있다. 즉, 표시장치(DD)의 내/외부 온도 변화에 따른 기생 커패시터(Cb)의 커패시턴스 변화에 대응하여 오프셋 커패시터(Cx)의 커패시턴스 또한 변화됨으로써, 출력 노드(NP)를 통해 센싱되는 신호 품질이 향상될 수 있다.

본 발명에 따른 감지 제어회로(TIC)는 전압 변환부(VCP) 및 오프셋 제어부(OFP)를 포함한다. 전압 변환부(VCP)는 출력 노드(NP)에 전기적으로 연결되며, 출력 노드(NP)를 통해 감지된 커패시턴스 변화를 센싱하여 검출 전압(Vop)으로 출력할 수 있다. 예컨대, 전압 변환부(VCP)는 기생 커패시터(Cb)의 커패시턴스, 오프셋 커패시터(Cx)의 커패시턴스, 및 감지 커패시터(Ct)의 커패시턴스의 합삽된 커패시턴스 변화를 센싱할 수 있다.

오프셋 제어부(OFP)는 출력 노드(NP)에 전기적으로 연결되어, 출력 노드(NP)의 커패시턴스 변화를 제어할 수 있다. 일 예로, 오프셋 제어부(OFP)는 출력 노드(NP)에 인가된 기생 커패시터(Cb)의 성분을 무효화할 수 있다. 즉, 출력 노드(NP)에 인가된 기생 커패시터(Cb)의 커패시턴스는 오프셋 커패시터(Cx) 외에 오프셋 제어부(OFP)에 의해 추가적으로 제어될 수 있다.

오프셋 제어부(OFP)는 보조 커패시터부(Cx-P) 및 보조 커패시터부(Cx-P)의 동작을 제어하는 스위치부(ST-P)를 포함한다. 보조 커패시터부(Cx-P)에 의해 발생한 오프셋 커패시터로 인해, 출력 노드(NP)로부터 센싱되는 커패시턴스의 값이 변화될 수 있다.

이하, 보상 전극(DCP)에 의해 발생한 오프셋 커패시터(Cx)는 제1 오프셋 커패시터로 설명되고, 보조 커패시터부(Cx-P)에 의해 발생한 보조 오프셋 커패시터는 제2 오프셋 커패시터로 설명된다.

도 8을 참조하면, 도 7에 도시된 기생 커패시터(Cb)는 제1 감지 전극의 제1 감지부(SP1) 및 제2 전극(CE) 사이의 제1 기생 커패시터(Cb-1)와, 제2 감지 전극의 제2 감지부(SP2) 및 제2 전극(CE) 사이의 제2 기생 커패시터(Cb-2)를 포함할 수 있다.

또한, 외부 입력(TC)에 따라 해당 지점의 제1 감지 전극과 제2 감지 전극 사이에 정의된 상호 커패시터(Cm)의 커패시턴스에 변화가 발생한다. 실제, 외부 입력(TC)에 따라, 외부 입력(TC) 및 제1 감지부(SP1) 사이에 제1 감지 커패시터가 형성되고, 외부 입력(TC) 및 제2 감지부(SP2) 사이에 제2 감지 커패시터가 형성될 수 있다.

즉, 외부 입력(TC)이 근접할 경우, 출력 노드(NP)에 센싱되는 커패시턴스는 제1 감지 커패시터 및 제2 감지 커패시터 각각의 커패시턴스가 반영될 수 있다. 이와 반대로, 외부 입력(TC)이 근접하지 않을 경우, 출력 노드(NP)로부터 센싱되는 커패시턴스는 기생 커패시턴스들(Cb-1, Cb-2) 및 오프셋 커패시턴스들(Cx, Cxs)의 합산일 수 있다.

본 발명에 따르면, 제1 오프셋 커패시터(Cx)는 도 7에 도시된 보상 전극(DCP)에 의해 발생하며, 보상 전극(DCP)은 표시모듈(DM)의 내부(DM-A)에 배치될 수 있다. 제1 오프셋 커패시터(Cx)를 형성하는 두 개의 보상 전극들 중 제1 보상 전극(DCPa)은 제1 감지 패드(SPD1, 도5 참조)에 전기적으로 연결되어, 제1 감지 패드(SPD1)를 통해 보상 신호(SC)를 수신할 수 있다. 보상 신호(SC)는 감지 제어회로(TIC)로부터 출력될 수 있다. 제1 오프셋 커패시터(Cx)를 형성하는 두 개의 보상 전극들 중 제2 보상 전극(DCPb)은 출력 노드(NP)에 전기적으로 연결될 수 있다.

즉, 제1 보상 전극(DCPa) 및 제2 보상 전극(DCPb)이 표시모듈(DM)의 내부(DM-A)에 배치됨으로써, 제1 오프셋 커패시터(Cx)는 표시모듈(DM)의 내/외부 온도 변화에 따라 변화될 수 있다.

도 7에 도시된 오프셋 제어부(OFP)의 보조 커패시터부(Cx-P)는 출력 노드(NP)에 전기적으로 연결된 적어도 하나의 제2 오프셋 커패시터(Cxs)를 포함할 수 있다. 일 예로, 도 8에 도시된 보조 커패시터부(Cx-P)는 하나의 보조 커패시터(Cxs)를 포함하는 것으로 설명된다.

제2 오프셋 커패시터(Cxs)는 감지 제어회로(TIC)의 내부(TIC-A)에 배치될 수 있다. 즉, 오프셋 제어부(OFP)는 출력 노드(NP)에 전기적으로 연결된 제2 오프셋 커패시터(Cxs)를 통해 출력 노드(NP)에 센싱되는 커패시턴스를 제어할 수 있다. 제2 오프셋 커패시터(Cxs)를 형성하는 두 개의 전극들 중 하나의 보상 전극은 오프셋 신호(VS)를 수신하며, 오프셋 신호(VS)는 보상 신호(SC)와 실질적으로 동일한 신호일 수 있다. 그 결과, 제1 오프셋 커패시터(Cx) 및 제2 오프셋 커패시터(Cxs)를 통해 기생 커패시터(Cb-1, Cb-2)의 커패시턴스가 상쇄될 수 있다. 제2 오프셋 커패시터(Cxs)를 형성하는 두 개의 전극들 중 다른 하나의 보상 전극은 출력 노드(NP)에 전기적으로 연결될 수 있다.

특히, 본 발명의 실시 예에 따르면, 제2 오프셋 커패시터(Cxs)의 커패시턴스는 제1 오프셋 커패시터(Cx)의 커패시턴스 보다 작을 수 있다. 즉, 오프셋 제어부(OFP)는 제2 오프셋 커패시터(Cxs)를 통해 출력 노드(NP)에 센싱되는 커패시턴스 변화를 보다 정밀하게 제어할 수 있다.

도 7에 도시된 오프셋 제어부(OFP)의 스위치부(ST-P)는 제2 오프셋 커패시터(Cxs)의 수에 대응하는 스위치를 포함할 수 있다. 일 예로, 도 8에 도시된 바에 따르면, 하나의 제2 오프셋 커패시터(Cxs)에 대응하여 스위치부(ST-P)는 하나의 스위치(ST)를 포함한다. 스위치(ST)의 일단은 제2 오프셋 커패시터(Cxs)의 상기 다른 하나의 보상 전극에 전기적으로 연결되고, 스위치(ST)의 타단은 출력 노드(NP)에 전기적으로 연결될 수 있다.

즉, 오프셋 제어부(OFP)는 스위치(ST)의 동작을 제어함으로써, 출력 노드(NP)에 센싱되는 커패시턴스의 값을 제어할 수 있다. 일 예로, 출력 노드(NP)로부터 센싱되는 기생 커패시터(Cb)의 커패시턴스를 감소시킬 경우, 오프셋 제어부(OFP)는 제2 오프셋 커패시터(Cxs)가 출력 노드(NP)에 전기적으로 연결되게 스위치(ST)를 턴-온 시킬 수 있다. 다른 예로, 출력 노드(NP)의 커패시턴스 변화가 필요 없는 경우, 오프셋 제어부(OFP)는 제2 오프셋 커패시터(Cxs)가 출력 노드(NP)에 전기적으로 연결되게 스위치(ST)를 턴-온 시킬 수 있다.

도 7에 도시된 전압 변환부(VCP)는 연산 증폭기(AP), 커패시터(Cf), 스위치(SW), 및 저항(RT)을 포함한다.

연산 증폭기(AP)의 제1 입력 노드(예컨대, 네거티브 입력 노드)에는 출력 노드(NP)를 경유한 신호가 입력된다. 연산 증폭기(AP)의 제2 입력 노드(예컨대, 포지티브 입력 노드)에는 일정 주기로 동작하는 기준 신호(ref)가 입력된다. 연산 증폭기(AP)의 제1 입력 노드와 출력 노드(NP) 사이에 커패시터(Cf)가 구비된다. 커패시터(Cf), 스위치(SW), 및 저항(RT)은 서로 병렬 연결될 수 있다.

기준 신호(ref)는 출력 노드(NP)의 전류를 발생시키고, 터치에 의한 전류의 변화를 센싱하기 위한 전압 신호이다. 일 예로, 기준 신호(ref)는 구형파 형태로 구현될 수 있다. 이러한 기준 신호(ref)의 전압 범위가 소정 전압 범위로 스윙(swing)하면서 연산 증폭기(AP)는 출력 노드(NP)로부터 센싱된 전류를 전압으로 변환시킬 수 있다. 연산 증폭기(AP)의 검출 전압(Vop)은 스위치(SW)에 의해 출력 노드(NP)로 피드백 제공될 수 있다.

한편, 도 8을 통해 전압 변환부(VCP)의 일 예가 도시되었지만, 전압 변환부(VCP)의 구조는 이에 한정되지 않는다. 예컨대, 전압 변환부(VCP)는 저항(RT)이 생략된 구조이거나, 커패시터(Cf)와 병렬 연결된 추가 구성을 더 포함할 수 있다.

도 9는 본 발명의 다른 실시 예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 보여주는 회로도이다.

도 9에 도시된 회로도는 도 8에 도시된 회로도와 비교하여, 도 7에 도시된 오프셋 제어부(OFP)의 구조가 변형되었을 뿐, 나머지 구성들의 구조는 실질적으로 동일할 수 있다. 따라서, 도 9를 통해 오프셋 제어부(OFP)의 구조에 대해 중점으로 설명한다.

도 9를 참조하면, 도 7에 도시된 오프셋 제어부(OFP)는 복수 개의 제2 오프셋 커패시터들(Cxs1, Cxs2, Cxs3, Cxs4, Cxs5, Cxs6, 이하”Cxs1~Cxs6”로 설명)을 포함한 보조 커패시터부(Cx-P) 및 복수 개의 스위치들(ST1, ST2, ST3, ST4, ST5, ST6T, 이하”ST1~ST6”로 설명, STx)을 포함한 스위치부(ST-P)를 포함한다.

먼저, 서로 병렬 연결된 제2 오프셋 커패시터들(Cxs1~Cxs6)은 감지 제어회로(TIC)의 내부(TIC-A)에 배치될 수 있다. 제2 오프셋 커패시터들(Cxs1~Cxs6) 각각을 형성하는 두 개의 전극들 중 하나는 오프셋 신호(VS)를 수신하며, 오프셋 신호(VS)는 보상 신호(SC)와 실질적으로 동일한 신호일 수 있다. 제2 오프셋 커패시터들(Cxs1~Cxs6) 각각을 형성하는 두 개의 전극들 중 다른 하나는 출력 노드(NP)에 전기적으로 연결될 수 있다.

복수 개의 스위치들(ST1~ST6)은 출력 노드(NP) 및 복수 개의 제2 오프셋 커패시터들(Cxs1~Cxs6) 사이에 각각 배치될 수 있다. 복수 개의 스위치들(ST1~ST6)은 감지 제어회로(TIC)의 제어 하에 턴-온되거나 턴-오프될 수 있다.

본 발명에 따르면, 오프셋 제어부(OFP)는 복수 개의 스위치들(ST1~ST6)을 통해 출력 노드(NP)로부터 센싱되는 커패시턴스 변화를 제어할 수 있다. 예컨대, 감지 제어회로(TIC)는 스위치들(ST1~ST6) 중 일부만을 턴-온하고, 나머지들은 턴-오프할 수 있다. 그 결과, 제2 오프셋 커패시터들(Cxs1~Cxs6) 중 상기 일부 스위치들에 연결된 제2 오프셋 커패시터들이 출력 노드(NP)에 전기적으로 연결될 수 있다.

본 발명에 따르면, 제2 오프셋 커패시터들(Cxs1~Cxs6) 각각의 커패시턴스는 제1 오프셋 커패시터(Cx)의 커패시턴스 보다 작을 수 있다. 또한, 제2 오프셋 커패시터들(Cxs1~Cxs6)은 서로 다른 커패시턴스를 가질 수 있다. 예를 들어, 첫 번째 제2 오프셋 커패시터(Cxs1)의 커패시턴스는 두 번째 제2 오프셋 커패시터(Cxs2)의 커패시턴스 보다 작을 수 있다. 두 번째 제2 오프셋 커패시터(Cxs2)의 커패시턴스는 세 번째 제3 오프셋 커패시터(Cxs3)의 커패시턴스 보다 작을 수 있다. 즉, 오프셋 제어부(OFP)는 제2 오프셋 커패시터들(Cxs1~Cxs6) 및 스위치들(ST1~ST6)을 통해 출력 노드(NP)에 센싱되는 커패시턴스 변화를 보다 정밀하게 제어할 수 있다.

또한, 오프셋 제어부(OFP)는 표시모듈(DM)의 내부(DM-A)에 형성된 제1 오프셋 커패시터(Cx)를 제어하는 보조 스위치(STx)를 포함한다. 보조 스위치(STx)는 출력 노드(NP) 및 보상 전극(DCP)의 제2 보상 전극(DCPb) 사이에 전기적으로 연결될 수 있다. 오프셋 제어부(OFP)는 보조 스위치(STx)를 통해 출력 노드(NP)에 전달되는 제1 오프셋 커패시터(Cx)의 커패시턴스를 제어할 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 윈도우
200: 표시모듈
300: 회로기판
DP: 표시패널
CE: 제2 전극
ISU: 입력 감지층
DCP: 보상 전극
TIC: 감지 제어회로
VCP: 전압 변환부
OFP: 오프셋 제어부
CF: 연성기판
MB: 메인기판

Claims (20)

1. 베이스기판;
   상기 베이스기판 상에 배치되고, 구동 전극을 포함한 표시 소자층;
   상기 표시 소자층 상에 배치되며, 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 절연층;
   상기 절연층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극 및 상기 주변 영역에 중첩한 보상 전극을 포함한 입력 감지층; 및
   출력 노드를 통해 상기 감지 전극 및 상기 보상 전극에 전기적으로 연결된 감지 제어회로를 포함하고,
   상기 감지 제어회로는 각각이 상기 출력 노드를 통해 입력된 상기 기생 커패시터의 커패시턴스로부터 상기 보상 전극에 의해 발생한 제1 오프셋 커패시터의 커패시턴스를 감산하는 표시장치.
2. 제 1 항에 있어서,
   상기 보상 전극은 서로 다른 층 상에 배치되며, 상기 제1 오프셋 커패시터를 발생하는 제1 보상 전극 및 제2 보상 전극을 포함하는 표시장치.
3. 제 2 항에 있어서,
   상기 입력 감지층은;
   상기 절연층 상에 배치된 제1 절연층;
   상기 제1 보상 전극과 동일 층 상인 상기 제1 절연층 상에 배치된 제1 도전층;
   상기 제1 도전층 상에 배치된 제2 절연층; 및
   상기 제1 보상 전극과 중첩하며, 상기 제2 보상 전극과 동일 층 상인 상기 제2 절연층 상에 배치된 제2 도전층을 포함하는 표시장치.
4. 제 2 항에 있어서,
   상기 감지 전극은 제1 감지 전극 및 상기 제1 감지 전극과 평면상에서 이격되며 상기 제1 감지 전극과 상호 커패시터를 발생하는 제2 감지 전극을 포함하고,
   상기 감지 제어회로는 검출 신호 및 상기 검출 신호와 위상이 반전된 보상 신호를 상기 제1 감지 전극 및 상기 제1 보상 전극에 각각 출력하는 표시장치.
5. 제 4 항에 있어서,
   상기 감지 제어회로는,
   상기 제2 감지 전극으로부터 상기 출력 노드에 출력된 감지 신호 및 상기 제2 보상 전극으로부터 상기 출력 노드에 출력된 오프셋 감지 신호를 센싱하여 검출 전압을 출력하는 전압 변환부; 및
   상기 출력 노드에 연결된 제2 오프셋 커패시터를 포함한 오프셋 제어부를 포함하는 표시장치.
6. 제 5 항에 있어서,
   상기 제2 오프셋 커패시터의 커패시턴스는 상기 제1 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 하는 표시장치.
7. 제 5 항에 있어서,
   상기 제2 오프셋 커패시터는 상기 보상 신호에 대응하는 오프셋 신호를 수신하는 제3 보상 전극 및 상기 출력 노드에 연결된 제4 보상 전극을 포함하는 표시장치.
8. 제 7 항에 있어서,
   상기 오프셋 제어부는 상기 제3 전극 및 상기 출력 노드 사이에 배치된 스위치를 더 포함하는 표시장치.
9. 제 5 항에 있어서,
   상기 제2 오프셋 커패시터는 상기 출력 노드에 전기적으로 연결되며 서로 병렬 연결된 복수 개의 보조 커패시터들을 포함하는 표시장치.
10. 제 9 항에 있어서,
    상기 보조 커패시터들 각각의 커패시턴스는 상기 제1 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 하는 표시장치.
11. 제 1 항에 있어서,
    상기 감지 제어회로는,
    각각이 상기 출력 노드에 연결된 상기 감지 전극 및 상기 보상 전극을 통해 감지 신호 및 오프셋 감지 신호를 각각 센싱하여 검출 전압을 출력하는 전압 변환부; 및
    상기 출력 노드에 연결되고, 상기 오프셋 감지 신호를 제어하는 오프셋 제어부를 포함하는 표시장치.
12. 제 11 항에 있어서,
    상기 오프셋 제어부는 상기 출력 노드 및 상기 보상 전극 사이에 배치된 스위치를 포함하는 표시장치.
13. 제 1 항에 있어서,
    상기 입력 감지층은 상기 주변 영역에 중첩하며 상기 절연층 상에 배치된 제1 패드 및 제2 패드을 포함하고,
    상기 감지 제어회로는 상기 제1 감지 전극에 전기적으로 연결된 상기 제1 패드에 검출 신호를 출력하고, 상기 보상 전극에 전기적으로 연결된 상기 제2 패드에 상기 검출 신호와 위상이 반전된 보상 신호를 출력하는 표시장치.
14. 제 1 항에 있어서,
    상기 주변 영역에 인접한 상기 입력 감지층 상에 연결된 회로기판을 더 포함하고,
    상기 감지 제어회로는 상기 회로기판 상에 배치된 표시장치.
15. 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 정의하는 표시패널;
    상기 표시패널 상에 배치되고 상기 표시 영역에 중첩하며 상기 표시패널과 기생 커패시터를 발생하는 감지 전극, 및 상기 주변 영역에 중첩하며 오프셋 커패시터를 형성하는 제1 보상 전극 및 제2 보상 전극을 포함한 입력 감지층; 및
    상기 감지 전극에 검출 신호를 출력하고, 상기 제1 보상 전극에 상기 검출 신호와 위상이 반전된 보상 신호를 출력하는 감지 제어회로를 포함하는 표시장치.
16. 제 15 항에 있어서,
    상기 제1 보상 전극 및 상기 제2 보상 전극은 서로 다른 층 상에 배치되고,
    상기 표시패널의 두께 방향에서, 상기 제1 보상 전극은 상기 제2 보상 전극 보다 상기 표시패널에 더 인접한 표시장치.
17. 제 15 항에 있어서,
    상기 감지 전극은 상호 커패시터를 발생하는 제1 감지 전극 및 상기 제1 감지 전극과 평면상에서 이격된 제2 감지 전극을 포함하고,
    상기 감지 제어회로는 출력 노드를 통해 입력된 상기 기생 커패시터, 상기 오프셋 커패시터, 및 상기 상호 커패시터 각각의 커패시턴스를 합산하는 표시장치.
18. 제 15 항에 있어서,
    상기 감지 제어회로는 출력 노드를 통해 상기 기생 커패시터 및 상기 오프셋 커패시터와 전기적으로 연결된 보조 오프셋 커패시터를 포함하고,
    상기 보조 오프셋 커패시터의 커패시턴스는 상기 오프셋 커패시터의 상기 커패시턴스 보다 작은 것을 특징으로 하는 표시장치.
19. 제 18 항에 있어서,
    상기 보조 오프셋 커패시터는 상기 보상 신호에 대응하는 오프셋 신호를 수신하는 제3 보상 전극 및 상기 출력 노드에 전기적으로 연결된 제4 보상 전극을 포함하는 표시장치.
20. 베이스기판;
    상기 베이스기판 상에 배치되고, 구동 전극을 포함한 표시 소자층;
    상기 표시 소자층 상에 배치되며, 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 절연층;
    상기 절연층 상에 배치되고, 상기 주변 영역에 중첩한 제1 보상 전극을 포함한 제1 도전층;
    상기 제1 보상 전극을 커버하며 상기 절연층 상에 배치된 감지 절연층;
    상기 활성 영역에 중첩하며 상기 감지 절연층 상에 배치된 감지 전극 및 상기 주변 영역에 중첩하며 상기 감지 절연층 상에 배치된 제2 보상 전극을 포함한 제2 도전층을 포함하고,
    상기 감지 전극 및 상기 구동 전극 사이에 기생 커패시터가 발생되고, 상기 제1 보상 전극 및 상기 제2 보상 전극 사이에 상기 기생 커패시터와 병렬 연결된 오프셋 커패시턴스가 발생되는 표시장치.
    
    

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