KR20210113427A - 메모리 디바이스에 대한 리프레시 레이트 제어 - Google Patents

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KR20210113427A
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memory
memory array
memory device
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스캇 이. 쉐퍼
아론 피. 보엠
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스에 대한 리프레시 레이트 제어에 대한 방법, 시스템 및 디바이스가 설명된다. 예를 들어, 메모리 디바이스의 메모리 어레이는 리프레시 매개변수의 제1 세트, 예컨대, 리프레시 레이트에 따라 리프레시될 수도 있다. 메모리 디바이스는 데이터 무결성의 감소와 연관된 메모리 디바이스에서 이벤트를 검출할 수도 있다. 일부 경우에, 이벤트는 메모리 디바이스의 온도, 메모리 디바이스에서 검출된 전압 레벨, 메모리 디바이스에서의 오류 이벤트 등과 연관될 수도 있다. 이벤트를 검출한 결과로서, 메모리 디바이스는 메모리 어레이에 대한 리프레시 레이트를 증가시키는 것과 같이, 리프레시 매개변수의 세트 중 하나 이상의 세트를 조정할 수도 있다. 일부 경우에, 메모리 디바이스는 리프레시 작동 동안 리프레시되는 메모리 어레이의 행의 수량을 증가시킴으로써, 리프레시 작동 간의 주기성을 감소시킴으로써 또는 둘 다에 의해 리프레시 매개변수의 세트를 조정할 수도 있다.

Description

메모리 디바이스에 대한 리프레시 레이트 제어
상호 참조
본 특허 출원은 미국 특허 출원 제16/786,725호(발명자: SCHAEFER 등, 발명의 명칭: "REFRESH RATE CONTROL FOR A MEMORY DEVICE", 출원일: 2020년 2월 10일) 및 미국 특허 가출원 제62/804,469호(발명자: SCHAEFER 등, 발명의 명칭: "REFRESH RATE CONTROL FOR A MEMORY DEVICE", 출원일: 2019년 2월 12일)의 우선권을 주장하고, 상기 기초출원들의 각각은 양수인에게 양도되고, 전문이 참조에 의해 본 명세서에 명백하게 원용된다.
다음의 내용은 일반적으로 메모리 시스템, 더 구체적으로, 메모리 디바이스에 대한 리프레시 레이트 제어에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이, 등과 같은 다양한 전자 디바이스에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 대부분 종종 논리 1 또는 논리 0으로 표시된 2개의 상태 중 하나를 저장한다. 다른 디바이스에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독하거나, 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기입하거나, 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(random access memory: RAM), 판독 전용 메모리(read-only memory: ROM), 정적 RAM(static RAM: SRAM), 동적 RAM(dynamic RAM: DRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항성 RAM(resistive RAM: RRAM), 플래시 메모리, 상변화 메모리(phase change memory: PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성이거나 비휘발성일 수 있다. 비휘발성 메모리, 예컨대, FeRAM은 심지어 외부 전력원이 없는 경우에도 장기간 동안 이들의 저장된 논리 상태를 유지할 수도 있다. 휘발성 메모리 디바이스, 예를 들어, SRAM, DRAM은 외부 전력원으로부터 분리될 때 시간에 걸쳐 이들의 저장된 상태를 손실할 수도 있다.
일부 유형의 메모리(예를 들어, DRAM, 다른 휘발성 메모리)에 대해, 메모리 셀에 의해 저장된 논리 상태는 때때로(예를 들어, 주기적으로) 리프레시될 수도 있다. 게다가, 일부 경우에, 저장된 데이터가 리프레싱 없이 데이터 무결성을 유지할 수도 있는 시간량은 메모리 디바이스의 다른 매개변수와 관련될 수도 있다. 메모리 디바이스를 개선시키는 것은 일반적으로 다른 메트릭 중에서, 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 신뢰성의 증가, 데이터 무결성의 증가, 전력 소비의 감소 또는 제작 비용의 감소를 포함할 수도 있다.
도 1은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 시스템의 예를 도시하는 도면.
도 2는 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 메모리 다이의 예를 도시하는 도면.
도 3은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 시스템의 예를 도시하는 도면.
도 4 내지 도 6은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 과정 흐름의 예를 도시하는 도면.
도 7은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 디바이스의 블록도.
도 8 내지 도 11은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 방법 또는 방법들을 도시하는 흐름도.
메모리 디바이스는 전자 장치의 부품, 예컨대, 개인용 컴퓨터, 무선 통신 디바이스, 서버, 사물 인터넷(internet-of-things: IoT) 디바이스, 자동차의 전자 부품 등으로서 다양한 조건하에서 작동할 수 있다. 일부 경우에, 특정한 구현을 위한 애플리케이션(예를 들어, 일부 경우에 자율 또는 반자율 운전 능력을 가진 자동차)을 지원하는 메모리 디바이스는 증가된 신뢰성 제약을 겪을 수 있다. 이와 같이, 일부 애플리케이션을 위한 메모리 디바이스(예를 들어, DRAM)는 상대적으로 더 높은 산업 표준 또는 규격(예를 들어, 더 높은 신뢰성 제약)에 따른 신뢰성으로 작동할 것으로 예상될 수 있다.
일부 메모리 셀, 예컨대, 동적 메모리 셀은 시간에 걸쳐 저장된 논리 상태의 열화(손실)를 나타낼 수도 있다. 예를 들어, 용량성 저장 소자(예를 들어, DRAM 메모리 셀)를 활용하는 메모리 셀은 예컨대, 커패시터로부터 누출된 전하에 기인하여, 용량성 저장 소자가 저장된 전하의 일정량을 손실하는 경우에 저장된 상태를 손실할 수도 있거나 또는 저장된 상태를 상이한 상태로 변경할 수도 있다. 메모리 셀을 재기입(예를 들어, 용량성 저장 소자를 재충전)함으로써 논리 상태를 리프레시하는 것과 같은 개입 없이, 메모리 셀에 의해 저장된 논리 상태는 손실될 수도 있거나 또는 손상될 수도 있다. 한 가지 해결책은 메모리 어레이를 매우 자주(예를 들어, 주기적 간격으로), 예컨대, 메모리 셀이 리프레시될 때 메모리 셀에 의해 저장된 논리값을 어레이의 각각의 메모리 셀에 기입함으로써 리프레시(재기입)하는 것이다. 메모리 어레이에 대한 바람직한 리프레시 레이트는 어레이 내 메모리 셀의 열화(예를 들어, 누설) 레이트 및 어레이에 대한 신뢰성 기준 또는 제약을 포함하는 다양한 인자에 의존적일 수도 있다. 일부 경우(예를 들어, 자동차 애플리케이션)에서, 메모리 어레이의 증가된 신뢰성이 요구될 수도 있다(예를 들어, 중요한 안전 기능의 경우). 부가적으로 또는 대안적으로, 열화율은 메모리 어레이의 하나 이상의 동작 조건에 기초하여 변경될 수도 있다. 예를 들어, DRAM 메모리 셀의 누설률은 온도에 따라 증가될 수도 있고, 자동차 애플리케이션은 메모리 어레이를 가혹한(예를 들어, 높은) 온도에 노출시킬 수도 있다. 또 다른 실시예에서, 메모리 디바이스에 대한 전압 조건이 변경되는 경우(예를 들어, 전력원 전압이 감소되는 경우)에 DRAM 메모리 셀에 대한 누설률이 증가될 수도 있다.
메모리 디바이스에 대한 리프레시 레이트 제어에 대한 기법이 설명된다. 예를 들어, 메모리 디바이스는 데이터 무결성의 감소와 연관될 수도 있는 메모리 디바이스에서의 이벤트를 검출할 수도 있다. 그 결과, 메모리 디바이스는 데이터 무결성을 보존하기 위해 메모리 어레이의 리프레시 레이트를 조정하기로 결정할 수도 있다. 메모리 디바이스는 호스트 디바이스로부터 각각의 리프레시 명령을 수신하는 것에 응답하여 리프레시되는 행(예를 들어, 메모리 어레이의 하나 이상의 물리적 행에 있는 메모리 셀)의 수량을 증가시킬 수도 있다. 예를 들어, 리프레시 레이트를 2배 증가시키기 위해, 메모리 디바이스는 단일의 리프레시 명령에 응답하여 리프레시되는 메모리 어레이의 행의 수량을 두 배로 할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 타이밍 매개변수를 조정할 수도 있다. 예를 들어, 메모리 어레이의 리프레시 레이트를 증가시키기 위해, 메모리 디바이스는 리프레시 작동의 주기성을 감소시킬 수도 있다.
개시내용의 특징은 도 1 내지 도 3을 참조하여 메모리 시스템 및 메모리 디바이스의 맥락에서 아래에 더 설명된다. 이어서 개시내용의 특징은 도 4 내지 도 6을 참조하여 과정 흐름의 맥락에서 설명된다. 본 개시내용의 이 특징 및 다른 특징은 구성 가능한 오류 정정 모드와 관련되는 도 7 내지 도 11의 장치 도면 및 흐름도를 참조하여 더 도시되고 설명된다.
도 1은 본 명세서에 개시된 양상에 따른 하나 이상의 메모리 디바이스를 활용하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 결합하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 용이성을 위해, 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 양상을 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용 가능한 디바이스, 인터넷 연결 디바이스, 등의 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 지점을 사용하여 다른 시스템 또는 디바이스와의 양방향 무선 통신을 위해 구성된다. 일부 예에서, 시스템(100)은 기계 유형 통신(machine-type communication: MTC), 기계 대 기계(machine-to-machine: M2M) 통신, 또는 디바이스 대 디바이스(device-to-device: D2D) 통신을 할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용가능한 디바이스, 인터넷 연결 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스, 등과 같은 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 예일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 언급할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로서 언급될 수 있다. 일부 경우에, 시스템(100)은 그래픽 카드이다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성되는 독립 디바이스 또는 구성요소일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성 가능할 수 있다. 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 전달하기 위한 상이한 핀 설계, 시스템(100) 및 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규정, 및/또는 다른 인자를 지원하도록 작동 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브형 디바이스의 역할(예컨대, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공된 명령에 응답하고 이를 실행함)을 할 수 있다. 이러한 명령은 기입 작동을 위한 기입 명령, 판독 작동을 위한 판독 명령, 리프레시 작동을 위한 리프레시 명령, 또는 다른 명령과 같은, 액세스 작동을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하는 또는 명시된 용량을 지원하기 위해 2개 이상의 메모리 다이(160)(예컨대, 메모리 칩)를 포함할 수 있다. 2개 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 다중 다이 메모리 또는 패키지(다중 칩 메모리 또는 패키지로도 언급됨)로서 언급될 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소는 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 주문형 집적회로(application-specific integrated circuit: ASIC), 필드 프로그래밍 가능한 게이트 어레이(field-programmable gate array: FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소일 수 있거나, 이 유형의 구성요소의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 다른 예 중에서, 중앙 처리 장치(central processing unit: CPU), 그래픽 처리 장치(GPU), 범용 GPU(general purpose GPU: GPGPU), 또는 시스템 온 칩(system on a chip: SoC)의 예일 수 있다.
BIOS 구성요소(125)는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 작동된 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한, 프로세서(120)와 시스템(100)의 다양한 구성요소, 예컨대, 주변 구성요소(130), I/O 제어기(135), 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 시스템(100)에 또는 이와 통합될 수 있는 이러한 디바이스에 대한 인터페이스일 수 있다. 예는 디스켓 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 카드 슬롯, 예컨대, 주변 구성요소 상호 연결부(PCI) 또는 전문 그래픽 포트를 포함할 수 있다. 주변 구성요소(들)(130)는 주변 장치로서 당업자가 이해하는 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력부(145), 또는 출력부(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 또는 이와 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성요소에 대한 물리적 연결부 또는 포트를 표현할 수 있다.
입력부(145)는 시스템(100) 또는 이의 구성요소에 정보, 신호, 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 이것은 다른 디바이스와의 또는 이 사이의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 일부 경우에, 입력부(145)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력부(150)는 시스템(100) 또는 이의 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 출력부(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판의 또 다른 프로세서에 대한 연결부 등을 포함할 수 있다. 일부 경우에, 출력부(150)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 이의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 다른 능동 또는 수동 소자를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예컨대, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예컨대, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(예컨대, 그리드)일 수 있으며, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더 상세하게 설명된다.
메모리 디바이스(110)는 메모리 셀의 2차원(2D) 어레이의 예일 수 있거나 메모리 셀의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예컨대, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수량의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)는 서로의 상단에 또는 서로의 옆에 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이(160-N)는 데크(deck), 레벨, 층, 또는 다이로서 언급될 수 있다. 3D 메모리 디바이스는 임의의 수량의 적층된 메모리 다이(160-N)(예컨대, 2개의 하이, 3개의 하이, 4개의 하이, 5개의 하이, 6개의 하이, 7개의 하이, 8개의 하이)를 포함할 수 있다. 이것은 단일 2D 메모리 디바이스와 비교하여 기판에 배치될 수 있는 메모리 셀의 수량을 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 둘 모두를 수행할 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크는 일부 데크가 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 작동을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 명령을 수행하는 것을 가능하게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고 메모리 디바이스(110)와 관련된 명령, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예컨대, 프로세서(120))를 대신하여 특정 데이터를 저장한다는 것을 나타내는 기입 명령 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예컨대, 프로세서(120))에 제공한다는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 결부하여 본 명세서에 설명된 메모리 디바이스(110)의 작동을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조하고 이를 외부 메모리 제어기(105)로 송신하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
메모리 어레이(170)에 저장된 데이터는 일부 경우에 손상될 수도 있다. 데이터의 손상은 데이터의 의도하지 않은 변화를 나타낼 수도 있고 따라서 하나 이상의 메모리 셀에 의해 저장되는 데이터의 의도하지 않은 변화를 나타낼 수도 있다(예를 들어, 논리 1에서 논리 0으로, 또는 그 역도 가능). 원래 및 의도된 값으로부터의 비트값의 편차는 오류, 비트 오류 또는 데이터 오류로서 지칭될 수도 있다. 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 이러한 데이터 손상 또는 오류를 내부적으로 검출하고 적어도 일부 경우에 정정(교정)하여 손상 전에 의도한 대로 데이터를 복구하도록 구성될 수도 있다. 예를 들어, 기입 작동의 일부로서, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 하나 이상의 오류 검출 코드워드를 생성할 수도 있고 호스트 디바이스로부터 수신된 데이터와 함께 메모리 셀의 어레이에 이 코드워드를 저장할 수도 있다. 데이터를 검색하기 위해 판독 작동을 수행할 때, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 또한 오류 검출 코드워드를 검색하고 오류 검출 또는 오류 정정 작동을 수행하여 메모리 디바이스에 의해 도입되었을 수도 있는 데이터의 특정한 오류를 수정하고/하거나 특정한 오류를 검출할 수도 있다. 이러한 오류 검출 및 정정은 하나 이상의 오류-정정 코드(오류-correcting code: ECC)(예를 들어, 해밍 코드)를 포함하는 오류 검출 정보에 의존적일 수도 있다.
디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 메모리 디바이스(110)에 대한 리프레시 레이트 제어를 위한 기법을 채용하도록 구성될 수도 있다. 메모리 디바이스(110)는 각각의 메모리 어레이(170)를 리프레시할 수도 있고, 메모리 어레이(170) 내 메모리 셀의 각각은 리프레시 레이트에 따라 리프레시된다. 일부 경우에, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 이벤트(예를 들어, 극단적인 온도, 부적절한 전압 공급)를 검출할 수도 있다. 이 이벤트는 데이터 무결성의 감소와 연관될 수도 있다. 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)는 데이터 무결성을 보존하기 위해 검출된 이벤트에 기초하여 이에 따라 리프레시 레이트를 조정(예를 들어, 리프레시 레이트를 증가)하기로 결정할 수도 있다.
로컬 메모리 제어기(165)(예컨대, 메모리 다이(160)에 로컬임)는 메모리 다이(160)의 작동을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신하도록(예컨대, 데이터 및/또는 명령을 수신하고 송신하도록) 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에 설명된 메모리 디바이스(110)의 작동을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기(165)와, 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접적으로 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(예컨대, 프로세서(120))와 메모리 디바이스(110) 사이로의 정보, 데이터 및/또는 명령의 전달을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소가 메모리 디바이스의 작동의 상세를 알 수 없도록 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 연락자(liaison)의 역할을 할 수도 있다. 일부 경우에, 외부 메모리 제어기(105)는 GPU의 예일 수도 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)가 만족하는 요청(예컨대, 판독 명령 또는 기입 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 디바이스(110) 사이에서 교환된 통신을 변환 또는 전환할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 본 명세서에 설명된 이의 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110) 외부에 있는 것으로서 묘사되었지만, 일부 경우에, 외부 메모리 제어기(105), 또는 본 명세서에 설명된 이의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우에, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우에 (프로세서(120)와 분리되거나 이에 포함된 것과 같은) 외부 메모리 제어기(105)에 의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소와 연관된 단자 사이의 하나 이상의 신호 경로 또는 송신 매체(예컨대, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부의 역할을 하도록 구성될 수 있다.
일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 부가적인 신호 경로는 시스템(100)의 구성요소 내에서 신호를 라우팅하기 위한 채널의 단자와 결합될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소(예컨대, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예컨대, 메모리 다이(160) 내부와 같은, 메모리 디바이스(110) 또는 이의 구성요소 내부의 신호 경로)를 포함할 수 있다.
채널(115)(및 연관된 신호 경로 및 단자)은 특정 유형의 정보를 전달하는데 지정될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서, 다수의 개별적인 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 ×4(예컨대, 4개의 신호 경로를 포함함), ×8(예컨대, 8개의 신호 경로를 포함함), ×16(16개의 신호 경로를 포함함), 등일 수 있다. 채널을 통해 전달되는 신호는 더블 데이터 레이트(double data rate: DDR) 시그널링을 사용할 수도 있다. 예를 들어, 신호의 일부 심볼은 클록 신호의 상승 에지에 등록될 수도 있고 신호의 다른 심볼은 클록 신호의 하강 에지에 등록될 수도 있다. 채널을 통해 전달되는 신호는 단일 데이터 레이트(single data rate: SDR) 시그널링을 사용할 수도 있다. 예를 들어, 신호의 하나의 심볼은 각각의 클록 사이클에 등록될 수도 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령(예컨대, 어드레스 정보)과 연관된 제어 정보를 포함하는 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에 명령을 전달하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스와 함께 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 대해 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 명령 데이터를 디코딩하기 위해 임의의 수량의 신호 경로(예를 들어, 8개 또는 9개의 신호 경로)를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 하나 이상의 공통 클록 신호를 전달하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태와 로우 상태 사이에서 발진하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 작동을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(예컨대, CK_t 신호 및 CK_c 신호)일 수 있고 CK 채널(188)의 신호 경로는 그에 따라 구성될 수 있다. 일부 경우에, 클록 신호는 단일 종단일 수 있다. CK 채널(188)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예컨대, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레스 지정 작동, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반의 작동에 대한 타이밍 기준을 제공할 수 있다. 클록 신호(CK)는 따라서, 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로서 다양하게 언급될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 데이터 및/또는 제어 정보를 전달하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)에 기입될 정보(예컨대, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 전달할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 방식(예컨대, NRZ, PAM4)을 사용하여 변조될 수 있는 신호를 전달할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 지정될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이 다른 채널(192)은 임의의 수량의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기입 클록 신호(WCK) 채널을 포함할 수 있다. WCK의 'W'가 명목상 "기입"을 의미할 수 있지만, 기입 클록 신호(WCK)(예컨대, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 액세스 작동을 위한 타이밍 기준(예컨대, 판독 및 기입 작동 둘 모두를 위한 타이밍 기준)을 제공할 수 있다. 그에 따라, 기입 클록 신호(WCK)는 데이터 클록 신호(WCK)로서 또한 언급될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 공통 데이터 클록 신호를 전달하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 작동(예컨대, 기입 작동 또는 판독 작동)을 조정하도록 구성될 수 있다. 일부 경우에, 기입 클록 신호는 차동 출력(예컨대, WCK_t 신호 및 WCK_c 신호)일 수 있고 WCK 채널의 신호 경로는 그에 따라 구성될 수 있다. WCK 채널은 임의의 수량의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 데이터 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터 등)를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 오류 검출 코드(error detection code: EDC) 채널을 포함할 수도 있다. EDC 채널은 시스템 신뢰성을 개선하기 위해 체크섬들과 같은 오류 검출 신호를 전달하도록 구성될 수도 있다. EDC 채널은 임의의 수량의 신호 경로를 포함할 수도 있다.
채널(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 결합할 수 있다. 다양한 아키텍처의 예는 버스, 지점 대 지점 연결부, 크로스바, 실리콘 인터포저(silicon interposer)와 같은 고 밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이의 일부 조합을 포함할 수 있다. 예를 들어, 일부 예에서, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고 밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 전달된 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 이진 심볼(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 심볼 변조 방식은 M이 2와 같은 M-진 변조 방식의 예일 수 있다. 이진 심볼 변조 방식의 각각의 심볼은 1비트의 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, 심볼은 논리 1 또는 논리 0을 표현할 수 있다). 이진 심볼 변조 방식의 예는 비제로 복귀(non-return-to-zero: NRZ), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼을 가지는 펄스 진폭 변조(pulse amplitude modulation: PAM)(예컨대, PAM2) 등을 포함하지만, 이들로 제한되지 않는다.
일부 경우에, 다중 심볼(또는 다중 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 사용될 수 있다. 다중 심볼 변조 방식은 M이 3보다 크거나 같은 M-진 변조 방식의 예일 수 있다. 다중 심볼 변조 방식의 각각의 심볼은 1비트보다 많은 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, 심볼은 논리 00, 논리 01, 논리 10 또는 논리 11을 표현할 수 있다). 다중 심볼 변조 방식의 예는 PAM4, PAM8 등, 직교 진폭 변조(quadrature amplitude modulation: QAM), 직교 위상 편이 변조(quadrature phase shift keying: QPSK) 등을 포함하지만, 이들로 제한되지 않는다. 다중 심볼 신호 또는 PAM4 신호는 1비트보다 많은 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비이진, 다중 비트, 또는 고차 변조 방식 및 심볼로서 언급될 수 있다.
도 2는 본 명세서에 개시된 다양한 실시예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 디바이스로서 언급될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1비트의 디지털 논리(예컨대, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예컨대, 다중 레벨 메모리 셀)은 한 번에 1비트보다 많은 디지털 논리(예컨대, 논리 00, 논리 01, 논리 10 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 커패시터에 프로그램 가능한 상태를 나타내는 전하를 저장할 수 있다. DRAM 아키텍처는 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위해 유전체 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서, 다른 저장 디바이스 및 구성요소가 가능하다. 예를 들어, 비선형 유전체 재료가 이용될 수 있다.
판독 및 기입과 같은 작동은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에 대해 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인으로서 또한 언급될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인, 또는 이와 유사한 것에 대한 참조는 이해 또는 작동의 손실 없이 상호 교환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화하거나 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(예컨대, 워드 라인(210) 및 디지트 라인(215))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210)과 디지트 라인(215)의 교차점에 배치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)함으로써, 단일 메모리 셀(205)은 이들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에 액세스하는 것은 행 디코더(220) 또는 열 디코더(225)를 통해 제어될 수 있다. 예를 들어, 행 디코더(220)는 로컬 메모리 제어기(260)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 열 디코더(225)는 로컬 메모리 제어기(260)로부터 열 어드레스를 수신할 수 있고 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예컨대, WL_1 및 DL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서, 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로서 언급될 수 있다.
메모리 셀(205)은 커패시터(230) 및 전환 구성요소(235)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 예일 수 있다. 커패시터(230)의 제1 노드는 전환 구성요소(235)와 결합될 수 있고 커패시터(230)의 제2 노드는 전압 소스(240)와 결합될 수 있다. 일부 경우에, 전압 소스(240)는 셀 플레이트 기준 전압, 예컨대, Vpl일 수 있거나 또는 접지, 예컨대, Vss일 수 있다. 일부 경우에, 전압원(240)은 플레이트 라인 구동기와 결합된 플레이트 라인의 예일 수 있다. 전환 구성요소(235)는 2개의 구성요소 사이의 전자 통신을 선택적으로 확립하거나 확립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 전환 구성요소(235)를 활성화하거나 비활성화함으로써 달성될 수 있다. 커패시터(230)는 전환 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는 전환 구성요소(235)가 비활성화될 때 디지트 라인(215)으로부터 절연될 수 있고, 커패시터(230)는 전환 구성요소(235)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 전환 구성요소(235)는 트랜지스터이고 이의 작동은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 임계 전압보다 크거나 그 미만일 수 있다. 일부 경우에, 전환 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 전환 구성요소(235)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 전환 구성요소(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 작동을 수행하기 위해 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 전환 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 전환 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 전환 구성요소(235)를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 작동의 부분 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들어, 메모리 셀(205)의 전환 구성요소(235) 및 워드 라인(210)은 메모리 셀(205) 및 디지트 라인(215)의 커패시터(230)를 결합하고/하거나 절연하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 (예컨대, 변함없이) 전자 통신할 수 있다.
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예컨대, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 매우 작을 수 있다. 이와 같이, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 작동 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고 검출된 전하에 기초하여 논리 상태(0) 또는 논리 상태(1)에 대응하는 신호를 생성할 수 있다. 판독 작동 동안, 메모리 셀(205)의 커패시터(230)는 신호를 이의 대응하는 디지트 라인(215)에 출력(예컨대, 전하를 방전)할 수 있다. 신호는 디지트 라인(215)의 전압으로 하여금 변화하게 할 수 있다. 감지 구성요소(245)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예컨대, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다.
예를 들어, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 높은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(245)는 신호의 차를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 출력부(255)로서 열 디코더(225)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(245)는 또 다른 구성요소(예컨대, 열 디코더(225), 행 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 구성요소(245)는 행 디코더(220) 또는 열 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소(예컨대, 행 디코더(220), 열 디코더(225) 및 감지 구성요소(245))를 통해 메모리 셀(205)의 작동을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 행 디코더(220), 열 디코더(225), 및 감지 구성요소(245) 중 하나 이상은 로컬 메모리 제어기(260)와 함께 배치될 수 있다.
로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 전환하고, 메모리 다이(200)에 대해 하나 이상의 작동을 수행하며, 하나 이상의 작동을 수행한 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 전달하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한, 메모리 다이(200)의 작동 동안 사용된 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 또는 지속기간은 조정되거나 달라질 수 있고 메모리 다이(200)를 작동시키는데 논의된 다양한 작동에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기입 작동(예컨대, 프로그래밍 작동)을 수행하도록 구성될 수 있다. 기입 작동 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기입 작동 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기입 작동을 수행할 타깃 메모리 셀(205)을 식별할 수 있다.
로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 로컬 메모리 제어기(260)는 메모리 셀(205)의 커패시터(230)에 특정 상태(예컨대, 전하)를 저장하기 위해 기입 작동 동안 디지트 라인(215)에 특정 신호(예컨대, 전압)를 인가할 수 있고, 특정 상태(예컨대, 전하)는 원하는 논리 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 작동(예컨대, 감지 작동)을 수행하도록 구성될 수 있다. 판독 작동 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 판독 작동 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 작동을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 타깃 메모리 셀(205)은 액세스 라인을 바이어싱한 것에 응답하여 신호를 감지 구성요소(245)로 전송할 수 있다. 감지 구성요소(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 파이어링(fire)(예컨대, 감지 구성요소를 래칭)하고, 그에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다.
그 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205)에 저장되는 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)에 저장된 논리 상태를 판독 작동의 일부로서 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하시키거나 파괴할 수 있다. 예를 들어, DRAM 아키텍처에서 수행된 판독 작동은 타깃 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 이의 원래의 논리 상태로 되돌리기 위해 재기입 작동 또는 리프레시 작동을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 작동 후에 논리 상태를 타깃 메모리 셀에 재기입 할 수 있다. 일부 경우에, 재기입 작동은 판독 작동의 일부로 고려될 수 있다. 부가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 그 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 방해할 수 있다. 따라서, 재기입 작동 또는 리프레시 작동은 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
로컬 메모리 제어기(260)는 자동 리프레시 모드 또는 자가-리프레시 모드에 따라 작동할 수도 있다. 자동 리프레시 모드에서, 로컬 메모리 제어기(260)는 호스트 디바이스로부터(예를 들어, 외부 메모리 제어기(105)로부터) 메모리 다이(200)를 리프레시하기 위한 리프레시 명령을 수신할 수도 있다. 자동 리프레시 모드는 메모리 디바이스가 메모리 명령을 수신하고 실행하는, 메모리 디바이스의 제1 작동 모드(예를 들어, 디폴트 작동)에서 사용될 수 있다. 자동 리프레시 모드에서, 로컬 메모리 제어기(260)는 이것이 각각의 리프레시 명령을 수신할 때 리프레시 작동을 수행할 수도 있고, 각각의 리프레시 작동은 메모리 어레이의 하나 이상의 행을 리프레시하는 것을 포함한다.
자가-리프레시 모드에서, 로컬 메모리 제어기(260)는 리프레시 작동을 개시시킬 수도 있다. 자가-리프레시 모드는 메모리 디바이스의 저전력 또는 대기 상태에서 사용될 수도 있고, 메모리 디바이스는 리프레시 명령을 포함하는 메모리 명령을 수신하지 않을 수도 있다. 자가-리프레시 모드에서, 로컬 메모리 제어기(260)는 내부 발진기, 내부 계수기 등을 사용하여 메모리 셀(205)을 리프레시할 수도 있다. 어느 모드에서든, 로컬 메모리 제어기(260)는 메모리 다이(200)의 조건에 따라 리프레시 레이트를 결정할 수도 있다. 리프레시 레이트는 메모리 셀(205)의 각각이 리프레시되는 주기성의 역에 대응할 수도 있다.
로컬 메모리 제어기(260)는 메모리 디바이스에서의 이벤트(예를 들어, 데이터 무결성의 감소와 연관된 이벤트)를 검출할 수도 있다. 그 결과, 로컬 메모리 제어기(260)는 데이터 무결성을 보존하기 위해 메모리 다이(200)의 리프레시 레이트를 조정하기로 결정할 수도 있다. 로컬 메모리 제어기(260)가 자동 리프레시 모드에 따라 작동할 때, 로컬 메모리 제어기(260)는 호스트 디바이스로부터 각각의 리프레시 명령을 수신하는 것에 응답하여 리프레시되는 행(예를 들어, 메모리 다이(200)의 하나 이상의 물리적 행에 있는 메모리 셀)의 수량을 증가시킬 수도 있다.
예를 들어, 리프레시 레이트를 2배 증가시키기 위해, 로컬 메모리 제어기(260)는 단일의 리프레시 명령에 응답하여 리프레시되는 메모리 다이(200)의 행의 수량을 두 배로 할 수도 있다. 로컬 메모리 제어기(260)가 자가-리프레시 모드에 따라 작동할 때, 로컬 메모리 제어기(260)는 타이밍 매개변수 또는 단일의 리프레시 작동으로 리프레시되는 메모리 다이(200)의 행의 수량을 조정할 수도 있다. 예를 들어, 메모리 다이(200)의 리프레시 레이트를 증가시키기 위해, 로컬 메모리 제어기(260)는 리프레시 작동의 주기성을 감소시킬 수도 있거나 또는 단일의 리프레시 작동의 실행 동안 리프레시되는 메모리 다이(200)의 행의 수량을 증가시킬 수도 있거나 또는 매개변수 둘 다를 조합하여 조정할 수도 있다.
도 3은 메모리 디바이스에 대한 리프레시 레이트 제어에 대한 기법을 지원하는 시스템(300)의 예를 도시한다. 시스템(300)은 특히 도 1 및 도 2를 참조하여 본 명세서에서 설명된 하나 이상의 구성요소를 포함할 수 있다. 예를 들어, 시스템(300)은 도 1을 참조하여 설명된 바와 같은 외부 메모리 제어기(105)의 예일 수 있는, 호스트 디바이스(305); 도 1 및 도 2를 참조하여 설명된 바와 같은 메모리 디바이스(110), 메모리 다이(160) 또는 메모리 다이(200)의 예일 수 있는, 메모리 디바이스(310); 도 1 및 도 2를 참조하여 설명된 바와 같은 디바이스 메모리 제어기(155), 하나 이상의 로컬 메모리 제어기(165) 또는 로컬 메모리 제어기(260), 또는 이들의 임의의 조합의 예일 수 있는, 제어기(320); 도 1을 참조하여 설명된 바와 같은 메모리 어레이(170)의 예일 수 있는, 메모리 어레이(325)를 포함할 수 있다. 메모리 디바이스(310)는 또한 이벤트 검출 회로(330)를 포함할 수도 있다.
호스트 디바이스(305)는 메모리 인터페이스(315)를 통해 수신될 수도 있는 명령을 메모리 디바이스(310)로 전송할 수도 있다. 명령은 하나 이상의 리프레시 작동(예를 들어, 메모리 어레이(325)의 하나 이상의 물리적 행에서 메모리 셀을 리프레시하는 것)을 수행하기 위한 리프레시 명령을 포함할 수도 있다. 제어기(320)는 메모리 인터페이스(315)로부터 명령을 수신할 수도 있고, 명령을 처리할 수도 있고, 메모리 어레이(325)에서 명령을 실행할 수도 있다. 제어기(320)는 다양한 작동 모드에 따라 메모리 어레이(325)를 작동시킬 수도 있다. 예를 들어, 제어기(320)는 자동 리프레시 모드 또는 자가-리프레시 모드에 따라 메모리 어레이(325)를 작동시킬 수도 있다.
메모리 어레이(325)는 하나 이상의 메모리 뱅크를 포함할 수도 있고, 메모리 뱅크의 각각은 하나 이상의 행 및/또는 하나 이상의 열을 포함할 수도 있다. 일부 경우에, 하나 이상의 리프레시 작동을 수행하기로 결정할 때, 제어기(320)는 하나 이상의 물리적 위치(예를 들어, 행, 열 등)에서 메모리 셀의 리프레시를 개시시킬 수도 있다. 리프레시 작동은 리프레시를 위한 어드레스(예를 들어, 행 어드레스)를 지정할 수도 있고, 메모리 디바이스(310)(예를 들어, 제어기(320))는 내부 계수기에 따라(예를 들어, 하나 이상의 부가적인 행 어드레스를 얻기 위해 행 어드레스 계수기를 증분시킴으로써) 리프레시를 위한 하나 이상의 부가적인 어드레스를 결정할 수도 있다. 이 점에서, 하나 이상의 리프레시 작동이 제어기(320)에 의해 개시될 수도 있다. 제어기(320)는 호스트 디바이스(305)로부터 리프레시 명령을 수신하는 것에 기초하여(예를 들어, 자동 리프레시 모드 동안) 또는 제어기(320)에서 리프레시 작동을 생성하는 것에 기초하여(예를 들어, 자가-리프레시 모드 동안) 리프레시 작동을 개시시킬 수도 있다. 제어기(320)는 메모리 어레이(325) 내 대응하는(예를 들어, 리프레시 작동에 기초하여 지정되거나 또는 결정된 바와 같은) 메모리 셀을 리프레시할 수도 있다.
메모리 디바이스(310)는 메모리 어레이(325)의 모든 행이 리프레시될 때까지 일련의 리프레시 작동을 수행할 수도 있다. 리프레시 작동은 다수의 물리적 위치(예를 들어, 다수의 행)에서 동시에(예를 들어, 상이한 뱅크 또는 서브-어레이에 대해), 일부 패턴에 따른 오프셋(예를 들어, 상이한 시간에 상이한 행) 등으로 수행될 수도 있다. 일부 경우에, 제어기(320)는 메모리 어레이(325)의 다른 액세스(예를 들어, 판독, 기입 등)와 산재된 리프레시 작동을 수행할 수도 있다. 각각의 리프레시 작동에 응답하여 리프레시된 행의 수량과 결합된 리프레시 작동의 주기성(예를 들어, 제어기(320)가 리프레시 작동을 개시시키는 빈도)은 메모리 어레이(325)에 대한 리프레시 레이트(예를 들어, 메모리 어레이(325)의 메모리 셀의 각각이 리프레시되는 주기성의 역)를 결정할 수도 있다. 초기화(예를 들어, 파워 업) 시, 메모리 디바이스(310)는 디폴트 리프레시 구성에 따라 리프레시 작동을 수행하도록 구성될 수도 있다. 디폴트 리프레시 구성은 메모리 디바이스(310)의 초기화 전에 정의된 리프레시 매개변수(예를 들어, 리프레시 레이트, 리프레시 주기성, 각각의 리프레시 작동 동안 리프레시된 행의 수량)의 세트에 따라 작동하는 메모리 디바이스(310)를 포함할 수도 있다.
제어기(320)는 메모리 어레이(325)의 데이터 무결성에 기초하여 메모리 어레이(325)에 대한 리프레시 레이트를 동적으로 결정할 수도 있다. 일부 경우에, 메모리 어레이(325)는 산업 표준 또는 사양에 의해 표시된 리프레시 레이트 매개변수를 가질 수도 있고, 제어기(320)는 리프레시 레이트가 표시된 리프레시 레이트와 같거나 또는 더 빠른 것을 보장할 수도 있다. 일부 다른 경우에, 메모리 어레이(325)는 이벤트를 검출할 수도 있다. 예를 들어, 특정한 이벤트는 메모리 어레이(325)의 데이터 무결성에 영향을 줄 수도 있다(예를 들어, 데이터 무결성을 감소시킬 수도 있다).
일부 경우에, 메모리 어레이(325)는 이벤트 검출 회로(330)가 메모리 디바이스(310)에서 극한 온도(예를 들어, 실온보다 상당히 더 높거나 또는 더 낮은 온도)를 검출할 때보다 공칭 온도 범위(예를 들어, 실온을 포함함) 내에서 작동할 때 더 높은 데이터 무결성을 나타낼 수도 있다. 제2 실시예에서, 메모리 어레이(325)는 특정한 전압 이벤트가 메모리 디바이스(310)에서 검출될 때(예를 들어, 전력 공급 전압이 낮거나 또는 불안정한 경우에) 더 낮은 데이터 무결성을 나타낼 수도 있다. 검출된 이벤트의 결과로서, 제어기(320)는 메모리 어레이(325)의 리프레시 레이트를 조정하기로 결정할 수도 있다.
이벤트 검출 회로(330)는 메모리 어레이(325)의 데이터 무결성에 영향을 주는 이벤트를 검출할 수도 있다. 예를 들어, 이벤트 검출 회로(330)는 메모리 디바이스(310)의 온도를 검출할 수도 있다. 이벤트 검출 회로(330)는 메모리 디바이스(310)의 온도가 특정한 문턱값을 초과할 때(예를 들어, 메모리 디바이스(310)의 온도가 너무 높거나 또는 너무 낮음) 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다. 제2 실시예에서, 이벤트 검출 회로(330)는 메모리 디바이스(310)의 특정한 전압 레벨(예를 들어, 메모리 디바이스(310)에 대한 전력 공급부의 전압 레벨)을 측정할 수도 있다. 이벤트 검출 회로(330)는 측정된 전압 레벨이 문턱값 전압 레벨 아래로 내려가는 경우에(예를 들어, 특정한 시간 또는 일정한 시간 기간 내의 특정한 횟수 동안) 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다.
제3 실시예에서, 이벤트 검출 회로(330)는 메모리 어레이(325)에서 오류 이벤트의 수량을 검출할 수도 있다. 예를 들어, 제어기(320)는 메모리 어레이(325)에서 비트 오류를 정정하기 위해 판독 및 기입 작동 동안 오류 검출 또는 오류 정정 작동을 수행할 수도 있다. 이벤트 검출 회로(330)는 메모리 어레이(325)에서 오류 정정 작동 및 오류 검출의 수량을 모니터링할 수도 있고, 오류(예를 들어, 정정되고/되거나 검출됨)의 수량이 문턱값 수량을 초과한다면 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다. 문턱값 수량은 특정한 시간 기간 내에 검출된 오류의 수량(예를 들어, 1초 윈도우 내 오류의 최대 수량), 메모리 어레이(325)의 특정한 부분 내에 검출된 오류의 수량(예를 들어, 메모리 어레이(325)의 행 또는 행의 군으로부터의 오류의 최대 수량), 단일-비트 오류의 특정한 수량, 멀티-비트 오류의 특정한 수량 또는 이들의 조합에 대응할 수도 있다.
제4 실시예에서, 이벤트 검출 회로(330)는 리프레시 작동이 메모리 디바이스(310)에 대한 산업 표준 또는 사양을 충족시키지 못한다고 결정할 수도 있다(예를 들어, 리프레시 작동이 리프레시 레이트 매개변수를 충족시키지 못한다). 여기서, 이벤트 검출 회로(330)는 현재의 리프레시 레이트(예를 들어, 각각의 리프레시 작동의 실행 동안 리프레시되는 메모리 어레이(325)의 행의 수량과 조합하여 현재의 리프레시 작동 실행 주기성에 기초하여 메모리 어레이(325)를 리프레시하는 데 걸리는 시간)를 결정할 수도 있고 현재의 리프레시 레이트를 리프레시 레이트 매개변수와 비교할 수도 있다. 이벤트 검출 회로(330)는 현재의 리프레시 레이트가 리프레시 레이트 매개변수 미만이라면 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다. 메모리 디바이스(310)가 자동 리프레시 모드에 따라 작동하는 경우에, 이벤트 검출 회로(330)는 수신된 리프레시 명령의 현재의 주기성에 기초하여 현재의 리프레시 레이트를 결정할 수도 있고 이 리프레시 레이트를 리프레시 레이트 매개변수와 비교할 수도 있다.
예를 들어, 이벤트 검출 회로(330)는 각각의 작동의 실행 동안 리프레시되는 메모리 어레이(325)의 행의 수량에 기초하여, 리프레시 작동의 특정한 수량(R)이 메모리 어레이(325)를 리프레시할 수도 있다고 결정할 수도 있다. 리프레시 레이트 매개변수는 시간 기간(T)에 R개의 리프레시 명령을 수신하는 것일 수도 있다. 이벤트 검출 회로(330)는 현재의 리프레시 명령 주기성이 메모리 어레이(325)가 시간 기간(T) 내에 R개의 리프레시 명령을 수신하게 하지 않을 수 있다고 결정할 수도 있다. 일부 경우에, 이벤트 검출 회로(330)는 R과 T의 일부 비율에 기초하여 예측 결정을 내릴 수도 있다. 예를 들어, 이벤트 검출 회로(330)는 R/2개의 리프레시 명령이 T/2의 시간 기간 내에 수신되지 못하는 것을 검출할 수도 있다. 부가적으로 또는 대안적으로, 이벤트 검출 회로(330)는 기간(T)을 가진 리프레시 사이클의 잔여 시간 기간이 어레이의 모든 행의 리프레싱을 완료하기에 불충분하다고 결정할 수도 있다. 예를 들어, 이벤트 검출 회로(330)는 시간 기간(T 1)(T 1<T)에 수신된 리프레시 명령의 수량(R 1)에 기초하여, 시간 기간(T-T 1)에 R-R 1개의 리프레시 명령을 수신하는 것이 실현 불가능하거나 또는 불가능하다고 결정할 수도 있다. 여기서, 이벤트 검출 회로(330)는 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다.
제5 실시예에서, 이벤트 검출 회로(330)는 메모리 디바이스(310) 내의 다양한 구성요소의 건전성을 검출할 수도 있다. 예를 들어, 이벤트 검출 회로(330)는 메모리 디바이스의 행 검출 회로 또는 감지 증폭기의 열화를 검출할 수도 있고, 이는 결과적으로 이벤트 검출 회로(330)가 데이터 무결성의 감소와 연관된 이벤트를 검출하게 할 수도 있다. 이벤트 검출 회로(330)는 메모리 어레이(325)의 특정한 부분(예를 들어, 특정한 행, 열, 서브-어레이)에 대응하는 오류 검출의 수량 및 오류 정정 작동의 수량에 기초하여 특정한 구성요소의 열화를 검출할 수도 있다. 이벤트 검출 회로(330)는 메모리 어레이(325)의 부분에 대응하는 오류 검출의 수량 및 오류 정정 작동의 수량이 문턱값 미만으로 떨어지는지 여부를 결정할 수도 있다. 오류 정정 작동 및 오류 검출의 수량이 문턱값을 초과하는 경우에, 이벤트 검출 회로(330)는 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다.
문턱값(예를 들어, 감소된 데이터 무결성과 연관된 이벤트를 검출하기 위한)은 메모리 디바이스(310)에서 미리 구성될 수도 있다. 부가적으로 또는 대안적으로, 문턱값은 호스트 디바이스(305)에 의해 (예를 들어, 메모리 인터페이스(315)를 통해) 표시될 수도 있다. 일부 경우에, 문턱값은 상호 의존적일 수도 있다. 즉, 이벤트(예를 들어, 온도 이벤트, 전압 이벤트, 오류 이벤트)에 대한 문턱값은 다수의 검출된 이벤트의 조합에 기초할 수도 있다. 예를 들어, 이벤트 검출 회로(330)가 메모리 어레이(325)에서 제1 온도를 검출한다면, 이벤트 검출 회로(330)는 감소된 데이터 무결성과 연관된 이벤트를 검출하지 않을 수도 있다. 그러나, 이벤트 검출 회로(330)가 전압 조건(예를 들어, 저전압 공급 조건)과 조합하여 제1 온도를 검출한다면, 이벤트 검출 회로(330)는 감소된 데이터 무결성과 연관된 이벤트를 검출할 수도 있다.
이벤트 검출 회로(330)가 메모리 어레이(325)에 대한 감소된 데이터 무결성과 연관된 이벤트를 검출하는 경우에, 이벤트 검출 회로(330)는 제어기(320)에 이벤트를 표시(예를 들어, 플래그)할 수도 있다. 일부 경우에, 이벤트 검출 회로(330)는 이벤트가 검출될 때 이벤트의 통지를 제어기(320)로 전송할 수도 있다. 대안적으로, 제어기(320)는 임의의 검출된 이벤트를 결정하기 위해 리프레시 작동을 실행하기 전에 이벤트 검출 회로(330)에 의해 설정된 플래그를 폴링할 수도 있다. 제어기(320)는 이벤트 검출 회로(330)로부터 이벤트의 표시를 수신하는 것에 기초하여 메모리 어레이(325)의 리프레시 레이트를 조정할 수도 있다. 제어기(320)가 자동 리프레시 모드에 따라 작동하는 경우에, 제어기(320)는 리프레시 명령(예를 들어, 호스트 디바이스(305)로부터 수신된 바와 같음)당 실행되는 행의 수량을 조정할 수도 있다. 예를 들어, 제어기(320)는 이벤트 검출 회로(330)로부터 이벤트의 표시를 수신할 수도 있고 메모리 어레이(325)의 리프레시 레이트를 증가시키고 리프레시 명령당 리프레시되는 행의 수량을 (예를 들어, 4개의 행에서 6, 8, 10, 12 또는 16개의 행으로) 증가시키기로 결정할 수도 있다. 제어기(320)가 자가-리프레시 모드에 따라 작동되는 경우에, 제어기(320)는 리프레시 작동의 주기성 및/또는 리프레시 작동당 리프레시되는 행의 수량을 조정할 수도 있다.
제어기(320)가 메모리 어레이(325)의 리프레시 레이트를 조정할 때, 제어기(320)는 조정된 리프레시 레이트의 통지를 호스트 디바이스(305)로 전송할 수도 있다. 통지는 조정된 리프레시 상태(예를 들어, 리프레시 레이트가 조정되었다는 것)를 나타낼 수도 있다. 부가적으로 또는 대안적으로, 통지는 이벤트 검출 회로(330)에 의해 검출된 이벤트를 나타낼 수도 있다. 일부 경우에, 통지는 메모리 인터페이스(315)에 의해 전달될 수도 있다. 예를 들어, 메모리 디바이스(310)는 메모리 인터페이스(315)의 핀에 의해 통지를 전송할 수도 있다. 일부 경우에, 핀은 다기능일 수도 있다(예를 들어, 데이터 또는 다른 유형의 시그널링을 또한 전송하기 위해 사용됨). 일부 다른 경우에, 핀은 통지 전용일 수도 있다. 또 다른 실시예에서, 메모리 디바이스(310)는 사이드밴드 통신 방식에 의해(예를 들어, 메모리 데이터 인터페이스, 예컨대, 상호-집적 회로(inter-integrated circuit: I2C) 버스 이외의 통신 버스에 의해) 통지를 전송할 수도 있다.
호스트 디바이스(305)는 통지를 검출할 수도 있고 메모리 디바이스(310)를 재설정할지를 결정할 수도 있다. 메모리 디바이스(310)를 재설정하는 것은 메모리 디바이스(310)가 호스트 디바이스(305)로부터 수신된 통지에 기초하여 리프레시 매개변수(예를 들어, 리프레시 작동 주기성, 리프레시 작동당 리프레시된 행의 수량)를 조정하는 것을 포함할 수도 있다. 예를 들어, 호스트 디바이스(305)는 메모리 디바이스(310)를 이전의 리프레시 매개변수(예를 들어, 데이터 무결성의 감소와 연관된 이벤트의 검출에 기초하여 리프레시 매개변수를 조정하기 전에 활용된 매개변수)로 재설정하기로 결정할 수도 있다. 호스트 디바이스(305)가 메모리 디바이스(310)를 재설정하기로 결정한다면, 호스트 디바이스(305)는 통지를 메모리 디바이스(310)로 전송할 수도 있다. 재설정 통지를 수신하는 것에 기초하여, 메모리 디바이스(310)는 메모리 디바이스(310)에 대한 리프레시 매개변수를 조정할 수도 있다.
도 4는 메모리 디바이스에 대한 리프레시 레이트 제어를 위한 기법을 지원하는 과정 흐름(400)의 예시적인 도면을 도시한다. 과정 흐름(400)의 특징은 메모리 디바이스(예를 들어, 특히, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 다이(160), 메모리 다이(200), 또는 메모리 디바이스(310)) 또는 메모리 디바이스의 구성요소, 예컨대, 도 1 내지 도 3을 참조하여 설명된 바와 같은 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 로컬 메모리 제어기(260), 제어기(320), 또는 리프레시 검출 회로(335)에 의해 구현될 수 있거나 또는 수행될 수 있다.
(405)에서, 메모리 디바이스는 디폴트 리프레시 구성에 따라 작동할 수도 있다. 디폴트 리프레시 구성은 메모리 디바이스가 일부 미리 구성된 리프레시 매개변수(예를 들어, 리프레시 주기성, 각각의 리프레시 작동 동안 리프레시된 행의 수량 및/또는 리프레시 레이트)에 따라 작동하는 것을 포함할 수도 있다. 메모리 디바이스는 자동 리프레시 모드 또는 자가-리프레시 모드에 따라 작동할 수도 있다. 자동 리프레시 모드는 메모리 디바이스가 호스트 디바이스로부터 수신된 리프레시 명령에 기초하여(예를 들어, 리프레시 명령의 주기성에 의해 정의되는 리프레시 주기성에 따라) 리프레시 작동을 실행하는 것을 포함할 수도 있다. 자가-리프레시 모드는 메모리 디바이스가 자가-생성된 리프레시 작동에 기초하여(예를 들어, 메모리 디바이스의 제어기에 의해 그리고 내부 클록에 기초하여) 리프레시 작동을 실행하는 것을 포함할 수도 있다.
(410)에서, 메모리 디바이스는 이벤트(예를 들어, 감소된 데이터 무결성과 연관됨)가 메모리 디바이스에서 검출되는지를 결정할 수도 있다. 예를 들어, 이벤트 검출 회로(330)(예를 들어, 도 3을 참조하여 설명된 바와 같음)는 메모리 디바이스에 대한 온도 문턱값이 초과되었다고 결정할 수도 있다. 일부 다른 경우에, 메모리 디바이스는 메모리 디바이스의 전압 레벨, 메모리 디바이스의 메모리 어레이에서의 오류, 구성요소 건전성 또는 메모리 디바이스에 대한 산업 표준 또는 사양에 의해 표시된 매개변수를 충족시키지 못하는 것과 관련된 이벤트를 검출할 수도 있다. 메모리 디바이스는 문턱값이 충족되었는지를 결정하는 것에 기초하여 이벤트를 검출할 수도 있다.
예를 들어, 메모리 디바이스는 온도 문턱값이 충족되는(예를 들어, 메모리 디바이스의 온도가 온도 문턱값보다 더 높거나 더 낮은) 경우에 이벤트를 검출할 수도 있다. 또 다른 실시예에서, 메모리 디바이스는 메모리 디바이스에 대한 전압 레벨이 충족되는(예를 들어, 메모리 디바이스에 대한 전력 공급이 문턱값 미만으로 떨어지고, 특정한 시간 기간 동안 문턱값 미만이거나, 또는 시간 기간 내 특정한 시간량 동안 문턱값 미만으로 떨어지는) 경우에 이벤트를 검출할 수도 있다. 일부 경우에, 문턱값은 검출된 이벤트의 조합에 기초하여 조정될 수도 있다. 예를 들어, 온도 문턱값은 온도 추세에 기초하여 조정될 수도 있다(예를 들어, 온도 레벨이 빠르게 상승하는 경우 최대 온도 문턱값이 감소될 수도 있다). 또 다른 실시예에서, 메모리 디바이스에 공급되는 최소 전압 레벨에 대응하는 문턱값 전압은 메모리 디바이스의 온도가 온도 문턱값에 다가가는 경우에 증가될 수도 있다.
일부 경우에, 이벤트 검출 회로(330)는 감소된 데이터 무결성과 연관된 이벤트를 나타내는 하나 이상의 비트를 생성할 수도 있고 표시를 메모리 디바이스와 연관된 제어기(예를 들어, 도 3을 참조하여 논의된 바와 같은 제어기(320))로 전송할 수도 있다. 일부 다른 경우에, 메모리 디바이스와 연관된 제어기는 이벤트가 검출되었는지를 결정하기 위해 특정한 주기성으로 이벤트 검출 회로(330)를 폴링할 수도 있다. 예를 들어, 제어기는 각각의 리프레시 명령을 실행하기 전에 이벤트 검출 회로(330)를 폴링할 수도 있다.
제1 경우에, 메모리 디바이스는 블록(410)에서 메모리 디바이스에서 검출된 감소된 데이터 무결성과 연관된 이벤트가 없었다는 것을 결정할 수도 있다. 여기서, 메모리 디바이스는 디폴트 리프레시 작동(예를 들어, (405)에서 설명된 바와 같음)에 따라 계속해서 작동할 수도 있다.
제2 경우에, 메모리 디바이스는 블록(410)에서 감소된 데이터 무결성과 연관된 이벤트가 검출된다고 결정할 수도 있다. 여기서, 메모리 디바이스는 블록(415)으로 진행될 수도 있다. 블록(415)에서, 메모리 디바이스는 메모리 디바이스가 상이한 리프레시 레이트와 연관된 대안적인 리프레시 구성에 따라 리프레시 명령의 실행을 시작할 것을 표시하는 시그널링을 호스트 디바이스로 전송할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 이벤트 검출 회로(330)에 의해 검출된 이벤트를 나타낼 수도 있다. 메모리 디바이스는 메모리 디바이스의 메모리 인터페이스에서 핀에 의해 대안적인 리프레시 구성을 나타낼 수도 있다. 일부 경우에, 핀은 다기능일 수도 있다(예를 들어, 데이터를 또한 전송하기 위해 사용됨). 일부 다른 경우에, 핀은 통지 전용일 수도 있다. 또 다른 실시예에서, 메모리 디바이스는 사이드밴드 통신 방식에 의해 통지를 전송할 수도 있다.
(420)에서, 메모리 디바이스는 (예를 들어, 디폴트 리프레시 구성과 비교할 때) 상이한 리프레시 레이트와 연관될 수도 있는 대안적인 리프레시 구성에 따라 동작하도록 조정될 수도 있다. 메모리 디바이스가 자동 리프레시 모드에 따라 작동하는 경우에, 메모리 디바이스는 (예를 들어, 호스트 디바이스로부터 수신된 바와 같은) 리프레시 명령당 실행되는 행의 수량을 조정할 수도 있다. 예를 들어, 대안적인 리프레시 작동은 배(예를 들어, 2×, 3×, 4×)만큼 증가되는 리프레시 레이트를 가질 수도 있고, 메모리 디바이스는 배에 기초하여 리프레시 명령당 리프레시되는 행의 수량을 증가시킬 수도 있다. 메모리 디바이스가 자가-리프레시 모드에 따라 작동하는 경우에, 메모리 디바이스는 리프레시 작동의 주기성 및/또는 리프레시 작동당 리프레시되는 행의 수량을 조정할 수도 있다. 예를 들어, 대안적인 리프레시 구성이 증가된 리프레시 레이트에 대응한다면, 메모리 디바이스는 리프레시 동작 주기성을 증가시킬 수도 있거나, 각각의 리프레시 작동 동안 리프레시되는 메모리 어레이의 행의 수량을 증가시킬 수도 있거나, 또는 둘 다를 수행할 수도 있다.
(425)에서, 메모리 디바이스는 재설정 작동이 호스트 디바이스에 의해 표시되었는지를 식별할 수도 있다. 재설정 작동은 대안적인 리프레시 구성에서 디폴트 구성으로 메모리 디바이스를 재설정하는 것에 대응할 수도 있다. 메모리 디바이스가 재설정 작동이 표시되었다고 결정할 때, 메모리 디바이스는 메모리 디바이스가 디폴트 리프레시 구성에 따라(예를 들어, 메모리 디바이스에 대해 미리 구성된 리프레시 매개변수의 세트에 따라) 작동할 블록(405)으로 진행될 수도 있다. 대안적으로, 메모리 디바이스가 재설정 작동이 표시되지 않았다고 결정할 때, 메모리 디바이스는 블록(420)(예를 들어, 메모리 디바이스가 대안적인 리프레시 구성에 의해 정의된 리프레시 매개변수에 따라 계속해서 작동할 수도 있음)으로 진행될 수도 있다.
도 5는 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 과정 흐름(500)의 예를 도시한다. 과정 흐름(500)은 도 1 내지 도 3을 참조하여 설명된 시스템(100 및 300) 및 메모리 다이(200)의 양상을 구현할 수도 있다. 과정 흐름(500)은 도　3을 참조하여 설명된 바와 같은 호스트 디바이스(305)의 예일 수도 있는, 호스트 디바이스(505)에 의해 수행되는 작동을 포함할 수도 있다. 호스트 디바이스(505)는 도　1을 참조하여 설명된 바와 같은 외부 메모리 제어기(105)의 양상을 구현할 수도 있다. 과정 흐름(500)은 도　1 내지 도 3을 참조하여 설명된 바와 같은 메모리 디바이스(110), 메모리 어레이(170), 또는 메모리 다이(200), 또는 메모리 디바이스(310)의 예일 수도 있는, 메모리 디바이스(510)에 의해 수행되는 작동을 더 포함할 수도 있다.
(515)에서, 메모리 디바이스(510)는 제1 리프레시 모드 또는 구성에 따라 메모리 디바이스(510)의 메모리 어레이를 작동시킬 수도 있다. 제1 리프레시 모드에 따라 메모리 디바이스(510)의 메모리 어레이를 작동시키는 것은 메모리 디바이스(510)가 메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 매개변수의 제1 세트에 따라 메모리를 작동시키는 것을 포함할 수 있다. 리프레시 매개변수의 제1 세트는 각각의 리프레시 작동에 대해 리프레시되는 행의 제1 수량을 포함할 수도 있다. 메모리 디바이스(510)는 행의 제1 수량 및 제1 리프레시 주기성을 결정할 수도 있다. 여기서, 리프레시 매개변수의 제1 세트에 따라 메모리 어레이를 작동시키는 것은 제1 리프레시 주기성으로 리프레시 작동을 수행하는 것을 포함할 수도 있다. 일부 경우에, 메모리 디바이스(510)는 호스트 디바이스(505)로부터 복수의 리프레시 명령을 수신할 수도 있다. 여기서, 메모리 디바이스(510)는 복수의 리프레시 명령의 각각에 대해 하나의 리프레시 작동을 수행함으로써 리프레시 매개변수의 제1 세트에 따라 메모리 어레이를 작동시킬 수도 있다. 일부 경우에, 제1 리프레시 모드는 디폴트 리프레시 작동 모드에 대응할 수도 있다. 즉, 제1 리프레시 매개변수가 일부 미리 구성된 리프레시 매개변수에 대응할 수도 있을 때이다.
(520)에서, 메모리 디바이스(510)는 이벤트를 검출할 수도 있다. 이벤트는 메모리 어레이에서 데이터 무결성의 감소와 연관될 수도 있다. 예를 들어, 이벤트는 전압 조건, 데이터 오류 조건, 최소 리프레시 레이트, 또는 메모리 어레이의 하나 이상의 구성요소의 상태 중 하나 이상에 대응할 수도 있다. 일부 경우에, 메모리 디바이스(510)는 메모리 디바이스(510)의 온도가 문턱값을 충족시킨다고 결정할 수도 있다. 여기서, 메모리 디바이스(510)는 온도가 문턱값을 충족시킨다고 결정하는 것에 기초하여 이벤트를 검출할 수도 있다. 일부 경우에, 데이터 오류 조건은 메모리 어레이에 저장된 데이터에 대한 오류 정정을 개시시키는 회로에 대한 오류 정정률에 기초할 수도 있다.
(525)에서, 메모리 디바이스(510)는 제2 리프레시 모드에 따라 메모리 어레이를 작동시킬 수도 있다. 제2 리프레시 모드에 따라 메모리 디바이스(510)를 작동시키는 것은 메모리 디바이스(510)가 이벤트를 검출하는 것에 적어도 부분적으로 기초하여 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것을 포함할 수도 있고, 리프레시 매개변수의 제2 세트는 제1 레이트보다 더 높은(예를 들어, 더 빠른) 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응한다. 리프레시 매개변수의 제2 세트는 각각의 리프레시 작동에 대해 리프레시되는 행의 제2 수량을 포함할 수도 있다. 일부 경우에, 메모리 디바이스(510)는 이벤트를 검출하는 것에 기초하여 행의 제2 수량 및 제2 리프레시 주기성을 결정할 수도 있다. 여기서, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것은 제2 리프레시 주기성으로 복수의 리프레시 작동을 수행하는 것을 포함할 수도 있다. 일부 경우에, 메모리 디바이스(510)는 호스트 디바이스(505)로부터 자율적으로, 메모리 디바이스(510)에서 이벤트를 검출하는 것에 기초하여, 리프레시 매개변수의 제1 세트에 따라 작동하는 것으로부터 리프레시 매개변수의 제2 세트에 따라 작동하는 것으로 전환될 수도 있다. 일부 경우에, 메모리 디바이스(510)는 호스트 디바이스(505)로부터 복수의 리프레시 명령을 수신할 수도 있다. 여기서, 메모리 디바이스(510)는 복수의 리프레시 명령의 각각에 대해 하나의 리프레시 작동을 수행함으로써 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시킬 수도 있다. 제2 리프레시 모드는 본 명세서에 개시된 바와 같은 대안적인 리프레시 작동에 대응할 수도 있다.
(530)에서, 메모리 디바이스(510)는 제2 리프레시 작동의 표시를 호스트 디바이스(505)로 전송할 수도 있다. 즉, 메모리 디바이스(510)는 (예를 들어, (520)에서 논의된 바와 같이) 메모리 어레이에서 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 표시를 포함하는 시그널링을 전송할 수도 있다. 일부 경우에, 시그널링은 이벤트를 나타내는 하나 이상의 비트를 포함할 수도 있다.
(535)에서, 메모리 디바이스(510)는 호스트 디바이스(505)로부터 (예를 들어, 리프레시 매개변수의 제3 세트에 대응하는) 제3 리프레시 모드의 표시를 수신할 수도 있다. 즉, 메모리 디바이스(510)는 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 동안 리프레시 매개변수의 제3 세트에 따라 메모리 어레이를 작동시키는 표시를 수신할 수도 있다.
(540)에서, 메모리 디바이스(510)는 (예를 들어, (535)에서 논의된 바와 같이) 호스트 디바이스(505)로부터 표시를 수신하는 것에 기초하여 제3 리프레시 모드에 따라 작동할 수도 있다. 제3 리프레시 모드는 리프레시 매개변수의 제3 세트에 대응할 수도 있다. 일부 경우에, 제3 리프레시 모드는 제1 리프레시 모드와 동일할 수도 있다. 여기서, 표시는 메모리 디바이스(510)가 제1 리프레시 매개변수에 대해 조정할 수도 있는(예를 들어, 디폴트 리프레시 작동 모드에 따라 작동할 수도 있는) 재설정 작동을 나타낼 수도 있다.
도 6은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 과정 흐름(600)의 예를 도시한다. 과정 흐름(600)은 도 1 내지 도 3을 참조하여 설명된 시스템(100 및 300), 메모리 다이(200)의 양상을 구현할 수도 있다. 과정 흐름(600)은 도　3을 참조하여 설명된 바와 같은 호스트 디바이스(305)의 예일 수도 있는, 호스트 디바이스(605)에 의해 수행되는 작동을 포함할 수도 있다. 호스트 디바이스(605)는 도　1을 참조하여 설명된 바와 같은 외부 메모리 제어기(105)의 양상을 구현할 수도 있다. 과정 흐름(600)은 도　1 내지 도 3을 참조하여 설명된 바와 같은 메모리 디바이스(110), 메모리 어레이(170), 또는 메모리 다이(200), 또는 메모리 디바이스(310)의 예일 수도 있는, 메모리 디바이스(610)에 의해 수행되는 작동을 더 포함할 수도 있다.
(615)에서, 메모리 디바이스(610)는 호스트 디바이스(605)로부터, 메모리 디바이스(610)의 메모리 어레이에 대한 복수의 리프레시 명령을 수신할 수도 있다.
(620)에서, 메모리 디바이스는 메모리 어레이에서, 제1 리프레시 모드에 따라 리프레시 명령을 실행할 수도 있다. 제1 리프레시 모드에 따라 리프레시 명령을 실행하는 것은 리프레시 매개변수의 제1 세트에 따라 리프레시 명령을 실행하는 것에 대응할 수도 있다. 리프레시 매개변수의 제1 세트는 제1 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제1 수량을 포함할 수도 있다.
(625)에서, 메모리 디바이스(610)는 (예를 들어, 데이터 무결성의 감소와 연관된) 메모리 어레이의 조건을 검출할 수도 있다. 조건은 온도 조건, 전압 조건, 데이터 오류 조건, 최소 리프레시 명령 속도, 또는 메모리 디바이스(610)의 하나 이상의 구성요소의 조건 중 하나 이상에 대응할 수도 있다
(630)에서, 메모리 디바이스(610)는 조건을 검출하는 것에 기초하여 제2 리프레시 모드로 전이할 수도 있다. 즉, 메모리 디바이스(610)는 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 (예를 들어, 제2 리프레시 모드에 따라) 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이될 수도 있다. 리프레시 매개변수의 제2 세트는 제2 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제2 수량을 포함할 수도 있고, 행의 제2 수량은 행의 제1 수량 초과이다.
(635)에서, 메모리 디바이스(610)는 전이의 표시를 호스트 디바이스(605)로 전송할 수도 있다. 표시는 메모리 어레이를 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 것을 나타낼 수도 있다. 일부 경우에, 표시는 메모리 디바이스(610)에 의해 검출된 조건을 포함할 수도 있다.
(640)에서, 메모리 디바이스(610)는 리프레시 매개변수의 제2 세트에 따라 제2 리프레시 명령을 실행할 수도 있다.
(645)에서, 메모리 디바이스(610)는 호스트 디바이스(605)로부터, 제3 리프레시 모드의 표시를 수신할 수도 있다. 표시는 리프레시 매개변수의 제2 세트로부터 리프레시 매개변수의 제3 세트로 메모리 어레이를 전이하기 위한 시그널링을 포함할 수도 있고, 리프레시 매개변수의 제3 세트는 제3 리프레시 모드에 대응할 수도 있다. 일부 경우에, 리프레시 매개변수의 제3 세트는 리프레시 매개변수의 제1 세트와 동일할 수도 있다. 여기서, 표시는 리프레시 매개변수를 제1 리프레시 매개변수(미리 구성된 리프레시 매개변수의 세트에 대응할 수도 있음)로 재설정하도록 메모리 디바이스(610)에 표시할 수도 있는 재설정 표시를 포함할 수도 있다.
(650)에서, 메모리 디바이스(610)는 제3 리프레시 모드에 따라 제3 리프레시 명령을 실행할 수도 있다. 메모리 디바이스(610)는 호스트 디바이스(605)로부터 수신된 제3 리프레시 모드의 표시에 기초하여 리프레시 매개변수의 제3 세트에 따라 메모리 어레이에서 제3 리프레시 명령을 실행할 수도 있다.
도 7은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 디바이스(705)의 블록도(700)를 도시한다. 디바이스(705)는 도 1, 도 3, 도 5 및 도 6을 참조하여 본 명세서에 개시된 바와 같은 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510) 및 메모리 디바이스(610)의 양상의 예일 수도 있다. 디바이스(705)는 리프레시 모드 관리자(710), 이벤트 검출기(715), 리프레시 구성(720), 리프레시 모드 전이 관리자(725), 리프레시 명령 관리자(730) 및 표시 전송기(735)를 포함할 수도 있다. 이 모듈의 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접적으로 또는 간접적으로 통신할 수도 있다.
리프레시 모드 관리자(710)는 메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 구성(720)의 리프레시 매개변수의 제1 세트에 따라 메모리 디바이스의 메모리 어레이를 작동시킬 수도 있다. 리프레시 구성(720)은, 예를 들어, 하나 이상의 리프레시 구성(예를 들어, 리프레시 매개변수의 세트)을 저장할 수도 있고, 리프레시 매개변수의 세트에 대해 미리 결정된(예를 들어, 디폴트) 값을 가질 수도 있거나, 또는 호스트 디바이스에 의해 구성될 수도 있는 리프레시 매개변수의 프로그래밍 가능한 세트를 가질 수도 있다. 일부 경우에, 리프레시 매개변수의 제1 세트는 리프레시 작동의 세트의 각각에 대해 리프레시되는 행의 제1 수량을 포함한다. 일부 실시예에서, 리프레시 모드 관리자(710)는 행의 제1 수량 및 제1 리프레시 주기성을 결정할 수도 있고, 리프레시 매개변수의 제1 세트에 따라 메모리 어레이를 작동시키는 것은 제1 리프레시 주기성으로 리프레시 작동의 세트를 수행하는 것을 포함한다.
리프레시 모드 관리자(710)는 메모리 어레이에서, 리프레시 구성(720)의 리프레시 매개변수의 제1 세트에 따라 리프레시 명령의 세트 중 제1 리프레시 명령을 실행시킬 수도 있다. 일부 경우에, 리프레시 매개변수의 제1 세트는 제1 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제1 수량을 포함한다.
이벤트 검출기(715)는 메모리 디바이스에서, 전압 조건, 데이터의 오류 조건, 최소 리프레시 레이트 또는 메모리 어레이의 하나 이상의 구성요소의 상태 중 적어도 하나에 대응하는 이벤트(예를 들어, 메모리 어레이에서 데이터 무결성의 감소와 연관됨)를 검출할 수도 있다. 일부 실시예에서, 이벤트 검출기(715)는 메모리 디바이스에 의해, 메모리 디바이스의 온도가 문턱값을 충족시킨다고 결정할 수도 있고, 메모리 어레이에서 이벤트를 검출하는 것은 메모리 디바이스의 온도가 문턱값을 충족시킨다고 결정하는 것에 기초한다. 일부 경우에, 데이터 오류 조건은 메모리 어레이에 저장된 데이터에 대한 오류 정정을 개시시키는 회로에 대한 오류 정정률에 기초한다.
이벤트 검출기(715)는 메모리 디바이스에서, 메모리 어레이의 조건(예를 들어, 데이터 무결성의 감소와 연관됨)을 검출할 수도 있다. 일부 경우에, 조건은 온도 조건, 전압 조건, 데이터 오류 조건, 최소 리프레시 명령 속도 또는 메모리 디바이스의 하나 이상의 구성요소의 조건 중 하나 이상에 대응한다.
리프레시 모드 관리자(710)는 이벤트를 검출하는 것에 기초하여 리프레시 구성(720)의 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시킬 수도 있고, 리프레시 매개변수의 제2 세트는 제1 레이트보다 더 빠른 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응한다. 일부 경우에, 리프레시 매개변수의 제2 세트는 리프레시 작동의 세트의 각각에 대해 리프레시되는 행의 제2 수량을 포함한다. 일부 실시예에서, 리프레시 모드 관리자(710)는 메모리 어레이에서 이벤트를 검출하는 것에 기초하여, 행의 제2 수량 및 제2 리프레시 주기성을 결정할 수도 있고, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것은 제2 리프레시 주기성으로 리프레시 작동의 세트를 수행하는 것을 포함한다.
리프레시 모드 관리자(710)는 메모리 어레이에서, 리프레시 구성(720)의 리프레시 매개변수의 제2 세트에 따라 리프레시 명령의 세트 중 제2 리프레시 명령을 실행시킬 수도 있다. 일부 경우에, 리프레시 매개변수의 제2 세트는 제2 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제2 수량을 포함하고, 행의 제2 수량은 행의 제1 수량 초과이다.
리프레시 모드 전이 관리자(725)는 메모리 디바이스에 의해(예를 들어, 호스트 디바이스로부터 자율적으로), 메모리 디바이스에서 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제1 세트에 따라 작동하는 것으로부터 리프레시 매개변수의 제2 세트에 따라 작동하는 것으로 전환될 수도 있다. 리프레시 모드 전이 관리자(725)는 조건을 검출하는 것에 기초하여, 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이될 수도 있다.
리프레시 명령 관리자(730)는 호스트 디바이스로부터, 리프레시 명령의 세트를 수신할 수도 있고, 리프레시 매개변수의 제1 세트 또는 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것은 리프레시 명령의 세트의 각각에 대해 리프레시 작동의 세트 중 하나를 작동시키는 것을 포함한다. 리프레시 명령 관리자(730)는 호스트 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 리프레시 명령의 세트를 수신할 수도 있다.
표시 전송기(735)는 메모리 어레이에서 이벤트를 검출하는 것에 기초하여, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 표시를 포함하는 시그널링을 호스트 디바이스로 전송할 수도 있다. 일부 경우에, 시그널링은 이벤트를 나타내는 하나 이상의 비트를 포함한다. 표시 전송기(735)는 메모리 어레이를 리프레시 매개변수의 제1 세트로부터 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 것에 기초하여, 메모리 어레이를 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 표시를 호스트 디바이스로 전송할 수도 있다. 일부 실시예에서, 표시 전송기(735)는 메모리 디바이스에 의해 검출된 조건의 표시를 호스트 디바이스로 전송할 수도 있다.
리프레시 모드 관리자(710)는 호스트 디바이스로부터, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 동안, 리프레시 매개변수의 제3 세트에 따라 메모리 어레이를 작동시키는 표시를 수신할 수도 있다. 일부 실시예에서, 리프레시 모드 관리자(710)는 호스트 디바이스로부터의 표시를 수신하는 것에 기초하여 리프레시 구성의 리프레시 매개변수의 제3 세트에 따라 메모리 어레이를 작동시킬 수도 있다. 리프레시 모드 관리자(710)는 호스트 디바이스로부터, 메모리 어레이를 리프레시 매개변수의 제2 세트로부터 리프레시 매개변수의 제3 세트로 전이하는 표시를 포함하는 시그널링을 수신할 수도 있다. 일부 실시예에서, 리프레시 모드 관리자(710)는 메모리 어레이에서, 호스트 디바이스로부터 수신된 시그널링에 기초하여 리프레시 매개변수의 제3 세트에 따라 리프레시 명령의 세트 중 제3 리프레시 명령을 실행시킬 수도 있다.
도 8은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 작동은 메모리 디바이스(예를 들어, 도 1, 도 3, 도 5 및 도 6을 참조하여 본 명세서에 개시된 바와 같은 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510) 및 메모리 디바이스(610)) 또는 본 명세서에서 설명된 바와 같은 이의 구성요소에 의해 구현될 수도 있다. 예를 들어, 방법(800)의 작동은 도 7을 참조하여 설명된 바와 같은 디바이스에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 디바이스는 명령어의 세트를 실행하여 메모리 디바이스의 기능 소자를 제어해서 설명된 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수-목적 하드웨어를 사용하여 설명된 기능의 양상을 수행할 수도 있다.
(805)에서, 메모리 디바이스는 메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 매개변수의 제1 세트에 따라 메모리 디바이스의 메모리 어레이를 작동시킬 수도 있다. (805)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (805)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(810)에서, 메모리 디바이스는 전압 조건, 데이터 오류 조건, 최소 리프레시 레이트 또는 메모리 어레이의 하나 이상의 구성요소의 상태 중 적어도 하나에 대응하는 이벤트를 검출할 수도 있다. (810)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (810)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 이벤트 검출기에 의해 수행될 수도 있다.
(815)에서, 메모리 디바이스는 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시킬 수도 있고, 리프레시 매개변수의 제2 세트는 제1 레이트보다 더 빠른 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응한다. (815)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (815)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 실시예는 메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 매개변수의 제1 세트에 따라 메모리 디바이스의 메모리 어레이를 작동시키고, 메모리 디바이스에 의해, 전압 조건, 데이터 오류 조건, 최소 리프레시 레이트, 또는 메모리 어레이의 하나 이상의 구성요소의 상태 중 적어도 하나에 대응하는 이벤트를 검출하고, 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있고, 리프레시 매개변수의 제2 세트는 제1 레이트보다 더 빠른 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응한다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 실시예는 메모리 디바이스에 의해 그리고 호스트 디바이스로부터 자율적으로, 메모리 디바이스에서 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제1 세트에 따라 작동하는 것으로부터 리프레시 매개변수의 제2 세트에 따라 작동하는 것으로 전환하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 경우는 메모리 디바이스에 의해, 메모리 디바이스의 온도가 문턱값을 충족시킨다고 결정하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있고, 메모리 어레이에서 이벤트를 검출하는 것은 메모리 디바이스의 온도가 문턱값을 충족시킨다고 결정하는 것에 기초할 수도 있다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 실시예에서, 리프레시 매개변수들의 제1 세트는 리프레시 작동의 세트의 각각에 대해 리프레시될 수도 있는 행의 제1 수량을 포함하고, 리프레시 매개변수의 제2 세트는 리프레시 작동의 세트의 각각에 대해 리프레시될 수도 있는 행의 제2 수량을 포함한다.
일부 경우에, 본 명세서에서 설명된 방법(800) 및 장치는 메모리 디바이스에 의해, 행의 제1 수량 및 제1 리프레시 주기성을 결정하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있고, 리프레시 매개변수의 제1 세트에 따라 메모리 어레이를 작동시키는 것은 제1 리프레시 주기성으로 리프레시 작동의 세트를 수행하는 것, 및 메모리 디바이스에 의해 그리고 메모리 어레이에서 이벤트를 검출하는 것에 기초하여, 행의 제2 수량 및 제2 리프레시 주기성을 결정하는 것을 포함하고, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것은 제2 리프레시 주기성으로 리프레시 작동의 세트를 수행하는 것을 포함한다.
일부 실시예에서, 본 명세서에서 설명된 방법(800) 및 장치는 호스트 디바이스로부터, 리프레시 명령의 세트를 수신하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있고, 리프레시 매개변수의 제1 세트 및 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 것은 리프레시 명령의 세트의 각각에 대해 리프레시 작동의 세트 중 하나를 수행하는 것을 포함한다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 경우에, 데이터 오류 조건은 메모리 어레이에 저장된 데이터에 대한 에러 정정을 개시시키는 회로에 대한 에러 정정률에 기초할 수도 있다.
일부 경우에, 본 명세서에서 설명된 방법(800) 및 장치는 메모리 어레이에서 이벤트를 검출하는 것에 기초하여, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 표시를 포함하는 시그널링을 호스트 디바이스로 전송하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 실시예에서, 시그널링은 이벤트를 나타내는 하나 이상의 비트를 포함한다.
본 명세서에서 설명된 방법(800) 및 장치의 일부 실시예는 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 동안, 호스트 디바이스로부터, 리프레시 매개변수의 제3 세트에 따라 메모리 어레이를 작동시키는 표시를 수신하고, 호스트 디바이스로부터 표시를 수신하는 것에 기초하여 리프레시 매개변수의 제3 세트에 따라 메모리 어레이를 작동시키기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
도 9는 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 방법(900)을 예시하는 흐름도를 도시한다. 방법(900)의 작동은 메모리 디바이스(예를 들어, 도 1, 도 3, 도 5 및 도 6을 참조하여 본 명세서에 개시된 바와 같은 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510) 및 메모리 디바이스(610)) 또는 본 명세서에서 설명된 바와 같은 이의 구성요소에 의해 구현될 수도 있다. 예를 들어, 방법(900)의 작동은 도 7을 참조하여 설명된 바와 같은 디바이스에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 디바이스는 명령어의 세트를 실행하여 메모리 디바이스의 기능 소자를 제어해서 설명된 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수-목적 하드웨어를 사용하여 설명된 기능의 양상을 수행할 수도 있다.
(905)에서, 메모리 디바이스는 메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 매개변수의 제1 세트에 따라 메모리 디바이스의 메모리 어레이를 작동시킬 수도 있다. (905)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (905)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(910)에서, 메모리 디바이스는 전압 조건, 데이터 오류 조건, 최소 리프레시 레이트 또는 메모리 어레이의 하나 이상의 구성요소의 상태 중 적어도 하나에 대응하는 이벤트를 검출할 수도 있다. (910)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (910)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 이벤트 검출기에 의해 수행될 수도 있다.
(915)에서, 메모리 디바이스는 메모리 디바이스에서 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제1 세트에 따라 작동하는 것으로부터 리프레시 매개변수의 제2 세트에 따라 작동하는 것으로 전환될 수도 있다. (915)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (915)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 전이 관리자에 의해 수행될 수도 있다.
(920)에서, 메모리 디바이스는 이벤트를 검출하는 것에 기초하여 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시킬 수도 있고, 리프레시 매개변수의 제2 세트는 제1 레이트보다 더 빠른 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응한다. (920)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (920)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(925)에서, 메모리 디바이스는 메모리 어레이에서 이벤트를 검출하는 것에 기초하여, 리프레시 매개변수의 제2 세트에 따라 메모리 어레이를 작동시키는 표시를 포함하는 시그널링을 호스트 디바이스로 전송할 수도 있다. (925)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (925)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 표시 전송기에 의해 수행될 수도 있다.
도 10은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 작동은 메모리 디바이스(예를 들어, 도 1, 도 3, 도 5 및 도 6을 참조하여 본 명세서에 개시된 바와 같은 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510) 및 메모리 디바이스(610)) 또는 본 명세서에서 설명된 바와 같은 이의 구성요소에 의해 구현될 수도 있다. 예를 들어, 방법(1000)의 작동은 도 7을 참조하여 설명된 바와 같은 디바이스에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 디바이스는 명령어의 세트를 실행하여 메모리 디바이스의 기능 소자를 제어해서 설명된 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수-목적 하드웨어를 사용하여 설명된 기능의 양상을 수행할 수도 있다.
(1005)에서, 메모리 디바이스는 호스트 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 리프레시 명령의 세트를 수신할 수도 있다. (1005)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1005)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 명령 관리자에 의해 수행될 수도 있다.
(1010)에서, 메모리 디바이스는 메모리 어레이에서, 리프레시 매개변수의 제1 세트에 따라 리프레시 명령의 세트 중 제1 리프레시 명령을 실행할 수도 있다. (1010)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1010)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(1015)에서, 메모리 디바이스는 메모리 어레이의 조건(예를 들어, 데이터 무결성의 감소와 연관됨)을 검출할 수도 있다. (1015)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1015)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 이벤트 검출기에 의해 수행될 수도 있다.
(1020)에서, 메모리 디바이스는 조건을 검출하는 것에 기초하여, 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이될 수도 있다. (1020)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1020)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 전이 관리자에 의해 수행될 수도 있다.
(1025)에서, 메모리 디바이스는 메모리 어레이에서, 리프레시 매개변수의 제2 세트에 따라 리프레시 명령의 세트 중 제2 리프레시 명령을 실행할 수도 있다. (1025)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1025)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 실시예는 호스트 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 리프레시 명령의 세트를 수신하고, 메모리 어레이에서, 리프레시 매개변수의 제1 세트에 따라 리프레시 명령의 세트 중 제1 리프레시 명령을 실행하고, 메모리 디바이스에 의해, 데이터 무결성의 감소와 연관된 메모리 어레이의 조건을 검출하고, 조건을 검출하는 것에 기초하여, 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이하고, 메모리 어레이에서, 리프레시 매개변수의 제2 세트에 따라 리프레시 명령의 세트 중 제2 리프레시 명령을 실행하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 실시예에서, 리프레시 매개변수의 제1 세트는 제1 리프레시 명령의 실행 동안 리프레시될 수도 있는 메모리 어레이의 행의 제1 수량을 포함하고, 리프레시 매개변수의 제2 세트는 제2 리프레시 명령의 실행 동안 리프레시될 수도 있는 메모리 어레이의 행의 제2 수량을 포함하고, 행의 제2 수량은 행의 제1 수량 초과일 수도 있다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 경우에, 조건은 온도 조건, 전압 조건, 데이터 오류 조건, 최소 리프레시 명령 속도 또는 메모리 디바이스의 하나 이상의 구성요소의 조건 중 하나 이상에 대응한다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 경우는 메모리 어레이를 리프레시 매개변수의 제1 세트로부터 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 것에 기초하여, 메모리 어레이를 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 표시를 호스트 디바이스로 전송하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 실시예는 메모리 디바이스에 의해 검출된 조건의 표시를 호스트 디바이스로 전송하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
본 명세서에서 설명된 방법(1000) 및 장치의 일부 경우는 호스트 디바이스로부터, 메모리 어레이를 리프레시 매개변수의 제2 세트로부터 리프레시 매개변수의 제3 세트로 전이하는 표시를 포함하는 시그널링을 수신하고, 메모리 어레이에서, 호스트 디바이스로부터 수신된 시그널링에 기초하여 리프레시 매개변수의 제3 세트에 따라 리프레시 명령의 세트 중 제3 리프레시 명령을 실행하기 위한 작동, 특징, 수단 또는 명령어를 더 포함할 수도 있다.
도 11은 본 명세서에 개시된 바와 같은 메모리 디바이스에 대한 리프레시 레이트 제어를 지원하는 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 작동은 메모리 디바이스(예를 들어, 도 1, 도 3, 도 5 및 도 6을 참조하여 본 명세서에 개시된 바와 같은 메모리 디바이스(110), 메모리 디바이스(310), 메모리 디바이스(510) 및 메모리 디바이스(610)) 또는 본 명세서에서 설명된 바와 같은 이의 구성요소에 의해 구현될 수도 있다. 예를 들어, 방법(1100)의 작동은 도 7을 참조하여 설명된 바와 같은 디바이스에 의해 수행될 수도 있다. 일부 실시예에서, 메모리 디바이스는 명령어의 세트를 실행하여 메모리 디바이스의 기능 소자를 제어해서 설명된 기능을 수행할 수도 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 특수-목적 하드웨어를 사용하여 설명된 기능의 양상을 수행할 수도 있다.
(1105)에서, 메모리 디바이스는 호스트 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 리프레시 명령의 세트를 수신할 수도 있다. (1105)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1105)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 명령 관리자에 의해 수행될 수도 있다.
(1110)에서, 메모리 디바이스는 메모리 어레이에서, 리프레시 매개변수의 제1 세트에 따라 리프레시 명령의 세트 중 제1 리프레시 명령을 실행할 수도 있다. 리프레시 매개변수의 제1 세트는 제1 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제1 수량을 포함할 수도 있다. (1110)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1110)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(1115)에서, 메모리 디바이스는 메모리 디바이스에 의해, 메모리 어레이의 조건(예를 들어, 데이터 무결성의 감소와 연관됨)을 검출할 수도 있다. (1115)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1115)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 이벤트 검출기에 의해 수행될 수도 있다.
(1120)에서, 메모리 디바이스는 조건을 검출하는 것에 기초하여, 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이될 수도 있다. (1120)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1120)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 전이 관리자에 의해 수행될 수도 있다.
(1125)에서, 메모리 디바이스는 메모리 어레이에서, 리프레시 매개변수의 제2 세트에 따라 리프레시 명령의 세트 중 제2 리프레시 명령을 실행할 수도 있다. 리프레시 매개변수의 제2 세트는 제2 리프레시 명령의 실행 동안 리프레시되는 메모리 어레이의 행의 제2 수량을 포함할 수도 있고, 행의 제2 수량은 행의 제1 수량 초과이다. (1125)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1125)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 리프레시 모드 관리자에 의해 수행될 수도 있다.
(1130)에서, 메모리 디바이스는 메모리 어레이를 리프레시 매개변수의 제1 세트로부터 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 것에 기초하여, 메모리 어레이를 리프레시 매개변수의 제2 세트로 전이하기로 결정하는 표시를 호스트 디바이스로 전송할 수도 있다. (1140)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수도 있다. 일부 실시예에서, (1140)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 표시 전송기에 의해 수행될 수도 있다.
본 명세서에서 설명된 방법이 가능한 구현예를 설명하고, 작동 및 단계가 재배열되거나 또는 그렇지 않으면 수정될 수 있고 다른 구현예가 가능하다는 것에 유의해야 한다. 또한, 방법 중 2개 이상의 방법으로부터의 양상이 조합될 수도 있다.
일부 실시예에서, 메모리 디바이스에 대한 리프레시 레이트 제어를 위해 구성된 장치는 범용 또는 특수-목적 하드웨어를 사용하여 본 명세서에 설명된 기능의 양상을 수행할 수도 있다. 장치는 프로세서, 프로세서와 전자 통신하는 메모리, 및 메모리에 저장된 명령어를 포함할 수도 있다. 명령어가 프로세서에 의해 실행 가능할 수도 있어서 장치가 메모리 셀의 행의 세트를 가진 메모리 어레이, 메모리 어레이와 결합되고 호스트로부터, 메모리 어레이의 행을 리프레시하기 위한 명령의 세트를 주기적으로 수신하도록 구성되는 메모리 인터페이스, 메모리 어레이 및 메모리 인터페이스와 결합된 회로망을 포함하게 하되, 회로망은 장치로 하여금 검출된 이벤트(메모리 어레이에서 데이터 무결성의 감소와 연관된 이벤트)에 기초하여 상기 메모리 어레이를 리프레시하기 위한 타깃 레이트를 식별하게 하고, 메모리 어레이를 리프레시하기 위한 명령의 세트와 연관된 레이트가 타깃 레이트를 충족시키지 못한다고 결정하게 하고, 타깃 레이트를 충족시키기 위해 메모리 어레이의 행을 리프레시하기 위한 명령의 세트 중 하나의 명령의 실행 동안 메모리 셀의 행을 리프레시하는 것과 관련된 하나 이상의 매개변수를 조정하게 하도록 작동 가능하다.
일부 경우에, 검출된 이벤트는 온도 이벤트, 결정된 전압 조건, 오류 이벤트, 메모리 어레이를 리프레시하기 위한 최소 레이트 및 장치의 하나 이상의 구성요소의 상태 중 하나 이상에 대응한다.
일부 실시예에서, 메모리 인터페이스는 레이트가 타깃 레이트를 충족시키지 못한다고 결정하는 것에 기초하여, 하나 이상의 매개변수의 조정을 나타내는 시그널링을 호스트로 전송하도록 더 구성될 수도 있다.
일부 경우에, 메모리 인터페이스는 메모리 어레이에서 검출된 이벤트를 나타내는 시그널링을 전송하도록 더 구성될 수도 있다.
특정한 특징이 DRAM 기술에 대해 또는 이의 맥락에서 본 명세서에서 설명될 수도 있지만, 이것은 단지 예시를 위한 것이며, 당업자는 본 명세서의 교시내용이 임의의 유형의 메모리 디바이스에 적용될 수도 있음을 이해할 것이다. 예를 들어, 본 명세서의 교시내용은 휘발성 또는 비-휘발성 메모리 디바이스, 예컨대, 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 정적 RAM(static RAM: SRAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상변화 메모리(PCM) 및 다른 것에 적용될 수도 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장(optical field) 또는 입자, 이들의 임의의 조합 등에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있지만; 그러나, 신호가 신호의 버스를 표현할 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음이 당업자에 의해 이해될 것이다.
본 명세서에 사용될 때, 용어 "가상 접지"는 대략 0볼트(0V)의 전압으로 유지되지만 접지와 직접적으로 결합되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동할 수도 있고 정상 상태에서 대략 0V로 되돌아갈 수도 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 소자를 사용하여 구현될 수도 있다. 다른 구현예가 또한 가능하다. "가상 접지" 또는 "가상으로 접지된"은 대략 0V에 연결된 것을 의미한다.
용어 "전자 통신", "전도성 접촉부", "연결된", 및 "결합된"은 구성요소 사이의 신호의 흐름을 지원하는 구성요소 사이의 관계를 언급할 수 있다. 구성요소 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성요소 사이에 임의의 전도성 경로가 존재하는 경우 구성요소는 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 구성요소 사이의 전도성 경로는 연결된 구성요소를 포함하는 디바이스의 작동에 기초한 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성요소 사이의 전도성 경로는 구성요소 사이의 직접 전도성 경로일 수 있거나 연결된 구성요소 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성요소 사이의 신호의 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여 잠시 동안 중단될 수 있다.
용어 "결합"은 신호가 전도성 경로를 통해 구성요소 간에 현재 통신할 수 없는 구성요소 간의 개회로 관계로부터 신호가 전도성 경로를 통해 구성요소 간에 통신할 수 있는 구성요소 간의 폐회로 관계로 변경되는 조건을 나타낸다. 구성요소, 예컨대, 제어기가 다른 구성요소를 함께 결합할 때, 구성요소는 이전에 신호가 흐르지 않은 전도성 경로를 통해 다른 구성요소 간에 신호가 흐르게 하는 변화를 개시시킨다.
용어 "절연된"은 신호가 현재 구성요소 사이를 흐를 수 없는 구성요소 사이의 관계를 언급한다. 그 사이에 개방된 회로가 존재하면 구성요소가 서로 절연된다. 예를 들어, 구성요소 사이에 배치되는 스위치에 의해 분리된 2개의 구성요소는 스위치가 개방될 때 서로 절연된다. 제어기가 2개의 구성요소를 절연할 때, 제어기는 이전에 신호가 흐르는 것을 허용한 전도성 경로를 사용하여 구성요소 사이에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
메모리 어레이를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(silicon-on-glass: SOG) 또는 실리콘 온 사파이어(silicon-on-sapphire: SOP)와 같은 실리콘 온 절연체(silicon-on-insulator: SOI) 기판, 또는 또 다른 기판의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도성, 또는 기판의 서브 영역은 인, 붕소, 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 전환 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(field-effect transistor: FET)를 표현하고 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료 예로서, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며 고농도로 도핑된, 예컨대, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 대부분의 캐리어가 신호임)이면, FET는 n형 FET로서 언급될 수 있다. 채널이 p형(즉, 대부분의 캐리어가 홀임)이면, FET는 p형 FET로서 언급될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되는 것을 야기할 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하며 구현될 수 있거나 청구항의 범위 내에 있는 모든 예를 표현하지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "일례, 사례, 또는 예시의 역할을 하는 것"을 의미하고, "선호된" 또는 "또 다른 예에 비해 유리함"을 의미하지 않는다. 상세한 설명은 설명된 기법의 이해를 제공하는 것에 대한 특정 상세를 포함한다. 이 기법은 그러나, 이 특정 상세 없이 실행될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성요소는 유사한 구성요소 사이를 구별하는 제2 라벨 및 대시에 의한 참조 라벨을 따름으로써 구별될 수 있다. 산업 표준 또는 명세서에서 제1 참조 라벨만 사용되면, 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성요소 중 임의의 하나에 적용 가능할 수도 있다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 이들의 임의의 조합 등에 의해 표현될 수 있다.
본 명세서에서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소 등 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예로서, DSP 및 마이크로프로세서, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어 등 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체의 하나 이상의 명령어 또는 부호에 저장되거나 하나 이상의 명령어 또는 부호로서 송신될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 본질로 인해, 상기 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링 등 또는 이들 중 임의의 것의 조합에 의해 실행된 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항에서를 포함하는 본 명세서에서 사용된 바와 같이, 항목의 목록(예를 들어, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구가 앞에 있는 항목의 목록)에서 사용된 바와 같이 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 바와 같이, 문구 "~에 기초하여"는 폐쇄된 세트의 조건에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건(A)에 기초하여"로서 설명되는 일 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건(A) 및 조건(B) 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용된 바와 같이, 문구 "~에 기초하여"는 문구 "~에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석될 것이다.
본 명세서에서의 설명은 당업자가 본 발명을 하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않지만, 본 명세서에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위에 부합되어야 한다.

Claims (20)

  1. 방법으로서,
    메모리 어레이를 리프레시하기 위한 제1 레이트에 대응하는 리프레시 매개변수의 제1 세트에 따라 메모리 디바이스의 메모리 어레이를 작동시키는 단계;
    상기 메모리 디바이스에 의해, 전압 조건, 데이터 오류 조건, 최소 리프레시 레이트, 또는 상기 메모리 어레이의 하나 이상의 구성요소의 상태 중 적어도 하나에 대응하는 이벤트를 검출하는 단계;
    상기 이벤트를 적어도 부분적으로 검출하는 것에 기초하여 리프레시 매개변수의 제2 세트에 따라 상기 메모리 어레이를 작동시키는 단계를 포함하되, 상기 리프레시 매개변수의 제2 세트는 상기 제1 레이트보다 더 빠른 상기 메모리 어레이를 리프레시하기 위한 제2 레이트에 대응하는, 방법.
  2. 제1항에 있어서,
    상기 메모리 디바이스에 의해, 상기 메모리 디바이스에서 상기 이벤트를 검출하는 것에 적어도 부분적으로 기초하여 상기 리프레시 매개변수의 제1 세트에 따른 작동으로부터 상기 리프레시 매개변수의 제2 세트에 따른 작동으로 전환하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 메모리 디바이스에 의해, 상기 메모리 디바이스의 온도가 문턱값을 충족시킨다고 결정하는 단계를 더 포함하되, 상기 메모리 어레이에서 상기 이벤트를 검출하는 것은 상기 메모리 디바이스의 상기 온도가 상기 문턱값을 충족시킨다고 결정하는 것에 적어도 부분적으로 기초하는, 방법.
  4. 제1항에 있어서,
    상기 리프레시 매개변수의 제1 세트는 복수의 리프레시 작동의 각각에 대해 리프레시되는 행의 제1 수량을 포함하고; 그리고
    상기 리프레시 매개변수의 제2 세트는 상기 복수의 리프레시 작동의 각각에 대해 리프레시되는 행의 제2 수량을 포함하는, 방법.
  5. 제4항에 있어서,
    상기 메모리 디바이스에 의해, 상기 행의 제1 수량 및 제1 리프레시 주기성을 결정하는 단계로서, 상기 리프레시 매개변수의 제1 세트에 따라 상기 메모리 어레이를 작동시키는 것은 상기 복수의 리프레시 작동을 상기 제1 리프레시 주기성으로 수행하는 것을 포함하는, 상기 결정하는 단계; 및
    상기 메모리 디바이스에 의해 그리고 상기 메모리 어레이에서 상기 이벤트를 검출하는 것에 적어도 부분적으로 기초하여, 상기 행의 제2 수량 및 제2 리프레시 주기성을 결정하는 단계를 더 포함하되, 상기 리프레시 매개변수의 제2 세트에 따라 상기 메모리 어레이를 작동시키는 것은 상기 복수의 리프레시 작동을 상기 제2 리프레시 주기성으로 수행하는 것을 포함하는, 방법.
  6. 제4항에 있어서,
    호스트 디바이스로부터, 복수의 리프레시 명령을 수신하는 단계를 더 포함하되, 상기 리프레시 매개변수의 제1 세트 및 상기 리프레시 매개변수의 제2 세트에 따라 상기 메모리 어레이를 작동시키는 것은 상기 복수의 리프레시 명령의 각각에 대한 상기 복수의 리프레시 작동 중 하나의 리프레시 작동을 수행하는 것을 포함하는, 방법.
  7. 제1항에 있어서, 상기 데이터 오류 조건은 상기 메모리 어레이에 저장된 데이터에 대한 오류 정정을 개시시키는 회로에 대한 오류 정정률에 적어도 부분적으로 기초하는, 방법.
  8. 제1항에 있어서,
    상기 메모리 어레이에서 상기 이벤트를 검출하는 것에 적어도 부분적으로 기초하여, 상기 리프레시 매개변수의 제2 세트에 따라 상기 메모리 어레이를 작동시키는 표시를 포함하는 시그널링을 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  9. 제8항에 있어서, 상기 시그널링은 상기 이벤트를 나타내는 하나 이상의 비트를 포함하는, 방법.
  10. 제1항에 있어서,
    상기 리프레시 매개변수의 제2 세트에 따라 상기 메모리 어레이를 작동시키는 동안, 호스트 디바이스로부터, 리프레시 매개변수의 제3 세트에 따라 상기 메모리 어레이를 작동시키는 표시를 수신하는 단계; 및
    상기 호스트 디바이스로부터 상기 표시를 수신하는 것에 적어도 부분적으로 기초하여 상기 리프레시 매개변수의 제3 세트에 따라 상기 메모리 어레이를 작동시키는 단계를 더 포함하는, 방법.
  11. 방법으로서,
    호스트 디바이스로부터, 메모리 디바이스의 메모리 어레이에 대한 복수의 리프레시 명령을 수신하는 단계;
    상기 메모리 어레이에서, 리프레시 매개변수의 제1 세트에 따라 상기 복수의 리프레시 명령 중 제1 리프레시 명령을 실행하는 단계;
    상기 메모리 디바이스에 의해, 상기 메모리 어레이의 조건을 검출하는 단계;
    상기 조건을 검출하는 것에 적어도 부분적으로 기초하여, 상기 리프레시 매개변수의 제1 세트를 사용하는 것으로부터 증가된 리프레시 레이트에 대응하는 리프레시 매개변수의 제2 세트를 사용하는 것으로 전이하는 단계; 및
    상기 메모리 어레이에서, 상기 리프레시 매개변수의 제2 세트에 따라 상기 복수의 리프레시 명령 중 제2 리프레시 명령을 실행하는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 리프레시 매개변수의 제1 세트는 상기 제1 리프레시 명령의 실행 동안 리프레시되는 상기 메모리 어레이의 행의 제1 수량을 포함하고; 그리고
    상기 리프레시 매개변수의 제2 세트는 상기 제2 리프레시 명령의 실행 동안 리프레시되는 상기 메모리 어레이의 행의 제2 수량을 포함하고, 상기 행의 제2 수량은 상기 행의 제1 수량 초과인, 방법.
  13. 제11항에 있어서, 상기 조건은 온도 조건, 전압 조건, 데이터 오류 조건, 최소 리프레시 명령 속도, 또는 상기 메모리 디바이스의 하나 이상의 구성요소의 조건 중 하나 이상에 대응하는, 방법.
  14. 제11항에 있어서,
    상기 메모리 어레이를 상기 리프레시 매개변수의 제1 세트로부터 상기 리프레시 매개변수의 제2 세트로 전이한다고 결정하는 것에 적어도 부분적으로 기초하여, 상기 메모리 어레이를 상기 리프레시 매개변수의 제2 세트로 전이한다고 결정하는 표시를 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 메모리 디바이스에 의해 검출된 상기 조건의 표시를 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법.
  16. 제11항에 있어서,
    상기 호스트 디바이스로부터, 상기 메모리 어레이를 상기 리프레시 매개변수의 제2 세트로부터 리프레시 매개변수의 제3 세트로 전이하는 표시를 포함하는 시그널링을 수신하는 단계; 및
    상기 메모리 어레이에서, 상기 호스트 디바이스로부터 수신된 시그널링에 적어도 부분적으로 기초하여 상기 리프레시 매개변수의 제3 세트에 따라 상기 복수의 리프레시 명령 중 제3 리프레시 명령을 실행하는 단계를 더 포함하는, 방법.
  17. 장치로서,
    메모리 셀의 복수의 행을 가진 메모리 어레이;
    상기 메모리 어레이와 결합되고, 호스트로부터, 상기 메모리 어레이의 행을 리프레시하기 위한 복수의 명령을 주기적으로 수신하도록 구성되는 메모리 인터페이스; 및
    상기 메모리 어레이 및 상기 메모리 인터페이스와 결합된 회로망을 포함하되, 상기 회로망은, 상기 장치로 하여금,
    검출된 이벤트에 적어도 부분적으로 기초하여 상기 메모리 어레이를 리프레시하기 위한 타깃 레이트를 식별하게 하고;
    상기 메모리 어레이를 리프레시하기 위한 상기 복수의 명령과 연관된 레이트가 상기 타깃 레이트를 충족시키지 못한다고 결정하게 하고;
    상기 타깃 레이트를 충족시키기 위해 상기 메모리 어레이의 상기 행을 리프레시하기 위한 복수의 명령 중 하나의 명령의 실행 동안 상기 메모리 셀의 행을 리프레시하는 것과 관련된 하나 이상의 매개변수를 조정하게 하도록 작동 가능한, 장치.
  18. 제17항에 있어서, 상기 검출된 이벤트는 온도 이벤트, 결정된 전압 조건, 오류 이벤트, 상기 메모리 어레이를 리프레시하기 위한 최소 레이트, 및 상기 장치의 하나 이상의 구성요소의 상태 중 하나 이상에 대응하는, 장치.
  19. 제17항에 있어서, 상기 메모리 인터페이스는 상기 레이트가 상기 타깃 레이트를 충족시키지 못한다고 결정하는 것에 적어도 부분적으로 기초하여, 상기 하나 이상의 매개변수의 조정을 나타내는 시그널링을 상기 호스트로 전송하도록 더 구성되는, 장치.
  20. 제19항에 있어서, 상기 메모리 인터페이스는 상기 메모리 어레이에서 상기 검출된 이벤트를 나타내는 상기 시그널링을 전송하도록 더 구성되는, 장치.
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