KR20210102380A - 타이밍 정보 구성 방법, 장치, 저장매체 및 시스템 - Google Patents

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KR20210102380A
KR20210102380A KR1020217021721A KR20217021721A KR20210102380A KR 20210102380 A KR20210102380 A KR 20210102380A KR 1020217021721 A KR1020217021721 A KR 1020217021721A KR 20217021721 A KR20217021721 A KR 20217021721A KR 20210102380 A KR20210102380 A KR 20210102380A
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Abstract

본 개시의 실시예는 타이밍 정보 구성 방법, 장치, 저장매체 및 시스템을 개시하며, 상기 타이밍 정보 구성 방법은, 제1 노드가 제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 단계-여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함함-; 제2 노드가 사전 정의되는 방식 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 단계; 를 포함한다.

Description

타이밍 정보 구성 방법, 장치, 저장매체 및 시스템
본 출원은 2018년 12월 12일에 중국특허청에 제출된 출원번호가 201811518172.2인 중국특허출원의 우선권을 주장하는 바, 해당 출원의 전부 내용은 참조로서 본 출원에 포함된다.
본 개시의 실시예는 통신기술, 특히는, 타이밍 정보 구성 방법, 장치, 저장매체 및 시스템에 관한 것이나 이에 한정되지 않는다.
무선 기술이 나날이 발전함에 따라, 다양한 무선 트래픽이 많이 등장하고 있으나, 무선 트래픽이 의존하는 스펙트럼 자원은 한정적이다. 사람들이 대역폭에 대한 수요가 나날이 증가함에 따라, 관련 기술에서의 상업 통신에 사용되는 300메가헤르츠(MHz) 내지 3기가헤르츠(GHz) 사이의 스펙트럼 자원은 극도로 긴장된 상황을 보이며, 이는 미래 무선 통신의 수요를 충족하지 못한다. 차세대 무선 통신 시스템에서(예를 들어, 뉴 라디오(New Radio, NR) 시스템(또는 5G 시스템이라고 함)에서, (동시에 5G 이후의 차세대 무선 통신 시스템을 포함함)), 4세대 무선 통신(the 4th Generation Mobile Communication, 4G) 시스템은 캐리어 주파수가 보다 높은 캐리어 주파수(예를 들어, 28GHz, 45GHz, 70GHz 등)를 사용하여 통신을 수행하며, 이러한 고주파 통신은 자유 전파 소모가 비교적 크고, 산소에 쉽게 흡수되며, 비에 의한 감쇠가 큰 결함을 구비하므로, 고주파 통신 시스템의 커버리지 성능에 크게 영향을 준다. 그러나, 고주파 통신에 대응하는 캐리어 주파수는 보다 짧은 파장을 가지므로, 단위 면적에서 보다 많은 안테나 요소를 수용하도록 확보할 수 있으며, 보다 많은 안테나 요소는 빔포밍의 방법을 사용하여 안테나 이득을 향상시킬 수 있음을 의미하므로, 고주파 통신의 커버리지 성능을 확보한다.
밀집 셀은 점점 주요한 응용 시나리오이며, 밀접 셀은 보다 많은 네트워크 구축 비용을 수요하나, 무선 백홀 전송을 도입하면 네트워크 구축을 용이하게 수행할 수 있고, 네트워크 구축 비용을 대폭 감소할 수 있다. 이밖에, NR 시스템은 고주파 밴드를 포함하므로, 고주파 캐리어 물리적 특성에 의해 그 커버리지 범위를 결정하는 것은 매우 큰 도전이나, 무선 백홀 전송은 이러한 문제도 해결 가능하다. 상기 수요에 기반하여, NR 시스템은 이미 통합 액세스 및 백홀 링크(Integrated Access and Backhaul, IAB)에 대해 프로젝트를 가동하였다. 설명의 편의를 위해, 표준에서 여러 마크(LP, DL, LP, UL), (LC, DL, LC, UL), (LA, DL, LA, UL)가 정의되며, 여기서, (LP, DL, LP, UL)은 노드와 부모노드 간의 다운링크 및 업링크를 표시하고, 상기 링크는 백홀 링크(Backhaul link, BL)로 간주될 수 있으며, 상기 노드는 상기 부모노드의 서브노드로 간주될 수 있다. (LC, DL, LC, UL)은 노드와 서브노드 간의 다운링크 및 업링크를 표시하고, 상기 링크는 BL로 간주될 수 있으며, 상기 노드는 상기 서브노드의 부모노드로 간주될 수 있다. (LA, DL, LA, UL)는 노드와 사용자 설비 간의 다운링크 및 업링크를 표시하고, 상기 링크는 액세스 링크(Access link, AL)로 간주될 수 있다. 여기서, 부모노드는 도너노드(Donor Node, DN)일 수도 있다. 아울러, 반이중 릴레이노드가 인밴드(in-band) 시나리오 하에서 발생하는 송수신 자기간섭 문제를 극복하기 위해, BL과 AL 간에 시분할 다중화(Time Division Multiplexing, TDM), 주파수 분할 다중화(Frequency Division Multiplexing, FDM), 공간 분할 다중화(Spatial Division Multiplexing, SDM) 방식을 사용하는 것을 제시하며, 여기서, TDM은 BL과 AL 간에 상이한 시간 자원을 사용하는 것을 표시하고, SDM은 BL과 AL 간에 상이한 빔 자원을 사용하는 것을 표시하며, FDM은 BL과 AL 간에 상이한 주파수 자원을 사용하는 것을 표시한다. 표준에서는 릴레이노드(Relay Node, RN)(RN은 IAB Node라고도함)에 대해 2가지 단계를 정의하였는 바, 단계 1(stage_1)은 릴레이노드에 전원이 공급된 후 사용자 설비(또는 모바일 단말) 신분으로 동기화되고 네트워크에 초기 액세스 되며, 즉 이는 "사용자 설비 모드"이고, 단계 2(stage_2)는 릴레이노드가 동기화를 완료하고 네트워크에 초기 액세스된 이후 노드(또는, 중앙 유닛 또는 분산 유닛) 신분으로 기타 노드 또는 사용자 설비와 통신하며, 즉 이는 "노드 모드"이다.
한편, 무선 통신 시스템에서 각각의 사용자 설비와 기지국 사이의 거리가 상이하므로, 각각의 사용자 설비가 송신한 데이터가 동시에 기지국 측에 도달하도록 보장하기 위해 기지국은 타임 어드밴스 명령(Timing Advance Command, TAC)을 통해 사용자 설비에 어드밴스하여 송신할 시간을 알리며, 사용자 설비는 랜덤 액세스 응답(Random Access Response, RAR) 중의 TAC(TAC in RAR) 또는 MAC 유닛(Media Access Control Control Elements, MAC CE) 중의 TAC(TAC in MAC CE)를 수신한 후, 대응하는 시점에서 사전 송신한다. 그러나, 통신 시스템에 RN을 도입한 후, 각각의 홉 링크 간의 타이밍 정보 구성 문제, 특히, 네거티브 TA(negative TA) 도입 후의 타이밍 정보 지시 및 상이한 링크 간의 타이밍 정보 유지 문제에 대해 표준에서는 명확한 해결방안을 제시하지 않았다.
본 개시의 실시예는 타이밍 정보 구성 방법, 장치, 저장매체 및 시스템을 제공하여, 타이밍 정보의 구성을 구현할 수 있다.
본 개시의 실시예는 타이밍 정보 구성 방법을 제공하며, 해당 방법은,
제1 노드가 제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 단계를 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(Orthogonal Frequency Division Multiplexing, OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예는 타이밍 정보 구성 방법을 제공하며, 해당 방법은,
제2 노드가 사전 정의 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 단계를 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예는 타이밍 정보 구성 장치를 제공하며, 해당 장치는,
제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 구성 모듈을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예는 타이밍 정보 구성 장치를 제공하며, 해당 장치는,
사전 정의 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 결정 모듈을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예는 타이밍 정보 구성 장치를 제공하며, 해당 장치는 프로세서 및 컴퓨터 판독가능 저장매체를 포함하고, 상기 컴퓨터 판독가능 저장매체에는 명령이 저장되며, 상기 명령이 상기 프로세서에 의해 실행되는 경우, 상기 임의의 하나의 타이밍 정보 구성 방법을 구현한다.
본 개시의 실시예는 컴퓨터 판독가능 저장매체를 제공하고, 해당 저장매체는 컴퓨터 프로그램을 저장하며, 상기 컴퓨터 프로그램이 프로세서에 의해 실행되는 경우 상기 임의의 하나의 타이밍 정보 구성 방법의 단계를 구현한다.
본 개시의 실시예는 타이밍 정보 구성 시스템을 제공하며, 해당 시스템은,
제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 제1 노드;
사전 정의하는 방식 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 제2 노드; 를 포함하며,
여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예는, 제1 노드가 제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 단계-여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함함-; 제2 노드가 사전 정의되는 방식 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 단계; 를 포함한다. 본 개시의 실시예는 타이밍 정보 구성을 구현한다.
도 1은 본 개시의 일 실시예에서 제시하는 타이밍 정보 구성 방법의 흐름도이다.
도 2a는 본 개시의 실시예에 따른 제1 타이밍 모드의 개략도이다.
도 2b는 본 개시의 실시예에 따른 제2 타이밍 모드의 개략도 1이다.
도 2c는 본 개시의 실시예에 따른 제2 타이밍 모드의 개략도 2이다.
도 2d는 본 개시의 실시예에 따른 제3 타이밍 모드의 개략도이다.
도 3은 본 개시의 다른 실시예에서 제시하는 타이밍 정보 구성 방법의 흐름도이다.
도 4는 본 개시의 실시예에 따른 노드 토폴로지 구조 개략도이다.
도 5는 본 개시의 다른 실시예에서 제시하는 타이밍 정보 구성 장치의 구조 조성 개략도이다.
도 6은 본 개시의 다른 실시예에서 제시하는 타이밍 정보 구성 장치의 구조 조성 개략도이다.
도 7은 본 개시의 다른 실시예에서 제시하는 타이밍 정보 구성 시스템의 구조 조성 개략도이다.
이하 도면을 결합하여 본 개시의 실시예에 대해 구체적으로 설명하도록 한다. 설명해야 할 것은, 모순되지 않는 한 본 개시 중의 실시예 및 실시예 중의 특징은 서로 임의로 조합될 수 있다.
도면의 흐름도에 도시된 단계는 컴퓨터 명령을 실행할 수 있는 한 그룹의 컴퓨터와 같은 컴퓨터 시스템에서 실행 가능하다. 또한, 흐름도에서는 논리적 순서를 도시하였으나, 일부 경우에, 도시되거나 설명된 단계는 본문의 순서와 상이한 순서로 실행될 수 있다.
도 1을 참조하면, 본 개시의 일 실시예에서는 타이밍 정보 구성 방법을 제시하며, 해당 방법은 다음의 단계를 포함한다.
단계(100), 제1 노드는 제2 노드의 타이밍 정보를 사전 정의 또는 구성하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 타이밍은 노드가 송신, 수신하는 시각을 나타내며, 특정된 시간 도메인 심볼, 슬롯, 서브 프레임, 무선 프레임, 또는 슈퍼 프레임의 경계에 대응된다.
기준 타이밍은 절대 시간, 다운링크 송신 타이밍 또는 업링크 수신 타이밍을 나타낸다.
여기서, 절대 시간은 시간이 0인 시각을 나타내며, 또는 상기 절대 시간은 특정된 시간 도메인 심볼, 슬롯, 서브 프레임, 무선 프레임, 또는 슈퍼 프레임의 시간 인덱스를 나타낸다.
슬롯 인덱스는 무선 프레임에 내에 포함되는 여러 슬롯의 번호를 나타낸다.
본 개시의 실시예에서, 2개 또는 2개 이상의 타이밍 정보가 포함되는 경우, 각각 구성하거나 동시에 구성할 수 있으며, 본 개시의 실시예는 구체적인 구성 선후 순서에 대해 한정하지 않는다.
이하, 상기 각 타이밍 정보에 대해 하나씩 구체적으로 설명하도록 한다.
1. 타이밍 모드
본 개시의 실시예에서, 하나 또는 다수의 타이밍 모드를 임의로 정의할 수 있으며, 타이밍 모드의 종류는 본 개시의 실시예의 보호범위를 한정하는데 사용되지 않는다. 예를 들어, 상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(a)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 도 2(a)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(b) 및 도 2(c)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 송신 타이밍은 노드의 다운링크 송신 타이밍에 얼라인되며, 도 2(b) 및 도 2(c)에 도시된 점선은 즉 다운링크 송신 타이밍 및 업링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함하며, 도 2(d)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 수신 타이밍은 노드의 다운링크 수신 타이밍에 얼라인되며, 도 2(d)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
여기서, 상기 혼합 타이밍 모드는 다음의 적어도 하나를 포함한다.
슬롯 인덱스(slot index)를 M으로 제하여 얻은 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 중의 임의의 하나의 모드이고, 상이한 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 상이하며, 여기서, M은 2보다 크거나 같은 정수이고, i는 0 내지 (M-1) 중의 임의의 하나의 정수이며, 예를 들어, 제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드이며, 여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나이다. 또 예를 들면, 제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드이다. 여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드, 즉, 동일한 시각에 동시 송신 및 동시 수신을 지원하는 타이밍 모드이다.
본 개시의 하나의 실시예에서, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 사전 정의하는 단계는,
상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 다른 실시예에서, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 사전 정의하는 단계는,
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함한다.
본 개시의 다른 실시예에서, 상기 제1 노드가 제2 노드의 타이밍 모드를 사전 정의하는 단계는,
상기 제1 노드가 제1 시간 자원 내 상기 제2 노드의 타이밍 모드를 제1 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드가 제2 시간 자원 내 상기 제2 노드의 타이밍 모드를 제2 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드가 제3 시간 자원 내 상기 제2 노드의 타이밍 모드를 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함한다.
여기서, 상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고, 상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며, 상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이다. 여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 타이밍 모드를 구성하는 단계는,
제1 노드가 제2 노드의 타이밍 모드를 직접 구성하는 단계;
또는, 상기 제1 노드가 상기 제2 노드가 보고하는 타이밍 모드 능력에 따라 상기 제2 노드의 타이밍 모드를 구성하는 단계; 를 포함한다. 여기서, 타이밍 모드 능력은 제2 노드가 어느 타이밍 모드를 지원하는지를 나타낸다.
여기서, 상기 제1 노드는 제2 노드가 보고하는 타이밍 모드 능력에 따라 제2 노드의 타이밍 모드를 구성하는 단계는,
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제1 능력을 구비하는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 구성하는 단계-여기서, 상기 제1 능력은, 상기 제2 노드가 제2 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제1 능력을 구비하지 않는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제3 타이밍 모드로 구성하는 단계;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제2 능력을 구비하는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 구성하는 단계-여기서, 상기 제2 능력은, 상기 제2 노드가 제3 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 수신 및 다운링크 수신의 동시 수신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제2 능력을 구비하지 않는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제2 타이밍 모드로 구성하는 단계;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제3 능력을 구비하는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 혼합 타이밍 모드로 구성하는 단계-여기서, 상기 제3 능력은, 상기 제2 노드가 상기 혼합 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신과 업링크 수신 및 다운링크 수신의 동시 수신을 지원하는 타이밍 모드를 지원하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제3 능력을 구비하지 않는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 구성하는 단계; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 타이밍 모드를 구성하는 단계는,
상기 제1 노드가 제1 시그널링의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 단계;
또는, 상기 제1 노드가 운용 관리 및 유지 보수(Operation and Maintenance, OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 단계-구체적으로, OAM(즉, 제1 노드)은 타이밍 모드 정보를 생성하며, 타이밍 모드 정보를 제2 노드의 타이밍 모드에 전달함-; 를 포함한다.
여기서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제1 시그널링에서, A 비트로 표시되는 2A개의 이진 상태 중의 임의의 X개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, A와 X는 1 보다 크거나 같은 정수이다.
2. 기준 타이밍 얼라인 모드
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드이다.
본 개시의 실시예에서는, 기준 타이밍 얼라인 모드를 임의로 정의할 수 있으며, 예를 들어, 상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제1 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제3 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다. 구체적으로, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이가 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이보다 큰 경우, 상기 제2 노드는 제2 노드의 기준 타이밍을 어드밴스하며; 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이가 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이보다 작은 경우, 상기 제2 노드는 상기 제2 노드의 기준 타이밍을 지연한다.
여기서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 기준 타이밍 얼라인 모드를 사전 정의하는 단계는,
상기 제1 노드는 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
상기 제1 노드가 제2 시그널링의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계;
또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계; 를 포함한다.
여기서, 상기 제2 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, B와 Y는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
제1 노드가 제2 노드의 기준 타이밍 얼라인 모드를 직접 구성하는 단계;
또는, 상기 제1 노드가 상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계; 를 포함한다. 여기서, 기준 타이밍 얼라인 모드 능력은 제2 노드가 어느 기준 타이밍 얼라인 모드를 지원하는지를 나타낸다.
여기서, 상기 제1 노드는 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하지 않는 능력인 경우, 상기 제1 노드는 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제2 기준 타이밍 얼라인 모드로 구성하는 단계;
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하는 능력인 경우, 상기 제1 노드는 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드로 구성하는 단계; 중 적어도 하나를 포함한다.
3. TA 구성 모드
본 개시의 실시예에서, 상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드이다.
본 개시의 실시예에서는, TA 구성 모드를 임의로 정의할 수 있으며, 예를 들어, 상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고,
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
여기서, 상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯(non-slot)(또는 mini-slot) 방식으로 상기 제2 노드를 스케줄링하는 것을 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 TA 구성 모드를 사전 정의하는 단계는,
상기 제1 노드가 상기 TA 구성 모드를 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 TA 구성 모드를 구성하는 단계는,
상기 제1 노드가 제3 시그널링의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 단계;
또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 단계; 를 포함한다.
여기서, 상기 제3 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제3 시그널링에서, C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 TA 구성 모드를 구성하는 단계는,
제1 노드가 제2 노드의 TA 구성 모드를 직접 구성하는 단계;
또는, 상기 제1 노드가 상기 제2 노드가 보고하는 TA 구성 모드 능력에 따라 상기 제2 노드의 TA 구성 모드를 구성하는 단계; 를 포함한다. 여기서, TA 구성 모드 능력은 제2 노드가 네거티브 TA 능력을 구비하는지 여부를 나타낸다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드가 보고하는 TA 구성 모드 능력에 따라 제2 노드의 TA 구성 모드를 구성하는 단계는,
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하지 않는 것인 경우, 상기 제1 노드는 상기 제2 노드의 TA 구성 모드를 상기 제3 TA 구성 모드 또는 호환 모드로 구성하는 단계;
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하는 것인 경우, 상기 제1 노드는 상기 제2 노드의 TA 구성 모드를 상기 제1 TA 구성 모드 또는 상기 제2 TA 구성 모드로 구성하는 단계; 중 적어도 하나를 포함한다.
4. TA값
본 개시의 실시예에서, TA값이 절대 TA값인 경우, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시한다.
본 개시의 실시예에서, TA값을 결정하는 것은,
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 TA값을 구성하는 단계는,
상기 제1 노드가 지시 정보 비트를 통해 상기 제2 노드의 TA값을 구성하는 단계를 포함한다.
여기서, 상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, D는 1 보다 크거나 같은 정수이다.
본 개시의 실시예는:
상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같은 것;
상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같은 것; 중 적어도 하나를 포함하며,
여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간이다.
5. TA값의 오프셋
본 개시의 실시예에서, 상기 TA값의 오프셋이 어느 한 특정 시각의 TA값의 오프셋인 경우, (TA+Offset) 값이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스됨을 표시하고, (TA+Offset) 값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 (TA+Offset) 값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시한다. 여기서, Offset은 상기 TA값의 오프셋이고, (TA+Offset)은 상기 특정 시각의 TA값과 상기 TA값의 오프셋 합을 표시한다.
여기서, Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 동일하거나;
Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이하다.
여기서, 상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
본 개시의 실시예에서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며, 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드(nested) 관계가 존재한다.
여기서, 상기 오프셋이 RAR 중의 TAC 또는 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시한다.
본 개시의 실시예에서, 상기 제1 노드가 제2 노드의 TA값의 오프셋을 구성하는 단계는,
상기 제1 노드는 제4 시그널링의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 단계-여기서, 제4 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함함-;
또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 단계; 를 포함한다.
6. OFDM 심볼 수
본 개시의 실시예에서, 상기 OFDM 심볼 시간 길이는,
min(SCS_UL_Tx, SCS_DL_Tx); min(SCS_UL_Rx, SCS_DL_Rx); 중 임의의 하나에 의해 결정되며,
여기서, SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격이다.
도 3을 참조하면, 본 개시의 다른 실시예는 타이밍 정보 구성 방법을 제시하며, 해당 방법은 단계를 포함한다.
단계(300)에서, 제2 노드는 사전 정의 또는 구성되는 방식을 사용하여 타이밍 정보를 결정하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 타이밍은 노드가 송신, 수신하는 시각을 나타내며, 특정된 시간 도메인 심볼, 슬롯, 서브 프레임, 무선 프레임, 또는 슈퍼 프레임의 경계에 대응된다.
기준 타이밍은 절대 시간, 다운링크 송신 타이밍 또는 업링크 수신 타이밍을 나타낸다.
여기서, 절대 시간은 시간이 0인 시각을 나타내며, 또는 상기 절대 시간은 특정된 시간 도메인 심볼, 슬롯, 서브 프레임, 무선 프레임, 또는 슈퍼 프레임의 시간 인덱스를 나타낸다.
슬롯 인덱스는 무선 프레임에 포함되는 여러 슬롯의 번호를 나타낸다.
본 개시의 실시예에서, 2개 또는 2개 이상의 타이밍 정보가 포함되는 경우, 각각 구성하거나 동시에 구성할 수 있으며, 본 개시의 실시예는 구체적인 구성 선후 순서에 대해 한정하지 않는다.
이하, 상기 각 타이밍 정보에 대해 하나씩 구체적으로 설명하도록 한다.
1. 타이밍 모드
본 개시의 실시예에서, 하나 또는 다수의 타이밍 모드를 임의로 정의할 수 있으며, 타이밍 모드의 종류는 본 개시의 실시예의 보호범위를 한정하는데 사용되지 않는다. 예를 들어, 상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(a)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 도 2(a)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(b) 및 도 2(c)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 송신 타이밍은 노드의 다운링크 송신 타이밍에 얼라인되며, 도 2(b) 및 도 2(c)에 도시된 점선은 즉 다운링크 송신 타이밍 및 업링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함하며, 도 2(d)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 수신 타이밍은 노드의 다운링크 수신 타이밍에 얼라인되며, 도 2(d)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
여기서, 상기 혼합 타이밍 모드는 다음의 적어도 하나를 포함한다.
슬롯 인덱스(slot index)를 M으로 제하여 얻은 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 중의 임의의 하나의 모드이고, 상이한 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 상이하며, 여기서, M은 2보다 크거나 같은 정수이고, i는 0 내지 (M-1) 중의 임의의 하나의 정수이며, 예를 들어, 제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드이며, 여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나이다. 또 예를 들면, 제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드이다. 여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드 즉, 동일한 시각에 동시 송신 및 동시 수신을 지원하는 타이밍 모드이다.
본 개시의 하나의 실시예에서, 상기 제2 노드가 사전 정의하는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
상기 제2 노드가 타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 다른 실시예에서, 상기 제2 노드가 사전 정의하는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제2 노드는 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제2 노드는 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제2 노드는 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함한다.
본 개시의 다른 실시예에서, 상기 제2 노드가 사전 정의하는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
상기 제2 노드가 제1 시간 자원 내 타이밍 모드를 제1 타이밍 모드로 사전 정의하는 단계;
상기 제2 노드가 제2 시간 자원 내 타이밍 모드를 제2 타이밍 모드로 사전 정의하는 단계;
상기 제2 노드가 제3 시간 자원 내 타이밍 모드를 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함한다.
여기서, 상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고, 상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며, 상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이다. 여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
본 개시의 실시예에서, 해당 방법은 상기 제2 노드가 상기 제2 노드의 타이밍 모드 능력을 보고하는 단계를 더 포함한다. 여기서, 타이밍 모드 능력은 제2 노드가 어느 타이밍 모드를 지원하는지를 나타낸다.
본 개시의 실시예에서, 상기 제2 노드가 구성되는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
상기 제2 노드는 제1 시그널링을 수신하고, 상기 제1 시그널링에 따라 타이밍 모드를 결정하는 단계;
또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 결정하는 단계; 를 포함한다.
여기서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제1 시그널링에서, A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, A와 X는 1 보다 크거나 같은 정수이다.
2. 기준 타이밍 얼라인 모드
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드이다.
본 개시의 실시예에서는, 기준 타이밍 얼라인 모드를 임의로 정의할 수 있으며, 예를 들어, 상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제1 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제3 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다.
여기서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제2 노드가 사전 정의하는 방식을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 단계는,
상기 제2 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 실시예에서, 상기 제2 노드가 구성되는 방식을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 단계는,
상기 제2 노드가 제2 시그널링을 수신하고, 상기 제2 시그널링에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 단계;
또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 단계; 를 포함한다.
여기서, 상기 제2 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, B와 Y는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 해당 방법은 상기 제2 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드 능력을 보고하는 단계를 더 포함한다. 여기서, 기준 타이밍 얼라인 모드 능력은 제2 노드가 어느 기준 타이밍 얼라인 모드를 지원하는지를 나타낸다.
3. TA 구성 모드
본 개시의 실시예에서, 상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드이다.
본 개시의 실시예에서는, TA 구성 모드를 임의로 정의할 수 있으며, 예를 들어, 상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함한다.
여기서, 상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고,
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
여기서, 상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링하는 것을 포함한다.
본 개시의 실시예에서, 상기 제1 노드가 TA 구성 모드를 사전 정의하는 단계는,
상기 제1 노드가 상기 TA 구성 모드를 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중 임의의 하나의 모드로 사전 정의하는 단계를 포함한다.
본 개시의 실시예에서, 상기 제2 노드가 구성되는 방식을 사용하여 제2 노드의 TA 구성 모드를 결정하는 단계는,
상기 제2 노드가 제3 시그널링을 수신하고, 상기 제3 시그널링에 따라 상기 제2 노드의 TA 구성 모드를 결정하는 단계;
또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 결정하는 단계; 를 포함한다.
여기서, 상기 제3 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
여기서, 상기 제3 시그널링에서, C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 해당 방법은 상기 제2 노드가 상기 제2 노드의 TA 구성 모드 능력을 보고하는 단계를 더 포함한다. 여기서, TA 구성 모드 능력은 제2 노드가 네거티브 TA 능력을 구비하는지 여부를 나타낸다.
4. TA값
본 개시의 실시예에서, TA값이 절대 TA값인 경우, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시한다.
본 개시의 실시예에서, 상기 제2 노드가 사전 정의하는 방식을 사용하여 제2 노드의 A 값을 결정하는 것은,
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)가 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)가 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것; 을 포함한다.
본 개시의 실시예에서, 상기 제2 노드가 구성되는 방식을 사용하여 제2 노드의 TA값을 결정하는 단계는,
상기 제2 노드가 지시 정보 비트를 수신하고, 지시 정보 비트에 따라 상기 제2 노드의 TA값을 결정하는 단계;
또는, 상기 제2 노드가 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 단계;
또는, 상기 제2 노드가 해당 홉 링크의 전파 지연에 따라 상기 TA값 속성을 결정하는 단계; 를 포함한다.
여기서, 상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, D는 1 보다 크거나 같은 정수이다.
여기서, 상기 제2 노드가 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 것은,
상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같다고 결정하는 것;
상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같다고 결정하는 것; 중 적어도 하나를 포함하며,
여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간이다.
5. TA값의 오프셋
본 개시의 실시예에서, 상기 TA값의 오프셋이 어느 한 특정 시각의 TA값에 대한 오프셋인 경우, (TA+Offset) 값이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, (TA+Offset) 값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 (TA+Offset) 값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인되는 것을 표시한다. 여기서, Offset은 상기 TA값의 오프셋이다.
여기서, Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 동일하거나;
Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이하다.
여기서, 상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
본 개시의 실시예에서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재한다.
여기서, 상기 오프셋이 RAR 중의 TAC 또는 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시한다.
본 개시의 실시예에서, 상기 제2 노드가 구성되는 방식을 사용하여 제2 노드의 TA값의 오프셋을 결정하는 단계는,
상기 제2 노드가 제4 시그널링을 수신하고, 제4 시그널링에 따라 상기 제2 노드의 TA값의 오프셋을 결정하는 단계-여기서, 제4 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함함-;
또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 결정하는 단계; 를 포함한다.
6. OFDM 심볼 수
본 개시의 실시예에서, 상기 OFDM 심볼 시간 길이는,
min(SCS_UL_Tx, SCS_DL_Tx); min(SCS_UL_Rx, SCS_DL_Rx); 중 임의의 하나에 의해 결정되며,
여기서, SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격이다.
본 개시의 실시예에서, 노드는 기지국, 릴레이노드, 또는 사용자 설비를 포함하나, 이에 한정되지 않는다.
이하, 구체적인 예를 들어 본 개시의 실시예의 방법에 대해 설명하도록 하며, 해당 예는 본 개시의 실시예의 보호 범위를 한정하는데 사용되지 않는다.
예시 1: 타이밍 모드 결정
본 예시에서, 도 4에 도시된 바와 같이, N1은 제1 노드를 표시하고, N2는 제2 노드를 표시하며, N3은 제3 노드를 표시하고, N4는 제4 노드를 표시한다. UE1은 N1 커버리지 하의 UE를 표시하고, UE2는 N2 커버리지 하의 UE를 표시하며, UE3은 N3 커버리지 하의 UE를 표시하고, UE4는 N4 커버리지 하의 UE를 표시한다. 여기서, N2는 N1의 서브 노드로 볼 수 있고, N1은 N2의 부모노드로 볼 수 있으며, 구체적으로, N1은 N2의 소스 부모노드로 볼 수 있고, N4는 N2의 타겟 부모노드로 볼 수 있다.
본 예시에서는 4가지 타이밍 모드를 정의하였는 바, 각각 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 및 혼합 타이밍 모드이며, 아래 이 4가지 타이밍 모드의 특징에 대해 각각 설명하도록 한다.
상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(a)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 도 2(a)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며, 도 2(b) 및 도 2(c)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 송신 타이밍은 노드의 다운링크 송신 타이밍에 얼라인되며, 도 2(b) 및 도 2(c)에 도시된 점선은 즉 다운링크 송신 타이밍 및 업링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함하며, 도 2(d)에 도시된 바와 같이, 기준 타이밍이 다운링크 송신 타이밍인 경우, 모든 노드의 다운링크 송신 타이밍은 모두 얼라인되고, 각 노드의 업링크 수신 타이밍은 노드의 다운링크 수신 타이밍에 얼라인되며, 도 2(d)에 도시된 점선은 즉 다운링크 송신 타이밍이며, 도면에서, t1은 제1 홉의 전파 지연(Propagation Delay, PD)을 표시하고, t2는 제2 홉의 PD를 표시하며, t3은 제3 홉의 PD를 표시하고, t4는 제4 홉의 PD를 표시하며, t5는 제5 홉의 PD를 표시한다.
상기 혼합 타이밍 모드는 다음의 적어도 하나를 포함한다.
슬롯 인덱스(slot index)를 M으로 제하여 얻은 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 중의 임의의 하나의 모드이고, 상이한 나머지 i에 대응하는 슬롯 내 제2 노드의 타이밍 모드는 상이하며, 여기서, M은 2보다 크거나 같은 정수이고, i는 0 내지 (M-1) 중의 임의의 하나의 정수이며, 예를 들어, 제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드이며, 여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나이다. 또 예를 들면, 제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드이다. 여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드 즉, 동일한 시각에 동시 송신 및 동시 수신을 지원하는 타이밍 모드이다.
예시 1의 서브 예시 1: 타이밍 모드 사전 정의
타이밍 모드를 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 및 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의한다.
예를 들어, N1과 N2는 타이밍 모드를 제1 타이밍 모드로 사전 정의하거나;
N1과 N2는 타이밍 모드를 제2 타이밍 모드로 사전 정의하거나;
N1과 N2는 타이밍 모드를 제3 타이밍 모드로 사전 정의한다.
예시 1의 서브 예시 2: 다중화 방식에 따라 타이밍 모드를 사전 정의
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 사용하는 다중화 방식에 따라, 타이밍 모드를 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 중의 임의의 하나의 모드로 사전 정의한다.
예를 들어, N1과 N2 간의 링크와 기타 링크의 각 홉 링크 간에 시분할 다중화를 사용하면, N1과 N2는 타이밍 모드를 제1 타이밍 모드로 사전 정의하고;
각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화를 사용하고, N2의 업링크 송신 및 N2의 다운링크 송신은 동시 송신 매커니즘을 사용하면, N1과 N2는 타이밍 모드를 제2 타이밍 모드로 사전 정의하며;
각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화를 사용하고, 즉, N2의 업링크 수신 및 N2의 다운링크 수신은 동시 수신 매커니즘을 사용하면, N1과 N2는 타이밍 모드를 제3 타이밍 모드로 사전 정의한다.
예시 1의 서브 예시 3: 시간 자원 범위 내에서 타이밍 모드를 사전 정의
제1 시간 자원, 제2 시간 자원, 제3 시간 자원 범위 내의 타이밍 모드를 각각 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 중의 임의의 하나의 모드로 사전 정의한다.
예를 들어, N1과 N2는 mod(slot index, 3)＝0에 대응하는 슬롯 내에서 타이밍 모드를 제1 타이밍 모드로 사전 정의하고, N1과 N2는 mod(slot index, 3)＝1에 대응하는 슬롯 내에서 타이밍 모드를 제2 타이밍 모드로 사전 정의하며, N1과 N2는 mod(slot index, 3)＝2에 대응하는 슬롯 내에서 타이밍 모드를 제3 타이밍 모드로 사전 정의한다.
예시 1의 서브 예시 4: 타이밍 모드 구성
N1은 N2를 위해 제1 시그널링을 구성하고, N2는 제1 시그널링을 수신하며, 제1 시그널링에 따라 타이밍 모드를 결정한다. 제1 시그널링은 무선 에어 인터페이스 시그널링 방식을 통해 N2에 구성되거나, 운용 관리 및 유지 보수(Operation Administration and Maintenance, OAM)의 방식을 통해 N2에 구성되며, 여기서, 무선 에어 인터페이스 시그널링의 방식은 상위 계층 시그널링, MAC 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
제1 시그널링이 A 비트에 대응된다고 가정하면, 2A(2의 A제곱) 개의 이진 상태 중 임의의 X 개의 이진 상태는 각각 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드 및 혼합 타이밍 모드 중의 하나 또는 다수의 타이밍 모드를 표시한다.
예를 들어, A＝2이며, 대응하는 4개의 이진 상태 중 임의의 3개의 이진 상태는 각각 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드를 표시한다.
남은 하나의 이진 상태는 제2 타이밍 모드 및 제3 타이밍 모드의 혼합 타이밍 모드를 표시하며, 선택적으로, mod(slot index, 2)＝0에 대응하는 슬롯 내에서 제2 타이밍 모드를 표시하고, mod(slot index, 2)＝1에 대응하는 슬롯 내에서 제3 타이밍 모드를 표시한다.
또는, 남은 하나의 이진 상태는 제1 타이밍 모드, 제2 타이밍 모드 및 제3 타이밍 모드의 혼합 타이밍 모드를 표시하며, 선택적으로, mod(slot index, 3)＝0에 대응하는 슬롯 내에서 제1 타이밍 모드를 표시하고, mod(slot index, 3)＝1에 대응하는 슬롯 내에서 제2 타이밍 모드를 표시하며, mod(slot index, 3)＝2에 대응하는 슬롯 내에서 제3 타이밍 모드를 표시한다.
또는, 남은 하나의 이진 상태는 동일한 슬롯 내에서 동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드를 표시한다.
예시 1의 서브 예시 5: 노드가 타이밍 모드 능력을 보고하거나 타이밍 모드에 관련된 능력을 보고
N2는 N2의 타이밍 모드 능력을 N1에 보고하고, N1은 N2가 지원하는 타이밍 모드 능력에 따라 타이밍 모드를 결정한다.
N2는 N2의 업링크 송신과 N2의 다운링크 송신의 동시 송신 능력 구비 여부를 N1에 보고하고, N1은 N2가 동시 송신 능력을 지원하는 여부에 따라 타이밍 모드를 결정하며, 선택적으로, 동시 송신 능력을 구비하면 제2 타이밍 모드를 사용하고, 동시 송신 능력을 구비하지 않으면 제1 타이밍 모드 또는 제3 타이밍 모드를 사용한다.
N2는 N2의 업링크 수신과 N2의 다운링크 수신의 동시 수신 능력 구비 여부를 N1에 보고하고, N1은 N2가 동시 수신 능력을 지원하는 여부에 따라 타이밍 모드를 결정하며, 선택적으로, 동시 수신 능력을 구비하면 제3 타이밍 모드를 사용하고, 동시 수신 능력을 구비하지 않으면 제1 타이밍 모드 또는 제2 타이밍 모드를 사용한다.
N2는 N2의 업링크 송신과 N2의 다운링크 송신의 동시 송신 능력 구비 여부 및 N2의 업링크 수신과 N2의 다운링크 수신의 동시 수신 능력 구비 여부를 N1에 보고하고, N1은 N2가 동시 송신 및 동시 수신 능력을 지원하는 여부에 따라 타이밍 모드를 결정하며, 선택적으로, 동시 송신 및 동시 수신 능력을 구비하면 혼합 타이밍 모드를 사용하고, 동시 송신 및 동시 수신 능력을 구비하지 않으면 제1 타이밍 모드를 사용한다.
예시 2: 기준 타이밍 얼라인 모드 결정
본 예시에서, 도 4에 도시된 바와 같이, N1은 제1 노드를 표시하고, N2는 제2 노드를 표시하며, N3은 제3 노드를 표시하고, N4는 제4 노드를 표시한다. UE1은 N1 커버리지 하의 UE를 표시하고, UE2는 N2 커버리지 하의 UE를 표시하며, UE3은 N3 커버리지 하의 UE를 표시하고, UE4는 N4 커버리지 하의 UE를 표시한다. 여기서, N2는 N1의 서브 노드로 볼 수 있고, N1은 N2의 부모노드로 볼 수 있으며, 구체적으로, N1은 N2의 소스 부모노드로 볼 수 있고, N4는 N2의 타겟 부모노드로 볼 수 있다.
본 예시에서는 3가지 기준 타이밍 얼라인 모드를 정의하였는 바, 각각 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드이며, 아래 상기 4가지 타이밍 모드의 특징에 대해 각각 설명하도록 한다.
여기서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제1 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것-구체적으로, 제3 타이밍 모드의 기준 타이밍을 노드 간의 기준 타이밍으로 할 수 있음-; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다.
여기서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
예시 2의 서브 예시 1: 기준 타이밍 얼라인 모드 사전 정의
기준 타이밍 얼라인 모드를 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의한다.
예를 들어, N1과 N2는 기준 타이밍 얼라인 모드를 제1 기준 타이밍 얼라인 모드로 사전 정의하거나;
N1과 N2는 기준 타이밍 얼라인 모드를 제2 기준 타이밍 얼라인 모드로 사전 정의한다.
예시 2의 서브 예시 2: 기준 타이밍 얼라인 모드 구성
N1은 N2를 위해 제2 시그널링을 구성하고, N2는 제2 시그널링을 수신하며, 제2 시그널링에 따라 기준 타이밍 얼라인 모드를 결정한다. 제2 시그널링은 무선 에어 인터페이스 시그널링 방식을 통해 N2에 구성되거나, OAM의 방식을 통해 N2에 구성되며, 여기서, 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, MAC 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
제2 시그널링이 B 비트에 대응된다고 가정하면, 2B(2의 B제곱) 개의 이진 상태 중 임의의 Y 개의 이진 상태는 각각 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 하나 또는 다수의 기준 타이밍 얼라인 모드를 표시한다.
예를 들어, B＝1이면, 대응하는 2개의 이진 상태는 각각 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드를 표시한다.
예를 들어, B＝2이면, 대응하는 4개의 이진 상태 중 임의의 2개의 이진 상태는 각각 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드를 표시한다.
남은 하나의 이진 상태는 제1 기준 타이밍 얼라인 모드 및 제2 기준 타이밍 얼라인 모드의 혼합 기준 타이밍 얼라인 모드를 표시하며, 선택적으로, 첫 번째 기준 타이밍 얼라인은 제1 기준 타이밍 얼라인 모드를 사용하고, 첫 번째 기준 타이밍 얼라인 이후에는 제2 기준 타이밍 얼라인 모드를 사용한다.
예시 2의 서브 예시 3: 노드가 기준 타이밍 얼라인 모드 또는 기준 타이밍 얼라인 모드에 관련된 능력을 보고
N2는 N2의 기준 타이밍 얼라인 모드 능력을 N1에 보고하고, N1은 N2가 지원하는 기준 타이밍 얼라인 모드 능력에 따라 기준 타이밍 얼라인 모드를 결정한다.
예를 들어, N2가 제1 타이밍 모드 또는 제3 타이밍 모드 능력을 구비하지 않는 경우, 기준 타이밍 얼라인 모드를 제2 기준 타이밍 얼라인 모드로 결정하고; N2가 제1 타이밍 모드 또는 제3 타이밍 모드 능력을 구비하는 경우, 기준 타이밍 얼라인 모드를 제1 기준 타이밍 얼라인 모드로 결정한다.
예시 3: TA 구성 모드 결정
본 예시에서, 도 4에 도시된 바와 같이, N1은 제1 노드를 표시하고, N2는 제2 노드를 표시하며, N3은 제3 노드를 표시하고, N4는 제4 노드를 표시한다. UE1은 N1 커버리지 하의 UE를 표시하고, UE2는 N2 커버리지 하의 UE를 표시하며, UE3은 N3 커버리지 하의 UE를 표시하고, UE4는 N4 커버리지 하의 UE를 표시한다. 여기서, N2는 N1의 서브 노드로 볼 수 있고, N1은 N2의 부모노드로 볼 수 있으며, 구체적으로, N1은 N2의 소스 부모노드로 볼 수 있고, N4는 N2의 타겟 부모노드로 볼 수 있다.
본 예시에서는 4가지 TA 구성을 정의하였는 바, 각각 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드 및 호환 모드이며, 아래 상기 4가지 TA 구성 모드의 특징에 대해 각각 설명하도록 한다.
상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고;
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링 하는 것을 포함한다.
예시 3의 서브 예시 1: TA 구성 모드를 사전 정의
TA 구성 모드를 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드 및 호환 모드 중의 임의의 하나의 모드로 사전 정의한다.
예를 들어, N1과 N2는 TA 구성 모드를 제1 TA 구성 모드로 사전 정의하거나;
N1과 N2는 TA 구성 모드를 제2 TA 구성 모드로 사전 정의하거나;
N1과 N2는 TA 구성 모드를 제3 TA 구성 모드로 사전 정의한다.
예시 3의 서브 예시 2: TA 구성 모드를 구성
N1은 N2를 위해 제3 시그널링을 구성하고, N2는 제3 시그널링을 수신하며, 제3 시그널링에 따라 TA 구성 모드를 결정한다. 제3 시그널링은 무선 에어 인터페이스 시그널링 방식을 통해 N2에 구성되거나, OAM의 방식을 통해 N2에 구성되며, 여기서 무선 에어 인터페이스 시그널링 방식은 상위 계층 시그널링, MAC 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
제3 시그널링이 C 비트에 대응된다고 가정하면, 그 중 2C(2의 C제곱) 개의 이진 상태 중 임의의 Z 개의 이진 상태는 각각 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드 및 호환 모드 중의 하나 또는 다수의 TA 구성 모드를 표시한다.
예를 들어, C＝2이면, 대응하는 4개의 이진 상태 중 임의의 3개의 이진 상태는 각각 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드를 표시한다.
남은 하나의 이진 상태는 호환 모드를 표시하며, 선택적으로, N1은 포지티브 TA를 구성하고, N1은 논슬롯(non-slot)(또는 mini-slot이라고 함) 방식을 사용하여 N2를 스케줄링 한다.
예시 3의 서브 예시 3: 노드가 TA 구성 모드 능력 또는 TA 구성 모드에 관련된 능력을 보고
N2는 N2의 TA 구성 모드 능력을 N1에 보고하고, N1은 N2가 지원하는 TA 구성 모드 능력에 따라 TA 구성 모드를 결정한다.
예를 들어, N2가 네거티브 TA 능력을 구비하지 않으면, TA 구성 모드를 제3 TA 구성 모드로 결정하고, N2가 네거티브 TA 능력을 구비하면, TA 구성 모드를 제1 TA 구성 모드 또는 제2 TA 구성 모드로 결정한다.
예시 4: 절대 네거티브 TA(제1 TA 구성 모드)
본 예시에서, 도 4에 도시된 바와 같이, N1은 제1 노드를 표시하고, N2는 제2 노드를 표시하며, N3은 제3 노드를 표시하고, N4는 제4 노드를 표시한다. UE1은 N1 커버리지 하의 UE를 표시하고, UE2는 N2 커버리지 하의 UE를 표시하며, UE3은 N3 커버리지 하의 UE를 표시하고, UE4는 N4 커버리지 하의 UE를 표시한다. 여기서, N2는 N1의 서브 노드로 볼 수 있고, N1은 N2의 부모노드로 볼 수 있으며, 구체적으로, N1은 N2의 소스 부모노드로 볼 수 있고, N4는 N2의 타겟 부모노드로 볼 수 있다.
N1은 N2를 위해 TA값을 구성하고, N2는 TA값을 수신하며, TA값에 따라 N2의 업링크 송신 타이밍을 결정한다. 여기서, TA값이 0 보다 크면, N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 비해 어드밴스되는 것을 표시하고, TA값이 0보다 작으면 N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 비해 지연되는 것을 표시하며, TA값이 0이면 N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 대해 얼라인되는 것을 표시한다. 여기서, TA는 PD에 의해 결정되며, PD(n)은 제(n) 홉 링크의 전파 지연을 표시하고, PD(n+1)은 제(n+1) 홉 링크의 전파 지연을 표시하며, 여기서, n>=0이다.
예시 4의 서브 예시 1:
N1은 타이밍 모드 및/또는 해당 홉 링크의 전파 지연에 따라 TA값 속성 및 TA값을 결정하고, N1은 N2를 위해 TA값을 구성하며; 또는, N1과 N2는 모두 타이밍 모드 및/또는 해당 홉 링크의 전파 지연에 따라 TA값 속성 및 TA값을 결정한다. 구체적으로, 타이밍 모드 및/또는 해당 홉 링크의 전파 지연에 따라 TA값 속성 및 TA값을 결정하는 것은 다음의 것을 포함한다:
제1 타이밍 모드:
제0 홉 링크의 PD(0)=0이고, TA(0)=0이며;
제1 홉 링크의 TA값은 0보다 크거나 같고, TA(1)＝2*PD(1)이며;
제(n) 홉 링크의 TA값은 0보다 크거나 같고, TA(n)＝2*PD(n)이다.
제2 타이밍 모드:
제0 홉 링크의 PD(0)=0이고, TA(0)=0이며;
제1 홉 링크의 TA값은 0보다 크거나 같고, TA(1)＝PD(1)이며;
제(n) 홉 링크의 TA값은 0보다 크거나 같고, TA(n)＝PD(n)이다.
상기 제3 타이밍 모드:
제0 홉 링크의 PD(0)=0이고, TA(0)=0이며;
제1 홉 링크의 TA값은 0보다 크거나 같고, TA(1)＝2*PD(1)이며;
PD(n-1)<=2*PD(n)제(n)인 경우, 제(n) 홉 링크의 TA값은 0보다 크거나 같고, TA(n)＝2*PD(n)- PD(n-1)이며;
PD(n-1)=2*PD(n)인 경우, 제(n) 홉 링크의 TA값은 0보다 작거나 같고, TA(n)＝-(PD(n-1)-2*PD(n))이다.
예시 4의 서브 예시 2: 하나의 TA 구성, 표시 방식 지시
N1은 N2를 위해 하나의 TA를 구성하고, N2는 지시 정보 비트에 따라 TA값 속성을 결정한다.
원래의 TA값이 D 비트에 대응된다고 가정하면, 원래의 TAC에서는 D 비트를 사용하여 TA값을 표시한다.
본 예시에서는 하나의 비트를 추가하여 TA값 속성을 표시하며, 따라서, (D+1) 비트에서, 원래의 TAC에서 TA값을 표시하는 D 비트는 계속하여 TA값의 수치를 표시하고, 새로 추가된 1 비트는 TA값 속성을 표시한다. 예를 들어, "0"은 TA값이 0보다 크거나 같음을 표시하고, "1"은 TA값이 0보다 작거나 같음을 표시하며, 또는, "1"은 TA값이 0보다 크거나 같음을 표시하고, "0"은 TA값이 0보다 작거나 같음을 표시한다.
또는, 원래의 TAC에서 TA값을 표시하는 D 비트에서, 임의의 1 비트는 TA값 속성을 표시하며, 예를 들어, "0"은 TA값이 0보다 크거나 같음을 표시하고, "1"은 TA값이 0보다 작거나 같음을 표시하며, 또는, "1"은 TA값이 0보다 크거나 같음을 표시하고, "0"은 TA값이 0보다 작거나 같음을 표시하며, 남은 (D-1) 비트는 TA값의 수치를 표시한다.
예시 4의 서브 예시 3: 하나의 TA 구성, 비트 구간 결정
N1은 N2를 위해 하나의 TA값을 구성하고, N2는 TA값에 대응하는 이진 비트 구간에 따라 TA값 속성을 결정한다.
원래의 TA값 구간이 D 비트에 대응된다고 가정하면, 원래의 TAC에서 D 비트를 사용하여 TA값을 표시한다.
여기서, D 비트로 표시되는 2진 비트 구간은 {B}={B1}∪{B2}이고, {B} 구간 중 제1 서브 구간{B1}은 TA값이 0보다 크거나 같음을 표시하며, 제2 서브 구간{B2}는 TA값이 0보다 작거나 같음을 표시한다.
예를 들어, D＝3이고, 2진 비트 구간 {B}={000, 001, 010, 011, 100, 101, 110, 111}이며, {B}는 2개의 서브 구간{B1}＝{000, 001, 010, 011}, {B2}＝{100, 101, 110, 111}로 나뉘며, 여기서, {B1}은 TA값이 0보다 크거나 같음을 표시하고, {B2}는 TA값이 0보다 작거나 같음을 표시한다.
예시 5: 상대적 네거티브 TA(Relative negative TA)(제2 TA 구성 모드)
본 예시에서, 도 4에 도시된 바와 같이, N1은 제1 노드를 표시하고, N2는 제2 노드를 표시하며, N3은 제3 노드를 표시하고, N4는 제4 노드를 표시한다. UE1은 N1 커버리지 하의 UE를 표시하고, UE2는 N2 커버리지 하의 UE를 표시하며, UE3은 N3 커버리지 하의 UE를 표시하고, UE4는 N4 커버리지 하의 UE를 표시한다. 여기서, N2는 N1의 서브 노드로 볼 수 있고, N1은 N2의 부모노드로 볼 수 있으며, 구체적으로, N1은 N2의 소스 부모노드로 볼 수 있고, N4는 N2의 타겟 부모노드로 볼 수 있다.
N1은 N2를 위해 어느 특정 시각의 TA값에 해당하는 Offset을 구성하고, N2는 Offset을 수신하며, TA값과 Offset에 따라 N2의 업링크 송신 타이밍을 결정한다. (TA+Offset) 값이 0보다 크면 N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 비해 어드밴스되는 것을 표시하고, (TA+Offset) 값이 0보다 작으면, N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 비해 지연되는 것을 표시하며, (TA+Offset) 값이 0이면 N2의 업링크 송신 타이밍이 N2의 다운링크 수신 타이밍에 대해 얼라인되는 것을 표시한다.
여기서, Offset에 대응하는 시간 단위는 TA에 대응하는 시간 단위와 상이할 수 있다.
여기서, Offset은 무선 에어 인터페이스 시그널링 방식을 통해 N2에 구성되거나, OAM의 방식을 통해 N2에 구성되며, 여기서, 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, MAC 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
예시 5의 서브 예시 1: 독립적인 시그널링 지시
N1은 N2를 위해 최신 TA에 해당하는 하나의 Offset을 구성하고, Offset은 특정 시그널링에 대응되며, 즉, TAC in RAR과 별개이거나, TAC in MAC와 별개이다.
예시 5의 서브 예시 2: 네스티드 TAC 지시
N1은 N2를 위해 최신 TA에 해당하는 하나의 Offset을 구성하고, Offset은 TAC in RAR 또는 TAC in MAC과 네스티드 관계가 존재한다.
원래의 TA값 구간이 D 비트에 대응되고, 여기서, D 비트로 표시되는 십진 비트 구간은 {D1}이며, 제1 서브 구간{D1}은 TA값을 표시하고, {D1}을 {D}={D1}∪{D2}로 확장한다고 가정하면, 제2 서브 구간 {D2}는 최신 TA에 대한 Offset을 표시한다.
예를 들어, D＝12이고, 십진 구간 {D1}＝{0, 1, 2, ..., 3846}이며, {D1}을 {D}={D1}∪{D2}로 확장하면, {D}＝{0, 1, 2, ...,3846, 3847, 3848, 3849, ...7692}이고, 여기서, {D2}＝{3847, 3848, 3849, ...7692}는 최신 TA에 해당하는 Offset을 표시한다.
예를 들어, D＝6이고, 십진 구간 {D1}＝{0, 1, 2, ..., 63}이며, {D1}을 {D}={D1}∪{D2}로 확장하면, {D}＝{0, 1, 2, ..., 63, 64, 65, 66, ..., 127}이고, 여기서, {D2}＝{64, 65, 66, ...127}은 최신 TA에 해당하는 Offset을 표시한다.
예시 6: 심볼 레벨이 포지티브 TA에 얼라인(Symbol alignment for positive TA)(제3 TA 구성 모드)
예시 6의 서브 예시 1: 동시 송신 심볼 얼라인
N2의 업링크 송신 링크는 N2의 다운링크 송신 링크에 대해 복수의 OFDM 심볼이 어드밴스 또는 지연되게 오프셋된 후 얼라인되며, 오프셋된 하나의 OFDM 심볼의 시간 길이는 최소치 min(SCS_UL_Tx, SCS_DL_Tx)에 의해 결정되고, 여기서, SCS_UL_Tx는 N2의 업링크 송신 링크에 대응하는 서브캐리어 간격을 표시하고, SCS_DL_Tx는 N2의 다운링크 송신 링크에 대응하는 서브캐리어 간격을 표시하며, 여기서, 오프셋되는 OFDM 심볼의 개수는 사전 정의 또는 구성되는 방식을 사용하여 결정된다.
예시 6의 서브 예시 2: 동시 수신 심볼 얼라인
N2의 업링크 수신 링크는 N2의 다운링크 수신 링크에 대해 복수의 OFDM 심볼이 어드밴스 또는 지연되게 오프셋된 후 얼라인되며, 오프셋된 하나의 OFDM 심볼의 시간 길이는 최소치 min(SCS_UL_Rx, SCS_DL_Rx)에 의해 결정되고, 여기서, SCS_UL_Rx는 N2의 업링크 수신 링크에 대응하는 서브캐리어 간격을 표시하고, SCS_DL_Rx는 N2의 다운링크 수신 링크에 대응하는 서브캐리어 간격을 표시하며, 여기서, 오프셋되는 OFDM 심볼의 개수는 사전 정의 또는 구성되는 방식을 사용하여 결정된다.
도 5을 참조하면, 본 개시의 다른 실시예는 타이밍 정보 구성 장치(예를 들어, 제1 노드)를 제시하며, 해당 장치는,
제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 구성 모듈(501)을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하고,
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며,
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 타이밍 모드는,
제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드인 것-여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나임-;
제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드인 것-여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나임-;
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 상기 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 상기 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501) 구체적으로,
제1 시간 자원 내 상기 제2 노드의 타이밍 모드를 제1 타이밍 모드로 사전 정의하는 방식;
제2 시간 자원 내 상기 제2 노드의 타이밍 모드를 제2 타이밍 모드로 사전 정의하는 방식;
제3 시간 자원 내 상기 제2 노드의 타이밍 모드를 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고,
상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며,
상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이다.
여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 타이밍 모드 능력에 따라 상기 제2 노드의 타이밍 모드를 구성하는 방식을 사용하여 제2 노드의 타이밍 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제1 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 구성하는 방식-여기서, 상기 제1 능력은, 상기 제2 노드가 상기 제2 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제1 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제3 타이밍 모드로 구성하는 방식;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제2 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 구성하는 방식-여기서, 상기 제2 능력은, 상기 제2 노드가 상기 제3 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 수신 및 다운링크 수신의 동시 수신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제2 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제2 타이밍 모드로 구성하는 방식;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제3 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 혼합 타이밍 모드로 구성하는 방식-여기서, 상기 제3 능력은, 상기 제2 노드가 상기 혼합 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신과 업링크 수신 및 다운링크 수신의 동시 수신을 지원하는 타이밍 모드를 지원하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제3 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 타이밍 모드 능력에 따라 제2 노드의 타이밍 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
제1 시그널링의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 방식; 을 사용하여 제2 노드의 타이밍 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 시그널링에서 A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, A와 X는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 구성 모듈(501) 구체적으로,
상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
제2 시그널링의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식; 을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 제2 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, B와 Y는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하지 않는 것인 경우, 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제2 기준 타이밍 얼라인 모드로 구성하는 방식;
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하는 것인 경우, 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드이다.
본 개시의 실시예에서, 상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고,
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링하는 것을 포함한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 TA 구성 모드를 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 TA 구성 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
제3 시그널링의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 방식; 을 사용하여 제2 노드의 TA 구성 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 제3 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제3 시그널링에서 C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 TA 구성 모드 능력에 따라 상기 제2 노드의 TA 구성 모드를 구성하는 방식을 사용하여 제2 노드의 TA 구성 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 TA 구성 모드를 상기 제3 TA 구성 모드 또는 상기 호환 모드로 구성하는 방식;
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하는 것인 경우, 상기 제2 노드의 TA 구성 모드를 상기 제1 TA 구성 모드 또는 상기 제2 TA 구성 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 TA 구성 모드 능력에 따라 제2 노드의 TA 구성 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 TA값이 절대 TA값인 경우, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시한다.
본 개시의 실시예에서, TA값을 결정하는 것은,
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로, 지시 정보 비트를 통해 상기 제2 노드의 TA값을 구성하는 방식을 사용하여 제2 노드의 TA값을 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, D는 1 보다 크거나 같은 정수이다.
본 개시의 실시예는,
상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같은 것;
상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같은 것; 중 적어도 하나를 포함하며,
여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간이다.
본 개시의 실시예에서, 상기 TA값의 오프셋이 어느 한 특정 시각의 TA값의 오프셋인 경우, (TA+Offset) 값이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스됨을 표시하고, (TA+Offset) 값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 (TA+Offset) 값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시한다. 여기서, Offset은 상기 TA값의 오프셋이다.
본 개시의 실시예에서, 상기 Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이하다.
본 개시의 실시예에서, 상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
여기서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재한다.
본 개시의 실시예에서, 상기 오프셋이 RAR 중의 TAC 또는 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시한다.
본 개시의 실시예에서, 구성 모듈(501)은 구체적으로,
제4 시그널링의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 방식; 을 사용하여 제2 노드의 TA값의 오프셋을 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 OFDM 심볼 시간 길이는,
min(SCS_UL_Tx, SCS_DL_Tx); min(SCS_UL_Rx, SCS_DL_Rx); 중 임의의 하나에 의해 결정되며,
여기서, SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격이다.
상기 타이밍 정보 구성 장치의 구체적인 구현 프로세스는 전술한 실시예의 타이밍 정보 구성 방법의 구체적인 구현 프로세스와 동일하며, 여기서 더 이상 반복하여 설명하지 않는다.
도 6을 참조하면, 본 개시의 다른 실시예는 타이밍 정보 구성 장치(예를 들어, 제2 노드)를 제시하며, 해당 장치는,
사전 정의 또는 구성되는 방식을 사용하여 타이밍 정보를 결정하는 결정 모듈(601)을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하고,
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며,
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 타이밍 모드는,
제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드인 것-여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나임-;
제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드인 것-여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나임-;
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 사전 정의하는 방식으로 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 결정 모듈(601) 구체적으로,
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 사전 정의하는 방식으로 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 결정 모듈(601) 구체적으로,
제1 시간 자원 내 타이밍 모드를 제1 타이밍 모드로 사전 정의하는 방식;
제2 시간 자원 내 타이밍 모드를 제2 타이밍 모드로 사전 정의하는 방식;
제3 시간 자원 내 타이밍 모드를 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 사전 정의하는 방식으로 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고,
상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며,
상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이다.
여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
본 개시의 실시예에서, 상기 장치는 상기 제2 노드의 타이밍 모드 능력을 보고하는 보고 모듈(602)을 더 포함한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
제1 시그널링을 수신하고, 상기 제1 시그널링에 따라 상기 제2 노드의 타이밍 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 타이밍 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 시그널링에서 A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, A와 X는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여, 사전 정의하는 방식으로 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
제2 시그널링을 수신하고, 상기 제2 시그널링에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제2 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, B와 Y는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 장치는, 상기 제2 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드 능력을 보고하는데 사용되는 보고 모듈(602)을 더 포함한다.
본 개시의 실시예에서, 상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드이다.
본 개시의 실시예에서, 상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고,
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링하는 것을 포함한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
상기 TA 구성 모드를 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 TA 구성 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
제3 시그널링을 수신하고, 상기 제3 시그널링에 따라 상기 제2 노드의 TA 구성 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA 구성 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제3 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제3 시그널링에서 C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 장치는, 상기 제2 노드가 상기 제2 노드의 TA 구성 모드 능력을 보고하는데 사용되는 보고 모듈(602)을 더 포함한다.
본 개시의 실시예에서, 상기 TA값이 절대 TA값이고, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
지시 정보 비트를 수신하고, 지시 정보 비트에 따라 상기 제2 노드의 TA값을 결정하는 방식;
또는, 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 방식;
또는, 상기 제2 노드가 타이밍 모드와 해당 홉 링크의 전파 지연에 따라 상기 TA값 속성을 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA값을 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, D는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 결정 모듈(601) 구체적으로,
상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같다고 결정하는 방식;
상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같다고 결정하는 방식; 중 적어도 하나의 방식을 사용하여 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 것을 구현한다.
여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간이다.
본 개시의 실시예에서, 상기 TA값의 오프셋이 어느 한 특정 시각의 TA값에 대한 오프셋인 경우, (TA+Offset) 값이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, (TA+Offset) 값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 (TA+Offset) 값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시한다. 여기서, Offset은 상기 TA값의 오프셋이다.
본 개시의 실시예에서, 상기 Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이하다.
본 개시의 실시예에서, 상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
여기서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재한다.
본 개시의 실시예에서, 상기 오프셋이 RAR 중의 TAC 또는 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시한다.
본 개시의 실시예에서, 결정 모듈(601)은 구체적으로,
제4 시그널링을 수신하고, 제4 시그널링에 따라 상기 제2 노드의 TA값의 오프셋을 결정하는 방식-여기서, 제4 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함함-;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA값의 오프셋을 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 OFDM 심볼 시간 길이는,
min(SCS_UL_Tx, SCS_DL_Tx); min(SCS_UL_Rx, SCS_DL_Rx); 중 임의의 하나에 의해 결정되며,
여기서, SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격이다.
상기 타이밍 정보 구성 장치의 구체적인 구현 프로세스는 전술한 실시예의 타이밍 정보 구성 방법의 구체적인 구현 프로세스와 동일하며, 여기서 더 이상 반복하여 설명하지 않는다.
본 개시의 다른 실시예는 타이밍 정보 구성 장치를 제시하며, 해당 장치는 프로세서 및 컴퓨터 판독가능 저장매체를 포함하고, 상기 컴퓨터 판독가능 저장매체에는 명령이 저장되며, 상기 명령이 상기 프로세서에 의해 실행되는 경우, 상기 임의의 하나의 타이밍 정보 구성 방법을 구현한다.
본 개시의 다른 하나의 실시예는 컴퓨터 판독가능 저장매체를 제시하고, 해당 저장매체는 컴퓨터 프로그램을 저장하며, 상기 컴퓨터 프로그램이 프로세서에 의해 실행되는 경우 상기 임의의 하나의 타이밍 정보 구성 방법의 단계를 구현한다.
도 7을 참조하면, 본 개시의 다른 실시예는 타이밍 정보 구성 시스템을 제시하며, 해당 시스템은,
제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 제1 노드(701);
사전 정의하는 방식 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하는 제2 노드(702); 를 포함하며,
여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서,
상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하고,
상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며,
상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 타이밍 모드는,
제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드인 것-여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나임-;
제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드인 것-여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이다. 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나임-;
동시 송신 및 동시 수신을 동시에 지원하는 타이밍 모드; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 상기 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현하며,
본 개시의 실시예에서, 제2 노드(702)는 구체적으로,
상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 사전 정의하는 방식으로 제2 노드의 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 노드(701) 및 제2 노드(702)는 구체적으로,
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 방식;
상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 상기 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 노드(701) 및 제2 노드(702)는 구체적으로,
제1 시간 자원 내 상기 제2 노드의 타이밍 모드를 제1 타이밍 모드로 사전 정의하는 방식;
제2 시간 자원 내 상기 제2 노드의 타이밍 모드를 제2 타이밍 모드로 사전 정의하는 방식;
제3 시간 자원 내 상기 제2 노드의 타이밍 모드를 제3 타이밍 모드로 사전 정의하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드의 타이밍 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고,
상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며,
상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이다.
여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나이다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제1 노드가 상기 제2 노드가 보고하는 타이밍 모드 능력에 따라 상기 제2 노드의 타이밍 모드를 구성하는 방식을 사용하여 제2 노드의 타이밍 모드를 구성하는 것을 구현하며,
제2 노드(702)는 상기 제2 노드의 타이밍 모드 능력을 보고하는데 더 사용된다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제1 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 구성하는 방식-여기서, 상기 제1 능력은, 상기 제2 노드가 상기 제2 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신 능력을 구비하는 것 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제1 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제3 타이밍 모드로 구성하는 방식;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제2 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 구성하는 방식-여기서, 상기 제2 능력은, 상기 제2 노드가 상기 제3 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 수신 및 다운링크 수신의 동시 수신 능력을 구비하는 것 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제2 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제2 타이밍 모드로 구성하는 방식;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제3 능력을 구비하는 것인 경우, 상기 제2 노드의 타이밍 모드를 혼합 타이밍 모드로 구성하는 방식-여기서, 상기 제3 능력은, 상기 제2 노드가 상기 혼합 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신과 업링크 수신 및 다운링크 수신의 동시 수신을 지원하는 타이밍 모드를 지원하는 것; 중 임의의 하나를 포함함-;
상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제3 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 타이밍 모드 능력에 따라 제2 노드의 타이밍 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제1 노드가 제1 시그널링의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 방식;
또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 방식; 을 사용하여 제2 노드의 타이밍 모드를 구성하는 것을 구현하며,
제2 노드(702)는 구체적으로,
제1 시그널링을 수신하고, 상기 제1 시그널링에 따라 상기 제2 노드의 타이밍 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 타이밍 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 시그널링에서 A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, A와 X는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드이다.
본 개시의 실시예에서, 상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 기준 타이밍 얼라인 모드는, 상기 제1 타이밍 모드 및 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 상기 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 중 적어도 하나를 포함한다.
상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함한다.
본 개시의 실시예에서, 상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인시 상기 제1 기준 타이밍 얼라인 모드를 사용하고, N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, N은 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여, 제2 노드의 기준 타이밍 얼라인 모드를 사전 정의하는 것을 구현하며,
제2 노드(702)는 구체적으로,
상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드로 사전 정의하는 방식을 사용하여, 사전 정의하는 방식으로 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
제2 시그널링의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식; 을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현하며,
제2 노드(702)는 구체적으로,
제2 시그널링을 수신하고, 상기 제2 시그널링에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 기준 타이밍 얼라인 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제2 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, B와 Y는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제1 노드가 상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 방식을 사용하여 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현하며,
제2 노드(702)는 상기 제2 노드의 기준 타이밍 얼라인 모드 능력을 보고하는데 더 사용된다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하지 않는 것인 경우, 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제2 기준 타이밍 얼라인 모드로 구성하는 방식;
상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하는 것인 경우, 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드이다.
본 개시의 실시예에서, 상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고,
상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며,
상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함한다.
본 개시의 실시예에서, 상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링하는 것을 포함한다.
본 개시의 실시예에서, 상기 제1 노드(701) 및 제2 노드(702)는 구체적으로,
상기 TA 구성 모드를 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중 임의의 하나의 모드로 사전 정의하는 방식을 사용하여 TA 구성 모드를 사전 정의하는 것을 구현한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
제3 시그널링의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 방식; 을 사용하여 제2 노드의 TA 구성 모드를 구성하는 것을 구현하며,
제2 노드(702)는 구체적으로,
제3 시그널링을 수신하고, 상기 제3 시그널링에 따라 상기 제2 노드의 TA 구성 모드를 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA 구성 모드를 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 제3 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제3 시그널링에서 C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드가 보고하는 TA 구성 모드 능력에 따라 상기 제2 노드의 TA 구성 모드를 구성하는 방식을 사용하여 제2 노드의 TA 구성 모드를 구성하는 것을 구현하며,
제2 노드(702)는 상기 제2 노드의 TA 구성 모드 능력을 보고하는데 더 사용된다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하지 않는 것인 경우, 상기 제2 노드의 TA 구성 모드를 상기 제3 TA 구성 모드 또는 호환 모드로 구성하는 방식;
상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하는 것인 경우, 상기 제2 노드의 TA 구성 모드를 상기 제1 TA 구성 모드 또는 상기 제2 TA 구성 모드로 구성하는 방식; 중 적어도 하나의 방식을 사용하여 제2 노드가 보고하는 TA 구성 모드 능력에 따라 제2 노드의 TA 구성 모드를 구성하는 것을 구현한다.
본 개시의 실시예에서, 상기 TA값이 절대 TA값인 경우, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시한다.
본 개시의 실시예에서, 상기 TA값을 결정하는 것은,
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, PD(i)는 상기 제i 홉 링크의 전파 지연임-;
상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것; 중 적어도 하나를 포함한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로, 지시 정보 비트를 통해 상기 제2 노드의 TA값을 구성하는 방식을 사용하여 제2 노드의 TA값을 구성하는 것을 구현하며,
제2 노드(702)는 구체적으로,
지시 정보 비트를 수신하고, 지시 정보 비트에 따라 상기 제2 노드의 TA값을 결정하는 방식;
또는, 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 방식;
또는, 상기 제2 노드가 타이밍 모드와 해당 홉 링크의 전파 지연에 따라 상기 TA값 속성을 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA값을 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, D는 1 보다 크거나 같은 정수이다.
본 개시의 실시예에서, 제2 노드(702)는 구체적으로,
상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같다고 결정하는 방식;
상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같다고 결정하는 방식; 중 적어도 하나의 방식을 사용하여 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 것을 구현한다.
여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간이다.
본 개시의 실시예에서, 상기 TA값의 오프셋이 어느 한 특정 시각의 TA값의 오프셋인 경우, (TA+Offset) 값이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, (TA+Offset) 값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 (TA+Offset) 값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시한다. 여기서, Offset은 상기 TA값의 오프셋이다.
본 개시의 실시예에서, 상기 Offset에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이하다.
본 개시의 실시예에서, 상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
여기서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재한다.
본 개시의 실시예에서, 상기 오프셋이 RAR 중의 TAC 또는 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시한다.
본 개시의 실시예에서, 상기 제1 노드(701)는 구체적으로,
제4 시그널링의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 방식-여기서, 제4 시그널링은 무선 에어 인터페이스 시그널링을 포함하며, 상기 무선 에어 인터페이스 시그널링은 상위 계층 시그널링, 미디어 액세스 제어(MAC) 계층 시그널링, 물리 계층 시그널링 중 적어도 하나를 포함함-;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 방식; 을 사용하여 제2 노드의 TA값의 오프셋을 구성하는 것을 구현하며,
제2 노드(702)는 구체적으로,
제4 시그널링을 수신하고, 상기 제4 시그널링에 따라 상기 제2 노드의 TA값의 오프셋을 결정하는 방식;
또는, 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 결정하는 방식; 을 사용하여 구성되는 방식으로 제2 노드의 TA값의 오프셋을 결정하는 것을 구현한다.
본 개시의 실시예에서, 상기 OFDM 심볼 시간 길이는,
min(SCS_UL_Tx, SCS_DL_Tx); min(SCS_UL_Rx, SCS_DL_Rx); 중 임의의 하나에 의해 결정되며,
여기서, SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격이다.
상기 타이밍 정보 구성 시스템의 구체적인 구현 프로세스는 전술한 실시예의 타이밍 정보 구성 방법의 구체적인 구현 프로세스와 동일하며, 여기서 더 이상 반복하여 설명하지 않는다.
본 분야의 당업자는 본문에 개시된 방법에서 전부 또는 일부 단계, 시스템 및 장치 중의 기능 모듈/유닛은 소프트웨어, 펌웨어, 하드웨어 및 이들의 적절한 조합으로 구현될 수 있음을 이해할 수 있다. 하드웨어의 실시 형태에서, 상기 설명에서 언급된 기능 모듈/유닛 간의 구분은 물리적 구성 요소의 구분과 반드시 대응하는 것은 아니며, 예를 들어, 하나의 물리적 구성 요소는 다수의 기능을 구비할 수 있거나, 하나의 기능 또는 단계는 여러 물리적 구성 요소의 협력에 의해 실행할 수 있다. 일부 구성 요소 또는 모든 구성 요소는 디지털 신호 프로세서 또는 마이크로 프로세서와 같은 프로세서에 의해 실행되는 소프트웨어로 구현되거나, 하드웨어로 구현되거나, 주문형 집적 회로와 같은 집적 회로로 구현될 수 있다. 이러한 소프트웨어는 컴퓨터 판독가능 매체에 분포될 수 있으며, 컴퓨터 판독가능 매체는 컴퓨터 저장매체(또는 비일시적 매체) 및 통신 매체(또는 일시적 매체)를 포함할 수 있다. 예를 들어, 본 분야의 당업자가 주지하는 용어 컴퓨터 저장매체는, 정보(예를 들어, 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터)를 저장하기 위한 임의의 방법 또는 기술에서 실시하는 휘발성 및 비휘발성, 제거 가능 및 제거 불가능한 매체를 포함한다. 컴퓨터 저장매체는 랜덤 액세스 메모리(Random Access Memory, RAM), 읽기 전용 메모리(Read-Only Memory, ROM), 전기적 소거 및 프로그램 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read Only Memory, EEPROM), 플래시 메모리 또는 기타 메모리 기술, 콤팩트 디스크 읽기 전용 메모리(Compact Disc Read-Only Memory, CD-ROM), 디지털 다용도 디스크(Digital Video Disk, DVD) 또는 기타 광 디스크 스토리지, 자기 카세트, 자기 테이프, 디스크 스토리지 또는 기타 자기 스토리지 장치, 또는 원하는 정보를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 기타 매체를 포함하나 이에 한정되지 않는다. 이외, 본 분야의 당업자에는, 통신 매체는 일반적으로 컴퓨터 판독가능 명령, 데이터 구조, 프로그램 모듈, 또는 캐리어 또는 기타 전송 메커니즘과 같은 변조된 데이터 신호 중의 기타 데이터를 포함하고, 임의의 정보 전달 매체를 포함할 수 있음을 주지하고 있다.

Claims (78)

  1. 제1 노드가 제2 노드의 타이밍 정보를 사전 정의 또는 구성하는 단계를 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  2. 제 1 항에 있어서,
    상기 타이밍 모드는 제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  3. 제 2 항에 있어서,
    상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하고;
    상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며;
    상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 특징으로 하는 타이밍 정보 구성 방법.
  4. 제 2 항에 있어서,
    상기 혼합 타이밍 모드는,
    제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드인 것-여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나임-;
    제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드인 것-여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하고, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나임-;
    동시 송신과 동시 수신을 동시에 지원하는 타이밍 모드; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  5. 제 2 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 타이밍 모드를 사전 정의하는 단계는,
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 방식 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 방식 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  6. 제 2 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 타이밍 모드를 사전 정의하는 단계는,
    상기 제1 노드가 제1 시간 자원 내 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드가 제2 시간 자원 내 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드가 제3 시간 자원 내 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  7. 제 6 항에 있어서,
    상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고;
    상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며;
    상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이며;
    여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나인 것을 특징으로 하는 타이밍 정보 구성 방법.
  8. 제 2 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 타이밍 모드를 구성하는 단계는,
    상기 제1 노드는 상기 제2 노드가 보고하는 타이밍 모드 능력에 따라 상기 제2 노드의 타이밍 모드를 구성하는 단계를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  9. 제 8 항에 있어서,
    상기 제1 노드는 상기 제2 노드가 보고하는 타이밍 모드 능력에 따라 상기 제2 노드의 타이밍 모드를 구성하는 단계는,
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제1 능력을 구비하는 것인 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제2 타이밍 모드로 구성하는 단계-여기서, 상기 제1 능력은, 상기 제2 노드가 상기 제2 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제1 능력을 구비하지 않는 것인 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제3 타이밍 모드로 구성하는 단계;
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제2 능력을 구비하는 것인 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제3 타이밍 모드로 구성하는 단계-여기서, 상기 제2 능력은, 상기 제2 노드가 상기 제3 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 수신 및 다운링크 수신의 동시 수신 능력을 구비하는 것; 중 임의의 하나를 포함함-;
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제2 능력을 구비하지 않는 것인 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드 또는 상기 제2 타이밍 모드로 구성하는 단계;
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 제3 능력을 구비하는 것인 경우, 상기 제1 노드가 상기 제2 노드의 타이밍 모드를 혼합 타이밍 모드로 구성하는 단계-여기서, 상기 제3 능력은, 상기 제2 노드가 상기 혼합 타이밍 모드를 지원하는 것; 상기 제2 노드가 업링크 송신 및 다운링크 송신의 동시 송신의 타이밍 모드와 업링크 수신 및 다운링크 수신의 동시 수신의 타이밍 모드를 지원하는 것; 중 임의의 하나를 포함함-;
    상기 제2 노드가 보고하는 타이밍 모드 능력이 상기 제2 노드가 상기 제3 능력을 구비하지 않는 것인 경우, 상기 제1 노드는 상기 제2 노드의 타이밍 모드를 상기 제1 타이밍 모드로 구성하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  10. 제 1 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 타이밍 모드를 구성하는 단계는,
    상기 제1 노드가 제1 시그널링의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 단계;
    또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 타이밍 모드를 구성하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  11. 제 10 항에 있어서,
    상기 제1 시그널링에서 A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, 상기 A와 상기 X는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드인 것을 특징으로 하는 타이밍 정보 구성 방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  14. 제 13 항에 있어서,
    상기 제1 기준 타이밍 얼라인 모드는, 제1 타이밍 모드 및 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 중 적어도 하나를 포함하며,
    상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  15. 제 13 항에 있어서,
    상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인은 상기 제1 기준 타이밍 얼라인 모드를 사용하고, 상기 N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, 상기 N은 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  16. 제 13 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
    상기 제1 노드가 제2 시그널링의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계;
    또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  17. 제 16 항에 있어서,
    상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, 상기 B와 상기 Y는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  18. 제 13 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
    상기 제1 노드는 상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  19. 제 18 항에 있어서,
    상기 제1 노드는 상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력에 따라 상기 제2 노드의 기준 타이밍 얼라인 모드를 구성하는 단계는,
    상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 제1 타이밍 모드 또는 제3 타이밍 모드를 지원하지 않는 것인 경우, 상기 제1 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제2 기준 타이밍 얼라인 모드로 구성하는 단계;
    상기 제2 노드가 보고하는 기준 타이밍 얼라인 모드 능력이 상기 제2 노드가 상기 제1 타이밍 모드 또는 상기 제3 타이밍 모드를 지원하는 것인 경우, 상기 제1 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드를 상기 제1 기준 타이밍 얼라인 모드로 구성하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  20. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드인 것을 특징으로 하는 타이밍 정보 구성 방법.
  21. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  22. 제 21 항에 있어서,
    상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고;
    상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며;
    상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  23. 제 21 항에 있어서,
    상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링하는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  24. 제 21 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 TA 구성 모드를 구성하는 단계는,
    상기 제1 노드가 제3 시그널링의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 단계;
    또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 구성하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  25. 제 24 항에 있어서,
    상기 제3 시그널링에서, C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  26. 제 21 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 TA 구성 모드를 구성하는 단계는,
    상기 제1 노드가 상기 제2 노드가 보고하는 TA 구성 모드 능력에 따라 상기 제2 노드의 TA 구성 모드를 구성하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  27. 제 26 항에 있어서,
    상기 제1 노드는 상기 제2 노드가 보고하는 TA 구성 모드 능력에 따라 상기 제2 노드의 TA 구성 모드를 구성하는 단계는,
    상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하지 않는 것인 경우, 상기 제1 노드가 상기 제2 노드의 TA 구성 모드를 상기 제3 TA 구성 모드 또는 상기 호환 모드로 구성하는 단계;
    상기 제2 노드가 보고하는 TA 구성 모드 능력이 상기 제2 노드가 네거티브 TA 능력을 구비하는 것인 경우, 상기 제1 노드는 상기 제2 노드의 TA 구성 모드를 상기 제1 TA 구성 모드 또는 상기 제2 TA 구성 모드로 구성하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  28. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 TA값은 절대 TA값이고, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 대해 얼라인됨을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  29. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 TA값을 결정하는 것은,
    상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이며, 상기 i는 0보다 큰 정수임-;
    상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제2 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이며, 상기 i는 0보다 큰 정수임-;
    상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이며, 상기 i는 0보다 큰 정수임-;
    상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연임-;
    상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것-여기서, 상기 i는 0보다 큰 정수이고, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연임-; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  30. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 TA값을 구성하는 단계는,
    상기 제1 노드가 지시 정보 비트를 통해 상기 제2 노드의 TA값을 구성하는 단계를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  31. 제 30 항에 있어서,
    상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, 상기 D는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  32. 제 30 항에 있어서,
    상기 TA값은,
    상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성은 0 보다 크거나 같은 것;
    상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같은 것; 중 적어도 하나를 포함하며,
    여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간인 것을 특징으로 하는 타이밍 정보 구성 방법.
  33. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 TA값의 오프셋이 하나의 특정 시각의 TA값에 대한 오프셋인 경우, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  34. 제 33 항에 있어서,
    상기 TA값의 오프셋에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이한 것을 특징으로 하는 타이밍 정보 구성 방법.
  35. 제 33 항에 있어서,
    상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
    여기서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  36. 제 35 항에 있어서,
    상기 오프셋이 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
    상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  37. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1 노드가 상기 제2 노드의 TA값의 오프셋을 구성하는 단계는,
    상기 제1 노드가 제4 시그널링의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 단계;
    또는, 상기 제1 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 구성하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  38. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 OFDM 심볼의 시간 길이는,
    min{SCS_UL_Tx, SCS_DL_Tx}; min{SCS_UL_Rx, SCS_DL_Rx}; 중 임의의 하나에 의해 결정되며,
    여기서, 상기 SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, 상기 SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, 상기 SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, 상기 SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격인 것을 특징으로 하는 타이밍 정보 구성 방법.
  39. 제2 노드가 사전 정의 또는 구성되는 방식을 사용하여 타이밍 정보를 결정하는 단계를 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  40. 제 39 항에 있어서,
    상기 타이밍 모드는
    제1 타이밍 모드, 제2 타이밍 모드, 제3 타이밍 모드, 혼합 타이밍 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  41. 제 40 항에 있어서,
    상기 제1 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되는 것을 포함하고;
    상기 제2 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 송신 타이밍이 각 노드의 기준 타이밍에 얼라인되는 것을 포함하며;
    상기 제3 타이밍 모드는, 모든 노드의 기준 타이밍이 모두 도너노드의 기준 타이밍에 얼라인되고, 각 노드의 업링크 수신 타이밍이 각 노드의 다운링크 수신 타이밍에 얼라인되는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  42. 제 40 항에 있어서,
    상기 혼합 타이밍 모드는,
    제1 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이고, 제2 슬롯 내 상기 제2 노드의 타이밍 노드는 상기 제3 타이밍 모드인 것-여기서, 상기 제1 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제1 값이고, 상기 제2 슬롯의 슬롯 인덱스를 2로 제하여 얻은 나머지는 제2 값이며, 상기 제1 값과 상기 제2 값은 상이하며, 상기 제1 값과 상기 제2 값은 0 및 1 중의 임의의 하나임-;
    제3 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제1 타이밍 모드이고, 제4 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제2 타이밍 모드이며, 제5 슬롯 내 상기 제2 노드의 타이밍 모드는 상기 제3 타이밍 모드인 것-여기서, 상기 제3 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제3 값이고, 상기 제4 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제4 값이며, 상기 제5 슬롯의 슬롯 인덱스를 3으로 제하여 얻은 나머지는 제5 값이며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하고, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나임-;
    동시 송신과 동시 수신을 동시에 지원하는 타이밍 모드; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  43. 제 40 항에 있어서,
    상기 제2 노드가 사전 정의하는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 시분할 다중화 방식을 사용하는 경우, 상기 제2 노드가 상기 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 방식 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 송신 및 상기 제2 노드의 다운링크 송신이 동시 송신 매커니즘을 사용하는 경우, 상기 제2 노드가 상기 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
    상기 제1 노드와 상기 제2 노드 간의 링크를 포함하는 각 홉 링크 간에 공간 분할 다중화 방식 또는 주파수 분할 다중화 방식을 사용하며, 상기 제2 노드의 업링크 수신 및 상기 제2 노드의 다운링크 수신이 동시 수신 매커니즘을 사용하는 경우, 상기 제2 노드가 상기 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  44. 제 40 항에 있어서,
    상기 제2 노드가 사전 정의하는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
    상기 제2 노드가 제1 시간 자원 내 상기 타이밍 모드를 상기 제1 타이밍 모드로 사전 정의하는 단계;
    상기 제2 노드가 제2 시간 자원 내 상기 타이밍 모드를 상기 제2 타이밍 모드로 사전 정의하는 단계;
    상기 제2 노드가 제3 시간 자원 내 상기 타이밍 모드를 상기 제3 타이밍 모드로 사전 정의하는 단계; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  45. 제 44 항에 있어서,
    상기 제1 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제3 값에 대응하는 슬롯이고;
    상기 제2 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제4 값에 대응하는 슬롯이며;
    상기 제3 시간 자원은 슬롯 인덱스를 3으로 제하여 얻은 나머지 제5 값에 대응하는 슬롯이며;
    여기서, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 상이하며, 상기 제3 값, 상기 제4 값 및 상기 제5 값은 0, 1, 2 중의 임의의 하나인 것을 특징으로 하는 타이밍 정보 구성 방법.
  46. 제 40 항에 있어서,
    상기 제2 노드가 상기 제2 노드의 타이밍 모드 능력을 보고하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  47. 제 39 항에 있어서,
    상기 제2 노드가 구성되는 방식을 사용하여 타이밍 모드를 결정하는 단계는,
    상기 제2 노드가 제1 시그널링을 수신하고, 상기 제1 시그널링에 따라 타이밍 모드를 결정하는 단계;
    또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 타이밍 모드를 결정하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  48. 제 47 항에 있어서,
    상기 제1 시그널링에서 A 비트로 표시되는 2A 개의 이진 상태 중의 임의의 X 개의 이진 상태로 상기 제1 타이밍 모드, 상기 제2 타이밍 모드, 상기 제3 타이밍 모드 및 상기 혼합 타이밍 모드 중의 임의의 하나의 타이밍 모드를 표시하며, 여기서, 상기 A와 상기 X는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  49. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 기준 타이밍 얼라인 모드는 상기 타이밍 모드가 제2 타이밍 모드인 경우의 기준 타이밍 얼라인 모드인 것을 특징으로 하는 타이밍 정보 구성 방법.
  50. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 기준 타이밍 얼라인 모드는 제1 기준 타이밍 얼라인 모드, 제2 기준 타이밍 얼라인 모드, 혼합 기준 타이밍 얼라인 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  51. 제 50 항에 있어서,
    상기 제1 기준 타이밍 얼라인 모드는, 제1 타이밍 모드 및 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제1 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 제3 타이밍 모드와 상기 제2 타이밍 모드가 병행되어 수행되는 경우, 상기 제3 타이밍 모드의 기준 타이밍에 따라 노드 간의 기준 타이밍을 결정하는 것; 중 적어도 하나를 포함하며,
    상기 제2 기준 타이밍 얼라인 모드는, 상기 제1 노드의 기준 타이밍과 업링크 수신 타이밍 간의 시간 차이, 및 상기 제2 노드의 기준 타이밍과 다운링크 수신 타이밍 간의 시간 차이에 따라 노드 간의 기준 타이밍을 결정하는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  52. 제 50 항에 있어서,
    상기 혼합 기준 타이밍 얼라인 모드는, 첫 번째 내지 N 번째 기준 타이밍 얼라인은 상기 제1 기준 타이밍 얼라인 모드를 사용하고, 상기 N 번째 기준 타이밍 얼라인 이후 상기 제2 기준 타이밍 얼라인 모드를 사용하는 것을 포함하며, 여기서, 상기 N은 1 보다 크거나 같은 것을 특징으로 하는 정수인 타이밍 정보 구성 방법.
  53. 제 50 항에 있어서,
    상기 제2 노드가 구성되는 방식을 사용하여 상기 기준 타이밍 얼라인 모드를 결정하는 단계는,
    상기 제2 노드가 제2 시그널링을 수신하고, 상기 제2 시그널링에 따라 상기 기준 타이밍 얼라인 모드를 결정하는 단계;
    또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 기준 타이밍 얼라인 모드를 결정하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  54. 제 53 항에 있어서,
    상기 제2 시그널링에서, B 비트로 표시되는 2B 개의 이진 상태 중 임의의 Y 개의 이진 상태로 상기 제1 기준 타이밍 얼라인 모드, 상기 제2 기준 타이밍 얼라인 모드 및 상기 혼합 기준 타이밍 얼라인 모드 중의 임의의 하나의 모드를 표시하며, 여기서, 상기 B와 상기 Y는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  55. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 제2 노드가 상기 제2 노드의 기준 타이밍 얼라인 모드 능력을 보고하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  56. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 TA 구성 모드는 상기 타이밍 모드가 제3 타이밍 모드인 경우의 TA 구성 모드인 것을 특징으로 하는 타이밍 정보 구성 방법.
  57. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 TA 구성 모드는 제1 TA 구성 모드, 제2 TA 구성 모드, 제3 TA 구성 모드, 호환 모드 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  58. 제 57 항에 있어서,
    상기 제1 TA 구성 모드는 절대 네거티브 TA를 구성하는 것을 포함하고;
    상기 제2 TA 구성 모드는 상대적 네거티브 TA를 구성하는 것을 포함하며;
    상기 제3 TA 구성 모드는 심볼 레벨이 대응하는 포지티브 TA에 얼라인되는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  59. 제 58 항에 있어서,
    상기 호환 모드는, 상기 제1 노드가 포지티브 TA를 구성하고, 상기 제1 노드가 논슬롯 방식으로 상기 제2 노드를 스케줄링 하는 것을 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  60. 제 59 항에 있어서,
    상기 제2 노드가 구성되는 방식을 사용하여 상기 TA 구성 모드를 결정하는 단계는,
    상기 제2 노드가 제3 시그널링을 수신하고, 상기 제3 시그널링에 따라 상기 제2 노드의 TA 구성 모드를 결정하는 단계;
    또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA 구성 모드를 결정하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  61. 제 60 항에 있어서,
    상기 제3 시그널링에서, C 비트로 표시되는 2C 개의 이진 상태 중 임의의 Z 개의 이진 상태로 상기 제1 TA 구성 모드, 상기 제2 TA 구성 모드, 상기 제3 TA 구성 모드 및 상기 호환 모드 중의 임의의 하나의 모드를 표시하며, 여기서, C와 Z는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  62. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 제2 노드가 상기 제2 노드의 TA 구성 모드 능력을 보고하는 단계를 더 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  63. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 TA값은 절대 TA값이고, 상기 TA값이 0보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 TA값이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 TA값이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  64. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 TA값을 결정하는 것은,
    상기 타이밍 모드가 제1 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제1 타이밍 모드인 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이며, 상기 i는 0보다 큰 정수임-;
    상기 타이밍 모드가 제2 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제2 타이밍 모드인 경우, 제 i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연임-;
    상기 타이밍 모드가 제3 타이밍 모드인 경우, 제0 홉 링크의 TA값 속성은 0과 같은 것;
    상기 타이밍 모드가 제3 타이밍 모드인 경우, 제1 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이며, 상기 i는 0보다 큰 정수임-;
    상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 작거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 크거나 같으며, 상기 제i 홉 링크의 TA값은 2PD(i)-PD(i-1)인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이고, 상기 i는 0보다 큼-;
    상기 타이밍 모드가 제3 타이밍 모드이고, PD(i-1)이 2PD(i) 보다 크거나 같은 경우, 제i 홉 링크의 TA값 속성은 0보다 작거나 같으며, 상기 제i 홉 링크의 TA값은 -(PD(i-1)-2PD(i))인 것-여기서, 상기 PD(i)는 상기 제i 홉 링크의 전파 지연이고, 상기 i는 0보다 큰 정수임-; 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  65. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 제2 노드가 구성되는 방식을 사용하여 상기 제2 노드의 TA값을 결정하는 단계는,
    상기 제2 노드가 지시 정보 비트를 수신하고, 상기 지시 정보 비트에 따라 상기 제2 노드의 TA값을 결정하는 단계;
    또는, 상기 제2 노드가 구성된 TA값에 대응하는 비트 구간에 따라 TA값 속성을 결정하는 단계;
    또는, 상기 제2 노드가 현재 홉 링크의 전파 지연에 따라 상기 TA값 속성을 결정하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  66. 제 65 항에 있어서,
    상기 지시 정보 비트는 (D+1) 비트를 포함하며, 여기서, D 비트는 상기 TA값의 수치를 표시하고, 1 비트는 상기 TA값 속성을 표시하며, 여기서, 상기 D는 1 보다 크거나 같은 정수인 것을 특징으로 하는 타이밍 정보 구성 방법.
  67. 제 65 항에 있어서,
    상기 제2 노드가 구성된 TA값에 대응하는 비트 구간에 따라 상기 TA값 속성을 결정하는 단계는,
    상기 TA값에 대응하는 비트 구간이 제1 서브 구간인 경우, 상기 TA값 속성을 0 보다 크거나 같다고 결정하는 단계;
    상기 TA값에 대응하는 비트 구간이 제2 서브 구간인 경우, 상기 TA값 속성은 0 보다 작거나 같다고 결정하는 단계; 중 적어도 하나를 포함하며,
    여기서, 상기 제1 서브 구간과 상기 제2 서브 구간의 합집합은 타임 어드밴스 명령(TAC) 중의 TA값 구간인 것을 특징으로 하는 타이밍 정보 구성 방법.
  68. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 TA값의 오프셋이 하나의 특정 시각의 TA값에 대한 오프셋인 경우, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0 보다 크면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 어드밴스 됨을 표시하고, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0보다 작으면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 비해 지연됨을 표시하며, 상기 특정 시각의 TA값과 상기 TA값의 오프셋의 합이 0이면 상기 제2 노드의 업링크 송신 타이밍이 상기 제2 노드의 다운링크 수신 타이밍에 얼라인됨을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  69. 제 68 항에 있어서,
    상기 TA값의 오프셋에 대응하는 시간 단위와 상기 TA값에 대응하는 시간 단위는 상이한 것을 특징으로 하는 타이밍 정보 구성 방법.
  70. 제 68 항에 있어서,
    상기 TA값의 오프셋은 최신 TA값의 오프셋에 해당하며,
    여기서, 상기 오프셋은 랜덤 액세스 응답(RAR) 중의 타임 어드밴스 명령(TAC)과 별개이거나, 미디어 액세스 제어 유닛(MAC CE) 중의 TAC와 별개이며; 또는, 상기 오프셋은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  71. 제 70 항에 있어서,
    상기 오프셋이 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC와 네스티드 관계가 존재하는 것은,
    상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC에서의 TA값 구간을 제3 서브 구간 및 제4 서브 구간의 합집합으로 확장하는 것을 포함하며, 여기서, 상기 제3 서브 구간은 상기 RAR 중의 TAC 또는 상기 MAC CE 중의 TAC에서의 TA값을 표시하고, 상기 제4 서브 구간은 상기 TA값의 오프셋을 표시하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  72. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 제2 노드가 구성되는 방식을 사용하여 상기 TA값의 오프셋을 결정하는 단계는,
    상기 제2 노드가 제4 시그널링을 수신하고, 상기 제4 시그널링에 따라 상기 TA값의 오프셋을 결정하는 단계;
    또는, 상기 제2 노드가 운용 관리 및 유지 보수(OAM)의 방식을 통해 상기 제2 노드의 TA값의 오프셋을 결정하는 단계; 를 포함하는 것을 특징으로 하는 타이밍 정보 구성 방법.
  73. 제 39 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 OFDM 심볼의 시간 길이는,
    min{SCS_UL_Tx, SCS_DL_Tx}; min{SCS_UL_Rx, SCS_DL_Rx}; 중 임의의 하나에 의해 결정되며,
    여기서, 상기 SCS_UL_Tx는 상기 제2 노드의 업링크 송신 링크에 대응하는 서브캐리어 간격이고, 상기 SCS_DL_Tx는 상기 제2 노드의 다운링크 송신 링크에 대응하는 서브캐리어 간격이며, 상기 SCS_UL_Rx는 상기 제2 노드의 업링크 수신 링크에 대응하는 서브캐리어 간격이고, 상기 SCS_DL_Rx는 상기 제2 노드의 다운링크 수신 링크에 대응하는 서브캐리어 간격인 것을 특징으로 하는 타이밍 정보 구성 방법.
  74. 제2 노드의 타이밍 정보를 사전 정의 또는 구성하도록 설정된 구성 모듈을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 장치.
  75. 사전 정의 또는 구성되는 방식을 사용하여 제2 노드의 타이밍 정보를 결정하도록 설정된 결정 모듈을 포함하며, 여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 장치.
  76. 프로세서 및 컴퓨터 판독가능 저장매체를 포함하고, 상기 컴퓨터 판독가능 저장매체에는 명령이 저장되며, 상기 명령이 상기 프로세서에 의해 실행되어 제 1 항 내지 제 73 항 중 어느 한 항에 따른 방법을 구현하는 것을 특징으로 하는 타이밍 정보 구성 장치.
  77. 컴퓨터 프로그램을 포함하며, 상기 컴퓨터 프로그램은 프로세서에 의해 실행되어 제 1 항 내지 제 73 항 중 어느 한 항에 따른 방법을 구현하는 것을 특징으로 하는 컴퓨터 판독가능 저장매체.
  78. 제2 노드의 타이밍 정보를 사전 정의 또는 구성하도록 설정된 제1 노드;
    사전 정의하는 방식 또는 구성되는 방식을 사용하여 상기 제2 노드의 타이밍 정보를 결정하도록 설정된 제2 노드; 를 포함하며,
    여기서, 상기 타이밍 정보는, 타이밍 모드, 기준 타이밍 얼라인 모드, 타임 어드밴스 TA 구성 모드, TA값, TA값의 오프셋, 다운링크 송신 링크에 얼라인되기 위해 업링크 송신 링크가 어드밴스 또는 지연되게 오프셋되는 직교 분할 다중화(OFDM) 심볼 수, 다운링크 수신 링크에 얼라인되기 위해 업링크 수신 링크가 어드밴스 또는 지연되게 오프셋되는 OFDM 심볼 수 중 적어도 하나를 포함하는 것을 특징으로 하는 타이밍 정보 구성 시스템.
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