KR20210095012A - 반도체 발광 다이오드 및 그 제조 방법 - Google Patents

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KR20210095012A
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light emitting
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최준희
김낙현
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한주헌
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Abstract

반도체 발광 다이오드 및 그 제조 방법을 제공한다. 반도체 발광 다이오드는 제1 반도체층, 제1 반도체층에 이격 배열되며 각각의 폭이 상기 제1 반도체층의 폭보다 작은 복수 개의 활성 요소 및 복수 개의 활성 요소상에 배치되는 제2 반도체층을 포함한다.

Description

반도체 발광 다이오드 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING DIODE AND MANUFACTURING METHOD OF THE SAME}
개시된 실시예들은 반도체 발광 다이오드 및 그 제조 방법에 관한 것이다.
발광 다이오드(LED)는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 사용되고 있다. 특히, 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 갈륨 질화물(InAlGaN) 등과 같은 3족 질화물 기반의 LED는 광을 출력하는 반도체 발광소자로 역할을 하고 있다.
발광 효율이 향상된 반도체 발광 다이오드 및 그 제조 방법을 제공한다.
격자 불일치가 큰 활성층을 포함하는 반도체 발광 다이오드 및 그 제조 방법을 제공한다.
일 유형에 따르면, 반도체 발광 다이오드는, 제1 반도체층; 상기 제1 반도체층에 이격 배열되며, 각각의 폭이 상기 제1 반도체층의 폭보다 작은 복수 개의 활성 요소; 및 상기 복수 개의 활성 요소상에 배치되는 제2 반도체층을 포함한다.
그리고, 상기 복수 개의 활성 요소 각각은, 일단이 상기 제1 반도체층에 접하고 타단은 상기 제2 반도체층에 접할 수 있다.
또한, 상기 복수 개의 활성 요소는 상기 제1 반도체층의 폭 방향과 나란한 방향으로 배열될 수 있다.
그리고, 상기 복수 개의 활성 요소 각각은, 스트레인 상태일 수 있다.
또한, 상기 복수 개의 활성 요소 각각의 폭은, 10nm이상 100nm이하일 수 있다.
그리고, 상기 복수 개의 활성 요소간의 피치는, 20nm 이상 300nm이하일 수 있다.
또한, 상기 제1 반도체층은, 상기 복수 개의 활성 요소 각각과 접하면서 이격 배치되는 복수 개의 제1 반도체 요소; 및 상기 복수 개의 제1 반도체 요소와 접하는 제1 반도체 공통층;을 포함할 수 있다.
그리고, 상기 복수 개의 제1 반도체 요소와 상기 제1 반도체 공통층은 동일한 물질로 형성될 수 있다.
또한, 상기 제2 반도체층은, 상기 복수 개의 활성 요소와 접하면서, 이격 배치되는 복수 개의 제2 반도체 요소;를 포함할 수 있다.
그리고, 상기 제2 반도체층은, 상기 복수 개의 제2 반도체 요소 각각과 접하는 제2 반도체 공통층;을 더 포함할 수 있다.
또한, 상기 복수 개의 활성 요소 사이에 배치되는 절연층;을 더 포함할 수 있다.
그리고, 상기 절연층은, 메쉬 구조를 포함할 수 있다.
또한, 상기 복수 개의 활성 요소 각각은, InxGa1-xN (0≤x≤1)을 포함할 수 있다.
그리고, 상기 복수 개의 활성 요소 각각의 In함량은 35%이상일 수 있다.
또한, 상기 복수 개의 활성 요소 각각은, 적색광을 방출할 수 있다.
한편, 일 실시에에 따른 디스플레이 장치는, 기판; 상기 기판상에 배치되며, 복수 개의 발광 다이오드를 포함하는 표시 소자층; 및 상기 복수 개의 발광 다이오드와 전기적으로 연결된 복수 개의 트랜지스터를 포함하며, 상기 복수 개의 발광 다이오드를 구동시키는 구동 소자층;을 포함하고, 상기 복수 개의 발광 다이오드 중 적어도 하나는, 이격 배치되는 제1 및 제2 반도체층과 상기 제1 및 제2 반도체층 사이에서 이격 배열되며 각각의 폭이 상기 제1 반도체층의 폭보다 작은 복수 개의 활성 요소;를 포함한다.
그리고, 상기 제1 반도체층과 접하는 제1 전극; 및 상기 제2 반도체층과 접하는 제2 전극;을 더 포함할 수 있다.
또한, 상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 일방향으로 순차적으로 배열될 수 있다.
그리고, 상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 상기 기판의 두께 방향과 수직한 방향으로 배열될 수 있다.
또한, 상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 상기 기판의 두께 방향과 나란한 방향으로 배열될 수 있다.
그리고, 상기 복수 개의 활성 요소 각각은, 일단은 상기 제1 반도체층에 접하고 타단은 상기 제2 반도체층에 접할 수 있다.
또한, 상기 복수 개의 활성 요소 각각은, 스트레인 상태일 수 있다.
그리고, 상기 복수 개의 활성 요소 각각의 폭은, 10nm이상 100nm이하일 수 있다.
또한, 상기 제1 반도체층은, 상기 복수 개의 활성 요소 각각과 접하면서 이격 배치되는 복수 개의 제1 반도체 요소; 및 상기 복수 개의 제1 반도체 요소와 접하는 제1 반도체 공통층;을 포함할 수 있다.
그리고, 상기 제1 반도체층 상에서 상기 복수 개의 활성 요소 사이에 배치되는 절연층;을 더 포함할 수 있다.
또한, 상기 절연층은, 메쉬 구조를 포함할 수 있다.
그리고, 상기 복수 개의 활성 요소 각각은, InxGa1-xN (0.35≤x≤1)을 포함할 수 있다.
또한, 상기 복수 개의 활성 요소 각각은, 적색 광을 방출할 수 있다.
한편, 일 실시예에 따른 반도체 발광 다이오드의 제조 방법은, 기판상에 제1 반도체 공통층을 형성하는 단계; 상기 제1 반도체 공통층상에 복수 개의 개구를 포함하는 절연층을 형성하는 단계; 상기 복수 개의 개구 내에 복수 개의 활성 요소를 형성하는 단계; 및 상기 복수 개의 활성 요소 상에 제2 반도체층을 형성하는 단계;를 포함한다.
그리고, 상기 복수 개의 활성 요소를 형성하기 전에 상기 복수 개의 개구 내에 복수 개의 제1 반도체 요소를 형성하는 단계;를 더 포함할 수 있다.
또한, 상기 제2 반도체층을 형성하는 단계는, 상기 복수 개의 개구 내에 복수 개의 제2 반도체 요소를 형성하는 단계;를 포함할 수 있다.
그리고, 상기 제2 반도체층을 형성하는 단계는, 상기 복수 개의 제2 반도체 요소 및 상기 절연층과 접하는 제2 반도체 공통층을 형성하는 단계;를 더 포함할 수 있다.
도 1은 일 실시예에 따른 반도체 발광 다이오드를 나타내는 단면도이다.
도 2는 종래 활성층의 파장에 따른 발광 효율을 나타내는 그래프이다.
도 3a는 릴렉스 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상분리 상태를 나타내는 그래프이다.
도 3b는 스트레인 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상분리 상태를 나타내는 그래프이다.
도 4는 일 실시예에 따른 물질별 스트레인을 유지할 수 있는 폭 및 두께의 관계를 도시한 도면이다.
도 5는 일 실시예에 따른 발광 다이오드를 포함하는 발광 소자를 나타내는 도면이다.
도 6a 내지 도 6h는 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하는 도면이다.
도 7a 내지 도 7c는 다른 실시예에 따른 발광 소자를 제조하는 방법을 설명하는 도면이다.
도 8은 다른 실시예에 따른 발광 다이오드를 나타내는 도면이다.
도 9는 또 다른 실시예에 따른 발광 다이오드를 나타내는 도면이다.
도 10a 내지 도 10g는 다른 실시예에 따른 발광 다이오드를 포함하는 발광 소자를 제조하는 방법을 설명하는 도면이다.
도 11은 또 다른 실시예에 따른 발광 소자를 도시한 도면이다.
도 12는 또 다른 실시예에 따른 발광 소자를 도시한 도면이다.
도 13는 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
도 14는 일 실시예에 따른 디스플레이 장치의 일부를 나타내는 도면이다.
도 15는 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 도면이다.
도 16은 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 발광 다이오드를 나타내는 단면도이다. 도 1에 도시된 바와 같이, 반도체 발광 다이오드(100)는 무기물 기반의 LED (Light Emitting Diode)일 수 있으며, 발광 다이오드(100)에 포함된 물질에 따라 특정 파장의 광을 방출할 수 있다. 발광 다이오드(100)는 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)을 포함할 수 있다.
제1 반도체층(110)은, 예를 들면, n형 반도체를 포함할 수 있다. 하지만 반드시 이에 한정되는 것은 아니며, 경우에 따라 제1 반도체층(110)은 p형 반도체를 포함할 수도 있다. 제1 반도체층(110)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 이러한 제1 반도체층(110)은 단층 또는 다층 구조를 가질 수 있다. 예컨대, 제1 반도체층(110)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
활성층(120)은 제1 반도체층(110)의 상부 표면에 배치될 수 있다. 활성층(120)은 전자와 정공이 결합하면서 광을 발생시킬 수 있으며, 다중 양자 우물(MQW; Multi-Quantum Well) 구조 또는 단일 양자 우물(SQW; Single-Quantum Well) 구조를 가질 수 있다. 이러한 활성층(120)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, InGaN, GaN, AlGaN, AlInGaN 등을 포함할 수 있다. 활성층(120)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
제2 반도체층(130)은 활성층(120)상에 제공되며, 제1 반도체층(110)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(130)은 p형 반도체층을 포함할 수 있다. 제2 반도체층(130)은, 예컨대, InAlGaN, GaN, AlGaN 및/또는 InGaN을 포함하며, Mg 등과 같은 도전성 도펀트가 도핑된 반도체층일 수 있다.
발광 다이오드(100)는 상술한 제1 반도체층(110), 활성층(120), 및 제2 반도체층(130) 외에도 각 층의 상부 및/또는 하부에 또 다른 클래드층 및/또는 전극을 더 포함할 수 있다.
활성층(120)내의 물질 함량에 따라 방출되는 광의 파장이 다를 수 있다. In의 함량이 많을수록 방출되는 광의 파장은 커진다. 예를 들어, 활성층(120)의 In 함량이 약 15%인 경우, 활성층(120)은 약 450nm의 청색광을 방출하고, 활성층(120)의 In 함량이 약 25%인 경우, 활성층(120)은 약 520nm의 녹색광을 방출할 수 있다. 그리고, 활성층(120)의 In 함량이 약 35%인 경우, 활성층(120)은 약 630nm의 적색광을 방출할 수 있다.
한편, 종래의 활성층은 In 함량이 많아져서 방출되는 광의 파장이 커질수록 발광 다이오드의 효율이 급격히 떨어진다. 도 2는 종래 활성층의 파장에 따른 발광 효율을 나타내는 그래프이다. 도 2에 도시된 바와 같이, 활성층이 약 450nm의 청색광을 방출하는 물질로 형성된 경우, 활성층 외부 양자 효율(External Quantum Efficiency)의 최대값은 약 0.7이다. 그러나, 활성층이 약 630nm의 적색광을 방출하는 물질로 형성된 경우, 활성층 외부 양자 효율의 최대값은 0.1보다 작아진다. 이는 In의 함량이 많아질수록, 활성층내 물질들, 예를 들어, InGaN과 GaN간의 격자 불일치(lattice mismatch)가 발생하기 때문이다. 이러한 격자 불일치는 활성층내 물질에 스트레인을 유발하거나, 결함(defect)을 발생시킬 수 있고, 스트레인은 활성층의 상분리 상태를 변경시킬 수 있다.
도 3a는 릴렉스 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상분리 상태를 나타내는 그래프이고, 도 3b는 스트레인 상태에 있는 InxGa(1-y)N의 물질 함량에 따른 상분리 상태를 나타내는 그래프이다.
도 3a 및 도 3b에 도시된 바와 같이, 릴렉스된 상태에 있는 InxGa(1-y)N이 0.5이하의 In 함량을 포함하는 경우, 온도에 따라 InxGa(1-y)N은 스피노달 상태 또는 바이노달 상태일 수 있다. 특히, In 함량이 약 0.3 내지 0.5인 경우 대부분의 온도 범위에서 InxGa(1-y)N가 스피노달 상태에 있게 된다. 스피노달 상태에서는 활성층이 불안정해질 수 있으며, 이러한 활성층을 포함하는 발광 다이오드 제조 공정에 제약 사항이 될 수 있음을 의미한다.
도 3b에 따르면, 스트레인 상태에 있는 InxGa(1-y)N가 0.5이하, 예를 들어, 0.3 내지 0.5의 In 함량을 포함하는 경우 활성층은 모든 온도 범위에서 바이노달 상태에 있게 된다. 따라서, In 함량이 0.5이하이고 스트레인 상태에 있으면 InxGa(1-y)N은 온도와 상관없이 안정적인 상태를 유지할 수 있음을 의미한다. 이러한 스트레인 상태는 활성층이 격자 불일치를 가지게 되면 획득될 수 있다.
한편, 격자 불일치에 의해 발생하는 스트레인은, 활성층의 두께가 두꺼워져 디스로케이션(dislocation)과 같은 결함을 만들면 소멸될 수 있다. 따라서, 결함이 발생하지 않는 스트레인 상태를 유지하는 활성층을 획득하는 것이 바람직하다.
스트레인을 갖는 활성층의 폭 및 두께는 활성층내 물질들의 격자 상수에 의해 결정될 수 있다. 도 4는 일 실시예에 따른 물질별 스트레인을 유지할 수 있는 폭 및 두께의 관계를 도시한 도면이다. 도 4에 도시된 바와 같이, 물질에 따라 스트레인을 유지할 수 있는 폭 및 두께가 달라짐을 확인할 수 있다. 또한, 같은 물질이라 할지라도 폭이 커질수록 스트레인을 유지할 수 있는 두께는 작아진다. 예를 들어, GaN층상에 150nm이상의 폭을 갖는 In0.5Ga0.5N을 적층하고자 한다면, 약 0.5nm이하의 두께로 적층하여야 In0.5Ga0.5N이 스트레인을 유지할 수 있다. 그러나, 0.5nm이하의 두께로 층을 적층하는 것은 공정상 많은 어려움을 야기한다.
이와 같은 공정상의 어려움을 극복하기 위해 활성층의 폭을 줄여서 스트레인을 유지할 수 있다. 예를 들어, 1nm 이상의 두께로 In0.5Ga0.5N을 적층하고자 한다면, 폭을 30nm이하로 형성함으로써 결함 발생을 줄이고 스트레인을 유지할 수 있다. 특히, 격자 불일치(lattice mismatch)가 큰 물질들을 적층하는 경우, 폭을 제한하는 것이 결함 발생을 효과적으로 줄일 수 있다.
따라서, 일 실시예에 따른 활성층(120)은 폭이 나노 크기인 복수 개의 활성 요소(122)를 포함할 수 있다. 다시 도 1를 참조하면, 활성층(120)은 제1 반도체층(110)상에 이격 배치되는 복수 개의 활성 요소(122)를 포함할 수 있다. 복수 개의 활성 요소(122)는 제1 반도체층(110)의 폭(W1) 방향과 나란한 방향으로 1차원 또는 2차원으로 배열될 수 있다.
각 활성 요소(122)의 폭(W2)은 나노 크기일 수 있다. 예를 들어, 활성 요소(122)의 폭(W2)은 약 10nm 이상 약 100nm이하일 수 있다. 그리고, 활성 요소(122)간의 피치(P)는 10㎛이하, 예를 들어, 약 20nm이상 약 300nm이하일 수 있다. 각 활성 요소(122)의 두께는 1nm이상 100nm이하일 수 있다. 이와 같이, 활성 요소(122)의 폭(W2)이 작기 때문에 활성 요소(122)내 격자 불일치 또는 활성 요소(122)와 제1 및 제2 반도체층(110, 130)간의 격자 불일치가 크더라도 결함 발생을 줄일 수 있다.
이처럼 활성층(120)이 폭이 작은 복수 개의 활성 요소(122)로 구성되면, In의 함량이 높은 경우에도 결함 발생이 방지되어 광 효율이 높은 광이 방출될 수 있다. 예를 들어 활성 요소(122)는 InxGa1-xN (0≤x≤1)을 포함할 수 있으며, In함량은 적색광을 방출할 수 있는 35%이상일 수 있다.
한편, 제1 반도체층(110)은 제1 반도체 공통층(112) 및 제1 반도체 공통층(112)상에서 이격 배치되는 복수 개의 제1 반도체 요소(114)를 포함할 수 있다. 제1 반도체 공통층(112) 및 복수 개의 제1 반도체 요소(114)는 동일한 물질로 형성될 수 있으며, 제1 반도체 공통층(112)의 폭(W1)은 발광 다이오드(100)의 폭일 수 있다. 제1 반도체 공통층(112)은 약 1㎛이하, 예를 들어, 약 600nm이하의 폭을 가질 수 있다
복수 개의 제1 반도체 요소(114)는 제1 반도체 공통층(112)상에서 이격 배치될 수 있으며, 각각이 활성 요소(122)와 중첩되게 배치되고 접촉할 수 있다. 제1 반도체 요소(114) 각각의 폭(W2)은 활성 요소(122)의 폭(W2)과 동일할 수 있다. 예를 들어, 제1 반도체 요소(114)의 폭(W2)은 약 10nm 이상 약 100nm이하일 수 있다. 그리고, 제1 반도체 요소(114)간의 피치(P)는 10㎛이하, 예를 들어, 약 20nm이상 약 300nm이하일 수 있다. 제1 반도체 요소(114)는 활성 요소(122)가 성장할 때 씨드층 역할을 하며, 폭이 좁기 때문에 제1 반도체 요소(114)와 활성 요소(122)간의 격자 불일치가 있더라도 결함을 발생시키지 않을 수 있다.
이상과 같이, 제1 반도체층(110)은 제1 반도체 공통층(112)과 제1 반도체 요소(114)를 포함하며, 폭이 넓은 제1 반도체 공통층(112)을 통해 활성층(120)에 안정적으로 전자 또는 정공을 제공하고 폭이 좁은 제1 반도체 요소(114)를 통해 활성 요소(122)에서의 결함 발생을 방지할 수 있다.
제2 반도체층(130)은 이격 배치되는 복수 개의 제2 반도체 요소(132)를 포함할 수 있다. 제2 반도체 요소(132) 각각은 활성 요소(122)와 중첩되게 배치되고 접촉할 수 있으며, 각각의 폭은 활성 요소(122)의 폭과 동일할 수 있다. 제2 반도체 요소(132)의 폭은 약 10nm 이상 약 100nm이하이고, 제2 반도체 요소(132)간의 피치(P)는 10㎛이하, 예를 들어, 약 20nm이상 약 300nm이하일 수 있다. 제2 반도체 요소(132)와 활성 요소(122)간의 격자 불일치가 있더라도 제2 반도체 요소(132)의 폭이 좁기 때문에 결함이 발생하지 않을 수 있다.
도 5는 일 실시예에 따른 발광 다이오드를 포함하는 발광 소자를 나타내는 도면이다. 도 5에 도시된 바와 같이, 발광 소자(200)는 기판(210), 기판(210)상에 배치되는 발광 다이오드(100) 및 발광 다이오드(100)와 접하는 제1 및 제2 전극(220, 230)을 포함할 수 있다.
기판(210)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(210)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다. 기판(210)에는 발광 다이오드(100)를 구동시킬 수 있는 트랜지스터 등이 포함될 수도 있다.
발광 다이오드(100)는 도 1에 도시된 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)을 포함할 수 있다. 도 1에서 설명한 바와 같이, 제1 반도체층(110)은 제1 반도체 공통층(112) 및 복수 개의 제1 반도체 요소(114)를 포함하고, 활성층(120)은 복수 개의 활성 요소(122)를 포함하며, 제2 반도체층(130)은 복수 개의 제2 반도체 요소(132)를 포함할 수 있다. 발광 다이오드(100)의 각 구성요소에 대해서는 앞서 설명하였는 바, 구체적인 설명은 생략한다.
발광 다이오드(100)의 두께 방향과 기판(210)의 두께 방향은 서로 수직일 수 있다. 예를 들어, 도 5와 같이 기판(210)의 두께 방향과 수직한 방향으로 발광 다이오드(100)의 제1 반도체층(110), 활성층(120) 및 제2 반도체층(130)이 순차적으로 배열될 수 있다. 기판(210)의 두께 방향으로 중첩된 복수 개의 활성 요소(122)에서 원하는 파장의 광이 방출될 수 있다.
제1 및 제2 전극(220, 230)은 기판(210)상에 배치될 수 있다. 제1 및 제2 전극(220, 230)은 발광 다이오드(100)를 사이에 두고 서로 이격될 수 있으며, 제1 전극(220)은 제1 반도체층(110)에 접하게 배치되고 제2 전극(230)은 제2 반도체층(130)에 접하게 배치될 수 있다. 제1 및 제2 전극(220, 230)은 동일 평면 상에 배치될 수 있으며, 동일한 두께를 가질 수 있다. 제1 및 제2 전극(220, 230)이 동일한 두께를 가지면, 발광 다이오드(100)가 제1 및 제2 전극(220, 230)에 보다 안정적으로 연결될 수 있다.
제1 및 제2 전극(220, 230)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
도 6a 내지 도 6h는 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하는 도면이다.
먼저, 도 6a에 도시된 바와 같이, 베이스 기판(310)상에 제1 반도체 공통층(112)을 형성할 수 있다. 베이스 기판(310)은 발광 다이오드(100)를 성장시키기 위한 기판이 될 수 있다. 베이스 기판(310)은 일반적인 반도체 공정에서 사용되는 다양한 재질을 포함할 수 있다. 예를 들면, 베이스 기판(310)으로는 실리콘 기판 또는 사파이어 기판이 사용될 수 있다.
제1 반도체 공통층(112)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다. 제1 반도체 공통층(112)은 약 5㎛이하의 두께로 형성될 수 있다.
그리고, 제1 반도체 공통층(112)상에 복수 개의 개구(h)를 포함하는 절연층(320)을 형성할 수 있다. 절연층(320)은 복수 개의 개구(h)를 포함하는 메쉬 구조일 수 있다. 예를 들어, 제1 반도체 공통층(112)상에 절연 물질층을 형성한 다음 개구(h)를 패터닝할 수 있다. 개구(h)의 크기는 약 10nm 이상 약 100nm이하일 수 있으며, 개구(h)의 형태는 원형, 타원형 및/또는 다각형일 수도 있다. 복수 개의 개구(h)는 1차원 또는 2차원으로 배열될 수 있으며, 동일한 또는 다른 크기를 가질 수 있다. 개구(h)의 형상 및 폭 등은 이후 형성되는 제1 반도체 요소(114), 활성 요소(122), 제2 반도체 요소(132)의 형상 및 폭 등을 결정할 수 있다.
도 6b에 도시된 바와 같이, 복수 개의 개구(h) 내에 제1 반도체 물질, 활성 물질 및 제2 반도체 물질을 성장시킴으로써 제1 반도체 요소(114), 활성 요소(122) 및 제2 반도체 요소(132)를 형성할 수 있다. 제1 반도체 요소(114), 활성 요소(122) 및 제2 반도체 요소(132)도 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다.
도 6c에 도시된 바와 같이, 절연층(320)상에 일정 간격(H)으로 이격된 마스크(330)를 배치시킬 수 있다. 이렇게 이격 배치된 마스크(330)의 폭은 발광 다이오드(100)의 폭(W1)을 결정할 수 있으며, 예를 들어, 약 600nm이하일 수 있다.
도 6d에 도시된 바와 같이, 기판(310)상에 적층된 물질 중 마스크(330)와 중첩되지 않는 영역(H)에 있는 물질은 에칭함으로써 제거할 수 있다.
도 6e에 도시된 바와 같이, 마스크(330)가 제거될 수 있다. 복수 개의 발광 다이오드를 획득하기 위해 마스크(330)를 이용하는 공정을 도 6c 내지 도 6e에서 설명하였다. 하나의 발광 다이오드를 제조할 때에는 이러한 마스크(330)를 이용하는 공정이 필요하지 않아 도 6c 내지 도 6e의 과정이 생략될 수 있다.
다음, 도 6f에 도시된 바와 같이, 절연층(320)을 에칭시킴으로써 제거할 수 있다.
도 6g에 도시된 바와 같이, 발광 다이오드(100)는 기판(310)에서 분리된 다음 기판(210)에 전사될 수 있다.
도 6h에 도시된 바와 같이, 기판(210)상에 제1 및 제2 전극(220, 230)을 형성할 수 있다. 제1 전극(220)은 발광 다이오드(100)의 제1 반도체층(110)에 접하도록 제2 전극(230)은 발광 다이오드(100)의 제2 반도체층(130)에 접하도록 형성할 수 있다.
도 6g 및 도 6h에서는 기판(210)상에 발광 다이오드를 전사시킨 후 제1 및 제2 전극(220)을 형성한다고 하였으나, 이에 한정되지 않는다. 기판(210)상에 전극을 형성한 후 발광 다이오드가 전사될 수도 있다.
도 7a 내지 도 7c는 다른 실시예에 따른 발광 소자를 제조하는 방법을 설명하는 도면이다.
도 7a에 도시된 바와 같이, 기판(210)상에 제1 및 제2 서브 전극(221, 231)을 형성하고, 제1 및 제2 서브 전극(221, 231) 사이의 영역에 발광 다이오드(100)를 포함하는 용액(S)을 산포시킬 수 있다. 용액(S)의 산포는 잉크젯 프린트 방식이 이용될 수 있으나, 이에 한정되지 않는다.
도 7b에 도시된 바와 같이, 제1 및 제2 서브 전극(221, 231) 사이에 전계를 인가하면, 전계의 의해 발광 다이오드(100)는 제1 및 제2 서브 전극(221, 231) 사이에 자가 정렬할 수 있다. 용액(S)을 산포한 후 전계를 하는 대신에, 제1 및 제2 서브 전극(221, 231) 사이에 전계를 인가한 상태에서 발광 다이오드(100)를 포함한 용액(S)을 산포시킬 수도 있다.
발광 다이오드(100)가 자가 정렬되면, 도 7c에 도시된 바와 같이, 제1 서브 전극(221)상에는 제1 서브 전극(221)과 대응하는 발광 다이오드(100)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 제1 컨택 전극(222)을 형성하고, 제2 서브 전극(231) 상에는 제2 서브 전극(231)과 대응하는 발광 다이오드(100)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 제2 컨택 전극(232)을 형성할 수 있다. 제1 및 제2 컨택 전극(222, 232) 각각은 제1 및 제2 서브 전극(221, 231)과 발광 다이오드(100)에 저항성 접촉할 수 있다. 여기서 제1 서브 전극(221) 및 제1 컨택 전극(222)을 제1 전극이라 칭하고, 제2 서브 전극(231) 및 제2 컨택 전극(232)을 제2 전극이라 칭할 수 있다.
도 8은 다른 실시예에 따른 발광 다이오드를 나타내는 도면이다. 도 1과 도 8을 비교하면, 도 8의 발광 다이오드(100a)는 복수 개의 활성 요소(122) 사이에 절연층(140)을 더 포함할 수 있다. 절연층(140)은 메쉬 구조를 포함할 수 있다. 도 8에 포함된 절연층(140)은 도 6b 단계에서 형성된 절연층(320)일 수도 있고, 도 6f에서 절연층(320)이 제거된 후 다른 절연 물질로 형성된 절연층일 수도 있다.
도 9는 또 다른 실시예에 따른 발광 다이오드를 나타내는 도면이다. 도 8과 도 9를 비교하면, 도 9에 도시된 발광 다이오드(100b)의 제2 반도체층(130a)은 제2 반도체 공통층(134)을 더 포함할 수 있다. 제2 반도체 공통층(134)는 제2 반도체 요소(132)와 동일한 물질로 형성될 수 있다. 제2 반도체 공통층(134)에 전극이 연결됨으로써 활성층(120)에 안정적으로 전자 또는 정공이 공급될 수 있다.
도 10a 내지 도 10h는 다른 실시예에 따른 발광 다이오드를 포함하는 발광 소자를 제조하는 방법을 설명하는 도면이다. 이하에서는 도 6a 내지 도 6h에서 설명한 발광 소자의 제조 방법과 차이점 중심으로 설명한다.
먼저, 도 10a에 도시된 바와 같이, 베이스 기판(310)상에 제1 반도체 공통층(112)을 형성할 수 있다. 베이스 기판(310)은 발광 다이오드(100)를 성장시키기 위한 기판이 될 수 있다. 베이스 기판(310)은 일반적인 반도체 공정에서 사용되는 다양한 재질을 포함할 수 있다. 그리고, 제1 반도체 공통층(112)상에 복수 개의 개구(h)를 포함하는 절연층(320)을 형성할 수 있다.
도 10b에 도시된 바와 같이, 복수 개의 개구(h)내에 제1 반도체 물질, 활성 물질 및 제2 반도체 물질을 성장시킴으로써 제1 반도체 요소(114), 활성 요소(122) 및 제2 반도체 요소(132)를 형성할 수 있다. 그리고, 절연층(320) 및 제2 반도체 요소(132)상에 제2 반도체 공통층(134)을 더 형성할 수 있다. 제2 반도체 공통층(134)은 제2 반도체 요소(132)와 동일한 방법으로 형성될 수 있다.
도 10c에 도시된 바와 같이, 절연층(320) 및 제2 반도체 요소(132)상에 일정 간격으로 마스크(330)를 배치시킬 수 있다. 마스크(330)의 폭은 발광 다이오드의 폭을 결정할 수 있다. 도 10d에 도시된 바와 같이, 기판(210)상에 적층된 물질 중 마스크(330)와 중첩되지 않는 영역(H)의 물질을 제거할 수 있다. 그리고 나서, 도 10e에 도시된 바와 같이, 마스크(330)를 제거할 수 있다.
다음, 도 10f에 도시된 바와 같이, 기판(210)상에 발광 다이오드(100b)를 전사하고, 도 10g에 도시된 바와 같이, 기판(210)상에 제1 및 제2 전극(220, 230)을 형성할 수 있다.
도 11은 또 다른 실시예에 따른 발광 소자를 도시한 도면이다.
도 11에 도시된 바와 같이, 기판(210)상에 제1 전극(220a), 발광 다이오드(100b) 및 제2 전극(230a)이 기판(210)의 두께 방향으로 순차적으로 배열될 수 있다. 제1 전극(220a), 발광 다이오드(100b) 및 제2 전극(230a)은 앞서 설명한 바와 동일한 바 구체적인 설명은 생략한다.
도 12는 또 다른 실시예에 따른 발광 소자를 도시한 도면이다.
도 12에 도시된 바와 같이, 발광 소자(200c)는 기판(210), 발광 다이오드(100c), 제1 및 제2 전극(220b, 230b)을 포함할 수 있다. 발광 다이오드(100c)는 제1 반도체층(110a) 및 이격 배치되는 복수 개의 활성 요소(122) 및 제2 반도체층(130)을 포함할 수 있다. 제1 반도체층(110a)은 제1 반도체 공통층(112a) 및 복수 개의 제1 반도체 요소(114)를 포함할 수 있다. 복수 개의 활성 요소(122)사이에는 절연층이 배치될 수 있다.
제1 전극(220b)은 제1 반도체 공통층(112a)상에, 제1 반도체 요소(114)의 제1 반도체 공통층(112a)과 동일한 평면상에 배치될 수 있다. 제2 전극(230b)은 제2 반도체층(130)상에 배치될 수 있다.
상술한 발광 다이오드(100, 100a, 100b, 100c)는 다양한 디스플레이 장치의 발광원으로 이용될 수 있다. 일 예로, 발광 다이오드(100, 100a, 100b, 100c)는, 조명 장치나 자발광 디스플레이 장치에 적용될 수 있다.
도 13는 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다. 도 13을 참조하면, 서브 화소(SP)는 발광 다이오드(LD)와, 이에 접속되어 발광 다이오드(LD)를 구동하는 구동 회로(C)를 포함할 수 있다.
발광 다이오드(LD)의 제1 전극(예컨대, 애노드 전극)은 구동 회로(C)를 경유하여 제1 전원(VDD)에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 제2 전원(VSS)에 접속된다. 발광 다이오드는 앞서 기술한 구조를 가질 있다.
제1 전원(VDD) 및 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제2 전원(VSS)은 제1 전원(VDD)의 전위보다 발광 다이오드(LD)의 문턱 전압 이상 낮은 전위를 가질 수 있다.
발광 다이오드(LD)은 구동 회로(C)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 13에서는 서브 화소(SP)에 하나의 발광 다이오드(LD)만이 포함되는 실시예를 개시하였으나, 서로 병렬 연결되는 복수의 발광 다이오드를 포함할 수도 있다.
구동 회로(C)는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 구동 회로(C)의 구조가 도 13에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터선(D)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 제1 트랜지스터(M1)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 주사선(S)에 접속된다.
이와 같은 제1 트랜지스터(M1)는, 주사선(S)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(D)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터선(D)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 제1 전원(VDD)에 접속되고, 제2 전극은 발광 다이오드(LD)의 제1 전극에 접속된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 다이오드(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 13에서는 데이터 신호를 서브 화소(SP) 내부로 전달하기 위한 제1 트랜지스터(M1)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 다이오드(LD)로 공급하기 위한 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 구동 회로(C)를 도시하였다. 하지만, 이에 한정되는 것은 아니며 구동 회로(C)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(C)는 제2 트랜지스터(M2)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 다이오드(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 13에서는 구동 회로(C)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 이에 한정되지는 않는다. 구동 회로(C)에 포함되는 제1 트랜지스터(M1) 및/또는 제2 트랜지스터(M2)는 N타입의 트랜지스터로 변경될 수도 있다.
도 14는 일 실시예에 따른 디스플레이 장치의 일부를 나타내는 도면이다. 도 14를 참조하면, 디스플레이 장치(1000)는 복수의 화소들이 제공된 기판(410)을 포함할 수 있다. 하나의 화소는 기판(410) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3)는 하나의 화소에서 영상을 표시하는 화소 영역이며 광이 출사되는 발광 영역일 수 있다.
제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 기판(410), 구동 소자층(420), 표시 소자층(430), 커버 구조층(440)을 포함할 수 있다.
기판(410)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(410)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
구동 소자층(420)는 기판(410) 상에 배치된 버퍼층(421), 버퍼층(421) 상에 배치된 트랜지스터(TFT), 구동 전압 배선(미도시)을 포함할 수 있다.
버퍼층(421)은 트랜지스터(TFT)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(421)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
버퍼층(421)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(421)은 기판(410)의 재료 및 공정 조건에 따라 생략될 수도 있다.
트랜지스터(TFT)는 표시 소자층(430)에 포함된 복수의 발광 다이오드(LD1, LD2, LD3)들 중 대응하는 발광 다이오드를 구동할 수 있다. 트랜지스터(TFT)는 반도체층(SC), 게이트 전극(G), 소스 전극(S), 및 드레인 전극(D)을 포함할 수 있다.
반도체층(SC)은 버퍼층(421) 상에 배치될 수 있다. 반도체층(SC)은 소스 전극(S)에 접촉되는 소스 영역과 드레인 전극(D)에 접촉되는 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SC)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(G)은 게이트 절연층(422)을 사이에 두고 반도체층(SC) 상에 제공될 수 있다.
소스 전극(S)과 드레인 전극(D) 각각은 층간 절연층(423)과 게이트 절연층(422)을 관통하는 컨택 홀을 통해 반도체층(SC)의 소스 영역 및 드레인 영역에 접촉될 수 있다.
트랜지스터(TFT) 상에는 보호층(424)이 제공될 수 있다.
표시 소자층(430)는 보호층(424)상에 제공된 복수 개의 발광 다이오드(LD1, LD2, LD3)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)에 있는 발광 다이오드(LD1)는 적색 광을 방출하고, 제2 서브 화소(SP2)에 있는 발광 다이오드(LD2)는 녹색 광을 방출하며, 제3 서브 화소(SP3)에 있는 발광 다이오드(LD3)는 청색 광을 방출할 수 있다. 발광 다이오드(LD1, LD2, LD3)의 제조 과정에서 In의 함량을 조절함으로써 방출되는 광의 파장을 다르게 할 수 있다.
도면에는 발광 다이오드(LD1, LD2, LD3)로서 도 9에 도시된 발광 다이오드(100b)가 도시되어 있다. 이와 달리 제1 내지 제3 서브 화소(PS1, SP2, SP3)에 있는 발광 다이오드(LD1, LD2, LD3) 중 어느 하나는 발광 다이오드(100, 100a, 100c)의 구조를 가질 수 있다. 예를 들어, 적색 광을 방출하는 발광 다이오드는 앞서 기술한 구조의 발광 다이오드(100, 100a, 100b, 100c)일 수 있으며, 녹색 광을 방출하는 발광 다이오드 및 청색 광을 방출하는 발광 다이오드는 발광 다이오드(100, 100a, 100b, 100c)와 다른 구조의 발광 다이오드가 적용될 수도 있다.
표시 소자층(430)는 화소 정의막(431)을 더 포함할 수 있다. 화소 정의막(431)은 보호층(424) 상에 제공되며, 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에서 발광 영역을 구획할 수 있다. 화소 정의막(431)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 포함된 발광 다이오드(LD1, LD2, LD3)를 노출하는 개구부를 포함할 수 있다.
기판(410) 상에서 서로 인접한 두 개의 화소 정의막(431)은 일정 간격 이격될 수 있다. 예를 들어, 서로 인접한 두 개의 화소 정의막(431)은 발광 다이오드(LD1, LD2, LD3)의 길이 이상으로 기판(210) 상에서 이격될 수 있다. 화소 정의막(431)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 한정되는 것은 아니다.
화소 정의막(431)은 유기 재료를 포함하는 절연 물질일 수 있다. 예컨대, 화소 정의막(431)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin), 실란계 수지(silane based resin) 등을 포함할 수 있다.
화소 정의막(431)상에는 제1 절연층(432a)이 제공될 수 있다. 제1 절연층(432a)은 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각에 제공된 발광 다이오드(LD1, LD2, LD3) 각각의 상면 일부를 커버할 수 있다. 제1 절연층(432a)으로 인해, 각 발광 다이오드(LD1, LD2, LD3)의 제1 단부와 제2 단부는 외부로 노출될 수 있다.
제1 및 제2 전극(E1, E2)은 보호층(424)상에 배치될 수 있다. 제1 전극(E1)은 대응하는 발광 다이오드(LD)의 일단(예를 들어, 제1 반도체층)에 인접하게 배치되는 제1 서브 전극(EL1)과 제1 서브 전극(EL1)과 발광 다이오드(LD)의 일단을 전기적으로 연결시키는 제1 컨택 전극(CNE1)을 포함할 수 있다. 제2 전극(E2)은 대응하는 발광 다이오드(LD)의 타단(예를 들어, 제2 반도체층)에 인접하게 배치되는 제2 서브 전극(EL2) 및 제2 서브 전극(EL2)과 발광 다이오드(LD)의 일단을 전기적으로 연결시키는 제2 컨택 전극(CNE2)을 포함할 수 있다
이에 따라, 구동 전압이 제1 전극(E1)을 통해 대응하는 발광 다이오드(LD)에 인가되고 트랜지스터(TFT)의 전압이 제2 전극(E2)을 통해 대응하는 발광 다이오드(LD)에 인가될 수 있다. 결국, 발광 다이오드(LD)의 양측 단부에 제1 전극(E1)과 제2 전극(E2)을 통해 소정 전압이 인가됨에 따라, 발광 다이오드(LD)는 광을 출사할 수 있다. 발광 다이오드의 In 함량에 따라 방출되는 광의 파장이 다를 수 있다.
제1 및 제2 전극(E1, E2)상에 제2 절연층(432b) 및 제3 절연층(432c)이 제공될 수 있다.
제3 절연층(432c)상에는 오버 코트층(440)이 제공될 수 있다. 오버 코트층(440)은 그 하부에 배치된 구성 요소들에 의해 발생한 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(440)은 발광 다이오드로 산소 및 수분 등이 침투되는 것을 방지하는 봉지층일 수 있다.
한편, 각 서브 화소(SP1, SP2, SP3)의 발광 다이오드(LD1, LD2, LD3)가 동일한 파장의 광을 방출하는 경우, 디스플레이 장치는 컬러 변환층(미도시)을 더 포함할 수 있다. 컬러 변환층은 제1 내지 제3 컬러 변환 패턴을 포함할 수 있다. 여기서, 제1 내지 제3 컬러 변환 패턴 각각은 각 서브 화소에 대응될 수 있다. 예를 들어, 제1 컬러 변환 패턴은 제1 서브 화소(SP1)에 대응되고, 제2 컬러 변환 패턴은 제2 서브 화소(SP2)에 대응되며, 제3 컬러 변환 패턴은 제3 서브 화소(SP3)에 대응될 수 있다.
도 15는 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 도면이다. 도 14와 도 15를 비교하면, 도 15에 도시된 발광 다이오드(LD)의 제1 반도체층, 활성층 및 제2 반도체층은 기판(410)의 두께 방향에 나란하게 배열될 수 있다.
도 16은 또 다른 실시예에 따른 디스플레이 장치의 일부를 도시한 도면이다. 도 16에 도시된 바와 같이, 기판(410)상에 표시 소자층(430), 구동 소자층(420) 및 오버 코트층(440)이 순차적으로 배열될 수 있다. 도 15와 도 16을 비교하면, 표시 소자층(430)은 기판(410)과 구동 소자층(420) 사이에 배치될 수 있다. 도 16의 디스플레이 장치는 기판(410)상에 표시 소자층(430), 구동 소자층(420) 및 오버 코트층(440)을 모놀리식하게(monolithically) 순차적으로 형성할 수 있는 바, 제조 공정이 간소화될 수 있다. 또한, 도 16의 디스플레이 장치는 발광 다이오드(LD) 각각이 서로 다른 파장의 광을 방출함으로써 배면 발광 타입으로 구현될 수도 있다.
상술한 발광 다이오드를 포함하는 디스플레이 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 디스플레이 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
상술한 발광 다이오드, 이의 제조방법, 디스플레이 장치는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상술한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 권리 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 100a, 100b, 100c, 100d, LD: 발광 다이오드
110: 제1 반도체층
112, 112a: 제1 반도체 공통층
114: 제1 반도체 요소
120: 활성층
122: 활성 요소
130: 제2 반도체층
132: 제2 반도체 요소
134: 제2 반도체 공통층
140: 절연층
220: 제1 전극
230: 제2 전극

Claims (29)

  1. 제1 반도체층;
    상기 제1 반도체층에 이격 배열되며, 각각의 폭이 상기 제1 반도체층의 폭보다 작은 복수 개의 활성 요소; 및
    상기 복수 개의 활성 요소상에 배치되는 제2 반도체층;을 포함하는 반도체 발광 다이오드.
  2. 제 1항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    일단이 상기 제1 반도체층에 접하고 타단은 상기 제2 반도체층에 접하는 반도체 발광 다이오드.
  3. 제 1항에 있어서,
    상기 복수 개의 활성 요소는
    상기 제1 반도체층의 폭 방향과 나란한 방향으로 배열된 반도체 발광 다이오드.
  4. 제 1항에 있어서,
    상기 복수 개의 활성 요소의 폭에 대한 합은,
    상기 제1 반도체층의 폭보다 작은 반도체 발광 다이오드.
  5. 제 1항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    스트레인 상태인 반도체 발광 다이오드.
  6. 제 1항에 있어서,
    상기 복수 개의 활성 요소 각각의 폭은,
    10nm이상 100nm이하인 반도체 발광 다이오드.
  7. 제 1항에 있어서,
    상기 복수 개의 활성 요소간의 피치는,
    20nm 이상 300nm이하인 반도체 발광 다이오드.
  8. 제 1항에 있어서,
    상기 제1 반도체층은,
    상기 복수 개의 활성 요소 각각과 접하면서 이격 배치되는 복수 개의 제1 반도체 요소; 및
    상기 복수 개의 제1 반도체 요소와 접하는 제1 반도체 공통층;을 포함하는 반도체 발광 다이오드.
  9. 제 8항에 있어서,
    상기 복수 개의 제1 반도체 요소와 상기 제1 반도체 공통층은 동일한 물질로 형성된 반도체 발광 다이오드.
  10. 제 1항에 있어서,
    상기 제2 반도체층은,
    상기 복수 개의 활성 요소와 접하면서, 이격 배치되는 복수 개의 제2 반도체 요소;를 포함하는 반도체 발광 다이오드.
  11. 제 10항에 있어서,
    상기 제2 반도체층은,
    상기 복수 개의 제2 반도체 요소 각각과 접하는 제2 반도체 공통층;을 더 포함하는 반도체 발광 다이오드.
  12. 제 1항에 있어서,
    상기 복수 개의 활성 요소 사이에 배치되는 절연층;을 더 포함하는 반도체 발광 다이오드.
  13. 제 12항에 있어서,
    상기 절연층은,
    메쉬 구조를 포함하는 반도체 발광 다이오드.
  14. 제 1항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    InxGa1-xN (0≤x≤1)을 포함하는 반도체 발광 다이오드.
  15. 제 14항에 있어서,
    상기 복수 개의 활성 요소 각각의 In함량은 35%이상인 반도체 발광 다이오드.
  16. 제 1항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    적색 광을 방출하는 반도체 발광 다이오드.
  17. 기판;
    상기 기판상에 배치되며, 복수 개의 발광 다이오드를 포함하는 표시 소자층; 및
    상기 복수 개의 발광 다이오드와 전기적으로 연결된 복수 개의 트랜지스터를 포함하며, 상기 복수 개의 발광 다이오드를 구동시키는 구동 소자층;을 포함하고,
    상기 복수 개의 발광 다이오드 중 적어도 하나는,
    이격 배치되는 제1 및 제2 반도체층과 상기 제1 및 제2 반도체층 사이에서 이격 배열되며 각각의 폭이 상기 제1 반도체층의 폭보다 작은 복수 개의 활성 요소;를 포함하는 디스플레이 장치.
  18. 제 17항에 있어서,
    상기 제1 반도체층과 접하는 제1 전극; 및
    상기 제2 반도체층과 접하는 제2 전극;을 더 포함하는 디스플레이 장치.
  19. 제 17항에 있어서,
    상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 일방향으로 순차적으로 배열된 디스플레이 장치.
  20. 제 17항에 있어서,
    상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 상기 기판의 두께 방향과 수직한 방향으로 배열된 디스플레이 장치.
  21. 제 17항에 있어서,
    상기 제1 전극, 상기 제1 반도체층, 상기 복수 개의 활성 요소, 상기 제2 반도체층 및 상기 제2 전극은 상기 기판의 두께 방향과 나란한 방향으로 배열된 디스플레이 장치.
  22. 제 17항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    일단은 상기 제1 반도체층에 접하고 타단은 상기 제2 반도체층에 접하는 디스플레이 장치.
  23. 제 17항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    스트레인 상태인 디스플레이 장치.
  24. 제 17항에 있어서,
    상기 복수 개의 활성 요소 각각의 폭은,
    10nm이상 100nm이하인 디스플레이 장치.
  25. 제 17항에 있어서,
    상기 제1 반도체층은,
    상기 복수 개의 활성 요소 각각과 접하면서 이격 배치되는 복수 개의 제1 반도체 요소; 및
    상기 복수 개의 제1 반도체 요소와 접하는 제1 반도체 공통층;을 포함하는 디스플레이 장치.
  26. 제 17항에 있어서,
    상기 제1 반도체층 상에서 상기 복수 개의 활성 요소 사이에 배치되는 절연층;을 더 포함하는 디스플레이 장치.
  27. 제 26항에 있어서,
    상기 절연층은,
    메쉬 구조를 포함하는 디스플레이 장치.
  28. 제 17항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    InxGa1-xN (0.35≤x≤1)을 포함하는 디스플레이 장치.
  29. 제 17항에 있어서,
    상기 복수 개의 활성 요소 각각은,
    적색광을 방출하는 디스플레이 장치.
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