KR20210093757A

KR20210093757A - 클럭 게이팅 회로 및 그 동작 방법

Info

Publication number: KR20210093757A
Application number: KR1020210002697A
Authority: KR
Inventors: 하디 라술리; 제리 창 주에이 까오; 시앙동 천; 쯔잉 린; 영천 치엔; 후에이쫑 주앙; 치린 리우
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2020-01-17
Filing date: 2021-01-08
Publication date: 2021-07-28
Also published as: US20210226615A1; US20230110352A1; TWI751885B; KR102467280B1; US11545965B2; US20230387893A1; TW202143650A

Abstract

클럭 게이팅 회로는 NOR 논리 게이트, 전송 게이트, 교차-결합된 트랜지스터 쌍 및 제1 트랜지스터를 포함한다. NOR 논리 게이트는 제1 노드에 연결되고, 제1 및 제2 인에이블 신호를 수신하고, 제1 제어 신호를 출력한다. 전송 게이트는 제1 및 제2 노드 사이에 연결되고, 제1 제어 신호, 반전된 클럭 입력 신호 및 클럭 출력 신호를 수신한다. 상기 교차-결합된 트랜지스터 쌍은 제2 노드와 출력 노드 사이에 결합되고, 적어도 제2 제어 신호를 수신한다. 제1 트랜지스터는 반전된 클럭 입력 신호를 수신하도록 구성된 제1 게이트 단자, 출력 노드에 연결된 제1 드레인 단자 및 기준 전압 공급부에 연결된 제1 소스 단자를 포함한다. 제1 트랜지스터는 상기 반전된 클럭 입력 신호에 응답하여 클럭 출력 신호를 조정한다.

Description

클럭 게이팅 회로 및 그 동작 방법{CLOCK GATING CIRCUIT AND METHOD OF OPERATING THE SAME}

본 발명은 클럭 게이팅 회로 및 그 동작 방법에 관한 것이다.

우선권 주장 및 상호 참조

본 출원은 2020년 1월 17일에 출원된 미국 가출원 No. 62/962,817 에 대해 우선권 이익을 주장하며, 이는 전체로서 여기에 참조로 편입된다.

반도체 집적 회로(IC) 산업은 다양한 영역에서 문제를 해결하는 다양한 디지털 디바이스를 생산해 왔다. 클럭 트리(clock tree)와 같은 이러한 디지털 디바이스 중 일부는, 다양한 회로의 작동을 동기화하기 위해 공통 클럭 신호를 다양한 회로에 분배하는데 사용된다. 어떤 경우에는, IC 내의 다양한 회로 중 2 개 이상에서 클럭 신호의 도착 시간의 차이로 인해 IC 성능에 영향을 미치는 에러가 발생한다. 또한, IC가 점점 더 작아지고 복잡해짐에 따라 클럭 트리에 의한 전력 소모도 IC 성능과 면적에 영향을 미친다.

본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a는 일부 실시형태에 따른 집적 회로의 블록도이다.
도 1b는 일부 실시형태에 따른 도 1a의 집적 회로의 클럭 게이팅 셀의 파형 그래프이다.
도 2a는 일부 실시형태에 따른 클럭 게이팅 회로의 회로도이다.
도 2b는 일부 실시형태에 따른 도 2a의 클럭 게이팅 회로의 파형 그래프이다.
도 3a는 일부 실시형태에 따른 클럭 게이팅 회로의 회로도이다.
도 3b는 일부 실시형태에 따른 도 3a의 클럭 게이팅 회로의 파형 그래프이다.
도 4는 일부 실시형태에 따른 인버터(400)의 회로도이다.
도 5a는 일부 실시형태에 따른 클럭 게이팅 회로의 회로도이다.
도 5b는 일부 실시형태에 따른 클럭 게이팅 회로의 파형 그래프이다.
도 6a는 일부 실시형태에 따른 클럭 게이팅 회로의 회로도이다.
도 6b는 일부 실시형태에 다른 도 6a의 클럭 게이팅 회로의 파형 그래프이다.
도 7a는 일부 실시형태에 따른 클럭 게이팅 회로의 회로도이다.
도 7b는 일부 실시형태에 따른 도 7a의 클럭 게이팅 회로의 파형 그래프이다.
도 8a-8b는 일부 실시형태에 따라 회로를 동작시키는 방법의 흐름도이다.

다음의 개시는 제공되는 발명의 다양한 피쳐들(features)을 구현하기 위한, 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트, 재료, 값, 단계, 배열 등에 대한 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 다른 컴포넌트, 재료, 값, 단계, 배열 등이 고려될 수 있다. 예를 들어, 뒤따르는 설명에서 제1 피쳐가 제2 피쳐의 위로(over) 또는 상에(on) 형성되는 것은, 상기 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.

또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 구성요소 또는 피쳐의 다른 구성요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향 (90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.

일부 실시형태에 따라, 클럭 게이팅 회로는 NOR 논리 게이트, 전송 게이트, 교차 결합된(cross-coupled) 트랜지스터 쌍 및 제1 트랜지스터를 포함한다. NOR 논리 게이트는 제1 노드에 연결되고, 제1 인에이블(enable) 신호 및 제2 인에이블 신호를 수신하고 제1 제어 신호를 출력하도록 구성된다. 전송 게이트는 제1 노드와 제2 노드 사이에 결합되고, 제1 제어 신호, 반전된 클럭 입력 신호 및 클럭 출력 신호를 수신하도록 구성된다.

교차-결합된 트랜지스터 쌍은 제2 노드와 출력 노드 사이에 결합되고, 적어도 제2 제어 신호를 수신하도록 구성된다. 제1 트랜지스터는 반전된 클럭 입력 신호에 응답하여 클럭 출력 신호를 조정하도록 구성된다. 일부 실시형태에서, 제1 트랜지스터는 제1 타입이다. 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함한다. 제1 게이트 단자는 반전된 클럭 입력 신호를 수신하도록 구성된다. 제1 드레인 단자는 적어도 출력 노드에 결합된다. 제1 소스 단자는 기준 전압 공급부(reference voltage supply)에 연결된다.

클럭 게이팅 회로를 이용함으로써, 반전된 입력 클럭 신호에 의해 토글되는(toggled) 트랜지스터의 수가 다른 클럭 게이팅 회로와 비교할 때 감소되어, 결과적으로 클럭 게이팅 회로가 다른 클럭 게이팅 셀보다 동적 클럭 전력을 더 적게 소비하게 된다. 일부 실시형태에서, 클럭 게이팅 회로를 이용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어, 클럭 게이팅 회로가 다른 클럭 게이팅 셀보다 더 적은 면적을 차지하게 된다.

집적 회로

도 1a는 일부 실시형태에 따른 집적 회로(100A)의 블록도이다.

집적 회로(100A)는 클럭 게이팅 셀(102), 클럭 게이팅 셀(104), 논리 셀(106) 및 논리 셀(108)을 포함한다.

클럭 게이팅 셀(102)은 클럭 게이팅 셀(104) 및 논리 셀(106)에 결합된다. 클럭 게이팅 셀(104)은 클럭 게이팅 셀(102) 및 논리 셀(108)에 결합된다.

클럭 게이팅 셀(102)은 입력 클럭 신호(CP0), 테스트 인에이블 신호(TE0) 및 인에이블 신호(E0)을 수신하도록 구성된다. 클럭 게이팅 셀(102)은 출력 단자에 출력 클럭 신호(Q0)를 출력하도록 구성된다. 일부 실시형태에서, 입력 클럭 신호(CP0)는 발진 주파수(F0in)를 갖는 발진 신호이다. 일부 실시형태에서, 입력 클럭 신호(CP0)는 단상(single phase) 클럭이다. 일부 실시형태에서, 출력 클럭 신호(Q0)는 발진 주파수(F0out)를 갖는 발진 신호이다.

일부 실시형태에서, 클럭 게이팅 셀(102)이 인에이블 신호(E0) 또는 테스트 인에이블 신호(TE0)에 의해 인에이블되거나(enabled) 활성화되면(activated), 출력 클럭 신호(Q0) 는 발진 주파수(F0out)로 토글(toggle) 또는 발진(oscillate)하고, 출력 클럭 신호(Q0)는 입력 클럭 신호(CP0)와 실질적으로 동일하다. 일부 실시형태에서, 실질적으로 동일하다는 것은 기준 값의 범위, 예를 들어 기준 값의 ± 5 % 내의 값을 포함한다.

일부 실시형태에서, 클럭 게이팅 셀(102)이 인에이블 신호(E0) 또는 테스트 인에이블 신호(TE0)에 의해 디스에이블되거나(disabled) 비활성화되면(deactivated), 출력 클럭 신호(Q0)는 논리적으로 로우(low) 신호 또는 논리적으로 하이(high) 신호로 고정된다.

클럭 게이팅 셀(104)의 입력 단자는 클럭 게이팅 셀(102)의 출력 단자에 연결되고, 출력 클럭 신호(Q0)를 수신하도록 구성된다. 일부 실시형태에서, 출력 클럭 신호(Q0)는 입력 클럭 신호(CP1)에 대응한다.

클럭 게이팅 셀(104)은 입력 클럭 신호(CP1), 테스트 인에이블 신호(TE1) 및 인에이블 신호(E1)를 수신하도록 구성된다. 클럭 게이팅 셀(104)은 출력 단자에 출력 클럭 신호(Q1)를 출력하도록 구성된다. 일부 실시형태에서, 입력 클럭 신호(CP1)는 발진 주파수(F1in)를 갖는 발진 신호이다. 일부 실시형태에서, 입력 클럭 신호(CP1)는 단상 클럭이다. 일부 실시형태에서, 출력 클럭 신호(Q1)는 발진 주파수(F1out)를 갖는 발진 신호이다.

일부 실시형태에서, 클럭 게이팅 셀(104)이 인에이블 신호(E1) 또는 테스트 인에이블 신호(TE1)에 의해 인에이블되거나 활성화되면, 출력 클럭 신호(Q1)는 발진 주파수(F1out)로 토글 또는 발진하고, 출력 클럭 신호(Q1)는 입력 클럭 신호(CP1)과 실질적으로 동일하다.

일부 실시형태에서, 클럭 게이팅 셀(104)이 인에이블 신호(E1) 또는 테스트 인에이블 신호(TE1)에 의해 디스에이블되거나 비활성화되면, 출력 클럭 신호(Q1)는 논리적으로 로우 신호 또는 논리적으로 하이 신호로 고정된다.

일부 실시형태에서, 적어도 클럭 게이팅 셀(102 또는 104)은 집적 클럭 게이팅(integrated clock gating)(ICG) 셀이다. 도 1a에서 다른 수의 클럭 게이팅 셀(102 또는 104) 또는 클럭 트리 분기가 본 개시의 범위 내에 있다.

논리 셀(106)은 클럭 게이팅 셀(102)의 출력 단자에 연결되고, 클럭 게이팅 셀(102)로부터 출력 클럭 신호(Q0)를 수신하도록 구성된다. 일부 실시형태에서, 논리 셀(106)은 적어도 하나 이상의 플립-플롭(flip-flops) 또는 하나 이상의 다중-비트 플립-플롭(multi-bit flip-flops)(MBFF)을 포함한다.

논리 셀(108)은 클럭 게이팅 셀(104)의 출력 단자에 결합되고, 클럭 게이팅 셀(104)로부터 출력 클럭 신호(Q1)를 수신하도록 구성된다. 일부 실시형태에서, 논리 셀(108)은 적어도 하나 이상의 플립-플롭 또는 하나 이상의 MBFF를 포함한다..

도 1a에서 다른 수의 논리 셀(106 또는 108) 또는 다른 타입의 논리 셀이 본 개시의 범위 내에 있다.

도 1b는 일부 실시형태에 따른 도 1a의 집적 회로(100A)의 클럭 게이팅 셀(102 또는 104)의 파형(100B) 그래프이다.

파형(100B)은 집적 회로(100A)에서 신호의 곡선(120, 122, 124)을 포함한다.

일부 실시형태에서, 적어도 곡선(120)은 도 1a의 입력 클럭 신호(CP0 또는 CP1)를 나타내고; 적어도 곡선(122)은 도 1a의 인에이블 신호(E0 또는 E1)를 나타내고; 곡선(124)은 도 1a의 출력 클럭 신호(Q0 또는 Q1)를 나타낸다.

시간(T1) 이전에, 곡선(122)은 논리 0이고, 따라서 클럭 게이팅 셀(102 또는 104)은 디스에이블되거나 비활성화되고, 곡선(124)은 논리 0으로 고정된다. 즉, 클럭 게이팅 셀(102 또는 104)은 인에이블 신호(E0 또는 E1)에 의해 디스에이블되고, 출력 클럭 신호(Q0 또는 Q1)는 논리 0으로 고정된다.

시간(T1)에서, 곡선(122)은 논리 1 로 천이한다.

시간(T2)에서, 곡선(122)은 논리 1 로의 천이를 완료하고, 이에 의해 클럭 게이팅 셀(102 또는 104)이 인에이블되거나 활성화되고, 따라서 출력 클럭 신호(Q0 또는 Q1)(예를 들어, 곡선(124))가 토글되거나 발진되도록 허용한다. 즉, 클럭 게이팅 셀(102 또는 104)은 인에이블 신호(E0 또는 E1)에 의해 인에이블되고, 출력 클럭 신호(Q0 또는 Q1)(곡선(124))는 시간(T2) 이후의 입력 클럭 신호(CP0 또는 CP1)(곡선(120))와 실질적으로 동일하다.

시간(T3) 이후, 출력 클럭 신호(Q0 또는 Q1)(곡선(124))는 시간(T2) 이후의 입력 클럭 신호(CP0 또는 CP1)(곡선(120))와 실질적으로 동일하다.

도 2a는 일부 실시형태에 따른 클럭 게이팅 회로(200A)의 회로도이다.

클럭 게이팅 회로(200A)는 적어도 도 1a의 클럭 게이팅 회로(102 또는 104)의 실시형태이며, 유사한 상세 설명은 생략된다. 일부 실시형태에서, 클럭 게이팅 회로(200A)는 논리적으로 하이(high) 인에이블 신호(E)로 인에이블되거나 활성화된다.

클럭 게이팅 회로(200A)는 p-타입 트랜지스터(M1, M2, M5, M6, M9, M10, M13), n-타입 트랜지스터(M3, M4, M7, M8, M11, M12, M14), 및 인버터(204, 206)를 포함한다.

일부 실시형태에서, 본 개시의 n-타입 트랜지스터 중 적어도 하나는 n-타입 금속-산화물-반도체(NMOS) 트랜지스터, n-타입 핀 전계효과 트랜지스터(FinFET) 또는 다른 적절한 n-타입 트랜지스터를 포함한다. 일부 실시형태에서, 본 개시의 p-타입 트랜지스터 중 적어도 하나는 p-타입 금속-산화물-반도체(PMOS) 트랜지스터, p-타입 FinFET 또는 다른 적절한 p-타입 트랜지스터를 포함한다. 다른 트랜지스터 타입이 본 개시의 범위 내에 있다.

입력 클럭 신호(CP)는 도 1a의 적어도 입력 클럭 신호(CP0 또는 CP1)의 실시형태이고, 출력 클럭 신호(Q)는 도 1a의 적어도 출력 클럭 신호(Q0 또는 Q1)의 실시형태이고, 인에이블 신호(E)는 도 1a의 적어도 인에이블 신호(E0 또는 E1)의 실시형태이고, 테스트 인에이블 신호(TE)는 도 1a의 적어도 테스트 인에이블 신호(TE0 또는 TE1)의 실시형태이며, 유사한 상세 설명은 생략된다.

테스트 인에이블 신호(TE)는 논리적으로 로우 신호 또는 논리적으로 하이 신호이다. 일부 실시형태에서, 테스트 인에이블 신호(TE)는 외부 회로에 의해 생성된 외부 인에이블 신호이다. 일부 실시형태에서, 스캔 테스트(scan testing) 동안, 적어도 클럭 게이팅 회로(200A) 또는 클럭 게이팅 회로(200B, 300A, 400A, 500A 또는 600A) (도 2b, 3a, 4a, 5a 또는 6a)는 테스트 인에이블 신호(TE)에 응답하여 인에이블되거나 활성화 되도록 구성된다.

인에이블 신호(E)는 논리적으로 로우 신호 또는 논리적으로 하이 신호이다. 일부 실시형태에서, 인에이블 신호(E)는 외부 회로에 의해 생성된 외부 인에이블 신호이다. 일부 실시형태에서, 인에이블 신호(E)는 테스트 인에이블 신호(TE)와 상이한 외부 회로에 의해 생성된다. 일부 실시형태에서, 인에이블 신호(E)는 테스트 인에이블 신호(TE)와 동일한 외부 회로에 의해 생성된다.

일부 실시형태에서, 클럭 게이팅 회로(200A)는 인에이블 신호(E)에 응답하여 인에이블되거나 또는 활성화되도록 구성된다. 일부 실시형태에서, 인에이블 신호(E)는 테스트 인에이블 신호(TE)와 동일한 기능, 예를 들어 입력 클럭 신호(CP)가 출력 클럭 신호(Q)로서 적어도 클럭 게이팅 회로(200A) 또는 클럭 게이팅 회로(200B, 300A, 400A, 500A 또는 600A)(도 2b, 3a, 4a, 5a 또는 6a)의 출력으로 전달되게(pass) 하는 기능을 가진다.

클럭 게이팅 회로(200A)는 NOR 논리 게이트(202)를 포함한다. NOR 논리 게이트(202)는 p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)를 포함한다. p-타입 트랜지스터(M1)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M1)의 드레인 단자는 p-타입 트랜지스터(M2)의 소스 단자에 연결된다. p-타입 트랜지스터(M1)의 게이트 단자와 n-타입 트랜지스터(M4)의 게이트 단자 각각은 서로 결합되고, 테스트 인에이블 신호(TE)를 수신하도록 구성된다.

p-타입 트랜지스터(M2)의 소스 단자는 p-타입 트랜지스터(M1)의 드레인 단자에 연결된다. p-타입 트랜지스터(M2)의 게이트 단자와 n-타입 트랜지스터(M3)의 게이트 단자 각각은 서로 결합되고, 인에이블 신호(E)를 수신하도록 구성된다. 각각의 p-타입 트랜지스터(M2)의 드레인 단자, n-타입 트랜지스터(M3)의 드레인 단자, n-타입 트랜지스터(M4)의 드레인 단자, p-타입 트랜지스터(M5)의 게이트 단자, n-타입 트랜지스터(M8)의 게이트 단자 및 노드(ND1)는 함께 결합된다. 일부 실시형태에서, 노드(ND1)의 신호는 제어 신호(NET2)에 상응한다.

P-타입 트랜지스터(M1, M2)는 전압 공급부(VDD)를 노드(ND1)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M1, M2)는 제어 신호(NET2)를 생성하도록 구성된다. 일부 실시형태에서, 제어 신호(NET2)는 논리적으로 로우 신호 또는 논리적으로 하이 신호이다.

n-타입 트랜지스터(M3)의 소스 단자 및 n-타입 트랜지스터(M4)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. 일부 실시형태에서, 기준 전압 공급부(VSS)는 전압 공급부(VDD)와 상이하다. 일부 실시형태에서, n-타입 트랜지스터(M3)의 소스 단자는 n-타입 트랜지스터(M4)의 소스 단자에 결합된다.

N-타입 트랜지스터(M3, M4)는 기준 전압 공급부(VSS)를 노드(ND1)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M4, M3)는 제어 신호(NET2)를 생성하도록 구성된다. 일부 실시형태에서, 제어 신호(NET2)는 테스트 인에이블 신호(TE) 또는 인에이블 신호(E)로부터 반전된다.

N-타입 트랜지스터(M3, M4) 및 p-타입 트랜지스터(M1, M2)는 예시적인 NOR 논리 게이트(202)로서 배열된다. 일부 실시형태에서, 제어 신호(NET2)는 NOR 출력 신호이고, 인에이블 신호(E) 및 테스트 인에이블 신호(TE)에 대한 NOR 연산(operation)의 수행에 기초하여 생성된다. 다른 논리 타입이 본 개시의 범위 내에 있다. 예를 들어, 일부 실시형태에서, OR 논리 게이트, AND 논리 게이트, NAND 논리 게이트 또는 다른 적절한 논리 게이트와 같이, 상이한 논리 타입이 NOR 논리 게이트(202)를 대신하고, 트랜지스터(M1, M2, M3, M4)는 이들 다른 논리 타입과 일치하도록 배열된다.

p-타입 트랜지스터(M5)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M5)의 드레인 단자는 p-타입 트랜지스터(M6)의 소스 단자에 결합된다. p-타입 트랜지스터(M5)의 게이트 단자는 노드(ND1)에서 n-타입 트랜지스터(M8)의 게이트 단자에 연결된다. p-타입 트랜지스터(M5)의 게이트 단자 및 n-타입 트랜지스터(M8)의 게이트 단자 각각은 노드(ND1)로부터 제어 신호(NET2)를 수신하도록 구성된다.

p-타입 트랜지스터(M6)의 소스 단자는 p-타입 트랜지스터(M5)의 드레인 단자에 결합된다. p-타입 트랜지스터(M6)의 드레인 단자, n-타입 트랜지스터(M7)의 드레인 단자, p-타입 트랜지스터(M9)의 드레인 단자, n-타입 트랜지스터(M11)의 드레인 단자, n-타입 트랜지스터(M14)의 게이트 단자, p-타입 트랜지스터(M10)의 게이트 단자, 인버터(204)의 입력 단자 및 노드(ND2) 각각은 함께 결합된다. p-타입 트랜지스터(M6)의 게이트 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 입력 클럭 신호(CP)는 p-타입 트랜지스터(M6)를 선택적으로 인에이블 하거나 턴 온한다. 일부 실시형태에서, p-타입 트랜지스터(M5, M6)는 제어 신호(NET2) 및 클럭 입력 신호(CP)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다. 일부 실시형태에서, 노드(ND2)의 신호는 제어 신호(NET0)에 상응한다.

n-타입 트랜지스터(M7)의 드레인 단자는 적어도 p-타입 트랜지스터(M6)의 드레인 단자에 연결된다. n-타입 트랜지스터(M7)의 소스 단자는 n-타입 트랜지스터(M8)의 드레인 단자에 연결된다. n-타입 트랜지스터(M7)의 게이트 단자, p-타입 트랜지스터(M9)의 게이트 단자, p-타입 트랜지스터(M10)의 드레인 단자, p-타입 트랜지스터(M13)의 드레인 단자, n-타입 트랜지스터(M14)의 드레인 단자, 인버터(206)의 입력 단자 및 노드(ND3)는 함께 결합된다. 일부 실시형태에서, 노드(ND3)의 신호는 제어 신호(NET1)에 상응한다. n-타입 트랜지스터(M7)의 게이트 단자는 제어 신호(NET1)를 수신하도록 구성된다.

n-타입 트랜지스터(M8)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. n-타입 트랜지스터(M8)의 게이트 단자는 제어 신호(NET2)를 수신하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M7, M8)는 제어 신호(NET1, NET2)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다.

p-타입 트랜지스터(M9)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M9)의 게이트 단자는 제어 신호(NET1)를 수신하도록 구성된다.

p-타입 트랜지스터(M10)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M10)의 게이트 단자는 제어 신호(NET0)를 수신하도록 구성된다.

p-타입 트랜지스터(M9, M10)는 서로 교차-결합(cross-coupled)된다. 예를 들어, p-타입 트랜지스터(M9)의 게이트 단자는 적어도 p-타입 트랜지스터(M10)의 드레인 및 노드(ND3)에 연결된다. 유사하게, p-타입 트랜지스터(M10)의 게이트 단자는 적어도 p-타입 트랜지스터(M9)의 드레인 및 노드(ND2)에 연결된다. 일부 실시형태에서, p-타입 트랜지스터(M9)는 제어 신호(NET1)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M9)는 제어 신호(NET1)에 응답하여 노드(ND2)를 전압 공급부(VDD)의 전압으로 끌어 당기도록(pull) 구성된다.

일부 실시형태에서, p-타입 트랜지스터(M10)는 제어 신호(NET0)에 응답하여 제어 신호(NET1)를 생성하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M10)는 제어 신호(NET0)에 응답하여 노드(ND3)를 전압 공급부(VDD)의 전압으로 끌어 당기도록 구성된다.

n-타입 트랜지스터(M11)의 드레인 단자는 적어도 노드(ND2), 인버터(204)의 입력 단자 및 n-타입 트랜지스터(M14)의 게이트 단자에 연결된다. 각각의 n-타입 트랜지스터(M11)의 소스 단자, n-타입 트랜지스터(M12)의 드레인 단자, n-타입 트랜지스터(M14)의 소스 단자 및 노드(ND4)가 함께 결합된다. n-타입 트랜지스터(M11)의 게이트 단자는 인버터(204)의 출력 단자에 연결된다. n-타입 트랜지스터(M11)의 게이트 단자는 반전된 제어 신호(NET0B)를 수신하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M11)는 반전된 제어 신호(NET0B)에 응답하여 노드(ND2)와 노드(ND4)를 전기적으로 결합하도록 구성된다.

n-타입 트랜지스터(M12)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. n-타입 트랜지스터(M12)의 드레인 단자는 적어도 노드(ND4)에 연결된다. n-타입 트랜지스터(M12)의 게이트 단자는 입력 클럭 신호(CP)의 소스에 연결된다. n-타입 트랜지스터(M12)의 게이트 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 입력 클럭 신호(CP)는 n-타입 트랜지스터(M12)를 선택적으로 인에이블 또는 디스에이블 한다. 일부 실시형태에서, n-타입 트랜지스터(M12)는 입력 클럭 신호(CP)에 응답하여 노드(ND4)를 기준 전압 공급부(VSS)의 전압으로 끌어 당기도록 구성된다.

p-타입 트랜지스터(M13)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M13)의 드레인 단자는 적어도 n-타입 트랜지스터(M7)의 게이트 단자, p-타입 트랜지스터(M9)의 게이트 단자, 인버터(206)의 입력 단자 및 노드(ND3)에 연결된다. p-타입 트랜지스터(M13)의 게이트 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 입력 클럭 신호(CP)는 p-타입 트랜지스터(M13)를 선택적으로 인에이블 또는 디스에이블 한다. 일부 실시형태에서, p-타입 트랜지스터(M13)는 입력 클럭 신호(CP)에 응답하여 노드(ND3)를 전압 공급부(VDD)의 전압으로 끌어 당기도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M13)의 게이트 단자, p-타입 트랜지스터(M6)의 게이트 단자 및 n-타입 트랜지스터(M12)의 게이트 단자 각각은 함께 결합된다.

일부 실시형태에서, p-타입 트랜지스터(M13)는 p-타입 트랜지스터(M15)와 적어도 p-타입 트랜지스터(M10) 또는 p-타입 트랜지스터(M9) 사이에 위치된다. 일부 실시형태에서, p-타입 트랜지스터(M13)는 적어도 p-타입 트랜지스터(M10) 또는 p-타입 트랜지스터(M9)보다 p-타입 트랜지스터(M15)에 더 가깝게 위치된다. 일부 실시형태에서, 노드(ND3)에 결합된 트랜지스터 각각은 더미(dummy) 트랜지스터가 아니다. 일부 실시형태에서, 더미 트랜지스터는 노드(ND3)에 결합되어 있지 않으므로 노드(ND3)의 커패시턴스가 최소화된다. 일부 실시형태에서, 적어도 클럭 게이팅 회로(200A 또는 300A, 500A, 600A 또는 700A)(도 3a, 5a, 6a 및 7a에서 아래에 설명됨)의 하나 이상의 트랜지스터의 크기는 해당 트랜지스터에서 적어도 손가락 하나 만큼 증가될 수 있고, 이로 인해 구동 강도(driving strength) 및 클럭 슬루 지연(clock slew delay)을 개선하는 결과를 가져올 수 있게 되지만, 다른 접근 방식에 비해 점유 면적이 증가하게 된다.

n-타입 트랜지스터(M14)의 소스 단자는 적어도 노드(ND4)에 연결된다. n-타입 트랜지스터(M14)의 드레인 단자는 적어도 노드(ND3)에 연결된다. n-타입 트랜지스터(M14)의 게이트 단자는 적어도 노드(ND2)에 연결된다. n-타입 트랜지스터(M14)의 게이트 단자는 노드(ND2)로부터 제어 신호(NET0)를 수신하도록 구성된다. 제어 신호(NET0)는 n-타입 트랜지스터(M14)를 선택적으로 인에이블 또는 디스에이블 한다. 일부 실시형태에서, n-타입 트랜지스터(M14)는 제어 신호(NET0)에 응답하여 노드(ND3)와 노드(ND4)를 전기적으로 결합하도록 구성된다.

인버터(204)의 입력 단자는 적어도 노드(ND2)에 연결된다. 인버터(204)의 입력 단자는 제어 신호(NET0)를 수신하도록 구성된다. 인버터(204)의 출력 단자는 n-타입 트랜지스터(M11)의 게이트에 연결된다. 인버터(204)의 출력 단자는 반전 된 제어 신호(NET0B)를 생성하도록 구성된다. 일부 실시형태에서, 반전된 제어 신호(NET0B)는 제어 신호(NET0)로부터 반전된다. 반전된 제어 신호(NET0B)는 n-타입 트랜지스터(M11)를 선택적으로 인에이블 또는 디스에이블 한다.

인버터(204)는 p-타입 트랜지스터(M17) 및 n-타입 트랜지스터(M18)를 포함한다.

p-타입 트랜지스터(M17)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M17)의 드레인 단자, n-타입 트랜지스터(M18)의 드레인 단자 및 n-타입 트랜지스터(M11)의 게이트 단자 각각은 함께 연결된다. n-타입 트랜지스터(M18)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다.

p-타입 트랜지스터(M17)의 게이트 단자와 n-타입 트랜지스터(M18)의 게이트 단자 각각은 함께 결합되고, 노드(ND2)로부터 제어 신호(NET0)를 수신하도록 구성된다. p-타입 트랜지스터(M17)의 게이트 단자 및 n-타입 트랜지스터(M18)의 게이트 단자 각각은 n-타입 트랜지스터(M7)의 드레인 단자, p-타입 트랜지스터(M6)의 드레인 단자, p-타입 트랜지스터(M9)의 드레인 단자, n-타입 트랜지스터(M11)의 드레인 단자, n-타입 트랜지스터(M14)의 게이트 단자, p-타입 트랜지스터(M10)의 게이트 단자 및 노드(ND2)에 결합된다.

인버터(206)의 입력 단자는 적어도 노드(ND3)에 연결된다. 인버터(206)의 입력 단자는 제어 신호(NET1)를 수신하도록 구성된다. 인버터(206)의 출력 단자는 출력 클럭 신호(Q)를 생성하도록 구성된다. 일부 실시형태에서, 출력 클럭 신호(Q)는 제어 신호(NET1)로부터 반전된다. 일부 실시형태에서, 인버터(206)의 출력 단자는 출력 클럭 신호(Q)를 수신하도록 구성된 회로부(미도시)에 연결된다.

인버터(206)는 p-타입 트랜지스터(M15) 및 n-타입 트랜지스터(M16)를 포함한다.

p-타입 트랜지스터(M15)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M15)의 드레인 단자, n-타입 트랜지스터(M16)의 드레인 단자 및 클럭 게이팅 회로(200A)의 출력 단자 각각은 함께 연결된다. n-타입 트랜지스터(M16)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다.

p-타입 트랜지스터(M15)의 게이트 단자와 n-타입 트랜지스터(M16)의 게이트 단자 각각은 함께 결합되고, 노드(ND3)로부터 제어 신호(NET1)를 수신하도록 구성된다. p-타입 트랜지스터(M15)의 게이트 단자와 n-타입 트랜지스터(M16)의 게이트 단자 각각은 p-타입 트랜지스터(M10)의 드레인 단자, n-타입 트랜지스터(M7)의 게이트 단자, p-타입 트랜지스터(M9)의 게이트 단자, p-타입 트랜지스터(M13)의 드레인 단자, n-타입 트랜지스터(M14)의 드레인 단자 및 노드(ND3)에 결합된다.

클럭 게이팅 회로(200A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 수는, 예를 들면 p-타입 트랜지스터(M6, M13) 및 n-타입 트랜지스터(M12)의 3 개이다. 일부 실시형태에서, 클럭 게이팅 회로(200A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 총 수가 다른 클럭 게이팅 셀과 비교할 때 감소되어, 클럭 게이팅 회로(200A)는 다른 클럭 게이팅 셀보다 더 적은 동적 클럭 전력(dynamic clock power)을 소비하게 되는 결과가 된다.

일부 실시형태에서, 클럭 게이팅 회로(200A)를 사용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어, 클럭 게이팅 회로(200A)는 다른 클럭 게이팅 셀보다 적은 면적을 차지하게 된다. 예를 들어, 일부 실시형태에서, 클럭 게이팅 회로(200A)를 사용함으로써, 총 트랜지스터 수는 20 개 미만이다. 일부 실시형태에서, 클럭 게이팅 회로(200A)를 사용함으로써, 트랜지스터의 총 수는 18 개이다.

도 2b는 일부 실시형태에 따른 도 2a의 클럭 게이팅 회로(200A)의 파형(200B)의 그래프이다.

파형(200B)은 클럭 게이팅 회로(200A)가 초기에 디스에이블되고(예를 들어, E = 0), 그 다음 인에이블되고(예를 들어, E = 1), 그 다음 다시 디스에이블 될 때(예를 들어, E = 0) 신호의 파형을 포함한다. 상기 도면에서, 처음에 테스트 인에이블 신호(TE)는 로우 논리 값이고, 인에이블 신호(E)는 로우 논리 값이며, 출력 클럭 신호(Q)는 로우 논리 값이다.

일부 실시형태에서, 곡선(202)은 도 2a의 입력 클럭 신호(CP)를 나타내고; 곡선(206)은 인에이블 신호(E)를 나타내고; 곡선(207)은 제어 신호(NET2)를 나타내고; 곡선(208)은 제어 신호(NET0)를 나타내고; 곡선(209)은 제어 신호(NET1)를 나타내고; 곡선(210)은 출력 클럭 신호(Q)를 나타내고; 곡선(212)은 테스트 인에이블 신호(TE)를 나타낸다.

시간(T0) 및 시간(T5) 사이에서, 곡선(202)은 로우 논리 레벨에서 하이 논리 레벨로 또는 그 반대로 진동할 것이다. 시간(T0) 및 시간(T5) 사이에서, 클럭 게이팅 회로(200A)가 로우 논리 값인 인에이블 신호(E)에 의해 디스에이블되기 때문에 곡선(210)은 진동하지 않는다. 즉, 클럭 게이팅 회로(200A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달(pass)하지 않을 것이다.

시간(T1)에서, 인에이블 신호(E)(예를 들어, 곡선(206))는 로우 논리 값에서 하이 논리 값으로 천이함으로써 클럭 게이팅 회로(200A)를 인에이블 한다. 그러나, 클럭 게이팅 회로(200A)의 출력 클럭 신호(Q)(예를 들어, 곡선(210))는 다음번 양의(positive) 상승 에지까지(예를 들어, 시간(T5)에서) 입력 클럭 신호(CP)(예를 들어, 곡선(202))를 미러링하지 않는다.

시간(T5) 및 시간(T9) 사이에서, 적어도 곡선(202 또는 210)은 곡선(209)으로부터 반전하여(inversely) 진동한다. 시간(T5) 및 시간(T9) 사이에서, 곡선(202, 210)은 클럭 게이팅 회로(200A)가 하이 논리 값인 인에이블 신호(E)에 의해 인에이블되기 때문에 서로 유사하다. 즉, 클럭 게이팅 회로(200A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

시간(T9) 이후, 곡선(202)은 로우 논리 레벨에서 하이 논리 레벨로 또는 그 반대로 진동할 것이다. 시간(T9) 이후에, 클럭 게이팅 회로(200A)가 로우 논리 값인 인에이블 신호(E)에 의해 디스에이블되기 때문에 곡선(210)은 진동하지 않는다. 즉, 클럭 게이팅 회로(200A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달하지 않을 것이다.

도 3a는 일부 실시형태에 따른 클럭 게이팅 회로(300A)의 회로도이다. 클럭 게이팅 회로(300A)는 적어도 도 1a의 클럭 게이팅 회로(102 또는 104)의 실시형태이며, 유사한 상세 설명은 생략한다. 일부 실시형태에서, 클럭 게이팅 회로(300A)는 논리적으로 하이 인에이블 신호(E)로 인에이블되거나 활성화된다.

도 1a-1b, 2a-2b, 3a-3b, 4, 5a-5b, 6a-6b, 7a-7b 및 8a-8b (하기에 나타냄) 중 하나 이상에서와 동일하거나 유사한 구성요소들은 동일한 참조 번호가 부여되어 있고, 따라서 그에 대한 상세 설명은 생략된다.

클럭 게이팅 회로(300A)는 도 2a의 클럭 게이팅 회로(200A)의 변형이다. 따라서 유사한 상세 설명은 생략된다. 도 2a의 클럭 게이팅 회로(200A)와 비교하여, 도 2a의 입력 클럭 신호(CP)는 반전 클럭 신호(CPB)로 대체되며, 따라서 유사한 상세 설명은 생략된다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면. 도 2a의 p-타입 트랜지스터(M9, M10)는 대응하는 n-타입 트랜지스터(M9', M10')로 대체되고, 도 2a의 n-타입 트랜지스터(M11, M14)는 대응하는 p-타입 트랜지스터(M11', M14')로 대체되고, 인버터(204')는 인버터(204)를 대체하고, 노드(ND1, ND2)는 대응하는 노드(ND1', ND2')로 대체되므로, 유사한 상세설명은 생략된다. 도 3a에서, 노드(ND1')는 노드(ND2')에 직접 연결되어 있으며, 따라서 노드(ND2')는 노드(ND1')로 대체될 수 있고 그 반대도 가능하며, 유사한 상세한 설명은 간결성을 위해 생략된다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면, 클럭 게이팅 회로(300A)는 인버터(206), p-타입 트랜지스터(M5, M6, M9, M10) 및 n-타입 트랜지스터(M7, M8, M11, M14)를 포함하지 않는다.

클럭 게이팅 회로(300A)는 p-타입 트랜지스터(M1, M2, M11', M13, M14', M19), n-타입 트랜지스터(M3, M4, M9', M10', M12, M20) 및 인버터(204')를 포함한다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면, p-타입 트랜지스터(M19)가 전압 공급부(VDD)와 p-타입 트랜지스터(M1) 사이에 연결된다. p-타입 트랜지스터(M1, M2, M19)는 전압 공급부(VDD)를 노드(ND1')에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M1, M2, M19)는 제어 신호(NET0)를 생성하도록 구성된다.

p-타입 트랜지스터(M19)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M19)의 드레인 단자는 p-타입 트랜지스터(M1)의 소스 단자에 연결된다. p-타입 트랜지스터(M19)의 게이트 단자는 노드(ND4)로부터 출력 클럭 신호(Q)를 수신하도록 구성된다. p-타입 트랜지스터(M19)의 게이트 단자, 노드(ND4), n-타입 트랜지스터(M9')의 게이트 단자, n-타입 트랜지스터(M10')의 드레인 단자, n-타입 트랜지스터(M12)의 드레인 단자 및 p-타입 트랜지스터(M14')의 드레인 단자 각각은 함께 결합된다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면, n-타입 트랜지스터(M20)가 노드(ND1')와 n-타입 트랜지스터(M3, M4) 사이에 연결된다. n-타입 트랜지스터(M3, M4, M20)는 기준 전압 공급부(VSS)를 노드(ND1')에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M20) 및 적어도 n-타입 트랜지스터(M3) 또는 n-타입 트랜지스터(M4)는 제어 신호(NET2)를 생성하도록 구성된다.

n-타입 트랜지스터(M20)의 소스 단자는 n-타입 트랜지스터(M3)의 드레인 단자 및 n-타입 트랜지스터(M4)의 드레인 단자에 연결된다. n-타입 트랜지스터(M20)의 게이트 단자는 반전된 클럭 신호(CPB)를 수신하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M20)의 게이트 단자는 도 4의 인버터(400)의 출력 단자에 결합된다. 일부 실시형태에서, p-타입 트랜지스터(M20)의 게이트 단자, p-타입 트랜지스터(M13)의 게이트 단자 및 n-타입 트랜지스터(M12)의 게이트 단자 각각은 함께 결합된다.

도 3a에서, n-타입 트랜지스터(M20)의 드레인 단자, p-타입 트랜지스터(M2)의 드레인 단자, n-타입 트랜지스터(M9')의 드레인 단자, n-타입 트랜지스터(M10')의 게이트 단자, p-타입 트랜지스터(M11')의 드레인 단자, p-타입 트랜지스터(M14')의 게이트 단자, 인버터(204')의 입력 단자(예를 들어, p-타입 트랜지스터(M17')의 게이트 단자 및 n-타입 트랜지스터(M18')의 게이트 단자) 및 노드(ND2') 각각은 함께 결합된다. 일부 실시형태에서, 도 3a의 노드(ND1' 또는 ND2')의 신호는 제어 신호(NET0)에 해당한다.

전압 공급부(VDD)와 p-타입 트랜지스터(M1) 사이에 p-타입 트랜지스터(M19), 노드(ND1')와 n-타입 트랜지스터(M3, M4) 사이에 n-타입 트랜지스터(M20)를 포함함으로써, p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)는 더 이상 도 2a의 NOR 논리 게이트(202)로서 배열되지 않는다. 일부 실시형태에서, p-타입 트랜지스터(M19) 및 n-타입 트랜지스터(M20)가 턴 온 될 때, p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)는 도 2a의 NOR 논리 게이트(202)와 유사한 NOR 논리 게이트로서 배열된다.

n-타입 트랜지스터(M9')의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. n-타입 트랜지스터(M9')의 게이트 단자는 노드(ND4), n-타입 트랜지스터(M10')의 드레인 단자, n-타입 트랜지스터(M12)의 드레인 단자 및 p-타입 트랜지스터(M14')의 드레인 단자, p-타입 트랜지스터(M19)의 게이트 단자에 연결되고, 출력 클럭 신호(Q)를 수신하도록 구성된다. n-타입 트랜지스터(M9')의 드레인 단자는 적어도 n-타입 트랜지스터(M10')의 게이트 단자 및 노드(ND2' 또는 ND1')에 연결된다.

n-타입 트랜지스터(M10')의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. n-타입 트랜지스터(M10')의 게이트 단자는 적어도 n-타입 트랜지스터(M9')의 드레인 단자 및 노드(ND1' 또는 ND2')에 연결되고, 제어 신호(NET0)를 수신하도록 구성된다. n-타입 트랜지스터(M10')의 드레인 단자는 노드(ND4), n-타입 트랜지스터(M9')의 게이트 단자, n-타입 트랜지스터(M12)의 드레인 단자, p-타입 트랜지스터(M14')의 드레인 단자 및 p-타입 트랜지스터(M19)의 게이트 단자에 연결된다..

n-타입 트랜지스터(M9', M10')는 서로 교차 결합된다. 예를 들어, n-타입 트랜지스터(M9')의 게이트 단자는 적어도 n-타입 트랜지스터(M10')의 드레인 및 노드(ND4)에 연결된다. 유사하게, n-타입 트랜지스터(M10')의 게이트 단자는 적어도 n-타입 트랜지스터(M9')의 드레인 및 노드(ND2')에 연결된다. 일부 실시형태에서, n-타입 트랜지스터(M9')는 출력 클럭 신호(Q)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M9')는 출력 클럭 신호(Q)에 응답하여 노드(ND2')를 기준 전압 공급부(VSS)의 전압으로(towards) 끌어 당기도록 구성된다.

일부 실시형태에서, n-타입 트랜지스터(M10')는 제어 신호(NET0)에 응답하여 출력 클럭 신호(Q)를 생성하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M10')는 제어 신호(NET0)에 응답하여 노드(ND4)를 기준 전압 공급부(VSS)의 전압으로 끌어 당기도록 구성된다.

p-타입 트랜지스터(M11')의 드레인 단자는 적어도 노드(ND2'), 인버터(204')의 입력 단자 및 n-타입 트랜지스터(M14')의 게이트 단자에 연결된다. p-타입 트랜지스터(M11')의 소스 단자, n-타입 트랜지스터(M13)의 드레인 단자, p-타입 트랜지스터(M14')의 소스 단자 및 노드(ND3) 각각은 함께 결합된다. p-타입 트랜지스터(M11')의 게이트 단자는 인버터(204')의 출력 단자에 연결되고, 반전된 제어 신호(NET0B)를 수신하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M11')는 반전된 제어 신호(NET0B)에 응답하여 노드(ND3) 및 노드(ND2' 또는 ND1')를 전기적으로 결합하도록 구성된다.

n-타입 트랜지스터(M12)의 소스 단자는 기준 전압 공급부(VSS)에 결합된다. n-타입 트랜지스터(M12)의 드레인 단자는 적어도 노드(ND4)에 연결된다. n-타입 트랜지스터(M12)의 게이트 단자는 반전된 클럭 신호(CPB)의 소스에 연결된다. n-타입 트랜지스터(M12)의 게이트 단자는 반전된 클럭 신호(CPB)를 수신하도록 구성된다. 반전된 클럭 신호(CPB)는 n-타입 트랜지스터(M12)를 선택적으로 인에이블 하거나 또는 디스에이블 한다. 일부 실시형태에서, n-타입 트랜지스터(M12)는 반전된 클럭 신호(CPB)에 응답하여 노드(ND4)를 기준 전압 공급부(VSS)의 전압으로 끌어 당기도록 구성된다.

p-타입 트랜지스터(M13)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M13)의 드레인 단자는 p-타입 트랜지스터(M11')의 소스 단자, p-타입 트랜지스터(M14')의 소스 단자 및 노드(ND3)에 연결된다. p-타입 트랜지스터(M13)의 게이트 단자는 반전된 클럭 신호(CPB)를 수신하도록 구성된다. 반전된 클럭 신호(CPB)는 p-타입 트랜지스터(M13)를 선택적으로 인에이블 하거나 디스에이블 한다. 일부 실시형태에서, p-타입 트랜지스터(M13)는 반전된 클럭 신호(CPB)에 응답하여 노드(ND3)를 전압 공급부(VDD)의 전압으로 끌어 당기도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M13)의 게이트 단자, n-타입 트랜지스터(M20)의 게이트 단자 및 n-타입 트랜지스터(M12)의 게이트 단자 각각은 함께 결합된다.

p-타입 트랜지스터(M14')의 소스 단자는 적어도 노드(ND3)에 연결된다. p-타입 트랜지스터(M14')의 드레인 단자는 적어도 노드(ND4)에 연결된다. p-타입 트랜지스터(M14')의 게이트 단자는 적어도 노드(ND2')에 연결된다. p-타입 트랜지스터(M14')의 게이트 단자는 노드(ND2')로부터 제어 신호(NET0)를 수신하도록 구성된다. 제어 신호(NET0)는 p-타입 트랜지스터(M14')를 선택적으로 인에이블 하거나 또는 디스에이블 한다. 일부 실시형태에서, p-타입 트랜지스터(M14')는 제어 신호(NET0)에 응답하여 노드(ND3)와 노드(ND4)를 전기적으로 결합하도록 구성된다..

인버터(204')의 입력 단자는 적어도 노드(ND2')에 연결된다. 인버터(204')의 입력 단자는 제어 신호(NET0)를 수신하도록 구성된다. 인버터(204')의 출력 단자는 p-타입 트랜지스터(M11')의 게이트에 연결된다. 인버터(204')의 출력 단자는 반전된 제어 신호(NET0B)를 생성하도록 구성된다. 일부 실시형태에서, 반전 된 제어 신호(NET0B)는 제어 신호(NET0)로부터 반전된다. 반전된 제어 신호(NET0B)는 p-타입 트랜지스터(M11')를 선택적으로 인에이블 하거나 또는 디스에이블 한다.

인버터(204')는 p-타입 트랜지스터(M17') 및 n-타입 트랜지스터(M18')를 포함한다.

p-타입 트랜지스터(M17')의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M17')의 드레인 단자, n-타입 트랜지스터(M18')의 드레인 단자 및 p-타입 트랜지스터(M11')의 게이트 단자 각각은 함께 연결된다. n-타입 트랜지스터(M18')의 소스 단자는 기준 전압 공급부(VSS)에 연결된다.

p-타입 트랜지스터(M17')의 게이트 단자와 n-타입 트랜지스터(M18')의 게이트 단자 각각은 함께 결합되고, 적어도 노드(ND2')로부터 제어 신호(NET0)를 수신하도록 구성된다. p-타입 트랜지스터(M17')의 게이트 단자와 n-타입 트랜지스터(M18')의 게이트 단자 각각은 n-타입 트랜지스터(M9')의 드레인 단자, p-타입 트랜지스터(M11')의 드레인 단자, p-타입 트랜지스터(M14')의 게이트 단자, n-타입 트랜지스터(M10')의 게이트 단자, n-타입 트랜지스터(M20)의 드레인 단자, p-타입 트랜지스터(M2)의 드레인 단자 및 노드(ND2')에 결합된다.

클럭 게이팅 회로(300A)를 사용함으로써, 반전 클럭 신호(CPB)에 의해 토글되는 트랜지스터의 수는, 예를 들어 n-타입 트랜지스터(M20, M12) 및 p-타입 트랜지스터(M13)로 3 개이다. 일부 실시형태에서, 클럭 게이팅 회로(300A)를 사용함으로써, 반전된 클럭 신호(CPB)에 의해 토글되는 트랜지스터의 총 수가 다른 클럭 게이팅 셀과 비교할 때 감소되어, 결과적으로 클럭 게이팅 회로(300A)가 다른 클럭 게이팅 셀보다 더 적게 동적 클럭 전력을 소비하게 된다.

일부 실시형태에서, 클럭 게이팅 회로(300A)를 사용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어, 결과적으로 클럭 게이팅 회로(300A)가 다른 클럭 게이팅 셀보다 적은 면적을 차지하게 된다. 예를 들어, 일부 실시형태에서, 클럭 게이팅 회로(300A)를 사용함으로써, 총 트랜지스터 수는 20 개 미만이다. 일부 실시형태에서, 클럭 게이팅 회로(300A)를 사용함으로써, 트랜지스터의 총 개수는 14 개이다.

도 3b는 일부 실시형태에 따른 도 3a의 클럭 게이팅 회로(300A)의 파형(300B) 그래프이다.

파형(300B)은 클럭 게이팅 회로(300A)가 초기에 디스에이블되고(예를 들어, E = 0), 그 다음 인에이블되고(예를 들어, E = 1), 다시 디스에이블 될 때(예를 들어, E = 0) 신호의 파형을 포함한다. 이 도면에서, 처음에 테스트 인에이블 신호(TE)는 로우 논리 값이고, 인에이블 신호(E)는 로우 논리 값이며, 출력 클럭 신호(Q)는 로우 논리 값이다.

일부 실시형태에서, 곡선(302)은 도 3a의 입력 클럭 신호(CP)를 나타내고; 곡선(304)은 도 3a의 반전된 클럭 신호(CPB)를 나타내고; 곡선(306)은 인에이블 신호(E)를 나타내고; 곡선(308)은 제어 신호(NET0)를 나타내고; 곡선(310)은 출력 클럭 신호(Q)를 나타내고; 곡선(312)은 테스트 인에이블 신호(TE)를 나타낸다..

시간(T0) 이전에, 곡선(302)은 로우 논리 값이고 곡선(304)은 하이 논리 값이다. 시간(T0) 이전에, 곡선(306, 310, 312)은 로우 논리 값이고 대응하는 p-타입 트랜지스터(M2, M19, M1)가 턴 온 되도록 한다. 그 결과, 노드(ND1') 및 곡선(308)은 하이 논리 값이다. 곡선(308)이 하이 논리 값인 것에 응답하여 n-타입 트랜지스터(M10')가 턴 온 되도록 하고, 이에 의해 노드(ND4)를 로우 논리 값으로 끌어 당기고, 출력 클럭 신호(Q)(곡선 310)를 로우 논리 값으로 설정한다.

시간(T0)에서, 곡선(302)은 상승 에지를 가지며 하이 논리 값으로 천이하기 시작하고, 곡선(304)은 하강 에지를 가지며 로우 논리 값으로 천이하기 시작하여, p-타입 트랜지스터(M13)가 켜짐으로써 곡선(308)이 하이 논리 값으로 유지되도록 한다. 즉, 곡선(308)이 하이 논리 값인 것에 의해 n-타입 트랜지스터(M18')가 턴 온 되고 p-타입 트랜지스터(M11')의 게이트를 로우로 끌어 당기고, 이에 의해 p-타입 트랜지스터(M11')가 켜진다.

시간(T1)에서, 곡선(302)은 하이 논리 값이고 곡선(304)은 로우 논리 값이다.

시간(T1)에서, 곡선(306)은 로우 논리 값에서 하이 논리 값으로 천이하여 p-타입 트랜지스터(M2)가 턴 오프 되기 시작하고 n 타입 트랜지스터(M3)가 턴 온 되기 시작하게 한다.

시간(T2)에서, 곡선(306)은 하이 논리 값이고 p-타입 트랜지스터(M2)가 턴 오프 되고 n-타입 트랜지스터(M3)가 턴 온 되도록 한다.

시간(T3)에서, 곡선(302)은 하이 논리 값에서 로우 논리 값으로 천이하고, 곡선(304)은 로우 논리 값에서 하이 논리 값으로 천이하여, n-타입 트랜지스터(M20)가 턴 온 되기 시작하게 하고, 이에 의해 노드(ND1')를 n-타입 트랜지스터(M3)의 드레인에 전기적으로 연결하여, 곡선(308)이 하이 논리 값에서 로우 논리 값으로 천이하도록 한다.

시간(T4)에서, 곡선(302)은 로우 논리 값이고, 곡선(304)은 하이 논리 값으로 n-타입 트랜지스터(M20)가 턴 온 되도록 한다. n-타입 트랜지스터(M20, M3)가 턴 온됨으로써 곡선(308)이 로우 논리 값이 되도록 한다. 곡선(308)이 로우 논리 값 인 것에 응답하여, n-타입 트랜지스터(M10', M18')가 턴 오프 되고 p-타입 트랜지스터(M14')가 턴 온 되도록 하여, 노드(ND3)를 노드(ND4)에 전기적으로 결합시킨다.

시간(T5)에서, 곡선(302)은 로우 논리 값에서 하이 논리 값으로 천이하고, 곡선(304)은 하이 논리 값에서 로우 논리 값으로 천이하여, n-타입 트랜지스터(M20)가 턴 오프 되기 시작한다. 시간(T5)에서, 곡선(302)이 로우 논리 값에서 하이 논리 값으로 천이하고, 곡선(304)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, 추가로 n-타입 트랜지스터(M12)가 턴 오프 되고 p-타입 트랜지스터(M13)가 턴 온 되도록 함으로써, p-타입 트랜지스터(M13)가 노드(ND4) 및 곡선(310)을 하이 논리 값으로 끌어 당기도록 한다. 그 후, 곡선(310)이 하이 논리 값 인 것에 응답하여 n-타입 트랜지스터(M9')가 턴 온 되도록 하고, 이에 의해 노드(ND2')및 곡선(308)을 로우 논리 값으로 유지한다.

시간(T5)과 시간(T6) 사이에서, 곡선(302)과 곡선(304)은 서로 반대로 진동한다. 시간(T5)과 시간(T6) 사이에서, 클럭 게이팅 회로(300A)는 하이 논리 값인 인에이블 신호(EN)에 의해 인에이블되기 때문에 곡선(302, 310)은 서로 유사하다. 즉, 클럭 게이팅 회로(300A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로 전달(pass)할 것이다.

시간(T6)에서, 곡선(306)은 하이 논리 값에서 로우 논리 값으로 천이하여 p-타입 트랜지스터(M2)가 턴 온 하기 시작하고 n-타입 트랜지스터(M3)가 턴 오프 하기 시작되게 한다.

시간(T7)에서, 곡선(306)은 로우 논리 값이고 p-타입 트랜지스터(M2)가 턴 온 되고 n-타입 트랜지스터(M3)가 턴 오프 되게 한다.

시간(T8)에서, 곡선(302)은 하이 논리 값에서 로우 논리 값으로 천이하고, 곡선(304)은 로우 논리 값에서 하이 논리 값으로 천이하여, n-타입 트랜지스터(M12)가 턴 온 하기 시작되게 하고, 이에 의해 곡선(310)이 하이 논리 값에서 로우 논리 값으로 천이하게 한다. 로우 논리 값으로 천이하는 곡선(310)에 응답하여, p-타입 트랜지스터(M19)는 턴 온 하기 시작하고 이에 의해 노드(ND1') 및 곡선(308)이 로우 논리 값에서 하이 논리 값으로 천이하기 시작하게 한다.

시간(T9)에서, 곡선(302)은 로우 논리 값이고, 곡선(304)은 하이 논리 값이고, 곡선(310)은 로우 논리 값이고, 곡선(308)은 하이 논리 값이다.

도 4는 일부 실시형태에 따른 인버터(400)의 회로도이다.

인버터(400)는 도 3a의 클럭 게이팅 회로(300A) 또는 도 5a의 클럭 게이팅 회로(500A)에서 사용가능하다.

인버터(400)는 입력 클럭 신호(CP)에 응답하여 반전 클럭 신호(CPB)를 생성하도록 구성된다. 일부 실시형태에서, 반전된 클럭 신호(CPB)는 입력 클럭 신호(CP)로부터 반전된다. 인버터(400)의 입력 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 인버터(400)의 출력 단자는 반전된 클럭 신호(CPB)를 출력하도록 구성된다.

인버터(400)는 p-타입 트랜지스터(M21) 및 n-타입 트랜지스터(M22)를 포함한다.

p-타입 트랜지스터(M21)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M21)의 드레인 단자는 n-타입 트랜지스터(M22)의 드레인 단자에 연결된다. 일부 실시형태에서, p-타입 트랜지스터(M21)의 드레인 단자 및 n-타입 트랜지스터(M22)의 드레인 단자는 인버터(400)의 출력 단자로 구성된다. n-타입 트랜지스터(M22)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다. .

p-타입 트랜지스터(M21)의 게이트 단자와 n-타입 트랜지스터(M22)의 게이트 단자 각각은 서로 결합되어 입력 클럭 신호(CP)를 수신하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M21)의 게이트 단자 및 n-타입 트랜지스터(M22)의 게이트 단자는 인버터(400)의 입력 단자로서 구성된다.

일부 실시형태에서, 인버터(400)는 도 3a의 클럭 게이팅 회로(300A)에서 사용 가능하다. 예를 들어, 이러한 실시형태에서, 인버터(400)의 출력 단자는 p-타입 트랜지스터(M13) 및 n-타입 트랜지스터(M12, M20)에 연결된다. 예를 들어, 이러한 실시형태에서, p-타입 트랜지스터(M21)의 드레인 단자와 n-타입 트랜지스터(M22)의 드레인 단자는 p-타입 트랜지스터(M13)의 게이트 단자 및 n-타입 트랜지스터(M12, M20)의 게이트 단자에 연결된다.

일부 실시형태에서, 인버터(400)는 도 5a의 클럭 게이팅 회로(500A)에서 사용될 수 있다. 예를 들어, 이러한 실시형태에서, 인버터(400)의 출력 단자는 p-타입 트랜지스터(M13) 및 n-타입 트랜지스터(M12, M24)에 연결된다. 예를 들어, 이러한 실시형태에서, p-타입 트랜지스터(M21)의 드레인 단자와 n-타입 트랜지스터(M22)의 드레인 단자는 p-타입 트랜지스터(M13)의 게이트 단자와 n-타입 트랜지스터(M12, M24)의 게이트 단자에 연결된다.

인버터(400)를 위한 다른 트랜지스터 타입이 본 개시의 범위 내에 있다.

도 5a는 일부 실시형태에 따른 클럭 게이팅 회로(500A)의 회로도이다. 클럭 게이팅 회로(500A)는 적어도 도 1a의 클럭 게이팅 회로(102 또는 104)의 실시형태이며, 유사한 상세 설명은 생략한다. 일부 실시형태에서, 클럭 게이팅 회로(500A)는 논리적으로 하이 인에이블 신호(E)로 인에이블되거나 활성화된다.

클럭 게이팅 회로(500A)는 도 3a의 클럭 게이팅 회로(300A)의 변형이므로, 유사한 상세 설명은 생략된다. 도 3a의 클럭 게이팅 회로(300A)와 비교하면, 클럭 게이팅 회로(500A)는 전송 게이트(502)를 더 포함하고, p-타입 트랜지스터(M19) 및 n-타입 트랜지스터(M20)를 포함하지 않으므로 유사한 상세 설명은 생략된다. 다르게 말하면, 도 3a의 p-타입 트랜지스터(M19)와 n-타입 트랜지스터(M20)는 노드(ND1, ND2') 사이의 전송 게이트(502)에서 대응하는 유사한 트랜지스터(예를 들어, M23 및 M24)로 대체된다. 클럭 게이팅 회로(500A)에 전송 게이트(502)를 포함함으로써, 노드(ND1) 및 노드(ND2')는 전송 게이트(502)에 의해 전기적으로 분리되거나 서로 결합된다.

도 3a의 클럭 게이팅 회로(300A)와 더 비교하면, 도 5a에서는 p-타입 트랜지스터(M19) 및 n-타입 트랜지스터(M20)를 포함하지 않음으로써, 도 5a의 p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)가 도 2a의 NOR 논리 게이트(202)로서 구성되고, 도 2a의 노드(ND1)는 도 3a의 노드(ND1')를 대체하므로, 유사한 상세 설명은 생략된다.

전송 게이트(502)는 적어도 노드(ND1)와 노드(ND2') 사이에 연결된다. 전송 게이트(502)는 출력 클럭 신호(Q)를 수신하도록 구성된 제1 입력 단자, 반전된 클럭 신호(CPB)를 수신하도록 구성된 제2 입력 단자 및 제어 신호(NET2)를 수신하도록 구성된 제3 입력 단자를 갖는다. 전송 게이트(502)는 제어 신호(NET0)를 출력하도록 구성된 출력 단자를 갖는다.

전송 게이트(502)는 노드(ND1) 및 노드(ND2')를 결합 또는 분리하도록 구성된다. 전송 게이트(502)는 출력 클럭 신호(Q) 및 반전 클럭 신호(CPB)에 응답하여 인에이블되거나(예를 들어, 턴 온됨) 또는 디스에이블 된다(예를 들어, 턴 오프됨)된다. 인에이블되면, 전송 게이트(502)는 제어 신호(NET2)를 적어도 노드(ND2')에 출력하거나 전달하도록 구성되고, 따라서 제어 신호(NET0)는 제어 신호(NET2)이다. 디스에이블되면, 전송 게이트(502)는 제어 신호(NET2)를 적어도 노드(ND2')로 전달하거나 출력하지 않으며, 따라서 제어 신호(NET0)는 제어 신호(NET2)로부터 전기적으로 분리된다.

전송 게이트(502)는 p-타입 트랜지스터(M23) 및 n-타입 트랜지스터(M24)를 포함한다. PMOS 트랜지스터(M23)의 게이트 단자는 노드(ND4)로부터 출력 클럭 신호(Q)를 수신하도록 구성된다. 도 5a에서, p-타입 트랜지스터(M23)의 게이트 단자, 노드(ND4), n-타입 트랜지스터(M9')의 게이트 단자, n-타입 트랜지스터(M10')의 드레인 단자, n-타입 트랜지스터(M12)의 드레인 단자, 및 p-타입 트랜지스터(M14')의 드레인 단자 각각은 함께 결합된다. n-타입 트랜지스터(M24)의 게이트 단자는 적어도 인버터(400)의 출력 단자에 연결되고 반전된 클럭 신호(CPB)를 수신하도록 구성된다.

p-타입 트랜지스터(M23)는 출력 클럭 신호(Q)에 기초하여 턴 온 또는 턴 오프 된다. n-타입 트랜지스터(M24)는 반전된 클럭 신호(CPB)에 기초하여 턴 온 또는 턴 오프 된다. p-타입 트랜지스터(M23)의 드레인 또는 소스 단자 중 하나는 n-타입 트랜지스터(M24)의 드레인 또는 소스 단자 중 적어도 하나에 연결되고, 전송 게이트(502)의 제3 입력 단자로 구성된다. p-타입 트랜지스터(M23)의 드레인 또는 소스 단자 중 다른 하나는 n-타입 트랜지스터(M23)의 드레인 또는 소스 단자 중 적어도 다른 하나에 연결되고, 전송 게이트(502)의 출력 단자로 구성된다.

도 5a에서, p-타입 트랜지스터(M23)의 드레인 또는 소스 단자 중 하나, n-타입 트랜지스터(M24)의 드레인 또는 소스 단자 중 하나, 노드(ND1), p-타입 트랜지스터(M2)의 드레인 단자, n-타입 트랜지스터(M3)의 드레인 단자 및 n-타입 트랜지스터(M4)의 드레인 단자 각각은 함께 연결된다.

도 5a에서, p-타입 트랜지스터(M23)의 드레인 또는 소스 단자 중 다른 하나, n-타입 트랜지스터(M24)의 드레인 또는 소스 단자 중 다른 하나, 노드(ND2'), n-타입 트랜지스터(M9')의 드레인 단자 , n-타입 트랜지스터(M10')의 게이트 단자, p-타입 트랜지스터(M11')의 드레인 단자, p-타입 트랜지스터(M14')의 게이트 단자, 인버터(204')의 입력 단자(예를 들어, p-타입 트랜지스터(M17')의 게이트 단자와 n-타입 트랜지스터(M18')의 게이트 단자)는 함께 결합된다.

클럭 게이팅 회로(500A)를 사용함으로써, 반전 클럭 신호(CPB)에 의해 토글되는 트랜지스터의 수는, 예를 들면 p-타입 트랜지스터(M13) 및 n-타입 트랜지스터(M12, M24)로 3 개이다. 일부 실시형태에서, 클럭 게이팅 회로(500A)를 사용함으로써, 반전 클럭 신호(CPB)에 의해 토글되는 트랜지스터의 총 수가 다른 클럭 게이팅 셀과 비교할 때 감소되어, 결과적으로 클럭 게이팅 회로(500A)가 다른 클럭 게이팅 셀보다 동적 클럭 전력을 덜 소비하게 된다.

일부 실시형태에서, 클럭 게이팅 회로(500A)를 사용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어, 결과적으로 클럭 게이팅 회로(500A)가 다른 클럭 게이팅 셀보다 적은 면적을 차지하게 된다. 예를 들어, 일부 실시형태에서, 클럭 게이팅 회로(500A)를 사용함으로써, 총 트랜지스터 수는 20 개 미만이다. 일부 실시형태에서, 클럭 게이팅 회로(500A)를 사용함으로써, 트랜지스터의 총 개수는 14 개이다.

도 5b는 일부 실시형태에 따른 도 5a의 클럭 게이팅 회로(500A)의 파형(500B) 그래프이다.

파형(500B)은 클럭 게이팅 회로(500A)가 초기에 디스에이블되고(예를 들어, E = 0), 그 다음 인에이블되고(예를 들어, E = 1), 그 다음 다시 디스에이블되는(예를 들어, E = 0) 경우의 신호의 파형을 포함한다. 이 도면에서, 처음에, 테스트 인에이블 신호(TE)는 로우 논리 값이고, 인에이블 신호(E)는 로우 논리 값이며, 출력 클럭 신호(Q)는 로우 논리 값이다.

일부 실시형태에서, 곡선(502)은 도 5a의 입력 클럭 신호(CP)를 나타내고; 곡선(504)은 도 5a의 반전된 클럭 신호(CPB)를 나타내고; 곡선(506)은 인에이블 신호(E)를 나타내고; 곡선(507)은 제어 신호(NET2)를 나타내고; 곡선(508)은 제어 신호(NET0)를 나타내고; 곡선(510)은 출력 클럭 신호(Q)를 나타내고; 곡선(512)은 테스트 인에이블 신호(TE)를 나타낸다.

시간(T0) 이전에, 곡선(502)은 로우 논리 값이고, 곡선(504)은 하이 논리 값이고, 곡선(510)은 로우 논리 값이다. 시간(T0) 이전에, 곡선(506, 512)은 로우 논리 값이고 대응하는 p-타입 트랜지스터(M2, M1)가 턴 온 되도록 한다. 결과적으로 노드(ND1)와 곡선(507)은 하이 논리 값이다. 곡선(504)이 하이 논리 값이고 곡선(510)이 로우 논리 값인 것에 응답하여, 대응하는 n-타입 트랜지스터(M24) 및 대응하는 p-타입 트랜지스터(M23)가 각각 턴 온 되게 하여, 노드(ND1, ND2')를 전기적으로 결합하고 곡선(507, 508)이 동일하게 되도록 한다. 곡선(508)이 하이 논리 값인 것에 응답하여, n-타입 트랜지스터(M10')가 턴 온 되게 하여, 노드(ND4)를 로우 논리 값으로 끌어 당기고 출력 클럭 신호(Q)(곡선(510))를 로우 논리 값으로 설정한다.

시간(T0)에서, 곡선(502)은 상승 에지를 가지며 하이 논리 값으로 천이하기 시작하고, 곡선(504)은 하강 에지를 가지며 로우 논리 값으로 천이하기 시작하여, p-타입 트랜지스터(M13)가 켜짐으로써 곡선(508)이 하이 논리 값으로 유지되게 한다. 달리 말하면, 곡선(508)이 하이 논리 값인 것에 의해, n-타입 트랜지스터(M18')가 턴 온 되고 p-타입 트랜지스터(M11')의 게이트를 로우로 끌어 당겨서 p-타입 트랜지스터(M11')를 턴 온 한다.

시간(T1)에서, 곡선(502)은 하이 논리 값이고 곡선(504)은 로우 논리 값이다.

시간(T1)에서, 곡선(506)은 로우 논리 값에서 하이 논리 값으로 천이되어 p-타입 트랜지스터(M2)가 턴 오프 되기 시작하고 n-타입 트랜지스터(M3)가 턴 온 되기 시작하여, 이에 의해 곡선(507)이 하이 논리 값에서 로우 논리 값으로 천이되도록 한다. 그러나, 곡선(504)이 로우 논리 값이기 때문에 n-타입 트랜지스터(M24)는 턴 오프 되고 곡선(508)은 아직 로우 논리 값으로 천이되지 않는다.

시간(T2)에서, 곡선(506)은 하이 논리 값으로 p-타입 트랜지스터(M2)가 턴 오프 되고, n-타입 트랜지스터(M3)가 턴 온 되도록 하며, 이에 의해 곡선(507)은 로우 논리 값이 되도록 한다.

시간(T3)에서, 곡선(502)은 하이 논리 값에서 로우 논리 값으로 천이하고, 곡선(504)은 로우 논리 값에서 하이 논리 값으로 천이하여 n-타입 트랜지스터(M24)가 턴 온 되기 시작하게 함으로써, n-타입 트랜지스터(M3)가 노드(ND2')를 로우 논리 값으로 끌어 당기는 것을 허용하고, 곡선(508)이 하이 논리 값에서 로우 논리 값으로 천이하게 한다.

시간(T4)에서, 곡선(502)은 로우 논리 값이고, 곡선(504)은 하이 논리 값으로 n-타입 트랜지스터(M24)가 턴 온 되도록 한다. n-타입 트랜지스터(M24, M3)가 턴 온됨으로써 곡선(508)이 로우 논리 값이 되도록 한다. 곡선(508)이 로우 논리 값인 것에 응답하여, n-타입 트랜지스터(M10', M18')가 턴 오프 되도록 하고, p-타입 트랜지스터(M14')가 턴 온 되도록 함으로써 노드(ND3)를 노드(ND4)에 전기적으로 결합시킨다.

시간(T5)에서, 곡선(502)은 로우 논리 값에서 하이 논리 값으로 천이하고, 곡선(504)은 하이 논리 값에서 로우 논리 값으로 천이하여 n-타입 트랜지스터(M24)가 턴 오프 되기 시작한다. 시간(T5)에서, 곡선(502)이 로우 논리 값에서 하이 논리 값으로 천이하고, 곡선(504)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, 추가적으로 n-타입 트랜지스터(M12)가 턴 오프되고 p-타입 트랜지스터(M13)가 턴 온 되도록 함으로써, p-타입 트랜지스터(M13)가 노드(ND4) 및 곡선(510)을 하이 논리 값으로 끌어 당기게 한다. 그 후, 곡선(510)이 하이 논리 값 인 것에 응답하여 n-타입 트랜지스터(M9')가 턴 온 되도록 하여, 노드(ND2') 및 곡선(508)을 로우 논리 값으로 유지한다. 추가적으로 곡선(510)이 하이 논리 값인 것에 응답하여 p-타입 트랜지스터(M23)가 턴 오프 되도록 한다.

시간(T5) 및 시간(T6) 사이에서, 곡선(502)과 곡선(504)은 서로 반대로 진동한다. 시간(T5) 및 시간(T6) 사이에서, 클럭 게이팅 회로(500A)가 하이 논리 값인 인에이블 신호(EN)에 의해 인에이블되기 때문에, 곡선(502, 510)은 서로 유사하다. 즉, 클럭 게이팅 회로(500A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

시간(T6)에서, 곡선(506)은 하이 논리 값에서 로우 논리 값으로 천이하여 p-타입 트랜지스터(M2)가 턴 온 되기 시작하고 n-타입 트랜지스터(M3)가 턴 오프 되기 시작함으로써, 곡선(507)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다. 그러나, 곡선(510)은 하이 논리 값이기 때문에 이에 의해 p-타입 트랜지스터(M23)가 턴 오프 되게 하고, 곡선(508)은 아직 하이 논리 값으로 천이하지 않는다.

시간(T7)에서, 곡선(506)은 로우 논리 값으로 p-타입 트랜지스터(M2)가 턴 온 되도록 하고 n-타입 트랜지스터(M3)가 턴 오프 되도록 하며, 이에 의해 곡선(507)이 하이 논리 값이 되도록 한다.

시간(T8)에서, 곡선(502)은 하이 논리 값에서 로우 논리 값으로 천이하고, 곡선(504)은 로우 논리 값에서 하이 논리 값으로 천이하여, n-타입 트랜지스터(M12)가 턴 온 되기 시작되게 하여, 곡선(510)이 하이 논리 값에서 로우 논리 값으로 천이하게 한다. 곡선(510)이 로우 논리 값으로 천이하는 것에 응답하여, p-타입 트랜지스터(M23)가 턴 온 되기 시작하고, 이에 의해 노드(ND2') 및 곡선(508)이 p-타입 트랜지스터(M1, M2)에 의해 로우 논리 값에서 하이 논리 값으로 천이하기 시작하도록 한다.

시간(T9)에서, 곡선(502)은 로우 논리 값이고, 곡선(504)은 하이 논리 값이고, 곡선(510)은 로우 논리 값이고, 곡선(508)은 하이 논리 값이다.

도 6a는 일부 실시형태에 따른 클럭 게이팅 회로(600A)의 회로도이다. 클럭 게이팅 회로(600A)는 적어도 도 1a의 클럭 게이팅 회로(102 또는 104)의 실시형태이며, 유사한 상세 설명은 생략된다.

클럭 게이팅 회로(600A)는 도 2a의 클럭 게이팅 회로(200A)의 변형이며, 따라서 유사한 상세 설명은 생략된다. 일부 실시형태에서, 클럭 게이팅 회로(600A)는 논리적으로 로우 인에이블 신호(EN)로 인에이블되거나 활성화된다. 즉, 클럭 게이팅 회로(600A)는 액티브 로우 인에이블 신호(예를 들어, 인에이블 신호(EN))로 인에이블 된다. 도 2a의 클럭 게이팅 회로(200A)와 비교하여, 도 2a의 인에이블 신호(E)는 클럭 게이팅 회로(600A)의 인에이블 신호(EN)로 대체되고, 따라서 유사한 상세 설명은 생략된다. 일부 실시형태에서, 인에이블 신호(EN)는 인에이블 신호(E)로부터 반전된다. p-타입 트랜지스터(M2)의 게이트 단자 및 n-타입 트랜지스터(M3)의 게이트 단자 각각은 인에이블 신호(EN)를 수신하도록 구성된다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면, 클럭 게이팅 회로(600A)는 p-타입 트랜지스터(M5, M6) 및 n-타입 트랜지스터(M7, M8)를 포함하지 않고, p-타입 트랜지스터(M25) 및 n-타입 트랜지스터(M26)를 더 포함하므로, 유사한 상세 설명은 생략된다.

p-타입 트랜지스터(M5, M6) 및 n-타입 트랜지스터(M7, M8)를 포함하지 않음으로써, 노드(ND2)는 p-타입 트랜지스터(M25)의 드레인 단자 및 n-타입 트랜지스터(M26)의 드레인 단자에 연결된다. 일부 실시형태에서, p-타입 트랜지스터(M6) 및 n-타입 트랜지스터(M7)의 기능적 특징은 대응하는 p-타입 트랜지스터(M25) 및 대응하는 n-타입 트랜지스터(M26)에 통합된다.

클럭 게이팅 회로(600A)는 p-타입 트랜지스터(M1, M2, M9, M10, M13, M25), n-타입 트랜지스터(M3, M4, M11, M12, M14, M26), 및 인버터(204, 206)를 포함한다.

p-타입 트랜지스터(M25)는 노드(ND2)와 p-타입 트랜지스터(M2) 사이에 연결된다. 도 6a에서 노드(ND2)의 신호는 제어 신호(NET0)에 대응한다. p-타입 트랜지스터(M1, M2, M25)는 테스트 인에이블 신호(TE), 인에이블 신호(EN) 및 입력 클럭 신호(CP)에 응답하여, 전압 공급부(VDD)를 노드(ND2)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M1, M2, M25)는 테스트 인에이블 신호(TE), 인에이블 신호(EN) 및 입력 클럭 신호(CP)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다.

p-타입 트랜지스터(M25)의 소스 단자는 p-타입 트랜지스터(M2)의 드레인 단자에 연결된다. p-타입 트랜지스터(M25)의 게이트 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M25)의 게이트 단자, p-타입 트랜지스터(M13)의 게이트 단자 및 n-타입 트랜지스터(M12)의 게이트 단자 각각은 함께 결합된다. 도 6a에서, p-타입 트랜지스터(M25)의 드레인 단자, n-타입 트랜지스터(M26)의 드레인 단자, p-타입 트랜지스터(M9)의 드레인 단자, p-타입 트랜지스터(M10)의 게이트 단자, n-타입 트랜지스터(M11)의 드레인 단자, n-타입 트랜지스터(M14)의 게이트 단자, 인버터(204)의 입력 단자 및 노드(ND2) 각각은 함께 결합된다.

n-타입 트랜지스터(M26)는 노드(ND2) 및 적어도 노드(ND1), n-타입 트랜지스터(M3) 또는 n-타입 트랜지스터(M4) 사이에 연결된다. 도 6a에서, 노드(ND1)의 신호는 제어 신호(NET2)에 대응한다.

제어 신호(NET1)는 n-타입 트랜지스터(M26)를 선택적으로 인에이블 또는 디스에이블 한다. 일부 실시형태에서, n-타입 트랜지스터(M26)는 제어 신호(NET1)에 응답하여 노드(ND2)와 노드(ND1)를 전기적으로 결합하도록 구성된다. 도 6a에서 노드(ND3)의 신호는 제어 신호(NET1)에 대응한다.

n-타입 트랜지스터(M3, M4, M26)는 제어 신호(NET1) 및 적어도 테스트 인에이블 신호(TE) 또는 인에이블 신호(EN)에 응답하여 기준 전압 공급부(VSS)를 노드(ND2)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M26) 및 적어도 n-타입 트랜지스터(M3) 또는 n-타입 트랜지스터(M4)는, 제어 신호(NET1) 및 적어도 테스트 인에이블 신호(TE) 또는 인에이블 신호(EN)에 응답하여 제어 신호(NET0)를 생성하도록 구성된다.

도 6a에서, n-타입 트랜지스터(M26)의 소스 단자, n-타입 트랜지스터(M3)의 드레인 단자, n-타입 트랜지스터(M4)의 드레인 단자 및 노드(ND1) 각각은 함께 결합된다. n-타입 트랜지스터(M26)의 게이트 단자는 제어 신호(NET1)를 수신하도록 구성된다.

도 6a에서, n-타입 트랜지스터(M26)의 게이트 단자, p-타입 트랜지스터(M9)의 게이트 단자, p-타입 트랜지스터(M10)의 드레인 단자, p-타입 트랜지스터(M13)의 드레인 단자, n-타입 트랜지스터(M14)의 드레인 단자, 인버터(206)의 입력 단자(예를 들어, 각각의 p-타입 트랜지스터(M15)의 게이트 단자 및 n-타입 트랜지스터(M16)의 게이트 단자) 및 노드(ND3) 각각은 함께 결합된다.

p-타입 트랜지스터(M1, M2)와 n-타입 트랜지스터(M3, M4) 사이에 p-타입 트랜지스터(M25) 및 n-타입 트랜지스터(M26)를 포함함으로써, p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)는 더 이상 도 2a의 NOR 논리 게이트(202)로서 배열되지 않는다. 일부 실시형태에서, p-타입 트랜지스터(M25) 및 n-타입 트랜지스터(M26)가 턴 온 될 때, 도 6a의 p-타입 트랜지스터(M1, M2) 및 n-타입 트랜지스터(M3, M4)는 도 2a의 NOR 논리 게이트(202)와 유사한 NOR 논리 게이트로서 배열된다.

클럭 게이팅 회로(600A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 수는, 예를 들어 p-타입 트랜지스터(M25, M13) 및 n-타입 트랜지스터(M12)의 3 개이다. 일부 실시형태에서, 클럭 게이팅 회로(600A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 총 수가 다른 클럭 게이팅 셀과 비교할 때 감소되어, 결과적으로 클럭 게이팅 회로(600A)가 다른 클럭 게이팅 셀보다 동적 클럭 전력을 덜 소비하게 된다.

일부 실시형태에서, 클럭 게이팅 회로(600A)를 사용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어, 다른 클럭 게이팅 셀보다 클럭 게이팅 회로(600A)는 면적을 덜 차지하게 된다. 예를 들어, 일부 실시형태에서, 클럭 게이팅 회로(600A)를 사용함으로써, 총 트랜지스터 수는 20 개 미만이다. 일부 실시형태에서, 클럭 게이팅 회로(600A)를 사용함으로써, 트랜지스터의 총 수는 16 개이다.

도 6b는 일부 실시형태에 따른 도 6a의 클럭 게이팅 회로(600A)의 파형(600B) 그래프이다.

파형(600B)은 클럭 게이팅 회로(600A)가 초기에 인에이블되고(예를 들어, EN = 0), 그 다음 디스에이블되고(예를 들어, EN = 1), 다시 인에이블 될 때(예를 들어, EN = 0) 신호의 파형을 포함한다. 이 도면에서, 처음에, 테스트 인에이블 신호(TE)는 로우 논리 값이고, 인에이블 신호(EN)는 로우 논리 값이며, 출력 클럭 신호(Q)는 로우 논리 값이다.

일부 실시형태에서, 곡선(602)은 도 6a의 입력 클럭 신호(CP)를 나타내고; 곡선(606)은 인에이블 신호(EN)를 나타내고; 곡선(608)은 제어 신호(NET0)를 나타내고; 곡선(609)은 제어 신호(NET1)를 나타내고; 곡선(610)은 출력 클럭 신호(Q)를 나타내고; 곡선(612)은 테스트 인에이블 신호(TE)를 나타낸다.

시간(T0) 이전에, 곡선(602)은 로우 논리 값이고 p-타입 트랜지스터(M25, M13)가 턴 온 되도록 한다. 시간(T0) 이전에, 곡선(606, 612)은 로우 논리 값이고 대응하는 p-타입 트랜지스터(M2, M1)가 턴 온 되도록 한다. p-타입 트랜지스터(M25, M2, M1)가 턴 온 되는 것에 응답하여 곡선(608)이 하이 논리 값이 되도록 한다. p-타입 트랜지스터(M13)가 턴 온 되는 것에 응답하여 곡선(609)이 하이 논리 값이 되고, 이에 따라 출력 클럭 신호(Q)(곡선(610))가 로우 논리 값이 되도록 설정된다. 곡선(608)이 하이 논리 값인 것에 응답하여, n-타입 트랜지스터(M14)가 턴 온 되도록 하여 노드(ND3)를 노드(ND4)에 전기적으로 결합시킨다.

시간(T0)과 시간(T4) 사이에서(또는 시간(T10) 이후), 적어도 곡선(602 또는 610)은 곡선(609)과 반대로 진동한다. 시간(T0)과 시간(T4) 사이(또는 시간(T10) 이후)에서, 클럭 게이팅 회로(600A)는 로우 논리 값인 인에이블 신호(EN)에 의해 인에이블되므로 곡선(602, 610)은 서로 유사하다. 즉, 클럭 게이팅 회로(600A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

시간(T0)에서, 곡선(602)은 상승 에지를 가지고 하이 논리 값으로 천이하기 시작하여 n-타입 트랜지스터(M12)가 턴 온 되기 시작하게 하고, 이에 의해 p-타입 트랜지스터(M13)가 턴 오프 되고, 따라서 노드(ND3) 및 곡선(609)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하도록 한다. 곡선(609)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, 곡선(610)이 로우 논리 값에서 하이 논리 값으로 천이하기 시작하게 한다. 곡선(609)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, p-타입 트랜지스터(M9)가 턴 온 되기 시작하고, 이에 따라 곡선(608)을 하이 논리 값으로 유지한다.

시간(T1)에서, 곡선(606)은 로우 논리 값에서 하이 논리 값으로 천이하여 p-타입 트랜지스터(M2)가 턴 오프 하기 시작하고 n 타입 트랜지스터(M3)가 턴 온 하기 시작하게 한다. 그러나, 곡선(609)이 로우 논리 값이기 때문에 n-타입 트랜지스터(M26)는 턴 오프 되게 하고, 곡선(608)은 아직 로우 논리 값으로 천이하지 않는다.

시간(T2)에서, 곡선(606)은 하이 논리 값이고 p-타입 트랜지스터(M2)가 턴 오프 되고 n-타입 트랜지스터(M3)가 턴 온 되도록 한다.

시간(T3)에서, 곡선(602)은 하이 논리 값에서 로우 논리 값으로 천이하여, p-타입 트랜지스터(M13)가 턴 온 하기 시작하게 하고, 이에 따라 곡선(609)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다. 곡선(609)이 로우 논리 값에서 하이 논리 값으로 천이하는 것에 응답하여, 곡선(610)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하게 한다. 곡선(609)이 로우 논리 값에서 하이 논리 값으로 천이하는 것에 응답하여, p-타입 트랜지스터(M9)가 턴 오프 되기 시작하고 n 타입 트랜지스터(M26)가 턴 온 되기 시작하게 한다. n-타입 트랜지스터(M26)가 턴 온 하기 시작하는 것에 응답하여 곡선(608)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하게 한다.

곡선(608)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하는 것에 응답하여 p-타입 트랜지스터(M17)가 턴 온 하게 하고, 이에 따라 p-타입 트랜지스터(M11)의 게이트를 하이 논리 값으로 끌어 당김으로써, n-타입 트랜지스터(M11)를 턴 온 하고, 노드(ND2)를 노드(ND4)에 전기적으로 결합한다.

시간(T4)에서, 곡선(602)은 로우 논리 값이고, 곡선(609)은 하이 논리 값이고, 곡선(610)은 로우 논리 값이고, 곡선(608)은 로우 논리 값이다.

시간(T5)에서, 곡선(602)은 로우 논리 값에서 하이 논리 값으로 천이하기 시작하지만, 클럭 게이팅 회로(600A)가 하이 논리 값인 인에이블 신호(EN)에 의해 디스에이블되기 때문에, 출력 클럭 신호(Q)는 로우 논리 값으로 유지되게 한다.

시간(T5)과 시간(T6) 사이에서, 곡선(610)은 로우 논리 값으로 유지된다.

시간(T6)에서, 곡선(606)은 하이 논리 값에서 로우 논리 값으로 천이하여 p-타입 트랜지스터(M2)가 턴 온 되기 시작하고 n-타입 트랜지스터(M3)가 턴 오프 되기 시작한다.

그러나, 곡선(602)이 하이 논리 값이기 때문에 p-타입 트랜지스터(M25)가 턴 오프 되게 하고, 곡선(608)은 아직 하이 논리 값으로 천이하지 않는다.

시간(T7)에서, 곡선(606)은 로우 논리 값이고 p-타입 트랜지스터(M2)가 턴 온 되고 n-타입 트랜지스터(M3)가 턴 오프 되도록 한다.

시간(T8)에서, 곡선(602)은 하이 논리 값에서 로우 논리 값으로 천이하고 p-타입 트랜지스터(M25)가 턴 온 되기 시작한다. p-타입 트랜지스터(M25, M2, M1)가 턴 온 되는 것에 응답하여 곡선(608)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다.

시간(T9)에서, 곡선(602)은 로우 논리 값이고, p-타입 트랜지스터(M25)는 턴 온 되고, 곡선(608)은 하이 논리 값이다.

시간(T10)에서, 곡선(602)은 로우 논리 값에서 하이 논리 값으로 천이하고, 시간(T0)에 대한 전술한 설명과 유사하며, 유사한 상세 설명은 생략된다.

시간(T10) 이후에, 클럭 게이팅 회로(600A)는 로우 논리 값인 인에이블 신호(EN)에 의해 인에이블되기 때문에, 곡선(602, 610)은 서로 유사하다. 즉, 클럭 게이팅 회로(600A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

도 7a는 일부 실시형태에 따른 클럭 게이팅 회로(700A)의 회로도이다. 클럭 게이팅 회로(700A)는 적어도 도 1a의 클럭 게이팅 회로(102 또는 104)의 실시형태이며, 유사한 상세 설명은 생략된다.

클럭 게이팅 회로(700A)는 도 2a의 클럭 게이팅 회로(200A)의 변형이며, 따라서 유사한 상세 설명은 생략된다. 일부 실시형태에서, 클럭 게이팅 회로(700A)는 논리적으로 로우 인에이블 신호(EN)로 인에이블되거나 활성화 된다. 즉, 클럭 게이팅 회로(700A)는 액티브 로우 인에이블 신호(예를 들어, 인에이블 신호(EN))로 인에이블 된다. 도 2a의 클럭 게이팅 회로(200A)와 비교하여, 도 2a의 인에이블 신호(E)는 클럭 게이팅 회로(700A)의 인에이블 신호(EN)로 대체되므로 유사한 상세 설명은 생략된다. 일부 실시형태에서, 인에이블 신호(EN)는 인에이블 신호(E)로부터 반전된다.

도 2a의 클럭 게이팅 회로(200A)와 비교하면, 도 7a의 NAND 논리 게이트(702)는 NOR 논리 게이트(202)를 대체하고, 전송 게이트(704)는 p-타입 트랜지스터(M5, M6) 및 n-타입 트랜지스터(M7, M8)를 대체하므로 유사한 상세 설명은 생략된다.

일부 실시형태에서, p-타입 트랜지스터(M6) 및 n-타입 트랜지스터(M7)의 기능적 특징은 전송 게이트(704)(예를 들어, 대응하는 p-타입 트랜지스터(M31) 및 대응하는 n-타입 트랜지스터(M32))에 통합된다.

클럭 게이팅 회로(700A)는 NAND 논리 게이트(702), 전송 게이트 (704), p-타입 트랜지스터(M9, M10, M13), n-타입 트랜지스터(M11, M12, M14), 인버터(204) 및 인버터(206)를 포함한다.

NAND 논리 게이트(702)는 p-타입 트랜지스터(M27, M28) 및 n-타입 트랜지스터(M29, M30)를 포함한다.

도 2a의 NOR 논리 게이트(202)와 비교하여, 도 7a의 p-타입 트랜지스터(M27, M28) 및 도 7a의 n-타입 트랜지스터(M29, M30)는 대응하는 p-타입 트랜지스터(M1, M2) 및 대응하는 n-타입 트랜지스터(M3, M4)를 대체하므로 유사한 상세 설명은 생략된다.

p-타입 트랜지스터(M27)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M27)의 게이트 단자와 n-타입 트랜지스터(M30)의 게이트 단자 각각은 함께 결합되고, 테스트 인에이블 신호(TE)를 수신하도록 구성된다.

도 7a에서, p-타입 트랜지스터(M27)의 드레인 단자, p-타입 트랜지스터(M28)의 드레인 단자, n-타입 트랜지스터(M29)의 드레인 단자, 노드(ND1), p-타입 트랜지스터(M31)의 드레인 또는 소스 단자 중 하나, 및 n-타입 트랜지스터(M32)의 드레인 또는 소스 단자 중 하나 각각은 함께 연결된다.

p-타입 트랜지스터(M28)의 소스 단자는 전압 공급부(VDD)에 연결된다. p-타입 트랜지스터(M28)의 게이트 단자와 n-타입 트랜지스터(M29)의 게이트 단자 각각은 함께 결합되고, 인에이블 신호(EN)를 수신하도록 구성된다.

적어도 p-타입 트랜지스터(M27) 또는 p-타입 트랜지스터(M28)는 적어도 테스트 인에이블 신호(TE) 또는 인에이블 신호(EN)에 응답하여 전압 공급부(VDD)를 노드(ND1)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, 적어도 p-타입 트랜지스터(M27) 또는 p-타입 트랜지스터(M28)는 적어도 테스트 인에이블 신호(TE) 또는 인에이블 신호(EN)에 응답하여 제어 신호(NET2)를 생성하도록 구성된다.

n-타입 트랜지스터(M29)의 소스 단자는 n-타입 트랜지스터(M30)의 드레인 단자에 연결된다. n-타입 트랜지스터(M30)의 소스 단자는 기준 전압 공급부(VSS)에 연결된다.

n-타입 트랜지스터(M29, M30)는 적어도 테스트 인에이블 신호(TE) 또는 인에이블 신호(EN)에 응답하여 기준 전압 공급부(VSS)를 노드(ND1)에 선택적으로 결합하도록 구성된다. 일부 실시형태에서, n-타입 트랜지스터(M29, M30)는 테스트 인에이블 신호(TE) 및 인에이블 신호(EN)에 응답하여 제어 신호(NET2)를 생성하도록 구성된다.

p-타입 트랜지스터(M27, M28) 및 n-타입 트랜지스터(M29, M30)는 예시적인 NAND 논리 게이트(702)로서 배열된다. 일부 실시형태에서, 제어 신호(NET2)는 NAND 출력 신호이고, 인에이블 신호(EN) 및 테스트 인에이블 신호(TE)에 대한 NAND 연산을 수행하는 것에 기초하여 생성된다. 다른 논리 타입이 본 개시의 범위 내에 있다. 예를 들어, 일부 실시형태에서, OR 논리 게이트, AND 논리 게이트, NOR 논리 게이트 또는 다른 적절한 논리 게이트와 같이, 다른 논리 타입이 NAND 논리 게이트(702)에 대해 대체되고, 트랜지스터(M27, M28, M29, M30)는 이러한 다른 논리 타입과 일치하도록 배열된다.

전송 게이트(704)는 적어도 노드(ND1)와 노드(ND2) 사이에 연결된다. 전송 게이트(704)는 입력 클럭 신호(CP)를 수신하도록 구성된 제1 입력 단자, 제어 신호(NET1)를 수신하도록 구성된 제2 입력 단자 및 제어 신호(NET2)를 수신하도록 구성된 제3 입력 단자를 갖는다. 전송 게이트(704)는 제어 신호(NET0)을 출력하도록 구성된 출력 단자를 갖는다.

전송 게이트(704)는 노드(ND1) 및 노드(ND2)를 결합 또는 분리하도록 구성된다. 전송 게이트(704)는 입력 클럭 신호(CP) 및 제어 신호(NET1)에 응답하여 인에이블(예를 들어, 턴 온됨) 또는 디스에이블(예를 들어, 턴 오프됨) 된다. 인에이블되면, 전송 게이트(704)는 제어 신호(NET2)를 적어도 노드(ND2)로 출력하거나 전달하도록 구성되며, 따라서 제어 신호(NET0)는 제어 신호(NET2)이다. 디스에이블되면, 전송 게이트(704)는 제어 신호(NET2)를 적어도 노드(ND2)에 전달하거나 출력하지 않으므로, 제어 신호(NET0)는 제어 신호(NET2)로부터 전기적으로 분리된다.

전송 게이트(704)는 p-타입 트랜지스터(M31) 및 n-타입 트랜지스터(M32)를 포함한다. p-타입 트랜지스터(M31)의 게이트 단자는 입력 클럭 신호(CP)를 수신하도록 구성된다. 일부 실시형태에서, p-타입 트랜지스터(M31)의 게이트 단자, p-타입 트랜지스터(M13)의 게이트 단자 및 n-타입 트랜지스터(M12)의 게이트 단자 각각은 함께 결합된다.

n-타입 트랜지스터(M32)의 게이트 단자는 노드(ND3)로부터 제어 신호(NET1)를 수신하도록 구성된다. n-타입 트랜지스터(M32)의 게이트 단자, p-타입 트랜지스터(M9)의 게이트 단자, p-타입 트랜지스터(M10)의 드레인 단자, p-타입 트랜지스터(M13)의 드레인 단자, n-타입 트랜지스터(M14)의 드레인 단자, 인버터(206)의 입력 단자(예를 들어, p-타입 트랜지스터(M15)의 게이트 단자 및 n-타입 트랜지스터(M16)의 게이트 단자) 및 노드(ND3) 각각은 함께 결합된다.

p-타입 트랜지스터(M31)는 입력 클럭 신호(CP)에 기초하여 턴 온 또는 턴 오프 된다. n-타입 트랜지스터(M32)는 제어 신호(NET1)에 기초하여 턴 온 또는 턴 오프 된다. p-타입 트랜지스터(M31)의 드레인 또는 소스 단자 중 하나는 n-타입 트랜지스터(M32)의 드레인 또는 소스 단자 중 적어도 하나에 연결되고, 전송 게이트(704)의 제3 입력 단자로 구성된다. p-타입 트랜지스터(M31)의 소스 또는 드레인 단자 중 다른 하나는 n-타입 트랜지스터(M32)의 소스 또는 드레인 단자 중 적어도 다른 하나에 연결되고, 전송 게이트(704)의 출력 단자로서 구성된다.

도 7a에서, 노드(ND2), p-타입 트랜지스터(M31)의 소스 또는 드레인 단자 중 다른 하나, n-타입 트랜지스터(M32)의 소스 또는 드레인 단자 중 다른 하나, p-타입 트랜지스터(M9)의 드레인 단자, p-타입 트랜지스터(M10)의 게이트 단자, n-타입 트랜지스터(M11)의 드레인 단자, n-타입 트랜지스터(M14)의 게이트 단자, 인버터(204)의 입력 단자(예를 들어, p-타입 트랜지스터(M17)의 게이트 단자 및 n-타입 트랜지스터(M18)의 게이트 단자) 각각은 함께 연결된다.

클럭 게이팅 회로(700A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 수는, 예를 들면 p-타입 트랜지스터(M13, M31) 및 n-타입 트랜지스터(M12)의 3 개이다. 일부 실시형태에서, 클럭 게이팅 회로(700A)를 사용함으로써, 입력 클럭 신호(CP)에 의해 토글되는 트랜지스터의 총 수가 다른 클럭 게이팅 셀과 비교할 때 감소되어, 결과적으로 클럭 게이팅 회로(700A)는 다른 클럭 게이팅 셀보다 동적 클럭 전력을 덜 소비하게 된다.

일부 실시형태에서, 클럭 게이팅 회로(700A)를 사용함으로써, 다른 클럭 게이팅 셀과 비교할 때 트랜지스터의 총 수가 감소되어 결과적으로 클럭 게이팅 회로(700A)는 다른 클럭 게이팅 셀보다 면적을 덜 차지하게 된다. 예를 들어, 일부 실시형태에서, 클럭 게이팅 회로(700A)를 사용함으로써, 총 트랜지스터 수는 20 개 미만이다. 일부 실시형태에서, 클럭 게이팅 회로(700A)를 사용함으로써, 트랜지스터의 총 수는 16 개이다.

도 7b는 일부 실시형태에 따른 도 7a의 클럭 게이팅 회로(700A)의 파형(700B) 그래프이다.

파형(700B)은 클럭 게이팅 회로(700A)가 초기에 인에이블되고(예를 들어, EN = 0), 그 다음 디스에이블되고(예를 들어, EN = 1), 그 다음 다시 인에이블 될 때(예를 들어, EN = 0) 신호의 파형을 포함한다. 이 도면에서, 처음에, 테스트 인에이블 신호(TE)는 하이 논리 값이고, 인에이블 신호(EN)는 로우 논리 값이며, 출력 클럭 신호(Q)는 로우 논리 값이다.

일부 실시형태에서, 곡선(702)은 도 7a의 입력 클럭 신호(CP)를 나타내고; 곡선(706)은 인에이블 신호(EN)를 나타내고; 곡선(707)은 제어 신호(NET2)를 나타내고; 곡선(708)은 제어 신호(NET0)를 나타내고; 곡선(709)은 제어 신호(NET1)를 나타내고; 곡선(710)은 출력 클럭 신호(Q)를 나타내고; 곡선(712)은 테스트 인에이블 신호(TE)를 나타낸다.

시간(T0) 이전에, 곡선(702)은 p-타입 트랜지스터(M13, M31)가 턴 온 되도록 하는 로우 논리 값이다. 시간(T0) 이전에, 곡선(706)은 로우 논리 값이고 p-타입 트랜지스터(M28)가 턴 온 되고 n-타입 트랜지스터(M29)가 턴 오프 되도록 한다. p-타입 트랜지스터(M28)가 턴 온 되는 것에 응답하여 곡선(707)은 하이 논리 값이 되도록 한다. p-타입 트랜지스터(M13)가 턴 온 되는 것에 응답하여 곡선(709)은 하이 논리 값이 되고, 이에 따라 출력 클럭 신호(Q)(곡선(710))가 로우 논리 값이 되도록 설정한다.

곡선(709)이 하이 논리 값인 것에 응답하여, n-타입 트랜지스터(M32)가 턴 온 되게 한다. n-타입 트랜지스터(M32) 및 p-타입 트랜지스터(M31)가 턴 온 되는 것에 응답하여, 곡선(708)이 하이 논리 값이 되고, 이에 의해 n-타입 트랜지스터(M14)가 턴 온 되도록 하며, 이에 의해 노드(ND3)를 노드(ND4)에 전기적으로 결합시킨다.

시간(T0)과 시간(T4) 사이(또는 시간(T10) 이후), 적어도 곡선(702 또는 710)은 곡선(709)과 반대로 진동한다. 시간(T0)과 시간(T4) 사이에(또는 시간(T10) 이후), 클럭 게이팅 회로(700A)는 로우 논리 값인 인에이블 신호(EN)에 의해 인에이블되므로, 곡선(702, 710)은 서로 유사하다. 즉, 클럭 게이팅 회로(700A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

시간(T0)에서, 곡선(702)은 상승 에지를 가지고 하이 논리 값으로 천이하기 시작하여, n-타입 트랜지스터(M12)가 턴 온 되기 시작하고, 이에 의해 p-타입 트랜지스터(M13)가 턴 오프 되게 하며, 이에 따라 노드(ND3) 및 곡선(709)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작한다. 곡선(709)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, 곡선(710)이 로우 논리 값에서 하이 논리 값으로 천이하기 시작하게 한다. 곡선(709)이 하이 논리 값에서 로우 논리 값으로 천이하는 것에 응답하여, p-타입 트랜지스터(M9)가 턴 온 하기 시작하게 하고, 이에 의해 곡선(708)을 하이 논리 값으로 유지한다.

시간(T1)에서, 곡선(706)은 로우 논리 값에서 하이 논리 값으로 천이하여 p-타입 트랜지스터(M28)가 턴 오프 되기 시작하고 n 타입 트랜지스터(M29)가 턴 온 되기 시작하게 한다. n-타입 트랜지스터(M29)가 턴 온 되기 시작하는 것에 응답하여, 노드(ND1) 및 곡선(707)이 하이 논리 값에서 로우 논리 값으로 천이하게 한다. 그러나, 곡선(702)이 시간(T1)에서 하이 논리 값이기 때문에 p-타입 트랜지스터(M31)가 턴 오프 되게 하고, 곡선(709)이 로우 논리 값이기 때문에 n-타입 트랜지스터(M32)가 턴 오프 되게 하고, 곡선(708)은 아직 로우 논리 값으로 천이되지 않는다.

시간(T2)에서, 곡선(706)은 하이 논리 값이고 p-타입 트랜지스터(M28)가 턴 오프 되고, n-타입 트랜지스터(M29)가 턴 온 되게 하여, 곡선(707)이 로우 논리 값이 되게 한다.

시간(T3)에서, 곡선(702)은 하이 논리 값에서 로우 논리 값으로 천이하여 p-타입 트랜지스터(M13, M31)가 턴 온 되기 시작하게 한다. p-타입 트랜지스터(M13)가 턴 온 되기 시작하는 것에 응답하여, 곡선(709)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다. 곡선(709)이 로우 논리 값에서 하이 논리 값으로 천이하는 것에 응답하여, 곡선(710)은 하이 논리 값에서 로우 논리 값으로 천이하기 시작하게 한다. 곡선(709)이 로우 논리 값에서 하이 논리 값으로 천이하는 것에 응답하여, p-타입 트랜지스터(M9)가 턴 오프 하기 시작하게 하고 n-타입 트랜지스터(M32)가 턴 온 하기 시작하게 한다.

n-타입 트랜지스터(M32) 및 p-타입 트랜지스터(M31)가 턴 온 하기 시작하는 것에 응답하여, 곡선(708)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하게 한다. 곡선(708)이 하이 논리 값에서 로우 논리 값으로 천이하기 시작하는 것에 응답하여, p-타입 트랜지스터(M17)가 턴 온 하게 하고, 이에 의해 n-타입 트랜지스터(M11)의 게이트를 하이 논리 값으로 끌어 당겨 n-타입 트랜지스터(M11)를 턴 온 하고, 노드(ND2)를 노드(ND4)에 전기적으로 결합한다.

시간(T4)에서, 곡선(702)은 로우 논리 값이고, 곡선(709)은 하이 논리 값이고, 곡선(710)은 로우 논리 값이고, 곡선(708)은 로우 논리 값이다.

시간(T5)에서, 곡선(702)은 로우 논리 값에서 하이 논리 값으로 천이하기 시작하지만, 클럭 게이팅 회로(700A)가 하이 논리 값인 인에이블 신호(EN)에 의해 디스에이블되기 때문에, 출력 클럭 신호(Q)가 로우 논리 값에서 유지되게 한다.

시간(T5)과 시간(T6) 사이에서, 곡선(710)은 로우 논리 값으로 유지된다.

시간(T6)에서, 곡선(706)은 하이 논리 값에서 로우 논리 값으로 천이되어 p-타입 트랜지스터(M28)가 턴 온 되기 시작하고 n-타입 트랜지스터(M29)가 턴 오프 되기 시작하게 한다. p-타입 트랜지스터(M28)가 턴 온 되기 시작하는 것에 응답하여, 노드(ND1) 및 곡선(707)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다. 그러나, 곡선(702)은 시간(T6)에서 하이 논리 값이기 때문에 p-타입 트랜지스터(M31)가 턴 오프 되게 하고 곡선(708)은 아직 하이 논리 값으로 천이되지 않는다.

시간(T7)에서, 곡선(706)은 로우 논리 값이고 p-타입 트랜지스터(M28)가 턴 온 되게 하고 n-타입 트랜지스터(M29)가 턴 오프 되게 하여, 이에 따라 곡선(707)이 하이 논리 값이 되게 한다.

시간(T8)에서, 곡선(702)은 하이 논리 값에서 로우 논리 값으로 천이하여, p-타입 트랜지스터(M31)가 턴 온 되기 시작하게 한다. p-타입 트랜지스터(M31)가 턴 온 되는 것에 응답하여 곡선(708)이 로우 논리 값에서 하이 논리 값으로 천이하게 한다.

시간(T9)에서, 곡선(702)은 로우 논리 값이고, p-타입 트랜지스터(M31)는 턴 온 되고, 곡선(708)은 하이 논리 값이다.

시간(T10)에서, 곡선(702)은 로우 논리 값에서 하이 논리 값으로 천이하고, 시간(T0)에 대해 전술한 설명과 유사하며, 유사한 상세 설명은 생략된다.

시간(T10) 이후에, 클럭 게이팅 회로(700A)는 로우 논리 값인 인에이블 신호(EN)에 의해 인에이블되기 때문에 곡선(702, 710)은 서로 유사하다. 즉, 클럭 게이팅 회로(700A)는 입력 클럭 신호(CP)를 출력 클럭 신호(Q)로서 전달할 것이다.

방법

도 8a-8b는 일부 실시형태들에 따른 도 1a, 2a, 3a, 4, 5a, 6a 및 7a의 회로와 같은 회로를 동작시키는 방법(800)의 흐름도이다. 도 8a-8b에 도시된 방법(800)의 이전, 동안 및/또는 이후에 추가적인 동작이 수행될 수 있는 것이 이해될 것이며, 일부 다른 동작 또는 프로세스는 여기에서 간략하게 설명될 수 있음이 이해될 것이다. 방법(800)은 도 1a의 회로(100A), 도 1b의 파형(100B), 대응하는 도 2a, 3a, 5a, 6a 및 7a의 클럭 게이팅 회로(200A, 300A, 500A, 600A 및 700A), 도 4의 인버터(400), 또는 대응하는 도 2b, 3b, 5b, 6b 및 7b의 파형(200B, 300B, 500B, 600B, 700B) 중 하나 이상의 특징을 이용하는 것으로 이해될 수 있다.

일부 실시형태에서, 방법(800)은 도 7a의 회로(700A) 및 도 7b의 파형(700B)과 관련하여 설명되지만, 방법(800)은 본 개시에서 설명된 회로들 각각(집적 회로(100A), 클럭 게이팅 회로(200A, 300A, 500A, 600A 및 700A 및 인버터(400))에 유사하게 적용가능하다.

방법(800)의 동작(802)에서, 적어도 제1 인에이블 신호, 제2 인에이블 신호 또는 클럭 입력 신호(CP 또는 CPB)가 클럭 게이팅 회로에 의해 수신된다.

일부 실시형태에서, 방법(800)의 경우, 제1 인에이블 신호는 인에이블 신호(E 또는 EN)를 포함하고, 제2 인에이블 신호는 인에이블 신호(TE)를 포함한다. 일부 실시형태에서, 방법(800)의 클럭 게이팅 회로는 적어도 집적 게이팅 회로(100A), 클럭 게이팅 회로(200A, 300A, 500A, 600A) 또는 클럭 게이팅 회로(700A) 또는 인버터(400)를 포함한다.

방법(800)의 동작(804)에서, 클럭 게이팅 회로는 적어도 제1 인에이블 신호 또는 제2 인에이블 신호에 응답하여 디스에이블 된다. 일부 실시형태에서, 방법(800)의 동작(804)은 클럭 게이팅 회로가 제1 논리 값(예를 들어, E = 0 또는 EN = 1)을 갖는 적어도 제1 인에이블 신호(예를 들어, 인에이블 신호 E = 0 또는 EN = 1)에 응답하여 디스에이블되는 것을 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제1 논리 값은 논리 하이(logical high)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제1 논리 값은 논리 로우(logical low)를 포함한다.

일부 실시형태에서, 방법(800)의 동작(804)은 클럭 게이팅 회로가 제1 논리 값 또는 제2 논리 값을 갖는 제2 인에이블 신호(TE)에 응답하여 디스에이블되는 것을 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 논리 값은 제1 논리 값으로부터 반전된다. 일부 실시형태에서, 방법(800)에 대해, 제2 논리 값은 논리 로우를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 논리 값은 논리 하이를 포함한다.

일부 실시형태에서, 동작(804)은 동작(806, 808, 810, 812, 또는 814) 중 하나 이상을 포함한다.

방법(800)의 동작(806)에서, 제1 제어 신호가 생성된다. 일부 실시형태에서, 방법(800)의 경우, 제1 제어 신호는 제어 신호(NET2)를 포함한다. 일부 실시형태에서, 방법(800)의 경우, 제1 제어 신호는 제어 신호(NET0, NET1 또는 NET0B)를 포함한다.

방법(800)의 동작(808)에서, 제1 노드(예를 들어, 노드(ND1))와 제2 노드(예를 들어, 노드(ND2 또는 ND2')) 사이의 제1 경로는 적어도 클럭 입력 신호(예를 들어, CP 또는 CPB) 또는 제2 제어 신호에 응답하여 전송 게이트(502 또는 704)에 의해 인에이블 된다.

일부 실시형태에서, 방법(800)에 대해, 제2 제어 신호는 제어 신호(NET1)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 제어 신호는 제어 신호(NET0, NET2 또는 NET0B)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 제어 신호는 도 5a에 도시된 바와 같은 출력 클럭 신호(Q)를 포함한다.

방법(800)의 동작(810)에서, 제3 노드(예를 들어, 노드(ND3))와 제4 노드(예를 들어, 노드(ND4)) 사이의 제2 경로가 제3 제어 신호에 응답하여 제1 트랜지스터에 의해 디스에이블 된다.

일부 실시형태에서, 방법(800)에 대해, 제1 트랜지스터는 n-타입 트랜지스터(M14)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제1 트랜지스터는 n-타입 트랜지스터(M14) 이외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

일부 실시형태에서, 방법(800)에 대해, 제3 제어 신호는 제어 신호(NET0)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제3 제어 신호는 제어 신호(NET0B, NET1 또는 NET2)를 포함한다.

방법(800)의 동작(812)에서, 제2 노드와 제4 노드 사이의 제3 경로는 적어도 제3 제어 신호에 응답하여 적어도 제2 트랜지스터에 의해 인에이블 된다.

일부 실시형태에서, 방법(800)에 대해, 제2 트랜지스터는 n-타입 트랜지스터(M11)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 트랜지스터는 n-타입 트랜지스터(M11) 이외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

방법(800)의 동작(814)에서, 제2 제어 신호(예를 들어, net1)는 제3 트랜지스터 또는 제4 트랜지스터에 의해 적어도 클럭 입력 신호 또는 제3 제어 신호(net0)에 응답하여 설정된다.

일부 실시형태에서, 방법(800)에 대해, 제3 트랜지스터는 p-타입 트랜지스터(M13)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제3 트랜지스터는 p-타입 트랜지스터(M13) 이외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

일부 실시형태에서, 방법(800)에 대해, 제4 트랜지스터는 p-타입 트랜지스터(M10)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제4 트랜지스터는 p-타입 트랜지스터(M10) 이외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

일부 실시형태에서, 동작(814)은 동작 814a, 814b 또는 814c 중 하나 이상을 포함한다.

일부 실시형태에서, 동작(814)에서, 제2 제어 신호가 적어도 클럭 입력 신호에 응답하여 제3 트랜지스터(M13)에 의해 설정되는 경우에 동작(814a)을 포함한다.

방법(800)의 동작(814a)에서, 제2 제어 신호(net1)의 제1 값(예를 들어, 논리 1)은 상기 제1 값과는 상이한 제2 값(예를 들어, 논리 0)을 가지는 클럭 입력 신호(CP = 0 또는 CPB = 0)에 응답하여 제3 트랜지스터(M13)에 의해 설정된다.

일부 실시형태에서, 동작(814)에서, 제2 제어 신호가 적어도 클럭 입력 신호 또는 제3 제어 신호(net0)에 응답하여 제4 트랜지스터(M10)에 의해 설정되는 경우에 적어도 동작(814b) 또는 동작(814c)을 포함한다.

방법(800)의 동작(814b)에서, 제3 제어 신호(예를 들어, net0)의 제2 값(예를 들어, 논리 0)은 제1 값(예를 들어, 논리 1)을 가지는 클럭 입력 신호(CP = 1 또는 CPB = 1)에 응답하여 제5 트랜지스터(M12)에 의해 설정된다.

일부 실시형태에서, 방법(800)에 대해, 제5 트랜지스터는 n-타입 트랜지스터(M12)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제5 트랜지스터는 n-타입 트랜지스터(M12) 외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

방법(800)의 동작(814c)에서, 제2 제어 신호(예를 들어, net1)의 제1 값(예를 들어, 논리 1)은 제2 값(예를 들어, 논리 0)을 가지는 제3 제어 신호(예를 들어, net0)에 응답하여 제4 트랜지스터(예를 들어, M10)에 의해 설정된다.

방법(800)의 동작(816)에서, 클럭 게이팅 회로는 적어도 제1 인에이블 신호 또는 제2 인에이블 신호에 응답하여 인에이블 된다. 일부 실시형태에서, 방법(800)의 동작(816)은 제2 논리 값(예를 들어, E = 1 또는 EN = 0)을 갖는 적어도 제1 인에이블 신호(예를 들어, 인에이블 신호 E = 1 또는 EN = 0)에 응답하여 클럭 게이팅 회로가 인에이블되는 것을 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제2 논리 값은 논리 로우 또는 논리 하이를 포함한다.

일부 실시형태에서, 방법(800)의 동작(816)은 클럭 게이팅 회로가 제1 논리 값 또는 제2 논리 값을 갖는 제2 인에이블 신호(TE)에 응답하여 인에이블되는 것을 포함한다.

일부 실시형태에서, 동작(816)은 동작(818, 820, 822, 824, 또는 826) 중 하나 이상을 포함한다.

방법(800)의 동작(818)에서, 제1 제어 신호가 생성된다.

방법(800)의 동작(820)에서, 제1 노드와 제2 노드 사이의 제1 경로는 적어도 클럭 입력 신호(CP 또는 CPB) 또는 제2 제어 신호에 응답하여 전송 게이트에 의해 디스에이블 된다.

방법(800)의 동작(822)에서, 제3 제어 신호에 응답하여 제1 트랜지스터(예를 들어, n-타입 트랜지스터(M14))에 의해 제3 노드와 제4 노드 사이의 제2 경로가 인에이블 된다.

방법(800)의 동작(824)에서, 제2 노드와 제4 노드 사이의 제3 경로는 적어도 제3 제어 신호에 응답하여 적어도 제2 트랜지스터에 의해 디스에이블 된다.

방법(800)의 동작(826)에서, 제2 제어 신호는 적어도 클럭 입력 신호에 응답하여 제3 트랜지스터(M13) 또는 제5 트랜지스터(M12)에 의해 설정된다.

일부 실시형태에서, 동작(826)은 동작(826a, 826b 또는 826c) 중 하나 이상을 포함한다.

일부 실시형태에서, 동작(826)에서, 제2 제어 신호가 적어도 클럭 입력 신호에 응답하여 제3 트랜지스터(M13)에 의해 설정되는 경우 동작(826a)을 포함한다.

방법(800)의 동작(826a)에서, 제2 제어 신호(net1)의 제1 값(예를 들어, 논리 1)은 상기 제1 값과는 상이한 제2 값(예를 들어, 논리 0)을 가지는 클럭 입력 신호(CP = 0 또는 CPB = 0)에 응답하여 제3 트랜지스터(M13)에 의해 설정된다.

일부 실시형태에서, 동작(826)에서, 제2 제어 신호가 적어도 클럭 입력 신호에 응답하여 제5 트랜지스터(M12)에 의해 설정되는 경우에 적어도 동작(826b 또는 826c)을 포함한다.

방법(800)의 동작(826b)에서, 제2 제어 신호(net1)의 제2 값(예를 들어, 논리 0)은 제1 값(예를 들어, 논리 1)을 가지는 클럭 입력 신호(CP = 1 또는 CPB = 1)에 응답하여 제5 트랜지스터(M12)에 의해 설정된다.

방법(800)의 동작(826c)에서, 제3 제어 신호(예를 들어, net0)의 제1 값(예를 들어, 논리 1)은 제2 값(예를 들어, 논리 0)을 갖는 제2 제어 신호(예를 들어, net1)에 응답하여 제6 트랜지스터(예를 들어, M9)에 의해 설정된다.

일부 실시형태에서, 방법(800)에 대해, 제6 트랜지스터는 p-타입 트랜지스터(M9)를 포함한다. 일부 실시형태에서, 방법(800)에 대해, 제6 트랜지스터는 p-타입 트랜지스터(M9) 이외에 도 2a-3a, 4 및 5a-7a의 하나 이상의 트랜지스터를 포함한다.

방법(800)의 동작(828)에서, 적어도 제1 인에이블 신호(예를 들어, E 또는 EN) 또는 제2 제어 신호에 응답하여 출력 클럭 신호(Q)가 생성된다. 일부 실시형태에서, 동작(828)은 인버터(206)에 의해 적어도 제1 인에이블 신호(예를 들어, E 또는 EN) 또는 제2 제어 신호에 응답하여 출력 클럭 신호를 생성하는 것을 포함한다.

방법(800)의 동작(830)에서, 출력 클럭 신호(Q)는 적어도 제1 인에이블 신호(EN) 또는 제2 제어 신호(net1)에 응답하여 출력 노드(예를 들어, 노드(NDout))에 의해 출력된다.

일부 실시형태에서, 출력 노드(예를 들어, 노드(NDout))는, 도 2a, 6a 및 7a에 도시된 바와 같이 인버터(206)의 출력 단자에 대응한다. 일부 실시형태에서, 출력 노드(예를 들어, 노드(NDout))는 도 3a 및 5a에 도시된 바와 같이 제4 노드(예를 들어, ND4)에 대응한다.

일부 실시형태에서, 클럭 입력 신호(CP 또는 CPB)는 출력 클럭 신호(Q)에 대응하지 않는다. 일부 실시형태에서, 클럭 게이팅 회로가 디스에이블 될 때(예를 들어, 동작(804)) 클럭 입력 신호(CP 또는 CPB)는 출력 클럭 신호(Q)에 대응하지 않는다.

일부 실시형태에서, 클럭 입력 신호(CP 또는 CPB)는 출력 클럭 신호(Q)에 대응한다. 일부 실시형태에서, 클럭 게이팅 회로가 인에이블 될 때(예를 들어, 동작(816)), 클럭 입력 신호(CP 또는 CPB)는 출력 클럭 신호(Q)에 대응한다.

방법(800)이 도 7a-7b를 참조하여 위에서 설명되었지만, 방법(800)은 도 1a-1b, 2a-2b, 3a-3b, 4, 5a-5b 및 6a-6b 중 하나 이상의 특징을 이용하는 것이 이해될 것이다. 이러한 실시형태에서, 방법(800)의 다른 동작들은 집적 회로(100A), 클럭 게이팅 회로(200A, 300A, 500A, 600A), 인버터(400) 및 파형 (100A, 200B, 300B, 500B, 600B)에 대한 설명 및 동작과 일치하여 수행될 것이다.

일부 실시형태에서, 방법(800)의 동작 중 하나 이상은 수행되지 않는다.

또한, 도 2a-7a에 도시된 다양한 PMOS 또는 NMOS 트랜지스터는 특정 도펀트 타입(예를 들어, N-타입 또는 P-타입)을 가지며, 이는 예시를 위한 것이다. 본 개시의 실시형태는 특정 트랜지스터 타입으로 제한되지 않으며, 도 2a-7a에 도시된 p-타입 또는 n-타입 트랜지스터 중 하나 이상은 다른 트랜지스터/도펀트 타입의 상응하는 트랜지스터로 대체될 수 있다. 유사하게, 위의 설명에서 사용된 다양한 신호의 로우(low) 또는 하이(high) 논리 값은 또한 예시를 위한 것이다. 본 개시의 실시형태는 신호가 활성화 및/또는 비활성화 될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값을 선택하는 것은 다양한 실시형태의 범위 내에 있다. 상기 설명에서 상이한 수의 인버터를 선택하는 것은 다양한 실시형태의 범위 내에 있다. 클럭 게이팅 회로(500A 또는 700A)에서 상이한 수의 전송 게이트를 선택하는 것은 다양한 실시형태의 범위 내에 있다. 클럭 게이팅 회로(200A, 300A, 500A, 600A 또는 700A) 또는 인버터(400)에서 상이한 수의 트랜지스터를 선택하는 것은 다양한 실시형태의 범위 내에 있다.

본 설명의 일 측면은 클럭 게이팅 회로에 관한 것이다. 클럭 게이팅 회로는 NOR 논리 게이트, 전송 게이트, 교차-결합된 트랜지스터 쌍 및 제1 트랜지스터를 포함한다. NOR 논리 게이트는 제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고, 제1 제어 신호를 출력하도록 구성된다. 전송 게이트는 제1 노드와 제2 노드 사이에 결합되고, 제1 제어 신호, 반전된 클럭 입력 신호 및 클럭 출력 신호를 수신하도록 구성된다. 상기 교차-결합된 트랜지스터 쌍은 제2 노드와 출력 노드 사이에 결합되고, 적어도 제2 제어 신호를 수신하도록 구성된다. 일부 실시형태에서, 제1 트랜지스터는 제1 타입이다. 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함한다. 제1 게이트 단자는 반전된 클럭 입력 신호를 수신하도록 구성된다. 제1 드레인 단자는 적어도 상기 출력 노드에 연결된다. 제1 소스 단자는 기준 전압 공급부(reference voltage supply)에 연결된다. 제1 트랜지스터는 반전된 클럭 입력 신호에 응답하여 클럭 출력 신호를 조정하도록 구성된다.

본 개시의 또 다른 측면은 클럭 게이팅 회로에 관한 것이다. 클럭 게이팅 회로는 NAND 논리 게이트, 전송 게이트, 제1 인버터 및 제1 타입의 제1 트랜지스터를 포함한다. NAND 논리 게이트는 제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고 제1 제어 신호를 출력하도록 구성된다. 전송 게이트는 NAND 논리 게이트, 제2 노드 및 제3 노드에 결합된다. 전송 게이트는 적어도 클럭 입력 신호 또는 제2 제어 신호를 수신하도록 구성된다. 제1 인버터는 제3 노드와 출력 노드 사이에 결합되고, 제2 제어 신호에 응답하여 클럭 출력 신호를 생성하도록 구성된다. 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함한다. 제1 게이트 단자는 클럭 입력 신호를 수신하도록 구성된다. 제1 소스 단자는 전압 공급부에 연결된다. 제1 드레인 단자는 적어도 제3 노드 또는 제1 인버터에 결합된다. 제1 트랜지스터는 클럭 입력 신호에 응답하여 적어도 제2 제어 신호 또는 클럭 출력 신호를 조정하도록 구성된다.

본 개시의 또 다른 측면은 회로를 동작시키는 방법에 관한 것이다. 방법은 적어도 제1 인에이블 신호 또는 제2 인에이블 신호에 응답하여 클럭 게이팅 회로를 디스에이블링(disabling) 하는 단계. 및 적어도 제1 인에이블 신호 또는 제2 제어 신호에 응답하여 출력 노드에 의해 출력 클럭 신호를 출력하는 단계를 포함한다. 일부 실시형태에서, 클럭 게이팅 회로를 디스에이블링하는 단계는 제1 제어 신호를 생성하는 단계, 및 적어도 클럭 입력 신호 또는 제2 제어 신호에 응답하여 제1 노드와 제2 노드 사이의 제1 경로를 전송 게이트에 의해 인에이블링(enabling)하는 단계를 포함한다. 일부 실시형태에서, 클럭 게이팅 회로를 디스에이블링하는 단계는 제3 제어 신호에 응답하여 제1 트랜지스터에 의해 제3 노드와 제4 노드 사이의 제2 경로를 디스에이블링하는 단계를 더 포함한다. 일부 실시형태에서, 클럭 게이팅 회로를 디스에이블링하는 단계는 적어도 제3 제어 신호에 응답하여 적어도 제2 트랜지스터에 의해 제2 노드와 제4 노드 사이의 제3 경로를 인에이블링하는 단계를 더 포함한다. 일부 실시형태에서, 클럭 게이팅 회로를 디스에이블링하는 단계는 제3 트랜지스터 또는 제4 트랜지스터에 의해 적어도 클럭 입력 신호에 응답하여 제2 제어 신호를 설정하는 단계를 더 포함한다. 일부 실시형태에서, 클럭 입력 신호는 출력 클럭 신호에 대응하지 않는다.

다수의 실시형태가 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 특정 도펀트 타입(예를 들어, N-타입 또는 P-타입 금속 산화물 반도체(NMOS 또는 PMOS))으로 표시되는 다양한 트랜지스터는 설명을 위한 것이다. 본 개시의 실시형태는 특정 타입에 제한되지 않는다. 특정 트랜지스터에 대해 상이한 도펀트 타입을 선택하는 것은 다양한 실시형태의 범위 내에 있다. 위의 설명에서 사용된 다양한 신호의 로우 또는 하이 논리 값은 또한 설명을 위한 것이다. 다양한 실시형태는 신호가 활성화 및/또는 비활성화 될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값을 선택하는 것은 다양한 실시형태의 범위 내에 있다. 다양한 실시형태에서, 트랜지스터는 스위치로서 기능한다. 트랜지스터 대신에 사용되는 스위칭 회로는 다양한 실시형태의 범위 내에 있다. 다양한 실시형태에서, 트랜지스터의 소스는 드레인으로 구성될 수 있고, 드레인은 소스로 구성될 수 있다. 따라서, 소스와 드레인이라는 용어는 상호 교환적으로 사용된다. 상응하는 회로에 의해 다양한 신호가 생성되지만, 간결성을 위해 상기 회로는 표시되지 않았다.

다양한 도면이 예시를 위해 개별 커패시터를 사용하는 용량성 회로(capacitive circuits)를 도시한다. 등가 회로가 사용될 수도 있다. 예를 들어, 용량성 디바이스, 회로부 또는 네트워크(예를 들어, 커패시터, 용량성 요소, 디바이스, 회로 등의 조합)가 개별 커패시터 대신에 사용될 수 있다. 전술한 설명은 예시적인 단계들을 포함하지만, 상기 단계들이 반드시 나타내어진 순서대로 수행되는 것은 아니다. 개시된 실시형태의 사상 및 범위에 따라, 단계들이 적절하게 추가, 교체, 순서 변경 및/또는 제거될 수 있다.

이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.

실시예들

실시예 1. 클럭 게이팅 회로로서,

제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고 제1 제어 신호를 출력하도록 구성된 NOR 논리 게이트;

상기 제1 노드와 제2 노드 사이에 결합되고, 상기 제1 제어 신호, 반전된 클럭 입력 신호 및 클럭 출력 신호를 수신하도록 구성된 전송 게이트;

상기 제2 노드와 출력 노드 사이에 결합되고, 적어도 제2 제어 신호를 수신하도록 구성된 교차-결합된 트랜지스터 쌍; 및

제1 타입의 제1 트랜지스터

를 포함하고,

상기 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함하고,

상기 제1 게이트 단자는 상기 반전된 클럭 입력 신호를 수신하도록 구성되고,

상기 제1 드레인 단자는 적어도 상기 출력 노드에 결합되고,

상기 제1 소스 단자는 기준 전압 공급부에 결합되며,

상기 제1 트랜지스터는 상기 반전된 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.

실시예 2. 실시예 1에 있어서,

상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및

상기 제2 타입의 제3 트랜지스터

를 더 포함하고,

상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,

상기 제2 게이트 단자는 적어도 상기 제2 노드에 결합되고 상기 제2 제어 신호를 수신하도록 구성되며,

상기 제2 드레인 단자는 상기 출력 노드 및 상기 제1 드레인 단자에 결합되고,

상기 제2 소스 단자는 제3 노드에 결합되고,

상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,

상기 제3 게이트 단자는 상기 반전된 클럭 입력 신호를 수신하도록 구성되고,

상기 제3 드레인 단자는 상기 제2 소스 단자 및 상기 제3 노드에 결합되고,

상기 제3 소스 단자는 전압 공급부에 결합되며,

상기 제3 트랜지스터는 상기 반전된 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.

실시예 3. 실시예 2에 있어서,

상기 제2 노드와 상기 제3 노드 사이에 결합된 상기 제2 타입의 제4 트랜지스터

를 더 포함하며,

상기 제4 트랜지스터는 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 포함하고,

상기 제4 게이트 단자는 반전된 제2 제어 신호를 수신하도록 구성되고,

상기 제4 드레인 단자는 상기 제2 노드 및 상기 제2 게이트 단자에 결합되고,

상기 제4 소스 단자는 상기 제3 노드, 상기 제3 드레인 단자 및 상기 제2 소스 단자에 결합된 것인, 클럭 게이팅 회로.

실시예 4. 실시예 3에 있어서,

상기 제2 노드와 상기 제4 트랜지스터 사이에 결합되고, 상기 제2 제어 신호에 응답하여 상기 반전된 제2 제어 신호를 생성하도록 구성된 제1 인버터

를 더 포함하는, 클럭 게이팅 회로.

실시예 5. 실시예 4에 있어서,

상기 제1 인버터는,

상기 제2 타입의 제5 트랜지스터; 및

상기 제1 타입의 제6 트랜지스터

를 포함하고,

상기 제5 트랜지스터는 제5 게이트 단자, 제5 드레인 단자 및 제5 소스 단자를 포함하고,

상기 제5 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고,

상기 제5 드레인 단자는 적어도 상기 제4 게이트 단자에 결합되고,

상기 제5 소스 단자는 상기 전압 공급부에 결합되고;

상기 제6 트랜지스터는 제6 게이트 단자, 제6 드레인 단자 및 제6 소스 단자를 포함하고,

상기 제6 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고,

상기 제6 드레인 단자는 상기 제5 드레인 단자 및 상기 제4 게이트 단자에 결합되고,

상기 제6 소스 단자는 상기 기준 전압 공급부에 결합되고,

상기 제6 게이트 단자, 상기 제5 게이트 단자, 상기 제2 노드 및 상기 제2 게이트 단자 각각은 함께 결합된 것인, 클럭 게이팅 회로.

실시예 6. 실시예 1에 있어서,

상기 교차-결합된 트랜지스터 쌍은,

상기 제1 타입의 제2 트랜지스터; 및

상기 제1 타입의 제3 트랜지스터

를 포함하고,

상기 제2 게이트 단자는 상기 클럭 출력 신호를 수신하도록 구성되고,

상기 제2 소스 단자는 상기 기준 전압 공급부에 결합되고,

상기 제3 트랜지스터는 상기 제2 제어 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성되고,

상기 제3 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고,

상기 제3 소스 단자는 상기 기준 전압 공급부에 결합됨 -

를 포함하고,

상기 제2 게이트 단자, 상기 제3 드레인 단자, 상기 제1 드레인 단자 및 상기 출력 노드 각각은 함께 결합되고,

상기 제3 게이트 단자, 상기 제2 드레인 단자, 상기 전송 게이트 및 상기 제2 노드 각각은 함께 결합된 것인, 클럭 게이팅 회로.

실시예 7. 실시예 1에 있어서,

상기 전송 게이트는,

상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및

상기 제1 타입의 제3 트랜지스터

를 포함하고,

상기 제2 게이트 단자는 적어도 상기 출력 노드에 결합되고 상기 클럭 출력 신호를 수신하도록 구성되며,

상기 제2 소스 단자는 상기 제1 노드 및 상기 NOR 논리 게이트에 결합되고,

상기 제2 드레인 단자는 상기 제2 노드에 결합되고,

상기 제3 소스 단자는 상기 제2 소스 단자, 상기 제1 노드 및 상기 NOR 논리 게이트에 결합되고,

상기 제3 드레인 단자는 상기 제2 노드 및 상기 제2 드레인 단자에 결합된 것인, 클럭 게이팅 회로.

실시예 8. 클럭 게이팅 회로로서,

제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고, 제1 제어 신호를 출력하도록 구성된 NAND 논리 게이트;

상기 NAND 논리 게이트, 제2 노드 및 제3 노드에 결합되고, 적어도 클럭 입력 신호 또는 제2 제어 신호를 수신하도록 구성된 전송 게이트;

상기 제3 노드와 출력 노드 사이에 결합되고, 상기 제2 제어 신호에 응답하여 클럭 출력 신호를 생성하도록 구성된 제1 인버터; 및

제1 타입의 제1 트랜지스터

를 포함하고,

상기 제1 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,

상기 제1 소스 단자는 전압 공급부에 결합되고,

상기 제1 드레인 단자는 적어도 상기 제3 노드 또는 상기 제1 인버터에 결합되고,

상기 제1 트랜지스터는 상기 클럭 입력 신호에 응답하여 적어도 상기 제2 제어 신호 또는 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.

실시예 9. 실시예 8에 있어서,

상기 제2 노드와 상기 제3 노드 사이에 결합되고, 상기 제2 제어 신호 및 제3 제어 신호를 수신하도록 구성된 교차-결합된 트랜지스터 쌍

을 더 포함하는, 클럭 게이팅 회로.

실시예 10. 실시예 9에 있어서,

상기 교차-결합된 트랜지스터 쌍은,

상기 제1 타입의 제2 트랜지스터; 및

상기 제1 타입의 제3 트랜지스터

를 포함하고,

상기 제2 트랜지스터는 상기 제2 제어 신호에 응답하여 상기 제3 제어 신호를 조정하도록 구성되고,

상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고, 상기 제2 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고, 상기 제2 소스 단자는 상기 전압 공급부에 결합되고,

상기 제3 트랜지스터는 상기 제3 제어 신호에 응답하여 상기 제2 제어 신호를 조정하도록 구성되고,

상기 제3 게이트 단자는 상기 제3 제어 신호를 수신하도록 구성되고,

상기 제3 소스 단자는 상기 전압 공급부에 결합되고,

상기 제2 게이트 단자, 상기 제3 드레인 단자, 상기 제1 드레인 단자, 상기 제3 노드 및 상기 제1 인버터의 입력 단자 각각은 함께 결합되고,

실시예 11. 실시예 10에 있어서,

상기 제1 인버터는,

상기 제1 타입의 제4 트랜지스터; 및

상기 제1 타입과는 상이한 제2 타입의 제5 트랜지스터

를 포함하고,

상기 제4 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고,

상기 제4 소스 단자는 상기 전압 공급부에 결합되고,

상기 제5 소스 단자는 기준 전압 공급부에 결합되고,

상기 제5 드레인 단자, 상기 제4 드레인 단자 및 상기 출력 노드 각각은 함께 결합되고,

상기 제5 게이트 단자, 상기 제4 게이트 단자, 상기 제3 노드, 상기 제2 게이트 단자, 상기 제3 드레인 단자 및 상기 제1 드레인 단자 각각은 함께 결합된 것인, 클럭 게이팅 회로.

실시예 12. 실시예 8에 있어서,

상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및

상기 제2 타입의 제3 트랜지스터

를 더 포함하고,

상기 제2 게이트 단자는 적어도 상기 제2 노드 또는 상기 전송 게이트에 결합되고 제3 제어 신호를 수신하도록 구성되고,

상기 제2 드레인 단자는 상기 제3 노드, 상기 제1 드레인 단자 및 상기 제1 인버터의 입력 단자에 결합되고,

상기 제2 소스 단자는 적어도 제4 노드에 결합되고,

상기 제3 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,

상기 제3 드레인 단자는 상기 제2 소스 단자 및 상기 제4 노드에 결합되고,

상기 제3 소스 단자는 기준 전압 공급부에 결합되고,

상기 제3 트랜지스터는, 상기 제2 제어 신호를 조정하여 상기 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.

실시예 13. 실시예 12에 있어서,

상기 제2 노드와 상기 제4 노드 사이에 결합된 상기 제2 타입의 제4 트랜지스터

를 더 포함하고,

상기 제4 게이트 단자는 반전된 제3 제어 신호를 수신하도록 구성되고,

상기 제4 드레인 단자는 상기 제2 노드, 상기 제2 게이트 단자 및 상기 전송 게이트에 결합되고,

상기 제4 소스 단자는 상기 제4 노드, 상기 제3 드레인 단자 및 상기 제2 소스 단자에 결합된 것인, 클럭 게이팅 회로.

실시예 14. 실시예 13에 있어서,

상기 제2 노드와 상기 제4 트랜지스터 사이에 결합되고, 상기 제3 제어 신호에 응답하여 상기 반전된 제3 제어 신호를 생성하도록 구성된 제2 인버터

를 더 포함하는, 클럭 게이팅 회로.

실시예 15. 실시예 14에 있어서,

상기 제2 인버터는,

상기 제2 타입의 제5 트랜지스터; 및

상기 제1 타입의 제6 트랜지스터

를 포함하고,

상기 제5 게이트 단자는 상기 제3 제어 신호를 수신하도록 구성되고,

상기 제5 소스 단자는 상기 전압 공급부에 결합되고,

상기 제6 게이트 단자는 상기 제3 제어 신호를 수신하도록 구성되고,

상기 제6 소스 단자는 상기 기준 전압 공급부에 결합되고,

실시예 16. 실시예 8에 있어서,

상기 전송 게이트는,

상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및

상기 제1 타입의 제3 트랜지스터

를 포함하고,

상기 제2 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,

상기 제2 소스 단자는 상기 제1 노드 및 상기 NAND 논리 게이트에 결합되고,

상기 제2 드레인 단자는 적어도 상기 제2 노드에 결합되고,

상기 제3 게이트 단자는 상기 제2 제어 신호를 수신하고, 상기 제3 노드, 상기 제1 드레인 단자 및 상기 제1 인버터의 입력 단자에 결합되도록 구성되고,

상기 제3 소스 단자는 상기 제2 소스 단자, 상기 제1 노드 및 상기 NAND 논리 게이트에 결합되고,

실시예 17. 회로 동작 방법으로서,

적어도 제1 인에이블 신호 또는 제2 인에이블 신호에 응답하여 클럭 게이팅 회로를 디스에이블링하는 단계 - 상기 클럭 게이팅 회로를 디스에이블링하는 단계는,

제1 제어 신호를 생성하는 단계;

전송 게이트에 의해, 적어도 클럭 입력 신호 또는 제2 제어 신호에 응답하여 제1 노드와 제2 노드 사이의 제1 경로를 인에이블링하는 단계;

제1 트랜지스터에 의해, 제3 제어 신호에 응답하여 제3 노드와 제4 노드 사이의 제2 경로를 디스에이블링하는 단계;

적어도 제2 트랜지스터에 의해, 적어도 상기 제3 제어 신호에 응답하여 상기 제2 노드와 상기 제4 노드 사이의 제3 경로를 인에이블링하는 단계; 및

제3 트랜지스터 또는 제4 트랜지스터에 의해, 적어도 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호를 설정하는 단계

를 포함함 -; 및

출력 노드에 의해, 적어도 상기 제1 인에이블 신호 또는 상기 제2 제어 신호에 응답하여 출력 클럭 신호를 출력하는 단계

를 포함하고,

상기 클럭 입력 신호는 상기 출력 클럭 신호에 대응하지 않는 것인, 회로 동작 방법.

실시예 18. 실시예 17에 있어서,

상기 제3 트랜지스터 또는 상기 제4 트랜지스터에 의해, 적어도 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호를 설정하는 단계는,

상기 제3 트랜지스터에 의해, 상기 제2 제어 신호의 제1 값과는 상이한 제2 값을 갖는 클럭 입력 신호에 응답하여 상기 제1 값을 설정하는 단계; 또는

제5 트랜지스터에 의해, 상기 제1 값을 갖는 상기 클럭 입력 신호에 응답하여 상기 제3 제어 신호의 상기 제2 값을 설정하는 단계; 및

상기 제4 트랜지스터에 의해, 상기 제2 값을 갖는 상기 제3 제어 신호에 응답하여 상기 제2 제어 신호의 상기 제1 값을 설정하는 단계

를 포함한 것인, 회로 동작 방법.

실시예 19. 실시예 17에 있어서,

적어도 상기 제1 인에이블 신호 또는 상기 제2 인에이블 신호에 응답하여 상기 클럭 게이팅 회로를 인에이블링하는 단계

를 더 포함하며,

상기 클럭 게이팅 회로를 인에이블링하는 단계는,

상기 제1 제어 신호를 생성하는 단계;

상기 전송 게이트에 의해, 적어도 상기 클럭 입력 신호 또는 상기 제2 제어 신호에 응답하여 상기 제1 노드와 상기 제2 노드 사이의 상기 제1 경로를 디스에이블링하는 단계;

상기 제1 트랜지스터에 의해, 상기 제3 제어 신호에 응답하여 상기 제3 노드와 상기 제4 노드 사이의 상기 제2 경로를 인에이블링하는 단계;

적어도 상기 제2 트랜지스터에 의해, 적어도 상기 제3 제어 신호에 응답하여, 상기 제2 노드와 상기 제4 노드 사이의 상기 제3 경로를 디스에이블링하는 단계; 및

상기 제3 트랜지스터 또는 제5 트랜지스터에 의해, 적어도 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호를 설정하는 단계

를 포함하며,

상기 클럭 입력 신호는 상기 출력 클럭 신호에 대응한 것인, 회로 동작 방법.

실시예 20. 실시예 19에 있어서,

상기 제3 트랜지스터 또는 상기 제5 트랜지스터에 의해, 적어도 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호를 설정하는 단계는,

상기 제3 트랜지스터에 의해, 상기 제2 제어 신호의 제1 값과는 상이한 제2 값을 갖는 상기 클럭 입력 신호에 응답하여 상기 제1 값을 설정하는 단계; 또는

상기 제5 트랜지스터에 의해, 상기 제1 값을 갖는 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호의 상기 제2 값을 설정하는 단계; 및

제6 트랜지스터에 의해, 상기 제2 값을 갖는 상기 제2 제어 신호에 응답하여 상기 제3 제어 신호의 상기 제1 값을 설정하는 단계

를 포함한 것인, 회로 동작 방법.

Claims

클럭 게이팅 회로로서,
제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고 제1 제어 신호를 출력하도록 구성된 NOR 논리 게이트;
상기 제1 노드와 제2 노드 사이에 결합되고, 상기 제1 제어 신호, 반전된 클럭 입력 신호 및 클럭 출력 신호를 수신하도록 구성된 전송 게이트;
상기 제2 노드와 출력 노드 사이에 결합되고, 적어도 제2 제어 신호를 수신하도록 구성된 교차-결합된 트랜지스터 쌍; 및
제1 타입의 제1 트랜지스터
를 포함하고,
상기 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함하고,
상기 제1 게이트 단자는 상기 반전된 클럭 입력 신호를 수신하도록 구성되고,
상기 제1 드레인 단자는 적어도 상기 출력 노드에 결합되고,
상기 제1 소스 단자는 기준 전압 공급부에 결합되며,
상기 제1 트랜지스터는 상기 반전된 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.
청구항 1에 있어서,
상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및
상기 제2 타입의 제3 트랜지스터
를 더 포함하고,
상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,
상기 제2 게이트 단자는 적어도 상기 제2 노드에 결합되고 상기 제2 제어 신호를 수신하도록 구성되며,
상기 제2 드레인 단자는 상기 출력 노드 및 상기 제1 드레인 단자에 결합되고,
상기 제2 소스 단자는 제3 노드에 결합되고,
상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,
상기 제3 게이트 단자는 상기 반전된 클럭 입력 신호를 수신하도록 구성되고,
상기 제3 드레인 단자는 상기 제2 소스 단자 및 상기 제3 노드에 결합되고,
상기 제3 소스 단자는 전압 공급부에 결합되며,
상기 제3 트랜지스터는 상기 반전된 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.
청구항 2에 있어서,
상기 제2 노드와 상기 제3 노드 사이에 결합된 상기 제2 타입의 제4 트랜지스터
를 더 포함하며,
상기 제4 트랜지스터는 제4 게이트 단자, 제4 드레인 단자 및 제4 소스 단자를 포함하고,
상기 제4 게이트 단자는 반전된 제2 제어 신호를 수신하도록 구성되고,
상기 제4 드레인 단자는 상기 제2 노드 및 상기 제2 게이트 단자에 결합되고,
상기 제4 소스 단자는 상기 제3 노드, 상기 제3 드레인 단자 및 상기 제2 소스 단자에 결합된 것인, 클럭 게이팅 회로.
청구항 1에 있어서,
상기 교차-결합된 트랜지스터 쌍은,
상기 제1 타입의 제2 트랜지스터; 및
상기 제1 타입의 제3 트랜지스터
를 포함하고,
상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,
상기 제2 게이트 단자는 상기 클럭 출력 신호를 수신하도록 구성되고,
상기 제2 소스 단자는 상기 기준 전압 공급부에 결합되고,
상기 제3 트랜지스터는 상기 제2 제어 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성되고,
상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,
상기 제3 게이트 단자는 상기 제2 제어 신호를 수신하도록 구성되고,
상기 제3 소스 단자는 상기 기준 전압 공급부에 결합됨 -
를 포함하고,
상기 제2 게이트 단자, 상기 제3 드레인 단자, 상기 제1 드레인 단자 및 상기 출력 노드 각각은 함께 결합되고,
상기 제3 게이트 단자, 상기 제2 드레인 단자, 상기 전송 게이트 및 상기 제2 노드 각각은 함께 결합된 것인, 클럭 게이팅 회로.
청구항 1에 있어서,
상기 전송 게이트는,
상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및
상기 제1 타입의 제3 트랜지스터
를 포함하고,
상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,
상기 제2 게이트 단자는 적어도 상기 출력 노드에 결합되고 상기 클럭 출력 신호를 수신하도록 구성되며,
상기 제2 소스 단자는 상기 제1 노드 및 상기 NOR 논리 게이트에 결합되고,
상기 제2 드레인 단자는 상기 제2 노드에 결합되고,
상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,
상기 제3 게이트 단자는 상기 반전된 클럭 입력 신호를 수신하도록 구성되고,
상기 제3 소스 단자는 상기 제2 소스 단자, 상기 제1 노드 및 상기 NOR 논리 게이트에 결합되고,
상기 제3 드레인 단자는 상기 제2 노드 및 상기 제2 드레인 단자에 결합된 것인, 클럭 게이팅 회로.
클럭 게이팅 회로로서,
제1 노드에 결합되고, 제1 인에이블 신호 및 제2 인에이블 신호를 수신하고, 제1 제어 신호를 출력하도록 구성된 NAND 논리 게이트;
상기 NAND 논리 게이트, 제2 노드 및 제3 노드에 결합되고, 적어도 클럭 입력 신호 또는 제2 제어 신호를 수신하도록 구성된 전송 게이트;
상기 제3 노드와 출력 노드 사이에 결합되고, 상기 제2 제어 신호에 응답하여 클럭 출력 신호를 생성하도록 구성된 제1 인버터; 및
제1 타입의 제1 트랜지스터
를 포함하고,
상기 제1 트랜지스터는 제1 게이트 단자, 제1 드레인 단자 및 제1 소스 단자를 포함하고,
상기 제1 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,
상기 제1 소스 단자는 전압 공급부에 결합되고,
상기 제1 드레인 단자는 적어도 상기 제3 노드 또는 상기 제1 인버터에 결합되고,
상기 제1 트랜지스터는 상기 클럭 입력 신호에 응답하여 적어도 상기 제2 제어 신호 또는 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.
청구항 6에 있어서,
상기 제2 노드와 상기 제3 노드 사이에 결합되고, 상기 제2 제어 신호 및 제3 제어 신호를 수신하도록 구성된 교차-결합된 트랜지스터 쌍
을 더 포함하는, 클럭 게이팅 회로.
청구항 6에 있어서,
상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및
상기 제2 타입의 제3 트랜지스터
를 더 포함하고,
상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,
상기 제2 게이트 단자는 적어도 상기 제2 노드 또는 상기 전송 게이트에 결합되고 제3 제어 신호를 수신하도록 구성되고,
상기 제2 드레인 단자는 상기 제3 노드, 상기 제1 드레인 단자 및 상기 제1 인버터의 입력 단자에 결합되고,
상기 제2 소스 단자는 적어도 제4 노드에 결합되고,
상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,
상기 제3 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,
상기 제3 드레인 단자는 상기 제2 소스 단자 및 상기 제4 노드에 결합되고,
상기 제3 소스 단자는 기준 전압 공급부에 결합되고,
상기 제3 트랜지스터는, 상기 제2 제어 신호를 조정하여 상기 클럭 입력 신호에 응답하여 상기 클럭 출력 신호를 조정하도록 구성된 것인, 클럭 게이팅 회로.
청구항 6에 있어서,
상기 전송 게이트는,
상기 제1 타입과는 상이한 제2 타입의 제2 트랜지스터; 및
상기 제1 타입의 제3 트랜지스터
를 포함하고,
상기 제2 트랜지스터는 제2 게이트 단자, 제2 드레인 단자 및 제2 소스 단자를 포함하고,
상기 제2 게이트 단자는 상기 클럭 입력 신호를 수신하도록 구성되고,
상기 제2 소스 단자는 상기 제1 노드 및 상기 NAND 논리 게이트에 결합되고,
상기 제2 드레인 단자는 적어도 상기 제2 노드에 결합되고,
상기 제3 트랜지스터는 제3 게이트 단자, 제3 드레인 단자 및 제3 소스 단자를 포함하고,
상기 제3 게이트 단자는 상기 제2 제어 신호를 수신하고, 상기 제3 노드, 상기 제1 드레인 단자 및 상기 제1 인버터의 입력 단자에 결합되도록 구성되고,
상기 제3 소스 단자는 상기 제2 소스 단자, 상기 제1 노드 및 상기 NAND 논리 게이트에 결합되고,
상기 제3 드레인 단자는 상기 제2 노드 및 상기 제2 드레인 단자에 결합된 것인, 클럭 게이팅 회로.
회로 동작 방법으로서,
적어도 제1 인에이블 신호 또는 제2 인에이블 신호에 응답하여 클럭 게이팅 회로를 디스에이블링하는 단계 - 상기 클럭 게이팅 회로를 디스에이블링하는 단계는,
제1 제어 신호를 생성하는 단계;
전송 게이트에 의해, 적어도 클럭 입력 신호 또는 제2 제어 신호에 응답하여 제1 노드와 제2 노드 사이의 제1 경로를 인에이블링하는 단계;
제1 트랜지스터에 의해, 제3 제어 신호에 응답하여 제3 노드와 제4 노드 사이의 제2 경로를 디스에이블링하는 단계;
적어도 제2 트랜지스터에 의해, 적어도 상기 제3 제어 신호에 응답하여 상기 제2 노드와 상기 제4 노드 사이의 제3 경로를 인에이블링하는 단계; 및
제3 트랜지스터 또는 제4 트랜지스터에 의해, 적어도 상기 클럭 입력 신호에 응답하여 상기 제2 제어 신호를 설정하는 단계
를 포함함 -; 및
출력 노드에 의해, 적어도 상기 제1 인에이블 신호 또는 상기 제2 제어 신호에 응답하여 출력 클럭 신호를 출력하는 단계
를 포함하고,
상기 클럭 입력 신호는 상기 출력 클럭 신호에 대응하지 않는 것인, 회로 동작 방법.