KR20210087412A - 메모리 장치 - Google Patents

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KR20210087412A
KR20210087412A KR1020210080700A KR20210080700A KR20210087412A KR 20210087412 A KR20210087412 A KR 20210087412A KR 1020210080700 A KR1020210080700 A KR 1020210080700A KR 20210080700 A KR20210080700 A KR 20210080700A KR 20210087412 A KR20210087412 A KR 20210087412A
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KR
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memory cell
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memory
erase control
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KR1020210080700A
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김주남
장우재
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삼성전자주식회사
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Abstract

비트라인들과, 소거 동작 동안 소거 전압을 입력받는 공통 소스 라인과, 상기 비트라인들 중에서 어느 하나와 상기 공통 소스 라인 사이에 연결되며 복수의 메모리 셀들 및 적어도 하나의 소거 제어 트랜지스터를 포함하는 복수의 메모리 셀 스트링들을 포함하고, 타겟 메모리 블록에 포함된 복수의 메모리 셀 스트링들 중에서 제1 메모리 셀 스트링의 소거 상태의 제1 메모리 셀들의 문턱 전압 산포와 제2 메모리 셀 스트링의 소거 상태의 메모리 셀들의 문턱 전압 산포를 확인하고, 상기 문턱 전압 산포에 기초하여, 상기 제1 메모리 셀 스트링의 프로그램 상태의 제1 소거 제어 트랜지스터의 문턱 전압의 크기와 제2 메모리 셀 스트링의 프로그램 상태의 제2 소거 제어 트랜지스터의 문턱 전압의 크기를 서로 다르게 조절한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치에 기록된 데이터를 정확하게 읽어오기 위해서는, 메모리 셀들 각각에 기록된 데이터에 따른 문턱 전압의 산포를 적절하게 제어할 필요가 있다. 기록된 데이터를 삭제하는 소거 동작 이후 메모리 셀들의 문턱 전압 산포가 적절하게 제어되지 않는 경우, 프로그램 동작 이후 메모리 셀들의 산포 역시 열화되어 메모리 장치의 성능이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 소거 상태에서 메모리 셀들이 갖는 문턱 전압 특성을 고려하여 소거 제어 트랜지스터의 프로그램 정도를 조절하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는, 비트라인들과, 소거 동작 동안 소거 전압을 입력받는 공통 소스 라인과, 상기 비트라인들 중에서 어느 하나와 상기 공통 소스 라인 사이에 연결되며 복수의 메모리 셀들 및 적어도 하나의 소거 제어 트랜지스터를 포함하는 복수의 메모리 셀 스트링들을 포함하고, 타겟 메모리 블록에 포함된 복수의 메모리 셀 스트링들 중에서 제1 메모리 셀 스트링의 소거 상태의 제1 메모리 셀들의 문턱 전압 산포와 제2 메모리 셀 스트링의 소거 상태의 메모리 셀들의 문턱 전압 산포를 확인하고, 상기 문턱 전압 산포에 기초하여, 상기 제1 메모리 셀 스트링의 프로그램 상태의 제1 소거 제어 트랜지스터의 문턱 전압의 크기와 제2 메모리 셀 스트링의 프로그램 상태의 제2 소거 제어 트랜지스터의 문턱 전압의 크기를 서로 다르게 조절한다.
본 발명의 일 실시 예에 따르면, 소거 상태에서 메모리 셀들이 갖는 문턱 전압 특성을 고려하여 소거 제어 트랜지스터의 프로그램 정도를 조절할 수 있으므로, 소거 동작에서 메모리 셀들의 문턱 전압 산포의 편차를 줄여 메모리 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 예시적인 예를 나타낸 개략적인 도면이다.
도 5는 도 4의 'A'로 표시된 영역을 확대한 부분 확대 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 소거 속도를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들에 대한 서로 다른 트림 동작을 설명하기 위한 플로우차트이다.
도 8은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터를 프로그램 하기 위해 입력되는 전압을 나타낸 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위해 제공되는 타이밍도이다.
도 10과 도 11은 본 발명의 일 실시예에 따른 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포를 나타내는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들에 대해 서로 다른 트림 동작이 수행되는 방법을 설명하기 위한 도면이다.
도 13과 도 14는 본 발명의 일 실시예에 따른 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포를 나타내는 도면들이다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들을 프로그램 하기 위해 비트라인 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다.
도 21 내지 도 26은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터를 프로그램하기 위하여 소거 제어 라인 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다.
도 27은 본 발명의 일 실시예에 따른 메모리 블록을 간략하게 도시한 도면이다.
도 28은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 1을 참조하면, 메모리 장치(10)는 셀 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 주변 회로 영역(30)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 제어 로직(35) 등을 포함할 수 있다.
셀 영역(20)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 블록들(BLK1-BLKn)은, 공통 소스 라인들(CSL), 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널층을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 제어 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 제어 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 셀 영역(20)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 셀 영역(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(63)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(63)가 메모리 영역(50)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
제어 로직(35)은 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 및 입출력 회로(34) 등의 동작을 제어할 수 있다. 일 실시예에서 제어 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로 영역(30)에 공급되거나, 로우 디코더(31) 등을 통해 셀 영역(20)에 입력될 수 있다.
주변 회로 영역(30)은 복수의 블록들(BLK1-BLKn)에 대한 프로그램 동작, 읽기 동작, 소거 동작 등을 실행할 수 있으며, 소거 동작은 복수의 메모리 블록들(BLK1-BLKn) 각각을 단위로 실행될 수 있다. 일례로 주변 회로 영역(30)은 복수의 메모리 블록들(BLK1-BLKn) 중에서 소거 동작을 실행하고자 하는 타겟 메모리 블록에 연결되는 공통 소스 라인(CSL) 및/또는 비트라인들(BL)에 소거 전압을 입력하여 소거 동작을 실행할 수 있다.
소거 동작에서, 타겟 메모리 블록의 소거 제어 트랜지스터는 미리 프로그램될 수 있다. 본 발명의 일 실시예에서는, 타겟 메모리 블록에 포함되는 메모리 셀 스트링들의 소거 속도를 고려하여, 소거 제어 트랜지스터들에 대해 서로 다른 트림 동작이 수행될 수 있다. 일례로, 타겟 메모리 블록에 포함되는 채널 구조체들의 물리적 특성을 고려하여, 프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압을 서로 다르게 조절할 수 있다.
따라서, 소거 동작 이후 타겟 메모리 블록에 포함되는 메모리 셀들에서 나타내는 문턱 전압 산포를 최적화할 수 있다. 소거 상태에서 메모리 셀들이 갖는 문턱 전압 산포의 차이를 줄임으로써, 읽기 동작에 필요한 전압 마진을 충분히 확보하고 메모리 장치(10)의 성능을 개선할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 2 및 도 3을 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(S)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(S)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
도 2에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 라인(CSL)은 기판에 형성되는 불순물 영역과 전기적으로 연결될 수 있다. 메모리 셀 스트링들(S) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널층을 공유할 수 있다.
도 3에 도시한 일 실시예에서, 메모리 셀 스트링들(S) 각각은 제1 소거 제어 트랜지스터(ECT1)와 제2 소거 제어 트랜지스터(ECT2)를 더 포함할 수 있다. 제1 소거 제어 트랜지스터(ECT1)는 접지 선택 트랜지스터(GST)와 공통 소스 라인(CSL) 사이에 연결되며, 제2 소거 제어 트랜지스터(ECT2)는 스트링 선택 트랜지스터들(SST1, SST2)과 비트라인들(BL1-BL3) 사이에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)는 소거 동작에서 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 입력되는 전압에 의해, 게이트 유도 드레인 누설(Gate Induced Drain Leakage) 전류를 발생시킬 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(S) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다. 제1 소거 제어 트랜지스터(ECT1) 및 제2 소거 제어 트랜지스터(ECT2)의 게이트 전극들은 제1 소거 제어 라인(ECL1)과 제2 소거 제어 라인(ECL2)에 각각 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널층을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
소거 동작에서, 기판의 불순물 영역에서는 높은 레벨의 소거 전압이 입력되며, 소거 전압은 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 실시예들에 따라, 비트라인들(BL1-BL3)에도 소거 전압이 입력될 수 있다. 불순물 영역에 소거 전압이 입력되는 동안, 워드라인들(WL)에는 소정의 바이어스 전압이 입력될 수 있다. 소거 전압에 의해 메모리 셀들(MC)이 공유하는 채널층의 전압이 증가하며, 워드라인들(WL)에 입력되는 바이어스 전압과 채널층의 전압의 차이에 의해 메모리 셀들(MC)의 전하 저장층에 트랩된 전하가 제거되고 소거 동작이 실행될 수 있다.
메모리 장치는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S) 각각이 복수의 소거 제어 트랜지스터들(ECT1, ECT2)을 포함하는 경우, 메모리 장치는 복수의 소거 제어 트랜지스터들 중 적어도 하나를 프로그램할 수 있다. 소거 제어 트랜지스터가 프로그램된 후 메모리 장치는 프로그램된 소거 제어 트랜지스터를 포함하는 메모리 셀 스트링에 대한 소거 동작을 수행할 수 있다. 구체적으로 메모리 장치는 메모리 셀 스트링에 포함된 메모리 셀들을 소거할 수 있으며, 소거 동작은 메모리 셀 스트링을 포함하는 메모리 블록 단위로 수행될 수 있다.
본 발명의 일 실시예에서는, 타겟 메모리 블록(BLK)에 포함된 복수의 메모리 셀 스트링들 중에서 제1 메모리 셀 스트링(S1)의 소거 상태의 제1 메모리 셀들(MC1)의 문턱 전압 산포와, 제2 메모리 셀 스트링(S2)의 소거 상태의 제2 메모리 셀들(MC2)의 문턱 전압 산포를 확인하고, 상기 문턱 전압 산포에 기초하여, 상기 제1 메모리 셀 스트링(S1)의 프로그램 상태의 제1 소거 제어 트랜지스터(ECT1-1, ECT1-2)의 문턱 전압의 크기와 제2 메모리 셀 스트링(S2)의 프로그램 상태의 제2 소거 제어 트랜지스터(ECT2-1, ECT2-2)의 문턱 전압의 크기를 서로 다르게 조절할 수 있다. 따라서, 프로그램 상태의 소거 제어 트랜지스터들(ECT1-1, ECT1-2, ECT2-1, ECT2-2)의 문턱 전압을 서로 다르게 조절할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 예시적인 예를 나타낸 개략적인 도면이고, 도 5는 도 4의 'A'로 표시된 영역을 확대한 부분 확대 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 하부 구조물(110) 및 상기 하부 구조물(110) 상의 상부 구조물(120)을 포함할 수 있다.
하부 구조물(110)은 하부 기판(111), 하부 기판(111) 상의 주변 회로, 하부 기판(111) 상에서 상기 주변 회로를 덮는 하부 절연 층(112)을 포함할 수 있다. 상기 주변 회로는 회로 소자(113, 114), 및 회로 소자(113, 114)와 전기적으로 연결되는 회로 배선(115)을 포함할 수 있다. 회로 소자(113, 114)는 소자 분리 층(117)에 의해 한정되는 주변 활성 영역(116) 상에 형성되는 주변 게이트(113) 및 주변 게이트(113) 양 옆의 주변 활성 영역(116) 내에 형성되는 주변 소스/드레인(114)을 포함할 수 있다.
상부 구조물(120)은 상부 기판(121) 및 상부 기판(121) 상에 배치되는 적층 구조물(GS)을 포함할 수 있다.
상부 기판(121)은 하부 패턴 층(121-1), 하부 패턴 층(121-1) 상의 중간 패턴 층(121-2), 및 하부 패턴 층(121-1) 상에서 중간 패턴 층(121-2)을 덮는 상부 패턴 층(121-3)을 포함할 수 있다. 하부 패턴 층(121-1)은 각각의 중간 패턴 층(121-2) 및 상부 패턴 층(121-3) 보다 두꺼울 수 있다.
하부 패턴 층(121-1), 중간 패턴 층(121-2) 및 상부 패턴 층(121-3) 중 적어도 하나는 실리콘 층을 포함할 수 있다. 예를 들어, 하부 패턴 층(121-1), 중간 패턴 층(121-2) 및 상부 패턴 층(121-3) 중 적어도 하나는 도우프트 폴리 실리콘 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
적층 구조물(GS)은 하부 적층 구조물(GSa) 및 하부 적층 구조물(GSa) 상의 상부 적층 구조물(GSb)을 포함할 수 있다. 하부 적층 구조물(GSa)은 교대로 적층되는 제1 층간 절연 층들(124) 및 제1 게이트 층들(125)을 포함할 수 있다. 제1 층간 절연 층들(124) 및 제1 게이트 층들(125) 중에서, 최상부 층 및 최하부 층은 각각 제1 층간 절연 층일 수 있다.
상부 적층 구조물(GSb)은 교대로 적층되는 제2 층간 절연 층들(122) 및 제2 게이트 층들(123)을 포함할 수 있다. 제2 층간 절연 층들(122) 및 제2 게이트 층들(123) 중에서, 최상부 층 및 최하부 층은 각각 제2 층간 절연 층일 수 있다.
제1 및 제2 게이트 층들(125,123)은 게이트 전극들로 지칭될 수도 있다.
상부 구조물(120)은 제2 게이트 층들(123) 중 상부에 위치하는 하나 또는 복수개의 제2 게이트 층들, 예를 들어 스트링 선택 라인들을 관통하며 분리하는 상부 분리 패턴(128)을 더 포함할 수 있다. 상부 분리 패턴(128)은 게이트 층들(123) 중에서 워드라인들 보다 높은 레벨에 배치될 수 있다. 상부 분리 패턴(128)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상부 구조물(120)은 제1 상부 절연 층(129-1) 및 적층 구조물(GS)을 관통하는 분리 구조물들(127)을 더 포함할 수 있다. 메모리 수직 구조물들(126)은 서로 인접하는 분리 구조물들(127) 사이에 배치될 수 있다. 분리 구조물들(127)은 상부 패턴 층(121-3) 및 제1 중간 패턴 층(121-2)을 관통하며 하부 패턴 층(121-1)과 접촉할 수 있다.
일 예에서, 분리 구조물들(127)은 실리콘 산화물 및/또는 고 유전체 등과 같은 절연성 물질로 형성될 수 있다.
다른 예에서, 각각의 상기 분리 구조물들(127)은 도전성 패턴 및 상기 도전성 패턴의 측면을 덮는 절연성 물질 층을 포함할 수 있다.
상부 구조물(120)은 비트라인과 메모리 수직 구조물(126) 사이에서 상기 비트라인과 메모리 수직 구조물(126)을 전기적으로 연결하는 비트라인 콘택 플러그(BCP)를 더 포함할 수 있다.
도 4와 도 5를 함께 참조하면, 메모리 수직 구조물들(126)은 서로 인접하는 분리 구조물들(127) 사이에 배치될 수 있다. 메모리 수직 구조물들(126)은 채널 구조체 또는 메모리 셀 스트링들을 의미할 수 있고, 분리 구조물들(127)은 워드라인 컷 영역을 의미할 수 있다. 메모리 수직 구조물들(126)은 절연성 코어 패턴(131), 절연성 코어 패턴(131)의 측면 및 바닥면을 덮는 채널층(132), 채널층(132)의 외측면을 덮는 정보 저장 구조물(133)을 포함할 수 있다. 정보 저장 구조물(133)은 제1 유전체 층(134), 제2 유전체층(136), 및 제1 유전체 층(134)과 제2 유전체층(136) 사이의 정보 저장층(135)을 포함할 수 있다. 제2 유전체층(136)은 정보 저장층(135)과 채널층(132) 사이에 개재될 수 있다. 정보 저장 구조물(133)은 게이트 절연층을 의미할 수 있다.
절연성 코어 패턴(131)은 실리콘 산화물, 예를 들어 원자층 증착 공정으로 형성될 수 있는 실리콘 산화물, 또는 내부에 보이드가 형성된 실리콘 산화물을 포함할 수 있다. 제2 유전체 층(136)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 제1 유전체 층(134)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 정보 저장 층(135)은 차지(charge)를 트랩하여 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 정보 저장 층(135)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들, 즉 메모리 셀들을 포함할 수 있다. 채널 층(132)은 실리콘 층, 예를 들어 언도우프트 실리콘 층을 포함할 수 있다.
제2 게이트 층들(123)의 각각은 제1 층(123-1) 및 제2 층(123-2)을 포함할 수 있다. 제1 층(123-1)은 제2 층(123-2)의 상부면 및 하부면을 덮고, 메모리 수직 구조물(126)과 제2 층(123-2) 사이로 연장될 수 있다.
예시적인 예에서, 제1 층(123-1)은 유전체 물질을 포함할 수 있고, 제2 층(123-2)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 층(123-1)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 제2 층(123-2)은 TiN, WN, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 층(123-1)은 제1 도전성 물질(e.g., TiN 또는 W 등)을 포함할 수 있고, 제2 층(123-2)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 제1 게이트 층(123)은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
본 발명의 일 실시예에서는, 워드라인 컷 영역으로부터의 거리에 따라 게이트 절연층의 두께가 서로 달라질 수 있다. 일례로, 워드라인 컷 영역에서 가까운 게이트 절연층의 두께(T1)는 워드라인 컷 영역에서 먼 게이트 절연층의 두께(T2)보다 작을 수 있으나, 이에 한정되는 것은 아니다. 또한, 워드라인 컷 영역으로부터의 거리에 따라 채널의 홀 사이즈(예컨대, 직경)가 서로 달라질 수 있다. 일례로, 워드라인 컷 영역에서 가까운 채널의 홀 사이즈(D1)는 워드라인 컷 영역에서 먼 채널의 홀 사이즈(D2)보다 작을 수 있으나, 이에 한정되는 것은 아니다. 따라서, 워드라인 컷 영역으로부터의 거리에 따라, 메모리 셀 스트링들의 소거 속도가 달라질 수 있다. 즉, 타겟 메모리 블록에 포함되는 채널 구조체들의 물리적 특성에 따라, 메모리 셀 스트링의 소거 효율이 달라질 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 스트링의 소거 효율에 따라 소거 제어 트랜지스터의 프로그램 정도를 다르게 조절할 수 있다. 일례로, 소거 효율이 높은 메모리 셀 스트링의 소거 제어 트랜지스터에 상대적으로 프로그램을 덜 수행하여 밴드-투-밴드 터널링(band to band tunneling(BTBT)) 발생을 억제시킬 수 있고, 소거 효율이 낮은 메모리 셀 스트링의 소거 제어 트랜지스터에 상대적으로 프로그램을 더 수행하여 BTBT를 많이 발생시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 소거 속도를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치는 복수의 채널들(CH1-CH9)을 포함하며, 복수의 채널들(CH1-CH9) 각각은 메모리 셀 스트링에 대응할 수 있다. 복수의 채널들(CH1-CH9) 각각은 비트라인에 연결될 수 있으며, 일례로, 제1 채널(CH1)은 제1 비트라인(BL1)에 연결되고, 제2 채널(CH2)은 제3 비트라인(BL3)에 연결되고, 제3 채널(CH3)은 제2 비트라인(BL2)에 연결되고, 제4 채널(CH4)은 제4 비트라인(BL4)에 연결될 수 있으나, 이에 한정되는 것은 아니다.
복수의 채널들(CH1-CH9) 각각과 워드라인 컷 영역(WL CUT) 사이의 거리는 서로 다를 수 있다. 예컨대, 워드라인 컷 영역(WL Cut)과 제1 채널(CH1) 사이의 제1 거리(L1)는, 워드라인 컷 영역(WL Cut)과 제2 채널(CH2) 사이의 제2 거리(L2)보다 작을 수 있다. 워드라인 컷 영역(WL Cut)과 제3 채널(CH3) 사이의 제3 거리(L3)는, 워드라인 컷 영역(WL Cut)과 제4 채널(CH4) 사이의 제2 거리(L4)보다 작을 수 있다.
복수의 채널들(CH1-CH9)에서, 워드라인 컷 영역에서 가까울수록 게이트 절연층의 두께는 얇아지고 소거 속도는 빠를 수 있다. 또한, 복수의 채널들(CH1-CH9)에서, 워드라인 컷 영역에서 가까울수록 채널의 홀 사이즈는 작아지고 소거 속도는 빠를 수 있다. 다만, 워드라인 컷 영역과의 거리, 게이트 절연층의 두께, 채널의 홀 사이즈, 및 소거 속도의 관계는 달라질 수 있다.
본 발명의 일 실시예에서는, 복수의 채널들(CH1-CH4)에 연결되는 소거 제어 트랜지스터들에 대해 서로 다른 트림 동작이 수행될 수 있다. 따라서, 복수의 채널들(CH1-CH9) 사이의 소거 속도 차이를 보상할 수 있다.
도 7은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들에 대한 서로 다른 트림 동작을 설명하기 위한 플로우차트이다.
도 7을 참조하면, 먼저 메모리 장치가 소거 제어 트랜지스터를 프로그램할 수 있다(S110). 예컨대, 메모리 장치는 소거 제어 트랜지스터를 프로그램하기 위한 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 수신할 수 있다. 로우 디코더는 어드레스(ADDR)에 대응하는 소거 제어 트랜지스터가 프로그램 되도록 대응하는 라인들(SSL, WL, GSL, ECL, CSL) 각각에 대응하는 전압을 입력하고, 페이지 버퍼는 대응하는 비트라인(BL)에 전압을 입력할 수 있다. 이에 따라 소거 제어 트랜지스터가 프로그램될 수 있다.
도 8은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터를 프로그램 하기 위해 입력되는 전압을 나타낸 타이밍도이다.
도 8을 참조하면, 비트라인(BL), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)은 접지 전압(Vss)의 레벨로 유지될 수 있다. 제1 시점(t1)에, 로우 디코더는 스트링 선택 라인(SSL)으로 전원 전압 (Vcc)을 입력할 수 있다. 전원 전압(Vcc)은 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터를 턴-온시 키기 위한 고전압일 수 있다. 이로 인해, 스트링 선택 라인(SSL)에 연결된 채널은 초기화될 수 있다. 즉, 메모리 셀 스트링의 채널 전압은 접지 전압(Vss)에 대응하는 전압 레벨로 설정될 수 있다. 제2 시점(t2)에, 로우 디코더는 모든 워드라인(WL)들 및 소거 제어 라인(ECL)으로 패스 전압(Vpass)을 인 가할 수 있다. 제3 시점(t3)에, 로우 디코더는 소거 제어 라인(ECL)으로 프로그램 전압(Vpgm)을 입력할 수 있다. 도 8에 도시된 바와 같이, 프로그램 전압(Vpgm)은 패스 전압(Vpass)보다 클 수 있다. 이로 인해, 소거 제어 라인(ECL)에 연결된 소거 제어 트랜지스터(ECT)가 프로그램될 수 있다. 제4 시점(t4)에, 소거 제어 라인 (ECL)에 입력된 프로그램 전압(Vpgm)은 리커버리될 수 있다. 제5 시점(t5)에, 입력된 모든 전압들은 리커버리될 수 있다.
다시 도 7을 참조하면, 소거 제어 트랜지스터에 대한 프로그램 동작은 소거 제어 트랜지스터의 문턱 전압 산포가 기준 전압 이상이 되도록 수행될 수 있다. 기준 전압은 소거 제어 트랜지스터에 흐르는 기들 전류가 기준 전류 이상이 되도록 하는 전압일 수 있다. 소거 제어 트랜지스터가 프로그램된 후 기준 전압에 기초하여 소거 제어 트랜지스터의 문턱 전압이 검증될 수 있다.
실시 예에 따라, 단계 S110은 생략될 수 있다.
메모리 장치는 메모리 셀들을 프로그램한 후 소거 동작을 수행할 수 있다(S120). 먼저, 메모리 장치는 워드라인들에 연결된 메모리 셀들을 소정의 프로그램 상태로 프로그램 하기 위하여 복수 회의 프로그램 루프들을 수행할 수 있다. 각 프로그램 루프는 메모리 셀들에 소정의 레벨을 갖는 프로그램 전압을 제공하는 프로그램 동작, 및 검증 전압을 제공하여 프로그램 상태를 검증하는 검증 동작을 포함할 수 있다. 복수 회의 프로그램 루프들을 통해서, 메모리 셀들의 문턱 전압 산포는 타겟 문턱 전압 산포를 가질 수 있다. 예컨대, 메모리 셀들의 타겟 문턱 전압 산포는 5V 일 수 있으나, 이에 제한되는 것은 아니다.
메모리 셀들이 프로그램된 후, 메모리 장치는 동일한 소거 전압을 이용하여 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위해 제공되는 타이밍도이다.
도 9를 참조하면, 소거 동작에서 기판(SUB)에는 소거 전압(VERA)이 입력될 수 있다. 일례로, 소거 전압(VERA)은 기판(SUB)에 형성되는 불순물 영역에 입력되며, 공통 소스 라인(CSL)을 통해 채널층들에 입력될 수 있다. 따라서, 소거 전압(VERA)에 의해 채널층들의 전압이 증가할 수 있다.
일 실시예에서, 소거 시간(TERA)은 기판(SUB)의 전압이 소거 전압(VERA)까지 증가하는 트랜지션 구간, 및 기판(SUB)의 전압이 소거 전압(VERA)으로 유지되는 홀드 구간을 포함할 수 있다. 실시예들에 따라 소거 전압(VERA)은 비트라인들에도 입력될 수 있으며, 소거 전압(VERA)에 의해 채널층의 전압이 상승할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 각각의 전압은, 지연 시간(TD) 동안 소정의 레벨, 예를 들어 접지 레벨로 유지되며 지연 시간(TD)이 경과한 이후에 플로팅될 수 있다.
워드라인들(WL)의 전압은 바이어스 전압(V1)으로 유지될 수 있다. 소거 동작은 소거 전압(VERA)에 의해 증가한 채널층의 전압과, 워드라인들(WL)의 바이어스 전압의 차이에 의해 실행될 수 있다. 따라서, 워드라인들(WL)에 상대적으로 작은 바이어스 전압(V1)이 입력되는 동안, 소거 동작이 상대적으로 빠르게 진행될 수 있다. 일 실시예에서, 바이어스 전압(V1)은 접지 레벨을 가질 수 있다.
본 명세서에서는 일반적인 소거 동작을 도시하고 설명하였으나, 소프트 이레이즈 방식이 적용될 수도 있다.
다시 도 7을 참조하면, 메모리 장치는 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포를 확인하고(S130), 메모리 셀 스트링 별 문턱 전압 산포가 기준 범위를 만족하는지 여부를 판단할 수 있다(S140).
도 10과 도 11은 본 발명의 일 실시예에 따른 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포를 나타내는 도면들이다.
도 10에 도시한 일 실시예에 따른 메모리 장치는 제1 내지 제4 메모리 셀 스트링들을 포함할 수 있다. 제1 내지 제4 메모리 셀 스트링들은 서로 인접한 워드라인 컷 영역들 사이에서 서로 다른 위치에 배치되며, 제1 메모리 셀 스트링들에 포함되는 메모리 셀들, 제2 메모리 셀 스트링들에 포함되는 메모리 셀들, 제3 메모리 셀 스트링들에 포함되는 메모리 셀들, 및 제4 메모리 셀 스트링들에 포함되는 메모리 셀들은 서로 다른 특성을 가질 수 있다. 일례로, 제1 메모리 셀 스트링들의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H1), 제2 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H2), 제3 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H3), 및 제4 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H4)는 서로 다를 수 있다. 도 4에 도시한 실시 예에서는, 제1 메모리 셀 스트링들의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H1)의 최대값 (M1), 제2 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H2)의 최대값 (M2), 제3 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H3)의 최대값(M3), 및 제4 메모리 셀 스트링의 메모리 셀들이 소거 상태에서 갖는 문턱 전압 산포(H4)의 최대값(M4) 사이의 간격이 클 수 있다. 다른 실시 예에 따라, 제1 내지 제4 메모리 셀 스트링들에서 최대값들 사이의 간격 대신에 y-축의 임의의 한 지점에서 문턱 전압들 사이의 간격을 적용할 수도 있다.
도 11에 도시한 일 실시예서는 제1 내지 제9 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값을 나타내며, 제1 메모리 셀 스트링의 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값(M1)과 제9 메모리 셀 스트링의 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값(M9)이 기준 범위(Rref) 내에 포함되고, 제2 내지 제4 메모리 셀 스트링들의 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들(M2-M4)과 제5 내지 제8 메모리 셀 스트링들의 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들(M5-M8)은 기준 범위(Rref)를 벗어날 수 있다.
메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포들(H1-H4)의 최대값들(M1-M4) 사이의 간격은 프로그램 상태에 영향을 미칠 수 있다. 따라서, 읽기 동작에서 메모리 셀 스트링들의 메모리 셀들에 동일한 읽기 전압을 적용할 경우 에러가 발생할 수 있다.
다시 도 7을 참조하면, 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값이 기준 범위를 만족하지 못하면(S140의 NO), 제1 내지 제4 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들 사이의 차이를 줄이기 위해 소거 제어 트랜지스터들에 대해 서로 다른 트림 동작이 수행될 수 있다(S150). 예컨대, 제1 메모리 셀 스트링의 소거 제어 트랜지스터와 제2 메모리 셀 스트링의 소거 제어 트랜지스터 각각에 대해 프로그램 정도를 서로 다르게 조절할 수 있다.
도 12는 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들에 대해 서로 다른 트림 동작이 수행되는 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 복수의 채널들(CH1-CH9)은 워드라인 컷 영역(WL CUT)에서 가까울수록 소거 효율이 높고, 워드라인 컷 영역(WL CUT)에서 멀수록 소거 효율이 낮을 수 있다. 따라서, 소거 효율에 따라, 복수의 채널들(CH1-CH9)의 소거 제어 트랜지스터들의 프로그램 정도를 서로 다르게 조절할 수 있다. 예컨대, 복수의 채널들(CH1-CH9)의 소거 제어 라인(ECL)으로 프로그램 전압(V1-V9)이 입력되는 시간을 조절하거나, 복수의 채널들(CH1-CH9)의 소거 제어 라인(ECL)으로 입력되는 프로그램 전압(V1-V9)의 레벨을 조절하거나, 복수의 채널들(CH1-CH9)의 소거 제어 트랜지스터들을 동일한 조건에서 프로그램 한 후 일부의 소거 제어 트랜지스터들만 소거 동작을 진행시킬 수 있다.
일 실시 예에서, 제1 메모리 셀 스트링의 소거 효율이 상대적으로 높고 제2 메모리 셀 스트링의 소거 효율이 상대적으로 낮다고 가정하자. 즉, 제1 메모리 셀 스트링의 소거 상태의 메모리 셀들이 갖는 문턱 전압 산포의 최대값이 상대적으로 작고, 제2 메모리 셀 스트링의 소거 상태의 메모리 셀들이 갖는 문턱 전압 산포의 최대값이 상대적으로 클 수 있다.
제1 메모리 셀 스트링의 소거 효율을 낮추고, 제2 메모리 셀 스트링의 소거 효율을 높여서, 소거 동작 이후 타겟 메모리 블록에 포함되는 메모리 셀들에서 나타내는 문턱 전압 산포를 최적화할 수 있다. 예컨대, 제1 메모리 셀 스트링의 소거 효율을 낮추기 위해서 소거 제어 트랜지스터의 전하저장층에 트랩되는 전자의 양을 감소시키거나, 정공의 양을 증가시켜서 소거 제어 트랜지스터의 프로그램 상태의 문턱 전압을 낮출 수 있다. 또한, 제2 메모리 셀 스트링의 소거 효율을 높이기 위해서 소거 제어 트랜지스터의 전하저장층에 트랩되는 전자의 양을 증가시키거나, 정공의 양을 감소시켜서 소거 제어 트랜지스터의 프로그램 상태의 문턱 전압을 높일 수 있다.
다시 말해, 메모리 셀 스트링들의 소거 효율에 따라서, 소거 제어 트랜지스터들의 프로그램 정도를 서로 다르게 조절함으로써, 프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절할 수 있다. 이로 인해 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들 사이의 간격을 좁힐 수 있다. 따라서, 소거 동작 이후 타겟 메모리 블록에 포함되는 메모리 셀들에서 나타내는 문턱 전압 산포를 최적화할 수 있다.
도 13과 도 14는 본 발명의 일 실시예에 따른 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포를 나타내는 도면들이다.
도 13의 메모리 셀 스트링들 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들 사이의 간격은 도 10의 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들 사이의 간격보다 좁다. 따라서 도 14에 도시한 바와 같이, 제1 내지 제9 메모리 셀 스트링들의 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값들(M1-M9)이 기준 범위(Rref) 내에 포함될 수 있다.
다시 도 7을 참조하면, 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값이 기준 범위를 만족할 때까지 소거 제어 트랜지스터들의 프로그램 상태의 문턱 전압의 크기를 서로 다르게 조절할 수 있다. 메모리 셀 스트링 별 소거 상태의 메모리 셀들의 문턱 전압 산포의 최대값이 기준 범위를 만족하면(S140의 YES), 소거 제어 트랜지스터들에 대한 트림 동작은 종료될 수 있다.
도 15 내지 도 20은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터들을 프로그램 하기 위해 비트라인 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다.
메모리 장치의 셀 영역에는 제1 메모리 셀 스트링과 제2 메모리 셀 스트링이 워드라인 컷 영역 사이에서 서로 다른 위치에 배치될 수 있으며, 제1 메모리 셀 스트링의 메모리 셀들과 제2 메모리 셀 스트링의 메모리 셀들은 소거 상태에서 서로 다른 문턱 전압 산포를 가질 수 있다. 일 실시 예에서 제1 메모리 셀 스트링의 소거 효율이 상대적으로 높고 제2 메모리 셀 스트링의 소거 효율이 상대적으로 낮다고 가정하자.
도 15는 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 16은 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 제1 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 비트라인(BL)으로 소거 제어 라인(ECL)의 전압과 동일한 전압이 입력될 수 있다. 비트라인(BL)으로 소거 제어 라인(ECL)의 전압과 동일한 전압이 입력됨으로써, 제1 메모리 셀 스트링의 소거 제어 트랜지스터가 프로그램 되는 것을 방지할 수 있다.
도 16을 참조하면, 제2 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 비트라인(BL)의 전압은 제1 바이어스 전압(예컨대, 접지 전압(Vss))의 레벨로 유지될 수 있다. 따라서, 제1 메모리 셀 스트링의 소거 제어 트랜지스터는 프로그램될 수 있다.
도 17은 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 18은 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 17과 도 18을 함께 참조하면, 제1 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 비트라인(BL)으로 제1 바이어스 전압(VSS)이 입력될 수 있고, 제2 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 비트라인(BL)으로 제1 바이어스 전압(VSS) 보다 상대적으로 작은 레벨을 갖는 제2 바이어스 전압(VSS-ΔV)이 입력될 수 있다. 비트라인(BL)으로 상대적으로 작은 레벨을 갖는 제2 바이어스 전압(VSS-ΔV)이 입력됨으로써, 제2 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압은 제1 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압보다 상대적으로 높을 수 있다.
도 19는 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 20은 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 19를 참조하면, 비트라인(BL)의 전압은 제4 시점(t4)까지 제1 바이어스 전압(VSS)으로 유지되며, 제4 시점(t4) 이후 제2 바이어스 전압(VSS+ΔV)으로 변경될 수 있다. 제4 시점(t4)이전의 제1 시간(T1) 동안, 비트라인(BL)으로 상대적으로 작은 레벨의 제1 바이어스 전압(VSS)이 입력되므로, 프로그램 동작이 상대적으로 빠르게 진행될 수 있다. 반면, 제4 시점(t4) 이후에는 워드라인들에 상대적으로 큰 레벨의 제2 바이어스 전압(VSS+ΔV)이 입력되므로, 프로그램 동작이 천천히 진행될 수 있다.
도 20을 참조하면, 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작에서 비트라인(BL)에 제1 바이어스 전압(VSS)을 입력하는 제2 시간(T2)은, 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작에서 비트라인(BL)에 제1 바이어스 전압(VSS)을 입력하는 제1 시간(T1)과 다르게 적용될 수 있다. 일 실시예에서, 제2 시간(T2)은 제1 시간(T1)보다 더 길 수 있다. 따라서, 제2 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압은 제1 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압보다 상대적으로 높을 수 있다.
도 21 내지 도 26은 본 발명의 일 실시예에 따른 소거 제어 트랜지스터를 프로그램하기 위하여 소거 제어 라인 전압을 제어하는 방법을 설명하기 위해 제공되는 도면들이다.
앞서 설명한 바와 같이, 메모리 장치의 셀 영역에는 제1 메모리 셀 스트링과 제2 메모리 셀 스트링이 워드라인 컷 영역 사이에서 서로 다른 위치에 배치될 수 있으며, 제1 메모리 셀 스트링의 메모리 셀들과 제2 메모리 셀 스트링의 메모리 셀들은 소거 상태에서 서로 다른 문턱 전압 산포를 가질 수 있다. 일 실시 예에서 제1 메모리 셀 스트링의 소거 효율이 상대적으로 높고 제2 메모리 셀 스트링의 소거 효율이 상대적으로 낮다고 가정하자.
도 21은 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 22는 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 21을 참조하면, 제1 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 소거 제어 라인(ECL)의 전압은 제3 시점(t3) 이후 패스 전압(Vpass)이 유지될 수 있다. 따라서, 제2 메모리 셀 스트링의 소거 제어 트랜지스터가 프로그램 되는 것을 방지할 수 있다.
도 22를 참조하면, 제2 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 제2 시점(t2)에, 소거 제어 라인(ECL)으로 패스 전압(Vpass)을 인 가하고, 제3 시점(t3)에, 소거 제어 라인(ECL)으로 프로그램 전압(Vpgm)을 입력할 수 있다. 따라서, 제2 메모리 셀 스트링의 소거 제어 트랜지스터는 프로그램될 수 있다.
도 23은 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 24는 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 23과 도 24를 함께 참조하면, 제1 메모리 셀 스트링의 소거 제어 트랜지스터를 프로그램하기 위하여 소거 제어 라인(ECL)으로 제1 프로그램 전압(Vpgm) 보다 상대적으로 작은 레벨을 갖는 제2 프로그램 전압(Vpgm-ΔV)이 입력될 수 있다. 소거 제어 라인(ECL)으로 상대적으로 작은 레벨을 갖는 제1 프로그램 전압(Vpgm-ΔV)이 입력됨으로써, 제1 메모리 셀 스트링의 소거 제어 트랜지스터에 대한 프로그램 동작이 상대적으로 느리게 진행될 수 있다. 따라서, 제2 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압은 제1 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압보다 상대적으로 높을 수 있다.
도 25는 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이고, 도 26은 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작을 설명하기 위한 도면이다.
도 25를 참조하면, 소거 제어 라인(ECL)의 전압은 제3 시점(t3)까지 패스 전압(Vpass)으로 유지되며, 제3 시점(t3) 이후 제1 프로그램 전압(Vpgm)으로 변경될 수 있다. 제3 시점(t3)부터 제4 시점(t4)까지의 제1 시간(T1) 동안, 소거 제어 라인(ECL)으로 제1 프로그램 전압(Vpgm)이 입력될 수 있다.
도 26을 참조하면, 제2 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작에서 소거 제어 라인(ECL)에 제1 프로그램 전압(Vpgm)을 입력하는 제2 시간(T2)은, 제1 메모리 셀 스트링의 소거 제어 트랜지스터의 프로그램 동작에서 소거 제어 라인(ECL)에 제1 프로그램 전압(Vpgm)을 입력하는 제1 시간(T1)과 다르게 적용될 수 있다. 일 실시예에서, 제2 시간(T2) 이 제1 시간(T1)보다 더 길 수 있다. 따라서, 제2 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압은 제1 메모리 셀 스트링의 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압보다 상대적으로 높을 수 있다.
이상에서는 제1 메모리 셀 스트링과 제2 메모리 셀 스트링은 인접한 워드라인 컷 영역들 사이에서 서로 다른 위치에 배치되는 실시 예를 중심으로 설명하였다.
도 27은 본 발명의 일 실시예에 따른 메모리 블록을 간략하게 도시한 도면이다.
도 27을 참조하면, 타겟 메모리 블록(400) 내의 제1 영역(ARL), 제2 영역(ARC), 및 제3 영역(ARR) 별로 소거 제어 트랜지스터의 프로그램 상태의 문턱 전압을 서로 다르게 설정할 수 있다.
타겟 메모리 블록(400)은 기판의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들이 적층될 수 있고, 상기 워드라인들은 상기 기판의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있다. 비트라인은 상기 기판의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
제1 영역(ARL), 제2 영역(ARC), 및 제3 영역(ARR)은 기판의 상면에 평행한 제1 방향을 따라 연장되며, 상기 기판의 상면에 평행한 제2 방향을 따라 구분될 수 있다. 타겟 메모리 블록(400) 내의 영역들(ARL, ARC, ARR)은 도 27에서 도시한 바와 다르게 설정될 수 있다.
일례로, 제1 메모리 셀 스트링은 타겟 메모리 블록(400)의 제1 영역(ARL)에 배치되고, 제2 메모리 셀 스트링은 타겟 메모리 블록(400)의 제3 영역(ARR)에 배치될 수 있다. 따라서, 소거 동작 이후 타겟 메모리 블록에 포함되는 메모리 셀들에서 나타내는 문턱 전압 산포를 최적화할 수 있다.
도 28은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 28을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 방식으로 형성되는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 28에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
소거 동작을 진행하기 위한 소거 전압은, 주변 회로 영역(PERI)에서 생성되며 공통 소스 라인 컨택 플러그(1380)를 통해 공통 소스 라인(1320)으로 입력될 수 있다. 공통 소스 라인(1320)으로 입력되는 소거 전압은 채널 구조체(CH)에 포함되는 채널층으로 전달될 수 있다. 소거 전압에 의해 채널층의 전압이 증가하고, 워드라인들(1330)에 소정의 바이어스 전압이 입력되면, 채널층과 워드라인들(1330) 사이의 전압 차이에 의해 채널 구조체(CH)의 데이터 저장층에서 전하가 제거되고 소거 동작이 실행될 수 있다. 실시예들에 따라, 채널층의 전압이 빠르게 증가할 수 있도록, 비트라인(1360c)에도 소거 전압이 입력될 수 있다.
본 발명의 일 실시예에서는, 제2 메탈층(1360c)에 입력되는 비트라인 전압 또는 공통 소스 라인 컨택 플러그(1380)에 입력되는 소거 전압을 조절하여, 메모리 셀 스트링 별 프로그램 상태의 소거 제어 트랜지스터의 문턱 전압을 서로 다르게 조저할 수 있다. 이로 인해 소거 상태에서 메모리 셀들의 문턱 전압 산포 차이를 최소화할 수 있다. 따라서, 프로그램 동작 이후 메모리 셀들이 갖는 문턱 전압 산포의 차이 역시 줄일 수 있으며, 메모리 셀들의 프로그램 상태에 따른 문턱 전압 산포 사이의 마진을 고르게 확보함으로써 읽기 동작 등에서 발생 가능한 오류를 줄이고 메모리 장치(1000)의 성능을 개선할 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 28을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 28을 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩되지 않을 수 있다. 도 28을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 비트라인들;
    소거 동작 동안 소거 전압을 입력받는 공통 소스 라인; 및
    상기 비트라인들 중에서 어느 하나와 상기 공통 소스 라인 사이에 연결되며 복수의 메모리 셀들 및 적어도 하나의 소거 제어 트랜지스터를 포함하는 복수의 메모리 셀 스트링들;을 포함하고,
    타겟 메모리 블록에 포함된 복수의 메모리 셀 스트링들 중에서 제1 메모리 셀 스트링의 소거 상태의 제1 메모리 셀들의 문턱 전압 산포와 제2 메모리 셀 스트링의 소거 상태의 메모리 셀들의 문턱 전압 산포를 확인하고, 상기 문턱 전압 산포에 기초하여, 상기 제1 메모리 셀 스트링의 프로그램 상태의 제1 소거 제어 트랜지스터의 문턱 전압의 크기와 제2 메모리 셀 스트링의 프로그램 상태의 제2 소거 제어 트랜지스터의 문턱 전압의 크기를 서로 다르게 조절하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀 스트링의 소거 상태의 제1 메모리 셀들의 문턱 전압 산포의 최대값과 상기 제2 메모리 셀 스트링의 소거 상태의 제2 메모리 셀들의 문턱 전압 산포의 최대값이 기준 범위를 만족할 때까지, 소거 제어 트랜지스터들의 프로그램 상태의 문턱 전압의 크기를 서로 다르게 조절하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 셀 스트링의 소거 상태의 제1 메모리 셀들의 문턱 전압 산포의 최대값이 상기 제2 메모리 셀 스트링의 소거 상태의 제2 메모리 셀들의 문턱 전압 산포의 최대값의 크기보다 작으면, 프로그램 상태의 상기 제1 소거 제어 트랜지스터의 제1 문턱 전압의 크기는 프로그램 상태의 상기 제2 소거 제어 트랜지스터의 제2 문턱 전압의 크기보다 작은 메모리 장치.
  4. 제1항에 있어서,
    프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절하기 위하여, 메모리 셀 스트링들에 연결된 비트라인들로 입력되는 전압의 레벨을 서로 다르게 조절하는 메모리 장치.
  5. 제1항에 있어서,
    프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절하기 위하여, 메모리 셀 스트링들에 연결된 비트라인들로 전압이 입력되는 시간을 서로 다르게 조절하는 메모리 장치.
  6. 제1항에 있어서,
    프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절하기 위하여, 상기 소거 제어 트랜지스터들에 연결된 소거 제어 라인들로 입력되는 프로그램 전압의 레벨을 서로 다르게 조절하는 메모리 장치.
  7. 제1항에 있어서,
    프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절하기 위하여, 상기 소거 제어 트랜지스터들에 연결된 소거 제어 라인들로 프로그램 전압이 입력되는 시간을 서로 다르게 조절하는 메모리 장치.
  8. 제1항에 있어서,
    프로그램 상태의 소거 제어 트랜지스터들의 문턱 전압의 크기를 서로 다르게 조절하기 위하여, 상기 소거 제어 트랜지스터들을 동일한 조건에서 프로그램 한 후 상기 소거 제어 트랜지스터들 중 어느 하나의 소거 제어 트랜지스터에 대해 소거 동작을 수행하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 메모리 셀 스트링과 상기 제2 메모리 셀 스트링은 인접한 워드라인 컷 영역들 사이에서 서로 다른 위치에 배치되는 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 셀 스트링은 타겟 메모리 블록의 제1 영역에 배치되고, 상기 제2 메모리 셀 스트링은 상기 타겟 메모리 블록의 제2 영역에 배치되며, 상기 제1 영역과 상기 제2 영역은 기판의 상면에 평행한 제1 방향을 따라 연장되며, 상기 기판의 상면에 평행한 제2 방향을 따라 구분되는 메모리 장치.
KR1020210080700A 2021-06-22 2021-06-22 메모리 장치 KR20210087412A (ko)

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