KR20210079163A - 프린징 커패시턴스 제어를 위한 구조물 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 명세서에 설명된 실시예는, 패터닝된 게이트 구조물에 의해 발생되는 프린징 커패시턴스(fringing capacitance)를 완화시키기 위한 방법에 관한 것이다. 본 방법은, 기판 상에 배치된 핀 구조물 상에 게이트 구조물을 형성하는 단계; 게이트 구조물을 제1 섹션 및 제2 섹션으로 분할하기 위해 게이트 구조물 내에 개구를 형성하는 단계를 포함하며, 제1 섹션과 제2 섹션은 개구에 의해 이격된다. 본 방법은 또한, 개구 내에 충전 구조물을 형성하는 단계를 포함하며, 충전 구조물을 형성하는 단계는, 개구의 측벽 표면을 커버하기 위해 개구 내에 실리콘 질화물 라이너를 퇴적시키고 실리콘 질화물 라이너 상에 실리콘 산화물을 퇴적시키는 단계를 포함한다.

Description

프린징 커패시턴스 제어를 위한 구조물{STRUCTURE FOR FRINGING CAPACITANCE CONTROL}
집적 회로(IC, integrated circuit) 내의 트랜지스터의 형성 중에, 2개 이상의 트랜지스터 사이에서 공유되는 긴 게이트 구조물이 패터닝되어 더 짧은 게이트 구조물을 형성할 수 있다. 게이트 구조물의 제거된 부분에 의해 형성된 공간은 후속적으로 유전체 물질로 충전되어, 바람직하지 않은 프린징 커패시턴스(fringing capacitance)에 의해 디바이스 성능에 영향을 미친다. 예컨대, 링 발진기의 지연 시간에 영향을 미친다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 일반 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1 및 도 2는, 일부 실시예에 따른, 게이트 구조물의 등측도이다.
도 3 및 도 4는, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부의 형성 후의 게이트 구조물의 등측도이다.
도 5는, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부 내에 배치된 충전 구조물의 등측도이다.
도 6은, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부 내에 배치된 심(seam)을 갖는 충전 구조물의 등측도이다.
도 7은, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부 내의 충전 구조물의 형성을 위한 방법의 흐름도이다.
도 8a 내지 도 8b, 도 9a 내지 도 9c, 도 10a 내지 도 10b, 도 11a 내지 도 11b, 도 12a 내지 도 12b, 및 도 13a 내지 도 13b는, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부 내의 충전 구조물의 형성을 위한 다양한 처리 단계를 설명하는 단면도이다.
도 14는, 일부 실시예에 따른, 게이트 구조물을 2개의 섹션으로 분리하는 커팅부 내에 배치된 심을 갖는 충전 구조물의 등측도이다.
다음의 개시는, 예컨대, 제공되는 주제의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 있는 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복 그 자체는, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주지 않는다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
본 명세서에서 사용되는 바와 같은 "공칭"이라는 용어는, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 바람직한 값 또는 타겟 값을 지칭하며, 바람직한 값의 위 및/또는 아래의 값의 범위와 함께 제품 또는 공정의 설계 단계 중에 설정된다. 값의 범위는 통상적으로 제조 공정 또는 허용오차 내에서 약간의 변동을 갖게 된다.
일부 실시예에서, "약" 및 "실질적으로"라는 용어는, 타겟 값의 5% 내에서 변동하는(예컨대, 타겟 값의 ±1%, ±2%, ±3%, ±4%, 및 ±5%), 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같은 "수직"이라는 용어는 기판의 표면에 대해 공칭적으로 직각임을 의미한다.
전계 효과 트랜지스터 내의 게이트 구조물은 2개 이상의 트랜지스터로 연장될 수 있다. 예컨대, 게이트 구조물은, 핀(fin)과 같은, 기판의 활성 영역에 걸친 긴 "라인"으로서 형성될 수 있다. 게이트 구조물이 형성되면, 바람직한 구조에 따라서 패터닝 공정이 긴 게이트 구조물 라인을 더 짧은 섹션으로 "커팅"한다. 즉, 패터닝 공정은 긴 게이트 구조물의 불필요한 섹션을 제거하여 하나 이상의 "커팅부"를 형성하고 긴 라인을 더 짧은 섹션으로 분리한다. 이 공정은 CMG(cut-metal-gate) 공정으로서 지칭될 수 있다. 후속적으로, 게이트 구조물의 분리된 섹션 사이에 형성된 커팅부는, 약 3.9보다 더 높은 유전 상수를 갖는 실리콘 질화물과 같은 유전체 물질로 충전된다. 실리콘 질화물은, 분리된 게이트 구조물 부분을 전기적으로 격리시킬 뿐만 아니라, 노출된 게이트 구조물층을 산소 확산으로부터 보호하기도 한다.
게이트 구조물은 유효하게, 하나 이상의 유전체 물질 내에 매립된 전극이므로, 기생 커패시터를 형성할 수 있으며, 이는 결국 집적회로 내에 바람직하지 않은 기생 커패시턴스 및 프린징 커패시턴스를 생성한다. CMG 공정에 의해 형성되는 커팅부의 수가 더 클수록, IC 내의 프린징 커패시턴스의 축적은 더 높아진다. 패터닝된 게이트 구조물의 단부(면)에서의 충전 물질로서 약 7.4의 유전 상수(k 값)를 갖는 실리콘 질화물이 사용된다는 사실에 의해 프린징 커패시턴스는 더 악화된다. (게이트 구조물 근처에 존재하는 다른 기생 커패시턴스에 더하여) 프린징 커패시턴스는 링 발진기(RO, ring oscillator) 회로 속도 저하와 같이 IC 디바이스 성능에 부정적으로 영향을 미치고 제조되는 트랜지스터의 문턱 전압에 부정적으로 영향을 미칠 수 있다.
본 명세서에 설명된 실시예는, 패터닝된 게이트 구조물에 의해 발생되는 프린징 커패시턴스를 완화시키기 위한 방법에 관한 것이다. 일부 실시예에서, 실리콘 질화물 격리 물질을 더 낮은 k 값의 유전체로 부분적으로 대체함으로써 프린징 커패시턴스가 감소된다. 일부 실시예에서, 형성되는 충전 구조물의 유효 유전 상수를 더 감소시키기 위해, 더 낮은 k 값의 유전체의 퇴적은, 패터닝된 게이트 구조물 사이에 심 또는 에어 갭(air-gap)의 형성을 허용하도록 조정된다. 일부 실시예에서, 먼저 커팅부 내에 실리콘 질화물 라이너를 퇴적시키고, 뒤이어, 커팅부를 충전시키는 실리콘 산화물 또는 실리콘 산화물계 유전체 충전 물질(예컨대, 실리콘 산화탄화물)을 퇴적시킴으로써 유전체 스택이 형성된다. 일부 실시예에서, 커팅부 내의 유전체 스택은 실리콘 질화물 라이너 및 유전체 충전 물질에 더하여 층을 포함할 수 있다. 실리콘 산화물 또는 실리콘 산화물계 충전 물질은 약 3.9 이하의 유전 상수를 가지며, 이는 충전 구조물의 조합된 유전 상수를 상당히 감소시킬 수 있다(예컨대, 약 3.9에 더 가까워지게 함).
일부 실시예에 따라서, 도 1은, 기판(120) 상에 배치된 핀 구조물(110) 상에 형성된 게이트 구조물(100)의 부분적 등측도이다. 일부 실시예에서, 게이트 구조물(100)은, 도 1의 파선에 의해 도시된 바와 같이 x축을 따른 길이 방향으로 연장되는, 핀 구조물(110)의 상단 및 측면 표면을 커버한다. 핀 구조물(110)은 유전체층(130)에 의해 격리될 수 있다. 일부 실시예에서, 게이트 구조물(100)에 의해 커버되지 않은, 핀 구조물(110)의 리세싱된 부분의 상단 표면 상에 에피택셜 구조물(140)이 형성된다. 대안적인 실시예에서, 에피택셜 구조물(140)은, 도 2에 도시된 바와 같이, 리세싱되지 않은 핀 구조물(110)의 상단 및 측면 표면 상에 형성될 수 있다. 일부 실시예에서, 게이트 구조물(100)은 게이트 스페이서(150)를 통해 에피택셜 구조물(140)로부터 격리된다. 도 1 및 도 2를 참조하면, 게이트 구조물(100) 및 에피택셜 구조물(140)은, 도시의 용이함을 위해 파선에 의해 표시된 층간 유전체(ILD, interlayer dielectric)(160)에 의해 둘러싸인다.
일부 실시예에서, 상이한 핀 구조물(110) 상에서, 게이트 구조물(100)에 평행하게, 게이트 구조물(100)과 같은 추가적인 게이트 구조물이 형성될 수 있다. 간략화를 위해 이들 추가적인 게이트 구조물은 도 1에 도시되어 있지 않다. 일부 실시예에서, 도 1 및 도 2는 IC 구조물의 일부만을 도시하며, 핀 구조물 사이의 간격(예컨대, 핀 피치), 핀 구조물의 치수, 및 게이트 구조물의 치수는 도 1에 도시된 것과 유사하거나 상이할 수 있다. 추가적으로, 도 1 및 도 2는, 후속 도면과 함께, 오직 예시의 목적을 위한 것이며, 비례에 맞지 않는다. 도 1 및 도 2는, 후속 도면과 함께, 현실의 구조물, 피처, 또는 필름의 실제 지오메트리를 반영하지 않을 수 있다. 예시의 목적을 위해 일부 구조물, 필름, 또는 지오메트리가 의도적으로 증강되었을 수 있다.
일부 실시예에 따라서, 게이트 구조물(100)은 다수의 층을 포함한다. 제한이 아닌 예시를 위해, 게이트 구조물(100)은 유전체 스택(100a), 일함수 스택(100b), 및 금속 충전재(100c), 그리고 도 1, 도 2, 및 후속 도면에 도시되지 않은 다른 개재층을 포함할 수 있다. 일부 실시예에서, 도 1 및 도 2에 도시된 바와 같이 게이트 구조물(100)의 상단 표면 상에 하드 마스크층(170)이 형성된다. 하드 마스크층(170)은 하단 금속 질화물층(170a)(예컨대, 티타늄 질화물) 및 상단 실리콘 질화물(170b)을 포함할 수 있다. 일부 실시예에 따라서, 하드 마스크층(170)은 후속 동작 동안 게이트 구조물(100)을 보호한다.
일부 실시예에서, 기판(120)은 벌크 반도체 웨이퍼이거나, 예컨대, 절연체 상의 실리콘과 같은, SOI(semiconductor on insulator) 웨이퍼의 상단층이다. 또한, 기판(120)은 실리콘(Si) 또는 (i) 게르마늄(Ge)과 같은 또 다른 단원소 반도체; (ii) 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 및/또는 인듐 안티몬화물(InSb)을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비화물 인화물(GaInAsP)을 비롯한 혼정 반도체; 또는 (iv) 이들의 조합으로 제조될 수 있다. 일부 실시예에서, 기판(120)은 결정질 미세구조를 가지며, 예컨대, 비정질 또는 다결정질이 아니다.
도 1 및 도 2에 도시된 핀 구조물(110)은 패터닝을 통해 기판(120) 상에 형성될 수 있다. 예컨대, 핀 구조물(110)은 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하여, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는 패턴이 형성될 수 있도록 한다. 예컨대, 일부 실시예에서, 희생층이 기판(예컨대, 기판(120)) 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서는 이후에 핀 구조물(110)을 패터닝하기 위해 사용될 수 있다.
일부 실시예에서, 핀 구조물(110)은 기판(120)과 동일한 물질 또는 상이한 물질로 제조된다. 제한이 아닌 예시를 위해, 핀 구조물(110)은 Si 또는 예컨대 (i) Ge와 같은 또 다른 단원소 반도체; (ii) SiC, GaAs, GaP, InP, InAs, 및/또는 InSb를 비롯한 화합물 반도체; (iii) SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 (iv) 이들의 조합으로 제조될 수 있다. 일부 실시예에서, 핀 구조물(110)은 결정질 미세구조를 가지며, 예컨대, 비정질 또는 다결정질이 아니다.
일부 실시예에 따라서, 심 또는 보이드(void)를 형성하지 않으면서 유전체층(130)이 핀 구조물(110) 사이의 공간을 충전시키는 것을 보장하기 위해, 유동가능 화학적 기상 증착 공정(예컨대, 유동가능 CVD)을 사용해 유전체층(130)이 퇴적된다. 일부 실시예에서, 유전체층(130)은, 예컨대, 질소 및/또는 수소를 포함하는 실리콘 산화물계 유전체이다. 유전체 특성 및 구조적 특성을 더 개선시키기 위해, 유전체층(130)은 약 800°C와 1200°C 사이의 온도에서 습식 증기 어닐링(예컨대, 100% 물 분자)을 거칠 수 있다. 습식 증기 어닐링 중에, 유전체층(130)은 치밀해지고 그 산소 함량이 증가될 수 있다.
일부 실시예에 따라서, 에피택셜 구조물(140)은 핀 전계 효과 트랜지스터(FET, field effect transistor)의 소스 및 드레인 영역을 형성한다. 제한이 아닌 예시를 위해, 트랜지스터의 유형에 의존하여(예컨대, n형 또는 p형) 에피택셜 구조물(140)은, (i) p형 트랜지스터의 경우 붕소(B) 도핑 SiGe, B 도핑 Ge, 또는 B 도핑 게르마늄 주석(GeSn); 및 (ii) n형 트랜지스터의 경우 탄소 도핑 Si(Si:C), 인 도핑 Si(Si:P), 또는 비소 도핑 Si(Si:As)를 포함할 수 있다. 또한, 에피택셜 구조물(140)은, 상이한 도펀트 농도 및/또는 결정질 미세구조, 결정 배향 등을 갖는 다수의 층(예컨대, 2개의 층, 3개의 층, 또는 더 많은 층)을 포함할 수 있다.
도 3을 참조하면, 일부 실시예에 따라서, y축을 따라 게이트 구조물(100)을 분할하도록 커팅부(300)가 생성된다. 이는, 동일한 원래의 게이트 구조물(100)의 섹션을 이용함으로써, 예컨대, 트랜지스터(310)와 같은 개별 트랜지스터 및/또는 트랜지스터(320)와 같은 일련의 트랜지스터를 형성하도록 행해진다. 이와 같이 행하는 것은, 더 큰 수의 더 짧은 게이트 구조물이 한 번에 형성되는 다른 제조 방법에 비해 더 나은 공정 제어를 제공한다. 제한이 아닌 예시를 위해, 커팅부(300)의 형성은, 다수의 더 짧은 게이트 구조물이 형성될 때 (예컨대, 패터닝, 층 퇴적, 평탄화 등 중에) 공정 관련 변동성을 없앨 수 있다. 또한, 하나 이상의 커팅부(예컨대, 커팅부(300))로 긴 게이트 구조물을 분할함으로써, 동일한 원래의 게이트 구조물의 섹션으로부터 트랜지스터의 큰 그룹이 형성될 수 있으며, 이는 트랜지스터들에 걸친 성능 변동성을 감소시킬 수 있다. 일부 실시예에서, 게이트 구조물(100) 내에 그리고/또는 필요에 따라서 집적 회로의 추가적인 게이트 구조물에, 커팅부(300)와 같은, 추가적인 커팅부가 형성될 수 있다. 이들 추가적인 커팅부는 도 3에 도시되어 있지 않다.
일부 실시예에서, 커팅부(300)는, 도 4에 도시된 바와 같이 유전체층(130)을 과도하게 에칭하고 그 상단 표면 상에 리세스(400)를 형성하도록 설계된다. 일부 실시예에서, 리세스(400)가 보이도록 에피택셜 구조물(140)이 의도적으로 생략되었다는 점을 제외하면 도 4는 도 3과 유사하다. 일부 실시예에서, 유전체층(130)의 상단 표면으로부터 측정되는 리세스(400)의 깊이는 약 50nm와 약 100nm 사이이다. 리세스(400)의 깊이가 약 100nm보다 더 크다면, 커팅부(300)를 충전시키기 위해 요구되는 공정 시간이 증가될 것이며, 이는 제조 비용을 증가시킨다. 리세스(400)의 깊이가 약 50nm보다 더 작다면, 커팅부(300)의 하단으로부터 게이트 물질이 완전히 제거되지 않을 수 있다. 도 3 및 도 4에 도시된 바와 같이, 커팅부(300)는 ILD(160) 내의 "개구"로서 형성되며, 유전체층(130)의 상단 표면 및 게이트 구조물(100)의 면을 노출시킨다. 결과적으로, 유전체 스택(100a), 일함수 스택(100b), 및 금속 충전재(100c)가 커팅부(300) 내에서 노출된다. 일부 실시예에 따라서, 게이트 구조물(100)의 면을 커버하고 게이트 구조물(100)의 노출된 층을 보호하기 위해 커팅부(300) 내에 실리콘 질화물 라이너가 배치된다. 일부 실시예에서, 실리콘 질화물 라이너는, 게이트 구조물(100)의 층(예컨대, 유전체 스택(100a) 및 일함수 스택(100b)) 내부로의 산소 확산을 방지하는 배리어로서의 역할을 한다. 산소종의 근원은, 예컨대, 게이트 구조물(100) 근처의 산화물층이다. 산소 확산은, 제조되는 트랜지스터 내에서의 비의도적이고 제어불가능한 문턱 전압 시프트를 야기하므로 바람직하지 않다.
일부 실시예에 따라서, 커팅부(300)를 충전시키기 위해 실리콘 질화물 라이너 상에 산화물층이 후속적으로 퇴적된다. 도 5는, 트랜지스터(310)와 트랜지스터(320) 사이의 커팅부(300)를 충전시키기 위해 실리콘 질화물 라이너(500) 및 산화물 충전재(510)가 형성된 최종 구조물을 도시한다. 위에서 논의된 바와 같이, 추가적인 커팅부(도시되지 않음)가 실리콘 질화물 라이너(500) 및 산화물 충전재(510)로 유사하게 충전될 수 있다. 일부 실시예에서, 실리콘 질화물 라이너(500) 및 산화물 충전재(510)는 집합적으로 충전 구조물(520)을 형성한다.
일부 실시예에서, 충전 구조물(520)은 여러 이점을 제공한다. 예컨대, 충전 구조물(520)은 커팅부(300)의 형성 후에 게이트 구조물(100)의 면을 보호한다. 또한, 산화물 충전재(510)는 실리콘 질화물 라이너(500)(예컨대, 약 7.4)보다 더 낮은 유전 상수(예컨대, 약 3.9)를 가지므로, 결과적인 충전 구조물(520)은, 산화물 충전재(510)의 유전 상수에 더 가까운 조합된 유전 상수(k 값)를 갖는다. 충전 구조물(520) 내에서 산화물 충전재(510)에 의해 점유되는 부피는 실리콘 질화물 라이너(500)의 부피보다 더 크기 때문에 이러한 결과가 달성된다. 따라서, 실리콘 질화물을 유일한 충전 물질로서 갖는 충전 구조물에 비해 충전 구조물(520)로부터 프린징 커패시턴스에 미치는 영향이 감소된다. 일부 실시예에서, 실리콘 질화물 라이너(500)가 더 얇을수록, 결과적인 충전 구조물(520)의 유전 상수가 더 낮아진다. 즉, 질화물 라이너(500)를 대가로 하여 산화물 충전재(510)가 충전 구조물(520) 내에서 점유하는 부피가 더 클수록, 충전 구조물(520)의 조합된 유전 상수(k 값)가 더 낮아진다. 그러나, 질화물층(500)은, 게이트 구조물(100)의 층 내부로의 산소 확산을 방지하도록 충분한 두께를 갖도록 요구된다. 일부 실시예에서, 실리콘 질화물 라이너(500)는 약 5nm의 두께를 가지며 산화물 충전재(510)는 약 25nm의 두께, 또는 대안적으로, 커팅부(300)를 충전시키기에 충분한 두께를 갖는다. 5nm보다 더 얇은 실리콘 질화물 라이너는 산소 확산을 적절히 차단하지 못할 수 있으며, 이는 트랜지스터 내에서의 문턱 전압 시프트를 초래할 수 있다. 반면에, 약 5nm보다 더 두꺼운 실리콘 질화물 라이너는 산소 확산을 충분히 차단하지만, 동시에, 충전 구조물(520)의 유전 상수 및 프린징 커패시턴스를 증가시킨다. 일부 실시예에서, 커팅부(300) 내에서의 실리콘 질화물 라이너(500)와 산화물 충전재(510) 사이의 두께 비율은 약 1:5와 약 1:9 사이일 수 있다.
일부 실시예에서, 산화물 충전재(510) 내에 에어 갭 또는 심이 형성될 때 충전 구조물(520)의 조합된 유전 상수(k 값)는 더 감소될 수 있다. 이는, 공기가, 산화물 충전재(510)와 실리콘 질화물 라이너(500) 둘 다의 유전 상수보다 더 낮은 약 1의 유전 상수를 갖기 때문이다. 일부 실시예에서, 산화물 충전재(510) 내의 에어 갭이 더 클수록, 충전 구조물(520)의 유전 상수가 더 낮아진다. 제한이 아닌 예시를 위해, 도 6은, 산화물 충전재(510) 내에 형성된 에어 갭(또는 심)(610)을 갖는 충전 구조물(600)을 도시한다. 일부 실시예에서, 예컨대, 산화물 충전재(510)의 퇴적 레이트 및/또는 커팅부(300)의 프로파일 지오메트리를 조정함으로써, 산화물 충전재(510)의 퇴적 중에 에어 갭(610)이 형성된다. 일부 실시예에서, 후속적인 평탄화 공정 중에 슬러리가 에어 갭(610)에 진입하는 것을 방지하기 위해 에어 갭(610)은 게이트 구조물(100)의 상단 표면 아래에 위치된다. 에어 갭 내의 슬러리는 산화물 충전재(510) 및 실리콘 질화물 라이너(500)를 부식시키고(예컨대, 산화물 충전재(510) 및 실리콘 질화물 라이너(500)를 제거함) 게이트 구조물(100)의 층에 도달할 수 있으며, 이는 바람직하지 않다. 일부 실시예에서, 산화물 충전재(510) 내에 에어 갭 또는 심을 의도적으로 도입시키는 것은, 충전 구조물(520)의 유전 상수 및 프린징 커패시턴스를 감소시키기 위한 수단으로서 바람직하다. 일부 실시예에서, 산화물 충전재(510) 내의 도입된 에어 갭 또는 심(610)은 y축을 따라서 0nm와 약 3nm 사이의 폭을 갖는다.
도 7은, 일부 실시예에 따른, 실리콘 질화물 라이너, 산화물 충전재, 및 선택적인 에어 갭 또는 심을 갖는 충전 구조물의 형성 공정을 설명하는 제조 방법(700)의 흐름도이다. 다른 제조 동작이 방법(700)의 다양한 동작 사이에 수행될 수 있으며, 단지 설명의 명료성 및 용이성을 위해 생략될 수 있다. 이들 다양한 동작은 본 개시의 사상 및 범위 내에 있다. 또한, 본 명세서에 제공된 개시를 수행하기 위해서 모든 동작이 요구되지 않을 수 있다. 또한, 동작 중 일부는 동시에, 또는 도 7에 도시된 것과는 상이한 순서로 수행될 수 있다. 일부 실시예에서, 현재 설명되는 동작에 추가하여 또는 그 대신에 하나 이상의 다른 동작이 수행될 수 있다. 예시의 목적을 위해, 방법(700)은 도 1 내지 도 6 및 도 8 내지 도 14에 도시된 실시예를 참조하여 설명될 것이다. 방법(700)을 설명하기 위해 제공된 도면은 오직 예시의 목적을 위한 것이며 비례에 맞지 않는다. 또한, 도면은 현실의 구조물, 피처, 또는 필름의 실제 지오메트리를 반영하지 않을 수 있다. 예시의 목적을 위해 일부 구조물, 필름, 또는 지오메트리가 의도적으로 증강되었을 수 있다.
도 7을 참조하면, 방법(700)은 동작(710)으로 시작하여, 게이트 구조물 위에 하드 마스크를 퇴적시키고 패터닝하는 공정으로 시작한다. 예컨대, 각각 라인 A-B 및 라인 C-D를 따른 도 1의 단면도인, 도 8a 및 도 8b에 도시된 바와 같이, 하드 마스크(800)가 형성되고 패터닝되어, 하드 마스크 물질 내에 개구(810)가 형성되도록 한다. 일부 실시예에서, 도 8a는 게이트 구조물(100)의 방향을 따른 단면이고, 따라서, "y 커트"로서 지칭된다. 각각, 도 8b는 핀 구조물(110)에 평행한 방향을 따른 단면이고, "x 커트"로서 지칭된다. 일부 실시예에서, 하드 마스크(800)는, 기판(120)의 구조물 상에 스핀코팅된 후에 패터닝된 포토레지스트 물질이다. 일부 실시예에서, 하드 마스크(800)는 실리콘 질화물층이거나, 에칭 마스크로서의 역할을 할 수 있고 ILD(160) 및 게이트 구조물(100)의 마스킹된 영역이 에칭되는 것을 방지할 수 있는 임의의 다른 적합한 물질이다.
제한이 아닌 예시를 위해, 개구(810)는 도 8b에 도시된 바와 같이 게이트 구조물(100)의 방향을 따라서는(예컨대, y축을 따라서는) 경사진 측벽(810s)을 가질 수 있고 도 8a에 도시된 바와 같이 핀 구조물(110)의 방향을 따라서는(예컨대, x축을 따라서는) 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 개구(810)는 하드 마스크층(170)의 상단 표면, 예컨대, 상단 실리콘 질화물(170b)을 노출시킨다. 개구(810)는 또한 ILD(160) 위에서 연장된다는 점에 유의해야 한다. 즉, 도 3 및 도 4에 도시된 등측도와 도 8b에 도시된 바와 같이 개구(810)에 의해 ILD(160)의 부분이 노출된다.
도 7을 참조하면, 방법(700)은 동작(720)으로 계속되어, 도 3 및 도 4에 도시된 커팅부(300)와 같이, 패터닝된 하드 마스크를 통해 게이트 구조물 내에 커팅부를 형성하는 공정으로 계속된다. 도 9a 및 도 9b는 각각 y축 및 x축을 따른 단면도를 도시한다. 도 9b에서, 도 3 및 도 4에 도시된 트랜지스터(320)를 형성하는 게이트 구조물(100)의 면이 커팅부(300)를 통해 배경 내에 보인다. 일부 실시예에서, 커팅부(300)는 건식 에칭을 통해 형성된다. 에칭 공정은, 각각 적절한 에칭 가스 화학작용을 갖는 여러 에칭 동작을 포함할 수 있다. 일부 실시예에서, 커팅부(300)의 형성을 위해 사용되는 건식 에칭 공정은 이방성 에칭 공정이다. 결과적으로, 커팅부(300)는 실질적으로 수직인 측벽을 가질 수 있다. 그러나, 이는 제한적이지 않으며, 커팅부(300)는 도 9c에 도시된 바와 같이 음의 경사를 갖는 측벽을 가질 수 있다. 일부 실시예에서, 음의 경사를 갖는 측벽은 y축, 예컨대 게이트 구조물(100)에 평행한 방향을 따라서만 형성될 수 있다. 경사진 측벽에 관한 추가적인 세부사항은 방법(700)의 동작(740)에 대하여 아래에서 논의될 것이다.
일부 실시예에 따라서, 에칭 공정은, 하드 마스크층(170)의 노출된 부분, 게이트 구조물(100)의 노출된 부분, 및 ILD(160)의 노출된 부분을 제거하도록 구성된다. 일부 실시예에서, 게이트 구조물(100) 및 ILD(160)가 제거되면, 에칭 공정이 유전체층(130)의 노출된 부분을 에칭하여, 위에서 논의된 바와 같이 유전체층(130)의 상단 표면 상에 리세스(400)를 형성한다. 일부 실시예에서, 커팅부(300)는 약 140nm와 약 190nm 사이의 범위의 높이(H) 및 약 18nm와 약 24nm 사이의 범위의 y축을 따른 폭(W)을 갖는다. 일부 실시예에서, 폭(W)은, 도 3 및 도 4의 등측도에 도시된 트랜지스터(310)를 형성하는 게이트 구조물(100)의 섹션과 트랜지스터(320)를 형성하는 게이트 구조물(100)의 섹션 사이에 형성된 간격 또는 갭이다. 일부 실시예에서, 커팅부(300)의 종횡비(H/W)는 약 8 내지 약 1의 범위이다. 일부 실시예에서, 커팅부(300)가 약 24nm보다 더 넓다면, 트랜지스터(310) 및 트랜지스터(320)의 성능은 부정적으로 영향을 받을 것이다. 또한, 커팅부(300)가 약 140nm보다 더 짧다면, 리세스(400)의 깊이는 제어하기 어려울 수 있다.
도 7을 참조하면, 방법(700)은 동작(730)으로 계속되어, 커팅부(300) 내에, 도 5 및 도 6에 도시된 실리콘 질화물 라이너(500)와 같은, 실리콘 질화물 라이너를 퇴적시키는 공정으로 계속된다. 일부 실시예에서, 도 10a 및 도 10b는, 각각 y축 및 x축을 따라서 보여진 커팅부(300) 내에 퇴적된 라이너(500)를 도시한다. 일부 실시예에서, 실리콘 질화물 라이너(500)는 원자층 퇴적(ALD, atomic layer deposition) 공정과 같은 컨포멀한 공정에 의해 약 300°C와 약 500°C 사이의 온도 및 약 10Torr와 약 30Torr 사이의 공정 압력에서 약 5nm의 두께로 퇴적된다. 위에서 논의된 바와 같이, 실리콘 질화물 라이너(500)는, 게이트 구조물(100) 내부로의 산소 확산을 방지하기에 충분한 두께를 갖도록 요구된다. 5nm보다 더 얇은 실리콘 질화물 라이너는 산소 확산을 적절히 차단하지 못할 수 있으며, 이는 트랜지스터 내에서의 문턱 전압 시프트를 초래할 수 있다. 반면에, 5nm보다 더 두꺼운 실리콘 질화물 라이너는 산소 확산을 충분히 차단할 수 있지만, 충전 구조물의 유전 상수 및 프린징 커패시턴스 또한 증가시킬 것이다. 도 10a 및 도 10b에 그리고 이전에 도 5의 등측도에 도시된 바와 같이, 실리콘 질화물 라이너(500)는 커팅부(300)를 충전시키지 않으며, 게이트 구조물(100)의 노출된 면을 충분히 커버한다. 일부 실시예에서, (예컨대, 약 5nm보다 더 얇은) 실리콘 질화물 라이너(500)의 얇은 섹션 또는 균열은 산소 확산 약점이 될 수 있다. 제한이 아닌 예시를 위해, 약점 위치는 커팅부(300)의 하단부, 틈, 공동, 및/또는 모서리와 같은 지오메트리를 충전시키기 어려울 수 있다. 적어도 이러한 이유로, ALD 기반 공정과 같이, 컨포멀한 필름을 생성할 수 있는 공정을 사용해 실리콘 질화물 라이너(500)가 퇴적되는 것이 중요하다.
도 7을 참조하면, 방법(700)은 동작(740)으로 계속되어, 커팅부(300) 내에, 도 5의 등측도에 도시된 산화물 충전재(510)와 같은, 산화물 충전재를 퇴적시키는 공정으로 계속된다. 일부 실시예에서, 도 11a 및 도 11b는, 각각 y축 및 x축을 따라서 보여진 커팅부(300) 내에 퇴적된 산화물 충전재를 도시한다. 일부 실시예에서, 산화물 충전재(510)는, 플라즈마 보조 ALD(PEALD, plasma-assisted ALD) 공정과 같은, 플라즈마 보조 공정을 사용하여, 커팅부(300)를 충분히 충전시키는 두께, 예컨대 약 25nm로 퇴적된다. 일부 실시예에서, 산화물 충전재(510)는 실리콘 질화물 라이너(500)보다 더 낮은 온도(예컨대, 약 100°C와 약 300°C 사이) 및 더 높은 공정 압력(예컨대, 약 1000Torr와 약 5000Torr 사이)에서 퇴적된다. 일부 실시예에서, 산화물 충전재(510)의 퇴적 레이트는 퇴적 중에 플라즈마에 인가되는 전력을 통해 1차적으로 조정될 수 있으며, 이는 약 15와트와 500와트 사이의 범위이다. 일부 실시예에서, (예컨대, 15와트에 더 가까운) 낮은 플라즈마 전력 설정은, (예컨대, 약 500와트에 더 가까운) 더 높은 플라즈마 전력 설정에 비해 더 높은 퇴적 레이트를 초래한다. 공정 온도 및 압력 또한 산화물 충전재(510)의 퇴적 레이트를 조정하기 위해 사용될 수 있지만, 전술한 공정 파라미터를 사용해 달성되는 조정의 정도는, 플라즈마 전력 설정을 사용해 달성되는 조정에 비해 제한될 수 있다. 즉, 산화물 충전재(510)의 퇴적 레이트는 공정 온도 및/또는 압력에 대해서보다는 플라즈마 전력 설정에 대해서 더 민감하다. 도 5, 도 11a, 및 도 11b에 대해 위에서 논의된 바와 같이, 실리콘 질화물 라이너(500) 및 산화물 충전재(510)는 집합적으로 충전 구조물(520)을 형성한다. 일부 실시예에서, 산화물 충전재(510)는 약 3.9의 유전 상수를 갖는 실리콘 산화물(SiO2), 또는 약 2.6의 유전 상수를 갖는 실리콘 산화탄화물(SiOC)과 같은 실리콘 산화물계 유전체를 포함한다.
일부 실시예에서, 산화물 충전재(510)의 퇴적 레이트는, 산화물 충전재(510) 내에 선택적인 심 또는 에어 갭을 형성하기 위해 사용될 수 있다. 예컨대, 더 높은 퇴적 레이트는 커팅부(300)의 개구에 때 이른 "네킹(necking)"을 형성할 수 있으며, 이는 후속적으로 커팅부(300)의 하단부에 반응물의 전달을 제한한다. 결과적으로, 커팅부(300)가 산화물 충전재(510)로 충전되기 전에 커팅부(300)의 상단이 "밀봉"된다. 이러한 효과는, 커팅부(300)의 프로파일 지오메트리를 변화시킴으로써, 예컨대 커팅부(300)에 대해 요각(re-entrant) 상단 프로파일을 생성함으로써, 도움을 받거나 악화될 수 있다. 제한이 아닌 예시를 위해, 커팅부(300)의 형성을 담당하는 에칭 공정은, 도 9c의 x 커트에 도시된 바와 같이 음의 경사를 갖는 커팅부(300)의 측벽을 형성하도록 조정될 수 있다. 예컨대, 상단 개구(300t)가 하단 개구(300b)보다 더 짧도록(예컨대, 300t < 300b) 커팅부(300)의 측벽 각도(θ)가 약 90°보다 더 작을 때, 음의 경사가 형성된다. 일부 실시예에서, 커팅부(300)의 전술한 프로파일 지오메트리는, 도 5의 등측도에 도시된 x-z 평면에 대응한다. 이는, y 커트 방향에서의, 예컨대 y-z 평면 상에서의, 프로파일 변화는 게이트 구조물(100)의 면의 경사에 영향을 미칠 것이며, 이는 제조되는 트랜지스터의 신뢰성 및 전기적 성능에 영향을 미칠 수 있기 때문이다. 제한이 아닌 예시를 위해, 커팅부(300)를 형성하기 위하여 사용되는 에칭 공정의 결과로서 커팅부(300)의 하단 모서리가 모따기(예컨대, 라운딩)될 수 있다.
일부 실시예에서, 산화물 충전재(510)의 퇴적 레이트가 단독으로 또는 커팅부(300)에 대한 프로파일 지오메트리와 조합되어 사용되어, 제어되고 재생성가능한 방식으로 산화물 충전재(510) 내에 심 또는 에어 갭을 형성할 수 있다. 제한이 아닌 예시를 위해, 도 6에 도시된 등측도 및 도 12a와 도 12b에 도시된 단면도는, 충전 구조물(600) 내의 산화물 충전재(510) 내에 형성된 선택적인 에어 갭 또는 심(610)을 도시한다. 위에서 논의된 바와 같이, 에어 갭 또는 심(610)은, (i) 산화물 충전재(510)의 퇴적 레이트, (ii) 개구(300)의 프로파일 지오메트리, 또는 (iii) 둘 다를 튜닝함으로써 형성될 수 있다. 후속적인 평탄화 공정 중에 에어 갭(610)을 노출시키는 것을 방지하기 위해 심 또는 에어 갭(610)의 위치는 게이트 구조물(100)의 상단 표면 아래여야 한다는 점에 유의해야 한다. 위에서 논의된 바와 같이, 에어 갭 또는 심(610)은 y 방향을 따라서 0nm와 약 3nm 사이의 폭일 수 있다. 더 넓은(예컨대, 약 3nm보다 더 넓은) 에어 갭 또는 심은 후속적인 평탄화 공정 중에 에어 갭 또는 심(610)을 노출시킬 가능성을 증가시키며, 이는 바람직하지 않다.
도 7을 참조하면, 방법(700)은 동작(750)으로 계속되어, 도 11a 내지 도 11b 및 도 12a 내지 도 12b에 각각 도시된 충전 구조물(520) 또는 충전 구조물(600)을 평탄화하는 공정으로 계속된다. 일부 실시예에서, 평탄화 공정은, 게이트 구조물(100)의 각 섹션의 상단 표면으로부터 산화물 충전재(510), 실리콘 질화물 라이너(500), 및 하드 마스크층(170)을 제거하는 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정을 포함한다. 일부 실시예에서, 전술한 평탄화 공정 중에 게이트 구조물(100)의 상단부 또한 제거된다. 즉, 게이트 구조물(100)의 원래의 높이는 동작(750)의 평탄화 공정에 의해 감소될 수 있다. 제한이 아닌 예시를 위해, 도 13a 내지 도 13b의 단면도 및 도 14의 등측도는 동작(750)의 평탄화 공정 후의 결과적인 구조물을 도시한다. 일부 실시예에서, 방법(700)의 결과로서 산화물 충전재(510) 내에, 에어 갭 또는 심(610)과 같은, 개별적인(예컨대, 결합되지 않은) 에어 갭 또는 심이 하나보다 더 많게 형성될 수 있다. 예컨대, x 방향에서 커팅부(300)를 따라 산화물 충전재(510) 내에 2개 또는 3개의 개별적인 에어 갭 또는 심이 형성될 수 있다.
위에서 논의된 바와 같이, 에어 갭 또는 심(610)은, 평탄화 공정이 충전 구조물(600)을 평탄화할 때, 에어 갭 또는 심(610)이 노출되지 않도록 위치되어야 한다. 평탄화 공정이 에어 갭(610)을 노출시키고 개방하면, 평탄화 공정으로부터의 슬러리가 에어 갭에 진입하고 충전 구조물(600) 내의 충전 산화물(510) 및 실리콘 질화물 라이너(500)를 부식시키기 시작할 수 있다. 이러한 경우, 에어 갭(610)은, 제어되지 않으며 재생성가능하지 않은 방식으로 상당히 확대될 것이다. 또한, 충전 산화물(510) 및 실리콘 질화물 라이너(500)가 부식됨에 따라서, 슬러리는 게이트 구조물(100)에 도달하고 진행하여 유전체 스택(100a), 일함수 스택(100b), 및 금속 충전재(100c)를 "침식"할 수 있다. 또한, 노출된 에어 갭(610)은 후속적인 퇴적 공정으로부터의 물질로 비의도적으로 충전될 수 있으며, 이는 프린징 커패시턴스를 상당히 증가시키고 칩 신뢰성을 훼손시킬 수 있다.
본 명세서에 설명된 실시예는, 패터닝된 게이트 구조물에 의해 발생되는 프린징 커패시턴스를 완화시키기 위한 방법에 관한 것이다. 일부 실시예에서, 실리콘 질화물 격리 물질을 더 낮은 k 값의 산화물로 부분적으로 대체함으로써 프린징 커패시턴스가 감소될 수 있다. 일부 실시예에서, 더 낮은 k 값의 산화물의 퇴적 또는 커팅부의 프로파일은, 형성되는 충전 구조물의 유효 유전 상수를 더 감소시키기 위해, 더 낮은 k 값의 산화물 내의 심 또는 에어 갭의 형성을 허용하도록 각각 조정될 수 있다. 일부 실시예에서, 먼저 커팅부 내에 실리콘 질화물 라이너를 퇴적시키고, 뒤이어, 커팅부를 충전시키는 실리콘 산화물 또는 실리콘 산화물계 유전체를 퇴적시킴으로써 유전체 스택이 형성된다. 일부 실시예에서, 실리콘 질화물 라이너는 약 5nm의 두께를 가지며 산화물 충전재는 약 25nm 또는 그보다 더 두꺼운 두께를 갖는다. 일부 실시예에서, 실리콘 산화물 또는 실리콘 산화물계 충전 물질은 약 3.9 이하의 유전 상수를 가지며, 이는 충전 구조물의 조합된 유전 상수를 상당히 감소시킬 수 있다(예컨대, 약 3.9에 더 가까워지게 함). 일부 실시예에서, 산화물 충전재의 퇴적 레이트는, 산화물 충전재를 퇴적시키기 위해 사용되는 PEALD 공정에서의 플라즈마 전력을 통해 조정될 수 있다. 일부 실시예에서, 산화물 충전재의 퇴적 레이트가 더 높을수록, 충전 구조물 내에 형성되는 심 또는 에어 갭이 더 커진다.
일부 실시예에서, 반도체 구조물은 기판 상의 제1 핀 구조물 및 제2 핀 구조물; 제1 핀 구조물 상에 배치된 제1 게이트 구조물; 및 제2 게이트 구조물 - 제2 게이트 구조물은, 제1 게이트 구조물의 제1 단부가 제2 게이트 구조물의 제2 단부와 마주보고 있도록, 제2 핀 구조물 상에 배치되고 제1 게이트 구조물로부터 이격됨 - 을 포함한다. 본 반도체 구조물은, 제1 게이트 구조물 및 제2 게이트 구조물 각각의 제1 단부와 제2 단부 사이에 개재된 충전 구조물을 더 포함한다. 충전 구조물은, 제1 단부 및 제2 단부 상의 제1 층, 및 제1 층보다 더 낮은 유전 상수를 가지며 제1 게이트 구조물과 제2 게이트 구조물 사이의 공간을 충전시키는 제2 층을 포함한다.
일부 실시예에서, 반도체 구조물은, 기판 위의 제1 핀 구조물 상에 배치된 제1 게이트 구조물 및 기판 위의 제2 핀 구조물 상에 배치된 제2 게이트 구조물을 포함하며, 제2 게이트 구조물은, 제1 게이트 구조물의 제1 단부가 제2 게이트 구조물의 제2 단부와 마주보고 있도록, 제1 게이트 구조물로부터 이격된다. 본 반도체 구조물은, 제1 게이트 구조물 및 제2 게이트 구조물 각각의 제1 단부와 제2 단부 사이에 개재된 충전 구조물을 더 포함한다. 충전 구조물은, 제1 단부 및 제2 단부 상의 질화물 라이너, 및 심을 갖는 산화물 충전재를 포함한다. 추가적으로, 반도체 구조물은, 제1 게이트 구조물, 제2 게이트 구조물, 및 충전 구조물을 둘러싸는 층간 유전체 물질을 포함한다.
일부 실시예에서, 방법은, 기판 상에 배치된 핀 구조물 상에 게이트 구조물을 형성하는 단계; 게이트 구조물을 제1 섹션 및 제2 섹션으로 분할하기 위해 게이트 구조물 내에 개구를 형성하는 단계 - 제1 섹션과 제2 섹션은 개구에 의해 이격됨 - 를 포함한다. 본 방법은 또한, 개구 내에 충전 구조물을 형성하는 단계를 포함하며, 충전 구조물을 형성하는 단계는, 개구의 측벽 표면을 커버하기 위해 개구 내에 실리콘 질화물 라이너를 퇴적시키고 실리콘 질화물 라이너 상에 실리콘 산화물을 퇴적시키는 단계를 포함한다.
본 개시의 요약 란이 아니라, 발명을 실시하기 위한 구체적인 내용 란이, 청구범위를 해석하기 위해 사용되도록 의도된다는 것이 이해되어야 한다. 본 개시의 요약 란은, 발명자에 의해 고려된 바와 같은 본 개시의 모든 가능한 실시예가 아니라 하나 이상의 실시예를 진술할 수 있으며, 따라서, 첨부된 청구범위를 임의의 방식으로 제한하도록 의도되지 않는다.
전술한 개시는, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 반도체 구조물에 있어서,
기판 상의 제1 핀 구조물 및 제2 핀 구조물;
상기 제1 핀 구조물 상에 배치된 제1 게이트 구조물;
상기 제2 핀 구조물 상에 배치되고 상기 제1 게이트 구조물로부터 이격된 제2 게이트 구조물 - 상기 제1 게이트 구조물의 제1 단부는 상기 제2 게이트 구조물의 제2 단부와 마주보고 있음 - ; 및
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 각각의 상기 제1 단부와 상기 제2 단부 사이에 개재된 충전 구조물 - 상기 충전 구조물은,
상기 제1 단부 및 상기 제2 단부 상의 제1 층; 및
상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이의 공간을 충전시키며, 상기 제1 층보다 더 낮은 유전 상수를 갖는, 제2 층
을 포함함 -
을 포함하는, 반도체 구조물.
2. 제1항에 있어서, 상기 제2 층은, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 상단 표면 아래에 위치된 에어 갭(air-gap)을 포함하는, 반도체 구조물.
3. 제1항에 있어서, 상기 충전 구조물의 폭은 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이의 거리에 대응하는, 반도체 구조물.
4. 제3항에 있어서, 상기 충전 구조물의 폭은 약 18nm와 약 24nm 사이의 범위인, 반도체 구조물.
5. 제1항에 있어서, 상기 제1 층은 질소 함유 물질을 포함하고 상기 제2 층은 산화물 물질을 포함하는, 반도체 구조물.
6. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 얇은, 반도체 구조물.
7. 제1항에 있어서, 상기 충전 구조물은 상기 제1 핀 구조물 및 상기 제2 핀 구조물에 평행한, 반도체 구조물.
8. 제1항에 있어서, 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 충전 구조물을 둘러싸는 층간 유전체 물질을 더 포함하는, 반도체 구조물.
9. 반도체 구조물에 있어서,
기판 위의 제1 핀 구조물 상에 배치된 제1 게이트 구조물;
상기 기판 위의 제2 핀 구조물 상에 배치되고 상기 제1 게이트 구조물로부터 이격된 제2 게이트 구조물 - 상기 제1 게이트 구조물의 제1 단부는 상기 제2 게이트 구조물의 제2 단부와 마주보고 있음 - ;
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 각각의 상기 제1 단부와 상기 제2 단부 사이에 개재된 충전 구조물 - 상기 충전 구조물은,
상기 제1 단부 및 상기 제2 단부 상의 질화물 라이너; 및
심(seam)을 포함하는 산화물 충전재
를 포함함 - ; 및
상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 충전 구조물을 둘러싸는 층간 유전체 물질
을 포함하는, 반도체 구조물.
10. 제9항에 있어서, 상기 충전 구조물, 상기 제1 게이트 구조물, 및 상기 제2 게이트 구조물의 상단 표면은 동일 평면 내에 있는, 반도체 구조물.
11. 제9항에 있어서, 상기 충전 구조물의 길이는 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 길이에 직각인, 반도체 구조물.
12. 제9항에 있어서, 상기 질화물 라이너와 상기 산화물 충전재 사이의 두께 비율은 약 1:5와 약 1:9 사이의 범위인, 반도체 구조물.
13. 제9항에 있어서, 상기 충전 구조물의 하단 표면은 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 하단 표면 아래에 있는, 반도체 구조물.
14. 방법에 있어서,
기판 상에 배치된 핀 구조물 상에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물을 제1 섹션 및 제2 섹션으로 분할하기 위해 상기 게이트 구조물 내에 개구를 형성하는 단계 - 상기 제1 섹션과 상기 제2 섹션은 상기 개구에 의해 이격됨 - ; 및
상기 개구 내에 충전 구조물을 형성하는 단계 - 상기 충전 구조물을 형성하는 단계는,
상기 개구의 측벽 표면을 커버하기 위해 상기 개구 내에 실리콘 질화물 라이너를 퇴적시키는 단계; 및
상기 실리콘 질화물 라이너 상에 실리콘 산화물을 퇴적시키는 단계
를 포함함 -
를 포함하는, 방법.
15. 제14항에 있어서, 상기 실리콘 질화물 라이너를 퇴적시키는 단계는, 상기 실리콘 질화물 라이너와 상기 실리콘 산화물 사이의 두께 비율이 약 1:5와 약 1:9 사이의 범위이도록 상기 실리콘 질화물 라이너를 컨포멀하게 퇴적시키는 단계를 포함하는, 방법.
16. 제14항에 있어서, 상기 실리콘 산화물을 퇴적시키는 단계는, 플라즈마 보조 공정을 사용해 상기 플라즈마 보조 공정의 플라즈마 전력에 의해 조정가능한 퇴적 레이트로 상기 실리콘 산화물을 퇴적시키는 단계를 포함하는, 방법.
17. 제16항에 있어서, 상기 실리콘 산화물을 퇴적시키는 단계는, 상기 실리콘 산화물로 상기 개구를 충전시키는 단계를 포함하는, 방법.
18. 제14항에 있어서, 상기 실리콘 산화물을 퇴적시키는 단계는, 상기 실리콘 산화물 내에 에어 갭을 형성하는 단계를 포함하는, 방법.
19. 제18항에 있어서, 상기 에어 갭을 형성하는 단계는, 상기 실리콘 산화물의 퇴적 레이트를 조정하는 단계를 포함하는, 방법.
20. 제14항에 있어서, 상기 개구를 형성하는 단계는, 상기 게이트 구조물의 폭에 평행한 평면을 따라 음의 경사를 갖는 측벽을 갖는 개구를 형성하는 단계를 포함하는, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 상의 제1 핀 구조물 및 제2 핀 구조물;
    상기 제1 핀 구조물 상에 배치된 제1 게이트 구조물;
    상기 제2 핀 구조물 상에 배치되고 상기 제1 게이트 구조물로부터 이격된 제2 게이트 구조물 - 상기 제1 게이트 구조물의 제1 단부는 상기 제2 게이트 구조물의 제2 단부와 마주보고 있음 - ; 및
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 각각의 상기 제1 단부와 상기 제2 단부 사이에 개재된 충전 구조물 - 상기 충전 구조물은,
    상기 제1 단부 및 상기 제2 단부 상의 제1 층; 및
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이의 공간을 충전시키며, 상기 제1 층보다 더 낮은 유전 상수를 갖는, 제2 층
    을 포함함 -
    을 포함하는, 반도체 구조물.
  2. 제1항에 있어서, 상기 제2 층은, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물의 상단 표면 아래에 위치된 에어 갭(air-gap)을 포함하는, 반도체 구조물.
  3. 제1항에 있어서, 상기 충전 구조물의 폭은 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이의 거리에 대응하는, 반도체 구조물.
  4. 제1항에 있어서, 상기 제1 층은 질소 함유 물질을 포함하고 상기 제2 층은 산화물 물질을 포함하는, 반도체 구조물.
  5. 제1항에 있어서, 상기 제1 층은 상기 제2 층보다 더 얇은, 반도체 구조물.
  6. 제1항에 있어서, 상기 충전 구조물은 상기 제1 핀 구조물 및 상기 제2 핀 구조물에 평행한, 반도체 구조물.
  7. 제1항에 있어서, 상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 충전 구조물을 둘러싸는 층간 유전체 물질을 더 포함하는, 반도체 구조물.
  8. 반도체 구조물에 있어서,
    기판 위의 제1 핀 구조물 상에 배치된 제1 게이트 구조물;
    상기 기판 위의 제2 핀 구조물 상에 배치되고 상기 제1 게이트 구조물로부터 이격된 제2 게이트 구조물 - 상기 제1 게이트 구조물의 제1 단부는 상기 제2 게이트 구조물의 제2 단부와 마주보고 있음 - ;
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 각각의 상기 제1 단부와 상기 제2 단부 사이에 개재된 충전 구조물 - 상기 충전 구조물은,
    상기 제1 단부 및 상기 제2 단부 상의 질화물 라이너; 및
    심(seam)을 포함하는 산화물 충전재
    를 포함함 - ; 및
    상기 제1 게이트 구조물, 상기 제2 게이트 구조물, 및 상기 충전 구조물을 둘러싸는 층간 유전체 물질
    을 포함하는, 반도체 구조물.
  9. 제8항에 있어서, 상기 충전 구조물, 상기 제1 게이트 구조물, 및 상기 제2 게이트 구조물의 상단 표면은 동일 평면 내에 있는, 반도체 구조물.
  10. 방법에 있어서,
    기판 상에 배치된 핀 구조물 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 제1 섹션 및 제2 섹션으로 분할하기 위해 상기 게이트 구조물 내에 개구를 형성하는 단계 - 상기 제1 섹션과 상기 제2 섹션은 상기 개구에 의해 이격됨 - ; 및
    상기 개구 내에 충전 구조물을 형성하는 단계 - 상기 충전 구조물을 형성하는 단계는,
    상기 개구의 측벽 표면을 커버하기 위해 상기 개구 내에 실리콘 질화물 라이너를 퇴적시키는 단계; 및
    상기 실리콘 질화물 라이너 상에 실리콘 산화물을 퇴적시키는 단계
    를 포함함 -
    를 포함하는, 방법.
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