KR20210076167A - 실리콘 질화물 에칭 종료 포인트 검출을 이용한 3차원 메모리 디바이스의 제조 방법 - Google Patents

실리콘 질화물 에칭 종료 포인트 검출을 이용한 3차원 메모리 디바이스의 제조 방법 Download PDF

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Abstract

3차원 메모리 디바이스를 제조하는 방법은 기판 위에 절연 층들 및 실리콘 질화물 희생 층들의 스택을 형성하는 단계, 교번하는 스택 내에 메모리 스택 구조물들을 형성하는 단계, 교번하는 스택을 통해 트렌치를 형성하는 단계, 인산 용액을 사용하여 트렌치를 통해 실리콘 질화물 희생 층들을 선택적으로 에칭하는 단계, 실리콘 질화물 희생 층들을 에칭하는 데 사용되었던 고정된 양의 인산 용액으로 샘플 용기를 충전하는 단계, 샘플 용기의 중량을 결정하는 단계, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계, 절연 층들 사이에 리세스들을 남기기 위해, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 희생 층들의 에칭을 정지하는 단계, 및 전기 전도성 층들로 리세스들을 충전하는 단계를 포함한다.

Description

실리콘 질화물 에칭 종료 포인트 검출을 이용한 3차원 메모리 디바이스의 제조 방법
관련 출원
본 출원은 2019년 5월 22일자로 출원된 미국 정규 특허 출원 제16/419,243호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 대체적으로 반도체 디바이스의 분야에 관한 것이며, 더 구체적으로는 실리콘 질화물 에칭 종료 포인트 검출을 이용하여 3차원 메모리 디바이스를 제조하는 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 논문[T. Endoh et al., titled "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 개시내용의 일 태양에 따르면, 3차원 메모리 디바이스를 제조하는 방법은 기판 위에 절연 층들 및 실리콘 질화물 희생 층들의 스택을 형성하는 단계, 교번하는 스택 내에 메모리 스택 구조물들을 형성하는 단계, 교번하는 스택을 통해 트렌치를 형성하는 단계, 인산 용액을 사용하여 트렌치를 통해 실리콘 질화물 희생 층들을 선택적으로 에칭하는 단계, 실리콘 질화물 희생 층들을 에칭하는 데 사용되었던 고정된 양의 인산 용액으로 샘플 용기를 충전하는 단계, 샘플 용기의 중량을 결정하는 단계, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계, 절연 층들 사이에 리세스들을 남기기 위해, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 희생 층들의 에칭을 정지하는 단계, 및 전기 전도성 층들로 리세스들을 충전하는 단계를 포함한다.
본 개시내용의 일 태양에 따르면, 디바이스를 제조하는 방법은 인산 용액을 사용하여 실리콘 질화물 층을 에칭하는 단계, 실리콘 질화물 층을 에칭하는 데 사용되었던 고정된 양의 인산 용액으로 샘플 용기를 충전하는 단계, 고정된 양의 인산 용액을 함유하는 샘플 용기의 중량을 결정하는 단계, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계, 및 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 층의 에칭을 정지하는 단계를 포함한다.
본 개시내용의 일 태양에 따르면, 인산 습식 에칭 시스템은 에치 탱크, 에치 탱크 내에서 실리콘 질화물 층을 에칭하는 데 사용되는 고정된 양의 인산 용액으로 샘플 용기를 충전하도록 구성되는 샘플 라인, 고정된 양의 인산을 함유하는 샘플 용기의 중량을 결정하도록 구성되는 저울(scale), 및 저울에 연결되는 제어기를 포함한다. 제어기는, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하고, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 층의 에칭을 정지하도록 구성된다.
도 1은 본 개시내용의 일 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 일 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 일 실시예에 따른, 단차형 테라스(terrace)들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 일 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5h는 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물, 선택적인 유전체 코어, 및 그 내의 드레인 영역의 형성 동안 예시적인 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 6은 본 개시내용의 일 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 7a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 7b는 도 7a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 7a의 개략적인 수직 단면도의 평면이다.
도 8은 본 개시내용의 일 실시예에 따른, 후면 리세스들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 9a 내지 도 9d는 본 개시내용의 일 실시예에 따른, 전기 전도성 층들의 형성 동안의 예시적인 구조물의 영역의 순차적인 수직 단면도들이다.
도 10은 도 9d의 처리 단계들에서의 예시적인 구조물의 개략적인 수직 단면도이다.
도 11a는 본 개시내용의 일 실시예에 따른, 침착된 전도성 재료를 후면 트렌치 내부로부터 제거한 후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 11c는 도 11b의 수직 평면 C - C'를 따른 예시적인 구조물의 수직 단면도이다.
도 12a는 본 개시내용의 일 실시예에 따른, 절연 스페이서 및 후면 접촉 구조물의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 12b는 도 12a의 예시적인 구조물의 영역의 확대도이다.
도 13a는 본 개시내용의 일 실시예에 따른, 추가의 접촉 비아 구조물들의 형성 이후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 예시적인 구조물의 위에서 내려다 본 도면이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14a는 에칭 전의 예시적인 구조물의 개략적인 단면도이다.
도 14b는 이상적인 에칭 종료 포인트에서의 도 14a의 예시적인 구조물의 개략적인 단면도이다.
도 14c는 과도 에칭 후의 도 14a의 예시적인 구조물의 개략적인 단면도이다.
도 15는 실시예 에칭 시스템의 컴포넌트 블록도이다.
도 16은 에칭 제어를 위한 실시예 방법을 예시하는 공정 흐름도이다.
실리콘 질화물 층들은 3차원 NAND 메모리 디바이스와 같은 3차원 메모리 디바이스의 제조 동안 절연 층들 및 희생 재료 층들의 교번하는 스택들 내의 희생 재료 층들로서 사용될 수 있다. 3차원 메모리 디바이스를 제조하는 다양한 단계들에서, 실리콘 질화물 층들은, 예컨대 선택적 습식 에칭 공정들에 의해, 제거될 수 있다. 예를 들어, 인산(H3PO4) 및 물, 예컨대, 탈이온수, 용액(예컨대, 85 중량% 인산 및 15 중량% 탈이온수)을 사용하는 습식 에칭 공정이 실리콘 질화물 층들을 제거하는 데 이용될 수 있다. 인산은 실리콘 질화물을 에칭하기 위해 실온 초과의 온도, 예컨대, 140 oC 내지 180℃로 가열될 수 있고, "고온" 인산으로 지칭된다. 실리콘 질화물 필름들을 에칭하기 위해 인산이 종종 사용되는데, 이는 실리콘 산화물 위의 실리콘 질화물을 에칭하기 위한 그의 선택비(selectivity) 및 실리콘 질화물에 대한 에칭 속도 때문이다. 그러한 인산 습식 에칭 공정에서, 인산에 의한 실리콘 질화물의 에칭 메커니즘은 하기 반응들에 의해 설명될 수 있다: Si3N4 + 12H2O → 3Si(OH)4 + 4NH4↑ 및 SiO2 + 2H2O ↔ Si(OH)4. 인산 습식 에칭 공정에서, 희생 실리콘 질화물 층들을 포함하는 3차원 메모리 디바이스는 인산의 탱크 내에 삽입될 수 있고, 인산은 가열되고 탱크를 통해 그리고 3차원 메모리 디바이스 위로 순환되어 희생 실리콘 질화물 층들을 선택적으로 에칭할 수 있다. 인산 습식 에칭 공정은 원하는 에칭 포인트에서 에칭을 정지하도록 제어될 수 있다. 임의의 에칭 공정, 특히 인산 습식 에칭 공정에서의 목표는 과도 에칭(즉, 원하는 것보다 많은 재료를 제거하는 것, 예컨대 후술되는 바와 같이 차단 유전체와 같은 비희생 재료를 제거하는 것)을 피하는 것일 수 있다.
인산 습식 에칭 공정을 제어하기 위한 하나의 방법은, 탱크로 인산을 제공하는 순환 라인에서 인산을 샘플링하는 단계, 샘플이 150 내지 165℃로 냉각되게 하는 단계, 샘플 내의 실리카와 반응하는 실리케이트 시약을 수집된 샘플에 첨가하는 단계, 샘플 내의 비반응 실리케이트 시약의 양을 측정하는 단계, 및 측정된 비반응 실리케이트 시약의 양에 기초하여 샘플 중의 실리콘 농도를 계산하는 단계를 포함한다. 인산 습식 에칭 공정은 실리콘 농도가 밀도계(즉, 밀도 측정기)에 의해 임계 값 이상인 것으로 결정된 경우 정지될 수 있다. 그러한 방법이 인산 습식 에칭 공정에 어느 정도의 제어를 부여하지만, 그 방법은 에칭을 정지하는 포인트에 관해 원하는 정확도보다 낮은 정확도를 제공하는데(즉, 에칭 종료 포인트 검출), 이는 샘플이 150 내지 165℃로 냉각되는 데 시간이 필요하고, 실리카와 시약 사이의 반응에 필요한 시간이 수 분, 예컨대 7 내지 10분이 걸릴 수 있어서, 에칭이 잠재적으로는 원하는 에칭 종료 포인트를 지나서 일어나게 할 수 있기 때문이다. 또한, 그 방법은 10% 초과의 큰 오차 비를 가질 수 있는 비반응 시약에 의한 간접적인 실리콘 농도 측정을 제공하기 때문에 원하는 정확도보다 낮은 정확도를 제공한다. 그 방법의 낮은 정확도는 (예컨대, 후술되는 노출 차단 유전체의 에칭에 비해) 30%만큼의 3차원 메모리 디바이스의 과도 에칭을 야기할 수 있다.
본 개시내용의 실시예들은, 순환 인산 용액 중 실리콘의 중량을 측정하고 측정된 중량에 기초하여 에칭의 종료 포인트를 결정함으로써 인산 습식 에칭 공정을 이용한 실리콘 질화물 습식 에칭 공정의 종료 포인트 검출을 제어하여 측정 정밀도를 증가시키고 측정 시간을 감소시키는 것에 관한 것이다. 본 개시내용의 실시예들은 인산을 제공하는 순환 라인 내의 인산의 기지 양의 샘플의 중량을 측정하고 샘플의 중량에 기초하여 실리콘 농도를 결정하는 것에 관한 것이다. 임계치 이상인 실리콘 농도는 원하는 에칭 종료 포인트에 도달하였다는 것을 나타낼 수 있고, 그에 응답하여, 에칭이 중단될 수 있다. 본 개시내용의 실시예들은 원하는 에칭 종료 포인트를 검출하기 위한 직접 측정 방법에 관한 것이다. 본 개시내용의 실시예들은 재현성이 +/-0.1 백만분율(ppm)이고 오차율(error rate)이 1% 미만, 예컨대, 0.2% 내지 0.3%인 공정을 제공할 수 있다. 본 개시내용의 실시예들은 측정 간격 시간이 약 30 내지 60초인 공정을 제공할 수 있다.
본 개시내용의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정 중(in-process)" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 하부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제1 표면과 제2 표면은 제2 표면이 제1 표면 위에 놓이거나 또는 그 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 후속하는 수직 평면이 존재하는 경우, 서로 "수직으로 일치"한다. 실질적으로 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 직선형이고, 수직 방향 또는 실질적으로 수직 방향에 대해 수직인 방향을 따르는 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
대체적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는, 예를 들어, 플립 칩 접합 또는 다른 칩 대 칩 접합에 의해, 서로 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 리포트할 수 있는 최소 단위다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 다이들의 총 수만큼 많은 수의 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에 의해 소거될 수 있는 최소 단위이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 최소 단위들이다. 페이지는 또한 판독 동작을 위해 선택될 수 있는 최소 단위이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 일 실시예에 따른 예시적인 구조물이 도시되어 있다. 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 침착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 침착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 침착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 침착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 침착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 증착(CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 침착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패턴화되어, 희생 재료 층들(42)의 대체에 의해 후속으로 형성될 전도성 재료 부분들이 후속으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복수가 또한 채용될 수 있다. 스택 내의 상부 및 저부 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 증착에 의해 침착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 본 명세서에서 테라스 영역으로 지칭되는, 교번하는 스택(32, 42)의 주변 영역에 단차형 표면들이 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 일부분들이 단차형 표면들의 형성을 통해 제거된 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단 영역(300) 내에 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역 내의 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최하단 층으로부터 교번하는 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차는 절연 층(32)과 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차는 절연 층(32)과 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼(column)들"은 각각의 수직 단차가 절연 층(32)과 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단들의 각각의 컬럼 내에 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 메모리 스택 구조물들의 각각의 블록이 이후에 형성되도록 계단들의 2개의 컬럼들이 형성되는데, 계단들의 하나의 컬럼이 (바닥에서 계수될 때) 홀수 번호의 희생 재료 층들(42)에 대해 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼이 (바닥에서 계수될 때) 짝수 번호의 희생 재료 층들에 대해 물리적으로 노출된 상부 표면들을 제공하도록 형성될 수 있다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 수직 오프셋들의 각각의 세트를 갖는 계단들의 3개, 4개 또는 그 초과의 컬럼들을 채용하는 구성이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은 어떠한 희생 재료 층(42)의 각각의 물리적으로 노출된 표면도 오버행(overhang)을 갖지 않도록 어떠한 위에 놓인 희생 재료 층들(42)보다도, 적어도 하나의 방향을 따라, 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차들은 제1 수평 방향(hd1)을 따라서 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 수직일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속으로 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 필라 구조물)이 후속으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300) 내의 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭는, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 하부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
도 5a 내지 도 5h는, 도 4a 및 도 4b의 예시적인 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 도시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구들(19)의 각각에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 하부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이가 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상부 표면은 최하단 희생 재료 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우에, 최하단 희생 재료 층(42)을 전도성 재료 층으로 대체함으로써 소스 선택 게이트 전극이 후속하여 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 5c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물의 비제한적인 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 증착(CVD), 원자층 침착(ALD), 펄스형 레이저 침착(PLD), 액적 화학 침착, 또는 이들의 조합에 의해 침착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 증착, 원자 층 침착, 또는 이들의 조합과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 대안으로, 차단 유전체 층(52)은 생략될 수 있고, 후속으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패턴화되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패턴화된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 개시내용은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자 층 침착(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 침착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 침착된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각각의 에칭 화학 작용을 채용하는 각각의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)으로서 구현되는 바와 같은) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 5e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 상에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 침착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 5f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 침착될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 침착 공정에 의해 침착될 수 있다.
도 5g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 절연 캡 층(70)의 상부 표면 위로부터의 리세스 에칭에 의해 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 또한, 절연 캡 층(70)의 상부 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 리세스 에칭 또는 화학적 기계적 평탄화(CMP)를 채용할 수 있는 평탄화 공정에 의해 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간으로 전기 전하를 저장할 수 있다. 일부 실시예들에서, 차단 유전체 층(52)이 이 단계에서 메모리 필름(50) 내에 존재하지 않을 수 있고, 차단 유전체 층이 후면 리세스들의 형성 이후에 후속으로 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
도 5h를 참조하면, 각각의 유전체 코어(62)의 상부 표면은, 예를 들어 절연 캡 층(70)의 상부 표면과 절연 캡 층(70)의 하부 표면 사이에 위치되는 깊이까지 리세스 에칭에 의해 각각의 메모리 개구 내에 추가로 리세스될 수 있다. 드레인 영역들(63)은 유전체 코어(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 침착함으로써 형성될 수 있다. 드레인 영역들(63)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(63) 내의 도펀트 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮거나 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 침착된 반도체 재료의 잉여 부분들은 드레인 영역들(63)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널, 터널링 유전체 층, 전하 저장 층(54)의 부분들로서 구현된 복수의 메모리 요소들, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각각의 지지 개구들(19)을 충전하고, 지지 기둥 구조물을 구성한다.
도 6을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 예시적인 구조물이 도시된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56), 터널링 유전체 층(56)을 측방향으로 둘러싸는 (전하 저장 층(54)으로서 구현되는 바와 같은) 전하 저장 영역들의 수직 스택, 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용이 메모리 스택 구조물에 대한 예시된 구성을 채용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 기둥 구조물들(20) 위에, 접촉 레벨 유전체 층(73)이 형성될 수 있다. 접촉 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 접촉 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 접촉 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 접촉 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 스택 구조물들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 접촉 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 접촉 레벨 유전체 층(73)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 간에 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 로우(row)들로 배열될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 수평 방향(hd1)을 따르는 병진에 따라 불변인, 제1 수평 방향(hd1)에 수직인 수직 평면들을 따르는 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 로우들이 이웃하는 쌍인 후면 트렌치(79)와 드레인 선택 레벨 격리 구조물(72) 사이에, 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조물들(72) 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 접촉 비아 구조물이 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 8 및 도 9a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 이용하여 후면 트렌치들(79) 안으로 도입될 수 있다. 도 9a는 도 8의 예시적인 구조물의 영역을 예시한다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외부 층의 재료에 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외부 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조물이 인산을 포함하는 습식 에치 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용되는 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상부 표면 및 위에 놓인 절연 층(32)의 하부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(116)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 9b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스들(43) 내에서 절연 층들(32)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서들(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄의 조합의 유전체 산화물, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자층 침착과 같은 컨포멀 침착 방법에 의해 침착될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32)의 수평 표면들 및 측벽들, 후면 리세스들(43)에 물리적으로 노출되는 메모리 스택 구조물들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상부 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 9c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43) 내에 침착될 수 있다. 금속성 배리어 층(46A)은 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 증착(CVD) 또는 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
도 9d 및 도 10을 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 접촉 레벨 유전체 층(73)의 상부 표면 위에 침착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조물들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 수직으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 접촉 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최하단 전기 전도성 층(46)은 전기 전도성 층들(46)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다.
도 11을 참조하면, 연속적인 전기 전도성 재료 층(46L)의 침착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 접촉 레벨 유전체 층(73) 위로부터 에치 백된다. 후면 리세스들(43) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호연결하는, 즉 전기적으로 단락되는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 채용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 12a 및 도 12b를 참조하면, 절연 재료 층이 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 접촉 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 침착 공정들은 화학 증착 및 원자층 침착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 증착(LPCVD) 또는 원자층 침착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 채용되지 않는 경우, 절연 재료 층은 절연 층들(32)의 측벽들 상에 직접 그리고 전기 전도성 층들(46)의 측벽들 상에 직접 형성될 수 있다.
접촉 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각각의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자의 스트래글 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각각의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 연결된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다. 교번하는 스택(32, 46) 내의 전기 전도성 층들(46)의 형성 시에 제공되는 최하단 전기 전도성 층(46)은 전계 효과 트랜지스터들을 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각각의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조물들(55)의 수직 반도체 채널들(60)을 포함한다.
후면 접촉 비아 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 접촉 비아 구조물(76)은 각각의 후면 공동(79')을 충전할 수 있다. 접촉 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 전도성 재료를 침착함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 접촉 레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 접촉 레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 접촉 비아 구조물(76)을 구성한다.
후면 접촉 비아 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 차단 유전체 층(44)이 채용되는 경우, 후면 접촉 비아 구조물(76)은 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
도 13a 및 도 13b를 참조하면, 추가적인 접촉 비아 구조물들(88, 86, 8P)이 접촉 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들(88)은 각각의 드레인 영역(63) 상의 접촉 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 접촉 비아 구조물들(86)은 접촉 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 주변 디바이스 접촉 비아 구조물들(8P)은 주변 디바이스들의 각각의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 8 및 도 9a와 관련하여 위에서 논의된 바와 같이, 고온 인산(H3PO4)을 사용한 습식 에칭 공정이 사용되어 희생 재료 층들(42)과 같은 실리콘 질화물 층들을, 실리콘 산화물 절연 층들(32)에 대해 선택적으로 그리고 실리콘 질화물 희생 재료 층들(42)이 제거된 후의 후면 리세스들(43)에 노출된 노출 차단 유전체(52)에 대해 선택적으로, 제거할 수 있다. 인산 습식 에칭 공정은 원하는 (또는 선택된) 종료 포인트에서 에칭을 정지하도록 제어될 수 있다. 원하는 종료 포인트는 전형적으로, 실리콘 질화물 희생 재료 층들(42)이 후면 리세스들(43)에 노출된 차단 유전체(52)를 실질적으로 제거하지 않고서 (예컨대, 메모리 개구 충전 구조물들(58)의 노출된 외부 부분들을 제거하지 않고서) 완전히 제거될 때이다.
도 14a, 도 14b, 및 도 14c는 3개의 상이한 에칭 포인트들, 구체적으로 에칭 전(도 14a), 일 실시예의 중량 측정을 사용한 원하는 에칭 종료 포인트(도 14b), 및 밀도계를 사용하는 비교 방법을 이용하여 차단 유전체 내로의 과도 에칭 후(도 14c)에서 예시적인 3차원 메모리 디바이스를 예시한다. 도 14a, 도 14b, 및 도 14c에 예시된 3차원 메모리 디바이스는 도 8 및 도 9a에 도시된 공정 중 디바이스와 같은, 도 1 내지 도 13b를 참조하여 논의된 다양한 디바이스들의 단순화된 표현이다.
위에서 논의된 바와 같이 그리고 도 14a에 도시된 바와 같이, 에칭 전에, 3차원 메모리 디바이스는 희생 재료 층들(42), 절연 층들(32), 메모리 개구 충전 구조물들(58) 및 후면 트렌치들(79)을 지지하는 기판(9, 10)을 포함할 수 있다. 에칭 전에, 메모리 개구 충전 구조물들(58)은 폭('W')을 가질 수 있다.
이상적으로는, 3차원 메모리 디바이스의 실리콘 질화물 희생 재료 층들(42)이 도 14b에 예시된 선택된 종료 포인트까지 (즉, 후면 리세스(43)를 차단 유전체(52) 내로 에칭하지 않고서) 에칭될 때까지의 에칭 공정 동안 폭('W')은 변하지 않을 것이다. 선택된 종료 포인트는, 모든 실리콘 질화물 층들(42)이 완전히 에칭되어, 후면 리세스들(43)에 노출된 노출 차단 유전체(52)를 유의하게 에칭하지 않고서(즉, 차단 유전체의 0 내지 0.5 nm와 같은 1 nm 미만의 두께를 에칭함으로써), 3차원 메모리 디바이스 내에 후면 리세스들(43)을 형성하는 포인트일 수 있다. 종료 포인트는, 도 15와 관련하여 아래에서 더 상세히 설명되는 바와 같이, 인산 용액의 중량을 측정함으로써 검출될 수 있다.
대조적으로, 도 14c에 도시된 바와 같이, 비교예의 밀도계가 에칭 종료 포인트를 검출하는 데 사용되면, 측정은 충분히 정확하지 않을 수 있거나 너무 오래 걸릴 수 있어서, 과도 에칭이 후면 리세스들(43) 상에 노출된 차단 유전체(52) 내로 일어나게 할 수 있다. 차단 유전체(52)의 1 nm 초과의 두께가 과도 에칭 동안 발생할 수 있다. 과도 에칭은 메모리 개구 충전 구조물들(58)의 메모리 필름(50) 부분의 폭을 감소시킴으로써 메모리 개구 충전 구조물들(58)의 폭(예컨대, 직경)을 폭('W')보다 작은 폭('W1')으로 감소시킨다. 그러한 과도 에칭은 차단 유전체(52)를 손상시키고 메모리 필름(50)에서의 불균일성을 야기하는데, 이는 메모리 디바이스의 임계 전압 분포 및 균일성을 저하시킬 수 있다.
따라서, 다양한 실시예들은 실리콘 질화물 에칭의 부산물들을 함유하는 인산, 물(예컨대, 탈이온수) 및 실리콘을 함유하는 순환 인산 에칭 용액의 중량을 측정함으로써 인산 습식 에칭 종료 포인트 검출 공정을 제어하기 위한 방법들 및 장치들을 제공한다. 다양한 실시예들은 개선된 실리콘 농도 측정 정밀도를 제공할 수 있고, 용액의 중량으로부터 측정된 용액 중의 실리콘 농도에 기초하여 인산 습식 에칭 공정을 제어할 수 있다.
인산 습식 에칭 공정에서, 반도체 디바이스, 예컨대, 전술된 3차원 메모리 디바이스 또는 다른 반도체 디바이스가 에칭 장치, 예컨대, 도 15에 예시된 실시예 에칭 시스템(1400) 내에 배치될 수 있다. 에칭 시스템(1400)은 메인 부분(1401) 및 오버플로우 부분들(1415)을 갖는 탱크를 포함할 수 있다. 에칭될 반도체 디바이스는 메인 부분(1401) 내에 배치될 수 있고, 인산 용액(1402)은 에칭 시스템(1400)을 통해 순환되어 디바이스를 에칭할 수 있다. 예를 들어, 20 내지 100 리터(L), 예컨대 약 40 L, 50 L, 60 L 등과 같은 고정된 체적의 인산 용액(1402)이 에칭 시스템(1400)을 통해 순환될 수 있다. 인산 용액(1402)은 펌프(1408)에 의해 에칭 시스템(1400)의 순환 배관을 통해 펌핑될 수 있다. 일련의 하나 이상의 드레인 라인들(1419)이 탱크의 오버플로우 부분들(1415)로부터 인산 용액(1402)을 수용할 수 있고, 펌프(1408)는 하나 이상의 노즐들(1417)을 통해 탱크의 메인 부분(1401) 내로 내보낼 수 있는 하나 이상의 공급 라인들(1418)로 그리고 그들 내로 인산 용액(1402)을 드레인 라인들(1419)을 통해 인출할 수 있다. 펌프(1408)는 인산 용액(1402)을 공급 라인들(1418)을 통해 가압할 수 있다. 하나 이상의 히터들(1409)이 공급 라인들(1418)을 따라서 포함되어 인산 용액(1402)을 가열할 수 있다. 히터(1409) 및 펌프(1408)의 동작은 히터(1409) 및 펌프(1408)에 연결된 제어기(1406)에 의해 유선 또는 무선 데이터 연결을 사용하여 제어될 수 있다. 제어기(1406)는 임의의 유형의 제어기(예컨대, 컴퓨터 또는 전용 제어 로직 디바이스 또는 회로 등)일 수 있다. 다양한 태양들에서, 제어기(1406)는 에칭 시스템(1400) 및 에칭되고 있는 3차원 메모리 디바이스의 상태를 모니터링 및 제어하기 위한 동작들을 수행할 뿐만 아니라 본 명세서에서 설명되는 바와 같은 실리콘 농도들을 결정하기 위한 동작들을 수행하게 하는 프로세서-실행가능 명령어들로 구성된 하나 이상의 프로세서들을 포함할 수 있다.
인산 용액(1402)이 순환되어 3차원 메모리 디바이스와 같은 에칭되고 있는 반도체 디바이스를 지나가고, 희생 재료 층들과 같은 실리콘 질화물 층 또는 층들을 에칭함에 따라, 인산 용액(1402) 중의 실리콘 또는 실리콘 함유 화합물(예컨대, 실리콘 수산화물) 에칭 생성물의 농도는 증가할 것이다. 드레인 라인 또는 라인들(1419)로부터 제거된 인산 용액(1402) 중의 실리콘 또는 실리콘 함유 화합물의 농도는 발생된 실리콘 질화물 층 또는 층들의 에칭량과 관련될 수 있다. 실리콘 질화물의 에칭에 의해 생성된 실리콘 또는 실리콘 함유 화합물은 드레인 라인(들)(1419) 내의 인산 용액 내로 제공되고, 그에 따라서, 용액의 주어진 체적에 대해 시간 경과에 따라 용액의 중량을 증가시킨다. 용액의 중량은 룩업 테이블(look up table)을 통해 직접적으로, 또는 용액의 중량으로부터의 용액 중의 실리콘 농도를 결정하고 이어서 용액 중의 결정된 실리콘 농도로부터 실리콘 질화물 에칭의 종료 포인트를 결정함으로써 간접적으로, 실리콘 질화물 에칭의 종료 포인트를 결정하는 데 사용될 수 있다.
용액의 중량을 결정하기 위하여, 다양한 실시예들에서, 샘플 라인(1420)이 (시스템이 드레인 라인(들)(1419)으로부터 공급 라인(들) 내로 인산 용액을 재순환시키는 폐쇄 시스템인 경우) 공급 라인 또는 라인들(1418)에 그리고/또는 폐쇄 시스템 또는 개방 시스템에서 드레인 라인 또는 라인들(1419)에 연결될 수 있다. 예를 들어, 폐쇄 시스템에서, 샘플 라인(1420)은 공급 라인들(1418)로부터 샘플 용기(1403)로 인산 용액(1402)의 유동의 일부분을 방향전환시킬 수 있다. 인산 용액(1402)의 방향전환된 부분은 에칭 시스템(1400)의 작동 온도에 (예컨대, 140 내지 180℃의 온도에) 있을 수 있다. 샘플 용기(1403)는 샘플 용기(1403) 내의 인산 용액(1402)의 샘플이 시스템(1400)에서 에칭이 일어나는 작동 온도로부터 냉각될 필요가 없을 수 있도록 구성될 수 있다. 샘플 라인(1420)을 통해 샘플 용기(1403)로의 인산 용액(1402)의 유동은 밸브(1411)와 같은 밸브에 의해 제어될 수 있다. 예를 들어, 밸브(1411)는 제어가능한 유량을 갖는 마그네틱 밸브일 수 있다. 밸브(1411)는 유선 또는 무선 데이터 연결을 통해 제어기(1406)에 연결될 수 있다. 샘플 용기(1403)로 보내진 인산 용액(1402)의 양은 제어기(1406)에 유선 또는 무선 데이터 연결을 통해 연결된 적분형 유량계(integral calculus flow meter)와 같은 유량계(1412)에 의해 엄격하게 관리될 수 있다. 밸브(1411)는 샘플 라인(1420)으로부터 샘플 용기(1403)로 인산 용액(1402)의 고정된 양, 예컨대 설정된 샘플 체적을 제공하도록 개방될 수 있다. 일단 그러한 고정된 양이 샘플 용기(1403)로 보내지면, 밸브(1411)는 샘플 용기(1403)로의 인산 용액(1402)의 추가 유동을 방지하도록 시프트될 수 있다(예컨대, 폐쇄되거나 달리 위치가 변경될 수 있다). 예를 들어, 밸브(1411)는 샘플 라인(1420)으로부터, 공급 라인들(1418)로 다시 이어지는 후방 유동 라인(1422)으로 인산 용액(1402)을 방향전환시킬 수 있다.
샘플 용기(1403)는 유선 또는 무선 데이터 연결을 통해 제어기(1406)에 연결된 저울(1404) 상에 지지될 수 있다. 일례로서, 저울(1404)은 Shimadu Corporation으로부터의 UW 시리즈 저울과 같은 전자 저울 유형의 저울일 수 있다. 저울(1404)은 적합한 분해능, 예컨대, 0.005 내지 0.001 그램(g)과 같은 0.01 그램보다 높은 분해능을 갖는 임의의 유형 저울일 수 있다. 저울은 빈 샘플 용기(1403)의 중량이 고려되거나, 또는 빈 샘플 용기(1403) 자체의 중량이 제어기(1406)에 의해 알려져 있을 수 있도록 사전-영점조정(pre-tare)될 수 있다. 일단 샘플 용기(1403)가 인산 용액(1402)의 고정된 양, 예컨대 설정된 샘플 체적을 포함하도록 충전되면, 샘플 용기(1403) 내의 인산 용액(1402)을 칭량할 수 있다. 샘플 용기(1403) 내의 인산 용액(1402)의 고정된 양의 칭량은 에칭이 시스템(1400)에서 일어나는 작동 온도에서 일어날 수 있다. 이러한 방식에서, 샘플링되는 인산 용액(1402)의 냉각이 필요하지 않을 수 있다.
다양한 실시예들에서, 인산 용액(1402) 내의 실리콘 또는 실리콘 화합물의 양은 반도체 디바이스로부터 에칭된 실리콘 질화물의 양에 대응하는 기지 값일 수 있다. 따라서, 인산 용액에 존재하는 실리콘 또는 실리콘 화합물의 양은 또한 에칭 종료 포인트에 도달할 때 계산될 수 있다. 따라서, 에칭 종료 포인트를 계산하기 위하여, 샘플 용기(1403) 내의 인산 용액(1402)의 중량은 저울(1404)에 의해 결정된다.
제1 실시예에서, 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도는 샘플 용기(1403) 내의 미리결정된 체적의 인산 용액(1402)의 중량으로부터 계산될 수 있다. 예를 들어, 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도는 미리결정된 체적의 인산 용액(1402)의 중량과 대체적으로 선형으로 증가할 것이다. 이러한 제1 실시예에서, 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도는 식, 미리결정된 룩업 테이블 또는 농도 대 중량의 그래프를 사용하여 미리결정된 체적의 인산 용액(1402)의 중량으로부터 계산될 수 있다.
일단 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도가 결정되면, 제어기(1406)는, 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도가 미리결정된 임계 값에 도달할 때인 종료 포인트에 도달하는 경우 에칭을 계속할지 또는 에칭을 중단할지를 결정할 수 있다. 반도체 디바이스는 탱크의 메인 부분(1401)으로부터 제거될 수 있고, 펌프(1408)는 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도가 에칭 종료 포인트를 나타내는 미리결정된 임계 값에 도달할 때 정지될 수 있다.
제2 실시예에서, 에칭 종료 포인트는 샘플 용기(1403) 내의 인산 용액(1402) 중의 실리콘 또는 실리콘 화합물의 농도를 결정하지 않고서 인산 용액(1402)의 중량으로부터 결정된다. 본 실시예에서, 에칭 종료 포인트에서의 미리결정된 체적의 인산 용액의 중량에 상응하는 중량의 임계 값을 포함하는 실험 또는 계산된 중량 값들을 사용하여 룩업 테이블이 구성된다. 룩업 테이블 내의 중량의 임계 값은 이전 실시예에서 설명된 실리콘 또는 실리콘 화합물 농도로부터 계산될 수 있다. 룩업 테이블은 제어기(1406)에 또는 제어기(1406)에 의해 액세스가능한 외부 메모리에 저장된다. 본 실시예에서, 샘플 용기(1403) 내의 미리결정된 체적의 인산 용액(1402)의 중량이 측정되고, 이어서 룩업 테이블 내의 값 또는 값들과 비교된다. 중량이 룩업 테이블 내의 임계 값 미만인 경우, 에칭은 계속된다. 중량이 임계 값 이상인 경우, 에칭은 정지된다. 이러한 방식으로, 과도 에칭이 회피될 수 있다.
다양한 실시예들에서, 샘플을 취하고, 샘플을 칭량하고, 선택적으로 샘플 중의 실리콘 농도를 결정하고, 실리콘 농도에 기초하여 에칭을 정지할지 여부를 결정하는 시간은 약 30 내지 60 초가 걸릴 수 있다. 저울(1404)의 분해능이 0.001 g인 경우, 저울(1404)은 시스템(1400)에 +/-0.01 ppm의 실리콘 농도 검출 정확도를 부여할 수 있다.
도 16은 에칭 제어를 위한 실시예 방법(1500)을 예시한다. 일부 실시예들에서, 방법(1500)의 동작들은 에칭 시스템, 예컨대, 에칭 시스템(1400)을 사용하여 수행될 수 있다. 일부 실시예들에서, 방법(1500)의 동작들은 에칭 시스템을 모니터링하는 제어기, 예컨대, 제어기(1406)에 의해 수행될 수 있다. 방법(1500)의 동작들은 원하는 에칭 정지 포인트를 검출하기 위한 직접 측정 방법들을 제공할 수 있다.
블록(1501)에서, 에칭이 시작될 수 있다. 예를 들어, 에칭될 반도체 디바이스는 탱크 내에 배치될 수 있고, 하나 이상의 실리콘 질화물 층들을 제거함으로써 디바이스를 에칭하기 위해 인산이 에칭 시스템의 탱크를 통해 순환될 수 있다.
블록(1502)에서, 고정된 체적의 인산 용액이 에칭 시스템으로부터 샘플링될 수 있다. 예를 들어, 샘플 라인은 100 cc와 같은 선택된 (예컨대, 미리결정된) 체적의 인산 용액으로 샘플 용기를 충전하도록 제어될 수 있다.
블록(1503)에서, 샘플의 중량이 결정될 수 있다. 예를 들어, 전자 저울(1404)은 선택된 체적의 인산 용액의 샘플의 중량을 결정할 수 있다.
선택적인 블록(1504)에서, 인산 용액 중의 실리콘 농도는 상기 제1 실시예에서 설명된 바와 같이 샘플 중량에 기초하여 계산될 수 있다. 대안적으로, 이러한 단계는 전술된 제2 실시예에서 생략될 수 있다.
결정 블록(1505)에서, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부가 결정된다. 제1 실시예에서, 실리콘 또는 실리콘 화합물 농도가 에칭 종료 포인트를 나타내는 임계 농도 값 이상인지 여부가 결정될 수 있다. 임계치는 원하는 실리콘 질화물의 에칭량, 즉 선택된 에칭 종료 포인트에 대응하도록 선택되는 실리콘 농도 값일 수 있다.
제2 실시예에서, 저울(1404)에 의해 측정된 중량(즉, 인산 용액(1402)의 중량 또는 인산 용액(1402)과 샘플 용기(1403)의 합쳐진 중량)이 룩업 테이블과 비교된다. 이러한 제2 실시예에서, 측정된 중량이 에칭 종료 포인트를 나타내는 룩업 테이블 내의 임계 중량 값 이상인지 여부가 결정될 수 있다.
에칭 종료 포인트를 나타내는 전술된 임계 값에 도달하지 않았거나 임계 값을 초과하지 않았다는 결정(즉, 결정 블록(1505) = "아니오")에 응답하여, 다른 샘플이 블록(1502)에서 취해질 수 있다. 이러한 방식으로, 인산 용액은 임계 값에 도달하거나 임계 값을 초과할 때까지 주기적으로 샘플링될 수 있다. 다양한 실시예들에서, 측정 간격 시간은 약 30 내지 60 초일 수 있다.
실리콘 농도가 임계치 이상이라는 결정(즉, 결정 블록(1505) = "예")에 응답하여, 에칭은 블록(1506)에서 정지될 수 있다. 이러한 방식으로, 3차원 메모리 디바이스와 같은 반도체 디바이스의 과도 에칭은, 에칭이 인산 용액(1402)의 측정된 중량에 기초하여 중단될 수 있기 때문에 회피될 수 있다. 실리콘 농도를 결정하기 위한 방법(1500)에서 샘플의 중량의 사용은 재현성이 +/-0.1 백만분율(ppm)이고 오차율이 0.2%인 에칭 공정을 제공할 수 있다.
예시적인 구조물들은 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각각의 워드 라인을 포함할 수 있거나, 그에 전기적으로 연결될 수 있다. 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀(전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 일부분으로서 구현된 바와 같음)은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀(다른 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 다른 부분으로서 구현된 바와 같음) 위에 위치될 수 있다. 실리콘 기판은 그 위에 위치된 메모리 디바이스를 위한 드라이버 회로(적어도 하나의 반도체 디바이스(700)의 서브세트로서 구현된 바와 같음)를 포함하는 집적 회로를 포함할 수 있다. 전기 전도성 층들(46)은 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 다음을 포함할 수 있다: 복수의 반도체 채널들(59, 11, 60) - 복수의 반도체 채널들(59, 11, 60) 각각의 적어도 하나의 단부 부분(60)은 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각각의 하나를 포함함 -; 및 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들로서 구현된 바와 같음). 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60) 중 각각의 하나에 인접하게 위치될 수 있다.
대안적인 실시예에서, 도 16과 관련하여 전술된 방법은 임의의 적합한 디바이스, 예컨대, 임의의 적합한 반도체 디바이스에서 에칭 종료 포인트를 결정하는 데 사용될 수 있다. 구체적으로, 본 방법은 임의의 적합한 로직 디바이스(예컨대, 트랜지스터 또는 트랜지스터 어레이) 또는 메모리 디바이스(예컨대, 2차원 NAND 메모리 디바이스, ReRAM 디바이스, 위상 변화 메모리 디바이스, SRAM 디바이스, DRAM 디바이스 등)에서 인산 용액을 사용한 실리콘 질화물 층 에칭의 종료 포인트를 결정하는 데 사용될 수 있다.
따라서, 도 16과 관련하여 전술된 본 개시내용의 일 태양에 따르면, 디바이스를 제조하는 방법은 인산 용액을 사용하여 실리콘 질화물 층(42)을 에칭하는 단계, 실리콘 질화물 층(42)을 에칭하는 데 사용되었던 고정된 양의 인산 용액(1402)으로 샘플 용기(1403)를 충전하는 단계, 고정된 양의 인산 용액을 함유하는 샘플 용기의 중량을 결정하는 단계, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계, 및 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 층(42)의 에칭을 정지하는 단계를 포함한다.
제1 실시예에서, 본 방법은 샘플 용기(403)의 결정된 중량에 기초하여 고정된 양의 인산 용액(402) 중의 실리콘 농도를 결정하는 단계, 및 실리콘 농도가 에칭 종료 포인트를 나타내는 임계 값에 대응하는 실리콘 농도의 값 이상인지 여부를 결정하는 단계를 추가로 포함한다. 제1 실시예에서, 실리콘 농도를 결정하는 단계는 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 결정된 중량의 일부분을 결정하는 단계, 및 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 결정된 중량의 일부분 및 실리콘의 중량의 백만분율에 기초하여 실리콘 농도를 결정하는 단계를 포함한다.
제2 실시예에서, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계는, 에칭 종료 포인트를 나타내는 임계 값에 대응하는 중량의 저장된 값과 샘플 용기의 결정된 중량을 비교하는 단계, 및 결정된 중량이 에칭 종료 포인트를 나타내는 임계 값에 대응하는 중량의 저장된 값 이상인지 여부를 결정하는 단계를 포함한다.
일 실시예에서, 샘플 용기 내의 고정된 양의 인산 용액은 100℃ 초과의 온도에서 실리콘 질화물 층(42)을 에칭하는 데 사용된다. 도 15에 도시된 일 실시예에서, 본 방법은 실리콘 질화물 층을 에칭하는 데 사용되는 인산 용액의 적어도 일부분을, 기판(9, 10) 위의 실리콘 질화물 층(42)을 포함하는 탱크의 메인 부분(1401)으로부터 탱크의 적어도 하나의 오버플로우 부분(1415)으로 제공하는 단계, 및 탱크의 적어도 하나의 오버플로우 부분(1415)으로부터 샘플 용기(1403) 내로 인산 용액의 적어도 제1 부분을 제공하는 단계를 추가로 포함한다. 본 방법은 펌프(1408)를 사용하여 라인들(1419, 1418)을 통해 탱크의 적어도 하나의 오버플로우 부분(1415)으로부터 탱크의 메인 부분(1401) 내로 인산 용액의 제2 부분을 재순환시키는 단계를 추가로 포함한다.
일 실시예에서, 디바이스는 3차원 메모리 디바이스를 포함하고, 실리콘 질화물 층(42)은 절연 층들(32) 및 실리콘 질화물 희생 층들(42)의 교번하는 스택으로 기판(9, 10) 위에 위치된다. 본 방법은 도 6에 도시된 바와 같이 교번하는 스택 내에 수직 반도체 채널(60) 및 메모리 필름(50)을 포함하는 메모리 스택 구조물들(55)을 형성하는 단계, 도 7a 및 도 7b에 도시된 바와 같이 교번하는 스택을 통해 트렌치(79)를 형성하는 단계, 인산 용액을 사용하여 트렌치를 통해 실리콘 질화물 희생 층들(42)을 선택적으로 에칭하는 단계, 실리콘 질화물 희생 층들(42)을 에칭하는 데 사용되었던 고정된 양의 인산 용액(402)으로 샘플 용기(403)를 충전하는 단계, 샘플 용기의 중량을 결정하는 단계, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하는 단계, 도 8에 도시된 바와 같이 절연 층들(32) 사이에 리세스들(43)을 남기기 위해, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 희생 층들의 에칭을 정지하는 단계, 및 도 10 내지 도 11c에 도시된 바와 같이 전기 전도성 층들로 리세스들을 충전하는 단계를 추가로 포함한다.
도 15에 예시된 실시예에 따르면, 인산 습식 에칭 시스템은 에치 탱크(1401, 1415), 에치 탱크 내에서 실리콘 질화물 층을 에칭하는 데 사용되는 고정된 양의 인산 용액(1402)으로 샘플 용기(1403)를 충전하도록 구성되는 샘플 라인(1420), 고정된 양의 인산을 함유하는 샘플 용기의 중량을 결정하도록 구성되는 저울(1404), 및 유선 또는 무선 연결을 통해 저울(1404)에 연결된 제어기(1405)를 포함한다. 제어기는, 결정된 중량에 기초하여 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였는지 여부를 결정하고, 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 임계 값을 초과하였다는 결정에 응답하여 실리콘 질화물 층의 에칭을 정지하도록 구성된다.
제어 요소들 또는 제어기들은 프로세서들, 메모리, 및 특정 기능들을 수행하기 위한 명령어들로 프로그래밍된 다른 컴포넌트들을 포함하는 컴퓨팅 디바이스들(예컨대, 컴퓨터)을 사용하여 구현될 수 있거나, 명시된 기능들을 수행하도록 설계된 프로세서들에서 구현될 수 있다. 프로세서는 본 명세서에서 설명되는 다양한 실시예들의 기능들을 포함한 다양한 기능들을 수행하기 위한 소프트웨어 명령어들(애플리케이션들)에 의해 구성될 수 있는 임의의 프로그래밍가능 마이크로프로세서, 마이크로컴퓨터 또는 다중 프로세서 칩 또는 칩들일 수 있다. 일부 컴퓨팅 디바이스들에서, 다중 프로세서들이 제공될 수 있다. 전형적으로, 소프트웨어 애플리케이션들은 그들이 액세스되고 프로세서 내에 로딩되기 전에 내부 메모리에 저장될 수 있다. 일부 컴퓨팅 디바이스들에서, 프로세서는 애플리케이션 소프트웨어 명령어들을 저장하기에 충분한 내부 메모리를 포함할 수 있다.
본 명세서에 개시된 실시예들과 관련하여 기술된 다양한 예시적인 로직 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양측 모두의 조합들로서 구현될 수 있다. 하드웨어 및 소프트웨어의 이러한 호환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 대체적으로 그들의 기능의 관점에서 전술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 전체 시스템에 부과되는 특정 애플리케이션 및 설계 제약들에 의존한다. 숙련자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 그러한 구현 결정들은 본 개시내용의 범주로부터 벗어나게 하는 것으로 해석되지 않아야 한다.
본 명세서에서 개시된 태양들과 관련하여 기술된 다양한 예시적인 로직들, 논리 블록들, 모듈들, 및 회로들을 구현하기 위해 사용되는 하드웨어는 범용 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 기술된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는, 또한, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 연동하는 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성과 같은 컴퓨팅 디바이스들의 조합으로서 구현될 수 있다. 대안적으로, 일부 블록들 또는 방법들은 주어진 기능에 특정적인 회로부에 의해 수행될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스를 제조하는 방법으로서,
    기판 위에 절연 층들 및 실리콘 질화물 희생 층들의 교번하는 스택을 형성하는 단계;
    상기 교번하는 스택 내에 수직 채널 및 메모리 필름을 포함하는 메모리 스택 구조물들을 형성하는 단계;
    상기 교번하는 스택을 통해 트렌치를 형성하는 단계;
    인산 용액을 사용하여 상기 트렌치를 통해 상기 실리콘 질화물 희생 층들을 선택적으로 에칭하는 단계;
    상기 실리콘 질화물 희생 층들을 에칭하는 데 사용되었던 고정된 양의 상기 인산 용액으로 샘플 용기를 충전하는 단계;
    상기 고정된 양의 인산 용액을 함유하는 상기 샘플 용기의 중량을 결정하는 단계;
    상기 결정된 중량에 기초하여 상기 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 상기 임계 값을 초과하였는지 여부를 결정하는 단계;
    상기 절연 층들 사이에 리세스들을 남기기 위해, 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 도달하였거나 상기 임계 값을 초과하였다는 결정에 응답하여 상기 실리콘 질화물 희생 층들의 에칭을 정지하는 단계; 및
    전기 전도성 층들로 상기 리세스들을 충전하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 결정된 중량에 기초하여 상기 고정된 양의 인산 용액 중의 실리콘 농도를 결정하는 단계; 및
    상기 실리콘 농도가 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 실리콘 농도의 값 이상인지 여부를 결정하는 단계를 추가로 포함하는, 방법.
  3. 제2항에 있어서, 상기 실리콘 농도를 결정하는 단계는,
    상기 실리콘 질화물 희생 층들의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분을 결정하는 단계; 및
    상기 실리콘 질화물 희생 층들의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분 및 실리콘의 중량의 백만분율에 기초하여 상기 실리콘 농도를 결정하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 결정된 중량에 기초하여 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 도달하였거나 상기 임계 값을 초과하였는지 여부를 결정하는 단계는,
    상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 중량의 저장된 값과 상기 결정된 중량을 비교하는 단계; 및
    상기 결정된 중량이 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 중량의 저장된 값 이상인지 여부를 결정하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 샘플 용기 내의 상기 고정된 양의 인산 용액은 100℃ 초과의 온도에서 상기 실리콘 질화물 희생 층들을 에칭하는 데 사용되는, 방법.
  6. 제1항에 있어서, 상기 실리콘 질화물 희생 층들을 에칭하는 데 사용되는 상기 인산 용액의 적어도 일부분을, 기판 위의 상기 실리콘 질화물 희생 층들을 포함하는 탱크의 메인 부분으로부터 상기 탱크의 적어도 하나의 오버플로우 부분으로 제공하는 단계를 추가로 포함하는, 방법.
  7. 제6항에 있어서, 상기 탱크의 적어도 하나의 오버플로우 부분으로부터 상기 샘플 용기 내로 상기 인산 용액의 적어도 제1 부분을 제공하는 단계를 추가로 포함하는, 방법.
  8. 제7항에 있어서, 펌프를 사용하여 상기 탱크의 적어도 하나의 오버플로우 부분으로부터 상기 탱크의 메인 부분 내로 상기 인산 용액의 제2 부분을 재순환시키는 단계를 추가로 포함하는, 방법.
  9. 디바이스를 제조하는 방법으로서,
    인산 용액을 사용하여 실리콘 질화물 층을 에칭하는 단계;
    상기 실리콘 질화물 층을 에칭하는 데 사용되었던 고정된 양의 상기 인산 용액으로 샘플 용기를 충전하는 단계;
    상기 고정된 양의 인산 용액을 함유하는 상기 샘플 용기의 중량을 결정하는 단계;
    상기 결정된 중량에 기초하여 상기 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 상기 임계 값을 초과하였는지 여부를 결정하는 단계; 및
    상기 에칭 종료 포인트를 나타내는 상기 임계 값에 도달하였거나 상기 임계 값을 초과하였다는 결정에 응답하여 상기 실리콘 질화물 층의 에칭을 정지하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 결정된 중량에 기초하여 상기 고정된 양의 인산 용액 중의 실리콘 농도를 결정하는 단계; 및
    상기 실리콘 농도가 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 실리콘 농도의 값 이상인지 여부를 결정하는 단계를 추가로 포함하는, 방법.
  11. 제10항에 있어서, 상기 실리콘 농도를 결정하는 단계는,
    상기 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분을 결정하는 단계; 및
    상기 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분 및 실리콘의 중량의 백만분율에 기초하여 상기 실리콘 농도를 결정하는 단계를 포함하는, 방법.
  12. 제9항에 있어서, 상기 결정된 중량에 기초하여 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 도달하였거나 상기 임계 값을 초과하였는지 여부를 결정하는 단계는,
    상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 중량의 저장된 값과 상기 결정된 중량을 비교하는 단계; 및
    상기 결정된 중량이 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 중량의 저장된 값 이상인지 여부를 결정하는 단계를 포함하는, 방법.
  13. 제9항에 있어서, 상기 샘플 용기 내의 상기 고정된 양의 인산 용액은 100℃ 초과의 온도에서 상기 실리콘 질화물 층을 에칭하는 데 사용되는, 방법.
  14. 제9항에 있어서,
    상기 실리콘 질화물 층을 에칭하는 데 사용되는 상기 인산 용액의 적어도 일부분을, 기판 위의 상기 실리콘 질화물 층을 포함하는 탱크의 메인 부분으로부터 상기 탱크의 적어도 하나의 오버플로우 부분으로 제공하는 단계; 및
    상기 탱크의 적어도 하나의 오버플로우 부분으로부터 상기 샘플 용기 내로 상기 인산 용액의 적어도 제1 부분을 제공하는 단계를 추가로 포함하는, 방법.
  15. 제14항에 있어서, 펌프를 사용하여 상기 탱크의 적어도 하나의 오버플로우 부분으로부터 상기 탱크의 메인 부분 내로 상기 인산 용액의 제2 부분을 재순환시키는 단계를 추가로 포함하는, 방법.
  16. 인산 습식 에칭 시스템으로서,
    에치 탱크;
    상기 에치 탱크 내에서 실리콘 질화물 층을 에칭하는 데 사용되는 고정된 양의 인산 용액으로 샘플 용기를 충전하도록 구성되는 샘플 라인;
    상기 고정된 양의 인산을 함유하는 상기 샘플 용기의 중량을 결정하도록 구성되는 저울(scale); 및
    상기 저울에 연결되는 제어기를 포함하고, 상기 제어기는
    상기 결정된 중량에 기초하여 상기 에칭 종료 포인트를 나타내는 임계 값에 도달하였거나 상기 임계 값을 초과하였는지 여부를 결정하고;
    상기 에칭 종료 포인트를 나타내는 상기 임계 값에 도달하였거나 상기 임계 값을 초과하였다는 결정에 응답하여 상기 실리콘 질화물 층의 에칭을 정지하도록 구성되는, 시스템.
  17. 제16항에 있어서, 상기 제어기는,
    상기 결정된 중량에 기초하여 상기 고정된 양의 인산 용액 중의 실리콘 농도를 결정하고;
    상기 실리콘 농도가 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 실리콘 농도의 값 이상인지 여부를 결정하도록 추가로 구성되는, 시스템.
  18. 제17항에 있어서, 상기 제어기는
    상기 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분을 결정하고;
    상기 실리콘 질화물 층의 에칭으로부터 생성된 실리콘에 기인하는 상기 결정된 중량의 일부분 및 실리콘의 중량의 백만분율에 기초하여 상기 실리콘 농도를 결정함으로써 상기 실리콘 농도를 결정하도록 구성되는, 시스템.
  19. 제16항에 있어서, 상기 제어기는,
    상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 중량의 저장된 값과 상기 결정된 중량을 비교하고;
    상기 결정된 중량이 상기 에칭 종료 포인트를 나타내는 상기 임계 값에 대응하는 상기 중량의 저장된 값 이상인지 여부를 결정하도록 추가로 구성되는, 시스템.
  20. 제16항에 있어서, 상기 저울은 전자 저울인, 시스템.
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