KR20210069072A - 낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치 - Google Patents

낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치 Download PDF

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KR20210069072A
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Abstract

낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치에 있어서, 해당 회로는, 제1회로(21)-상기 제1회로(21)의 입력단은 낙뢰 서지 보호회로의 입력단에 연결되어 역률 보상 주전력 토폴로지회로의 제1단계 낙뢰 서지 보호를 실행하도록 설정됨-; 제2회로(22)-상기 제2회로(22)의 입력단은 상기 제1회로(21)의 출력단에 연결되고, 상기 제2회로(22)의 출력단은 주전력 토폴로지회로의 입력단에 연결되도록 설정되며, 상기 제2회로(22)는 주전력 토폴로지회로의 제2단계 낙뢰 서지 보호를 실행하도록 설정됨-; 를 포함하되, 여기서, 제1회로(21) 및 제2회로(22)는 모두 배리스터 및 가스 방전관을 포함한다.

Description

낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치
본 출원은 2018년 9월 29일 토요일에 중국특허청에 제출된 출원번호가 201811152193.7인 중국특허출원의 우선권을 주장하는 바, 해당 출원의 전부 내용은 참조로서 본 출원에 포함된다.
본 출원은 통신분야에 관한 것이며, 예를 들어, 낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치에 관한 것이다.
스위칭 전원은 통신 전원 시스템의 핵심 구성요소이며, 통신 기지국 또는 통신 유닛의 통신 기기에 대해 전력을 공급한다. 기술이 발전함에 따라 관련기술의 통신용 스위칭 전원에 대한 요구는 교류 및 고압직류 입력이 호환되어야 하며, 이 중 고압직류 입력의 전압은 최대 400V 이상이 될 수 있어 종래의 교류 낙뢰 회로에서는 고압직류 입력 환경이 호환되기 어렵다.
도 1은 관련기술의 교류 및 직류 입력 조건 하에서 스위칭 전원의 낙뢰 서지 보호회로의 개략도이며, 도 1에서 스위칭 전원의 역률 보상(Power Factor Correction, PFC) 주전력 토폴로지회로를 예로 들어 설명하였으나, 실제 응용에서 주전력 토폴로지회로는 PFC 주전력 토폴로지회로 외에 다른 유형의 토폴로지회로일 수도 있다. 도 1에서, 해당 회로에 사용되는 배리스터(varistor)의 동작 전압은 종래의 AC 입력 조건의 배리스터보다 높으며 따라서 잔류 전압도 훨씬 높아진다. 높은 잔류 전압은 주전력 토폴로지회로의 버스 커패시터와 금속-산화물-반도체(Metal Oxide Semiconductor, MOS)트랜지스터에 매우 큰 전압 응력을 유발하여 버스 커패시터의 수명을 줄이거나 버스 커패시터를 손상시킬 수 있고, 더욱이 MOS 트랜지스터를 손상시킬 수 있으며, 이는 MOS 트랜지스터의 내충격 성능이 버스 커패시터보다 훨씬 약하기 때문이다.
관련기술의 교류 및 직류 입력 스위칭 전원에서, PFC 주전력 토폴로지에는 브리지 토폴로지, 브리지 없는 토폴로지, 토템폴 토폴로지 및 조합 변환 토폴로지 등이 포함되며, 이러한 전력 토폴로지회로에서 종래의 보호방법은 낙뢰 보호 및 서지 보호 다이오드를 추가하여 배리스터가 낙뢰 및 서지 에너지의 대부분을 흡수한 후 보호회로의 잔류 전압이 서지 보호 다이오드를 통해 버스 커패시터에 유도되어 주전력 토폴로지회로가 충격에 의해 손상되는 것을 방지하며, 해당 서지 보호 다이오드는 하나 또는 복수 개의 다이오드로 실현될 수 있다.
위의 설명으로부터 알다시피, 종래의 교류 입력 하의 낙뢰 서지 보호회로는 교류 및 직류 입력이 호환되는 환경에서 매우 높은 잔류 전압이 생성되어 낙뢰 보호 및 서지 보호 다이오드를 통해 잔류 전압을 버스 커패시터에 유도할 필요가 있으며, 이때 충분히 큰 버스 커패시터가 있어야만 높은 잔류 전압을 흡수하여 MOS 트랜지스터 및 버스 커패시터에서 생성되는 전압 응력을 감소할 수 있고 스위칭 전원의 신뢰성을 향상시킬 수 있지만, 충분히 큰 버스 커패시터는 차지하는 공간이 크고 비용이 높으므로 일반적으로 실행되기 어렵다. 또한, 종래의 낙뢰 서지 보호회로는 교류 및 직류 입력 환경에서 보호 사각지대가 존재하므로 스위칭 전원을 충분히 보호하지 못하는 문제가 존재한다.
관련기술에 존재하는 이와 같은 문제에 대해 아직 효과적인 해결방안은 제시되지 않았다.
관련기술의 낙뢰 서지 보호회로는 잔류 전압이 높아 낙뢰 보호 및 서지 보호 다이오드를 통해 잔류 전압을 버스 커패시터에 유도할 필요가 있으며, 이때 충분히 큰 버스 커패시터가 있어야만 높은 잔류 전압을 흡수하여 MOS 트랜지스터 및 버스 커패시터에서 잔류 전압이 생성하는 전압 응력을 감소할 수 있고 스위칭 전원의 신뢰성을 향상시킬 수 있지만, 충분히 큰 버스 커패시터는 차지하는 공간이 크고 비용이 높으므로 일반적으로 실행되기 어려운 문제가 존재한다. 본 출원 실시예는 낙뢰 서지 보호회로, 방법, 시스템, 저장매체 및 전자장치를 제공하여 관련기술에 존재하는 상기와 같은 문제를 해결한다. 또한, 종래의 낙뢰 서지 보호회로가 교류 및 직류 입력 환경에서 보호 사각지대가 존재하여 스위칭 전원에 대해 충분한 보호를 제공하지 못하는 문제도 해결한다.
본 출원의 일 실시에에서 제공한 낙뢰 서지 보호회로는, 제1 회로 및 제2회로를 포함하고; 상기 제1회로의 입력단은 상기 낙뢰 서지 보호회로의 입력단이고, 주전력 토폴로지회로의 제1단계 낙뢰 서지 보호를 실행하도록 설정되며; 상기 제2회로의 입력단은 상기 제1회로의 출력단에 연결되고, 상기 제2회로의 출력단은 상기 주전력 토폴로지회로의 입력단에 연결되도록 설정되며, 상기 제2회로는 상기 주전력 토폴로지회로의 제2단계 낙뢰 서지 보호를 실행하도록 설정되며; 여기서 상기 제1회로와 상기 제2회로는 모두 배리스터 및 가스방전관을 포함한다.
본 출원의 일 실시에에서 따르면, 상기 낙뢰 서지 보호회로에 적용되는 낙뢰 서지 보호방법을 제공하였으며, 상기 낙뢰 서지 보호방법은, 상기 제1회로를 이용하여 상기 주전력 토폴로지회로에 대해 상기 제1단계 낙뢰 서지 보호를 실행하는 단계; 상기 제2회로를 이용하여 상기 주전력 토폴로지회로에 대해 제2단계 낙뢰 서지 보호를 실행하는 단계; 를 포함한다.
본 출원의 일 실시에에 따르면, 낙뢰 서지 보호장치 및 상기 낙뢰 서지 보호장치에 연결된 주전력 토폴로지회로를 포함하는 낙뢰 서지 보호시스템을 제공하였으며, 상기 낙뢰 서지 보호장치는 상기 낙뢰 서지 보호회로를 포함한다.
본 출원의 다른 일 실시에에 따르면, 컴퓨터 프로그램이 저장되어 있는 저장매체를 더 제공하였으며, 상기 컴퓨터 프로그램은 작동될 때, 상기 낙뢰 서지 보호방법을 실행하도록 설정된다.
본 출원의 다른 일 실시예에 따르면, 메모리 및 프로세서를 포함하는 전자장치를 더 제공하였으며, 상기 메모리에는 컴퓨터 프로그램이 저장되어 있고, 상기 프로세서는 상기 컴퓨터 프로그램을 작동하여 상기 낙뢰 서지 보호방법을 실행하도록 설정된다.
본 출원을 통해, 낙뢰 서지 보호를 진행할 때 여러 단계의 낙뢰 서지 보호회로를 결합하여 잔류 전압을 낮추고, 또한 여러 단계의 낙뢰 서지 보호회로는 모두 배리스터와 가스방전관 회로를 포함하므로, 낙뢰 보호 및 서지 보호 다이오드를 사용하여 잔류 전압을 버스 커패시터에 유도할 필요가 없게 되며, 따라서 낙뢰 보호 및 서지 보호 다이오드를 제거할 수 있어 버스 커패시터의 용량을 줄이고 스위칭 전원의 전력 밀도를 높이고 비용을 줄이며 스위칭 전원의 낙뢰 서지 보호의 신뢰성 목적을 향상시킨다.
도 1은 관련기술에서의 스위칭 전원의 낙뢰 보호회로의 개략도이다.
도 2는 본 출원 실시예에서 제공한 낙뢰 서지 보호회로의 개략도이다.
도 3은 본 출원 실시예에서 제공한 제1회로(21)의 구조 개략도이다.
도 4는 본 출원 실시예에서 제공한 다른 낙뢰 서지 보호회로의 개략도이다.
도 5는 본 출원의 실시예서 제공한 제2회로(22)의 구조 개략도이다.
도 6은 본 출원 실시예에서 제공한 다른 제2회로(22)의 구조 개략도이다.
도 7은 본 출원 실시예에서 제공한 다른 제2회로(22)의 구조 개략도이다.
도 8은 본 출원의 실시예서 제공한 제3회로(23)의 구조 개략도이다.
도 9는 본 출원 실시예에서 제공한 다른 제3회로(23)의 구조 개략도이다.
도 10은 본 출원의 실시예서 제공한 전체 토폴로지이다.
도 11은 본 출원 실시예에서 제공한 낙뢰 서지 보호방법의 흐름도이다.
이하, 도면을 참조하고 실시예를 결합하여 본 출원을 설명한다.
본 출원의 명세서, 청구범위 및 상기 도면 중의 "제1", "제2" 등 용어들은 유사한 대상을 구별하기 위해 사용되며, 특정된 순서 또는 선후순서를 설명하기 위해 사용되는 것은 아니다.
관련기술에 존재하는 문제를 해결하기 위해, 본 출원 실시예는 낙뢰 서지 보호회로를 제공하였으며, 도 2에 도시된 바와 같이, 해당 회로는 제1회로(21) 및 제2회로(22)를 포함한다. 일 실시예에서, 제1회로(21)의 입력단은 해당 낙뢰 서지 보호회로의 입력단이고, 주전력 토폴로지회로의 제1단계 낙뢰 서지 보호를 실행하도록 설정되며; 제2회로(22)의 입력단은 제1회로(21)의 출력단에 연결되고, 해당 제2회로(22)의 출력단은 상기 주전력 토폴로지회로의 입력단에 연결되도록 설정되며, 해당 제2회로(22)는 주전력 토폴로지회로의 제2단계 낙뢰 서지 보호를 실행하도록 설정된다. 일 실시예에서, 상기 제1회로(2) 및 제2회로(22)는 모두 배리스터 및 가스방전관을 포함한다. 일 실시예에서, 제1회로(21)의 구조는 관련기술의 회로 구조를 채택할 수 있고, 해당 제1회로(21)는 제1단계 차동 및 공통모드 낙뢰 서지 보호회로이고, 해당 제1회로는 입력단에 위치하여 차동 및 공통모드 낙뢰 서지 보호를 실현한다. 제1회로(21)의 구조는 도 3을 참조할 수 있으며, 해당 제1회로(21)는 배리스터 및 가스방전관으로 구성되며, 여러 소자 간의 연결 관계는 도 3을 참조할 수 있다. 일 실시예에서, 제1회로(21)의 여러 소자의 값은 실제 상황에 따라 선택할 수 있으며, 후속 사용 과정에서 영활하게 조절할 수 있고, 예를 들어, 도 3에서 배리스터 RV2 및 Rv3은 가스방전관 Fv1에 직렬되어 L(V+)-PE 및 N(V-)-PE의 공통모드 낙뢰 보호 및 서지 보호를 각각 실현한다. 일 실시예에서, RV1은 L(V+)--N(V-) 간의 차동모드 낙뢰 보호 및 서지 보호를 실현하고, 차동모드 인덕터 L1은 디커플링 코일로 사용된다. L1은 차동모드 인덕터를 포함하지만 이에 한정되지 않으며, 공통모드 인덕터로 대체할 수도 있다. 제2회로(22)는 제2단계 차동모드 낙뢰 서지 보호회로이며, 배리스터와 가스방전관을 직렬하여 차동모드 낙뢰 서지 보호를 실현한다. 제2회로(22)의 구조에 대해서는, 본 문서의 후속 실시예에서 설명하기로 한다.
상기 실시예를 통해 낙뢰 서지 보호를 진행할 때 여러 단계 낙뢰 서지 보호회로를 결합하여 잔류 전압을 낮추고, 여러 단계 낙뢰 서지 보호회로는 모두 배리스터 및 가스방전관을 포함하는 회로이므로, 낙뢰 보호 다이오드 및 서지 보호 다이오드를 이용하여 잔류 전압을 버스 커패시터로 유도할 필요가 없고, 대용량의 버스 커패시터를 이용하여 잔류 전압을 흡수할 필요도 없으며, 따라서 스위칭 전원의 전력 밀도를 높이고 비용을 절감하며, 스위칭 전원의 낙뢰 서지 보호의 신뢰성을 향상시킨다.
일 실시예에서, 상기 낙뢰 서지 보호회로는 제1회로(21) 및 제2회로(22)를 포함하는 외에, 제3회로(23) 및 주전력 제어회로(24)를 더 포함하며, 도 4를 참조할 수 있다. 도 4에 도시된 바와 같이, 제3회로(23)의 입력단은 제2회로(22)의 출력단에 연결되고, 해당 제3회로(23)는 제2회로(22)의 출력단의 임펄스 전기 신호를 검출하도록 설정되며; 상기 주전력 제어회로(24)의 입력단은 제3회로(23)의 출력단에 연결되고, 해당 주전력 제어회로(24)의 출력단은 주전력 토폴로지회로에 연결되도록 설정되며, 해당 주전력 제어회로(24)는 상기 임펄스 전기 신호에 따라 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어하도록 설정된다(예를 들어, 임펄스 전기 신호가 너무 큰 경우, MOS 트랜지스터의 구동을 차단한다). 본 실시예에서, 제3회로(23)가 비정상적인 고전압 또는 비정상적인 대전류 신호를 검출하면, 주전력 제어회로(24)를 통해 주전력 토폴로지회로의 MOS 트랜지스터의 구동을 직접 차단하여 스위칭 전원의 낙뢰 서지 보호 기능을 향상시킬 수 있다. 본 실시예에서, 제3회로(23) 및 주전력 제어회로(24)는 주전력 토폴로지회로에 직렬되어 임펄스 전류 또는 전압의 검출을 실현하고, MOS 트랜지스터의 구동 제어를 실현할 수 있다.
일 실시예에서, 상기 낙뢰 서지 보호회로는 제1인덕터 및 제2인덕터(도 10의 인덕터 L1 및 인덕터 L2를 참조)를 더 포함하며, 해당 제1인덕터는 제1회로(21)와 제2회로(22) 사이에 위치하고, 해당 제2인덕터는 제2회로(22)와 주전력 토폴로지회로 사이에 위치한다. 일 실시예에서, 해당 제2회로(22)는 제1배리스터 및 제1가스방전관을 포함한다. 일 실시예에서, 상기 제1배리스터의 제1단은 제1인덕터 및 제2인덕터에 연결되고, 제1가스방전관의 제1단은 제1배리스터의 제2단에 연결되며, 제1가스방전관의 제2단은 주전력 토폴로지회로의 입력단에 연결된다. 즉, 제1배리스터와 제1가스방전관 사이는 직력 연결된다.
이하, 도면을 결합하여 제2회로(22)의 구조에 대해 설명한다.
일 실시예에서, 제2회로(22)에 포함된 제1가스방전관의 개수는 하나 또는 복수 개이며, 제1가스방전관의 개수가 복수 개일 경우, 복수 개의 제1가스방전관을 직렬하여 사용한다.
일 실시예에서, 제2회로(22)가 하나의 가스방전관만을 포함할 경우, 해당 제2회로(22)의 구조는 도 5를 참조할 수 있다. 일 실시예에서, 도 5 중의 RV4는 제1배리스터이고, FV2는 제1가스방전관이며, 도 5에서, RV4는 FV2에 직렬되어 제1회로(21) 중의 RV1의 잔류 전압을 낮추도록 설정되어, 제2회로(22)의 후단에 연결된 버스 커패시터 및 MOS 트랜지스터의 전압 응력을 낮추고, 스위칭 전원의 낙뢰 서지 보호의 신뢰성을 향상시킨다. 인덕터 L2는 회로의 승압 인덕터로 사용되는 한편, RV4 직렬 가스방전관 FV2의 디커플링 인덕터로 사용될 수 있으며, 해당 디커플링 인덕터는 승압 인덕터에 한정되지 않고, 차동모드 인덕터 또는 공통모드 인덕터를 디커플링 인덕터로 사용할 수도 있다.
제2회로(22)가 두 개의 가스방전관을 포함할 경우, 해당 제2회로(22)의 구조는 도 6을 참조할 수 있다. 일 실시예에서, 도 6 중, RV4는 제1배리스터이고, FV2 및 FV3는 두 개의 제1가스방전관이며, 또한, 제2회로(22)에 복수 개의 가스방전관이 포함될 경우, 제1배리스터에 직접 연결되지 않은 제1가스방전관은 모두 하나의 제1커패시터와 각각 병렬되고, 복수 개의 제1커패시터의 제1단은 상기 복수의 제1가스방전관과 각각 연결되며, 복수 개의 제1커패시터의 제2단은 상기 주전력 토폴로지회로의 입력단과 각각 연결되며; 제2회로(22)에 더 많은 가스방전관이 포함될 경우, 해당 제2회로(22)의 구조는 도 7을 참조할 수 있다. 일 실시예에서, 도 7 중 RV4는 제1배리스터이고, FV2-FVn는 더 많은 가스방전관이다. 즉, 복수 개의 제1가스방전관들은 직렬연결되어 가스방전관 그룹을 구성하고, 해당 가스방전관 그룹에서 제1배리스터에 연결된 제1가스방전관 이외의 나머지 제1가스방전관은 각각 하나의 제1커패시터(즉, 도 7의 C2-Cn)와 병렬된다. 본 실시예에서, 복수 개의 직렬된 제1가스방전관은 제2인덕터(예를 들어, 승압 인덕터 또는 기타 유형의 인덕터이며, 설계시 합리적인 소자 파라미터를 통해 선택할 수 있음)와 결합하여 디커플링 작용을 실현할 수 있고, 복수 개의 직렬된 제1가스방전관은 제1단계 낙뢰 보호회로(즉, 전술한 제1회로(21))와 결합하여 보호 사각지대를 감소하고 잔류 전압을 줄이는 작용을 실현할 수 있다.
일 실시예에서, 제3회로(23)는 승압 인덕터 임펄스 전류 또는 전압 검출 회로 모듈일 수 있고, 해당 회로는 전력 인덕터에 보조 권선을 추가하여 임펄스 전류 또는 전압 검출을 실현할 수 있으며; 변류기 또는 홀센서를 통해 임펄스 전류 또는 전압 검출을 실현할 수도 있다. 이하, 해당 제3회로(23)의 구조에 대해 설명한다.
일 실시예에서, 상기 낙뢰 서지 보호회로는 제2인덕터(전술한 제2인덕터와 같으며, 도 10의 L2를 참조할 수 있음)를 더 포함하고, 해당 제2인덕터는 제2회로(22)와 주전력 토폴로지회로 사이에 위치하며, 해당 제3회로(23)의 구조는 이하 구조 중 하나를 포함한다.
구조 1: 도 8에 도시된 바와 같이, 해당 제3회로(23)는 제1권선(도 8의 부가권선에 대응), 제1저항(도 8의 R1에 대응), 제2저항(도 8의 R2에 대응), 제3저항(도 8의 R3에 대응), 제4저항(도 8의 R4에 대응) 및 제1비교기(도 8의 U1에 대응)를 포함한다. 일 실시예에서, 해당 제1권선과 제2인덕터는 커플링되고, 제1권선의 제1단은 제1저항의 제1단에 연결되고, 제1권선의 제2단은 제2저항의 제1단에 연결되며, 제1저항의 제2단과 제2저항의 제2단은 모두 제1비교기의 입력단의 제1단에 연결되고, 제3저항의 제1단과 제4저항의 제1단은 모두 제1비교기의 입력단의 제2단에 연결되며, 제3저항의 제2단은 출력전압으로 설정되고, 제4저항의 제2단은 접지되며, 제1비교기의 출력단은 주전력 제어회로에 연결된다. 일 실시예에서, 해당 제1비교기는 연산 결과에 따라 논리 신호를 출력하여 주전력 제어회로(도 8의 PFC 주전력 제어회로에 대응하며, PFC 주전력 제어회로는 PFC 주전력 토폴로지회로를 제어하도록 설정된 회로이며, 실제 응용에서 주전력 토폴로지회로는 PFC 주전력 토폴로지회로를 제외한 기타 유형의 주전력 토폴로지회로일 수 있으며, 이에 상응한 주전력 제어회로 또한 기타 유형의 주전력 토폴로지회로에 대응하는 제어회로일 수 있으며, 후술하는 기타 도면도 유사함)를 지시하여 대응하는 동작을 실행한다. 도 8에서, 승압 인덕터 L2에 보조 권선을 추가하여 임펄스 전류 또는 전압을 검출한 다음 저항분압을 통해 신호를 검출하고, U1 비교기를 사용하여 신호를 주전력 제어회로에 전달하여 회로 MOS 트랜지스터의 구동을 제때에 차단하여 MOS 트랜지스터의 신뢰성을 향상시킨다. 인덕터 L2는 승압 인덕터를 포함하지만 이에 한정되지 않으며, 낙뢰 보호회로에서 디커플링 인덕터로 사용되는 차동모드 인덕터 또는 공통모드 인덕터일 수도 있다. 해당 임펄스 전류 또는 전압 검출 모듈은 비교기를 사용하여 비정상적으로 큰 전압 신호를 검출하는 것을 포함하지만 이에 한정되지 않으며, 제어기 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)를 사용하여 비정상적으로 큰 전압 신호를 샘플링할 수도 있다.
구조 2: 도 9에 도시된 바와 같이, 상기 제3회로(23)는 센서(예를 들어, 도 9의 홀센서, 그러나 본 실시예의 센서는 홀센서에 한정되지 않고, 변류기와 같은 기타 센서를 더 포함할 수 있으며, 임펄스 전기 신호(임펄스 전압 신호 및/또는 임펄스 전류 신호)를 검출하기 위해 센서의 설계를 변경할 수 있으며, 임펄스 전기 신호를 주전력 제어회로에 보내어 주전력 토폴로지회로의 MOS 트랜지스터 구동 신호를 제때에 차단함), 제5저항(도 9의 R1에 대응), 제6저항(도 9의 R2에 대응), 제7저항(도 9의 R3에 대응), 제8저항(도 9의 R4에 대응) 및 제2비교기(도 9의 U1에 대응)를 포함한다. 일 실시예에서, 센서의 제1단은 제3회로의 입력단이고, 센서의 제2단은 제2인덕터에 연결되며, 센서의 제3단은 제5저항의 제1단에 연결되고, 제5저항의 제2단과 제6저항의 제2단은 모두 제2비교기의 입력단의 제1단에 연결되고, 제6저항의 제1단은 접지되며, 제7저항의 제1단과 제8저항의 제1단은 모두 제2비교기의 입력단의 제2단에 연결되며, 제7저항의 제2단은 출력 전압으로 설정되고, 제8저항의 제2단은 접지되며, 제2비교기의 출력단은 주전력 제어회로에 연결된다.
일 실시에에서, 상기 제1인덕터는 차동모드 인덕터 및 공통모드 인덕터 중의 하나를 포함한다.
일 실시에에서, 상기 제2인덕터는 승압 인덕터, 차동모드 인덕터 및 공통모드 인덕터 중의 하나를 포함한다.
도 10는 상기 제1회로(21), 제2회로(22), 제3회로(23), 주전력 제어회로(24) 및 주전력 토폴로지회로(즉, 도 10의 VT1-VT4 및 C1로 구성된 회로)로 구성된 토폴로지 도이며, 서지 보호 다이오드를 사용하지 않을 경우, 본 실시예의 제1단계 낙뢰 서지 보호회로, 제2단계 낙뢰 서지 보호회로 및 제3단계 임펄스 전류 또는 전압 신호 검출 처리 회로(즉, 전술한 제3회로(23) 및 주전력 제어회로(24))를 결합하여, 주전력 토폴로지회로에 대한 낙뢰 서지 보호의 신뢰성을 실현하고, 차동 및 공통모드 낙뢰 보호 소자의 합리적인 배치를 통해 교류 및 직류 작업 환경을 안정적으로 지원하고 보호 사각지대를 줄일 수 있다. 도 1에 비해, 도 10은 도 1의 낙뢰 서지 보호 다이오드(D1, D2)를 제거하였다.
일 실시예에서, 상기 주전력 토폴로지회로는, 도 1의 PFC 주전력 토폴로지회로와 같은 AC-DC 전력 변환회로; 공진 변환회로(Inductance-Inductance-Capacitance), LLC 풀 브리지/하프 브리지 공진 전력 변환 토폴로지회로, 강압 BUCK 전력 변환 토폴로지회로 또는 위상 편이 풀 브리지/하프 브리지 전력 변환 토폴로지회로 등과 같은 DC-DC 전력 변환회로를 포함한다.
본 실시예는 상기 낙뢰 서지 보호회로에서 작동 가능한 낙뢰 서지 보호방법을 제공하며, 도 11은 본 출원 실시예에서 제공한 낙뢰 서지 보호방법의 흐름도이며, 도 11에 도시된 바와 같이, 해당 프로세스는 다음의 단계를 포함한다.
단계(S1102), 제1회로를 이용하여 주전력 토폴로지회로에 대해 제1단계 낙뢰 서지 보호를 실행한다.
단계(S1104), 제2회로를 이용하여 상기 주전력 토폴로지회로에 대해 제2단계 낙뢰 서지 보호를 실행한다.
상기 실시예를 통해 낙뢰 서지 보호를 진행할 때 여러 단계 낙뢰 서지 보호회로를 결합하여 잔류 전압을 낮추고, 여러 단계 낙뢰 서지 보호회로는 모두 배리스터 및 가스방전관을 포함하는 회로이므로, 낙뢰 보호 다이오드 및 서지 보호 다이오드를 이용하여 잔류 전압을 버스 커패시터로 유도할 필요가 없고, 대용량의 버스 커패시터를 이용하여 잔류 전압을 흡수할 필요도 없으며, 따라서 스위칭 전원의 전력 밀도를 높이고 비용을 절감하며, 스위칭 전원의 낙뢰 서지 보호의 신뢰성을 향상시킨다.
일 실시에에서, 상기 제2회로를 이용하여 주전력 토폴로지회로에 대해 제2단계 낙뢰 서지 보호를 실행한 후, 상기 낙뢰 서지 보호방법은, 제3회로를 이용하여 임펄스 전기 신호를 검출하는 단계를 더 포함한다. 일 실시예에서, 해당 임펄스 전기 신호는, 제1회로를 이용하여 제1단계 낙뢰 서지 보호를 실행하고 제2회로를 이용하여 제2단계 낙뢰 서지 보호를 실행하여 얻은 전기 신호이며; 주전력 제어회로를 이용하여 임펄스 전기 신호에 따라 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어한다.
일 실시예에서, 주전력 제어회로를 이용하여 임펄스 전기 신호에 따라 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어하는 단계는, 상기 임펄스 전기 신호가 제1임계치를 초과한다고 확정된 경우, MOS 트랜지스터의 구동을 차단하는 단계를 포함한다.
일 실시예에서, 제1회로를 이용하여 주전력 토폴로지회로에 대해 제1단계 낙뢰 서지 보호를 실행하기 전에, 상기 방법은, 낙뢰 서지 보호회로에 입력되는 제2임계치의 직류 전압 신호보다 크거나 같은 신호를 수신하는 단계; 또는 낙뢰 서지 보호회로에 입력되는 제3임계치의 교류 전압 신호보다 크거나 같은 신호를 수신하는 단계를 더 포함한다. 즉, 본 출원 실시예의 낙뢰 서지 보호회로는 교류 및 직류 입력을 안정적으로 지원할 수 있다.
일 실시예에서, 상기 제2임계치는 400Vdc를 포함한다.
일 실시예에서, 상기 제3임계치는 220Vdc를 포함한다.
일 실시예에서, 낙뢰 서지 보호시스템을 더 제공하였으며, 해당 시스템은 낙뢰 서지 보호장치 및 상기 낙뢰 서지 보호장치에 연결된 주전력 토폴로지회로를 포함한다. 일 실시에에서, 해당 낙뢰 서지 보호장치는 상기 어느 하나의 낙뢰 서지 보호회로를 포함한다. 본 실시예에서, 낙뢰 서지 보호장치 및 주전력 토폴로지회로는 독립적으로 배치될 수도 있고 하나로 집성될 수도 있다.
본 출원 실시예는 컴퓨터 프로그램이 저장된 저장매체를 더 제공한다. 일 실시예에서, 해당 컴퓨터 프로그램은 작동될 경우 상기 어느 한 실시예에 따른 낙뢰 서지 보호방법을 실행하도록 설정된다.
본 실시예에서, 상기 저장매체는 컴퓨터 프로그램을 저장할 수 있는 U디스크, 판독 전용 기억 장치(Read-Only Memory, ROM）, 랜덤 액세스 메모리(Random Access Memory, RAM）, 모바일 하드디스크, 자기 디스크 또는 광 디스크 등 여러 종류의 매체를 포함할 수 있으나, 이에 한정되지는 않는다.
본 출원의 실시예는 메모리 및 프로세서를 포함하는 전자장치를 더 제공하며, 해당 메모리에는 컴퓨터 프로그램이 저장되어 있고, 해당 프로세서는 컴퓨터 프로그램을 작동하여 상기 어느 한 실시예에 따른 낙뢰 서지 보호방법을 실행하도록 설정된다.
일 실시예에서, 상기 전자장치는 전송 기기 및 입력 기기를 더 포함할 수 있다. 일 실시예에서, 해당 전송 기기는 상기 프로세서에 연결되고, 해당 입력 기기는 상기 프로세서에 연결된다.
본 출원 실시예의 방안을 채택하여 관련기술에 존재하는 다음의 문제를 해결할 수 있다.
종래의 낙뢰 보호회로는 교류, 직류 입력 조건에서 매우 높은 잔류 전압을 생성한다.
종래의 주전력 토폴로지 낙뢰 보호회로는 잔류 전압을 흡수하기 위해 TVS 다이오드를 서지 보호 다이오드로서 사용해야 하며, 다이오드에 대전력의 전류가 흐를때 손실이 크므로 스위칭 전원의 전체 효율이 저하되고 전력 밀도 향상에 불리하다.
종래의 낙뢰 보호회로는 잔류 전압을 흡수하기 위해 대용량의 버스 커패시터가 필요하며, 대용량의 버스 커패시터는 차지하는 공간이 크고 비용이 높다.
종래의 낙뢰 보호회로는 잔류 전압이 비교적 높고, 낙뢰 및 서지가 발생하는 순간 버스 커패시터와 MOS 트랜지스터에 큰 전압 응력을 발생하여 스위칭 전원의 신뢰성에 영향을 미친다.
나아가, 본 출원 실시예는 다음과 같은 효과를 실현할 수 있다.
교류, 직류의 입력을 안정적으로 지원하고, 낙뢰 회로의 잔류 전압을 효과적으로 낮출 수 있다.
2 단계 낙뢰 보호 방식을 채택하여 낙뢰 서지의 보호 사각지대를 줄인다.
종래의 낙뢰 보호회로 중의 서지 다이오드를 제거하므로, 하나 또는 복수 개의 다이오드를 절감한다.
버스 커패시터의 용량을 줄이고 스위칭 전원의 전력 밀도를 높이며 비용을 줄인다.
낙뢰 및 서지가 발생하는 순간의 버스 커패시터와 MOS 트랜지스터의 전압 응력을 낮추고, 스위칭 전원의 신뢰성을 향상시킨다.
본 출원 실시예의 방안은 낙뢰 또는 서지가 발생하는 순간 낙뢰 서지의 임펄스 전류 또는 전압을 검출하여 전력 MOS 트랜지스터의 구동을 제때에 차단하고 스위칭 전원의 신뢰성을 향상시킬 수 있다.
상술한 본 출원의 복수 개의 모듈 또는 단계는 범용 컴퓨팅 장치에 의해 실현될 수 있고, 이들을 단일 컴퓨팅 장치에 집성되거나 여러 개의 컴퓨팅 장치로 구성된 네트워크에 분포될 수도 있다. 일 실시예에서, 이들은 컴퓨팅 장치에 의해 실행될 수 있는 프로그램 코드로 실현될 수 있으므로 저장 장치에 저장하여 컴퓨팅 장치로 실행할 수 있고, 어떤 경우에는 여기에 도시 또는 설명된 단계와 다른 순서로 실행될 수 있거나 이들을 집적 회로 모듈로 각각 제조하거나, 이들 중의 복수의 모듈 또는 단계를 단일 집적 회로 모듈로 제조하여 실현한다. 따라서, 본 출원은 하드웨어 및 소프트웨어의 특정 조합에 한정되지 않는다.

Claims (16)

  1. 제1회로-상기 제1회로의 입력단은 상기 낙뢰 서지 보호회로의 입력단이고, 상기 제1회로는 주전력 토폴로지회로의 제1단계 낙뢰 서지 보호를 실행하도록 설정됨-;
    제2회로-상기 제2회로의 입력단은 상기 제1회로의 출력단에 연결되고, 상기 제2회로의 출력단은 상기 주전력 토폴로지회로의 입력단에 연결되도록 설정되며, 상기 제2회로는 상기 주전력 토폴로지회로의 제2단계 낙뢰 서지 보호를 실행하도록 설정됨-; 를 포함하되,
    여기서, 상기 제1회로 및 상기 제2회로는 모두 배리스터 및 가스 방전관을 포함하는 낙뢰 서지 보호회로.
  2. 제 1 항에 있어서,
    제3회로-상기 제3회로의 입력단은 상기 제2회로의 출력단에 연결되고, 상기 제3회로는 상기 제2회로의 출력단의 임펄스 전기 신호를 검출하도록 설정됨-;
    주전력 제어회로-상기 주전력 제어회로의 입력단은 상기 제3회로의 출력단에 연결되고, 상기 주전력 제어회로의 출력단은 상기 주전력 토폴로지회로에 연결되도록 설정되며, 상기 주전력 제어회로는 상기 임펄스 전기 신호에 따라 상기 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어하도록 설정됨-; 를 더 포함하는 낙뢰 서지 보호회로.
  3. 제 1 항에 있어서,
    제1인덕터 및 제2인덕터를 더 포함하되, 상기 제1인덕터는 상기 제1회로와 상기 제2회로 사이에 위치하고, 상기 제2인덕터는 상기 제2회로와 상기 주전력 토폴로지회로 사이에 위치하며;
    여기서, 상기 제2회로는 제1배리스터 및 제1가스방전관을 포함하고;
    여기서, 상기 제1배리스터의 제1단은 상기 제1인덕터와 상기 제2인덕터에 연결되고, 상기 제1가스방전관의 제1단은 상기 제1배리스터의 제2단에 연결되며, 상기 제1가스방전관의 제2단은 상기 주전력 토폴로지회로의 입력단에 연결되는 것을 특징으로 하는 낙뢰 서지 보호회로.
  4. 제 3 항에 있어서,
    상기 제1가스방전관의 개수는 적어도 하나이며;
    여기서, 상기 제1방전관의 개수가 복수 개일 경우, 복수 개의 제1가스방전관들은 직렬연결되어 가스방전관 그룹을 구성하고, 상기 가스방전관 그룹에서 상기 제1배리스터에 연결된 제1가스방전관 이외의 나머지 제1가스방전관은 각각 하나의 제1커패시터와 병렬되며, 복수 개의 제1커패시터의 제1단은 상기 복수 개의 제1가스방전관에 각각 연결되며, 상기 복수 개의 제1커패시터의 제2단은 모두 상기 주전력 토폴로지회로의 입력단에 연결되는 것을 특징으로 하는 낙뢰 서지 보호회로.
  5. 제 2 항에 있어서,
    상기 낙뢰 서지 보호회로는 제2인덕터를 더 포함하고, 상기 제2인덕터는 상기 제2회로와 상기 주전력 토폴로지회로 사이에 위치하며, 상기 제3회로의 구조는:
    상기 제3회로는 제1권선, 제1저항, 제2저항, 제3저항, 제4저항 및 제1비교기를 포함하고, 여기서 상기 제1권선과 제2인덕터는 커플링되고, 상기 제1권선의 제1단은 상기 제1저항의 제1단에 연결되고, 상기 제1권선의 제2단은 상기 제2저항의 제1단에 연결되며, 상기 제1저항의 제2단과 상기 제2저항의 제2단은 모두 상기 제1비교기의 입력단의 제1단에 연결되고, 상기 제3저항의 제1단과 상기 제4저항의 제1단은 모두 상기 제1비교기의 입력단의 제2단에 연결되며, 상기 제3저항의 제2단은 출력전압으로 설정되고, 상기 제4저항의 제2단은 접지되며, 상기 제1비교기의 출력단은 상기 주전력 제어회로에 연결되는 것;
    상기 제3회로는 센서, 제5저항, 제6저항, 제7저항, 제8저항 및 제2비교기를 포함하고, 여기서 상기 센서의 제1단은 제3회로의 입력단이고, 상기 센서의 제2단은 상기 제2인덕터에 연결되며, 상기 센서의 제3단은 상기 제5저항의 제1단에 연결되고, 상기 제5저항의 제2단과 상기 제6저항의 제2단은 모두 상기 제2비교기의 입력단의 제1단에 연결되고, 상기 제6저항의 제1단은 접지되며, 상기 제7저항의 제1단과 상기 제8저항의 제1단은 모두 상기 제2비교기의 입력단의 제2단에 연결되며, 상기 제7저항의 제2단은 출력 전압으로 설정되고, 상기 제8저항의 제2단은 접지되며, 상기 제2비교기의 출력단은 상기 주전력 제어회로에 연결되며, 상기 센서는 홀센서 및 변류기를 포함하는 것; 중 하나를 포함하는 낙뢰 서지 보호회로.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제1인덕터는 차동모드 인덕터 및 공통모드 인덕터 중의 하나의 유형을 포함하는 낙뢰 서지 보호회로.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제2인덕터는 승압 인덕터, 차동모드 인덕터 및 공통모드 인덕터 중의 하나의 유형을 포함하는 낙뢰 서지 보호회로.
  8. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 낙뢰 서지 보호회로에 적용되는 낙뢰 서지 보호방법에 있어서,
    제1회로를 이용하여 주전력 토폴로지회로에 대해 제1단계 낙뢰 서지 보호를 실행하는 단계;
    제2회로를 이용하여 주전력 토폴로지회로에 대해 제2단계 낙뢰 서지 보호를 실행하는 단계; 를 포함하는 낙뢰 서지 보호방법.
  9. 제 8 항에 있어서,
    상기 제2회로를 이용하여 상기 주전력 토폴로지회로에 대해 제2단계 낙뢰 서지 보호를 실행한 후,
    제3회로를 이용하여 임펄스 전기 신호를 검출하는 단계-상기 임펄스 전기 신호는, 상기 제1회로를 이용하여 상기 제1단계 낙뢰 서지 보호를 실행하고 상기 제2회로를 이용하여 상기 제2단계 낙뢰 서지 보호를 실행하여 얻은 전기 신호임-;
    주전력 제어회로를 이용하여 상기 임펄스 전기 신호에 따라 상기 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어하는 단계; 를 더 포함하는 낙뢰 서지 보호방법.
  10. 제 9 항에 있어서,
    상기 주전력 제어회로를 이용하여 상기 임펄스 전기 신호에 따라 상기 주전력 토폴로지회로에 포함된 금속-산화물-반도체 전계효과트랜지스터(MOS 트랜지스터)의 구동을 제어하는 단계는,
    상기 임펄스 전기 신호가 제1임계치를 초과한다고 확정된 경우, 상기 MOS 트랜지스터의 구동을 차단하는 단계를 포함하는 낙뢰 서지 보호방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제1회로를 이용하여 주전력 토폴로지회로에 대해 제1단계 낙뢰 서지 보호를 실행하기 전에,
    상기 낙뢰 서지 보호회로에 입력되는 신호를 수신하는 단계-상기 낙뢰 서지 보호회로에 입력되는 신호는 제2임계치의 직류 전압 신호보다 크거나 같음-; 또는
    상기 낙뢰 서지 보호회로에 입력되는 신호를 수신하는 단계-상기 낙뢰 서지 보호회로에 입력되는 신호는 제3임계치의 교류 전압 신호보다 크거나 같음-; 를 더 포함하는 낙뢰 서지 보호방법.
  12. 제 11 항에 있어서,
    상기 제2임계치는 400Vdc를 포함하는 것;
    상기 제3임계치는 220Vdc를 포함하는 것; 중의 적어도 하나를 포함하는 낙뢰 서지 보호방법.
  13. 낙뢰 서지 보호장치 및 상기 낙뢰 서지 보호장치에 연결된 주전력 토폴로지회로를 포함하는 낙뢰 서지 보호시스템에 있어서, 상기 낙뢰 서지 보호장치는 제 1 항 내지 제 8 항 중 어느 한 항에 따른 낙뢰 서지 보호회로를 포함하는 낙뢰 서지 보호시스템.
  14. 제 13 항에 있어서,
    상기 주전력 토폴로지회로는,
    AC-DC 전력 변환회로;
    DC-DC 전력 변환회로; 중 하나를 포함하는 낙뢰 서지 보호시스템.
  15. 컴퓨터 프로그램이 저장되어 있는 저장매체에 있어서,
    상기 컴퓨터 프로그램은 작동될 때, 제 8 항 내지 제 12 항 중 어느 한 항에 따른 낙뢰 서지 보호방법을 실행하도록 설정되는 것을 특징으로 하는 저장매체.
  16. 메모리 및 프로세서를 포함하는 전자장치에 있어서,
    상기 메모리에는 컴퓨터 프로그램이 저장되어 있고, 상기 프로세서는 컴퓨터 프로그램을 작동하여 제 8 항 내지 제 12 항 중 어느 한 항에 따른 낙뢰 서지 보호방법을 실행하도록 설정되는 것을 특징으로 하는 전자장치.
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