KR20210064855A - 반도체 발광 소자 및 그의 제조 방법 - Google Patents

반도체 발광 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20210064855A
KR20210064855A KR1020190153550A KR20190153550A KR20210064855A KR 20210064855 A KR20210064855 A KR 20210064855A KR 1020190153550 A KR1020190153550 A KR 1020190153550A KR 20190153550 A KR20190153550 A KR 20190153550A KR 20210064855 A KR20210064855 A KR 20210064855A
Authority
KR
South Korea
Prior art keywords
type semiconductor
semiconductor layer
layer
conductivity type
light emitting
Prior art date
Application number
KR1020190153550A
Other languages
English (en)
Inventor
이동건
김기범
김주성
김주현
사공탄
서종욱
탁영조
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190153550A priority Critical patent/KR20210064855A/ko
Priority to US17/036,090 priority patent/US11742469B2/en
Publication of KR20210064855A publication Critical patent/KR20210064855A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

서로 분리된 복수의 발광 소자 구조물들; 및 상기 복수의 발광 소자 구조물들 중 이웃하는 두 발광 소자 구조물들의 사이에 배치되고, 픽셀 공간을 정의하는 격벽 구조물을 포함하는 반도체 발광 소자가 제공된다. 상기 복수의 발광 소자 구조물들의 각각은 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제 2 도전형 반도체층; 상기 제 1 도전형 반도체층과 연결된 제 1 전극; 및 상기 제 2 도전형 반도체층과 연결된 제 2 전극을 포함한다.

Description

반도체 발광 소자 및 그의 제조 방법 {Semiconductor light emitting device and method of fabricating the same}
본 발명은 반도체 발광 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 제품 불량 없이 효율적으로 제조할 수 있고 전기적 특성이 우수한 반도체 발광 소자와 그의 제조 방법에 관한 것이다.
반도체 발광 소자를 디스플레이 장치에 응용하려는 시도가 이루어지고 있다. 종래의 디스플레이 장치는 주로 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 반도체 발광 소자 자체를 하나의 픽셀로서 사용하는 디스플레이 장치가 제안되었다. 이와 관련하여 반도체 발광 소자가 더 우수한 전기적 특성을 갖고 제품 불량이 낮은 간단한 구조를 갖는 것이 필요하다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 전기적 특성이 우수한 반도체 발광 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 반도체 발광 소자를 제품 불량 없이 효율적으로 제조할 수 있는 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 서로 분리된 복수의 발광 소자 구조물들; 및 상기 복수의 발광 소자 구조물들 중 이웃하는 두 발광 소자 구조물들의 사이에 배치되고, 픽셀 공간을 정의하는 격벽 구조물을 포함하는 반도체 발광 소자를 제공한다. 상기 복수의 발광 소자 구조물들의 각각은 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제 2 도전형 반도체층; 상기 제 1 도전형 반도체층과 연결된 제 1 전극; 및 상기 제 2 도전형 반도체층과 연결된 제 2 전극을 포함한다.
본 발명의 다른 태양은 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제 2 도전형 반도체층; 상기 제 1 도전형 반도체층에 연결된 제 1 전극; 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면을 피복하는 절연층; 및 상기 절연층을 사이에 두고 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들을 따라 연장되며 상기 제 2 도전형 반도체층의 상부면보다 높게 돌출되는 격벽 구조물을 포함하고, 상기 격벽 구조물은, 상기 제 2 도전형 반도체층의 상부 표면에 대하여 수직인 방향으로 연장되는 격벽 몸체; 및 상기 격벽 몸체의 측면으로부터 돌출되고 상기 제 2 도전형 반도체층의 상부 표면을 따라 연장되는 씨드층 연장부를 포함하는 반도체 발광 소자를 제공한다.
본 발명의 또 다른 태양은 제어 회로를 포함하는 회로 기판; 상기 회로 기판 상에 배치되고 서로 분리된 복수의 발광 소자 구조물들; 상기 복수의 발광 소자 구조물들 중 이웃하는 두 발광 소자 구조물들의 사이에 배치되고, 픽셀 공간을 정의하는 격벽 구조물; 및 상기 복수의 발광 소자 구조물들의 각각의 상부 표면 및 상기 격벽 구조물의 측벽과 접촉하는 봉지층을 포함하는 반도체 발광 소자를 제공한다. 상기 복수의 발광 소자 구조물들의 각각은 상기 회로 기판 상의 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상의 활성층; 상기 활성층 상의 제 2 도전형 반도체층; 상기 제 1 도전형 반도체층과 연결된 제 1 전극; 및 상기 제 2 도전형 반도체층과 연결된 제 2 전극을 포함한다. 이 때 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들은 절연층에 의하여 피복되고, 상기 격벽 구조물은 전기적 도전체로서, 상기 절연층을 사이에 두고 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들을 따라 수직 연장되고, 상기 격벽 구조물의 상부 표면은 상기 제 2 도전형 반도체층의 상부 표면보다 상기 회로 기판으로부터 멀리 이격되고, 상기 격벽 구조물의 하부 표면은 상기 제 1 도전형 반도체층의 하부 표면보다 상기 회로 기판에 더 가깝게 위치하고, 상기 격벽 구조물은 상기 절연층을 사이에 두고 상기 복수의 발광 소자 구조물들의 각각의 주위를 둘러쌀 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 소자 구조물을 형성하는 단계; 상기 제 1 도전형 반도체층과 연결되는 제 1 전극을 형성하는 단계; 제어 회로를 포함하는 회로 기판에 상기 제 1 전극을 전기적으로 연결하는 단계; 상기 제 2 도전형 반도체층, 상기 활성층, 및 상기 제 1 도전형 반도체층을 순차 식각하여 소자 분리를 수행하는 단계; 소자 분리된 상기 제 2 도전형 반도체층, 상기 활성층, 및 상기 제 1 도전형 반도체층의 측벽에 절연층을 형성하는 단계; 상기 절연층 상에 씨드층을 형성하는 단계; 및 상기 씨드층 상에 상기 제 2 도전형 반도체층의 상부 표면보다 높은 레벨을 갖도록 격벽 몸체를 형성하는 단계를 포함하는 반도체 발광 소자의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 발광 소자는 구조가 간단하여 제품 불량이 적은 효과가 있다. 본 발명의 실시예들에 따른 반도체 발광 소자의 제조 방법은 활성층의 손상을 줄일 수 있어서 전기적 특성이 우수한 반도체 발광 소자를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지를 갖는 디스플레이 장치의 개략 사시도이다.
도 2는 도 1의 A부분을 확대하여 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 발광소자 패키지를 개략적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 발광소자 패키지의 IV-IV' 선을 따라 절개한 측단면도이다.
도 5는 도 4의 V로 표시된 부분을 상세하게 나타낸 부분 확대도이다.
도 6은 도 4의 발광 소자 구조물만을 별도로 도시한 측면도이다.
도 7은 본 발명의 다른 실시예에 따른 격벽 구조물과 그의 주변을 나타낸 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자에 이용될 수 있는 파장 변환 물질로써 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치를 나타낸 사시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 발광 소자의 제조 방법을 나타낸 흐름도이다.
도 11a 내지 도 11n은 본 발명의 일 실시예에 따른 반도체 발광 소자의 제조 방법을 나타낸 측단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 발광소자 패키지(10)를 갖는 디스플레이 장치(1)의 개략 사시도이고, 도 2는 도 1의 A부분을 확대하여 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치(1)는 회로 기판(3)과, 회로 기판(3) 상에 배열된 디스플레이 패널(2)을 포함할 수 있다.
본 실시예에 따른 디스플레이 패널(2)은 적색(Red, R), 녹색(Green, G), 청색(Blue, B)의 광이 혼합된 광을 방출할 수 있는 복수의 발광소자 패키지(10)를 포함할 수 있다. 복수의 발광소자 패키지(10)는 각각 디스플레이 패널의 하나의 픽셀(pixel)을 구성할 수 있으며, 회로 기판(3) 상에 행과 열을 이루어 배열될 수 있다. 본 실시예에서는, 15x15의 발광소자 패키지(10)들로 배열된 형태를 예시하였으나, 이는 설명의 편의를 위한 것이며 실제로는 필요한 해상도에 따른 더 많은 수의 발광소자 패키지들(예, 1024x768, 1920x1080)이 배열될 수 있다.
각각의 발광소자 패키지(10)는 RGB의 광원에 해당하는 복수의 서브 픽셀(sub-pixel)을 포함할 수 있으며, 하나의 발광소자 패키지(10) 내의 복수의 서브 픽셀은 근접하여 배치된 구조로 제공될 수 있다. 이에 대해서는, 도 3 내지 도 7을 참조하여 상세히 설명하기로 한다. 다만, 서브 픽셀의 색은 RGB로 한정되는 것은 아니며, CYMK(Cyan, Yellow, Magenta, Black)와 같이 다양한 색이 사용될 수도 있다. 또한, 본 실시예에서는 하나의 픽셀에 RGB의 광원에 각각 해당하는 3개의 서브 픽셀이 포함된 형태를 예시하였으나, 이에 한정하는 것은 아니며 4개 이상의 서브 픽셀이 포함될 수 있다.
상기 회로 기판(3)에는 디스플레이 패널(2)의 각각의 발광소자 패키지(10)에 전원을 공급하도록 구성된 구동부 및 구동부를 제어하는 제어 회로가 배치될 수 있다. 상기 회로 기판(3)은 각 픽셀의 서브 픽셀을 독립적으로 구동하도록 구성된 회로를 포함할 수 있다. 예를 들어, 상기 회로 기판(3)은 박막 트랜지스터(TFT)를 포함하는 TFT 기판일 수 있다.
도 2를 참조하면, 디스플레이 패널(2)은 복수의 발광소자 패키지(10)가 배치되는 영역을 정의하는 제1 격벽 구조(4)를 더 포함할 수 있다. 또한, 복수의 발광소자 패키지(10)는 각각 제2 격벽 구조(5)에 둘러싸이도록 배치될 수 있다. 제2 격벽 구조(5)는 각 발광소자 패키지(10)를 전기적으로 분리시켜, 각 발광소자 패키지(10)가 하나의 픽셀로서 서로 독립적으로 구동될 수 있도록 할 수 있다. 또한, 제2 격벽 구조(5)는 복수의 발광소자 패키지(10)를 회로 기판(3) 상에 견고하게 고정시킬 수 있다. 다만, 제1 및 제2 격벽 구조(4, 5)는 실시예에 따라서는 생략될 수도 있다.
제1 및 제2 격벽 구조(4, 5)는 블랙 매트릭스(black matrix)를 포함할 수 있다. 예를 들어, 블랙 매트릭스는 상기 회로 기판의 둘레에 배치되어 복수의 발광소자 패키지(10)의 탑재영역을 정의하는 가이드 라인으로서 역할을 할 수 있다. 상기 매트릭스는 블랙(black) 색상에 한정되는 것은 아니며 제품의 용도 및 사용처 등에 따라 백색(white) 매트릭스 또는 녹색(green) 등 다른 색깔을 사용할 수 있으며 필요에 따라서는 투명 재질의 매트릭스를 사용할 수도 있다. 상기 백색 매트릭스는 반사 물질 또는 산란물질을 더 포함할 수 있다. 상기 블랙 매트릭스는 수지를 포함하는 폴리머, 세라믹, 반도체 또는 금속과 같은 재료 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광소자 패키지(10)를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 하나의 발광소자 패키지(10)는 복수의 반도체 발광 소자들(100)을 포함할 수 있다. 상기 복수의 반도체 발광 소자들(100)의 각각은 서브 픽셀로서 작용할 수 있다.
도 3에서는 하나의 발광소자 패키지(10)가 세 개의 서브 픽셀들(즉, 세 개의 반도체 발광 소자들(100))을 포함하는 것으로 도시되었지만 다른 실시예에서 발광소자 패키지(10)는 이보다 더 많은 수의 서브 픽셀들을 포함할 수 있다. 상기 복수의 반도체 발광 소자들(100)은 격벽 구조물(120)에 의하여 서로 분리될 수 있다. 상기 격벽 구조물(120)은 하나의 제 2 도전형 반도체층(116) 상에 하나의 픽셀 영역(PA)을 정의하도록 구성될 수 있다. 상기 격벽 구조물(120)은 도전체로서 상기 반도체 발광 소자들(100)의 하나의 전극으로서 작용할 수 있으며, 이에 대해서는 뒤에서 더욱 상세하게 설명한다.
도 4는 도 3에 도시된 발광소자 패키지(10)의 IV-IV' 선을 따라 절개한 측단면도이다.
도 4를 참조하면, 상기 발광소자 패키지(10)는 세 개의 반도체 발광 소자들(100)을 포함할 수 있다.
상기 반도체 발광 소자(100)는 제 1 도전형 반도체층(112), 활성층(114), 및 제 2 도전형 반도체층(116)이 적층된 발광 소자 구조물(110)을 포함할 수 있다.
상기 제 1 도전형 반도체층(112)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(112)은 단층 구조로 구현될 수도 있으나, 본 예와 같이, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 도전형 반도체층(112)은 전자차단층(EBL)과 저농도 p형 GaN층과 컨택층으로 제공되는 고농도 p형 GaN층을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 약 5 nm 내지 약 100 nm 사이인 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N이 적층된 구조이거나, AlyGa(1-y)N으로 구성된 단일층일 수 있다. 상기 전자차단층의 에너지 밴드갭(Eg)은 상기 활성층(114)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자차단층의 Al 조성은 활성층(114)으로부터 멀어질수록 감소할 수 있다.
상기 활성층(114)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1-xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 양자우물층과 양자장벽층의 두께는 각각 약 1 nm 내지 약 50 nm의 범위일 수 있다. 상기 활성층(114)은 다중양자우물 구조에 한정되지 않고, 단일양자우물 구조일 수 있다.
상기 제 2 도전형 반도체층(116)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제 2 도전형 반도체층(116)은 n형 GaN을 포함할 수 있다.
본 실시예에서, 상기 제 2 도전형 반도체층(116)은 제 2 도전형 반도체 컨택층과 전류 확산층을 포함할 수 있다. 상기 제 2 도전형 반도체 컨택층의 불순물 농도는 약 2x1018 cm-3 내지 약 9x1019 cm-3의 범위일 수 있다. 상기 제 2 도전형 반도체 컨택층의 두께는 약 1 ㎛ 내지 약 5 ㎛일 수 있다. 상기 전류확산층은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 반복해서 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층은 약 1 nm 내지 약 500 nm의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN (0≤x,y,z≤1이고 x=y=z=0은 제외)으로 이루어진 조성이 다른 둘 이상의 층이 반복되어 적층된 n형 초격자층일 수 있다. 상기 전류 확산층의 불순물 농도는 약 2x1018 cm-3 내지 약 9x1019 cm-3 일 수 있다. 필요에 따라, 상기 전류확산층에는 절연물질층이 추가적으로 도입될 수 있다.
상기 반도체 발광 소자(100)는 상기 제 1 도전형 반도체층(112), 상기 활성층(114), 및 상기 제 2 도전형 반도체층(116)의 측벽을 피복하는 절연층(145)을 더 포함할 수 있다.
상기 절연층(145)은 상기 제 1 도전형 반도체층(112), 상기 활성층(114), 및 상기 제 2 도전형 반도체층(116)의 측벽을 따라 콘포말하게 연장될 수 있으며, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 도 4에서는 상기 절연층(145)이 단일층으로 도시되었지만, 일부 실시예들에서 상기 절연층(145)은 복수의 절연층들이 적층된 다중층일 수 있다.
상기 제 1 도전형 반도체층(112)의 하부에는 제 1 전극(131)이 제공될 수 있다. 상기 제 1 전극(131)은 상기 제 1 도전형 반도체층(112)의 하부 표면과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 상기 제 1 전극(131)은 상기 제 1 도전형 반도체층(112)의 하부 표면과 직접 접촉할 수 있다.
상기 제 1 전극(131)은 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들의 조합을 포함할 수 있다. 상기 제 1 전극(131)은 반사도가 높은 금속 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(131)은 상기 제 1 도전형 반도체층(112)의 표면을 노출한 후, 상기 노출된 표면 상에 도전성 물질을 증착함으로써 형성될 수 있다. 선택적으로, 제 1 전극(131)과 상기 제 1 도전형 반도체층(112)의 사이에 오믹 전극(도시 생략)이 더 형성될 수도 있다.
상기 제 1 전극(131)은 제 1 콘택(133)과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 상기 제 1 전극(131)은 상기 제 1 콘택(133)과 직접 접촉할 수 있다. 상기 제 1 콘택(133)은 회로 기판(180)의 제 1 연결 전극(135)에 연결될 수 있다. 상기 제 1 콘택(133)은 상기 회로 기판(180)의 상부 표면에 대하여 수직인 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 상기 제 1 콘택(133)은 상기 제 1 도전형 반도체층(112)에 더 가까운 상부 서브 콘택(133a) 및 상기 회로 기판(180)에 더 가까운 하부 서브 콘택(133b)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 상부 서브 콘택(133a)과 상기 하부 서브 콘택(133b)은 일체로 형성될 수 있다. 일부 실시예들에 있어서, 상기 제 1 콘택(133)은 상기 상부 서브 콘택(133a)과 상기 하부 서브 콘택(133b)의 사이에 계면을 포함할 수 있다. 일부 실시예들에 있어서, 상기 제 1 콘택(133)은 그의 측벽에 적어도 하나의 단차부를 포함할 수 있다. 일부 실시예들에 있어서, 상기 단차부는 상기 상부 서브 콘택(133a)과 상기 하부 서브 콘택(133b) 사이의 계면에서 형성될 수 있다.
일부 실시예들에 있어서, 상기 제 1 콘택(133)은 상기 상부 서브 콘택(133a)과 상기 하부 서브 콘택(133b)의 사이에 연결 도전체를 더 포함할 수 있으며, 이 경우 상기 상부 서브 콘택(133a)과 상기 하부 서브 콘택(133b)은 서로 이격될 수 있다.
상기 제 1 연결 전극(135)은 상기 회로 기판(180) 상에 형성된 배선을 통하여 제어기(190)의 제어 회로에 전기적으로 연결될 수 있다. 도 4에 도시된 바와 같이 각 반도체 발광 소자(100)는 각각 제 1 연결 전극(135)을 포함하고, 이들은 각각 상기 제어 회로에 연결될 수 있다.
상기 절연층(145)은 상기 제 2 도전형 반도체층(116)의 상부 표면도 피복할 수 있다. 상기 절연층(145)은 상기 제 2 도전형 반도체층(116)을 일부 노출하는 개구부(145o)(도 5 참조)를 포함할 수 있다. 상기 제 2 도전형 반도체층(116)은 상기 개구부(145o)를 통하여 제 2 전극(127)(도 5 참조)과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 상기 제 2 도전형 반도체층(116)은 상기 제 2 전극(127)과 직접 접촉할 수 있다. 상기 제 2 전극(127)은 뒤에서 더욱 상세하게 설명하는 격벽 구조물(120)의 일부일 수 있다.
상기 발광 소자 구조물(110)은 제 1 층간 절연막(141) 및 제 2 층간 절연막(143)에 의하여 상기 회로 기판(180)으로부터 이격될 수 있다. 상기 제 1 층간 절연막(141) 및 상기 제 2 층간 절연막(143)은 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있으며, 전기 절연성을 갖는 물체라면 어느 것이나 채용 가능하지만, 광흡수율이 낮은 물질을 사용할 수 있다. 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 이용할 수 있을 것이다. 필요에 따라, 광투과성 물질 내에 광 반사성 필러를 분산시켜 광반사 구조를 형성할 수 있다.
이와 달리, 상기 제 1 층간 절연막(141) 및 상기 제 2 층간 절연막(143)의 각각은 서로 다른 굴절률을 갖는 복수의 절연막들이 교대로 적층된 다층 반사구조일 수 있다. 예를 들어 이러한 다층 반사구조는 제1 굴절률을 갖는 제1 절연막과 제2 굴절률을 갖는 제2 절연막이 교대로 적층된 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 일부 실시예들에 있어서, 상기 제 1 층간 절연막(141) 및 상기 제 2 층간 절연막(143)의 굴절률은 약 1.4 내지 약 2.5 범위에서 결정될 수 있다.
상기 반도체 발광 소자들은 격벽 구조물(120)에 의하여 서로 분리될 수 있다. 상기 격벽 구조물(120)은 씨드층(124) 및 격벽 몸체(122)를 포함할 수 있다.
상기 씨드층(124)은 상기 절연층(145)을 사이에 두고 상기 제 1 도전형 반도체층(112), 상기 활성층(114), 및 상기 제 2 도전형 반도체층(116)의 측면을 따라 실질적으로 일정한 두께로 연장될 수 있다. 상기 격벽 몸체(122)는 상기 씨드층(124)과 전기적으로 연결되고, 상기 복수의 반도체 발광 소자들(100) 사이의 공간을 메울 수 있다.
도 5는 도 4의 V로 표시된 부분을 상세하게 나타낸 부분 확대도이다.
도 4 및 도 5를 참조하면, 상기 격벽 몸체(122)는 상기 씨드층(124) 상에 배치되고, 상기 절연층(145) 및 상기 씨드층(124)을 사이에 두고 상기 제 1 도전형 반도체층(112), 상기 활성층(114), 및 상기 제 2 도전형 반도체층(116)의 측면을 따라 상기 회로 기판(180)의 상부 표면에 대하여 수직인 방향으로 연장될 수 있다.
상기 격벽 몸체(122)는 상기 제 2 도전형 반도체층(116)의 상부 표면보다 제 1 높이(L1) 만큼 돌출되도록 상기 수직인 방향으로 연장될 수 있다. 일부 실시예들에 있어서, 상기 제 1 높이(L1)는 약 0.1 마이크로미터(㎛) 내지 약 50 ㎛일 수 있다.
일부 실시예들에 있어서, 상기 격벽 몸체(122)의 상부 표면은 제 1 레벨(LV1)을 가질 수 있다. 상기 제 2 도전형 반도체층(116)의 상부 표면은 상기 제 1 레벨(LV1)보다 낮은 제 2 레벨(LV2)을 가질 수 있다. 상기 제 1 레벨(LV1)과 상기 제 2 레벨(LV2)은 상기 제 1 높이(L1)의 차이를 가질 수 있다.
상기 씨드층(124)은 예를 들면 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 주석(Sn), 금(Au) 또는 이들의 합금을 포함할 수 있다.
상기 씨드층(124)은 제 2 전극(127)과 일체로 형성될 수 있다. 즉, 상기 씨드층(124)은 상기 절연층(145)을 사이에 두고 상기 제 1 도전형 반도체층(112), 활성층(114), 및 상기 제 2 도전형 반도체층(116)의 측면을 따라 연장된 후, 상기 제 2 도전형 반도체층(116)의 상부 표면과 평행한 방향으로 일정 길이 연장된다. 그에 연속하여 상기 제 2 전극(127)이 절연층(145)의 개구부(145o)의 일 측벽을 따라 수직 연장되고, 상기 개구부(125o)에 의하여 노출된 제 2 도전형 반도체층(116)의 상부 표면과 접촉할 수 있다. 상기 제 2 전극(127)은 상기 개구부(145o) 내에서 상기 제 2 도전형 반도체층(116)의 노출된 상부 표면을 따라 수평 방향으로 연장될 수 있으며, 이 부분이 제 2 전극(127)을 이룰 수 있다. 이후 상기 제 2 전극(127)은 상기 절연층(145)의 개구부(145o)의 반대쪽 측벽을 따라 수직 연장될 수 있다.
일부 실시예들에 있어서, 상기 개구부(145o)는 비아홀일 수 있다. 다른 일부 실시예들에 있어서, 상기 개구부(145o)는 상기 제 2 도전형 반도체층(116)의 엣지를 따라 이격되어 연장되는 (즉, 도 5에서는 시선 방향으로 연장되는) 트렌치(trench)일 수 있다. 이 경우 상기 제 2 전극(127)과 상기 제 2 도전형 반도체층(116)의 접촉 부분은 상기 제 2 도전형 반도체층(116)의 상부 표면의 엣지를 따라 이격되어 연장될 수 있다.
상기 제 2 전극(127)과 연속되어 씨드층 연장부(129)가 상기 절연층(145)을 사이에 두고 상기 제 2 도전형 반도체층(116)의 상부 표면을 따라 소정 길이 연장된 후 종결될(terminated) 수 있다. 상기 씨드층 연장부(129)는 상기 격벽 몸체(122)의 측벽으로부터 제 1 거리(d1)만큼 수평 방향으로 돌출될 수 있다.
상기 씨드층(124), 제 2 전극(127), 및 상기 씨드층 연장부(129)는 일체로 형성될 수 있다.
상기 씨드층 연장부(129)의 말단은 상기 제 2 도전형 반도체층(116)의 상부 표면의 엣지(edge)로부터 제 2 거리(d2)만큼 이격될 수 있다. 일부 실시예들에 있어서, 상기 제 2 거리(d2)는 약 0.01 ㎛ 내지 약 5 ㎛일 수 있다. 상기 제 2 거리(d2)가 너무 크면 상기 반도체 발광 소자(100)로부터 광이 방출되는 면적이 과도하게 좁아져 광추출의 측면에서 불리하다. 상기 제 2 거리(d2)가 너무 작으면 제 2 전극(127)의 형성이 어려워질 수 있다.
도 5에서는 상기 제 2 전극(127)이 직접 제 2 도전형 반도체층(116)과 접촉하는 것으로 도시되었지만, 상기 제 2 전극(127)과 제 2 도전형 반도체층(116)의 사이에 오믹콘택층을 더 포함할 수 있다. 상기 오믹콘택층은 Ag, Au, Al등과 같은 금속, ITO, ZIO, GIO등과 같은 투명 도전성 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 상기 오믹컨택층은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(indium tin oxide), ZITO(zinc-doped indium tin oxide), ZIO(zinc indium oxide), GIO(gallium indium oxide), ZTO(zinc tin oxide), FTO(fluorine-doped tin oxide), AZO(aluminium-doped zinc oxide), GZO(gallium-doped zinc oxide), In4Sn3O12 및 Zn(1-x)MgxO(zinc magnesium oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 오믹컨택층은 그래핀(graphene)을 포함할 수도 있다.
또, 도 5는 상기 격벽 몸체(122)의 측벽이 상기 제 2 전극(127) 상에 위치하도록 도시되었으나 본 발명이 여기에 한정되지 않는다. 일부 실시예들에 있어서, 상기 격벽 몸체(122)의 측벽은 상기 씨드층 연장부(129) 상에 위치할 수 있다. 다른 일부 실시예들에 있어서, 상기 격벽 몸체(122)의 측벽은 상기 제 2 도전형 반도체층(116)의 상부 표면 상의 씨드층(124) 상에 위치할 수 있다.
상기 격벽 몸체(122)는 금속과 같이 전기적으로 도체인 물질로 이루어질 수 있다. 상기 격벽 몸체(122)는 도 3에서 보는 바와 같이 복수의 반도체 발광 소자들의 주위를 측면에서 둘러쌀 수 있다. 즉, 도 5에 도시된 격벽 몸체(122)들은 사실상 전기적으로 모두 연결되어 있으며 각 반도체 발광 소자들(100)과는 그에 대응되는 제 2 전극들(122)을 통해 전기적으로 연결된다. 또한 상기 격벽 몸체(122)는 제 2 연결 전극(139)을 통하여 제어기(190)에 연결될 수 있다.
일부 실시예들에 있어서, 상기 격벽 몸체(122)는 구리(Cu), 주석(Sn), 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 철(Fe), 코발트(Co), 니켈(Ni), 인듐(In), 비스무트(Bi), 안티모니(Sb), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
위에서 설명한 바와 같이, 상기 격벽 몸체(122)는 상기 제 2 도전형 반도체층(116)의 상부 표면으로부터 수직 방향(즉, +Z 방향)으로 약 0.1 ㎛ 내지 약 50 ㎛ 돌출될 수 있다. 만일 상기 격벽 몸체(122)의 돌출된 정도가 너무 작으면 방출되는 광을 분리하는 격벽으로서의 작용이 미흡할 수 있다. 반대로 상기 격벽 몸체(122)의 돌출된 정도가 너무 크면 반도체 발광 소자의 두께가 증가하고 광추출 효율이 감소할 수 있다.
상기 격벽 구조물(120)은 상기 제 1 도전형 반도체층(112)의 하부 표면보다도 수직 방향(즉, -Z 방향)으로 더 낮게 연장될 수 있다. 즉, 상기 격벽 구조물(120)의 하부 표면은 상기 제 1 도전형 반도체층(112)의 하부 표면보다도 회로 기판(180)에 더 가까울 수 있다. 상기 격벽 구조물(120)의 하부 표면은 비록 상기 제 1 도전형 반도체층(112)의 하부 표면보다도 더 낮은 레벨을 갖지만 제 1 전극(131)과는 서로 접촉하지 않고 이격된다. 특히 상기 격벽 구조물(120)은 적어도 절연체(145)에 의하여 제 1 전극(131)과 이격될 수 있다.
다시 도 3 및 도 4를 참조하면, 상기 격벽 구조물(120)은 픽셀 영역(PA)을 정의하며, 상기 픽셀 영역(PA)을 통하여 광이 방출될 수 있다. 한편, 상기 픽셀 영역(PA)의 평면적은 상기 제 2 도전형 반도체층(116)의 상부 표면의 면적보다 작을 수 있다. 이는 앞서 도 5를 참조하여 설명한 바와 같이 씨드층(124), 제 2 전극(127), 씨드층 연장부(129) 등에 의하여 제 2 도전형 반도체층(116)의 엣지 부근의 일부 상부 표면이 가려지기 때문이다.
도 6은 도 4의 발광 소자 구조물(110)만을 별도로 도시한 측면도이다.
도 6을 참조하면, 상기 제 1 도전형 반도체층(112)은 수직 방향으로 제 1 두께(t1)를 갖고, 상기 제 2 도전형 반도체층(116)은 수직 방향으로 제 2 두께(t2)를 가질 수 있다. 상기 제 2 두께(t2)는 상기 제 1 두께(t1)에 비하여 더 클 수 있다. 상기 활성층(114)보다 상부에 위치한 제 2 도전형 반도체층(116)의 두께가 더 두껍기 때문에 상기 발광 소자 구조물(110)이 형성되는 동안 상기 활성층(114)의 측면이 이방성 식각제(예컨대 플라스마 가스)에 노출되는 시간이 상대적으로 더 짧다. 즉, 활성층(114)의 측면은 t2보다 작은 t1의 두께를 갖는 제 1 도전형 반도체층(112)이 형성되는 동안만 이방성 식각제에 노출되면 된다.
만일 t1 > t2 이었다면, 상기 발광 소자 구조물(110)이 형성되는 동안 상기 활성층(114)의 측면이 이방성 식각제(예컨대 플라스마 가스)에 노출되는 시간이 상대적으로 더 길다. 왜냐하면, 활성층(114)의 측면은 t2보다 더 큰 t1의 두께를 갖는 제 1 도전형 반도체층(112)이 형성되는 동안 계속하여 이방성 식각제에 노출되어야 하기 때문이다.
상기 제 1 도전형 반도체층(112)의 상부 표면의 폭(w1)은 상기 제 2 도전형 반도체층(116)의 상부 표면의 폭(w2)보다 더 클 수 있다. 또, 상기 제 1 도전형 반도체층(112)의 하부 표면의 폭은 w1보다 더 클 수 있다. 또, 상기 제 2 도전형 반도체층(116)의 하부 표면의 폭은 w2보다 크고 w1보다 작을 수 있다. 바꾸어 말하면 상기 발광 소자 구조물(110)은 수직 상방(즉, +Z 방향)으로 갈수록 더 좁아지는 폭을 가질 수 있다.
도 7은 본 발명의 다른 실시예에 따른 격벽 구조물(120)과 그의 주변을 나타낸 부분 확대도로서 도 4의 VII로 표시한 부분에 대응될 수 있다.
도 7을 참조하면, 상기 격벽 구조물(120)은 격벽 몸체(122)와 씨드층(124) 사이에 배리어층(126)을 더 포함할 수 있다. 상기 배리어층(126)은 상기 격벽 몸체(122)를 이루는 물질의 원자나 이온이 상기 씨드층(124)이나 절연층(145)으로 확산되는 것을 차단하는 작용을 할 수 있다. 특히 상기 격벽 몸체(122)가 구리와 같은 물질을 포함하는 경우, 상기 배리어층(126)은 구리 원자가 다른 층이나 영역으로 확산되는 것을 차단할 수 있다. 일부 실시예들에 있어서, 상기 배리어층(126)은 격벽 몸체(122)가 상기 씨드층(124)에 더 잘 부착되도록 하는 역할을 할 수 있다.
일부 실시예들에 있어서, 상기 배리어층(126)은 니켈(Ni), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 망간(Mn), 망간 산화물(MnO), 망간 질화물(MnN), 루테늄(Ru), 루테늄 산화물(RuO), 루테늄 질화물(RuN), 또는 이들의 조합을 포함할 수 있다.
다시 도 3 및 도 4를 참조하면, 상기 격벽 구조물(120)에 의해 정의되는 픽셀 영역(PA)의 제 2 도전형 반도체층(116) 상에 봉지층(150, 150a, 150b)이 제공될 수 있다. 상기 봉지층들(150, 150a, 150b) 중 하나 이상은 파장 변환 물질을 포함할 수 있다.
상기 파장 변환 물질은 발광 소자 구조물(110)로부터 방출되는 광의 파장을 변환하기 위한 물질로서, 형광체 및/또는 양자점과 같은 다양한 물질이 사용될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 발광 소자(100)에 이용될 수 있는 파장 변환 물질로써 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다. 양자점(QD)은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(core)-쉘(shell)구조를 가질 수 있다. 예를 들면, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드를 포함할 수 있다. 예를 들어, 상기 코어 직경은 약 1 nm 내지 약 30 nm, 나아가 약 3 nm 내지 약 10 nm일 수 있다. 상기 쉘 두께는 약 0.1 nm 내지 약 20 nm, 나아가 약 0.5 nm 내지 약 2 nm일 수 있다.
상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체 대체 물질로 사용되는 경우에는 파장 변환 물질로서 사용될 수 있다. 양자점을 이용하는 경우, 협반치폭(예, 약 35nm)을 구현할 수 있다.
상기 파장변환물질은 봉지층(150, 150a, 150b)에 함유된 형태로 구현될 수 있으나(도 4 참조), 이와 달리, 필름형상으로 미리 제조되어 LED 칩 또는 도광판과 같은 광학구조의 표면에 부착해서 사용할 수도 있으며, 이 경우에, 상기 파장변환물질은 균일한 두께의 구조로 원하는 영역에 용이하게 적용될 수 있다.
도 1 내지 도 8에서는 하나의 픽셀 칩 내에 3개의 서브 픽셀을 포함하는 예에 대하여 설명하였으나, 본 발명이 여기에 한정되는 것은 아니다.
도 9는 본 발명의 다른 실시예에 따른 디스플레이 장치(1a)를 나타낸 사시도이다.
도 9를 참조하면, 상기 디스플레이 장치(1a)는 복수의 발광 소자 패키지(10a)들을 포함할 수 있다. 상기 디스플레이 장치(1a)는 상기 발광 소자 패키지(10a)를 제 1 방향(예컨대 가로 방향)으로 m개, 상기 제 1 방향에 수직인 제 2 방향(예컨대 세로 방향)으로 n개 포함할 수 있다(m≥1, n≥1, m+n≥2).
상기 발광 소자 패키지(10a)는 p개의 발광 소자들(100)의 행 및 q개의 발광 소자들(100)의 열을 갖는 멀티픽셀 칩으로 구성될 수 있다. 일부 실시예들에 있어서, 상기 발광 소자 패키지(10a)의 p x q개의 발광 소자들(100)은 3x1, 2x2, 또는 1x3의 형태로 조합되어 하나의 서브 픽셀, 또는 픽셀을 형성할 수 있다. 둘 이상의 상기 발광 소자들(100)이 조합되어 하나의 서브 픽셀을 구성하는 경우, 둘 이상의 서브 픽셀들이 모여서, 예컨대 이웃하는 세 개의 서브 픽셀들이 모여서 하나의 픽셀을 구성할 수 있다.
일부 실시예들에 있어서, 도 9에서 IV-IV'로 표시한 선을 따라 절개한 단면이 도 4에 도시한 단면과 동일할 수 있다. 일부 실시예들에 있어서, 제 1 연결 전극(135)(도 4 참조)은 상기 발광 소자(100) 별로 하나씩 제공될 수 있다. 다른 실시예들에 있어서, 상기 제 1 연결 전극(135)(도 4 참조)은 각 발광 소자(100)별로 제공되되 이웃하는 픽셀 또는 서브 픽셀의 대응되는 발광 소자(100)에 의하여 공유될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 발광 소자의 제조 방법을 나타낸 흐름도이다. 도 11a 내지 도 11n은 본 발명의 일 실시예에 따른 반도체 발광 소자의 제조 방법을 나타낸 측단면도들이다.
도 10 및 도 11a를 참조하면, 성장 기판(101) 상에 버퍼층(103)과 발광 소자 구조물층(110m)을 순차 형성한다(S110).
상기 성장 기판(101)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 상기 성장 기판(101)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 성장 기판(101)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 성장 기판(101) 상에 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 크랙, 전위 등이 적은 양호한 품질의 질화물 적층체를 성장시키기 위한 층으로서, 복수의 질화물 반도체층을 포함할 수 있다. 상기 버퍼층(103)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(103)는 GaN, AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다. 일부 실시예들에 있어서, 상기 버퍼층(103)은 에피택셜 성장에 의해 형성될 수 있다. 일부 실시예들에 있어서, 상기 버퍼층(103)은 예컨대 MOCVD(metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다.
이후, 상기 버퍼층(103) 위에 제 2 도전형 반도체층(116m), 활성층(114m), 및 제 1 도전형 반도체층(112m)을 순차 형성한다. 이 때 상기 제 2 도전형 반도체층(116m)의 두께가 제 1 도전형 반도체층(112m)의 두께보다 더 클 수 있다.
상기 제 2 도전형 반도체층(116m), 상기 활성층(114m), 및 상기 제 1 도전형 반도체층(112m)은 에피택셜 성장(epitaxial growth)에 의하여 형성될 수 있다. 또, 이들의 성분과 조성은 도 4를 참조하여 상세하게 설명하였으므로 여기서는 중복되는 설명을 생략한다.
도 10 및 도 11b를 참조하면, 상기 제 1 도전형 반도체층(112m) 상에 제 1 전극(131)을 형성한다(S120).
상기 제 1 전극(131)을 형성하기 위하여 우선 상기 제 1 도전형 반도체층(112m) 상에 제 1 전극 물질층을 형성한다. 상기 제 1 전극 물질층은, 예컨대 Ag, Al, Ni, Cr, Cu, Au, Pd, Pt, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들의 조합을 포함할 수 있다. 상기 제 1 전극 물질층은 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 또는 원자층 증착(atomic layer deposition, ALD)과 같은 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.
이후 상기 제 1 전극 물질층 상에 패터닝을 위한 식각 마스크를 형성한다. 식각 마스크는 실리콘 산화물, 실리콘 질화물, 스핀온 하드마스크(spin-on hardmask, SOH), 비정질 탄소층(amorphous carbon layer, ACL)과 같은 무기 하드마스크 또는 포토레지스트 마스크일 수 있다. 그런 다음, 상기 식각 마스크로 상기 제 1 전극 물질층을 식각하여 제 1 전극(131)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 제 1 전극(131)은 리프트-오프 방법에 의하여 형성될 수도 있다.
도 11c를 참조하면, 상기 제 1 전극(131)을 피복하는 제 1 층간 절연막(141)을 형성할 수 있다. 상기 제 1 층간 절연막(141)의 조성은 도 4를 참조하여 설명하였으므로 여기서는 중복되는 설명을 생략한다. 일부 실시예들에 있어서, 상기 제 1 층간 절연막(141)은 실리콘 산화물이고 스핀온 글래스(spin-on glass, SoG)를 스핀코팅하여 이를 경화시킴으로써 형성될 수 있다. 일부 실시예들에 있어서, 상기 제 1 층간 절연막(141)은 CVD, PVD, 또는 ALD에 의하여 형성될 수 있다.
이후 상기 제 1 층간 절연막(141)에 콘택을 형성하기 위한 콘택홀을 상기 제 1 층간 절연막(141)에 형성한다. 이를 위하여 예컨대 포토리소그래피 공정을 이용하여 상기 제 1 층간 절연막(141)에 상기 제 1 전극(131)을 일부 노출시키는 콘택홀을 형성할 수 있다.
이후, 씨드층 형성 및 도금에 의하여 상기 콘택홀을 매립하는 콘택 플러그를 형성하고, 평탄화를 통해 콘택홀 내에 한정된 콘택 플러그를 얻을 수 있다. 그에 의하여 도 4를 참조하여 설명한 상부 서브 콘택(133a)을 얻을 수 있다.
도 10 및 도 11d를 참조하면, 제어 회로를 포함하는 회로 기판(180)에 상기 제 1 전극(131)을 전기적으로 연결한다(S130).
상기 회로 기판(180)은 제어 회로를 포함하는 제어기(도 4 참조)를 내장하고 있을 수 있다. 또한 상기 제 1 전극(131)은 상기 회로 기판(180)의 제 1 연결 전극(135)을 통하여 상기 제어기에 연결될 수 있다.
상기 회로 기판(180)은 예컨대 인쇄 회로 기판일 수도 있고, 반도체 기판 상에 반도체 소자들이 제공된 반도체 장치일 수도 있다. 상기 회로 기판(180)은 상기 상부 서브 콘택들(133a)의 각각에 대응되는 하부 서브 콘택들(133b)을 포함할 수 있다. 또한 상기 회로 기판(180)은 추후 격벽 구조물과 연결될 제 2 연결 전극(139)도 포함할 수 있다.
일부 실시예들에 있어서, 상기 상부 서브 콘택들(133a)과 하부 서브 콘택들(133b)은 유택틱(eutectic) 본딩에 의하여 결합될 수 있다. 이 때 상기 상부 서브 콘택들(133a)과 하부 서브 콘택들(133b) 사이의 정렬이 완전하지 않을 경우 제 1 콘택(133)의 측벽에는 단차가 형성될 수 있다.
일부 실시예들에 있어서, 상기 상부 서브 콘택들(133a)과 하부 서브 콘택들(133b)은 연결 도전체에 의하여 접합될 수 있다. 예컨대 상기 연결 도전체는 솔더볼, 솔더 페이스트, 또는 이방 전도성 필름(anisotropic conductive film, ACF)일 수 있으며 특별히 한정되지 않는다.
상기 제 1 연결 전극(135), 제 2 연결 전극(139), 및 하부 서브 콘택들(133b)은 상기 회로 기판(180) 내의 제어기(도 4 참조)에 전기적으로 연결되어 있으며, 이들은 상기 회로 기판(180) 상의 제 2 층간 절연막(143) 내에 형성될 수 있다. 그러나, 도 11d의 구성은 예시적인 것일 뿐이며 본 발명이 여기에 한정되는 것은 아니다.
이후, 상기 성장 기판(101) 및 버퍼층(103)을 제거할 수 있다. 이들의 제거는, 예컨대 그라인딩 또는 레이저 리프트오프와 같은 공정에 의하여 제거될 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
도 10 및 도 11e를 참조하면, 각 개별 반도체 발광 소자로 소자 분리를 수행할 수 있다(S140).
상기 제 2 도전형 반도체층(116m)(도 11d 참조) 상에 식각 마스크를 형성한 후 이방성 식각을 수행함으로써 제 2 도전형 반도체층(116m), 활성층(114m), 및 제 1 도전형 반도체층(112m)을 순차적으로 식각하여 소자 분리를 수행할 수 있다. 소자가 개별적으로 분리된 결과 각 반도체 발광 소자에 속하는 제 1 도전형 반도체층(112), 활성층(114), 및 제 2 도전형 반도체층(116)이 얻어진다.
일부 실시예들에 있어서, 상기 이방성 식각은 제 2 연결 전극(139)을 식각 정지막으로 하여 수행될 수 있다. 즉, 상기 이방성 식각에 의하여 소자가 분리되면, 상기 제 2 연결 전극(139)의 상부 표면이 노출될 수 있다.
도 11e에 도시된 바와 같이 상기 제 1 전극(131)은 상기 제 1 층간 절연막(141)에 의하여 둘러싸일 수 있다.
도 6을 참조하여 설명한 바와 같이 제 2 도전형 반도체층(116)의 수직 방향 두께가 제 1 도전형 반도체층(112)의 수직 방향의 두께보다 더 크기 때문에 소자 분리에서 활성층(114)이 입는 손상이 적다. 그 이유는 도 6을 참조하여 설명하였으므로 여기서는 중복되는 설명을 생략한다.
도 10 및 도 11f를 참조하면, 상기 발광 소자 구조물(110)의 상부면과 측면 상에 절연층(145m)을 콘포말하게 형성한다(S150).
상기 절연층(145m)의 성분과 구성에 대해서는 도 4를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 절연층(145m)은 예를 들면 CVD, PVD, 또는 ALD에 의하여 형성될 수 있다.
도 11g를 참조하면, 상기 제 2 도전형 반도체층(116)의 상부 표면 상의 절연층(145)에 개구부(145o)를 형성한다. 상기 개구부(145o)에 의하여 상기 제 2 도전형 반도체층(116)의 상부 표면이 부분적으로 노출될 수 있다.
상기 개구부(145o)의 형성은 포토리소그래피에 의하여 수행될 수 있다. 일부 실시예들에 있어서, 상기 개구부(145o)는 상기 제 2 도전형 반도체층(116)의 가장자리를 따라 연장되는 트렌치 형태를 가질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
또한 상기 개구부(145o)를 형성할 때 상기 제 2 연결 전극(139)도 노출되도록 상기 절연층(145)의 일부가 제거될 수 있다.
도 10 및 도 11h를 참조하면, 상기 절연층(145)의 전체 표면에 대하여 씨드층(124m)을 콘포말하게 형성할 수 있다(S160). 상기 씨드층(124m)은 상기 발광 소자 구조물(110)의 측방향과 상부의 절연층(145)의 표면 상에 형성될 수 있다. 상기 씨드층(124m)은 예를 들면 CVD, PVD, 또는 ALD에 의하여 형성될 수 있다.
또 상기 씨드층(124m)은 상기 개구부(145o)에 의하여 노출된 제 2 도전형 반도체층(116)의 상부 표면과 전기적으로 연결되도록 형성될 수 있다. 상기 씨드층(124m)은 상기 개구부(145o) 내에서 상기 제 2 도전형 반도체층(116)과 접촉함으로써 제 2 전극(127)을 형성할 수 있다.
또한 상기 씨드층(124m)은 상기 제 2 연결 전극(139)의 상부 표면과도 접촉하도록 형성될 수 있다.
도 11i를 참조하면, 픽셀 영역(PA)을 정의하기 위한 식각 마스크(170)를 형성할 수 있다. 상기 식각 마스크(170)는 예컨대 포토레지스트 물질로 형성될 수 있다.
상기 식각 마스크(170)는 이웃하는 두 발광 소자 구조물들(110) 사이의 리세스 공간을 매립하면서 상기 제 2 도전형 반도체층(116)의 상부를 개방하도록 형성될 수 있다. 도 5를 참조하여 설명한 바와 같이, 픽셀 영역(PA)은 식각 후 잔존하는 씨드층(124m)의 영역에 의하여 결정될 수 있다. 상기 식각 마스크(170)의 패턴은 이를 고려하여 디자인될 수 있다.
다만, 제 2 전극(127)(도 5 참조)이 형성된 부분이 손상되지 않도록 상기 식각 마스크(170)는 상기 제 2 전극(127)이 형성된 부분을 피복하도록 디자인될 수 있다.
도 11j를 참조하면, 상기 식각 마스크(170)를 이용하여 노출된 씨드층(124m)을 제거하여 씨드층(124)을 형성할 수 있다. 노출된 상기 씨드층(124m)의 제거는 예컨대 이방성 식각에 의하여 수행될 수 있다. 일부 실시예들에 있어서, 노출된 상기 씨드층(124m)의 제거는 습식의 등방성 식각에 의하여 수행될 수 있다.
상기 식각에 의하여 제거된 상기 씨드층(124m)의 부분의 하부에 있는 절연층(145)은 일부 잔존할 수도 있고, 전부 제거될 수도 있다. 여기서는 상기 식각에 의하여 제거된 상기 씨드층(124m)의 부분의 하부에 절연층(145)이 잔존하는 것으로 도시하였으나 본 발명이 여기에 한정되는 것은 아니다.
이후 식각 마스크(170)는 제거될 수 있으며, 예컨대 산화 분위기에서 애슁(ashing)에 의하여 제거될 수 있다.
도 11k를 참조하면, 상기 씨드층(124) 및 절연층(145)의 전면에 몰드 물질층(160)을 형성할 수 있다. 상기 몰드 물질층(160)은, 예를 들면 포토레지스트 물질일 수 있다. 상기 몰드 물질층(160)은 예컨대 포토레지스트를 스핀 코팅하여 형성할 수 있다.
도 11l을 참조하면, 상기 몰드 물질층(160)을 패터닝하여 몰드 패턴(160p)을 형성할 수 있다. 상기 몰드 물질층(160)의 패터닝은 상기 포토레지스트 물질막을 노광 및 현상함으로써 수행될 수 있다.
상기 몰드 패턴(160p)에 의하여 노출된 시드층(124)의 표면 상에 추후 도금을 통해 격벽 몸체(122)가 형성될 예정이므로 이를 고려하여 상기 몰드 패턴(160p)이 설계될 수 있다.
도 10 및 도 11m을 참조하면, 상기 노출된 시드층(124) 위에 도금을 통해 격벽 몸체(122)를 형성할 수 있다(S170). 상기 도금은 전해 도금일 수도 있고 무전해 도금일 수도 있다.
도금으로 형성된 격벽 몸체의 상부면을 평탄화하여 일정한 레벨을 갖는 격벽 몸체(122)를 형성할 수 있다. 상기 평탄화는 상기 제 2 도전형 반도체층(116)의 상부 표면으로부터 상기 격벽 몸체(122)가 돌출되는 정도를 고려하여 수행될 수 있다.
상기 격벽 몸체(122)를 형성함으로써 격벽 구조물(120)의 형성이 완료될 수 있다. 상기 격벽 구조물(120)은 제 2 연결 전극(139)에 전기적으로 연결되어, 도 3을 참조하여 설명한 바와 같이, 하나의 공통 전극으로서 작용할 수 있다.
도 11n을 참조하면, 상기 몰드 패턴(160p)을 제거하고, 상기 격벽 구조물(120)에 의하여 정의되는 상기 제 2 도전형 반도체층(116)의 상부의 픽셀 공간에 봉지층(150, 150a, 150b)을 형성할 수 있다. 상기 봉지층(150, 150a, 150b)의 각각은 형광체를 포함할 수 있다.
예컨대 봉지층(150b)은 적색 QD를 함유하도록 형성되고 봉지층(150a)는 녹색 QD를 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 봉지층(150b)과 봉지층(150a)의 위에는 청색광을 흡수하여 청색광의 방출을 억제하는 청색광 필터가 더 제공될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
10: 발광소자 패키지 100: 반도체 발광 소자
110: 발광 소자 구조물 112: 제 1 도전형 반도체층
114: 활성층 116: 제 2 도전형 반도체층
120: 격벽 구조물 122: 격벽 몸체
124: 씨드층 129: 씨드층 연장부
131: 제 1 전극 133: 제 1 콘택
133a: 상부 서브 콘택 133b: 하부 서브 콘택
135: 제 1 연결 전극 139: 제 2 연결 전극
141: 제 1 층간 절연막 143: 제 2 층간 절연막
145: 절연층 150, 150a, 150b: 봉지층
180: 회로 기판

Claims (20)

  1. 서로 분리된 복수의 발광 소자 구조물들; 및
    상기 복수의 발광 소자 구조물들 중 이웃하는 두 발광 소자 구조물들의 사이에 배치되고, 픽셀 공간을 정의하는 격벽 구조물;
    을 포함하는 반도체 발광 소자로서, 상기 복수의 발광 소자 구조물들의 각각은:
    제 1 도전형 반도체층;
    상기 제 1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 제 2 도전형 반도체층;
    상기 제 1 도전형 반도체층과 연결된 제 1 전극; 및
    상기 제 2 도전형 반도체층과 연결된 제 2 전극;
    을 포함하는 반도체 발광 소자.
  2. 제 1 항에 있어서,
    상기 격벽 구조물이 전기적 도체인 것을 특징으로 하는 반도체 발광 소자.
  3. 제 2 항에 있어서,
    상기 격벽 구조물은 상기 제 2 도전형 반도체층의 측면을 둘러싸면서 상기 제 2 도전형 반도체층의 상부면보다 높게 돌출되는 것을 특징으로 하는 반도체 발광 소자.
  4. 제 3 항에 있어서,
    상기 격벽 구조물에 의하여 정의되는, 상기 제 2 도전형 반도체층의 상부의 공간에 봉지층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제 3 항에 있어서,
    상기 격벽 구조물은 상기 제 2 도전형 반도체층의 상부 표면보다 약 0.1 마이크로미터(㎛) 내지 약 50 ㎛ 돌출되는 것을 특징으로 하는 반도체 발광 소자.
  6. 제 1 항에 있어서,
    상기 격벽 구조물은 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면을 따라 연장되는 것을 특징으로 하는 반도체 발광 소자.
  7. 제 6 항에 있어서,
    상기 제 2 전극은 상기 제 2 도전형 반도체층의 상부 표면에 제공되는 것을 특징으로 하는 반도체 발광 소자.
  8. 제 7 항에 있어서,
    상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면에는 절연층이 제공되고,
    상기 격벽 구조물은 절연층의 표면을 따라 연장되는 씨드층 및 상기 씨드층 위의 격벽 몸체를 포함하는 것을 특징으로 하는 반도체 발광 소자.
  9. 제 8 항에 있어서,
    상기 격벽 몸체는 상기 제 2 도전형 반도체층의 상부 표면을 따라 상기 제 2 도전형 반도체층의 엣지(edge)로부터 상기 제 2 전극까지 연장되는 것을 특징으로 하는 반도체 발광 소자.
  10. 제 1 항에 있어서,
    상기 제 1 도전형 반도체층의 수평 방향의 폭이 상기 제 2 도전형 반도체층의 수평 방향의 폭보다 더 큰 것을 특징으로 하는 반도체 발광 소자.
  11. 제 10 항에 있어서,
    상기 제 1 도전형 반도체층의 수직 방향의 두께가 상기 제 2 도전형 반도체층의 수직 방향의 두께보다 더 작은 것을 특징으로 하는 반도체 발광 소자.
  12. 제 1 도전형 반도체층;
    상기 제 1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 제 2 도전형 반도체층;
    상기 제 1 도전형 반도체층에 연결된 제 1 전극;
    상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면을 피복하는 절연층; 및
    상기 절연층을 사이에 두고 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들을 따라 연장되며 상기 제 2 도전형 반도체층의 상부면보다 높게 돌출되는 격벽 구조물;
    을 포함하고, 상기 격벽 구조물은,
    상기 제 2 도전형 반도체층의 상부 표면에 대하여 수직인 방향으로 연장되는 격벽 몸체; 및
    상기 격벽 몸체의 측면으로부터 돌출되고 상기 제 2 도전형 반도체층의 상부 표면을 따라 연장되는 씨드층 연장부;
    를 포함하는 반도체 발광 소자.
  13. 제 12 항에 있어서,
    상기 격벽 구조물은 상기 절연층을 사이에 두고 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면을 따라 연장되며 상기 제 1 도전형 반도체층의 하부면보다 낮은 레벨까지 연장되는 것을 특징으로 하는 반도체 발광 소자.
  14. 제 12 항에 있어서,
    상기 제 2 도전형 반도체층과 연결된 제 2 전극을 더 포함하고,
    상기 제 2 전극이 상기 제 2 도전형 반도체층과 접촉하는 부분은 상기 제 2 도전형 반도체층의 상부 표면의 엣지를 따라 이격되어 연장되는 것을 특징으로 하는 반도체 발광 소자.
  15. 제어 회로를 포함하는 회로 기판;
    상기 회로 기판 상에 배치되고 서로 분리된 복수의 발광 소자 구조물들;
    상기 복수의 발광 소자 구조물들 중 이웃하는 두 발광 소자 구조물들의 사이에 배치되고, 픽셀 공간을 정의하는 격벽 구조물; 및
    상기 복수의 발광 소자 구조물들의 각각의 상부 표면 및 상기 격벽 구조물의 측벽과 접촉하는 봉지층;
    을 포함하는 반도체 발광 소자로서, 상기 복수의 발광 소자 구조물들의 각각은:
    상기 회로 기판 상의 제 1 도전형 반도체층;
    상기 제 1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 제 2 도전형 반도체층;
    상기 제 1 도전형 반도체층과 연결된 제 1 전극; 및
    상기 제 2 도전형 반도체층과 연결된 제 2 전극;
    을 포함하고,
    상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들은 절연층에 의하여 피복되고,
    상기 격벽 구조물은 전기적 도전체로서, 상기 절연층을 사이에 두고 상기 제 1 도전형 반도체층, 상기 활성층, 및 상기 제 2 도전형 반도체층의 측면들을 따라 수직 연장되고, 상기 격벽 구조물의 상부 표면은 상기 제 2 도전형 반도체층의 상부 표면보다 상기 회로 기판으로부터 멀리 이격되고, 상기 격벽 구조물의 하부 표면은 상기 제 1 도전형 반도체층의 하부 표면보다 상기 회로 기판에 더 가깝게 위치하고,
    상기 격벽 구조물은 상기 절연층을 사이에 두고 상기 복수의 발광 소자 구조물들의 각각의 주위를 둘러싸는 반도체 발광 소자.
  16. 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 소자 구조물을 형성하는 단계;
    상기 제 1 도전형 반도체층과 연결되는 제 1 전극을 형성하는 단계;
    제어 회로를 포함하는 회로 기판에 상기 제 1 전극을 전기적으로 연결하는 단계;
    상기 제 2 도전형 반도체층, 상기 활성층, 및 상기 제 1 도전형 반도체층을 순차 식각하여 소자 분리를 수행하는 단계;
    소자 분리된 상기 제 2 도전형 반도체층, 상기 활성층, 및 상기 제 1 도전형 반도체층의 측벽에 절연층을 형성하는 단계;
    상기 절연층 상에 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 상기 제 2 도전형 반도체층의 상부 표면보다 높은 레벨을 갖도록 격벽 몸체를 형성하는 단계;
    를 포함하는 반도체 발광 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 발광 소자 구조물을 형성하는 단계는 상기 제 2 도전형 반도체층, 상기 활성층, 및 상기 제 1 도전형 반도체층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 도전형 반도체층은 성장 기판 상의 버퍼층 상에 형성되고,
    상기 소자 분리를 수행하는 단계의 이전에 상기 성장 기판 및 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 절연층을 형성하는 단계에서 상기 절연층은 상기 제 2 도전형 반도체층의 상부 표면을 피복하도록 형성되고,
    상기 씨드층을 형성하는 단계는,
    상기 제 2 도전형 반도체층이 일부 노출되도록 상기 절연층을 일부 제거하는 단계;
    상기 제 2 도전형 반도체층의 노출된 부분 및 상기 절연층의 전면을 피복하도록 씨드 물질층을 형성하는 단계; 및
    상기 제 2 도전형 반도체층의 픽셀 영역이 노출되도록 상기 씨드 물질층을 일부 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 격벽 몸체를 형성하는 단계는 도금에 의하여 수행되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
KR1020190153550A 2019-11-26 2019-11-26 반도체 발광 소자 및 그의 제조 방법 KR20210064855A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190153550A KR20210064855A (ko) 2019-11-26 2019-11-26 반도체 발광 소자 및 그의 제조 방법
US17/036,090 US11742469B2 (en) 2019-11-26 2020-09-29 Semiconductor light-emitting device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190153550A KR20210064855A (ko) 2019-11-26 2019-11-26 반도체 발광 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210064855A true KR20210064855A (ko) 2021-06-03

Family

ID=75974520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190153550A KR20210064855A (ko) 2019-11-26 2019-11-26 반도체 발광 소자 및 그의 제조 방법

Country Status (2)

Country Link
US (1) US11742469B2 (ko)
KR (1) KR20210064855A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230132423A1 (en) * 2021-11-02 2023-05-04 Nanosys, Inc. Light emitting diode array with inactive implanted isolation regions and methods of forming the same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481994B1 (ko) 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
WO2003019678A1 (fr) 2001-08-22 2003-03-06 Sony Corporation Element semiconducteur au nitrure et procede de production de cet element
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
DE102012217957B4 (de) 2012-10-01 2014-10-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Mikro-LED-Matrix
US9831387B2 (en) 2014-06-14 2017-11-28 Hiphoton Co., Ltd. Light engine array
TW202404148A (zh) 2015-03-09 2024-01-16 日商半導體能源研究所股份有限公司 發光元件、顯示裝置、電子裝置及照明設備
KR102184538B1 (ko) * 2015-08-26 2020-11-30 엘지전자 주식회사 표시장치
KR102054091B1 (ko) 2015-12-22 2019-12-09 애플 인크. 비방사 재결합을 완화하기 위한 led 측벽 프로세싱
KR102611980B1 (ko) * 2016-12-14 2023-12-08 삼성전자주식회사 멀티 컬러를 구현할 수 있는 발광 소자
JP6366799B1 (ja) 2017-02-10 2018-08-01 ルーメンス カンパニー リミテッド マイクロｌｅｄモジュール及びその製造方法
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
FR3065322B1 (fr) 2017-04-18 2019-06-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif d'affichage a matrice de leds
KR102509639B1 (ko) 2017-12-12 2023-03-15 삼성전자주식회사 발광소자 패키지 제조방법
KR102421729B1 (ko) 2017-12-14 2022-07-15 삼성전자주식회사 발광소자 패키지 및 이를 이용한 디스플레이 장치
KR102582424B1 (ko) 2017-12-14 2023-09-25 삼성전자주식회사 발광소자 패키지 및 이를 이용한 디스플레이 장치
KR102521100B1 (ko) * 2018-01-08 2023-04-14 삼성디스플레이 주식회사 표시 장치
KR102039838B1 (ko) 2018-10-19 2019-11-27 한국광기술원 마이크로 ｌｅｄ 디스플레이 화소 조립체 및 이의 제조방법
JP2021019015A (ja) * 2019-07-17 2021-02-15 シャープ福山セミコンダクター株式会社 マイクロ発光素子及び画像表示素子

Also Published As

Publication number Publication date
US20210159378A1 (en) 2021-05-27
US11742469B2 (en) 2023-08-29

Similar Documents

Publication Publication Date Title
US11133434B2 (en) Image display device
KR102553630B1 (ko) 발광소자 패키지 및 이를 이용한 디스플레이 장치
EP3923326B1 (en) Light-emitting element for display
WO2020100300A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100302A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020115851A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100294A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
EP3940775A1 (en) Light emitting element for display, and display device including same
WO2020100295A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100292A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100293A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100301A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
US11935910B2 (en) Semiconductor light-emitting device with groove and method of manufacturing the same
WO2020100291A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100298A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020100303A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020121449A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
CN113261117A (zh) 发光元件
US11742469B2 (en) Semiconductor light-emitting device and method of fabricating the same
KR20210099681A (ko) 3차원 구조 반도체 발광소자 및 디스플레이 장치
WO2020100290A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
WO2020136846A1 (ja) マイクロｌｅｄデバイスおよびその製造方法
US20220123047A1 (en) Light emitting device package
US11380818B2 (en) Semiconductor light emitting device
US20240021751A1 (en) Led module, method of manufacturing the same, and led display apparatus

Legal Events

Date Code Title Description
A201 Request for examination