KR20210061048A - Ultra-thin film hybrid memory device and vertically 3D stacked-structure memory array comprising the same - Google Patents

Ultra-thin film hybrid memory device and vertically 3D stacked-structure memory array comprising the same Download PDF

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Abstract

The present invention relates to an ultra-thin hybrid memory element having a thickness of about 10 nm that simultaneously shows switch and memory characteristics by stacking heterogeneous thin films and a vertical three-dimensional stacked structure memory array including the same. According to the present invention, a switching layer and a memory layer are formed to be less than 10 nm by an atomic layer deposition (ALD) method, an ultra-thin hybrid memory element with an optimum thickness shows excellent performance with a low off current, a low reset current, and a high on/off ratio, and a metal buffer layer having an electrode potential value lower than that of a second electrode is inserted, thereby showing excellent uniformity and retention characteristics.

Description

초박막 하이브리드 메모리 소자 및 이를 포함하는 수직형 3차원 적층구조 메모리 어레이{Ultra-thin film hybrid memory device and vertically 3D stacked-structure memory array comprising the same}Ultra-thin film hybrid memory device and vertically 3D stacked-structure memory array comprising the same}

본 발명은 스토리지 클래스 메모리로 활용될 수 있는 하이브리드 메모리 소자에 관한 것으로, 더욱 상세하게는 이종 박막을 적층하여 스위치와 메모리 특성을 동시에 나타내는 약 10 nm의 두께의 초박막 하이브리드 메모리 소자 및 이를 포함하는 수직형 3차원 적층구조 메모리 어레이에 관한 것이다.The present invention relates to a hybrid memory device that can be used as a storage class memory, and more particularly, an ultra-thin hybrid memory device having a thickness of about 10 nm that simultaneously exhibits switch and memory characteristics by stacking heterogeneous thin films, and a vertical type including the same. It relates to a three-dimensional stacked structure memory array.

메모리 반도체 업계의 오래된 화두는 DRAM과 NAND의 장점과 단점을 보완할 수 있는 새로운 메모리의 필요성이다. DRAM은 속도가 NAND와는 비교할 수 없을 정도로 빠르지만, 휘발성(Volatile Memory)이기 때문에, 전원 공급이 중단되면 데이터가 모두 사라진다. DRAM은 전원을 항상 공급해야 하기 때문에 작업을 하지 않을 때에도 전력을 소비한다. NAND는 비휘발성(Non Volatile Momory)이라는 장점을 갖고 있지만, CPU와 DRAM과 비교하면 지나치게 느리다는 단점이 있다. 따라서 빠르고 영구적인, 비휘발성 메모리에 대한 니즈(needs)가 증가하고 있다.The old topic in the memory semiconductor industry is the need for a new memory that can complement the advantages and disadvantages of DRAM and NAND. DRAM has a speed that is incomparable to NAND, but because it is volatile (Volatile Memory), all data disappears when the power supply is interrupted. Since DRAM must always supply power, it consumes power even when it is not working. NAND has the advantage of non-volatile momory, but it has the disadvantage of being too slow compared to CPU and DRAM. Therefore, there is an increasing need for fast, permanent, non-volatile memory.

스토리지 클래스 메모리(Storage class Memory, 이하 SCM)는 플래시(Flash) 메모리의 데이터 비휘발성 특성과 DRAM과 같은 고속의 데이터 쓰기/읽기 기능을 지원하는 byte 단위 접근이 가능한 메모리 기술을 말한다.Storage class memory (hereinafter referred to as SCM) refers to a memory technology capable of byte-level access that supports data nonvolatile characteristics of flash memory and high-speed data writing/reading functions such as DRAM.

상기 SCM 구현을 위해 개발중인 대표적인 뉴메모리 소자는 STT-MRAM(Spin Transfer Torque - Magnetic RAM), RRAM(Resistive RAM), PRAM(Phase Change RAM) 등이 있으며, 이 중, 저항 변화 메모리(Resistance Random Access Memory, RRAM)는 낮은 생산 비용, 간단한 공정, 저전력, 빠른 읽기/쓰기 속도 등의 장점으로 인해 차세대 메모리 소자로 각광받고 있다. 또한 크로스포인트(cross-point) 구조를 이용하여 고집적화를 할 수 있기 때문에 최근 대용량의 메모리 소자의 요구로도 적합하다. Representative new memory devices under development to implement the SCM include STT-MRAM (Spin Transfer Torque-Magnetic RAM), RRAM (Resistive RAM), and PRAM (Phase Change RAM), among which resistance random access memory (Resistance Random Access). Memory, RRAM) is in the spotlight as a next-generation memory device due to its advantages such as low production cost, simple process, low power, and fast read/write speed. In addition, since it can be highly integrated by using a cross-point structure, it is also suitable for the recent demand for large-capacity memory devices.

한편, 최근에는 저항 변화 메모리(ReRAM) 소자의 집적도를 향상시키기 위해 수평 방향으로 연장되는 복수의 수평 전극과 수직방향으로 연장되는 복수의 수직 전극이 크로스 포인트 구조에 배치되고, 크로스 포인트에 저항변화물질층을 형성한 메모리 소자가 제안되었다.On the other hand, in recent years, in order to improve the degree of integration of a resistance change memory (ReRAM) device, a plurality of horizontal electrodes extending in the horizontal direction and a plurality of vertical electrodes extending in the vertical direction are disposed in a cross point structure. A layered memory device has been proposed.

일본 공개특허공보2011-129639호에 제안된 저항변화 메모리 소자는 수평 방향으로 연장되는 복수의 수평 전극과 수직 방향으로 연장되는 복수의 수직 전극이 크로스 포인트 구조에 배치되는 저항 변화 메모리 소자로, 각 전극의 대향 영역에 정류 절연막, 도전층 및 저항 가변막이 설치되고, 정류 절연막은 수평 전극 및 수직 전극의 일측면에 접하여 설치되고, 저항 가변막은 수평 전극 및 수직 전극의 다른 방향의 측면에 접하여 설치되며, 도전층은 정류 절연막과 저항 가변막 사이에 설치되고, 수평 전극 방향 또는 수직 전극 방향의 단면에 있어서 인접하는 전극 간의 영역에서 분단되어 있다. 이와 같은 종래 기술은 수직형 전극과 수평 전극의 크로스 포인트에 저항 변화 메모리 셀을 형성하여 집적도를 향상시킬 수는 있지만, 여전히 제조 시 공정이 복잡하다는 단점이 있다.The resistance change memory device proposed in Japanese Patent Application Laid-Open No. 2011-129639 is a resistance change memory device in which a plurality of horizontal electrodes extending in a horizontal direction and a plurality of vertical electrodes extending in a vertical direction are disposed in a cross point structure. A rectifying insulating film, a conductive layer, and a resistance variable film are installed in the opposite region of the rectifier insulating film, the rectifying insulating film is installed in contact with one side of the horizontal electrode and the vertical electrode, and the resistance variable film is installed in contact with the side of the horizontal electrode and the vertical electrode in different directions The conductive layer is provided between the rectifying insulating film and the resistance variable film, and is divided in a region between adjacent electrodes in a cross section in a horizontal electrode direction or a vertical electrode direction. Such a conventional technique can improve the degree of integration by forming a resistance-variable memory cell at a cross point between a vertical electrode and a horizontal electrode, but still has a disadvantage in that the manufacturing process is complicated.

도 1은 종래 저항 변화 메모리(RRAM)의 전압-전류 그래프이다.1 is a voltage-current graph of a conventional resistance change memory (RRAM).

종래 저항 변화 메모리(RRAM)는 도 1(a)에 나타낸 바와 같이, 높은 누설 전류가 흐르는 문제가 있으며, 이러한 누설 전류는 고집적화 어레이를 만드는데 문제가 된다. 이를 해결하기 위해 도 1(b)에 나타낸 바와 같이, 저항 변화 메모리에 트랜지스터 또는 다이오드와 같은 스위치 소자를 연결하여 사용하며, 상기 스위치 소자는 누설 전류를 줄여주는 역할을 한다. 이러한 소자를 보통 Selector-RRAM(1S-1R) 소자로 명명한다. 그러나, 트랜지스터는 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)로 인해 소자 사이즈 감소에 한계가 있다. 또한, 다이오드는 한 방향으로만 전류를 흐르게 하므로, 저항 변화 소자와 같이 양 극성에서 저항 변화 특성을 나타내는 바이폴라 소자에는 적절하지 않은 단점이 있다. 이에 새로운 1S-1R 소자의 개발이 필요하다.As shown in Fig. 1(a), the conventional resistance change memory (RRAM) has a problem in which a high leakage current flows, and this leakage current becomes a problem in making a highly integrated array. In order to solve this problem, as shown in FIG. 1(b), a switch element such as a transistor or a diode is connected to the resistance change memory, and the switch element serves to reduce leakage current. These devices are commonly referred to as Selector-RRAM (1S-1R) devices. However, the transistor has a limitation in reducing the device size due to a short channel effect such as a punch through. In addition, since the diode allows current to flow in only one direction, there is a disadvantage that it is not suitable for a bipolar device that exhibits resistance change characteristics at both polarities, such as a resistance change device. Therefore, it is necessary to develop a new 1S-1R device.

도 2는 고집적화 어레이를 만드는 일반적인 2가지 방법을 나타낸다.Figure 2 shows two general methods of making highly integrated arrays.

도 2에 나타낸 바와 같이, 고집적화 어레이로는 (a) 수평형(Planar) 3차원 적층 구조와 (b) 수직형(Vertical) 3차원 적층 구조가 있다. 이 중, 수직형(Vertical) 3차원 적층 구조의 경우, 수직 전극으로 인해 한 번에 여러 층을 제작할 수 있어, 제작 비용 절감으로 고집적화에 더 용이한 장점이 있다.As shown in FIG. 2, the highly integrated array includes (a) a planar three-dimensional stacked structure and (b) a vertical three-dimensional stacked structure. Among them, in the case of a vertical three-dimensional stacked structure, several layers can be manufactured at a time due to vertical electrodes, and thus, there is an advantage in that it is easier to achieve high integration due to a reduction in manufacturing cost.

도 3은 수직형(Vertical) 3차원 적층 구조의 메모리 소자의 개략도이다.3 is a schematic diagram of a memory device having a vertical three-dimensional stack structure.

도 3에 나타낸 바와 같이, 수직형 3차원 적층 구조의 메모리 소자는 복수개의 원기둥 형태의 제1 전극 라인(워드 라인)이 기판과 수직 방향으로 형성되고, 상기 제1 전극 라인의 원기둥 표면을 감싸며 1R-1S 박막층이 형성되고, 상기 제1 전극 라인과 서로 교차되도록 제1 전극 라인과 수직 방향으로 복수개의 제2 전극 라인(비트 라인)이 형성되어, 상기 제1 전극 라인 및 상기 제2 전극 라인의 교차점에 1R-1S 박막층이 형성되어 있는 3차원의 크로스 포인트 구조를 형성한다. 이때, 워드 라인의 제1 전극은 일정한 간격을 유지하며 형성되기 때문에, 많은 소자의 집적을 위해서는 제1 전극과 상기 제1 전극을 둘러싸는 1R-1S 소자의 두께를 얇게 구현하는 것이 필요하다.As shown in FIG. 3, in the memory device having a vertical three-dimensional stack structure, a plurality of cylindrical first electrode lines (word lines) are formed in a direction perpendicular to a substrate, and 1R surrounds the cylindrical surface of the first electrode line. A -1S thin film layer is formed, and a plurality of second electrode lines (bit lines) are formed in a direction perpendicular to the first electrode line so as to cross each other with the first electrode line. A three-dimensional cross point structure is formed in which a 1R-1S thin film layer is formed at the intersection point. At this time, since the first electrode of the word line is formed while maintaining a certain distance, it is necessary to implement a thin thickness of the first electrode and the 1R-1S device surrounding the first electrode in order to integrate many devices.

도 4는 기존에 보고된 1S-1R 소자의 두께를 표시한 것이다.4 shows the thickness of the previously reported 1S-1R device.

도 4에 나타낸 바와 같이, 종래의 메모리 소자는 중간 전극(middle electrode)가 필요한 경우도 있으므로, 실제 1S-1R 두께는 적어도 30 nm 이상이며, 상용화된 메모리 소자는 평균 100 nm 이상으로 매우 두꺼운 편이다. 그러나 이렇게 메모리 소자의 두께가 두껍게 되면 고집적화가 어려운 문제가 있다. As shown in FIG. 4, since the conventional memory device sometimes requires a middle electrode, the actual 1S-1R thickness is at least 30 nm, and the commercially available memory device is very thick with an average of 100 nm or more. . However, when the thickness of the memory device is increased in this way, there is a problem that high integration is difficult.

1. 일본 공개특허공보2011-129639호1. Japanese Patent Application Laid-Open No. 2011-129639

따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명의 제1 목적은 원자층 증착법을 이용하여 1S-1R 두께를 약 10 nm 정도의 초박막으로 형성하되, 초저전력으로 메모리 및 스위치 특성을 나타내고, 누설전류가 차단된 초박막 하이브리드 메모리 소자를 제공하는 것이다.Therefore, the present invention has been proposed to solve the problems of the prior art as described above, and the first object of the present invention is to form an ultra-thin film of about 10 nm in thickness by using an atomic layer deposition method, but with ultra-low power. It is to provide an ultra-thin hybrid memory device that exhibits memory and switch characteristics and is blocked from leakage current.

본 발명의 제2 목적은 상기 초박막 하이브리드 메모리 소자를 포함하는 수직형 3차원 적층 구조 메모리 어레이를 제공하는 것이다.A second object of the present invention is to provide a vertical three-dimensional stacked structure memory array including the ultra-thin hybrid memory device.

상기 제1 목적을 달성하기 위하여, 본 발명은 제1 전극, 스위칭층, 메모리층 및 제2 전극이 차례로 적층되어 형성되되, 상기 스위칭층은 4~6 nm 두께를 가지고, 금속 이온의 이동도(mobility)가 높은 GeS, GeS2, AgS2, CuS2, TiO2 또는 HfO2를 포함하고, 상기 메모리층은 4~8 nm 두께를 가지고, 금속 이온의 이동도가 낮은 SiO2, Al2O3 또는 ZrO2를 포함하는 것을 특징으로 하는 초박막 하이브리드 메모리 소자를 제공한다.In order to achieve the first object, the present invention is formed by sequentially stacking a first electrode, a switching layer, a memory layer, and a second electrode, wherein the switching layer has a thickness of 4 to 6 nm, and the mobility of metal ions ( high mobility) GeS, GeS 2 , AgS 2 , CuS 2 , TiO 2 or HfO 2 , and the memory layer has a thickness of 4 to 8 nm, and the mobility of metal ions is low SiO 2 , Al 2 O 3 Alternatively, it provides an ultra-thin hybrid memory device comprising ZrO 2.

또한 바람직하게는, 상기 스위칭층은 TiO2이고, 상기 메모리층은 Al2O3일 수 있다.Also preferably, the switching layer may be TiO 2 , and the memory layer may be Al 2 O 3 .

또한 바람직하게는, 상기 제1 전극은 TiN, W, Pt, Ru 및 Ir로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다.Also preferably, the first electrode may be at least one selected from the group consisting of TiN, W, Pt, Ru, and Ir.

또한 바람직하게는, 상기 제2 전극은 AgTe, Cu, Ag, Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다.Also preferably, the second electrode may be at least one selected from the group consisting of AgTe, Cu, Ag, Ni, and Co.

또한 바람직하게는, 상기 메모리층과 상부전극 사이에 금속 버퍼층이 추가로 삽입될 수 있다.Also, preferably, a metal buffer layer may be additionally inserted between the memory layer and the upper electrode.

또한 바람직하게는, 상기 금속 버퍼층은 Ti, Ta, Zn, Al 및 Hf로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다.Also preferably, the metal buffer layer may be at least one selected from the group consisting of Ti, Ta, Zn, Al, and Hf.

또한 바람직하게는, 상기 금속 버퍼층의 두께는 2~5 nm일 수 있다.Also preferably, the thickness of the metal buffer layer may be 2 to 5 nm.

또한 바람직하게는, 상기 스위칭층과 메모리층은 원자층 증착법(ALD)로 증착하여 두께를 조절할 수 있다.In addition, preferably, the switching layer and the memory layer may be deposited by atomic layer deposition (ALD) to control the thickness.

또한, 상기 제2 목적을 달성하기 위하여, 본 발명은 기판에 대하여 수직 방향으로 형성된 복수개의 원기둥 형태의 제1 전극 라인; 각각의 상기 제1 전극 라인의 원기둥의 둘레를 감싸며 형성되며, 서로 접합된 메모리층과 스위치층을 포함하는 하이브리드 박막층; 및 상기 박막층 상에 제1 전극 라인과 교차하도록 형성된 복수개의 제2 전극 라인을 포함하며, 상기 스위칭층은 4~6 nm 두께를 가지고, 금속 이온의 이동도(mobility)가 높은 GeS, GeS2, AgS2, CuS2, TiO2 또는 HfO2를 포함하고, 상기 메모리층은 4~8 nm 두께를 가지고, 금속 이온의 이동도가 낮은 SiO2, Al2O3 또는 ZrO2를 포함하는 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이를 제공한다.In addition, in order to achieve the second object, the present invention provides a plurality of cylindrical first electrode lines formed in a direction perpendicular to a substrate; A hybrid thin film layer formed to surround the periphery of the cylinder of each of the first electrode lines and including a memory layer and a switch layer bonded to each other; And a plurality of second electrode lines formed on the thin film layer to cross the first electrode line, wherein the switching layer has a thickness of 4 to 6 nm and has a high mobility of metal ions, GeS, GeS 2 , AgS 2 , CuS 2 , TiO 2 or HfO 2 , wherein the memory layer has a thickness of 4 to 8 nm and includes SiO 2 , Al 2 O 3 or ZrO 2 having a low mobility of metal ions. It provides a vertical three-dimensional stacked structure memory array.

또한 바람직하게는, 상기 스위칭층은 TiO2이고, 상기 메모리층은 Al2O3일 수 있다.Also preferably, the switching layer may be TiO 2 , and the memory layer may be Al 2 O 3 .

또한 바람직하게는, 상기 복수개의 제1 전극 라인 및 상기 복수개의 제2 전극 라인의 교차점에 상기 메모리층과 스위치층을 포함하는 박막층이 형성되어 있는 3차원의 크로스 포인트 구조를 형성할 수 있다.In addition, preferably, a three-dimensional cross point structure in which a thin film layer including the memory layer and the switch layer is formed at an intersection of the plurality of first electrode lines and the plurality of second electrode lines may be formed.

또한 바람직하게는, 상기 스위칭층과 메모리층은 원자층 증착법(ALD)로 증착하여 두께를 조절할 수 있다.In addition, preferably, the switching layer and the memory layer may be deposited by atomic layer deposition (ALD) to control the thickness.

또한 바람직하게는, 상기 메모리층과 제2 전극 라인 사이에 금속 버퍼층이 추가로 삽입될 수 있다.In addition, preferably, a metal buffer layer may be additionally inserted between the memory layer and the second electrode line.

또한 바람직하게는, 상기 금속 버퍼층은 Ti, Ta, Zn, Al 및 Hf로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다.Also preferably, the metal buffer layer may be at least one selected from the group consisting of Ti, Ta, Zn, Al, and Hf.

또한 바람직하게는, 상기 금속 버퍼층의 두께는 2~5 nm일 수 있다.Also preferably, the thickness of the metal buffer layer may be 2 to 5 nm.

본 발명에 따르면, 스위칭층과 메모리층을 원자층 증착법(ALD)으로 10nm 미만으로 형성시키되, 최적 두께를 갖는 하이브리드 메모리 소자는 낮은 오프 전류, 낮은 리셋 전류, 및 높은 온/오프 비율을 가진 뛰어난 성능을 나타내며, 제2 전극보다 낮은 전극 전위값을 갖는 금속 버퍼층의 삽입으로, 우수한 균일성 및 보유 특성을 나타낸다.According to the present invention, the switching layer and the memory layer are formed to be less than 10 nm by atomic layer deposition (ALD), but the hybrid memory device having the optimum thickness has excellent performance with low off current, low reset current, and high on/off ratio. And, by inserting a metal buffer layer having an electrode potential value lower than that of the second electrode, excellent uniformity and retention characteristics are exhibited.

또한, 본 발명에 따른 하이브리드 메모리 소자의 어레이 시뮬레이션을 통해 뛰어난 읽기 및 쓰기 마진(Read/Write Margins) 및 초저전력 소비를 나타내므로 차세대 메모리 소자로서 유용하게 사용될 수 있으며, 초박막으로도 1S-1R 구현이 가능하므로 수직형 3차원 적층 구조에 적용할 수 있다.In addition, since it shows excellent read/write margins and ultra-low power consumption through the array simulation of the hybrid memory device according to the present invention, it can be usefully used as a next-generation memory device, and the 1S-1R implementation is possible even with an ultra-thin film. Because it is possible, it can be applied to a vertical three-dimensional stacked structure.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects that are not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 (a) 종래 저항 변화 메모리(RRAM)의 전압-전류 그래프 및 (b) 스위치층이 포함된 저항 변화 메모리의 전압-전류 그래프이다.
도 2는 고집적화 어레이를 만드는 일반적인 방법으로서, (a) 수평형(Planar) 3차원 적층 구조와 (b) 수직형(Vertical) 3차원 적층 구조를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 수직형(Vertical) 3차원 적층 구조의 메모리 어레이를 나타내는 (a) 개략도, 및 (b) 평면도이다.
도 4는 기존에 보고된 스위치 소자와 메모리 소자를 포함하는 1S-1R 소자의 두께를 표시한 것이다.
도 5 및 도 6은 본 발명에 따른 하이브리드 메모리 소자의 읽기 동작시 나타나는 전류-전압 상태를 나타내는 그래프이다.
도 7은 본 발명의 일비교예에 따른 TiO2 층위에 GeS2 층이 증착된 메모리 소자와 본 발명의 일실시예에 따른 TiO2 층위에 Al2O3 층이 증착된 메모리 소자의 전류-전압(I-V) 특성을 나타내는 그래프이다.
도 8은 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, TiO2 두께에 따른 (a) 양의 바이어스 인가시(셋 상태) 전류-전압 상태 그래프, (b) 저 저항상태의 문턱전압(Vth.LRS), 및 (c) 0.2V에서 오프-전류(Ioff)를 나타내는 그래프이다.
도 9는 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, TiO2 두께에 따른 (a) 전류 정류(rectifying) 현상, (b) 음의 바이어스 인가시(리셋 상태) 전류-전압 상태 그래프, 및 (c) 리셋 전류(Ireset)를 나타내는 그래프이다.
도 10은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자에 있어서, Al2O3층의 두께에 따른 (a) 고 저항상태에서 전류-전압(I-V) 특성을 나타내는 그래프, 및 (b) 고 저항상태의 문턱전압(Vth.HRS)을 나타내는 그래프이다.
도 11은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자에 있어서, Al2O3층의 두께에 따른 (a) 음의 바이어스 인가시(리셋 상태) 고 저항상태의 문턱전압(Vth.HRS)의 변화를 나타내는 그래프, 및 (b) 리드 마진의 범위를 나타내는 그래프이다.
도 12는 (a) 본 발명의 일실시예에 따른 Ti 금속 버퍼층이 포함된 초박막 하이브리드 메모리 소자의 층별 두께, 및 (b) Ti 금속 버퍼층의 유무에 따른 산포특성을 나타내는 그래프이다.
도 13은 (a) 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층에 따른 전도성 필라멘트(CF)의 작용, 및 (b) Ti 금속 버퍼층 유무에 따른 데이터 보유 특성을 나타내는 그래프이다.
도 14는 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 턴-오프 속도를 나타낸다.
도 15는 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 읽기 마진를 나타낸다.
도 16은 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 온/오프 비를 나타낸다.
도 17은 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 내구성을 나타낸다.
도 18은 본 발명의 일실시예에 따른 1K 어레이로 제작된 초박막 하이브리드 메모리 소자의 전류-전압 특성(I-V)을 나타낸다.
도 19는 본 발명의 일실시예에 따른 1K 어레이로 제작된 초박막 하이브리드 메모리 소자의 산포특성을 나타낸다.
도 20은 본 발명에 따른 초박막 하이브리드 메모리 소자의 시뮬레이션을 위한 크로스 포인트의 개략도이다.
도 21은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 센싱 마진을 나타내는 그래프이다.
도 22는 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 쓰기 마진을 나타내는 그래프이다.
도 23은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 리셋 전력을 나타내는 그래프이다.1 is (a) a voltage-current graph of a conventional resistance change memory (RRAM) and (b) a voltage-current graph of a resistance change memory including a switch layer.
FIG. 2 is a general method of making a highly integrated array, showing (a) a planar 3D stacked structure and (b) a vertical 3D stacked structure.
3 is a (a) schematic diagram and (b) a plan view showing a memory array of a vertical three-dimensional stacked structure according to an embodiment of the present invention.
FIG. 4 shows the thickness of a 1S-1R device including a switch device and a memory device reported previously.
5 and 6 are graphs showing a current-voltage state during a read operation of a hybrid memory device according to the present invention.
7 is a current-voltage of a memory device in which a GeS 2 layer is deposited on a TiO 2 layer according to a comparative example of the present invention and a memory device in which an Al 2 O 3 layer is deposited on a TiO 2 layer according to an embodiment of the present invention. (IV) It is a graph showing the characteristics.
8 is a graph of a current-voltage state when a positive bias is applied (set state) according to the thickness of TiO 2 in a hybrid memory device according to an embodiment of the present invention, and (b) a threshold voltage in a low resistance state ( V th .LRS), and (c) is a graph showing the off-current (I off) at 0.2V.
9 is a graph of a current-voltage state when a negative bias is applied (reset state) according to a thickness of TiO 2 in a hybrid memory device according to an embodiment of the present invention; And (c) a graph showing the reset current I reset.
10 is a graph showing (a) current-voltage (IV) characteristics in a high resistance state according to the thickness of an Al 2 O 3 layer in an ultra-thin hybrid memory device according to an embodiment of the present invention, and (b) high This is a graph showing the threshold voltage (V th .HRS) in the resistance state.
11 illustrates a threshold voltage (V th .HRS) in a high resistance state when (a) a negative bias is applied (reset state) according to the thickness of an Al 2 O 3 layer in the ultra-thin hybrid memory device according to an embodiment of the present invention. ), and (b) a graph showing the range of the lead margin.
12 is a graph showing (a) a thickness of an ultra-thin hybrid memory device including a Ti metal buffer layer according to an embodiment of the present invention, and (b) a distribution characteristic according to the presence or absence of a Ti metal buffer layer.
13 is a graph showing (a) an action of a conductive filament (CF) according to a Ti metal buffer layer in an ultra-thin hybrid memory device according to an embodiment of the present invention, and (b) a data retention characteristic according to the presence or absence of a Ti metal buffer layer. to be.
14 shows a turn-off speed when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.
15 shows a read margin when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.
16 shows an on/off ratio when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.
17 shows durability when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.
18 shows a current-voltage characteristic (IV) of an ultra-thin hybrid memory device fabricated with a 1K array according to an embodiment of the present invention.
19 shows distribution characteristics of an ultra-thin hybrid memory device fabricated with a 1K array according to an embodiment of the present invention.
20 is a schematic diagram of a cross point for simulation of an ultra-thin hybrid memory device according to the present invention.
21 is a graph showing a sensing margin according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.
22 is a graph showing a write margin according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.
23 is a graph showing reset power according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.Hereinafter, embodiments and examples of the present application will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present application.

그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.However, the present invention may be implemented in various different forms and is not limited to the embodiments and examples described herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and similar reference numerals are attached to similar parts throughout the specification.

본 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout this specification, when a certain part "includes" a certain constituent element, it means that other constituent elements may be further included rather than excluding other constituent elements unless otherwise specified.

[초박막 [Ultra-thin film 하이브리드hybrid 메모리 소자] Memory device]

본 발명에 따른 초박막 하이브리드 메모리 소자는 저항 변화 메모리(RRAM) 종류 중 하나로서, 도 3을 참조하면, 제1 전극(110), 1S-1R 하이브리드 박막(120) 및 제2 전극(130)을 포함한다.The ultra-thin hybrid memory device according to the present invention is one of the types of resistance change memory (RRAM), and includes a first electrode 110, a 1S-1R hybrid thin film 120, and a second electrode 130, referring to FIG. 3. do.

상기 제1 전극(110)은 하부 전극으로서, 당업계에서 통상적으로 사용하는 금속 도전체, 예를 들어 TiN, W, Pt, Ru 및 Ir로 이루어지는 군으로부터 선택되는 1종 이상을 사용할 수 있다. 상기 제1 전극은 당업계에서 통상적으로 사용하는 증착 방법, 예컨대 스퍼터링 증착법으로 기판 상에 증착할 수 있다.As the lower electrode, the first electrode 110 may be a metal conductor commonly used in the art, for example, at least one selected from the group consisting of TiN, W, Pt, Ru, and Ir. The first electrode may be deposited on a substrate by a deposition method commonly used in the art, for example, a sputtering deposition method.

상기 1S-1R 하이브리드 박막(120)은 스위치층(121)과 메모리층(122)의 이종박막이 결합된 것으로, 본 발명의 특징은 상기 스위칭층(121)과 메모리층(122)이 10 nm 미만인 초박막으로 구성되어 있다는 점이다.The 1S-1R hybrid thin film 120 is a combination of a heterogeneous thin film of the switch layer 121 and the memory layer 122, and a feature of the present invention is that the switching layer 121 and the memory layer 122 are less than 10 nm. It is composed of an ultra-thin film.

이때, 상기 스위칭층(121)은 금속 이온의 이동도(mobility)가 높은 GeS, GeS2, AgS2, CuS2, TiO2 또는 HfO2를 포함할 수 있고, 문턱 스위칭 특성을 갖는다. 상기 문턱 스위칭 특성은 금속-절연체 전이 특성을 통해 나타낼 수 있다. 이러한 스위칭층(121)은 특정한 전압(문턱 전압) 이상에서, 전기 저항이 약 104 내지 105배 정도로 급격하게 감소할 수 있어, 절연체에서 금속으로 전이될 수 있다.In this case, the switching layer 121 may include GeS, GeS 2 , AgS 2 , CuS 2 , TiO 2 or HfO 2 having high mobility of metal ions, and has threshold switching characteristics. The threshold switching characteristic may be expressed through a metal-insulator transition characteristic. In the switching layer 121, at a specific voltage (threshold voltage) or higher, the electrical resistance may be rapidly decreased by about 10 4 to 10 5 times, and thus the insulator may be transferred to the metal.

상기 스위칭층(121)의 문턱 스위칭 특성은 스위칭층의 두께에 따라 달라지며, 바람직한 문턱 스위칭 특성은 4 nm 이상의 두께에서 구현되었다. 따라서, 상기 스위칭층(121)의 두께는 4 nm 이상, 바람직하게는 4~6 nm일 수 있다. 만일, 상기 스위칭층(121)의 두께가 4 nm 미만이면 문턱 스위칭 특성이 나타나지 않으며, 6 nm를 초과하면 메모리층과의 하이브리드 박막 두께가 두꺼워지므로 3차원 적층 구조로 집적화하기가 어려운 문제가 있다.The threshold switching characteristic of the switching layer 121 varies depending on the thickness of the switching layer, and a desirable threshold switching characteristic is implemented at a thickness of 4 nm or more. Accordingly, the thickness of the switching layer 121 may be 4 nm or more, preferably 4 to 6 nm. If the thickness of the switching layer 121 is less than 4 nm, the threshold switching characteristic does not appear, and if the thickness of the switching layer 121 is greater than 6 nm, the thickness of the hybrid thin film with the memory layer becomes thick, making it difficult to integrate into a three-dimensional stacked structure.

상기 메모리층(122)은 금속 이온의 이동도가 상대적으로 낮은 SiO2, Al2O3 또는 ZrO2의 금속산화물을 포함할 수 있고, 메모리 스위칭 특성을 갖는다. 상기 메모리 스위칭 특성은 적당한 전기적 신호를 금속 산화물에 인가하면 금속 산화물의 고 저항상태(High Resistance State, HRS 또는 OFF state)에서 저 저항상태(Low Resistance State, LRS 또는 ON state), 또는 그 반대의 상태로 바뀌게 됨으로써 나타나게 된다. The memory layer 122 may include a metal oxide of SiO 2 , Al 2 O 3, or ZrO 2 having a relatively low mobility of metal ions, and has a memory switching characteristic. The memory switching characteristic is from a high resistance state (HRS or OFF state) to a low resistance state (LRS or ON state) of the metal oxide when an appropriate electrical signal is applied to the metal oxide, or vice versa. It appears by changing to.

도 5 및 도 6은 본 발명에 따른 하이브리드 메모리 소자의 읽기 동작시 나타나는 전류-전압 상태를 나타내는 그래프이다.5 and 6 are graphs showing a current-voltage state during a read operation of a hybrid memory device according to the present invention.

도 5는 전류-전압 상태에서 각 부분에 대한 명칭을 도식화 한 것이다.5 is a schematic diagram of names for each part in a current-voltage state.

도 5에 있어서, 상기 Ioff는 오프(OFF) 상태에서 흐르는 전류로서, 누설전류를 나타내고, Vth.HRS는 고 저항상태의 문턱 전압으로서, 상기 문턱 전압 이상의 전압 인가시 메모리층의 저항변화물질은 저 저항상태(LRS)로 변화하며, 셋(set) 동작이 수행되며, 소자가 온(ON) 상태가 된다.In FIG. 5, I off is a current flowing in an off state, indicating a leakage current, and V th .HRS is a threshold voltage in a high resistance state, and when a voltage higher than the threshold voltage is applied, the resistance change material of the memory layer Is changed to a low resistance state (LRS), a set operation is performed, and the element is turned on.

Vth.LRS는 저 저항상태의 문턱 전압으로, 셋 방향과 반대 방향으로 전압을 인가하면, 리셋 전류(Ireset)가 형성되고, 저 저항상태의 문턱 전압(Vth.LRS) 이상의 리셋 전압이 인가되면 메모리층의 저항변화물질은 고 저항상태(HRS)로 변화하여, 소자가 오프(OFF) 상태가 된다.V th .LRS is the threshold voltage in the low resistance state, and when a voltage is applied in the direction opposite to the set direction, a reset current (I reset ) is formed, and a reset voltage equal to or higher than the threshold voltage (V th .LRS) in the low resistance state is generated. When applied, the resistance change material of the memory layer changes to a high resistance state (HRS), and the device is turned off.

Vread는 읽기 전압으로서, 상기 Vth.HRS와 Vth.LRS 사이에 형성된다.V read is a read voltage and is formed between V th .HRS and V th .LRS.

도 6을 참조하면, 상기 하이브리드 메모리 소자는 초기에는 전도성 필라멘트(CF)가 상기 메모리층에 형성되지 않아, 고 문턱 전압을 가지는 고저항 상태(Vth.HRS)을 나타내나, 상기 소자에 양의 바이어스가 인가되면 저 문턱 전압을 갖는 저저항 상태(Vth.LRS)로 바뀌어, 제2 전극(상부 전극)에서 나온 금속 이온으로 인해 전도성 필라멘트(CF)는 전기적으로 먼저 메모리층(122)에 전기적으로 형성되고, 다음으로 스위치층(121)에 형성된다. Referring to FIG. 6, the hybrid memory device initially exhibits a high resistance state (V th .HRS) having a high threshold voltage because a conductive filament (CF) is not formed in the memory layer, but is positive to the device. When a bias is applied, it changes to a low resistance state (V th .LRS) having a low threshold voltage, and the conductive filament (CF) is first electrically connected to the memory layer 122 due to metal ions from the second electrode (upper electrode). And then formed on the switch layer 121.

이때, 도 7에 나타낸 바와 같이, 메모리층은 스위치층보다 훨씬 더 낮은 작동 전압을 나타내는 것이 바람직한데, 이에 메모리층과 스위치층의 결합시 저 저항상태의 문턱전압(Vth.LRS) 및 고 저항상태의 문턱전압(Vth.HRS) 간의 차이(gap)가 크게 발생하여 메모리 창이 형성되어 안정한 읽기 마진을 성취할 수 있다.In this case, as shown in FIG. 7, the memory layer preferably exhibits a much lower operating voltage than the switch layer. Accordingly, when the memory layer and the switch layer are combined, the threshold voltage (V th .LRS) in the low resistance state and high resistance are high. A gap between the threshold voltages (V th .HRS) of the states is large, and a memory window is formed, thereby achieving a stable read margin.

상기 메모리층(122)의 메모리 스위칭 특성은 메모리층의 두께에 따라 달라지며, 바람직한 메모리 스위칭 특성은 4 nm 이상의 두께에서 구현되었다. 따라서, 상기 메모리층(122)의 두께는 4 nm 이상, 바람직하게는 4~8 nm일 수 있다. 만일, 상기 메모리층(122)의 두께가 4 nm 미만이면 메모리 스위칭 특성이 나타나지 않으며, 8 nm를 초과하면 스위치층과의 하이브리드 박막 두께가 두꺼워지므로 3차원 적층 구조로 집적화하기가 어려운 문제가 있다.The memory switching characteristic of the memory layer 122 varies depending on the thickness of the memory layer, and a desirable memory switching characteristic is implemented at a thickness of 4 nm or more. Accordingly, the thickness of the memory layer 122 may be 4 nm or more, preferably 4 to 8 nm. If the thickness of the memory layer 122 is less than 4 nm, the memory switching characteristic does not appear, and if the thickness of the memory layer 122 is greater than 8 nm, the thickness of the hybrid thin film with the switch layer becomes thick, making it difficult to integrate into a three-dimensional stacked structure.

더욱 바람직하게는, 상기 스위칭층(121)은 TiO2이고, 상기 메모리층(122)은 Al2O3일 수 있다.More preferably, the switching layer 121 may be TiO 2 , and the memory layer 122 may be Al 2 O 3.

본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 상기 스위칭층(121)과 메모리층(122)은 10 nm 미만의 초박막으로 박막을 형성하는 바, 원자층 증착법(ALD)로 증착하여 두께를 미세하게 조절할 수 있다.In the ultra-thin hybrid memory device according to the present invention, the switching layer 121 and the memory layer 122 form a thin film with an ultra-thin film of less than 10 nm. I can.

상기 제2 전극(130)은 상부전극으로서, 산화물 박막층에 금속 필라멘트(CF)(123)를 형성시키기 위해 전기화학적으로 쉽게 용해될 수 있고, 산화물 박막과 약하게 상호작용하는 금속인 것이 바람직하고, 예를 들면 AgTe, Cu, Ag, Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상일 수 있다The second electrode 130 is an upper electrode, which can be easily dissolved electrochemically to form a metal filament (CF) 123 in the oxide thin film layer, and is preferably a metal that weakly interacts with the oxide thin film. For example, it may be one or more selected from the group consisting of AgTe, Cu, Ag, Ni, and Co.

상기 제2 전극은 당업계에서 통상적으로 사용하는 증착 방법, 예컨대 스퍼터링 증착법으로 기판 상에 증착할 수 있다.The second electrode may be deposited on the substrate by a deposition method commonly used in the art, for example, a sputtering deposition method.

또한, 본 발명에 따름 초박막 하이브리드 메모리 소자에 있어서, 상기 메모리층(121)과 제2 전극(130) 사이에 금속 버퍼층(124)이 추가로 삽입될 수 있다.In addition, in the ultra-thin hybrid memory device according to the present invention, a metal buffer layer 124 may be additionally inserted between the memory layer 121 and the second electrode 130.

제2 전극(상부 전극)에서 과도하게 금속 이온이 생성되어 메모리층에 주입되면 소자의 산포특성이 저하될수 있다. 이에 상기 금속 버퍼층(124)은 제2 전극보다 표준 전극 전위가 낮은 물질을 사용함으로써, 표준 전위 차이로 인해 제2 전극의 산화를 억제함으로써 안정적인 전도성 필라멘트를 형성하고, 이는 데이터 보유 특성을 증가시킬 수 있다. 또한 상기 금속 버퍼층이 통제된 이온 주입을 통해서 국부화된 영역 내에서만 전도성 필라멘트를 형성해서 산포특성이 향상된다.When metal ions are excessively generated in the second electrode (upper electrode) and injected into the memory layer, dispersion characteristics of the device may be deteriorated. Accordingly, the metal buffer layer 124 uses a material having a lower standard electrode potential than that of the second electrode, thereby forming a stable conductive filament by suppressing oxidation of the second electrode due to the difference in standard potential, which can increase data retention characteristics. have. In addition, the metal buffer layer forms a conductive filament only in a localized region through controlled ion implantation, thereby improving dispersion characteristics.

상기 금속 버퍼층(124)으로 사용될 수 있는 물질은 제2 전극 보다 낮은 표준 전극 전위를 가지는 금속일 수 있으며, 예를 들면 Ti, Ta, Zn, Al 또는 Hf 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.The material that can be used as the metal buffer layer 124 may be a metal having a lower standard electrode potential than the second electrode, and for example, Ti, Ta, Zn, Al, or Hf may be used, but is not limited thereto. .

상기 금속 버퍼층(124)의 두께는 2~5 nm인 것이 바람직한데, 만일, 상기 금속 버퍼층의 두께가 2 nm 미만으로 너무 얇을 경우에는 버퍼층의 역할을 제대로 수행하지 못하여, 소자를 반복적으로 동작시킬 경우, 제2 전극에서 발생하는 금속 이온이 과다하게 메모리층(산화물 박막)에 주입되어 Failure(stuck at on-state)가 발생할 수 있다. 반면, 만일 상기 금속 버퍼층의 두께가 5 nm를 초과하여 너무 두꺼울 경우에는 제2 전극에서 발생하는 금속 이온이 메모리층에 주입되지 못해서 소자를 반복적으로 동작시킬 경우 Failure(stuck at off-state)가 발생할 수 있다.It is preferable that the thickness of the metal buffer layer 124 is 2 to 5 nm, but if the thickness of the metal buffer layer is too thin to be less than 2 nm, it cannot properly function as the buffer layer, and the device is repeatedly operated. , Failure (stuck at on-state) may occur due to excessively implanted metal ions generated from the second electrode into the memory layer (oxide thin film). On the other hand, if the thickness of the metal buffer layer exceeds 5 nm and is too thick, failure (stuck at off-state) occurs when the device is repeatedly operated because metal ions generated from the second electrode cannot be implanted into the memory layer. I can.

따라서, 적절한 두께로 금속 버퍼층이 삽입될 때, 통제된 이온 주입을 통해 안정적인 전도성 필라멘트를 형성할 수 있다.Therefore, when the metal buffer layer is inserted with an appropriate thickness, a stable conductive filament can be formed through controlled ion implantation.

본 발명에 따른 초박막 하이브리드 메모리 소자는 크로스 포인트 어레이 시뮬레이션에서 약 10 nm의 초박막을 가지면서도 종래의 우수한 소자 성능의 1S-1R 소자와 비교시 선택성 및 온/오프 비가 약 100배 이상 향상되고, 리드 마진이 약 3V로서 메모리창이 더욱 넓으며, 작동 전류는 1/4 크기로 저전류에서도 작동이 가능하고, 누설 전류는 1 nA 미만으로 누설 전류는 거의 발생하지 않고, 리셋 전류 또한 약 1 nA이므로 매우 뛰어난 소자 성능을 나타내며, 3차원 호환성이 가능하므로(하기 표 1 참조), 고집적화, 특히 수직형 3차원 적층 구조에 유용하게 적용될 수 있다.The ultra-thin hybrid memory device according to the present invention has an ultra-thin film of about 10 nm in the cross-point array simulation, and the selectivity and on/off ratio are improved by about 100 times or more compared to the conventional 1S-1R device, which has excellent device performance. As this is about 3V, the memory window is wider, and the operating current is 1/4 size, enabling operation even at low currents, leakage current is less than 1 nA, so there is little leakage current, and the reset current is also about 1 nA, so it is very excellent. It shows device performance and is capable of 3D compatibility (refer to Table 1 below), so it can be highly integrated, particularly usefully applied to a vertical 3D stacked structure.

[수직형 3차원 적층 구조 어레이][Vertical 3D Stacked Structure Array]

또한, 본 발명은 상기 초박막 하이브리드 메모리 소자를 포함하는 수직형 3차원 적층 구조 어레이를 제공한다.In addition, the present invention provides a vertical three-dimensional stacked structure array including the ultra-thin hybrid memory device.

본 발명에 따른 수직형 3차원 적층 구조 어레이의 형태는 도 3을 참조하면, 기판에 대하여 수직 방향으로 형성된 복수개의 원기둥 형태의 제1 전극 라인(110); 각각의 상기 제1 전극 라인의 원기둥의 둘레를 감싸며 형성되며, 서로 접합된 메모리층과 스위치층을 포함하는 1S-1R 하이브리드 박막층(120); 및 상기 하이브리드 박막층 상에 제1 전극 라인과 교차하도록 형성된 복수개의 제2 전극 라인(130)을 포함하여 구성될 수 있다.Referring to FIG. 3, the vertical 3D stacked structure array according to the present invention may include a plurality of cylindrical first electrode lines 110 formed in a vertical direction with respect to a substrate; A 1S-1R hybrid thin film layer 120 formed to surround the periphery of the cylinder of each of the first electrode lines and including a memory layer and a switch layer bonded to each other; And a plurality of second electrode lines 130 formed to cross the first electrode line on the hybrid thin film layer.

이때, 상기 복수개의 제1 전극 라인 및 상기 복수개의 제2 전극 라인의 교차점에 상기 메모리층과 스위치층을 포함하는 박막층이 형성되어 있는 3차원의 크로스 포인트 구조를 형성할 수 있다.In this case, a three-dimensional cross-point structure in which a thin film layer including the memory layer and the switch layer is formed at an intersection of the plurality of first electrode lines and the plurality of second electrode lines may be formed.

본 발명에 따른 수직형 3차원 적층 구조 어레이는 상술한 초박막 하이브리드 메모리 소자를 포함하는 것을 특징으로 하는 바, 제1 전극, 하이브리드 박막층 및 제2 전극의 구체적인 설명은 전술한 바와 같으므로 중복 기재를 피하기 위해 생략한다.The vertical three-dimensional stacked structure array according to the present invention is characterized in that it includes the above-described ultra-thin hybrid memory device, and detailed descriptions of the first electrode, the hybrid thin film layer, and the second electrode are as described above, so redundant description is avoided. Omit for it.

이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.Hereinafter, a preferred experimental example is presented to aid in understanding of the present invention. However, the following experimental examples are only intended to aid understanding of the present invention, and the present invention is not limited by the following experimental examples.

<< 제조예Manufacturing example 1: 초박막 1: ultra-thin 하이브리드hybrid 메모리 소자의 제작> Fabrication of memory devices>

250 nm 비아-홀(via-hole) 내 Pt 하부 전극(BE) 상에 스위치층으로서 TiO2(4 nm) 및 메모리층으로서 Al2O3 (6 nm)을 원자층 증착(ALD) 시스템에 의해 순차적으로 증착하였다. TiO 2 (4 nm) as a switch layer and Al 2 O 3 (6 nm) as a memory layer were deposited on the Pt lower electrode (BE) in a 250 nm via-hole by an atomic layer deposition (ALD) system. It was deposited sequentially.

상기 메모리층 상에 Ag 타겟 및 Te 타겟으로부터 공-스퍼터링 기술을 이용하여 AgTe 상부 전극(TE)을 증착하였다.An AgTe upper electrode (TE) was deposited on the memory layer from an Ag target and a Te target using a co-sputtering technique.

<비교예 1><Comparative Example 1>

상기 메모리층으로서 Al2O3 대신 GeS2를 사용하여 제조예 1과 동일한 방법으로 하이브리드 메모리 소자를 제작하였다.A hybrid memory device was fabricated in the same manner as in Preparation Example 1 by using GeS 2 instead of Al 2 O 3 as the memory layer.

<실험예 1 : 메모리층 재료가 하이브리드 메모리 소자에 미치는 영향><Experimental Example 1: Influence of the memory layer material on the hybrid memory device>

일반적으로, 저항 변화 메모리(RRAM)에 있어서, 저 저항상태의 문턱전압(Vth.LRS) 및 고 저항상태의 문턱전압(Vth.HRS) 간의 차이(gap)이 클수록 메모리 창이 형성되며 읽기 작동이 가능해진다.In general, according to the resistance RAM (RRAM), the larger the difference (gap) between the low threshold voltage of the resistance state (Vth.LRS) and the high resistance state of the threshold voltage (V th .HRS) memory window is formed in the reading operation It becomes possible.

본 발명에 따른 하이브리드 메모리 소자에 있어서, 10 nm 미만의 초박막에서 메모리층의 특성을 나타내는 물질을 알아보기 위하여, 다음과 같은 실험을 수행하였다.In the hybrid memory device according to the present invention, in order to find out a material exhibiting characteristics of a memory layer in an ultra-thin film of less than 10 nm, the following experiment was performed.

TiO2 층이 우수한 스위치 성능을 갖는 것은 이전 문헌[J. Song et al., IEEE Electron Device Lett.(2015)]을 통해 보고된 바가 있다. 이에, 상기 TiO2 층위에 적절한 메모리층을 적용하기 위해, Ag+ 이온의 이동도가 높은 GeS2 (high DAg) 층이 증착된 비교예 1의 소자와, Ag+ 이온의 이동도가 낮은 Al2O3 (low DAg) 층이 증착된 제조예 1의 소자에 대하여 전류-전압(I-V) 특성을 측정하여 그 결과를 도 7에 나타내었다.The TiO 2 layer has excellent switch performance in the previous literature [J. Song et al., IEEE Electron Device Lett. (2015)]. Thus, in order to apply an appropriate memory layer on the TiO 2 layer, the device of Comparative Example 1 in which a GeS 2 (high D Ag ) layer having a high Ag + ion mobility was deposited, and an Al having a low Ag + ion mobility A current-voltage (IV) characteristic was measured for the device of Preparation Example 1 on which a 2 O 3 (low D Ag) layer was deposited, and the results are shown in FIG. 7.

도 7은 본 발명의 일비교예에 따른 TiO2 층위에 GeS2 층이 증착된 메모리 소자와 본 발명의 일실시예에 따른 TiO2 층위에 Al2O3 층이 증착된 메모리 소자의 전류-전압(I-V) 특성을 나타내는 그래프이다.7 is a memory device in which a GeS 2 layer is deposited on a TiO 2 layer according to a comparative example of the present invention and Al 2 O 3 on a TiO 2 layer according to an exemplary embodiment of the present invention. This is a graph showing current-voltage (IV) characteristics of a memory device on which a layer is deposited.

도 7에 나타낸 바와 같이, TiO2 층위에 GeS2 층이 증착된 비교예 1의 소자의 경우에는 Ag+ 이온의 이동도가 높아 TiO2 스위치 소자보다 훨씬 더 낮은 작동 전압을 나타내고, 이에 저 저항상태의 문턱전압(Vth.LRS) 및 고 저항상태의 문턱전압(Vth.HRS) 간의 차이(gap)가 거의 없으므로 메모리 창이 형성되지 않아 안정한 읽기 마진을 성취할 수 없었다.As shown in FIG. 7, in the case of the device of Comparative Example 1 in which the GeS 2 layer was deposited on the TiO 2 layer, the mobility of Ag + ions was high , indicating a much lower operating voltage than the TiO 2 switch device, and thus a low resistance state. Since there is little gap between the threshold voltage of V th .LRS and the threshold voltage of the high resistance state (V th .HRS), the memory window was not formed, and a stable read margin could not be achieved.

그러나, 제조예 1의 Al2O3층은 10 nm의 초박막 두께임에도 불구하고 Ag+ 이온의 이동도가 낮아 TiO2 스위치층보다 훨씬 더 낮은 작동 전압을 나타내고, 이에 메모리층과 스위치층의 결합시 저 저항상태의 문턱전압(Vth.LRS) 및 고 저항상태의 문턱전압(Vth.HRS) 간의 차이(gap)가 크게 발생하여 메모리 창이 형성되어 안정한 읽기 마진을 성취할 수 있다.However, the Al 2 O 3 layer of Preparation Example 1 exhibits a much lower operating voltage than the TiO 2 switch layer due to the low mobility of Ag + ions despite the ultra-thin film thickness of 10 nm. Accordingly, when the memory layer and the switch layer are combined A gap between the threshold voltage in the low resistance state (V th .LRS) and the threshold voltage in the high resistance state (V th .HRS) is large, so that a memory window is formed, so that a stable read margin can be achieved.

이를 통해, 본 발명에 따른 하이브리드 메모리 소자에 있어서, 10 nm 미만의 초박막에서 메모리층의 특성을 나타내기 위하여는 상부전극에서 나오는 금속 이온의 이동도가 낮은 Al2O3와 같은 금속산화물을 사용하는 것이 바람직함을 알 수 있다.Through this, in the hybrid memory device according to the present invention, in order to exhibit the characteristics of the memory layer in an ultra-thin film of less than 10 nm, a metal oxide such as Al 2 O 3 having a low mobility of metal ions from the upper electrode is used. It can be seen that it is desirable.

<< 실험예Experimental example 2 : 스위치층의 두께가 2: The thickness of the switch layer 하이브리드hybrid 메모리 소자의 전기적 특성에 미치는 영향> Influence on the electrical characteristics of memory devices>

본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 스위치층의 두께가 미치는 영향을 알아보기 위하여 다음과 같은 실험을 수행하였다.In the ultra-thin hybrid memory device according to the present invention, the following experiment was performed to find out the effect of the thickness of the switch layer.

구체적으로, 제조예 1의 초박막 하이브리드 메모리 소자에 있어서, 메모리층의 두께는 6 nm로 고정시키고, 스위치층인 TiO2층의 두께를 원자층 증착법으로 2 nm에서 4 nm로 변화시키면서 소자의 저 저항상태의 문턱전압(Vth.LRS), 오프-전류(Ioff), 및 리셋 전류(Ireset)와 같은 스위칭 파라미터를 측정하여, 그 결과를 도 8 및 도 9에 나타내었다.Specifically, in the ultra-thin hybrid memory device of Preparation Example 1, the thickness of the memory layer was fixed to 6 nm, and the thickness of the TiO 2 layer, which was the switch layer, was changed from 2 nm to 4 nm by atomic layer deposition, while the low resistance of the device. Switching parameters such as a threshold voltage (V th .LRS), an off-current (I off ), and a reset current (I reset ) of the state were measured, and the results are shown in FIGS. 8 and 9.

도 8은 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, TiO2 두께에 따른 (a) 양의 바이어스 인가시(셋 상태) 전류-전압 상태 그래프, (b) 저 저항상태의 문턱전압(Vth.LRS), 및 (c) 0.2V에서 오프-전류(Ioff)를 나타내는 그래프이다.8 is a graph of a current-voltage state when a positive bias is applied (set state) according to the thickness of TiO 2 in a hybrid memory device according to an embodiment of the present invention, and (b) a threshold voltage in a low resistance state ( V th .LRS), and (c) is a graph showing the off-current (I off) at 0.2V.

도 8에 나타낸 바와 같이, 본 발명에 따른 하이브리드 메모리 소자에 있어서, 2nm 두께의 TiO2 층을 갖는 하이브리드 메모리 내에서는 문턱 스위칭이 관찰되지 않았으나, TiO2가 4nm 두께로 증가시 저 저항상태의 문턱전압(Vth.LRS)이 증가함으로써 스위칭 층으로서 작동이 이루어짐을 알 수 있으며, 오프-전류(Ioff)는 감소하는 것으로 나타났다. 상기 오프-전류의 감소는 누설 전류가 감소됨을 의미하므로, TiO2의 두께를 4 nm로 증가시킴으로써 누설 전류를 감소시키고 스위칭 층으로서의 기능을 수행함을 확인하였다. 따라서, 스위치층으로서 TiO2의 두께를 조절하여 10 nm 미만의 초박막에서도 스위치층의 기능을 수행할 수 있음을 확인하였다.As shown in FIG. 8, in the hybrid memory device according to the present invention, threshold switching was not observed in the hybrid memory having a 2 nm-thick TiO 2 layer, but when TiO 2 increased to 4 nm thick, the threshold voltage in a low resistance state It can be seen that the operation as a switching layer is achieved by increasing (V th .LRS), and the off-current (I off ) is found to decrease. Since the reduction of the off-current means that the leakage current is reduced, it was confirmed that the leakage current was reduced by increasing the thickness of TiO 2 to 4 nm and functions as a switching layer. Accordingly, it was confirmed that the function of the switch layer can be performed even in an ultra-thin film of less than 10 nm by controlling the thickness of TiO 2 as the switch layer.

도 9는 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, TiO2 두께에 따른 (a) 전류 정류(rectifying) 현상, (b) 음의 바이어스 인가시(리셋 상태) 전류-전압 상태 그래프, 및 (c) 리셋 전류(Ireset)를 나타내는 그래프이다.9 is a graph of a current-voltage state when a negative bias is applied (reset state) according to a thickness of TiO 2 in a hybrid memory device according to an embodiment of the present invention; And (c) a graph showing the reset current I reset.

도 9에 나타낸 바와 같이, 본 발명에 따른 하이브리드 메모리 소자에 있어서, TiO2 층 박막의 두께가 증가함에 따라 리셋 전류가 감소하는 경향을 나타내었으며, 이는 도 9(a)에 나타낸 바와 같이, TiO2 층 박막이 두꺼워지면서 전류를 정류하기 때문이다. 이렇게 리셋 전류가 감소하기 때문에 소자를 동작하기 위한 전력소모가 급격하게 낮아지므로, 전력소비가 줄어드는 효과가 있다.As shown in FIG. 9, in the hybrid memory device according to the present invention, as the thickness of the TiO 2 layer thin film increases, the reset current tends to decrease. As shown in FIG. 9(a), TiO 2 layer This is because the thin film thickens and rectifies the current. Since the reset current is reduced in this way, power consumption for operating the device is rapidly lowered, thereby reducing power consumption.

따라서, 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 스위치층의 최적 두께는 4 nm 이상, 바람직하게는 4~6 nm일 수 있다.Therefore, in the ultra-thin hybrid memory device according to the present invention, the optimum thickness of the switch layer may be 4 nm or more, preferably 4 to 6 nm.

<< 실험예Experimental example 3 : 메모리층의 두께가 3: The thickness of the memory layer 하이브리드hybrid 메모리 소자의 전기적 특성에 미치는 영향> Influence on the electrical characteristics of memory devices>

본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 메모리층의 두께가 미치는 영향을 알아보기 위하여 다음과 같은 실험을 수행하였다.In the ultra-thin hybrid memory device according to the present invention, the following experiment was performed to find out the effect of the thickness of the memory layer.

구체적으로, 제조예 1의 초박막 하이브리드 메모리 소자에 있어서, 스위치층의 두께는 4 nm로 고정시키고, 메모리층인 Al2O3층의 두께를 원자층 증착법으로 2 nm에서 6 nm로 변화시키면서 소자의 고 저항상태의 문턱전압(Vth.HRS), 읽기 마진(RM)과 같은 스위칭 파라미터를 측정하여, 그 결과를 도 10 및 도 11에 나타내었다.Specifically, in the ultra-thin hybrid memory device of Preparation Example 1, the thickness of the switch layer was fixed to 4 nm, and the thickness of the Al 2 O 3 layer, which was the memory layer, was changed from 2 nm to 6 nm by atomic layer deposition. Switching parameters such as a threshold voltage (V th .HRS) and a read margin (RM) in a high resistance state were measured, and the results are shown in FIGS. 10 and 11.

도 10은 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, Al2O3층의 두께에 따른 (a) 고 저항상태에서 전류-전압(I-V) 특성을 나타내는 그래프, 및 (b) 고 저항상태의 문턱전압(Vth.HRS)을 나타내는 그래프이다.10 is a graph showing (a) current-voltage (IV) characteristics in a high resistance state according to a thickness of an Al 2 O 3 layer in a hybrid memory device according to an embodiment of the present invention, and (b) a high resistance It is a graph showing the threshold voltage (V th .HRS) of the state.

도 10에 나타낸 바와 같이, 본 발명에 따른 하이브리드 메모리 소자는 Al2O3층의 두께가 증가함에 따라 고 저항상태의 문턱전압(Vth.HRS)은 증가함을 알 수 있다.As shown in FIG. 10, it can be seen that in the hybrid memory device according to the present invention, as the thickness of the Al 2 O 3 layer increases, the threshold voltage V th .HRS in the high resistance state increases.

도 11은 본 발명의 일실시예에 따른 하이브리드 메모리 소자에 있어서, Al2O3층의 두께에 따른 (a) 음의 바이어스 인가시(리셋 상태) 고 저항상태의 문턱전압(Vth.HRS)의 변화를 나타내는 그래프, 및 (b) 리드 마진의 범위를 나타내는 그래프이다. FIG. 11 shows a threshold voltage (V th .HRS) in a high resistance state when (a) a negative bias is applied (reset state) according to the thickness of the Al 2 O 3 layer in the hybrid memory device according to an embodiment of the present invention. It is a graph showing the change of and (b) a graph showing the range of the lead margin.

도 11에 나타낸 바와 같이, 본 발명에 따른 하이브리드 메모리 소자는 Al2O3층의 두께가 증가함에 따라 리드 마진이 증가함으로써 읽기 영역 폭이 증가하였으며, 이로부터 메모리층으로서 Al2O3의 두께를 조절하여 10 nm 미만의 초박막에서도 메모리층의 기능을 수행할 수 있음을 확인하였다.As shown in FIG. 11, in the hybrid memory device according to the present invention, as the thickness of the Al 2 O 3 layer increases, the read margin increases, so that the read area width increases, and from this, the thickness of the Al 2 O 3 as a memory layer is increased. By controlling, it was confirmed that even an ultra-thin film of less than 10 nm could perform the function of the memory layer.

따라서, 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 스위치층의 최적 두께는 4 nm 이상, 바람직하게는 4~8 nm, 더욱 바람직하게는 6 nm일 수 있다.Accordingly, in the ultra-thin hybrid memory device according to the present invention, the optimum thickness of the switch layer may be 4 nm or more, preferably 4 to 8 nm, and more preferably 6 nm.

<< 제조예Manufacturing example 2 : 2 : TiTi 버퍼층을Buffer layer 포함하는 초박막 Ultra-thin film containing 하이브리드hybrid 메모리 소자의 제작> Fabrication of memory devices>

250 nm 비아-홀(via-hole) 내 Pt 하부 전극(BE) 상에 스위치층으로서 TiO2(4 nm) 및 메모리층으로서 Al2O3 (6 nm)을 원자층 증착(ALD) 시스템에 의해 순차적으로 증착하였다. TiO 2 (4 nm) as a switch layer and Al 2 O 3 (6 nm) as a memory layer were deposited on the Pt lower electrode (BE) in a 250 nm via-hole by an atomic layer deposition (ALD) system. It was deposited sequentially.

다음으로 스퍼터 공정에 의해 Ti 금속 버퍼층(2 nm)을 증착하였다. 그리고 Ag 타겟 및 Te 타겟으로부터 공-스퍼터링 기술을 이용하여 AgTe 상부 전극(TE)을 증착하였다.Next, a Ti metal buffer layer (2 nm) was deposited by a sputtering process. Then, the AgTe upper electrode (TE) was deposited from the Ag target and the Te target using a co-sputtering technique.

<분석><Analysis>

상기 제조예 2에서 제조된, Ti 금속 버퍼층이 삽입된 하이브리드 메모리 소자의 층별 두께를 도 12(a)에 나타내었다.The thickness of each layer of the hybrid memory device prepared in Preparation Example 2, in which the Ti metal buffer layer is inserted, is shown in FIG. 12(a).

도 12(a)에 나타낸 바와 같이, 제조예 2의 하이브리드 메모리 소자는 메모리층으로서 Al2O3 층과 상부전극 사이에 Ti 금속 버퍼층이 성공적으로 삽입됨을 확인하였다As shown in FIG. 12(a), it was confirmed that the hybrid memory device of Preparation Example 2 successfully inserted a Ti metal buffer layer between the Al 2 O 3 layer and the upper electrode as a memory layer.

또한, 상기 제조예 1 및 제조예 2의 하이브리드 메모리 소자의 산포특성 도 12(b)에 나타내었다.In addition, dispersion characteristics of the hybrid memory devices of Preparation Examples 1 and 2 are shown in FIG. 12(b).

도 12(b)에 나타낸 바와 같이, Ti 금속 버퍼층이 없을 때 보다 Ti 금속 버퍼층을 삽입시 저 저항상태의 문턱전압의 산포특성은 0.25에서 0.16으로 줄어들고, 고 저항상태의 문턱전압의 산포특성은 0.14에서 0.07로 줄어듦으로써 산포특성이 개선됨을 확인하였다.As shown in Fig. 12(b), when the Ti metal buffer layer is inserted, the distribution characteristic of the threshold voltage in the low resistance state is reduced from 0.25 to 0.16, and the distribution characteristic of the threshold voltage in the high resistance state is 0.14, compared to when the Ti metal buffer layer is not present. It was confirmed that the dispersion characteristics were improved by reducing from to 0.07.

또한, Ti 금속 버퍼층의 유무에 따른 데이터 보유 특성을 측정하여 도 13에 나타내었다.In addition, data retention characteristics according to the presence or absence of a Ti metal buffer layer were measured and shown in FIG. 13.

도 13(a)는 Ti 금속 버퍼층에 따른 전도성 필라멘트(CF)의 작용을 나타낸다.13(a) shows the action of the conductive filament CF according to the Ti metal buffer layer.

Ti (-1.63) 및 Ag (0.79) 간의 표준 전극 전위에서의 차이는 Ag 필라멘트의 산화를 억제한다. 이에, 도 13(a)에 나타낸 바와 같이, Ti 금속 버퍼층을 삽입함으로써, 버퍼층 내의 Ti 금속이 표준 전위 차이로 인해 상부 전극의 Ag 금속이 Ag 이온으로 변환되는 것을 일부 차단하기 때문에, 통제된 이온 주입을 통해 국부화된 영역 내에서만 Ag 이온의 전도성 필라멘트(CF)가 형성됨에 의해, 안정적인 전도성 필라멘트를 형성하고, 이는 데이터 보유 특성을 증가시킬 수 있다.The difference in standard electrode potential between Ti (-1.63) and Ag (0.79) inhibits the oxidation of Ag filaments. Thus, as shown in Fig. 13(a), by inserting the Ti metal buffer layer, the Ti metal in the buffer layer partially blocks the conversion of the Ag metal of the upper electrode into Ag ions due to the standard potential difference, so controlled ion implantation Through the formation of the conductive filament (CF) of Ag ions only in the localized region, a stable conductive filament is formed, which may increase data retention characteristics.

도 13(b)는 Ti 금속 버퍼층의 유무에 따른 데이터 보유 특성을 나타낸다.13(b) shows data retention characteristics depending on the presence or absence of a Ti metal buffer layer.

도 13(b)에 나타낸 바와 같이, Ti 금속 버퍼층의 삽입에 따라 Ea가 1.08eV에서 1.51eV로 증가함으로써 향상된 데이터 보유 특성이 관찰되었다.As shown in FIG. 13(b), as the Ti metal buffer layer was inserted, Ea increased from 1.08 eV to 1.51 eV, so that improved data retention characteristics were observed.

따라서, 본 발명에 따른 초박막 하이브리드 메모리 소자는 Ti 금속 버퍼층을 추가적으로 삽입함으로써 향상된 데이터 보유 특성을 나타낼 수 있다.Accordingly, the ultra-thin hybrid memory device according to the present invention may exhibit improved data retention characteristics by additionally inserting a Ti metal buffer layer.

도 14는 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 턴-오프 속도를 나타낸다.14 shows a turn-off speed when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.

도 15는 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 읽기 마진를 나타낸다.15 shows a read margin when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.

도 16은 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 온/오프 비를 나타낸다.16 shows an on/off ratio when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.

도 17은 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, Ti 금속 버퍼층을 삽입시 내구성을 나타낸다.17 shows durability when a Ti metal buffer layer is inserted in the ultra-thin hybrid memory device according to the present invention.

도 14 내지 17에 나타낸 바와 같이, 본 발명에 따른 초박막 하이브리드 메모리 소자는 Ti 금속 버퍼층 삽입을 통해 350ns의 합리적인 턴-오프 속도(도 14), 높은 읽기 마진(>1V)(도 15), 및 106 사이클 이상에도 높은 온/오프 비(>600)(도 16) 및 신뢰할만한 응력 내성(도 17)을 나타냄으로써 우수한 소자 특성을 가짐을 확인하였다.14 to 17, the ultra-thin hybrid memory device according to the present invention has a reasonable turn-off rate of 350 ns (FIG. 14), a high read margin (>1V) (FIG. 15), and 10 through insertion of a Ti metal buffer layer. It was confirmed that it had excellent device characteristics by showing a high on/off ratio (>600) (FIG. 16) and reliable stress tolerance (FIG. 17) even after 6 cycles or more.

<< 제조예Manufacturing example 3 : 1K3: 1K 어레이 제작> Array Fabrication>

본 발명에 따른 초박막 하이브리드 메모리 소자의 크로스 포인트 어레이의 실현가능성을 확인하기 위하여, 소자 사이즈가 150 nm인 1K 어레이 하이브리드 메모리 소자를 하기와 같이 제작하였다.In order to confirm the feasibility of the cross-point array of the ultra-thin hybrid memory device according to the present invention, a 1K array hybrid memory device having a device size of 150 nm was fabricated as follows.

구체적으로, 먼저 Si 기판 위에 열적 산화를 이용하여 SiO2를 형성하였다. Specifically, first, SiO 2 was formed on the Si substrate by thermal oxidation.

다음으로, 리소그래피 공정으로 1K 어레이 모양으로 패턴을 형성한 뒤 SiO2 위에 Ti 금속과 Pt 금속을 순서대로 증착하였다.Next, after forming a pattern in a 1K array shape by a lithography process, Ti metal and Pt metal were sequentially deposited on SiO 2.

다음으로, 각각의 소자들을 분리시키기 위해 SiNx 물질을 전면적에 증착하고, 다시 리소그래피 공정을 이용하여 소자가 형성될 위치를 만들어 주기 위해 패턴을 형성한 뒤, 소자가 형성될 위치에 있는 SiNx 물질을 에칭을 통해 제거하였다. Next, a SiN x material is deposited over the entire area to separate each device, and a pattern is formed to make the location where the device will be formed using a lithography process, and then the SiN x material at the location where the device will be formed. Was removed through etching.

이후, SiNx 물질이 제거된 부분에서 Pt 금속 상에 TiO2층 및 Al2O3층을 원자층 증착법(ALD)을 이용하여 각각 4 nm, 6 nm 두께로 순서대로 증착하였다. Thereafter, a TiO 2 layer and an Al 2 O 3 layer were sequentially deposited on the Pt metal in a portion from which the SiNx material was removed using an atomic layer deposition method (ALD) with a thickness of 4 nm and 6 nm, respectively.

마지막으로 상부전극으로서 Ag 층을 증착하여 1K 어레이를 제작하였다.Finally, a 1K array was fabricated by depositing an Ag layer as an upper electrode.

제작한 1K 어레이의 전기화학적 특성을 측정하여 각각 도 18 및 도 19에 나타내었다.The electrochemical properties of the prepared 1K array were measured and shown in FIGS. 18 and 19, respectively.

도 18은 본 발명에 따른 제조예 3의 초박막 하이브리드 메모리 소자의 전류-전압 특성(I-V)을 나타낸다.18 shows current-voltage characteristics (I-V) of the ultra-thin hybrid memory device of Preparation Example 3 according to the present invention.

도 18에 나타낸 바와 같이, 본 발명에 따른 초박막 하이브리드 메모리 소자는 1K 어레이로 제작시에도 1R-1S 소자와 동일한 전기화학적 특성을 나타냄을 확인하였다. 따라서, 본 발명에 따른 초박막 하이브리드 메모리 소자는 종래 1R-1S 소자를 대체하여 유용하게 사용될 수 있다.As shown in FIG. 18, it was confirmed that the ultra-thin hybrid memory device according to the present invention exhibited the same electrochemical characteristics as the 1R-1S device even when fabricated as a 1K array. Accordingly, the ultra-thin hybrid memory device according to the present invention can be usefully used in place of the conventional 1R-1S device.

도 19는 본 발명에 따른 제조예 3의 하이브리드 메모리 소자의 산포특성을 나타낸다.19 shows distribution characteristics of the hybrid memory device of Manufacturing Example 3 according to the present invention.

도 19에 나타낸 바와 같이, 본 발명에 따른 초박막 하이브리드 메모리 소자는 1K 어레이로 제작시에도 저 저항상태의 문턱전압의 산포특성은 0.147이고, 고 저항상태의 문턱전압의 산포특성은 0.067로서 매우 낮은 값을 나타내므로, 소자 성능이 우수함을 확인하였다.As shown in FIG. 19, even when the ultra-thin hybrid memory device according to the present invention is manufactured as a 1K array, the distribution characteristic of the threshold voltage in the low resistance state is 0.147, and the distribution characteristic of the threshold voltage in the high resistance state is 0.067, which is a very low value. Therefore, it was confirmed that the device performance was excellent.

<< 실험예Experimental example : 크로스 포인트 시뮬레이션>: Cross point simulation>

본 발명에 따른 초박막 하이브리드 메모리 소자에 대하여 크로스 포인트 시뮬레이션을 수행하였다.Cross-point simulation was performed on the ultra-thin hybrid memory device according to the present invention.

도 20은 본 발명에 따른 초박막 하이브리드 메모리 소자의 어레이 시뮬레이션을 위한 크로스 포인트의 개략도이다.20 is a schematic diagram of a cross point for an array simulation of an ultra-thin hybrid memory device according to the present invention.

도 20을 참조하면, 상기 크로스 포인트는 다수의 워드 라인들과 다수의 비트 라인들로 구성되며, 워드 라인과 비트라인이 교차되는 영역에 메모리 셀이 배치된다. 각각의 메모리 셀은 스위치층과 메모리층을 가진다.Referring to FIG. 20, the cross point is composed of a plurality of word lines and a plurality of bit lines, and a memory cell is disposed in a region where the word line and the bit line cross each other. Each memory cell has a switch layer and a memory layer.

읽기 동작을 수행하기 위해서는 특정 전압차를 인가하여 저항 변화층의 저항 상태의 차이를 감지한다. 크로스-포인트 구조의 저항 변화 메모리 어레이에서 단위 셀에 읽기 동작을 수행하기 위해서는 비트 라인에 Vread/2 전압을 인가하고, 워드 라인에 -Vread/2를 인가한다. 따라서, 선택 셀에는 읽기 동작을 위한 Vread의 전압차가 인가된다. 다만, 일부 비선택 셀에도 Vread/2의 전압차가 인가된다. 이에, 도 20에 나타낸 바와 같이, 파란색 셀을 선택하여 전압 Va를 인가하여 읽고 쓸 때, 원치 않게 주변에 전압 Va/2으로 인가되는, 즉 Va의 반으로 인가되는 붉은색 셀이 형성될 수 있다.In order to perform a read operation, a specific voltage difference is applied to detect the difference in the resistance state of the resistance change layer. In order to perform a read operation on a unit cell in a cross-point structured resistance change memory array, a voltage Vread/2 is applied to a bit line and -Vread/2 is applied to a word line. Therefore, a voltage difference of Vread for a read operation is applied to the selected cell. However, a voltage difference of Vread/2 is also applied to some non-selected cells. Thus, as shown in Fig. 20, when a blue cell is selected and a voltage V a is applied to read and write, a red cell is formed that is undesirably applied as a voltage V a /2, that is, applied at half of V a. Can be.

메모리 어레이에서는 선택한 소자를 안정적으로 쓰고 읽을 수 있는지가 중요하다. 본 발명에 따른 초박막 하이브리드 메모리 소자에 있어서, 크로스 어레이 시뮬레이션을 통해 어레이 사이즈가 커짐에 따라 안정적으로 쓰고 읽을 수 있는지를 판단하는 파라미터로서 센싱 마진(sensing margin) 및 쓰기 마진(write margin)(Vdelivered/Vapplied)의 변화를 측정하고, 리셋 전력을 측정하였다.In a memory array, it is important to be able to write and read the selected device reliably. In the ultra-thin hybrid memory device according to the present invention, sensing margin and write margin (V delivered / V applied ) was measured, and the reset power was measured.

상기 센싱 마진과 쓰기 마진이 커질수록 메모리 어레이에서 선택 셀에만 안정적으로 쓰고 읽을 수 있게 된다.As the sensing margin and the writing margin increase, it is possible to stably write and read only selected cells in the memory array.

비교 대상으로, 종래 문헌[E. Cha et al., IEDM(2013)]에서 알려진 IMT-기반 하이브리드 소자(비교예 2) 및 종래 문헌 [M. Lee et al., IEDM(2012)]에서 알려진 OST-기반 1S-1R(비교예 3)을 사용하여 어레이 시뮬레이션을 수행하였으며, 그 결과를 도 21 내지 23 및 하기 표 1에 나타내었다.For comparison, the conventional literature [E. Cha et al., IEDM (2013)] known IMT-based hybrid device (Comparative Example 2) and conventional literature [M. Lee et al., IEDM (2012)], an array simulation was performed using an OST-based 1S-1R (Comparative Example 3), and the results are shown in FIGS. 21 to 23 and Table 1 below.

1S-1R 메모리 소자1S-1R memory device 제조예 3Manufacturing Example 3 비교예 2Comparative Example 2 비교예 3Comparative Example 3 스위치 소자Switch element TiO2(스위치층)TiO 2 (switch layer) NbO2 NbO 2 As-Te-Ge-Si-NAs-Te-Ge-Si-N 저항변화 소자Resistance change element Al2O3(메모리층)Al 2 O 3 (memory layer) Nb2O5 Nb 2 O 5 TaOx/Ta2O5TaOx/Ta2O5 필름 두께Film thickness 약 10 nmAbout 10 nm 약 10~30 nmAbout 10 to 30 nm 약 70 nmAbout 70 nm 3차원 호환성3D compatibility O
(ALD)O
(ALD) X
(PVD)X
(PVD) X
(PVD)X
(PVD) 선택성Selectivity >104 >10 4 ~102 ~10 2 ~30~30 온/오프 비On/off rain ~104 ~10 4 ~10~10 ~10~10 읽기 마진
(read margin)Reading margin
(read margin) ~3V~3V ~0.3V~0.3V ~1.5V~1.5V 작동 전류Operating current ~50 μA~50 μA ~200 μA~200 μA ~200 μA~200 μA 1/2 Vset에서 Ioff I off at 1/2 V set <1nA<1nA ~7μA~7μA ~2μA~2μA Ireset max I reset max ~1nA~1nA ~200μA~200μA ~170μA~170μA

도 21은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 센싱 마진을 나타내는 그래프이다.21 is a graph showing a sensing margin according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.

도 22는 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 쓰기 마진을 나타내는 그래프이다.22 is a graph showing a write margin according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.

도 23은 본 발명의 일실시예에 따른 초박막 하이브리드 메모리 소자와 기존의 1S-1R 소자의 어레이 사이즈에 따른 리셋 전력을 나타내는 그래프이다.23 is a graph showing reset power according to an array size of an ultra-thin hybrid memory device and an existing 1S-1R device according to an embodiment of the present invention.

표 1에 나타낸 바와 같이, 본 발명에 따른 초박막 하이브리드 메모리 소자는 크로스 포인트 어레이 시뮬레이션에서 약 10 nm의 초박막을 가지면서도 종래의 우수한 소자 성능의 1S-1R 소자와 비교시 선택성 및 온/오프 비가 약 100배 이상 향상되고, 리드 마진이 약 3V로서 메모리창이 더욱 넓으며, 작동 전류는 1/4 크기로 저전류에서도 작동이 가능하고, 누설 전류는 1 nA 미만으로 누설 전류는 거의 발생하지 않고, 리셋 전류 또한 약 1 nA이므로 매우 뛰어난 소자 성능을 나타내며, 3차원 호환성이 가능하다.As shown in Table 1, the ultra-thin hybrid memory device according to the present invention has an ultra-thin film of about 10 nm in cross-point array simulation, but has a selectivity and an on/off ratio of about 100 when compared to a conventional 1S-1R device with excellent device performance. The memory window is wider as the lead margin is about 3V, and the operating current is 1/4 size, enabling operation even at low currents, and the leakage current is less than 1 nA, so no leakage current occurs, and the reset current In addition, since it is about 1 nA, it shows very excellent device performance, and 3D compatibility is possible.

또한, 도 21 내지 23에 나타낸 바와 같이, 종래의 1S-1R 소자는 어레이 사이즈가 커질수록 센싱 마진과 쓰기 마진이 급격하게 저하되는 것으로 나타났으나, 본 발명에 따른 초박막 하이브리드 메모리 소자는 어레이 사이즈가 커져도 센싱 마진 및 쓰기 마진이 100% 상태로 유지됨으로써 안정적인 센싱 마진 및 쓰기 마진을 유지하였으며, 리셋 전력 또한 종래 1S-1R 소자보다 1/102~1/104로 줄어듦으로써 초저전력으로 사용이 가능함을 알 수 있다.In addition, as shown in FIGS. 21 to 23, in the conventional 1S-1R device, the sensing margin and the writing margin rapidly decrease as the array size increases, but the ultra-thin hybrid memory device according to the present invention has an array size. Stable sensing and writing margins are maintained by maintaining the sensing and writing margins at 100% even when they grow larger, and the reset power is also reduced to 1/10 2 ~ 1/10 4 compared to the conventional 1S-1R device, enabling ultra-low power use. Can be seen.

따라서, 본 발명에 따른 본 발명에 따른 초박막 하이브리드 메모리 소자는 고집적화에도 우수한 소자 성능을 나타내므로, 고집적화, 특히 수직적 3차원 적층 구조 어레이에 유용하게 적용될 수 있다.Accordingly, since the ultra-thin hybrid memory device according to the present invention according to the present invention exhibits excellent device performance even with high integration, it can be usefully applied to high integration, in particular, a vertical 3D stacked structure array.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and are not limiting.

110: 제1 전극(하부 전극) 120: 1S-1R 하이브리드 박막
121: 스위치층 122: 메모리층
123: 전도성 필라멘트 124: 금속 버퍼층
130: 제2 전극(상부 전극)110: first electrode (lower electrode) 120: 1S-1R hybrid thin film
121: switch layer 122: memory layer
123: conductive filament 124: metal buffer layer
130: second electrode (upper electrode)

Claims (15)

제1 전극, 스위칭층, 메모리층 및 제2 전극이 차례로 적층되어 형성되되,
상기 스위칭층은 4~6 nm 두께를 가지고, 금속 이온의 이동도(mobility)가 높은 GeS, GeS2, AgS2, CuS2, TiO2 또는 HfO2를 포함하고,
상기 메모리층은 4~8 nm 두께를 가지고, 금속 이온의 이동도가 낮은 SiO2, Al2O3 또는 ZrO2를 포함하는 것을 특징으로 하는 초박막 하이브리드 메모리 소자.A first electrode, a switching layer, a memory layer, and a second electrode are sequentially stacked and formed,
The switching layer has a thickness of 4 to 6 nm and includes GeS, GeS 2 , AgS 2 , CuS 2 , TiO 2 or HfO 2 having high mobility of metal ions,
Wherein the memory layer has a thickness of 4 to 8 nm and includes SiO 2 , Al 2 O 3 or ZrO 2 having a low mobility of metal ions. 제1항에 있어서,
상기 스위칭층은 TiO2이고, 상기 메모리층은 Al2O3인 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 1,
The switching layer is TiO 2 and the memory layer is an ultra-thin hybrid memory device, characterized in that Al 2 O 3. 제1항에 있어서,
상기 제1 전극은 TiN, W, Pt, Ru 및 Ir로 이루어지는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 1,
Wherein the first electrode is at least one selected from the group consisting of TiN, W, Pt, Ru, and Ir. 제1항에 있어서,
상기 제2 전극은 AgTe, Cu, Ag, Ni 및 Co로 이루어지는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 1,
The second electrode is an ultra-thin hybrid memory device, characterized in that at least one selected from the group consisting of AgTe, Cu, Ag, Ni, and Co. 제1항에 있어서,
상기 메모리층과 상부전극 사이에 금속 버퍼층이 추가로 삽입되는 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 1,
An ultra-thin hybrid memory device, characterized in that a metal buffer layer is additionally inserted between the memory layer and the upper electrode. 제5항에 있어서,
상기 금속 버퍼층은 Ti, Ta, Zn, Al 및 Hf로 이루어지는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 5,
The metal buffer layer is an ultra-thin hybrid memory device, characterized in that at least one selected from the group consisting of Ti, Ta, Zn, Al, and Hf. 제5항에 있어서,
상기 금속 버퍼층의 두께는 2~5 nm인 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 5,
The thickness of the metal buffer layer is 2 ~ 5 nm, characterized in that the ultra-thin hybrid memory device. 제1항에 있어서,
상기 스위칭층과 메모리층은 원자층 증착법(ALD)로 증착하여 두께를 조절하는 것을 특징으로 하는 초박막 하이브리드 메모리 소자.The method of claim 1,
The switching layer and the memory layer are deposited by atomic layer deposition (ALD) to control the thickness of the ultra-thin hybrid memory device. 기판에 대하여 수직 방향으로 형성된 복수개의 원기둥 형태의 제1 전극 라인;
각각의 상기 제1 전극 라인의 원기둥의 둘레를 감싸며 형성되며, 서로 접합된 메모리층과 스위치층을 포함하는 하이브리드 박막층; 및
상기 박막층 상에 제1 전극 라인과 교차하도록 형성된 복수개의 제2 전극 라인을 포함하며,
상기 스위칭층은 4~6 nm 두께를 가지고, 금속 이온의 이동도(mobility)가 높은 GeS, GeS2, AgS2, CuS2, TiO2 또는 HfO2를 포함하고,
상기 메모리층은 4~8 nm 두께를 가지고, 금속 이온의 이동도가 낮은 SiO2, Al2O3 또는 ZrO2를 포함하는 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.A plurality of cylindrical first electrode lines formed in a direction perpendicular to the substrate;
A hybrid thin film layer formed to surround the periphery of the cylinder of each of the first electrode lines and including a memory layer and a switch layer bonded to each other; And
It includes a plurality of second electrode lines formed to cross the first electrode line on the thin film layer,
The switching layer has a thickness of 4 to 6 nm and includes GeS, GeS 2 , AgS 2 , CuS 2 , TiO 2 or HfO 2 having high mobility of metal ions,
The memory layer has a thickness of 4 to 8 nm and includes SiO 2 , Al 2 O 3 or ZrO 2 having a low mobility of metal ions. 제9항에 있어서,
상기 스위칭층은 TiO2이고, 상기 메모리층은 Al2O3인 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 9,
Wherein the switching layer is TiO 2 and the memory layer is Al 2 O 3 . 제9항에 있어서,
상기 복수개의 제1 전극 라인 및 상기 복수개의 제2 전극 라인의 교차점에 상기 메모리층과 스위치층을 포함하는 박막층이 형성되어 있는 3차원의 크로스 포인트 구조를 형성하는 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 9,
Vertical three-dimensional stacking, characterized in that to form a three-dimensional cross-point structure in which a thin film layer including the memory layer and the switch layer is formed at the intersection of the plurality of first electrode lines and the plurality of second electrode lines Structured memory array. 제9항에 있어서,
상기 스위칭층과 메모리층은 원자층 증착법(ALD)로 증착하여 두께를 조절하는 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 9,
The switching layer and the memory layer are deposited by an atomic layer deposition (ALD) method to control the thickness. 제9항에 있어서,
상기 메모리층과 제2 전극 라인 사이에 금속 버퍼층이 추가로 삽입되는 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 9,
A vertical 3D stacked structure memory array, wherein a metal buffer layer is additionally inserted between the memory layer and the second electrode line. 제13항에 있어서,
상기 금속 버퍼층은 Ti, Ta, Zn, Al 및 Hf로 이루어지는 군으로부터 선택되는 1종 이상인 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 13,
Wherein the metal buffer layer is at least one selected from the group consisting of Ti, Ta, Zn, Al, and Hf. 제13항에 있어서,
상기 금속 버퍼층의 두께는 2~5 nm인 것을 특징으로 하는 수직형 3차원 적층구조 메모리 어레이.The method of claim 13,
The thickness of the metal buffer layer is a vertical 3D stacked structure memory array, characterized in that the 2 ~ 5 nm.
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